JPH04166818A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、構造を簡略化したアクティブマトリクス型
液晶表示装置に関するものである。

［従来の技術］ アクティブマトリクス型液晶表示装置は、各画素電極に
スイッチ素子を設置して、液晶を準スタテイ・ンクに駆
動することにより、クロストークを抑制して、大容量、
高画質の表示を可能にしている。ここで、上記スイッチ
素子としては、電界効果型トランジスタ（ＭＯＳＦＥＴ
）、薄膜トランジスタ（Ｔ　Ｐ　Ｔ　）　、Ｍ　Ｉ　Ｍ
　（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）な
どの非線形素子が用いられる。

上記ＭＯ３ＦＥＴはシリコン基板を用いているためにフ
ルカラー表示が難しく、大型化に限度があるなどの点か
ら、近年は、カラス基板上へのａ−３ｉ膜、ｐ−Ｓｉ膜
の作成技術の進法によって、ＴＰＴが広く使用されてい
る。また、ＭＩＭはＴＰＴよりも構造が簡単で、生産コ
ストが低いため、ＴＰＴとともに商品化されている。

［発明が解決しようとする課題］ しかしながら、ＭＯＳＦＥＴ、ＴＰＴ、ＭＩＭはいずれ
も、スイッチ素子を持たない単純マトリックス型と比較
して、構造が複雑であり、リソグラフィーやパターン形
成の工程が多く、製品の歩留りが低い。そのため、大容
量、高画質液晶表示装置の巨大産業への成長、発展のた
めに何等かの技術的なブレークスルーが必要とされてい
る。

また、最近高分子液晶を用いた表示装置が開発されてお
り、その液晶の駆動に適する高い閾値電圧などの電気特
性を備えたスイッチ素子の開発が要請されている。

なお、単純マトリクス型において、一方の透明電極をバ
リスタ膜で覆うことにより、クコストークの抑制を図っ
た技術が知られている（特開昭４８−８０ｅ９［（号）
が、この技術においても、画質の低下　□を防ぐために
、Ｘ方向またはＹ方向に隣接する透明電極間の隣接間隔
は大きくできないから、クロストークの発生を十分に防
止できないので、やはり、大容量、高画質の実現は困難
である。

この発明は上記従来の課題を解決するためになされたも
ので、アクティブマトリクス型として、クロストークを
効果的に抑制しながら、リングラフイーおよびパターン
形成の工程を少なくして、高い製品歩留りが得られ、か
つ、高い閾値電圧も含めて閾値電圧の設定が容易な液晶
表示装置を提供することを目的とする。

［課題を解決するための手段］ 上記目的を達成するために、この発明の液晶表示装置は
、−の導電型の半導体基板と、この半導体基板に対向す
る透明基板と、上記半導体基板の内面に一方向に沿って
形成された他の導電型のスイッチング電極層と、透明導
電膜からなり上記透明基板の内側に上記スイッチング電
極層と直交する方向に沿って配設された共通電極と、上
記スイッチング電極層および半導体基板の内面を覆うよ
うに形成されて所定の閾値を越えた電圧が印加されたと
き導通する透明な非線形２端子薄膜と、この非線形２端
子薄膜上に形成されて上記スイッチング電極層に対向す
る画素電極と、この画素電極と共通電極との間に介在す
る液晶層とを備えている。

［作用］ 上記構成によれば、スイッチング電極層と共通電極との
間に、非線形２端子薄膜の閾値を越える電圧が印加され
たときに、画素電極と共通電極間の液晶層に駆動電圧が
かかる。

ここで、リソグラフィーおよびパターン形成が必要なの
は、スイッチング電極層（およびこれに給電する導線層
）、画素電極および共通電極の３つであり、従来のＭＯ
ＳＦＥＴ、ＴＰＴ、ＭＩＭにおけるスイッチ素子形成の
ための複雑な多数回のパターン形成は不要である。

また、画素電極間の隙間は小さくして、画質を向上させ
る必要があるのに対し、スイッチング電極層は画質から
の制約を受けないので、画素電極よりも小さく形成して
、スイッチング電極層間の隙間を大きく設定できる。し
たがって、クロストークを効果的に抑制できる。

さらに、半導体基板上に積層した非線形２端子薄膜は、
最大電流値が数ｍＡ以上のバリスタ特性を付加すること
ができ、また、その閾値電圧は膜厚に依存するため、高
い閾値電圧も含めて閾値電圧の設定が容易である。

［実施例コ　゛ 以下、この発明の実施例を図面にしたがって説明する。

第１図および第２図は、この発明の第１実施例を示すも
ので、第１図において、−の導電型であるｐｆｆｉのシ
リコン単結晶ウェハーからなる半導体基板１１と、ガラ
ス板からなる透明基板１２とが、所定の間隔で相対向し
て配置されている。半導体基板１１の内面には、上記半
導体基板１１と異なる導電型であるｎ型導電層（以下「
ｎ層」という）が、第２図のＸ方向に沿って、イオン注
入法によりパターン形成されている。このｎ層により、
スイッチング電極層１３と、これに給電するための、つ
まり走査電圧を印加するための導線層１４とが構成され
ている。これにより、ｎ層のスイッチング電極層１３お
よび導線［１４は、隣接するスイッチング電極層１３お
よび導線層１４から電気的に分離した状態となっている
。

第１図のスイッチング電極層１３、導線１４およひ半導
体基板１１の内面を覆うように、透明な非線形２端子薄
膜１５が、スパッタリング法、真空蒸着法またはＣＶ　
Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉ−
ｔｉｏｎ）法により形成されている。この非線形２端子
薄＋１！Ｊ　ｔ　ｓは、第３図に示すような非線形電圧
−電流特性を持ち、所定の閾値電圧ｖｂを越えた電圧が
印加されたとき導通するバリスタ膜であり、たとえば、
ＺｎＯ，ＳｒＴｉ０ｇ　またはこれらの複合積層膜から
なる。

さらに、このバリスタ薄膜１５上には、上記スイッチン
グ電極層１３に対向して、各画素に相当する透明な画素
電極１６がパターン形成されている。この画素電極１６
は、たとえば錫をドープした酸化インジウム（Ｉｎｄｉ
ｕｍ　Ｔｉｎ　０ｘｉｄｅ　：　Ｉ　Ｔ　Ｏ）からなり
、矩形に形成されている。第２図に示すように、上記ス
イッチング電極層１３が画素電極１６に対向する面内に
位置しているのに対し、上記導線層１４は、画素電極１
６と画素電極１６との空隙に対向する面内に位置してい
る。

上記透明基板１２の内側には、スイッチング電極層１３
と直交するＹ方向に沿って、共通電極１８が配設されて
いる。この共通電極１８も、画素電極１６と同様に、た
とえばＩＴＯからなり、第１図の透明基板１２の内面に
パターン形成される。この共通電極１８と画素電極１６
との間には、液晶層１９が介挿されている。

上記スイッチング電極層１３および共通電極１８にはそ
れぞれ、−ＶＯ／２ボルトと＋ｖＯ／２ポルトの電圧が
印加される。これに対し、上記バリスタ薄膜１５の非線
形電圧−電流特性の閾値電圧ｖｂは、つぎのように設定
されている。

Ｖｏ／２＜　Ｖｂ＜　Ｖ。

また、印加電圧ｖＯと閾値電圧ｖｂとの差は、液晶の最
適な駆動電圧に設定されている。上記閾値電圧ｖｂは、
バリスタ薄膜１５の膜厚を変えることによって適宜設定
できる。たとえば、閾値が数ボルトないし４０ボルト程
度の場合には、膜厚は数ｇｍ以下となり、望ましくは０
．１〜２．０ｇｍである。

また、駆動性能にかかわる電気容量は、スイッチング電
極層１３と画素電極１６の対向する面積、およびバリス
タ薄膜１５の■り厚と誘電率によって、適宜設定するこ
とができる。実際には、画素電極１６の面積は必要な解
像度から決まり、／ヘリスフ薄膜１５の膜厚と誘電率は
閾値から決まるので、上記電気容量は、スイッチング電
極層１３の面積によって容易に設定できる。たとえば、
画素電極１６の寸法が２００　ＪＬｍ　Ｘ　２００　ｇ
　ｍの通常の液晶表示装置では、スイッチング電極層１
３の大きさは、正方形の場合１０ＩＬｍＸ１０ｐＬｍ以
下とする必要がある。ただし、スイッチング電極層１３
は正方形である必要はない。

」二記構成において、第２図の右側の導線層１４Ａに−
ｖＯ／２ポルトの走査電圧、上側の共通電極１８Ａに＋
ｖＯ／２ポルトの表示電圧がそれぞれ印加された場合、
右上の画素電極１６ａに対応するスイッチング電極層１
３ａと共通電極１８Ａの間には、Ｖｏポルト、右下と左
上の画素電極１６ｂ。

１６ｃに対応するスイッチング電極層１３ｂ。

１３ｃと共通電極１８Ｂ、１８Ａ（７）間には、ｖＯ／
２ボルトがそれぞれ印加され、左下の画素電極１６ｄに
対応するスイッチング電極層１３ｄと共通電極１８Ｂの
間には電圧が印加されない。この様子を第４図に模式的
に示す。

この場合、バリスタ薄膜１５の閾値電圧ｖｂはｖＯ／２
よりも大きいから、■０／２ポルトが印加された部分、
つまり画素電極１６ｂ　、１６ｃに対応する部分は、■
０／２ボルトがすべてバリスタ薄膜１５にかかるので、
液晶層１９は駆動されない。これに対し、ｖＯポルトが
印加された部分、つまり画素電極１６ａに対応する部分
は、そのうちの閾値電圧ｖｂ分がバリスタ薄膜１５にか
かり、残りのｖｏ−ｖｂが画素電極１６と共通電極１８
間の液晶層１９にかかって、液晶層１９を駆動し、その
電気光学効果によって表示を行なう。したかつて、従来
のアクティブマトリクス型と同様に、隣接する画素が発
光するクロストークが効果的に抑制される。

ここで、パターン形成が必要なのは、スイッチング電極
層１３と導！！１層１４、画素電極１６、および共通電
極１８の３つである。ただし、電流容量を大きくするた
めに、導線層１４のうえに、アルミニウム、クロム、タ
ングステンまたは金のような金属導線を形成することも
あり、その場合にはさらに１パターン必要になる。

これに対し、従来のＭＣ）Ｓ　ＦＥＴ　、ＴＰＴ　。

ＭＩＭにおいては、スイッチ素子形成のだめの複雑な多
数回のパターン形成が必要であり、このうち最もパター
ン形成工数の少ないＭＩＭにおいても、画素電極および
共通電極を形成する２つのパターン形成工程に加えて、
スイッチ素子を形成するために、透明基板上にＴａ２Ｏ
３膜の形成、その上に電極用のＴａ膜の形成、透明基板
上に導線の形成、上記Ｔａ膜の上層部を酸化してＴａｘ
０３膜を作成したのちその上に電極用のＣｒ膜の形成と
いう、４つのパターン形成がなされるので、結局、合計
６つのパターン形成工程が必要になる。

したがって、この発明によれば、リソグラフィー、パタ
ーン形成の工数が大幅に減少するので、極めて高い製品
歩留り率が達成される。

さらに、画素電極１６は、画素電極間の隙間（隣接間隔
）を小さくして、画質を向上させる必要があるのに対し
、スイッチング電極層１３は画質からの制約を受けない
ので、画素電極１６よりも小さく形成して、スイッチン
グ電極層１３゜１３間の隙間Ｓを大きく設定できる。し
たがって、クロストークを一層効果的に抑制できる。

また、前述した特開昭４９−ＧＯ８９ｆｉ号の技術にお
いては、バリスタ膜が粉末焼結成形法によって得られる
ために、厚さが数百Ｊｉｍと厚いので、バリスタ膜内で
の電圧分布が拡がる結果、クロストークを十分防止でき
ない欠点があった。これに対し、この発明では、バリス
タ膜１５の厚さは数ｇｍ以下であり、画素電極１６およ
びスイ・ンチング電極層１３の大きさに比較して薄いの
で、バリスタ膜１５内での電圧分布の拡がりが抑制され
る結果、クロストークをさらに効果的に抑制できる。

さらに、半導体基板上に積層した非線形２端子薄膜は、
最大電流値が数ｍＡ以上のバリスタ特性を付加すること
ができ、また、その閾値電圧は膜厚に依存して適宜調節
できる。したがって、高い閾値電圧も含めて閾値電圧の
設定が容易である。

第５図は第２の実施例を示す。この実施例において上記
第１の実施例と異なる点は、隣接するｎ層の導線Ｎ１４
，１４間に、ＳｉＯユのような酸化物からなる絶縁層２
０を形成したことである。これにより、スイッチング電
極層１３および導線層１４は、隣接するスイッチング電
極層１３および導線層１４からの電気的な分離が一層確
実になされる。

第６図および第７図はこの発明の第３の実施例を示す。

この第３の実施例において上記第１の実施例と異なる点
は、導線層１４を画素電極１６と対向する面内に配置し
て、その対向部分でスイッチング電極層１３を兼ねたこ
とである。したがって、スイッチング電極層１３に対す
る画素電極１６および共通電極１８の平面上の相対位置
の設定が容易となる利点がある。

なお、上記各実施例において、半導体基板１１の方をｎ
型とし、スイッチング電極層１３および導線層１４をｐ
型としてもよいことは言うまでもない。

［発明の効果］ 以上説明したように、この発明によれば、スイッチング
電極層と共通電極との間に、非線形２端子薄膜の閾値を
越える電圧が印加されたときにはじめて、画素電極と共
通電極間の液晶層に駆動電圧がかかるので、従来のアク
ティブマトリクス型と同様に、クロストークが抑制され
、画質の向上および大容量化が可能になる。

しかも、パターン形成が必要なのは、スイッチング電極
層（およびこれに給電する導線層）、画素電極および共
通電極の、合計３つであり、従来のＭＯＳＦＥＴ　、Ｔ
ＰＴ、ＭＩＭにおけるスイッチ素子形成のための複雑な
多数回のパターン形成は不要であるから、製品の歩留り
が向上する。

また、スイッチング電極層を画素電極よりも小さく形成
して、スイッチング電極層間の隙間を大きくすることが
でき、これによって、クロストークを一層効果的に抑制
できる。

さらに、半導体基板上に積層した非線形２端子薄膜は、
最大電流値が数ＬＩＩ八以へのバリスタ特性を付加する
ことができ、また、その閾値電圧は膜厚に依存して適宜
調節できるので、高い閾値電圧も含めて閾値電圧の設定
が容易である。

【図面の簡単な説明】

第１図はこの発明の第１実施例を示す断面図、第２図は
第１図の２−２線断面図、第３図はバリスタ薄膜の電流
−電圧特性を示す特性図、第４図は同実施例の動作を説
明するだめの模式図、第５図は第２実施例を示す断面図
、第６図は第３実施例を示す断面図、第７図は第６図の
７−７線断面図である。 １１・・・半導体基板、１２・・・透明基板、１３・・
・スイッチング電極層、１４・・・導線層、１５・・・
バリスタ薄膜、１６・・・画素電極、１８・・・共通電
極、１９・・・液晶層、Ｘ・・・一方向、Ｙ・・・直交
する方向。

Claims (1)

【特許請求の範囲】
1. 一の導電型の半導体基板と、この半導体基板に対向する
   透明基板と、上記半導体基板の内面に一方向に沿って形
   成され上記半導体基板と異なる導電型のスイッチング電
   極層と、透明導電膜からなり上記透明基板の内側に上記
   スイッチング電極層と直交する方向に沿って配設された
   共通電極と、上記スイッチング電極層および半導体基板
   の内面を覆うように形成されて所定の閾値を越えた電圧
   が印加されたとき導通する透明な非線形２端子薄膜と、
   この非線形２端子薄膜上に形成されて上記スイッチング
   電極層に対向する画素電極と、この画素電極と共通電極
   との間に介在する液晶層とを備えてなる液晶表示装置。