JPH04165636A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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- JPH04165636A JPH04165636A JP29284990A JP29284990A JPH04165636A JP H04165636 A JPH04165636 A JP H04165636A JP 29284990 A JP29284990 A JP 29284990A JP 29284990 A JP29284990 A JP 29284990A JP H04165636 A JPH04165636 A JP H04165636A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の電極形成方法に関し、特に外部接
続端子となるバンブの形成方法に関する。
続端子となるバンブの形成方法に関する。
従来の半導体装置のバンブ形成方法は、すでに多数発表
されている。代表的な方法としてはめっきによる形成、
ボールバンブ、転写バンブ等がある。（例えば、特公昭
６０−５９７４１．特開昭〔発明が解決しようとする課
題〕 この従来の半導体装置のバンプ形成方法では、それぞれ
欠点がある。めっき方法では工程が複雑であり、時間が
かかる為製品が高価となるという問題がある。
されている。代表的な方法としてはめっきによる形成、
ボールバンブ、転写バンブ等がある。（例えば、特公昭
６０−５９７４１．特開昭〔発明が解決しようとする課
題〕 この従来の半導体装置のバンプ形成方法では、それぞれ
欠点がある。めっき方法では工程が複雑であり、時間が
かかる為製品が高価となるという問題がある。
また、ボールバンブではバンプ高さのバラツキが大きい
し、又、ボール形成時とインナーリードボンディング時
の２度も半導体チップのパッドに衝撃を加える為、パッ
ドにクラックか発生し、信頼性低下の原因となる。
し、又、ボール形成時とインナーリードボンディング時
の２度も半導体チップのパッドに衝撃を加える為、パッ
ドにクラックか発生し、信頼性低下の原因となる。
一方転写バンブも同様なことがいえるし、さらに１度ガ
ラス上にバンプを形成させる必要がある為、離形性を良
くしなければならないことと、パッド上には強く付着し
なければならないことが必要ということから技術的矛盾
が生じる。以上の様にそれぞれ問題点があった。
ラス上にバンプを形成させる必要がある為、離形性を良
くしなければならないことと、パッド上には強く付着し
なければならないことが必要ということから技術的矛盾
が生じる。以上の様にそれぞれ問題点があった。
本発明の目的は、従来の欠点である複雑なめっき工程や
貴金属を使用する必要がなく安価に製造でき、又半導体
チップのパッドに与える衝撃を少なくでき信頼性上から
も優れた半導体装置の電極形成方法を提供することにあ
る。
貴金属を使用する必要がなく安価に製造でき、又半導体
チップのパッドに与える衝撃を少なくでき信頼性上から
も優れた半導体装置の電極形成方法を提供することにあ
る。
本発明の半導体装置の電極形成方法は、例えばＮｉとＣ
ｕというような表面活性度の異なる金属の下地を有し、
その上面にＳ ｎ 、、、、／ Ｐ ｂやＡｕ、’Ｓｎ
等の合金をめっきて付着させ、フェーシングすることに
より表面活性度の高い金属面に厚く合金を付着させるこ
とにより凸部を形成しバンプとすることを特徴とし、て
構成される。
ｕというような表面活性度の異なる金属の下地を有し、
その上面にＳ ｎ 、、、、／ Ｐ ｂやＡｕ、’Ｓｎ
等の合金をめっきて付着させ、フェーシングすることに
より表面活性度の高い金属面に厚く合金を付着させるこ
とにより凸部を形成しバンプとすることを特徴とし、て
構成される。
（実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の斜視図である。半導体チッ
プを実装するプリント基板１の表面には配線回路３と、
半導体チップと電気接続する為のバンプ２が形成されて
いる。第２図は第１図のＡ−Ａ′断面図である。ガラス
布積層板５上に形成された配線回路３上のバンプ箇所に
は例えばニッケルといっな表面活性度の低い金属めっき
６を十字型に施し、その他の箇所はあらかじめめっきが
付着しない櫟にンルダーレジスト４で覆っておく６十字
型の表面低活性めっき層の中心部には例えば銅といった
表面活性度の高い金属めつき７をスポットめっきにより
施す。それから半田めっきを行ないバンプ箇所全体にほ
ぼ均一に半田を付けた後赤外線リフロー炉等を通すこと
により高温にし、半田めっきを溶かし、下地の表面活性
度及び半田の表面張力により十字の中心に半田を寄せ２
０〜４０μｍの凸部を形成させる。十字の中心箇所はフ
リップチップ形態を想定し、半導体チップのパ・ソドに
合わせ、大きさは８０〜１００μｍピッチは１．２０〜
１８０μｍとする。又、本実施例では、基板がガラス布
積層板を使用したが、セラミック基板を使用して表面低
活性層をタングステン表面高活性層を銅めっきとして、
表面でＡ１」／Ｓｎめっきし、バンプを形成してもよい
。
プを実装するプリント基板１の表面には配線回路３と、
半導体チップと電気接続する為のバンプ２が形成されて
いる。第２図は第１図のＡ−Ａ′断面図である。ガラス
布積層板５上に形成された配線回路３上のバンプ箇所に
は例えばニッケルといっな表面活性度の低い金属めっき
６を十字型に施し、その他の箇所はあらかじめめっきが
付着しない櫟にンルダーレジスト４で覆っておく６十字
型の表面低活性めっき層の中心部には例えば銅といった
表面活性度の高い金属めつき７をスポットめっきにより
施す。それから半田めっきを行ないバンプ箇所全体にほ
ぼ均一に半田を付けた後赤外線リフロー炉等を通すこと
により高温にし、半田めっきを溶かし、下地の表面活性
度及び半田の表面張力により十字の中心に半田を寄せ２
０〜４０μｍの凸部を形成させる。十字の中心箇所はフ
リップチップ形態を想定し、半導体チップのパ・ソドに
合わせ、大きさは８０〜１００μｍピッチは１．２０〜
１８０μｍとする。又、本実施例では、基板がガラス布
積層板を使用したが、セラミック基板を使用して表面低
活性層をタングステン表面高活性層を銅めっきとして、
表面でＡ１」／Ｓｎめっきし、バンプを形成してもよい
。
第３図は本発明の実施例２の縦断面図である。
Ｔ Ａ、 Ｂテープ９は一般的なポリイミドテープを使
用し、その上面には銅配線１０が形成されている６又、
その上面に表面が低活性な層６、例えばニッケルめっき
を施す。つづいてバンプを形成したい箇所に表面が高活
性層な層７例えば銅めっきを施し、さらにその上面に半
田８をめっきで付着させた後熱をかけてバンプを形成す
る。
用し、その上面には銅配線１０が形成されている６又、
その上面に表面が低活性な層６、例えばニッケルめっき
を施す。つづいてバンプを形成したい箇所に表面が高活
性層な層７例えば銅めっきを施し、さらにその上面に半
田８をめっきで付着させた後熱をかけてバンプを形成す
る。
第４図は本発明の実施例３の斜視図である。半導体チッ
プ１］−にバンプ２を形成しフリップチップ形態を可能
にしたものである。
プ１］−にバンプ２を形成しフリップチップ形態を可能
にしたものである。
第５図は第４図のＢ−Ｂ′断面図である。シリコン１２
上に表面低活性層、例えば真空蒸着によるＡ（層を形成
し、中心には表面高活性層、例えばＣｕめっき層を形成
する。そして、前実施例同機半田８により、半導体チッ
プ上にもバンプを形成することが可能となる。
上に表面低活性層、例えば真空蒸着によるＡ（層を形成
し、中心には表面高活性層、例えばＣｕめっき層を形成
する。そして、前実施例同機半田８により、半導体チッ
プ上にもバンプを形成することが可能となる。
以上説明したように本発明は、表面活性層の異なる金属
を下地に有した電極を設け、フェージングすることによ
り、電極合金の表面張力及び表面活性度の違いを利用し
て、凹凸を形成し、バンプとしなので、複雑なめっき構
成や貴金属を使用する必要がない為安価に製造できる。
を下地に有した電極を設け、フェージングすることによ
り、電極合金の表面張力及び表面活性度の違いを利用し
て、凹凸を形成し、バンプとしなので、複雑なめっき構
成や貴金属を使用する必要がない為安価に製造できる。
又、２度ボンディングしなくても良いことから半導体チ
ップのパッドに与える衝撃が少なくてすみ信頼性的にも
良いという効果を有する。
ップのパッドに与える衝撃が少なくてすみ信頼性的にも
良いという効果を有する。
第１図は本発明の一実施例の斜視図、第２図は第１図の
Ａ−Ａ′断面図、第３図は本発明の実施例２の縦断面図
、第４図は本発明の実施例３の斜視図、第５図は第４図
のＢ−Ｂ’断面図である。 １・・・プリント基板、２・・・バンプ、３・・・配線
回路、４・・・ソルダーレジスト、５・・・ガラス布積
層板、６・・・表面低活性層、７・・・表面高活性層、
８・・・半田、９・・・ＴＡＢテープ、１０・・・銅配
線、１１・・・半導体チップ、１２・・・パッシベーシ
ョン、］３・・・シリコン。
Ａ−Ａ′断面図、第３図は本発明の実施例２の縦断面図
、第４図は本発明の実施例３の斜視図、第５図は第４図
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回路、４・・・ソルダーレジスト、５・・・ガラス布積
層板、６・・・表面低活性層、７・・・表面高活性層、
８・・・半田、９・・・ＴＡＢテープ、１０・・・銅配
線、１１・・・半導体チップ、１２・・・パッシベーシ
ョン、］３・・・シリコン。
Claims (1)
- 【特許請求の範囲】 １、基体上に半導体素子搭載部および導体回路を形成し
、前記導体回路の所定部に凸状に配列されたバンブを形
成する半導体装置の電極形成方法において、前記基体上
に表面活性度の異なる２種類の金属層による下地電極を
設ける工程と、前記下地電極の金属層の上層に電極層を
形成する工程と、前記電極層をフェージングする工程と
を有し、表面活性度の高い金属層部に集中し凸部を形成
しバンブとすることを特徴とする半導体装置の電極形成
方法。 ２、表面活性度の異なる金属がＣｕとＮｉであることを
特徴とする請求項１記載の半導体装置の電極形成方法。 ３、表面活性度の異なる金属がＣｕとＷであることを特
徴とする請求項１記載の半導体装置の電極形成方法。 ４、表面活性度の異なる金属がＣｕとＡｌであることを
特徴とする請求項１記載の半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29284990A JPH04165636A (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29284990A JPH04165636A (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165636A true JPH04165636A (ja) | 1992-06-11 |
Family
ID=17787164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29284990A Pending JPH04165636A (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165636A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104269361A (zh) * | 2014-10-10 | 2015-01-07 | 禾邦电子(苏州)有限公司 | 半导体芯片封装方法 |
-
1990
- 1990-10-30 JP JP29284990A patent/JPH04165636A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104269361A (zh) * | 2014-10-10 | 2015-01-07 | 禾邦电子(苏州)有限公司 | 半导体芯片封装方法 |
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