JPH04162158A - Option memory and its arrangement system - Google Patents
Option memory and its arrangement systemInfo
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- JPH04162158A JPH04162158A JP28896290A JP28896290A JPH04162158A JP H04162158 A JPH04162158 A JP H04162158A JP 28896290 A JP28896290 A JP 28896290A JP 28896290 A JP28896290 A JP 28896290A JP H04162158 A JPH04162158 A JP H04162158A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オプションメモリおよびその配置方式に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an optional memory and its arrangement method.
従来の技術は、オプションメモリを本体のメモリ空間内
に配置するためには、オプションメモリ上のデイツプス
イッチによって、メモリアドレスを指示する方式や、あ
るいはデイツプスイッチをIOボートにおきかえたシス
テムに於いては、ソフトウェアによって、メモリの開始
アドレスをI0ポートに書き込むという方式か用いられ
ている。Conventional technology uses a system in which a dip switch on the optional memory specifies the memory address, or a system in which the dip switch is replaced with an IO boat, in order to locate the optional memory in the memory space of the main unit. In some cases, a method is used in which the start address of the memory is written to the I0 port by software.
上述した従来の技術は、デイツプスイッチを操作する手
間や、ソフトウェアの不可が大きくなるという欠点があ
る。The above-mentioned conventional technology has disadvantages in that it takes a lot of effort to operate the dip switch and requires software.
第1の発明のオプションメモリは、オプション増設用の
バスを有する電子計算機のオプションメモリにおいて、
バスのサイクルが起動されてから、オプション毎に固有
な待ち時間までの間に他からの応答信号がアクティブに
なるかどうかを判定する判定手段と、該判定手段の指示
に従いバス上に出ているアドレスをラッチしメモリ空間
内での自分のアドレスを確定する手段と、自分のメモリ
アドレスが確定した後自分のメモリ空間内のアクセスが
あった場合応答信号を返す手段とを含んで構成される。The optional memory of the first invention is an optional memory for a computer having a bus for adding options.
A determination means for determining whether a response signal from another becomes active after a bus cycle is started until a waiting time specific to each option, and a response signal that is output on the bus according to instructions of the determination means. The device includes means for latching the address and determining its own address in the memory space, and means for returning a response signal when there is an access in the own memory space after the own memory address is determined.
第2の発明のオプションメモリの配置方式は、メモリア
ドレスを○番地に設定する手段と、該メモリアドレスに
リードまたはライトを行う手段と、リードまたはライト
を行った後3単位時間待って応答信号がノンアクティブ
なるメモリアドレス設定ルーチンを終了し、3単位時間
内に応答信号がアクティブになれば最小メモリ増設単位
でアドレスをインクリメントする手段を有する本体と、
本体からリードまたはライトが発行された場合固有な待
ち時間までの間に他からの応答信号がない場合応答信号
を発行する手段とを含んで構成される。The optional memory arrangement method of the second invention includes means for setting a memory address at address ○, means for reading or writing to the memory address, and waiting for 3 unit times after reading or writing to receive a response signal. a main body having means for incrementing the address in a minimum memory expansion unit when a non-active memory address setting routine is completed and a response signal becomes active within three unit times;
and means for issuing a response signal if there is no response signal from another device within a specific waiting time when a read or write is issued from the main body.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
1〜4はオプションボード用のスロットで、今スロット
1,3にはメモリ5,6が実装されており、スロット2
,4は空きスロットであるか又はメモリ以外のオプショ
ンが実装されているとする。Slots 1 to 4 are for option boards, and memory 5 and 6 are currently installed in slots 1 and 3, and slot 2
, 4 are empty slots or have options other than memory installed.
本体7は、立ち上げ時、最小メモリ増設単位ごとに、メ
モリ空間にリードないしライトといったアクセスを行う
。そのアクセスが本体メモリ実装範囲を越したらオプシ
ョンバスにハスサイクルが発行される。本体7がバスサ
イクルスタート信号11をアクティブにすると、スロッ
ト1に実装されているメモリ5はバス上のRPLY信号
を監視し、RPLY信号をかえしてくるメモリが存在し
ないならば、該メモリ空間はまたとのオプションメモリ
にも割り当てられていないということを判断して、オプ
ションメモリ5はアドレス線12よリアドレスをラッチ
し、メモリ空間内での自分のアドレスを確定する。When the main body 7 is started up, it performs read or write access to the memory space for each minimum memory expansion unit. If the access exceeds the memory implementation range of the main unit, a hash cycle is issued to the option bus. When the main body 7 activates the bus cycle start signal 11, the memory 5 installed in the slot 1 monitors the RPLY signal on the bus, and if there is no memory that returns the RPLY signal, the memory space is The option memory 5 latches the read address from the address line 12 and determines its own address within the memory space.
本体7は、アドレスを最小メモリ増設単位ごとにインク
リメントしながらバスアクセスを行うが、メモリ5のメ
モリ空間の上限を越えると該メモリ5はRPLY信号を
返さなくなる。スロット3上のメモリ6もRPLY信号
を監視しており、バスサイクルスタート信号11がアク
ティブになってから2単位時間の間該RPLY信号がノ
ンアクティブであれば今アドレス線上に出されているア
ドレスは、スロット1のメモリ空間、スロット2のメモ
リ空間のいずれにも割り当てられてないと判断し、アド
レス線12よりアドレスをラッチし、メモリ空間内での
自分のアドレスを確定する。The main body 7 accesses the bus while incrementing the address for each minimum memory expansion unit, but when the upper limit of the memory space of the memory 5 is exceeded, the memory 5 no longer returns the RPLY signal. The memory 6 on the slot 3 also monitors the RPLY signal, and if the RPLY signal is inactive for 2 units of time after the bus cycle start signal 11 becomes active, the address currently being output on the address line is , determines that it is not allocated to either the memory space of slot 1 or the memory space of slot 2, latches the address from the address line 12, and determines its own address within the memory space.
本体7がさらにアドレスをインクリメントし、メモリ6
のメモリ空間の上限を越えると、スロット4は空なので
RPLYを返すメモリが存在しなくなる。本体7は3単
位時間待ったスロット4からのRPLY信号がないこと
を確認するとバスサイクルを終了する。The main body 7 further increments the address and stores the memory 6.
When the upper limit of the memory space is exceeded, slot 4 is empty and there is no memory to return RPLY. When the main body 7 confirms that there is no RPLY signal from the slot 4 after waiting for three unit times, it ends the bus cycle.
第2図は第1図に示すメモリ5,6の詳細を示すブロッ
ク図である。FIG. 2 is a block diagram showing details of the memories 5 and 6 shown in FIG. 1.
バスサイクルスタート信号11がアクティブになると、
タイマー9が動作し、該バスサイクルスタート信号がア
クティブになってから経過した時間を、信号14にて判
定回路20に知らせる。When the bus cycle start signal 11 becomes active,
The timer 9 operates and notifies the determination circuit 20 with a signal 14 of the time that has passed since the bus cycle start signal became active.
判定手段20はタイマ9からの信号14がスロット番号
判定手段23から得られるスロット番号に固をな待ち時
間15になるまでの間バス上でRFLY信号13がノン
アクティブになっていることを観測して該固有待ち時間
待ってもRPLY信号13がアクティブにならない場合
は、信号16によりアドレスラッチ手段21にアドレス
をう。The determining means 20 observes that the signal 14 from the timer 9 is fixed to the slot number obtained from the slot number determining means 23, and that the RFLY signal 13 is inactive on the bus until the waiting time 15 is reached. If the RPLY signal 13 does not become active even after waiting the specific waiting time, the address is sent to the address latch means 21 by the signal 16.
チするよう指示する。ラッチされたアドレスは該オプシ
ョンメモリの開始アドレスとして保持すると同時に、こ
のメモリボードの容量を加算し、エンドアドレスとして
エンドアドレス保持手段24に渡す。instruct them to do so. The latched address is held as the start address of the optional memory, and at the same time, the capacity of this memory board is added to it, and the resultant address is passed to the end address holding means 24 as the end address.
アドレス比較手段22はスタートアドレスを信号17か
らエンドアドレスを信号19から得て、バス上のアドレ
ス12と比較し、該アドレス12がスタートアドレスと
エンドアドレスの間に入っていればRPLY信号13を
アクティブにする。The address comparison means 22 obtains the start address from the signal 17 and the end address from the signal 19, compares them with the address 12 on the bus, and activates the RPLY signal 13 if the address 12 is between the start address and the end address. Make it.
本体側のバスアクセスのフローチャートを第3図に示す
。A flowchart of bus access on the main body side is shown in FIG.
本体7はアドレスO番地からメモリリードないしはメモ
リライトを用い、バス上のRPL、Y(g号13を監視
する。バスアクセスを行ってからスロット4の固有待ち
時間である3単位時間待つ間にRPLY信号がアクティ
ブになれば、本体7はアドレスを最小メモリ増設単位で
インクリメントし、再びバスアクセスを行いRPLY信
号13を監視する。Main unit 7 uses memory read or write from address O and monitors RPL, Y (g No. 13) on the bus. When the signal becomes active, the main body 7 increments the address by the minimum memory expansion unit, accesses the bus again, and monitors the RPLY signal 13.
すべてのメモリの配置か終了し、メモリ空間の上限を越
えたアクセスになるとRPLY信号13を返すオプショ
ンボードが存在しなくなる。本体7はスロット4の固有
待時間である3単位時間待ってもRPLY信号13がノ
ンアクティブであれば、バスアクセスを下げ、メモリ配
置のンーケンスを終了する。When all memory allocation is completed and access exceeds the upper limit of the memory space, there will be no option board that returns the RPLY signal 13. If the RPLY signal 13 is inactive even after waiting for 3 units of time, which is the unique waiting time of the slot 4, the main body 7 lowers the bus access and ends the sequence of memory allocation.
本体メモリ8は1Mバイト、スロット1のメモリは1M
バイト、スロット3のメモリは1Mバイトとし、最小メ
モリ増設単位を1Mバイトとする。本体7は、ます、メ
モリアトレフ0番地に対しデーターリードないしライト
を行う。この場合本体メモリ8がRPLY信号を返し、
オプションバス上にバスサイクルは発行されない。Main body memory 8 is 1M byte, slot 1 memory is 1M
Byte, the memory of slot 3 is 1M byte, and the minimum memory expansion unit is 1M byte. The main body 7 first reads or writes data to memory atref address 0. In this case, the main body memory 8 returns the RPLY signal,
No bus cycles are issued on the option bus.
次に本体7は最小メモリ増設単位IMバイトだけアドレ
ス(番地)をインクリメントしデータリードないしライ
トを行う。本体メモリ8のメモリ空間の上限1Mバイト
を越えているのでオプションバス上にバスサイクルが発
生し、スロット1のメモリ5はRPLY信号13がノン
アクティブであることを確認すると、アドレス線12よ
りアドレスをラッチし、スタートアドレスとして保持す
ると同時に、自分のメモリ容111Mバイトを加算した
2M−1番地をエンドアドレスとして保持し、オプショ
ンバス上にRPLY信号を返す。Next, the main body 7 increments the address by the minimum memory expansion unit IM byte and reads or writes data. Since the memory space of the main body memory 8 exceeds the upper limit of 1M bytes, a bus cycle occurs on the option bus, and when the memory 5 of slot 1 confirms that the RPLY signal 13 is inactive, it receives an address from the address line 12. It is latched and held as the start address, and at the same time, the address 2M-1, which is the sum of its own memory capacity of 111 Mbytes, is held as the end address, and the RPLY signal is returned on the option bus.
さらに本体7は1Mアドレスをインクリメントし、メモ
リアドレス2Mをアクセスする。メモリアドレス2Mは
スロット1のオプションメモリの上限2M−1番地を越
えているので該(オプション)メモリ5はRPLY信号
13を発生しない。Further, the main body 7 increments the 1M address and accesses the memory address 2M. Since memory address 2M exceeds the upper limit address 2M-1 of the optional memory in slot 1, the (optional) memory 5 does not generate the RPLY signal 13.
スロット3の(オプション)メモリ6は2単位時間の間
RPLY信号13がノンアクティブであることを確認し
、オプションバス上のアドレスがスロット1.スロット
2に存在しているメモリの上限を越えていると判断する
と、アドレスをラッチし、自分のメモリ容量IMを加算
した3M−1番地をエンドアドレスとして設定し、オプ
ションバス上にRPLY信号を返す。The (optional) memory 6 of slot 3 confirms that the RPLY signal 13 is inactive for two time units, and the address on the option bus is set to slot 1. If it determines that the memory in slot 2 exceeds the upper limit, it latches the address, adds its own memory capacity IM, sets address 3M-1 as the end address, and returns the RPLY signal on the option bus. .
次に本体7が3Mのメモリアドレスを出してくるとすべ
てのメモリの上限を越えてしまい、RPLY信号13を
返すメモリが存在しなくなる。本体7は3単位時間待っ
てRPLY信号13がアクティブにならないことを確認
すると、サイクルを終了する。Next, when the main body 7 outputs a 3M memory address, the upper limit of all memories is exceeded, and there is no memory that returns the RPLY signal 13. When the main body 7 waits for three unit times and confirms that the RPLY signal 13 is not active, it ends the cycle.
最終的なメモリ配置図を第4図に示す。The final memory layout diagram is shown in FIG.
以上説明したように本発明はオプションメモリ自身がメ
モリアクセスされた時点で、メモリ空間内での配置を行
うため、デイツブスイッチを削除できソフトウェアの負
荷の軽減の効果がある。As described above, the present invention arranges the optional memory itself in the memory space at the time the memory is accessed, so that the data switch can be eliminated and the software load can be reduced.
第1図は本発明の一実施例を示すブロック図、第2図は
第1図に示すメモリの詳細を示すブロック図、第3図は
本発明の詳細な説明するフローチャート、第4図はメモ
リ配置図である。
1〜4・・・スロット、5,6・・・メモリ、7・・・
本体、8・・・本体メモリ。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing details of the memory shown in FIG. 1, FIG. 3 is a flowchart explaining the invention in detail, and FIG. 4 is a memory It is a layout diagram. 1 to 4...Slot, 5,6...Memory, 7...
Main unit, 8... Main unit memory.
Claims (1)
ションメモリにおいて、バスのサイクルが起動されてか
らオプション毎に固有な待ち時間までの間に他からの応
答信号がアクティブになるかどうかを判定する判定手段
と、該判定手段の指示に従いバス上に出ているアドレス
をラッチしメモリ空間内での自分のアドレスを確定する
手段と、自分のメモリアドレスが確定した後自分のメモ
リ空間内のアクセスがあった場合応答信号を返す手段と
を含むことを特徴とするオプションメモリ。 2、メモリアドレスを0番地に設定する手段と、該メモ
リアドレスにリードまたはライトを行う手段と、リード
またはライトを行った後3単位時間待って応答信号がノ
ンアクティブならメモリアドレス設定ルーチンを終了し
、3単位時間内に応答信号がアクティブになれば最小メ
モリ増設単位でアドレスをインクリメントする手段を有
する本体と、本体からリードまたはライトが発行された
場合固有な待ち時間までの間に他からの応答信号がない
場合応答信号を発行する手段とを含むことを特徴とする
オプションメモリの配置方式。[Claims] 1. In the option memory of a computer having a bus for adding options, a response signal from another becomes active from the start of the bus cycle until the waiting time specific to each option. a means for determining whether or not the address is present in the memory space; a means for determining the own address in the memory space by latching the address appearing on the bus according to instructions from the determining means; and a means for determining the address in the memory space after the own memory address is determined and means for returning a response signal when there is an access within the space. 2. A means for setting a memory address to address 0, a means for reading or writing to the memory address, and a means for waiting 3 unit times after reading or writing and terminating the memory address setting routine if the response signal is inactive. , a main body that has means for incrementing the address in the minimum memory expansion unit if a response signal becomes active within 3 unit time, and a response from another until the unique waiting time when a read or write is issued from the main body. and means for issuing a response signal when there is no signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28896290A JPH04162158A (en) | 1990-10-26 | 1990-10-26 | Option memory and its arrangement system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28896290A JPH04162158A (en) | 1990-10-26 | 1990-10-26 | Option memory and its arrangement system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04162158A true JPH04162158A (en) | 1992-06-05 |
Family
ID=17737056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28896290A Pending JPH04162158A (en) | 1990-10-26 | 1990-10-26 | Option memory and its arrangement system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04162158A (en) |
-
1990
- 1990-10-26 JP JP28896290A patent/JPH04162158A/en active Pending
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