JPH05324538A - Bus controller - Google Patents
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- JPH05324538A JPH05324538A JP15602892A JP15602892A JPH05324538A JP H05324538 A JPH05324538 A JP H05324538A JP 15602892 A JP15602892 A JP 15602892A JP 15602892 A JP15602892 A JP 15602892A JP H05324538 A JPH05324538 A JP H05324538A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、バス制御装置に係り、
詳細には、同時に複数のデバイスがバスを効率良く利用
することが可能なバス制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus controller,
More specifically, the present invention relates to a bus control device that enables a plurality of devices to use a bus efficiently at the same time.
【0002】[0002]
【従来の技術】汎用バスは、プロセッサボード、メモリ
ボード、入出力コントローラボードなどを結合して、シ
ステムを構築するためのバス(共通母線)である。汎用
バスを活用すれば、システムの構成をボード単位で変更
することができ、機能を複数のボードに分割することに
よって応用に合わせて柔軟にシステムを構築、拡張がで
きるようになる。最近では、パーソナルコンピュータや
ワークステーションに用いられる32ビット幅のVME
(Versa Module Europea)バス、マルチバスII、Nuバ
スなどが提案されている。2. Description of the Related Art A general-purpose bus is a bus (common bus) for connecting a processor board, a memory board, an input / output controller board and the like to construct a system. If a general-purpose bus is used, the system configuration can be changed on a board-by-board basis, and by dividing the functions into multiple boards, the system can be flexibly constructed and expanded according to the application. Recently, a 32-bit wide VME used in personal computers and workstations
(Versa Module Europea) buses, Multibus II, Nu buses, etc. have been proposed.
【0003】このような32ビット幅のマイクロプロセ
ッサに対応した汎用バスには、必ずしも32ビット幅で
アクセスする各種ボードやデバイスだけが接続されるわ
けではなく、32ビット幅以下のデータアクセス能力を
備えたボードやデバイスも混在して接続されることが多
い。A general-purpose bus corresponding to such a 32-bit width microprocessor is not necessarily connected with only various boards and devices that are accessed with a 32-bit width, and has a data access capability of a 32-bit width or less. Boards and devices are often mixed and connected.
【0004】例えば、図7に示すように、32ビット幅
のCPU1に対応するBUS(バス)に接続されたレジ
スタREG1、REG2及びメモリMEM1、MEM2
の各デバイスが、16ビット、8ビット、32ビット、
16ビットのデータアクセス能力を備えている場合、各
デバイスは、データアクセス能力に合ったデータ線によ
りBUSに接続されている。For example, as shown in FIG. 7, registers REG1 and REG2 and memories MEM1 and MEM2 connected to a BUS (bus) corresponding to a 32-bit wide CPU1.
Each device of 16 bits, 8 bits, 32 bits,
When the device has a 16-bit data access capability, each device is connected to the BUS by a data line suitable for the data access capability.
【0005】この図7において、各デバイスのアクセス
状態を図8に例示すると、各デバイスが32ビット幅の
バスBUSにアクセスする際に実際に利用するアクセス
幅は、例えば、レジスタREG1では、BUSの32ビ
ット幅のうち16ビット幅分(D15〜D8とD7〜D
0)を固定的に利用し、他のデバイス(レジスタREG
2及びメモリMEM1、MEM2)も同様にBUSの3
2ビット幅のうちデータアクセス能力分のアクセス幅を
固定的に利用して、CPU1との間でデータ授受を行っ
ている。In FIG. 7, when the access state of each device is illustrated in FIG. 8, the access width actually used when each device accesses the bus BUS having a 32-bit width is, for example, in the register REG1, 16-bit width out of 32-bit width (D15 to D8 and D7 to D
0) is fixedly used and other devices (register REG
2 and memories MEM1 and MEM2) similarly have BUS 3
Data is exchanged with the CPU 1 by fixedly using the access width corresponding to the data access capability of the 2-bit width.
【0006】各デバイスがBUSを利用する際のアクセ
スタイミングは、CPU1あるいはCPU1に接続され
るバス制御装置等により制御しており、上記のように各
デバイスが実際に利用するアクセス幅が32ビット以下
であっても各デバイスが32ビット幅でアクセスするも
のとして制御している。The access timing when each device uses the BUS is controlled by the CPU 1 or a bus controller connected to the CPU 1, and the access width actually used by each device is 32 bits or less as described above. However, each device is controlled as being accessed with a 32-bit width.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の汎用バスに接続されるデバイスのアクセスタ
イミングを制御するバス制御装置にあっては、上記図8
に示したように、32ビット幅のCPU1に対応するB
USに接続する各デバイスのデータアクセス能力が32
ビット以下であり、32ビット幅のうち実際に利用する
アクセス幅が固定的でないにも拘らず、32ビット幅で
アクセスするものとして固定的に制御していたため、デ
バイスのアクセス幅が汎用バスのビット数に対して小さ
い場合、汎用バスの利用しない空きビットが多数発生す
るという問題点があった。However, in the bus controller for controlling the access timing of the device connected to such a conventional general-purpose bus, the above-mentioned FIG.
As shown in, B corresponding to the CPU 1 having a 32-bit width
Data access capability of each device connected to US is 32
Since the access width is less than or equal to 32 bits and the actually used access width of the 32-bit width is not fixed, the access width of the device is fixedly controlled so that the access width is 32 bits. If the number is smaller than the number, there is a problem that a large number of unused bits that are not used by the general-purpose bus occur.
【0008】ここで、デバイスがバスへアクセスする時
の空きビット発生状態について、図9に示すシステム構
成例を参照して説明する。Here, the state of occurrence of empty bits when the device accesses the bus will be described with reference to the system configuration example shown in FIG.
【0009】図9は、CPU1、CPU2、メモリME
M1、MEM2及び外部記憶装置3を32ビット幅のシ
ステムバス4に接続したシステム構成を示しており、図
中太矢印線は、それぞれ外部装置4からメモリMEM1
へのデータ転送サイクルと、メモリMEM2からCPU
2へのデータ転送サイクルを行うことを示している。こ
の各転送サイクルにおけるシステムバス4上のデータ転
送状況を図10に示す。図10において、(a)は、外
部装置4からメモリMEM1へのデータ転送サイクルに
おいて、CPU1からメモリMEM1への書き込み命令
として出力されるWR信号を示し、同図(b)は、メモ
リMEM2からCPU2へのデータ転送サイクルにおい
て、CPU2からメモリMEM2からの読み出し命令と
して出力されるRD信号を示している。この各データ転
送サイクルに出力されるWR信号及びRD信号により転
送されるデータ幅が同図(c)に示すように16ビット
であり、システムバス4の上位側を利用して行われたと
すると、同図(d)に示すように、システムバス4の下
位側に利用されない空きビットが発生している。FIG. 9 shows a CPU 1, a CPU 2 and a memory ME.
A system configuration in which M1, MEM2, and an external storage device 3 are connected to a 32-bit wide system bus 4 is shown. The thick arrow lines in the figure respectively indicate the external device 4 to the memory MEM1.
Data transfer cycle to and from memory MEM2 to CPU
2 shows that a data transfer cycle to 2 is performed. The data transfer status on the system bus 4 in each transfer cycle is shown in FIG. 10A shows a WR signal output as a write command from the CPU1 to the memory MEM1 in the data transfer cycle from the external device 4 to the memory MEM1, and FIG. 10B shows the WR signal from the memory MEM2 to the CPU2. In the data transfer cycle to, the RD signal output as a read command from the CPU 2 from the memory MEM2 is shown. Assuming that the data width transferred by the WR signal and the RD signal output in each data transfer cycle is 16 bits as shown in FIG. 7C, and the upper side of the system bus 4 is used. As shown in FIG. 3D, unused bits are generated in the lower side of the system bus 4.
【0010】このようにバスに接続するデバイスが実際
に利用するアクセス幅に対して空きビットが発生してい
るため、汎用バスの利用効率が低下するとともに、デー
タの転送効率も低下するという問題点があった。As described above, since the empty bit is generated for the access width actually used by the device connected to the bus, the utilization efficiency of the general-purpose bus is reduced and the data transfer efficiency is also reduced. was there.
【0011】本発明の課題は、バスに接続するデバイス
のデータアクセス能力に応じて適切にアクセス幅を設定
してバスの利用効率を向上するとともに、データ転送効
率を向上するようにすることである。An object of the present invention is to appropriately set an access width in accordance with the data access capability of a device connected to a bus to improve bus utilization efficiency and data transfer efficiency. ..
【0012】[0012]
【課題を解決するための手段】本発明の手段は次の通り
である。The means of the present invention are as follows.
【0013】所定データ幅のバスに接続する複数のデバ
イスのデータアクセス能力に応じて該バスにアクセスす
る際の利用割り当て幅として、バイトアクセス幅、ワー
ドアクセス幅あるいはロングワードアクセス幅を設定
し、設定した利用割り当て幅に基づいて各デバイスから
バスへのアクセスタイミングを制御するバス制御装置等
である。A byte access width, a word access width or a long word access width is set and set as a use allocation width when accessing the bus according to the data access capabilities of a plurality of devices connected to the bus having a predetermined data width. It is a bus control device or the like that controls the access timing from each device to the bus based on the utilization allocation width.
【0014】[0014]
【作用】本発明の手段の作用は次の通りである。The operation of the means of the present invention is as follows.
【0015】バスに接続する複数のデバイスのデータア
クセス能力に応じて該バスにアクセスする際の利用割り
当て幅として、バイトアクセス幅、ワードアクセス幅あ
るいはロングワードアクセス幅が設定されると、設定さ
れた利用割り当て幅に基づいて各デバイスからバスへの
アクセスタイミングが制御される。When a byte access width, a word access width or a long word access width is set as a use allocation width when accessing the bus according to the data access capabilities of a plurality of devices connected to the bus, it is set. The access timing from each device to the bus is controlled based on the usage allocation width.
【0016】従って、汎用バスに接続する複数のデバイ
スの各アクセス幅を固定しないで同時に2ヵ所以上のデ
バイスからバスにアクセスすることができ、汎用バスに
接続するデバイスのバス利用効率とデータ転送効率を向
上するバス制御装置が実現できる。Therefore, it is possible to simultaneously access the bus from two or more devices without fixing the access widths of a plurality of devices connected to the general-purpose bus, and the bus utilization efficiency and data transfer efficiency of the devices connected to the general-purpose bus. A bus control device that improves
【0017】[0017]
【実施例】以下、図1〜図6を参照して実施例を説明す
る。EXAMPLES Examples will be described below with reference to FIGS.
【0018】図1〜図4は、バス制御装置(BCU)1
2の一実施例を示す図であり、制御装置10に接続した
例である。1 to 4 show a bus control unit (BCU) 1
2 is a diagram showing an example of No. 2 and is an example of being connected to the control device 10. FIG.
【0019】まず、構成を説明する。図1は、制御装置
10のブロック構成図である。この図において、制御装
置10は、ROM内のプログラムに基づいて各種演算処
理を行うとともに、各種演算処理に際して32ビットの
システムバスBUSに接続されたレジスタREG1、R
EG2及びメモリMEM1、MEM2との間でデータ転
送処理を行い、また、データ転送処理に際してバス・ア
クセス・コントロール信号(以下、BAC信号という)
をバス制御装置12に出力するCPU11と、システム
バスBUSとバッファBUF1、BUF2を通して接続
し、CPU11との間のデータ転送処理に際して各種演
算処理に必要なデータを記憶するレジスタREG1、R
EG2と、システムバスBUSとバッファBUF3、B
UF4を通して接続し、CPU11との間のデータ転送
処理により各種演算処理結果のデータ等を記憶するメモ
リMEM1、MEM2と、CPU11のデータ転送処理
によりシステムバスBUSとレジスタREG1、REG
2及びメモリMEM1、MEM2との間を転送されるデ
ータを一時的に記憶するバッファBUF1〜BUF4
と、CPU11から出力されるBAC信号によりバッフ
ァBUF1〜BUF4を制御してシステムバスBUSと
レジスタREG1、REG2及びメモリMEM1、ME
M2との間のデータ転送タイミングを制御するバス制御
装置12とにより構成される。First, the structure will be described. FIG. 1 is a block diagram of the control device 10. In this figure, the control device 10 performs various arithmetic processes based on the programs in the ROM, and registers REG1 and R connected to the 32-bit system bus BUS for various arithmetic processes.
Data transfer processing is performed between the EG2 and the memories MEM1 and MEM2, and a bus access control signal (hereinafter referred to as a BAC signal) is used in the data transfer processing.
Connected to the CPU 11 for outputting the data to the bus control device 12 through the system bus BUS and the buffers BUF1 and BUF2, and registers REG1 and R for storing data necessary for various arithmetic processes in the data transfer process with the CPU11.
EG2, system bus BUS and buffers BUF3, B
Memories MEM1 and MEM2 that are connected through the UF4 and store data of various arithmetic processing results by data transfer processing with the CPU 11, and the system bus BUS and registers REG1 and REG by data transfer processing of the CPU11.
2 and the memories MEM1 and MEM2, buffers BUF1 to BUF4 for temporarily storing data transferred between them.
And the buffers BUF1 to BUF4 are controlled by the BAC signal output from the CPU 11 to control the system bus BUS, the registers REG1 and REG2, and the memories MEM1 and ME.
The bus control device 12 controls the data transfer timing with the M2.
【0020】上記CPU11は、32ビットまでのデー
タを処理する機能を有し、ROM内のプログラムに基づ
いて各種演算処理を行うとともに、各種演算処理に際し
て32ビットのシステムバスBUSに接続されたレジス
タREG1、REG2及びメモリMEM1、MEM2と
の間でデータ転送処理を行い、また、データ転送処理に
際してシステムバスBUS上にレジスタREG1、RE
G2及びメモリMEM1、MEM2のうちどのデバイス
間で何ビットのデータが授受されているかを監視してバ
スアクセスタイミングを制御するバス・アクセス・コン
トロール信号(以下、BAC信号という)をバス制御装
置12に出力する。The CPU 11 has a function of processing data up to 32 bits, performs various arithmetic processing based on a program in the ROM, and registers REG1 connected to the 32-bit system bus BUS at the time of various arithmetic processing. , REG2 and the memories MEM1 and MEM2, and registers REG1 and RE on the system bus BUS at the time of data transfer processing.
A bus access control signal (hereinafter, referred to as a BAC signal) that controls the bus access timing by monitoring how many bits of data are exchanged between which devices of the G2 and the memories MEM1 and MEM2 is sent to the bus control device 12. Output.
【0021】上記レジスタREG1、REG2は、それ
ぞれバッファBUF1、BUF2を通してシステムバス
BUSに接続し、CPU11で実行される各種演算処理
に必要なデータを記憶し、バス制御装置12により制御
されるバッファBUF1、BUF2の出力タイミングに
応じてシステムバスBUSの後述する所定エリアに記憶
したデータを転送する。The registers REG1 and REG2 are connected to the system bus BUS through the buffers BUF1 and BUF2, respectively, store data necessary for various arithmetic processing executed by the CPU 11, and are controlled by the bus control device 12. Data stored in a later-described predetermined area of the system bus BUS is transferred according to the output timing of the BUF2.
【0022】上記メモリMEM1、MEM2は、それぞ
れバッファBUF3、BUF4を通してシステムバスB
USに接続し、バス制御装置12により制御されるバッ
ファBUF3、BUF4の入力タイミングに応じてシス
テムバスBUSの後述する所定エリアから転送されるC
PU11での各種演算処理結果データ等を記憶する。上
記バッファBUF1〜BUF4は、図2に示すように、
32ビット幅のシステムバスBUSを8ビットつづ4つ
のエリア1(D32〜D24)、エリア2(D23〜D
16)、エリア3(D15〜D8)、エリア4(D7〜
D0)に区別した場合、その各エリア1〜4毎にレジス
タREG1、REG2及びメモリMEM1、MEM2の
データ転送ラインを接続するように構成されている。レ
ジスタREG1、REG2に接続するバッファBUF
1、BUF2は同一構成であり、同図ではレジスタRE
G1に接続するバッファBUF1の構成を示しており、
バッファBUF1は、システムバスBUSの各エリア1
〜4に対応する出力バッファOEN1〜OEN4により
構成され、出力バッファOEN1〜OEN4は、それぞ
れバス制御装置12から図中12aで示す制御ラインを
通して入力されるアクセス制御信号により制御され、そ
のアクセス制御信号のタイミングでレジスタREG1に
記憶されたデータをシステムバスBUSのエリア1〜4
毎に転送する。メモリMEM1、MEM2に接続するバ
ッファBUF3、BUF4は同一構成であり、同図では
メモリMEM1に接続するバッファBUF3の構成を示
しており、バッファBUF3は、システムバスBUSの
各エリア1〜4に対応する入力バッファIEN1〜IE
N4により構成され、入力バッファIEN1〜IEN4
は、それぞれバス制御装置12から制御ライン12aを
通して入力されるアクセス制御信号により制御され、そ
のアクセス制御信号のタイミングでシステムバスBUS
のエリア1〜4毎に転送されるデータをメモリMEM1
に転送して記憶させる。The memories MEM1 and MEM2 are connected to the system bus B through buffers BUF3 and BUF4, respectively.
C connected to the US and transferred from a later-described predetermined area of the system bus BUS according to the input timing of the buffers BUF3 and BUF4 controlled by the bus control device C
It stores various calculation processing result data in the PU 11. The buffers BUF1 to BUF4, as shown in FIG.
A system bus BUS having a width of 32 bits is divided into 8 areas each having 4 areas 1 (D32 to D24) and 2 (D23 to D).
16), area 3 (D15 to D8), area 4 (D7 to
D0), the registers REG1 and REG2 and the data transfer lines of the memories MEM1 and MEM2 are connected to each of the areas 1 to 4. Buffer BUF connected to registers REG1 and REG2
1 and BUF2 have the same configuration, and in FIG.
The structure of the buffer BUF1 connected to G1 is shown,
The buffer BUF1 is each area 1 of the system bus BUS.
4 to 4 corresponding to output buffers OEN1 to OEN4. Output buffers OEN1 to OEN4 are controlled by access control signals input from the bus control device 12 through a control line 12a in FIG. The data stored in the register REG1 at the timing is transferred to the areas 1 to 4 of the system bus BUS.
Transfer every time. The buffers BUF3 and BUF4 connected to the memories MEM1 and MEM2 have the same configuration. The figure shows the configuration of the buffer BUF3 connected to the memory MEM1. The buffer BUF3 corresponds to the areas 1 to 4 of the system bus BUS. Input buffers IEN1 to IE
N4, input buffers IEN1 to IEN4
Are controlled by access control signals input from the bus control device 12 through the control line 12a, respectively, and the system bus BUS is controlled at the timing of the access control signals.
Data transferred for each of the areas 1 to 4 of the memory MEM1
Transfer to and store.
【0023】バス制御装置12は、図中11aで示すB
ACラインによりCPU11に接続するとともに、図中
12aで示す制御ラインによりバッファBUF1〜BU
F4に接続する。バス制御装置12は、CPU11から
BACライン11aを通して入力されるBAC信号に基
づいてレジスタREG1、REG2及びメモリMEM
1、MEM2がシステムバスBUSにアクセスする際の
データアクセス能力に応じた利用割り当て幅として、バ
イトアクセス幅、ワードアクセス幅あるいはロングワー
ドアクセス幅を設定し、これらの利用割り当て幅に基づ
いてレジスタREG1、REG2及びメモリMEM1、
MEM2が利用するシステムバスBUSのエリア1〜4
を決定し、この決定に応じてバッファBUF1〜BUF
4内の出力バッファOEN1〜OEN4及び入力バッフ
ァIEN1〜IEN4個々に制御ライン12aを通して
アクセス制御信号を出力し、レジスタREG1、REG
2及びメモリMEM1、MEM2からシステムバスBU
Sのエリア1〜4上に同時に転送するデータの転送タイ
ミングを制御する。The bus control device 12 is denoted by B in FIG.
The buffers BUF1 to BU are connected to the CPU 11 by an AC line and are connected by a control line 12a in the drawing.
Connect to F4. The bus controller 12 registers the registers REG1 and REG2 and the memory MEM based on the BAC signal input from the CPU 11 through the BAC line 11a.
1. Byte access width, word access width or long word access width is set as the use allocation width according to the data access capability when MEM2 accesses the system bus BUS, and register REG1, REG2 and memory MEM1,
Areas 1 to 4 of the system bus BUS used by MEM2
And the buffers BUF1 to BUF according to this determination.
4 output buffers OEN1 to OEN4 and input buffers IEN1 to IEN4 individually to output access control signals through the control line 12a, and register REG1 and REG.
2 and memories MEM1 and MEM2 to system bus BU
It controls the transfer timing of the data to be transferred simultaneously onto the S areas 1 to 4.
【0024】次に、本実施例の動作を説明する。Next, the operation of this embodiment will be described.
【0025】CPU11からバス制御装置12にBAC
信号が出力されると、バス制御装置12では、レジスタ
REG1、REG2及びメモリMEM1、MEM2のデ
ータアクセス能力に応じたシステムバスBUSの利用割
り当て幅としてバイトアクセス幅、ワードアクセス幅あ
るいはロングワードアクセス幅が設定され、これらの利
用割り当て幅に基づいてレジスタREG1、REG2及
びメモリMEM1、MEM2が利用するシステムバスB
USのエリア1〜4が決定される。次いで、バス制御装
置12では、この決定に応じてバッファBUF1〜BU
F4内の出力バッファOEN1〜OEN4及び入力バッ
ファIEN1〜IEN4個々にアクセス制御信号が出力
され、レジスタREG1、REG2及びメモリMEM
1、MEM2からシステムバスBUSのエリア1〜4上
に同時に転送するデータの転送タイミングが制御され
る。BAC from the CPU 11 to the bus controller 12
When the signal is output, in the bus controller 12, the byte access width, the word access width, or the long word access width is set as the usage allocation width of the system bus BUS according to the data access capabilities of the registers REG1 and REG2 and the memories MEM1 and MEM2. The system bus B that is set and is used by the registers REG1 and REG2 and the memories MEM1 and MEM2 based on the usage allocation widths
Areas 1 to 4 of the US are determined. Then, in the bus controller 12, the buffers BUF1 to BUF are sent according to this determination.
The access control signal is output to each of the output buffers OEN1 to OEN4 and the input buffers IEN1 to IEN4 in the F4, and the registers REG1 and REG2 and the memory MEM are output.
1, the transfer timing of data simultaneously transferred from the MEM 2 to the areas 1 to 4 of the system bus BUS is controlled.
【0026】このバス制御装置12におけるシステムバ
スBUSの利用割り当て幅設定に伴う転送タイミング処
理について図3(a)〜(c)に示すデータ転送のタイ
ミングチャートを参照して説明する。The transfer timing process associated with the use allocation width setting of the system bus BUS in the bus control device 12 will be described with reference to the data transfer timing charts shown in FIGS.
【0027】図3(a)は、バス制御装置12により設
定されるレジスタREG1、REG2及びメモリMEM
1、MEM2のデータアクセス幅が、全てワードアクセ
ス幅(16ビット幅)で、とのアクセスタイミング
が設定された場合を示している。この図においては、
とのアクセスタイミング中の黒い帯で示す部分は、そ
れぞれレジスタREG1、REG2のアクセスを示し、
ハッチングの帯で示す部分は、それぞれメモリMEM
1、MEM2のアクセスを示すものとし、以後の図3
(b)及び図3(c)においても同様とする。FIG. 3A shows registers REG1 and REG2 set by the bus control device 12 and a memory MEM.
The data access widths of 1 and MEM2 are all word access widths (16-bit width), and access timings are set. In this figure,
The portions indicated by black bands in the access timing with and indicate access to the registers REG1 and REG2,
The hatched area indicates the memory MEM.
1 and MEM2 access, and FIG.
The same applies to (b) and FIG. 3 (c).
【0028】バス制御部12では、同図において設定し
たデータアクセス幅がワードアクセス幅、16ビット幅
であるため、同図のアクセスタイミングでは、例え
ば、システムバスBUSのエリア1〜4のうちエリア
1、2(D31〜D24、D23〜D16)がレジスタ
REG1に割り当てられると同時に、エリア3、4(D
15〜D8、D7〜D0)がメモリMEM1に割り当て
られ、この割り当てられたエリア1〜4に合わせてバッ
ファBUF1内の出力バッファOEN1、OEN2及び
バッファBUF3内の入力バッファIEN3、IEN4
がアクセス制御信号により制御され、同時に2ヵ所のデ
バイスからシステムバスBUSにアクセスしてワードデ
ータの転送が行われる。In the bus control unit 12, since the data access width set in the figure is the word access width and the 16-bit width, at the access timing in the figure, for example, area 1 of areas 1 to 4 of the system bus BUS is used. 2 (D31 to D24, D23 to D16) are assigned to the register REG1, and at the same time, areas 3 and 4 (D
15 to D8, D7 to D0) are allocated to the memory MEM1 and the output buffers OEN1 and OEN2 in the buffer BUF1 and the input buffers IEN3 and IEN4 in the buffer BUF3 are allocated to the allocated areas 1 to 4.
Are controlled by access control signals, and at the same time, the system bus BUS is accessed from two devices to transfer word data.
【0029】また、同図のアクセスタイミングにおい
ては、バス制御装置12により例えば、システムバスB
USのエリア1〜4のうちエリア1、2(D31〜D2
4、D23〜D16)がメモリMEM2に割り当てられ
ると同時に、エリア3、4(D15〜D8、D7〜D
0)がレジスタREG2に割り当てられ、この割り当て
られたエリア1〜4に合わせてバッファBUF4内の入
力バッファIEN1、IEN2及びバッファBUF4内
の出力バッファOEN3、OEN4がアクセス制御信号
により制御され、同時に2ヵ所のデバイスからシステム
バスBUSにアクセスしてワードデータの転送が行われ
る。Further, at the access timing shown in the figure, the bus control unit 12 controls the system bus B, for example.
Areas 1 and 2 (D31 to D2) of US areas 1 to 4
4, D23 to D16) are assigned to the memory MEM2, and at the same time, areas 3 and 4 (D15 to D8, D7 to D).
0) is assigned to the register REG2, and the input buffers IEN1 and IEN2 in the buffer BUF4 and the output buffers OEN3 and OEN4 in the buffer BUF4 are controlled by the access control signal in accordance with the assigned areas 1 to 4, and two locations at the same time. The word bus is transferred by accessing the system bus BUS from this device.
【0030】図3(b)は、バス制御装置12により設
定されるレジスタREG1、REG2のデータアクセス
幅がワードアクセス幅(16ビット幅)で、メモリME
M1、MEM2のデータアクセス幅がバイトアクセス幅
(8ビット幅)で、とのアクセスタイミングが設定
された場合を示している。In FIG. 3B, the data access width of the registers REG1 and REG2 set by the bus controller 12 is the word access width (16-bit width), and the memory ME
The data access width of M1 and MEM2 is the byte access width (8-bit width), and the access timing is set.
【0031】バス制御部12では、同図において設定し
たデータアクセス幅がワードアクセス幅、16ビット幅
と、バイトアクセス幅、8ビット幅であるため、同図の
アクセスタイミングでは、例えば、システムバスBU
Sのエリア1〜4のうちエリア1、2(D31〜D2
4、D23〜D16)がレジスタREG1に割り当てら
れると同時に、エリア4(D7〜D0)がメモリMEM
1に割り当てられ、この割り当てられたエリア1、2、
4に合わせてバッファBUF1内の出力バッファOEN
1、OEN2及びバッファBUF3内の入力バッファI
EN4がアクセス制御信号により制御され、同時に2ヵ
所のデバイスからシステムバスBUSにアクセスしてワ
ードデータとバイトデータの転送が行われる。In the bus control unit 12, the data access width set in the figure is a word access width, a 16-bit width, a byte access width, and an 8-bit width. Therefore, at the access timing in the figure, for example, the system bus BU is used.
Areas 1 and 2 of S areas 1 to 4 (D31 to D2
4, D23 to D16) are assigned to the register REG1, and at the same time area 4 (D7 to D0) is stored in the memory MEM.
1 is assigned to the assigned area 1, 2,
Output buffer OEN in buffer BUF1 according to 4
1, OEN2 and input buffer I in buffer BUF3
EN4 is controlled by an access control signal, and at the same time, the system bus BUS is accessed from two devices to transfer word data and byte data.
【0032】また、同図のアクセスタイミングにおい
ては、バス制御装置12により例えば、システムバスB
USのエリア1〜4のうちエリア1、2(D31〜D2
4、D23〜D16)がレジスタREG2に割り当てら
れると同時に、エリア3(D15〜D8)がメモリME
M2に割り当てられ、この割り当てられたエリア1〜3
に合わせてバッファBUF2内の出力バッファOEN
1、OEN2及びバッファBUF4内の入力バッファI
EN3がアクセス制御信号により制御され、同時に2ヵ
所のデバイスからシステムバスBUSにアクセスしてワ
ードデータとバイトデータの転送が行われる。At the access timing shown in FIG. 3, the bus controller 12 controls the system bus B, for example.
Areas 1 and 2 (D31 to D2) of US areas 1 to 4
4, D23 to D16) are assigned to the register REG2, and at the same time area 3 (D15 to D8) is stored in the memory ME.
Areas 1 to 3 assigned to M2
According to the output buffer OEN in the buffer BUF2
1, OEN2 and input buffer I in buffer BUF4
EN3 is controlled by an access control signal, and at the same time, two devices access the system bus BUS to transfer word data and byte data.
【0033】図3(c)は、バス制御装置12により設
定されるレジスタREG1、REG2及びメモリMEM
1、MEM2のデータアクセス幅が、全てバイトアクセ
ス幅(8ビット幅)で、とのアクセスタイミングが
設定された場合を示している。FIG. 3C shows the registers REG1 and REG2 set by the bus controller 12 and the memory MEM.
The data access widths of 1 and MEM2 are all byte access widths (8-bit width), and access timings are set.
【0034】バス制御部12では、同図において設定し
たデータアクセス幅がバイトアクセス幅、8ビット幅で
あるため、同図のアクセスタイミングでは、例えば、
システムバスBUSのエリア1〜4のうちエリア1(D
31〜D24)がレジスタREG1に割り当てられると
同時に、エリア2(D23〜D16)がメモリMEM1
に割り当てられ、この割り当てられたエリア1、2に合
わせてバッファBUF1内の出力バッファOEN1及び
バッファBUF3内の入力バッファIEN2がアクセス
制御信号により制御され、同時に2ヵ所のデバイスから
システムバスBUSにアクセスしてバイトデータの転送
が行われる。In the bus control unit 12, since the data access width set in the figure is the byte access width and the 8-bit width, at the access timing in the figure, for example,
Area 1 (D among areas 1 to 4 of the system bus BUS
31-D24) are assigned to the register REG1 and at the same time area 2 (D23-D16) is stored in the memory MEM1.
The output buffer OEN1 in the buffer BUF1 and the input buffer IEN2 in the buffer BUF3 are controlled by the access control signal in accordance with the allocated areas 1 and 2, and the system bus BUS is simultaneously accessed from two devices. Byte data is transferred.
【0035】また、同図のアクセスタイミングにおい
ては、バス制御装置12により例えば、システムバスB
USのエリア1〜4のうちエリア1(D31〜D24)
がレジスタREG2に割り当てられると同時に、エリア
4(D7〜D0)がメモリMEM2に割り当てられ、こ
の割り当てられたエリア1、4に合わせてバッファBU
F2内の出力バッファOEN1及びバッファBUF4内
の入力バッファIEN4がアクセス制御信号により制御
され、同時に2ヵ所のデバイスからシステムバスBUS
にアクセスしてバイトデータの転送が行われる。Further, at the access timing shown in the figure, the bus controller 12 controls the system bus B, for example.
Area 1 of US areas 1 to 4 (D31 to D24)
Is simultaneously allocated to the register REG2, and at the same time, the area 4 (D7 to D0) is allocated to the memory MEM2, and the buffer BU according to the allocated areas 1 and 4.
The output buffer OEN1 in the F2 and the input buffer IEN4 in the buffer BUF4 are controlled by the access control signal, and at the same time, the system bus BUS can be sent from two devices.
Is accessed and byte data is transferred.
【0036】なお、上記図3(a)〜(c)に示したレ
ジスタREG1、REG2及びメモリMEM1、MEM
2の各データアクセス能力に応じて割り当てられるシス
テムバスBUSのエリア1〜4のうちのアクセスエリア
は、固定されるものではなく、バス制御装置12におい
て任意に変更可能であることは勿論である。The registers REG1 and REG2 and the memories MEM1 and MEM shown in FIGS.
Of course, the access areas of the areas 1 to 4 of the system bus BUS assigned according to the respective data access capacities 2 are not fixed and can be arbitrarily changed in the bus control device 12.
【0037】図4は、レジスタREG1に設定されるシ
ステムバスBUSの利用割り当て幅と他のデバイス(レ
ジスタREG2及びメモリMEM1、MEM2)に設定
されるシステムバスBUSの利用割り当て幅によりシス
テムバスBUSに出力するデータの組み合わせ例を示す
ものである。FIG. 4 outputs to the system bus BUS according to the usage allocation width of the system bus BUS set in the register REG1 and the usage allocation width of the system bus BUS set in other devices (register REG2 and memories MEM1 and MEM2). It shows an example of a combination of data.
【0038】図4において、レジスタREG1の利用割
り当て幅がロングワードアクセス幅(32ビット幅)の
ときは、システムバスBUSのエリア1〜4を全て使用
して8ビットパラレルにデータA〜Dが転送され、レジ
スタREG1の利用割り当て幅がワードアクセス幅(1
6ビット幅)、他のデバイスの利用割り当て幅もワード
アクセス幅(16ビット幅)のときは、システムバスB
USのエリア1、2とエリア3、4を同時に使用して8
ビットパラレルにデータA、BとデータE、Fが転送さ
れる。 従って、同図にその他のデータ出力の組み合わ
せ例を示すように、レジスタREG1の利用割り当て幅
がワードアクセス幅(16ビット幅)以下であれば、他
のデバイスの利用割り当て幅に応じてシステムバスBU
Sを同時に使用して8ビットパラレルに出力するデータ
の組み合わせを変更して転送することが可能であり、各
デバイスのデータアクセス能力に応じてシステムバスB
USを利用するエリア1〜4を固定せずに任意に変更す
ることができる。In FIG. 4, when the use allocation width of the register REG1 is the long word access width (32-bit width), the data A to D are transferred in 8-bit parallel using all the areas 1 to 4 of the system bus BUS. Then, the use allocation width of the register REG1 becomes the word access width (1
6-bit width), when the allocation width used by other devices is also the word access width (16-bit width), the system bus B
8 using US Areas 1 and 2 and Areas 3 and 4 at the same time
Data A and B and data E and F are transferred in bit parallel. Therefore, as shown in another example of the combination of data output in the figure, if the use allocation width of the register REG1 is equal to or smaller than the word access width (16-bit width), the system bus BU corresponding to the use allocation width of another device.
S can be used simultaneously to change and transfer the combination of data to be output in 8-bit parallel, and the system bus B can be changed according to the data access capability of each device.
Areas 1 to 4 using the US can be arbitrarily changed without being fixed.
【0039】図5は、バス制御装置のその他の実施例を
示す図であり、上記バス制御装置12を上記従来の図9
に示したものと同様のCPU1、CPU2、メモリME
M1、MEM2及び外部記憶装置3を32ビット幅のシ
ステムバス4に接続したシステム構成に接続した例であ
る。FIG. 5 is a view showing another embodiment of the bus control device, in which the bus control device 12 is replaced with the conventional one shown in FIG.
CPU1, CPU2, and memory ME similar to those shown in FIG.
In this example, M1, MEM2 and external storage device 3 are connected to a system configuration in which a 32-bit wide system bus 4 is connected.
【0040】図5において、バス制御装置12は、CP
U1とCPU2からそれぞれ入力されるバス・アクセス
・コントロール信号としてのBAC1信号とBAC2信
号に基づいてCPU1、CPU2、外部記憶装置3及び
メモリMEM1、MEM2との間のデータ転送タイミン
グを制御するアクセス制御信号を図中12a、12bで
示す制御ラインを通してCPU1とCPU2に出力す
る。In FIG. 5, the bus controller 12 is a CP
An access control signal for controlling the data transfer timing between the CPU1, CPU2, the external storage device 3 and the memories MEM1, MEM2 based on the BAC1 signal and the BAC2 signal as the bus access control signals input from the U1 and the CPU2, respectively. Is output to the CPU1 and the CPU2 through the control lines indicated by 12a and 12b in the figure.
【0041】例えば、図5において、図中太矢印線は、
それぞれ外部装置4からメモリMEM1へのデータ転送
サイクルと、メモリMEM2からCPU2へのデータ転
送サイクルを行うことを示しており、これらの転送サイ
クルを実行するためCPU1からBAC1信号がバス制
御装置12に入力され、CPU2からBAC2信号がバ
ス制御装置12に入力されたとすると、外部記憶装置3
及びメモリMEM1、MEM2のデータアクセス能力に
基づいて各転送サイクルにおけるシステムバス4の利用
割り当て幅が決定され、CPU1とCPU2にアクセス
制御信号が出力される。このアクセス制御信号により制
御される各転送サイクルにおけるシステムバス4上のデ
ータ転送状況を図6に示す。For example, in FIG. 5, the thick arrow line in the figure
The figure shows that a data transfer cycle from the external device 4 to the memory MEM1 and a data transfer cycle from the memory MEM2 to the CPU2 are performed, and the BAC1 signal is input from the CPU1 to the bus controller 12 to execute these transfer cycles. If the BAC2 signal is input from the CPU 2 to the bus control device 12, the external storage device 3
Also, the use allocation width of the system bus 4 in each transfer cycle is determined based on the data access capability of the memories MEM1 and MEM2, and the access control signal is output to the CPU1 and CPU2. FIG. 6 shows a data transfer situation on the system bus 4 in each transfer cycle controlled by the access control signal.
【0042】図6において、(a)は、外部装置4から
メモリMEM1へのデータ転送サイクルにおいて、CP
U1からメモリMEM1への書き込み命令として出力さ
れるWR信号を示し、同図(b)は、メモリMEM2か
らCPU2へのデータ転送サイクルにおいて、CPU2
からメモリMEM2からの読み出し命令として出力され
るRD信号を示し、この各データ転送サイクルに出力さ
れるWR信号及びRD信号により転送されるデータ幅が
同図(c)、(d)に示すように、共に16ビットであ
ることを示している。In FIG. 6, (a) shows the CP in the data transfer cycle from the external device 4 to the memory MEM1.
The WR signal output as a write command from U1 to the memory MEM1 is shown. FIG. 7B shows the CPU2 in the data transfer cycle from the memory MEM2 to the CPU2.
Shows the RD signal output as a read command from the memory MEM2 from the memory MEM2, and the data width transferred by the WR signal and the RD signal output in each data transfer cycle is as shown in FIGS. , And 16 bits.
【0043】図6では、バス制御装置12のアクセスタ
イミング制御により、同図(c)ではシステムバス4の
上位側を利用して外部記憶装置3からメモリMEM1へ
のデータ転送が行われ、同図(d)では、同一転送サイ
クル内でシステムバス4の下位側が利用されてメモリM
EM2からCPU2へのデータ転送が行われていること
を示している。In FIG. 6, data is transferred from the external storage device 3 to the memory MEM1 by utilizing the upper side of the system bus 4 in FIG. In (d), the lower side of the system bus 4 is used in the same transfer cycle and the memory M
This shows that data transfer from the EM2 to the CPU2 is being performed.
【0044】従って、従来は、別々の転送サイクルでデ
ータ転送が行われていたときに発生していたシステムバ
ス4上の空きビットを利用して同時に2ヵ所以上のデバ
イス間でデータ転送を実行することができ、バス利用効
率とデータ転送効率を向上させることができる。Therefore, conventionally, the data transfer is executed between two or more devices at the same time by utilizing the vacant bit on the system bus 4 which occurs when the data transfer is performed in the different transfer cycles. Therefore, the bus utilization efficiency and the data transfer efficiency can be improved.
【0045】以上説明したように、バス制御装置12
は、CPU11から入力されるBAC信号に基づいてジ
スタREG1、REG2及びメモリMEM1、MEM2
がシステムバスBUSにアクセスする際のデータアクセ
ス能力に応じた利用割り当て幅としてバイトアクセス
幅、ワードアクセス幅あるいはロングワードアクセス幅
を設定し、これらの利用割り当て幅に基づいてレジスタ
REG1、REG2及びメモリMEM1、MEM2が利
用するシステムバスBUSのエリア1〜4を決定し、こ
の決定に応じてバッファBUF1〜BUF4内の出力バ
ッファOEN1〜OEN4及び入力バッファIEN1〜
IEN4個々に制御ライン12aを通してアクセス制御
信号を出力し、レジスタREG1、REG2及びメモリ
MEM1、MEM2からシステムバスBUSのエリア1
〜4上に同時に転送するデータの転送タイミングを制御
しているので、同一転送サイクル内に複数のデバイスか
らシステムバスBUSに同時にアクセスしてデータ転送
を実行することができ、バス利用効率とデータ転送効率
を向上させることができる。As described above, the bus controller 12
Is a register REG1, REG2 and memories MEM1, MEM2 based on the BAC signal input from the CPU 11.
Sets a byte access width, a word access width or a longword access width as a usage allocation width according to the data access capability when accessing the system bus BUS, and registers REG1, REG2 and memory MEM1 based on these usage allocation widths. , Areas 1 to 4 of the system bus BUS used by the MEM2 are determined, and the output buffers OEN1 to OEN4 and the input buffers IEN1 to 1 in the buffers BUF1 to BUF4 are determined according to the determination.
IEN4 individually outputs an access control signal through the control line 12a, and registers REG1 and REG2 and memories MEM1 and MEM2 to area 1 of the system bus BUS.
4 controls the transfer timing of data to be transferred simultaneously, it is possible to access the system bus BUS from a plurality of devices at the same time in the same transfer cycle to execute data transfer, thereby improving bus utilization efficiency and data transfer. The efficiency can be improved.
【0046】[0046]
【発明の効果】本発明によれば、バスに接続する複数の
デバイスのデータアクセス能力に応じて該バスにアクセ
スする際の利用割り当て幅として、バイトアクセス幅、
ワードアクセス幅あるいはロングワードアクセス幅を設
定し、設定した利用割り当て幅に基づいて各デバイスか
らバスへのアクセスタイミングを制御しているので、汎
用バスに接続する複数のデバイスの各アクセス幅を固定
しないで同時に2ヵ所以上のデバイスからバスにアクセ
スすることができ、汎用バスに接続するデバイスのバス
利用効率とデータ転送効率を向上するバス制御装置が実
現できる。According to the present invention, the byte access width is used as the utilization allocation width when the bus is accessed according to the data access capabilities of a plurality of devices connected to the bus.
Since the word access width or long word access width is set and the access timing from each device to the bus is controlled based on the set usage allocation width, each access width of multiple devices connected to the general-purpose bus is not fixed. Thus, the bus can be accessed from two or more devices at the same time, and a bus control device that improves the bus utilization efficiency and the data transfer efficiency of the device connected to the general-purpose bus can be realized.
【図1】制御装置のブロック図である。FIG. 1 is a block diagram of a control device.
【図2】制御装置内のバッファの回路図である。FIG. 2 is a circuit diagram of a buffer in the control device.
【図3】制御装置内のバス制御装置によって制御される
レジスタ及びメモリのデータ転送動作を説明するための
タイミングチャートである。FIG. 3 is a timing chart for explaining a data transfer operation of a register and a memory controlled by a bus control device in the control device.
【図4】制御装置内のバス制御装置によって制御される
レジスタと他のデバイスとの組み合わせによるデータ転
送動作を説明するためのタイミングチャートである。FIG. 4 is a timing chart for explaining a data transfer operation by a combination of a register controlled by a bus control device in the control device and another device.
【図5】システムのブロック図である。FIG. 5 is a block diagram of the system.
【図6】システム内のバス制御装置によって制御される
外部記憶装置とメモリ及びCPUとメモリによるデータ
転送動作を説明するためのタイミングチャートである。FIG. 6 is a timing chart for explaining a data transfer operation by an external storage device and a memory controlled by a bus control device in the system, and a CPU and a memory.
【図7】従来のシステムのブロック図である。FIG. 7 is a block diagram of a conventional system.
【図8】従来のシステムにおけるバスとデバイス間のデ
ータ転送動作を説明するためのタイミングチャートであ
る。FIG. 8 is a timing chart for explaining a data transfer operation between a bus and a device in a conventional system.
【図9】従来のシステムのブロック図である。FIG. 9 is a block diagram of a conventional system.
【図10】従来のシステム内のシステムバスに接続され
た複数のデバイスのデータ転送動作を説明するためのタ
イミングチャートである。FIG. 10 is a timing chart for explaining a data transfer operation of a plurality of devices connected to a system bus in a conventional system.
10 制御装置 11 CPU 11a BACライン 12 バス制御装置 12a 制御ライン BUS システムバス BUF1〜BUF4 バッファ IEN1〜IEN4 入力バッファ OEN1〜OEN4 出力バッファ MEM1、MEM2 メモリ REG1、REG2 レジスタ 10 control device 11 CPU 11a BAC line 12 bus control device 12a control line BUS system bus BUF1 to BUF4 buffer IEN1 to IEN4 input buffer OEN1 to OEN4 output buffer MEM1, MEM2 memory REG1, REG2 register
Claims (2)
バイスが、それぞれ該バスにアクセスしてデータ転送す
る際のアクセスタイミングを制御するバス制御装置にお
いて、 前記各デバイスのデータアクセス能力に応じて前記バス
をアクセスする際の利用割り当て幅を設定し、該設定し
た利用割り当て幅に基づいて各デバイスからバスへのア
クセスタイミングを制御することを特徴とするバス制御
装置。1. A bus control device for controlling access timing when a plurality of devices connected to a bus having a predetermined data width respectively access the bus to transfer data, in accordance with a data access capability of each device. A bus control device, wherein a utilization allocation width for accessing the bus is set, and access timing from each device to the bus is controlled based on the set utilization allocation width.
バイスのデータアクセス能力に応じて該バスにアクセス
する際の利用割り当て幅としてバイトアクセス幅、ワー
ドアクセス幅あるいはロングワードアクセス幅を設定
し、設定した利用割り当て幅に基づいて各デバイスから
バスへのアクセスタイミングを制御することを特徴とす
るバス制御装置。2. A byte access width, a word access width, or a longword access width is set as a utilization allocation width when accessing the bus according to the data access capabilities of a plurality of devices connected to the bus having a predetermined data width, A bus control device for controlling access timing from each device to a bus based on a set use allocation width.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15602892A JPH05324538A (en) | 1992-05-22 | 1992-05-22 | Bus controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15602892A JPH05324538A (en) | 1992-05-22 | 1992-05-22 | Bus controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05324538A true JPH05324538A (en) | 1993-12-07 |
Family
ID=15618736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15602892A Pending JPH05324538A (en) | 1992-05-22 | 1992-05-22 | Bus controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05324538A (en) |
-
1992
- 1992-05-22 JP JP15602892A patent/JPH05324538A/en active Pending
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