JPH04162144A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04162144A JPH04162144A JP2288935A JP28893590A JPH04162144A JP H04162144 A JPH04162144 A JP H04162144A JP 2288935 A JP2288935 A JP 2288935A JP 28893590 A JP28893590 A JP 28893590A JP H04162144 A JPH04162144 A JP H04162144A
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- JP
- Japan
- Prior art keywords
- instruction
- ram
- microcomputer
- control circuit
- access control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011156 evaluation Methods 0.000 claims abstract description 14
- 230000006870 function Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にインストラ
クションＲＯＭ内蔵形マイクロコンピュータ（以下ＳＣ
マイクロコンピュータ）の評価用のマイクロコンピュー
タに関する。
クションＲＯＭ内蔵形マイクロコンピュータ（以下ＳＣ
マイクロコンピュータ）の評価用のマイクロコンピュー
タに関する。
従来のＳＣマイクロコンピュータの評価用のマイクロコ
ンピュータは、評価対象であるＳＣマイクロコンピュー
タに内蔵されるインストラクションＲＯＭに配置する命
令群を評価およびデバッグするための手段として、その
ＳＣマイクロコンピュータが有するメモリ空間を全てＣ
ＰＵ外部に配置し、評価およびデバッグ用の仮想ＣＰＵ
として使用するものであった。
ンピュータは、評価対象であるＳＣマイクロコンピュー
タに内蔵されるインストラクションＲＯＭに配置する命
令群を評価およびデバッグするための手段として、その
ＳＣマイクロコンピュータが有するメモリ空間を全てＣ
ＰＵ外部に配置し、評価およびデバッグ用の仮想ＣＰＵ
として使用するものであった。
したがって、以上のようにして開発された評価用マイク
ロコンピュータは、評価対象のＳＣマイクロコンピュー
タと同等の機能、性能を存するとともに、評価機能を提
供していた。
ロコンピュータは、評価対象のＳＣマイクロコンピュー
タと同等の機能、性能を存するとともに、評価機能を提
供していた。
上述した従来のマイクロコンピュータは、ＳＣマイクロ
コンピュータに内蔵されているインストラクションＲＯ
Ｍのフェッチサイクルと、外部メモリからのフェッチサ
イクルが異なる場合には、全てのメモリ空間を外部に配
置しているため、命令実行の評価結果に差異が生じると
いう欠点があった。
コンピュータに内蔵されているインストラクションＲＯ
Ｍのフェッチサイクルと、外部メモリからのフェッチサ
イクルが異なる場合には、全てのメモリ空間を外部に配
置しているため、命令実行の評価結果に差異が生じると
いう欠点があった。
近年のＣＰＵの高速化の動向から、内部バスサイクルが
外部バスサイクルより高速、すなわち、速度が異なると
いう場合が増加する傾向にあり、したがって、このよう
な高速のマイクロコンピュータの評価が困難になるとい
う欠点があった。
外部バスサイクルより高速、すなわち、速度が異なると
いう場合が増加する傾向にあり、したがって、このよう
な高速のマイクロコンピュータの評価が困難になるとい
う欠点があった。
本発明のマイクロコンピュータは、インストラクション
ＲＯＭ内蔵形マイクロコンピュータの性能評価およびデ
バッグを行なう評価用のマイクロコンピュータにおいて
、 前記インストラクションＲＯＭ内蔵形マイクロコンピュ
ータに内蔵されているインストラクションＲＯＭと等価
のメモリサイズのインストラクションＲＡＭと、 前記インストラクションＲＡＭに対し前記インストラク
ションＲＯＭと等価の内部アクセスサイクルを実現する
とともに、外部からの読出書込を可能とするアクセス制
御回路とを有するものである。
ＲＯＭ内蔵形マイクロコンピュータの性能評価およびデ
バッグを行なう評価用のマイクロコンピュータにおいて
、 前記インストラクションＲＯＭ内蔵形マイクロコンピュ
ータに内蔵されているインストラクションＲＯＭと等価
のメモリサイズのインストラクションＲＡＭと、 前記インストラクションＲＡＭに対し前記インストラク
ションＲＯＭと等価の内部アクセスサイクルを実現する
とともに、外部からの読出書込を可能とするアクセス制
御回路とを有するものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示すプロ５．り図である
。
。
第１図において、本発明のマイクロコンピュータは、Ａ
ＬＵ （算術演算ユニット）１と、テンポラリΦレジス
タ２と、汎用レジスタ３と、制御レジスタ４と、命令制
御回路５と、実効アドレス生成回路６と、データバス制
御回路７と、インストラクションＲＡＭ８と、アクセス
制御回路９とから構成されている。
ＬＵ （算術演算ユニット）１と、テンポラリΦレジス
タ２と、汎用レジスタ３と、制御レジスタ４と、命令制
御回路５と、実効アドレス生成回路６と、データバス制
御回路７と、インストラクションＲＡＭ８と、アクセス
制御回路９とから構成されている。
ここで、ＡＬＵｌからデータバス制御回路７までの一連
の構成要素は、評価対象であるインストラクションＲＯ
Ｍ内蔵形マイクロコンピュータ（以下ＳＣマイクロコン
ピュータ）の基本機能構成要素であり、周知のものであ
る。
の構成要素は、評価対象であるインストラクションＲＯ
Ｍ内蔵形マイクロコンピュータ（以下ＳＣマイクロコン
ピュータ）の基本機能構成要素であり、周知のものであ
る。
また、ＳＣマイクロコンピュータにおけるインストラク
ションＲＯＭは、インストラクションＲＡＭ８に相当す
る。
ションＲＯＭは、インストラクションＲＡＭ８に相当す
る。
インストラクションＲＡＭ８は、ＡＬＵＩの演算結果に
基すき、実効アドレス生成回路６が生成したアドレスに
より指定された命令を、データバス制御回路７を介して
命令制御回路５に、あるいは、テンポラリ・レジスタ２
と、汎用レジスタ３と、制御レジスタ４とからなるレジ
スタ群に出力する。
基すき、実効アドレス生成回路６が生成したアドレスに
より指定された命令を、データバス制御回路７を介して
命令制御回路５に、あるいは、テンポラリ・レジスタ２
と、汎用レジスタ３と、制御レジスタ４とからなるレジ
スタ群に出力する。
アクセス制御回路９は、インストラクションＲＡＭ８の
命令群を実効評価するために、外部より評価用の命令群
をインストラクションＲＡＭ８にロードおよびストアす
るためのものである。
命令群を実効評価するために、外部より評価用の命令群
をインストラクションＲＡＭ８にロードおよびストアす
るためのものである。
次に、本実施例の動作について説明する。
まず、アクセス制御回路９のＣ８信号がアクティブにな
ると、実効アドレス生成回路６をインアクティブとし、
データバス制御回路７をインストラクションＲＡＭ５側
のみへバス結合するようにする。
ると、実効アドレス生成回路６をインアクティブとし、
データバス制御回路７をインストラクションＲＡＭ５側
のみへバス結合するようにする。
この状態において、アクセス制御回路９のＲＤ／ＷＲ信
号と格納アドレスにより決定されたインストラクション
ＲＡＭ８の評価用の命令群格納用メモリに、データバス
制御回路７のデータバスを介して、外部メモリとインス
トラクションＲＡＭ８との間で命令群の入替が可能とな
る。
号と格納アドレスにより決定されたインストラクション
ＲＡＭ８の評価用の命令群格納用メモリに、データバス
制御回路７のデータバスを介して、外部メモリとインス
トラクションＲＡＭ８との間で命令群の入替が可能とな
る。
次に、アクセス制御回路９を信号Ｃ８により、インアク
ティブにすると、インストラクションＲＡＭ８は、その
機能を活性化して、あたかも、ＳＣマイクロコンピュー
タのインストラクションＲＯＭがそこに存在するかのよ
うに動作する。すなはち、インストラクションＲＡＭ８
は、ＳＣマイクロコンピュータのインストラクションＲ
ＯＭと等価の動作をすることにより、評価用のマイクロ
コンピュータが、ＳＣマイクロコンピュータとしての動
作をさせることが可能となる。
ティブにすると、インストラクションＲＡＭ８は、その
機能を活性化して、あたかも、ＳＣマイクロコンピュー
タのインストラクションＲＯＭがそこに存在するかのよ
うに動作する。すなはち、インストラクションＲＡＭ８
は、ＳＣマイクロコンピュータのインストラクションＲ
ＯＭと等価の動作をすることにより、評価用のマイクロ
コンピュータが、ＳＣマイクロコンピュータとしての動
作をさせることが可能となる。
以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることなく種々の変形が可能である。
に限られることなく種々の変形が可能である。
たとえば、以上の説明では、アクセス制御回路９よりイ
ンストラクションＲＡＭ８の格納アドレスを直接指定し
ているが、その代りに、アクセス制御回路９により、実
効アドレス生成回路６を外部からアドレス指定が可能と
なるよう制御することで、インストラクションＲＡＭ８
の格納アドレスを入力することも、本発明の主旨を逸脱
しない限り適用できることは勿論である。
ンストラクションＲＡＭ８の格納アドレスを直接指定し
ているが、その代りに、アクセス制御回路９により、実
効アドレス生成回路６を外部からアドレス指定が可能と
なるよう制御することで、インストラクションＲＡＭ８
の格納アドレスを入力することも、本発明の主旨を逸脱
しない限り適用できることは勿論である。
以上説明したように本発明は、評価用マイクロコンピュ
ータに、インストラクションＲＡＭと、前記インストラ
クションＲＡＭに外部よりロードおよび格納するアクセ
ス制御回路を有することにより、評価およびデバッグ対
象であるインストラクションＲＯＭ内蔵形マイクロコン
ピュータ（ＳＣマイクロコンピュータ）の内蔵インスト
ラクションＲＯＭに相当する命令群をＲＡＭベースで評
価デバッグできるという効果がある。
ータに、インストラクションＲＡＭと、前記インストラ
クションＲＡＭに外部よりロードおよび格納するアクセ
ス制御回路を有することにより、評価およびデバッグ対
象であるインストラクションＲＯＭ内蔵形マイクロコン
ピュータ（ＳＣマイクロコンピュータ）の内蔵インスト
ラクションＲＯＭに相当する命令群をＲＡＭベースで評
価デバッグできるという効果がある。
その結果、全てのメモリ空間を内部に配置することと等
価となるため、マイクロコンピュータの内外のバスサイ
クルに関係なく命令実行の評価結果は常に一致するとい
う効果がある。
価となるため、マイクロコンピュータの内外のバスサイ
クルに関係なく命令実行の評価結果は常に一致するとい
う効果がある。
したがって、高速のマイクロコンピュータの評価が容易
にできるという効果がある。
にできるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・ＡＬＵ１２・・・テンポラリ・レジスタ、３・
・・汎用レジスタ、４・・・制御レジスタ、５・・・命
令制御回路、６・・・実効アドレス生成回路、７・・・
データバス制御回路、８・・・インストラクションＲＡ
Ｍ１９・・・アクセス制御回路。
・・汎用レジスタ、４・・・制御レジスタ、５・・・命
令制御回路、６・・・実効アドレス生成回路、７・・・
データバス制御回路、８・・・インストラクションＲＡ
Ｍ１９・・・アクセス制御回路。
Claims (1)
- 【特許請求の範囲】 インストラクションＲＯＭ内蔵形マイクロコンピュータ
の性能評価およびデバッグを行なう評価用のマイクロコ
ンピュータにおいて、 前記インストラクションＲＯＭ内蔵形マイクロコンピュ
ータに内蔵されているインストラクションＲＯＭと等価
のメモリサイズのインストラクションＲＡＭと、 前記インストラクションＲＡＭに対し前記インストラク
ションＲＯＭと等価の内部アクセスサイクルを実現する
とともに、外部からの読出書込を可能とするアクセス制
御回路とを有することを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288935A JPH04162144A (ja) | 1990-10-26 | 1990-10-26 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288935A JPH04162144A (ja) | 1990-10-26 | 1990-10-26 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162144A true JPH04162144A (ja) | 1992-06-05 |
Family
ID=17736719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288935A Pending JPH04162144A (ja) | 1990-10-26 | 1990-10-26 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162144A (ja) |
-
1990
- 1990-10-26 JP JP2288935A patent/JPH04162144A/ja active Pending
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