JPH04158610A

JPH04158610A - 差動増幅回路

Info

Publication number: JPH04158610A
Application number: JP2284876A
Authority: JP
Inventors: Yutaka Sada; 佐田　裕
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-23
Filing date: 1990-10-23
Publication date: 1992-06-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は差動増幅回路に間し、特に、反転／非反転切替
可能な差動増幅回路に関する。

〔従来の技術〕

従来の、この種の差動増幅回路は、第４図にブロック図
として示されるように、非反転増幅器５２、反転増幅器
５３、抵抗５４〜５６、スイッチ５７．５８および定電
圧源５９等を備えており、スイッチ５７および５８は、
非反転動作時には、それぞれＯＮおよびＯＦＦの状態と
なり、反転動作時には、それぞれＯＦＦおよびＯＮの状
態となる。第４図に示される状態は反転動作時を示して
いる。

抵抗５４および５６の抵抗値をｒｌ、抵抗５５の抵抗値
をｒ１／２とし、入力端子１１２の入力電圧をＶｉａ　
、出力端子１１３の出力端子１１３の出力電圧をＶ。、
ｔ、定電圧源５９の電圧をｖｒとすると、出力電圧ｖ０
．．は、Ｖｏ−ｔ＝（Ｖ＋、　　Ｖ、）　＋ｖｒ−・・
−・−・−・（ｉ）となり、出力端子１１３からは、（
１）式にて示されるように、入力電圧に対する反転電圧
が出力される。

第４図のブロック図に示される従来の差動増幅回路にお
ける、非反転増幅器５２および反転増幅器５３等を含む
具体回路例が、第５図に示される。

第５ＦＡにおいて、抵抗６７．６８および６９は、それ
ぞれ第４図にお（ｊる抵抗５４．５’；および５６にＮ
応１゜ており、スイ・・ｌチア０および７１は、それぞ
れ第４図におけるスイ・１チ５７および５８に対応して
いる。また、ｌ−ランシスタロ２および６３は　非反転
増幅器５２をｉｉ＆し、トランジスタ６・１および６５
は、反転増幅器５３を構成し、でおり、トランジスタ６
０および６１は能動負荷である。

［］発明が解決しようとする課題〕」−述した従来の差動増幅回路においては、前記（］、
）式から明らかなように、非反転増幅器５２を構成する
トランシ′スタ６２および６３のベース間には、ｖ、、
、−ｖ、、ｔ＝　２　（ｖｉ。−Ｖｒ）・−・・−・（
２）という電圧が印加される。トランジスタ６２および
６３のベース・エミ・ｖ９間の降伏電圧をＢＶＥＢＯ，
べ一又　エミッタ間順方向電圧を■１として、２　（ｖ
ｉ＊−Ｖｒ）　＞　ＢＶＥＢＯ＋Ｖｐ−・・・（３）に
示される状態になると、（Ｖ　、　、　、、、、、−Ｖ
ｒ）の極性により、トランジスタ６２またＩま６３のエ
ミッタ接合が降伏点に達する。エミッタ接合が降伏する
と、出力電圧Ｖ。、ｔがクランプされて下らなくなり、
また、トランシ′スタの電？Ａ増幅千が低下することが
知らレテいる。今、ベースーエミ・・ｌり間順方向電圧
をｆ）、７Ｖとし、製造プロセスにより異なるが、ｖｉ
にベース・エミッタ間降伏電圧ＢＶｇＢｏを５ｖと　す
ると、出力ダイナミ・ツク・レンジとして約５．７Ｖ以
上が必要とされる場合には、第５図に示される従来の差
動増幅回路では使用できないとい０欠点がある。

また、このエミッタ接合の降伏を防止するために、第５
図において、トランジスタ６２および６３のエミッタ側
に、それぞれ順方向にダイオードを挿入接続する方法が
用いられるが、ベース・エミ・フタ間降伏電圧を同しく
５Ｖとすると、ｌＬ、４Ｖのダイナミック・レンジまで
は可能となるが、許容入力電圧の最小値が、ダイオード
の順方向電圧降下分の約０，７ｖ高くなるという問題点
があり、これにより、入力電圧のレベル範囲が圧縮され
るという欠点とともに、入カオフセ・・ｌト電圧も悪化
するという欠点がある。

１１課題を解決するためのＬ段］本発明の差動増幅回路は、相互の入力端ｆどうしならび
に出力端子どうしが、それぞれ共通接続される第１の差
動増幅器からなる非反転増幅器と、第２の差動増幅器か
らなる反転増幅器とを備え、ｍｌ記第１の差動増幅器ま
たは第２の差動増幅器の何れか一方を選択して切替える
手段を有する差動増幅回路において、前記差動増幅回路
の出力端子と前記第１の差動増幅器の反転入力端子との
間に、アナログ・スイッチを備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の基本回路を示すブロック図である。第１図
に示されるように、本実施例は、入力端子１０１および
１０２と、出力端子１０３に対応して、非反転増幅器１
と、反転増幅器２と、インバータ３と、Ｆ）チャネルＭ
Ｏ５ＦＥＴ４およびＮチャネルＭＯ３ＦＥＴ５により構
成されるアナログ・スイ・ブチと、抵抗６〜８と、定電
圧源９と、スイッチＩＯおよび１１と、を備えて構成さ
れる。

第１図において、反転動作時においては、スイッチ１０
および１１は、それぞれＯＦＦおよびＯＮの状態となっ
ている。この時には、入力端子１０１には、ｌ−レベル
の入力電圧が入力される。この入力電圧は、直接Ｎチャ
ネルＭＯ３ＦＥＴ５のゲートに入力されるとともに、イ
ンバータ３において反転され、Ｈレベルの電圧として、
ＰチャネルＭＯ３ＦＥＴ４のゲートに入力される。従っ
て、ＰチャネルＭＯ３ＦＥＴ４およびＮチャネルＭＯ８
ＦＥＴ５は共にＯＦＦの状態となり、反転増幅器２が動
作状態となる。この場合におけるＰチャネルＭＯ３ＦＥ
Ｔ４およびＮチャネルＭＯ８ＦＥＴ５のＯＦＦ抵抗を１
０９Ωとし、（２）式において計算される入力端子１０
２と出力端子１０３との間の電圧を１．ＯＶとすると、
ＰチャネルＭＯ３ＦＥＴ４およびＮチャネルＭ　ＯＳ　
Ｆ　ＥＴ　５に流れる電流は１ＯｎＡ　（ナノ・アンペ
ア）以下となり、出力端子１０３の出力電圧がクランプ
されることはない。

非反転時においては、スイッチ１０および１１は、それ
ぞれＯＮおよびＯＦＦの状態となっており、入力端子１
０１にはＨレベルの入力電圧が入力される。

この入力端子は、直接ＮチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　５のゲートに入力されるとともに、インバータ３にお
いて反転され、Ｌレベルの電圧として、ＰチャネルＭＯ
５ＦＥＴ４のゲートに入力される。従って、Ｐチャネル
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　４およびＮチャネルＭＯ３ＦＥ
Ｔ５は共にＯＮの状態となる。従って、この場合には、
非反転増幅器１が動作状態となる。

第２図は、上述の本発明の差動増幅回路の基本回路に対
応する、本発明の第１の実施例の回路図である。

第２図に示されるように、本実施例は、入力端子１０４
および１０５と、電源端子１０６および出力端子１０７
とに対応して、ＰチャネルＭＯ３ＦＥＴ１２および２■
と、ＮチャネルＭＯＳＦＥＴ１３および２２と、トラン
ジスタ１４〜２０と、定電流源２３および２４と、抵抗
２５〜２７と、スイッチ２８および２９と、定電圧源３
０および３１と、を備えて構成される。

第２図において、入力端子１０４および＋０５と出力端
子１０７は、それぞれ第１図における入力端子１０１お
よび１１）２と出力端子１０３に対応しており、Ｐチャ
ネルＭＯＳトランジスタ１２およびＮチャネルＭＯ５）
−ランジスタ１３を含むインバータは、第１図のインバ
ータ３に対応している。同様に、抵抗２５．２６および
２７は、それぞれ第１図における抵抗６．８および７に
対応しており、スイッチ２８および２９は、それぞれ第
１図におけるスイッチ１０および１１に対応している。

また、トランジスタ１６および１７は、非反転増幅器１
を構成し、トランジスタ１８および■９は、反転増幅器
２を構成している。

ＰチャネルＭＯ３ＦＥＴ２１およびＮチャネルＭＯＳＦ
ＥＴ２２を含むアタナログ・スイッチは、第１図におけ
るＰチャネルＭＯ５ＦＥＴ２１およびＮチャネルＭＯＳ
ＦＥＴ２２を含むアタナログ・スイッチに対応している
。なお、トランジスタ１４および１５は能動負荷である
。

今、入力端子１０４の入力電圧をｖｌ。、出力端子１０
７の出力電圧をＶ。ｕＬ、定電圧源３０の電圧をｖｒと
すると、トランジスタ１８およびＩ９のベース間に印加
される電圧は、　ｖｏ、ｔ−ｖ、−ｖ、ｆｉ−ｖ、とな
り、反転動作時における（２）式と比較すると、丁度１
／２のレベルになっている。従って、ベース−エミッタ
間順方向電圧ｖＦを０．７ｖとし、ベース・エミッタ間
降伏電圧ＢＶＥＢＯを５ｖとすると、ダイナミック・レ
ンジとしては１１．４Ｖまで範囲を拡大することが可能
となる。

第３図は、本発明の第２の実施例の回路図である。第２
図との対比により明らかなように、本実施例の第１の実
施例との相違点としては、大要下記のとうりである。即
ち、アナログ・スイッチを構成するＰチャネルＭＯ３Ｆ
ＥＴ２１およびＮチャネルＭＯＳＦＥＴ２２の代りに、
本実施例においてはＮチャネルＪＦＥＴ４Ｌを使用して
いること、入力端子１０８とトランジスタ３５のベース
の間に、ＮチャネルＪＦＥＴ４０を接続していること、
入力端子１０８にベースが接続される形でトランジスタ
３２が設けられており、トランジスタ３２のエミッタが
接地され、コレクタが抵抗４２の一端とＮチャネルＪＦ
ＥＴ’４Ｑおよび４１のゲートに接続されていること、
および抵抗４２の他端が電源端子１１０に接続されてい
ること等である。

第３図において、反転動作時においては、スイッチ４６
および４７は、それぞれＯＦＦおよびＯＮの状態となっ
ている。この時、入力端子１０８にはＨレベルの入力電
圧が入力される。ＮチャネルＪＰＥＴ４０および４１の
ゲートにはＬレベルの電圧が印加されているため、Ｎチ
ャネルＪＦＥＴ４０および４１は共にＯＦＦとなり、出
力端子Ｉｌｌの出力電圧はクランプされない。

非反転動作時には、スイッチ４６および４７は、それぞ
れＯＮおよびＯＦＦの状態となっており、入力端子１０
ｇにはＬレベルの入力電圧が入力されるのため、Ｎチャ
ネルＪＦＥＴ４０および４１はＯＮとなる。

トランジスタ３６のベース側だけでなく、トランジスタ
３５のベース側にもＮチャネルＪＦＥＴが接続されてい
るため、入力オフセット電圧を小さくすることができる
という利点がある。また、第１の実施例においては、Ｂ
ｉ　−ＣＭ　ＯＳプロセスが必要とされるのに対して１
本実施例においては、通常のバイポーラ・プロセスと共
存することができるといつ利点がある。

なお、本実施例において使用されているＮチャネルＪ　
ＦＥＴの代りに、ＰチャネルＪＰＥＴを置換えて使用し
ても同様に動作することは云うまでもない。

［：発明の効果］以上、詳細に説明したように、本発明は、相互の入力端
子および出力端子が、それぞれ共通接続される非反転増
幅器と反転増幅器とを備え、何れか一方の増幅器を選択
して切替える手段を有する差動増幅回路に適用されて、
反転動作時における出力電圧のクランアを防止すること
ができるという効果がある。

【図面の簡単な説明】

第１図は、本発明の基本回路のブロック図、第２図およ
び第３図は、それぞれ本発明の第１および第２の実施例
の回路図、第４図は従来例のプロ・・ｌり図、第５図は
従来例の回路図である。図において、１．５２・・・・・非反転増幅器、２．５
３・・・・・・反転’ｔｔ＠器、３−・・・・−インバ
ータ、４．１２．２１＝−−−−ＰチャネルＭＯ５ＦＥ
Ｔ、５　、１３．２２−−、　ＮチャネルＭＯ３ＦＥＴ
、６〜８　、２５〜２７．　＋！：２〜４５、５４〜５
６．６７〜６９・・・・・・抵抗、９．３０．３１．５
（］。５１、５９．７４．７５−一定電圧源、１０．１１．２
ｇ、　２９゜４６、４７．５７．５８．７０．７１−−
スイッチ、１４〜２０゜３２〜３９．６０〜６６・・・
・・・トランジスタ、２３．２４．４８゜４９、７２．
７３・・・−・定電流源、４０．４１・・・・−・Ｎチ
ャネルＪＦＥＴ。

Claims

【特許請求の範囲】

相互の入力端子どうしならびに出力端子どうしが、それ
ぞれ共通接続される第１の差動増幅器からなる非反転増
幅器と、第２の差動増幅器からなる反転増幅器とを備え
、前記第１の差動増幅器または第２の差動増幅器の何れ
か一方を選択して切替える手段を有する差動増幅回路に
おいて、前記差動増幅回路の出力端子と前記第１の差動
増幅器の反転入力端子との間に、アナログ・スイッチを
備えることを特徴とする差動増幅回路。