JPH04155857A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に樹脂封止形
ＬＳＩパッケージの高速特性の向上に適用して有効な技
術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and particularly to a technique that is effective when applied to improving the high-speed characteristics of a resin-sealed LSI package.
高速デバイスを形成した半導体チップを樹脂封止形ＬＳ
Ｉパッケージに封止する際には、電源ノイズ対策が不可
欠となる。従来、電源ノイズを低減するには、基板に実
装したＬＳＩパッケージの近傍にノイズ吸収用のコンデ
ンサを配置する方法が一般に用いられてきた。また近年
、ＬＳＩパッケージのリードフレームを信号用、電源用
、接地用に分割して電源ノイズの低減を図る多層リード
フレーム構造が提案されている。なお、上記多層リード
フレームについては、日経ＢＰ社発行、「日経マイクロ
デバイス・１９８９年６月１日号ＪＰ１０３〜Ｐ１０９
に記載がある。Resin-sealed LS with semiconductor chips forming high-speed devices
When sealing in an I package, measures against power supply noise are essential. Conventionally, in order to reduce power supply noise, a method has generally been used in which a noise absorbing capacitor is placed near an LSI package mounted on a board. In addition, in recent years, a multilayer lead frame structure has been proposed in which the lead frame of an LSI package is divided into signal, power, and ground parts to reduce power supply noise. Regarding the above multilayer lead frame, please refer to "Nikkei Microdevices June 1, 1989 issue JP103-P109" published by Nikkei BP.
There is a description in .
基板に実装したＬＳＩパッケージの近傍にコンデンサを
配置する従来の電源ノイズ対策は、パッケージの電源用
端子とコンデンサとの距離が長いために、電源ノイズ低
減効果が充分に得られないという欠点があった。Conventional power supply noise countermeasures by placing a capacitor near the LSI package mounted on the board had the disadvantage that the distance between the package's power supply terminal and the capacitor was long, making it difficult to obtain sufficient power supply noise reduction effects. .
また、多層リードフレームは、リードフレームを多層化
してそれらの間にポリイミドフィルムを挟む複雑な構造
であるため、パッケージコストか高価になるという欠点
があった。In addition, the multilayer lead frame has a complicated structure in which the lead frame is made into multiple layers and a polyimide film is sandwiched between them, so there is a drawback that the packaging cost is high.
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、樹脂封止形ＬＳＩパッケージの電源ノ
イズを有効に低減する技術を提供することにある。The present invention has been made in view of the above-mentioned problems, and its purpose is to provide a technique for effectively reducing power supply noise in a resin-sealed LSI package.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
本願の一発明は、半導体チップの下方に延在する電源用
リードにコンデンサを接続したチップ・オン・リード構
造の樹脂封止形ＬＳＩパッケージである。One invention of the present application is a resin-sealed LSI package with a chip-on-lead structure in which a capacitor is connected to a power supply lead extending below a semiconductor chip.
本願の他の発明は、半導体チップの上方に延在する電源
用リードにコンデンサを接続したリード・オン・チップ
構造の樹脂封止形ＬＳＩパッケージである。Another invention of the present application is a resin-sealed LSI package with a lead-on-chip structure in which a capacitor is connected to a power supply lead extending above a semiconductor chip.
上記した手段によれば、半導体チップの近傍の電源用リ
ードにコンデンサを接続することにより、電源ノイズを
有効に低減することが可能となる。According to the above means, by connecting the capacitor to the power supply lead near the semiconductor chip, it is possible to effectively reduce power supply noise.
以下、本発明を実施例により説明する。The present invention will be explained below using examples.
〔実施例１〕
第１図は、本発明の一実施例である樹脂封止形ＬＳＩパ
ッケージの短辺方向に沿った断面図、第２図は、リード
の配列を示す平面図である。[Embodiment 1] FIG. 1 is a sectional view along the short side direction of a resin-sealed LSI package according to an embodiment of the present invention, and FIG. 2 is a plan view showing the arrangement of leads.
本実施例１の樹脂封止形ＬＳＩパッケージ１は、表面実
装形ＬＳＩパッケージの一種のＳ ＯＪ （ｓｍａＩＩ
ｏｕｔｌｉｎｅ Ｊ−１ｅａｄ ｐａｃｋａｇｅ）で
ある。上記ＳＯＪのパッケージ本体２は、例えばシリコ
ーンフィラーを添加したエポキシ系樹脂からなり、その
内部にはシリコン単結晶からなる長方形状の半導体チッ
プ３が封止されている。上記半導体チップ３の主面には
、例えば高速で動作するＣＭＯ３ＳＲＡＭが形成されて
いる。The resin-sealed LSI package 1 of Example 1 is a type of surface-mounted LSI package, SOJ (smaII).
outline J-1ead package). The SOJ package body 2 is made of, for example, an epoxy resin containing silicone filler, and a rectangular semiconductor chip 3 made of silicon single crystal is sealed inside. On the main surface of the semiconductor chip 3, for example, a CMO3 SRAM that operates at high speed is formed.
本実施例１のＳＯＪは、例えば２８本のリードＬを育し
、第２図に示すように、パッケージ本体２の下側の左端
から右端に沿って１置端子〜１４番端子が配置されてお
り、パッケージ本体２の上側の右端から左端に沿って１
５番端子〜２８番端子が配置されている。上記２８本の
リードＬのうち、パッケージ本体２の下側の右端（１４
番端子）は電源電圧（ＶＣＣ）用リードである。電源電
圧（ＶＣＣ）は、例えば回路の動作電圧５〔ｖ〕である
。また、パッケージ本体２の上側の左端（２８番端子）
は基準電圧（ＶＳａ）用リードである。基準電圧（Ｖ
ｓｓ）は、例えば回路の基準電圧０ （Ｖ）（ＧＮＤ）
である。その他のリードＬ（１置端子〜１３番端子、１
５番端子〜２７番端子）は信号用リードである。上記リ
ードＬのそれぞれは、リードフレームから切断され、か
つ成形されている。リードフレームは、例えば４２アロ
イなどのＦｅ系合金またはＣｕで構成されており、その
板厚は１５０〜２５０μｍ程度である。The SOJ of Example 1 has, for example, 28 leads L, and as shown in FIG. 1 from the right edge to the left edge of the upper side of the package body 2.
Terminals 5 to 28 are arranged. Of the above 28 leads L, the lower right end (14
The terminal (number terminal) is a lead for the power supply voltage (VCC). The power supply voltage (VCC) is, for example, a circuit operating voltage of 5 [V]. Also, the upper left end of the package body 2 (terminal 28)
is a reference voltage (VSa) lead. Reference voltage (V
ss) is, for example, the circuit reference voltage 0 (V) (GND)
It is. Other leads L (terminals 1 to 13, 1
Terminals 5 to 27) are signal leads. Each of the leads L is cut from a lead frame and molded. The lead frame is made of Fe-based alloy such as 42 alloy or Cu, and has a thickness of about 150 to 250 μm.
電源電圧（Ｖｃｃ）用リードＬ（１４番端子）は、パッ
ケージ本体２の中央部をその長辺方向に沿って延在し、
パッケージ本体２の左側短辺で終端している。また、基
準電圧〔Ｖ、、〕用用リード（２８番端子）は、パッケ
ージ本体２の中央部を上記電源電圧（Ｖ ｃｃ）用リー
ドＬと並行に延在し、パッケージ本体２の右側短辺で終
端している。上記電源電圧〔Ｖｃｃ〕用リードすおよび
基準電圧〔Ｖ、８〕用リードＬのそれぞれの一部は、半
導体チップ３の外周に沿って分岐し、それらの上には、
例えばポリイミド系樹脂の薄膜からなる絶縁フィルム４
が接着されている。上記絶縁フィルム４は、エポキシ系
またはポリイミド系の接着剤によってリードＬ上に接着
されており、半導体チップ３は、同じくエポキシ系また
はポリイミド系の接着剤によって上記絶縁フィルム４上
に接着されている。The power supply voltage (Vcc) lead L (terminal No. 14) extends through the center of the package body 2 along its long sides,
It terminates at the left short side of the package body 2. In addition, the lead for reference voltage [V, ,] (terminal No. 28) extends in the center of the package body 2 in parallel with the lead L for the power supply voltage (V cc), and is connected to the right short side of the package body 2. It ends with . A portion of each of the power supply voltage [Vcc] lead and the reference voltage [V, 8] lead L branches along the outer periphery of the semiconductor chip 3, and above them,
For example, an insulating film 4 made of a thin film of polyimide resin
is glued. The insulating film 4 is adhered onto the leads L using an epoxy or polyimide adhesive, and the semiconductor chip 3 is also adhered onto the insulating film 4 using an epoxy or polyimide adhesive.
すなわち、上記ＳＯＪは、リードＬ上に絶縁フィルム４
を介して半導体チップ３を搭載したチップ・オン・リー
ド（ｃｈｊｐ ｏｎ １ｅａｄ； ＣＯＬ ）構造を採
用している。That is, the above SOJ has an insulating film 4 on the lead L.
A chip-on-lead (COL) structure is adopted in which the semiconductor chip 3 is mounted via the semiconductor chip 3.
上記半導体チップ３の下方において並行して延在する電
源電圧［Ｖ ｃｃ］用リーすＬと基準電圧〔ｖ３３〕用
リードＬとの間には、電源ノイズを吸収するためのコン
デンサ５が接続されている。上記コンデンサ５は、例え
ばセラミックコンデンサからなり、Ａｇペーストなどの
導電性接着剤によってリードＬの下面に接着されている
。A capacitor 5 for absorbing power supply noise is connected between the power supply voltage [Vcc] lead L and the reference voltage [V33] lead L, which extend in parallel below the semiconductor chip 3. ing. The capacitor 5 is made of, for example, a ceramic capacitor, and is bonded to the lower surface of the lead L using a conductive adhesive such as Ag paste.
このように、本実施例１の樹脂封圧形ＬＳＩパッケージ
ｌは、半導体チップ３の下方の電源電圧（Ｖ ｅａｒｌ
用リードすと基準電圧ＣＶ ｓｓ）用リードＬとの間に
コンデンサ５を接続したことにより、回路のスイッチン
グ時などに発生する電源ノイズを有効に低減することが
できる。In this way, the resin-sealed LSI package l of the first embodiment has a power supply voltage (V earl ) below the semiconductor chip 3.
By connecting the capacitor 5 between the lead L for the reference voltage (CV ss) and the lead L for the reference voltage (CV ss), it is possible to effectively reduce power supply noise that occurs during switching of the circuit.
また、本実施例Ｉの樹脂封止形ＬＳＩパッケージＩによ
れば、単層リードフレーム構造で電源ノイズを低減する
ことができるので、リードフレームを多層化することに
よって電源ノイズの低減を図る従来技術に比べてパッケ
ージコストを低減することができる。In addition, according to the resin-sealed LSI package I of Example I, power supply noise can be reduced with a single-layer lead frame structure. Package cost can be reduced compared to .
〔実施例２〕
前記実施例１の樹脂封止形ＬＳＩパッケージ１は、半導
体チップ３の下方に延在するリードＬの下面にコンデン
サ５を接続したが、第３図およびｔＪ４図に示すように
、半導体チップ３の下方に延在する電源電圧（Ｖ ｃｃ
）用リードＬおよび基準電圧（Ｖ ａｓ）用リードＬの
それぞれのコンデンサ接続領域を下方に折り曲げ、その
上面にコンデンサ５を接着してもよい。[Example 2] In the resin-sealed LSI package 1 of Example 1, the capacitor 5 was connected to the lower surface of the lead L extending below the semiconductor chip 3, but as shown in FIGS. 3 and tJ4, , the power supply voltage (V cc
) and the reference voltage (Vas) lead L may be bent downward, and the capacitor 5 may be bonded to the upper surface thereof.
〔実施例３〕
前記実施例１および２の樹脂封止形ＬＳＩパッケージ１
は、チップ・オン・リード構造を採用したものであった
が、第５図に示すように、半導体チップ３の主面上に絶
縁フィルム４を介してり一ドしく電源電圧（Ｖ ｃｃｌ
用リードおよび基準電圧ＣＶ ａｓ）用リード）を延在
したリード・オン・チップ（ｌｅａｄ ｏｎ ｃｈｉｐ
：Ｌ ＯＣ）構造の樹脂封止形ＬＳＩパッケージｌの場
合には、上記リードＬの上面にコンデンサ５を接着する
ことかできる。[Example 3] Resin-sealed LSI package 1 of Examples 1 and 2
adopted a chip-on-lead structure, but as shown in FIG. 5, the power supply voltage (V ccl
lead on chip
In the case of a resin-sealed LSI package l having a :LOC) structure, a capacitor 5 can be bonded to the upper surface of the lead L.
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１〜３に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。The invention made by the present inventor has been specifically explained based on Examples above, but the present invention is not limited to Examples 1 to 3, and can be modified in various ways without departing from the gist thereof. Needless to say.
前記実施例では、表面実装形ＬＳＩパッケージの−っで
あるＳＯＪに適用した場合について説明したが、リード
・オン・チップ構造またはチップ・オン・リード構造を
採用するＤＩＰＳＳＯＰその他の樹脂封止形ＬＳＩパッ
ケージに広く適用することができる。In the above embodiment, the case where the application is applied to SOJ, which is one of the surface mount type LSI packages, was explained, but it is also applicable to DIPSSOP and other resin-sealed LSI packages that adopt lead-on-chip structure or chip-on-lead structure. It can be widely applied to
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。Among the inventions disclosed in this application, the effects obtained by typical inventions are briefly described below.
（１）、チップ・オン・リード構造を有する樹脂封止形
ＬＳＩパッケージにおいて、半導体チップの下方に延在
する電源用リードにコンデンサを接続することにより、
電源ノイズを有効に低減することかできるので、高速特
性に優れた樹脂封止形ＬＳＩパッケージを安価に提供す
ることができる。(1) In a resin-sealed LSI package with a chip-on-lead structure, by connecting a capacitor to the power supply lead extending below the semiconductor chip,
Since power supply noise can be effectively reduced, a resin-sealed LSI package with excellent high-speed characteristics can be provided at a low cost.
（２） リード・オン・チップ構造の樹脂封止形ＬＳ
■パッケージにおいて、半導体チップの上方に延在する
電源用リードにコンデンサを接続することにより、上記
＋１１と同様の効果を得ることができる。(2) Resin-sealed LS with lead-on-chip structure
(2) In the package, by connecting a capacitor to the power supply lead extending above the semiconductor chip, the same effect as +11 above can be obtained.
第１図は、本発明の一実施例である半導体集積回路装置
の要部断面図、
第２図は、この半導体集積回路装置のリードの配列を示
す平面図、
第３図は、本発明の他の実施例である半導体集積回路装
置の要部断面図、
第４図は、この半導体集積回路装置のリードの配列を示
す平面図、
第５図は、本発明のさらに他の実施例である半導体集積
回路装置の要部断面図である。
１・・・樹脂封止形ＬＳＩパッケージ、２・・・パッケ
ージ本体、３・・・半導体チップ、４・・・絶縁フィル
ム、５・・・コンデンサ、Ｌ・・・ リード。
代理人 弁理士 筒 井 大 和FIG. 1 is a sectional view of a main part of a semiconductor integrated circuit device according to an embodiment of the present invention, FIG. 2 is a plan view showing an arrangement of leads of this semiconductor integrated circuit device, and FIG. FIG. 4 is a sectional view of a main part of a semiconductor integrated circuit device according to another embodiment; FIG. 4 is a plan view showing the arrangement of leads of this semiconductor integrated circuit device; FIG. 5 is a still another embodiment of the present invention. 1 is a cross-sectional view of a main part of a semiconductor integrated circuit device. DESCRIPTION OF SYMBOLS 1... Resin-sealed LSI package, 2... Package body, 3... Semiconductor chip, 4... Insulating film, 5... Capacitor, L... Lead. Agent Patent Attorney Daiwa Tsutsui
Claims (1)
ップを搭載したチップ・オン・リード構造の樹脂封止形
ＬＳＩパッケージを備え、前記半導体チップの下方に延
在する電源用リードにコンデンサを接続したことを特徴
とする半導体集積回路装置。 ２、リードの下面にコンデンサを接続したことを特徴と
する請求項１記載の半導体集積回路装置。 ３、コンデンサ接続領域のリードを下方に折り曲げたこ
とを特徴とする請求項１記載の半導体集積回路装置。 ４、リードに接着された絶縁フィルムの下面に半導体チ
ップを搭載したリード・オン・チップ構造の樹脂封止形
ＬＳＩパッケージを備え、前記半導体チップの上方に延
在する電源用リードにコンデンサを接続したことを特徴
とする半導体集積回路装置。[Claims] 1. A resin-sealed LSI package with a chip-on-lead structure in which a semiconductor chip is mounted on the upper surface of an insulating film bonded to a lead, and a power source extending below the semiconductor chip. A semiconductor integrated circuit device characterized by having a capacitor connected to a lead. 2. The semiconductor integrated circuit device according to claim 1, wherein a capacitor is connected to the lower surface of the lead. 3. The semiconductor integrated circuit device according to claim 1, wherein the leads in the capacitor connection region are bent downward. 4. A resin-sealed LSI package with a lead-on-chip structure in which a semiconductor chip is mounted on the bottom surface of an insulating film bonded to the leads, and a capacitor is connected to the power supply lead extending above the semiconductor chip. A semiconductor integrated circuit device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280927A JPH04155857A (en) | 1990-10-19 | 1990-10-19 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
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| JP2280927A JPH04155857A (en) | 1990-10-19 | 1990-10-19 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155857A true JPH04155857A (en) | 1992-05-28 |
Family
ID=17631872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2280927A Pending JPH04155857A (en) | 1990-10-19 | 1990-10-19 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155857A (en) |
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1990
- 1990-10-19 JP JP2280927A patent/JPH04155857A/en active Pending
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