JPH04153853A

JPH04153853A - 入出力制御装置

Info

Publication number: JPH04153853A
Application number: JP27984990A
Authority: JP
Inventors: Kiyobumi Mise; 三瀬　清文; Kakiyou Kou; 洪　加強; Ryoji Takano; 高野　良次; Takashi Hatano; 畑野　隆司; Sumie Morita; 純恵森田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-18
Filing date: 1990-10-18
Publication date: 1992-05-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕情報処理システムにおいて、主記憶装置と入出力装置と
の間のデータ転送を制御する制御情報を蓄積する制御レ
ジスタを具備する入出力制御装置に関し、主記憶装置と入出力装置との間でデータを転送する為に
入出力制御装置に蓄積される制御情報を、極力迅速に抽
出可能とすることを目的とし、中央制御装置の制御の下
に、主記憶装置と入出力装置との間で実行されるデータ
転送を制御する各種制御情報を制御レジスタに蓄積する
入出力制御装置を具備する情報処理システムにおいて、
制御情報の転送を入出力制御装置に要求する情報転送要
求を入力する外部装置を、入出力制御装置に直接接続し
、入出力制御装置に、外部装置から入出力制御装置に入
力される情報転送要求を受信し、該情報転送要求に指定
される制御レジスタに蓄積されている制御情報を抽出し
、外部装置に転送する情報転送手段を設ける様に構成し
、また情報転送手段は、外部装置から入力される情報転
送要求に基づき、該情報転送要求により指定される制御
レジスタに、外部装置から入力される制御情報を蓄積し
、該制御情報に基づき主記憶装置と入出力装置との間の
データ転送を実行させる様に構成する。

〔産業上の利用分野〕

本発明は、情報処理システムにおいて、主記憶装置と入
出力装置との間のデータ転送を制御する制御情報を蓄積
する制御レジスタを具備する入出力制御装置に関する。

〔従来の技術〕

第４図は本発明の対象となる情報処理システムの一例を
示す図であり、第５図は従来ある入出力制御装置の一例
を示す図である。

第４図および第５図において、情報処理システムは、そ
れぞれ二重化された中央制御装置（ＣＣ）ｌ、主記憶装
置（ＭＭ）２、チャネル制御装置（ＣＨＣ）３および共
通バス５と、第５図に示される如き構成を有し、それぞ
れ通信回線６を収容する入出力制御装置（ＩＯＣ）４と
から構成されている。

中央制御装置（ＣＣ’）１が、主記憶装置（ＭＭ）２に
蓄積したデータを所定の通信回線６に送信し、また通信
回線６から受信するデータを主記憶装置（ＭＭ）２に蓄
積する場合には、公知の如く、主記憶装置（ＭＭ）２と
通信回線６との間で転送するデータ量Ｃバイト数（ＢＣ
））、転送データを蓄積する主記憶装置（ＭＭ）２上の
アドレス〔メモリアドレス（ＭＡ））　、転送方向（主
記憶装置（ＭＭ）２から通信回線６へ送信か、通信回線
６から主記憶装置（ＭＭ）２へ受信か）を示すコマンド
（ＣＭ）等、転送を制御する各種制御情報制御情報（Ｃ
Ｄ）を主記憶装置（ＭＭ）２の所定領域に蓄積した後、
チャネル制机装置（ＣＨＣ）３に対してデータ転送命令
を伝達する。

データ転送命令を受信したチャネル制御装置（ＣＨＣ）
３は、主記憶装置（ＭＭ）２の所定領域から各種制御情
報（ＣＤ）を抽出し、転送対象となる通信回線６を収容
する入出力制御装置（ＩＯＣ）４に設けられている共通
バス制御部（ＣＢＣ）４１０に、共通バス５を経由して
伝達する。

共通バス制御部（ＣＢＣ）４１０には、転送方向に対応
する二組の共通バス制御レジスタ（ＣＢＲ）４１１（送
信側の共通バス制御レジスタを（ＣＢＲ（Ｔ）’）４１
１Ｔ、受信側の共通バス制御レジスタを（ＣＢＲ（Ｒ）
’）４１１．と称する、以下同様）と、−組のデータ転
送制御部（ＤＴＣ）４１２とか設けられており、送信側
の共通バス制御レジスタ（ＣＢＲ（Ｔ）　）４１１．に
は主記憶装置（ＭＭ）２から通信回線６にデータを転送
する場合の各種制御情報（ＣＤ）か蓄積され、また受信
側の共通バス制御レジスタ（ＣＢＲ（Ｒ））４１１．に
は通信回線６から主記憶装置（ＭＭ）２にデータを転送
する場合の各種制御情報（ＣＤ）か蓄積される。

データ転送制御部（ＤＴＣ）４１２は、送信側の共通バ
ス制御レジスタ（ＣＢＲ（Ｔ）　）　４１１７に蓄積さ
れる制御情報（ＣＤ）に基づき、主記憶装置（ＭＭ）２
の所定領域からチャネル制御装置（ＣＨＣ）３および共
通バス５を経由して伝達されるデータを、内部バス４０
８およびメモリ制御部（ＤＭＣ）４０６を経由して書込
読出メモリ（ＤＲＡＭ）４０７に蓄積した後、ダイレク
トメモリアクセス制御部（ＤＭＡＣ）４０５の制御によ
り、ハイレベルデータリンク制御部（ＨＤＬＣ）４０４
を経由して通信回線６に送信し、また通信回線６から到
着するデータを、ダイレクトメモリアクセス制御部（Ｄ
ＭＡＣ）４０５の制御により、ハイレベルデータリンク
制御部（ＨＤＬＣ）４０４、内部バス４０８およびメモ
リ制御部（ＤＭＣ）４０６を経由して書込読出メモリ（
ＤＲＡＭ）４０７に蓄積した後、受信側の共通バス制御
レジスタ（ＣＢＲ（Ｒ）　）４１１Ｒに蓄積される制御
情報（ＣＤ）に基づき、共通バス５およびチャネル制御
装置（ＣＨＣ）３を経由して主記憶装置（ＭＭ）２の所
定領域に蓄積する。

なお複数のデータ群を連続して転送する場合には、中央
制御装置（ＣＣ）１は各データ群の転送に必要な制御部
ＩＩ（ＣＤ）をそれぞれ主記憶装置（ＭＭ）２に蓄積し
、互いに連結して置くことによりコマンドチエインを構
成し、一つのデータ群の転送を、対応する制御情報（Ｃ
Ｄ）に基づき実行し終わると、直ちに連結される次の制
御情報（ＣＤ）に基づくデータ群の転送を開始する。

かかる複数のデータ群の転送か、コマンドチエインに基
づき実行されている途中で異常終了し、チャネル制御装
置（ＣＨＣ）３から異常終了報告か中央制御装置（ＣＣ
）ｌに伝達されると、中央制御装置（ＣＣ”）１は主記
憶装置（ＭＭ）２に蓄積した複数の制御情報（ＣＤ）か
ら構成されるコマンドチエインを分析し、異常終了が発
生した制御情報（ＣＤ）を識別する。

更に中央制御装置（ＣＣ）１は、入出力制御装置（ＩＯ
Ｃ）４の共通バス制御部（ＣＢＣ）４１０内に設けられ
ている各共通バス制御レジスタ（ＣＢＲ）４１１に蓄積
されている各制御情報（ＣＤ）を抽出する為の複数のコ
マンドを主記憶装置（ＭＭ）２に蓄積して連結してコマ
ンドチエインを構成した後、チャネル制御装置（ＣＨＣ
）３に各コマンドを順次実行させ、抽出された各制御情
報（ＣＤ）を分析して異常終了状況を観察する。

〔発明が解決しようとする課題〕

以上の説明から明らかな如く、従来ある情報処理システ
ムにおいては、複数のデータ群の転送を、コマンドチエ
インに基づき実行している途中で異常終了した場合に、
中央制御装置（ＣＣ）■は主記憶装置（ＭＭ）２上に蓄
積したコマンドチエインの分析は直ちに実行可能である
が、入出力制御装置（ＩＯＣ）４内の共通バス制御レジ
スタ（ＣＢＲ）４１１に蓄積されている各種制御情報（
ＣＤ）を分析する為には、制御部Ｎ　（ＣＤ）を抽出す
る為の複数のコマンドを作成し、コマンドチエインを構
成する必要があり、多大の時間を費やす問題があった。

本発明は、主記憶装置と入出力装置との間でデータを転
送する為に入出力制御装置に蓄積される制御情報を、極
力迅速に抽出可能とすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図において、１は中央制御装置、２は主記憶装置、
４は入出力制御装置、１００は入出力装置、２００は入
出力制御装置４内に設けられた制御レジスタである。

また３００は、中央制御装置ｌの制御の下に、主記憶装
置２と入出力装置１００との間で実行されるデータ転送
を制御する為に、制御レジスタ２００に蓄積される制御
情報である。

４００は、本発明により入出力制御装置４に接続された
外部装置である。

５００は、本発明により入出力制御装置４内に設けられ
た情報転送手段である。

〔作用〕

外部装置４００は、制御情報３００の転送を入出力制御
装置４に要求する情報転送要求を入力する。

情報転送手段５００は、外部装置４００から入出力制御
装置４に入力される情報転送要求を受信し、該情報転送
要求に指定される制御レジスタ２００に蓄積されている
制御情報３００を抽出し、外部装置（４００）に転送す
る。

なお情報転送手段５００は、外部装置４００から入力さ
れる情報転送要求に基づき、該情報転送要求により指定
される制御レジスタ２００に、外部装置４００から入力
される制御情報３００を蓄積し、制御情報３００に基づ
き主記憶装置２と入出力装置１００との間のデータ転送
を実行させることが考慮される。

従って、入出力制御装置に外部装置を接続し、外部装置
から制御レジスタを指定した情報転送要求を入力するこ
とにより、直ちに該当する制御レジスタに蓄積されてい
る制御情報か抽出可能となり、制御情報の抽出時間の大
幅な短縮が可能となり、更に外部装置から入力した制御
情報を、指定した制御レジスタに蓄積し、該制御情報に
基づき主記憶装置と入出力装置との間でデータ転送を実
行させることも可能となり、当該情報処理システムのデ
ータ転送性能の確認が可能となる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例による入出力制御装置を示す
図であり、第３図は第２図における制御情報転送過程の
一例を示す図である。なお、全図を通じて同一符号は同
一対象物を示す。また対象とする情報処理システムは、
第４図に示す通りとする。

第２図においては、第１図における入出力装置１００と
して通信回線６か示され、また第１図における制御レジ
スタ２００としてバイトカウントレジスタ（ＢＣＲ）　
、メモリアドレスレジスタ（ＭＡＲ）およびコマンドレ
ジスタ（ＣＭＲ）かそれぞれ二組完投けられ〔送信側の
各レジスタを送信側の共通バス制御レジスタ（ＣＢＲ（
Ｔ）’）４１１１と総称し、また受信側の各レジスタを
受信側の共通バス制御レジスタ（ＣＢＲ（Ｒ）　）４１
１、と総称し、更に共通バス制御レジスタ（ＣＢＲ（Ｔ
））４１１’ｒおよび共通バス制御レジスタ（ＣＢＲ（
Ｒ））４１１．を共通バス制御レジスタ（ＣＢＲ）４１
１と総称する〕が共通バス制御部（ＣＢＣ）４１０内に
示され、また第１図における制御情報３００としてバイ
ト数（Ｂ　Ｃ）、メモリアドレス（ＭＡ）およびコマン
ド（ＣＭ）が示され〔制御部Ｎ　（ＣＤ）と総称する〕
、また第１図における外部装置４００としてパーソナル
コンピュータ（ＰＣ）７が設けられ、更に第１図におけ
る情報転送手段５００として、外部インタフェース部（
ＥＩ）４２０および外部インタフェース制創部（ＥＴＣ
）４３０が設けられ、また続出専用メモリ（ＲＯＭ）４
０２内に制御情報転送制御用のファームウェア（ＤＴＰ
）４０９が格納されている。

外部インタフェース部（Ｅｌ）４２０には、入出力制御
装置（ＩＯＣ）４にパーソナルコンピュータ（ＰＣ）７
を接続する為のコネクタ（Ｃ０Ｎ）４２１と、パーソナ
ルコンピュータ（ＰＣ）７が状態線８１、送信データ線
８２および受信データ線８３を経由して、例えばＲ３２
３２Ｃ手順に基づき転送する信号レベルと、入出力制御
装置（ＩＯＣ）４内で転送される信号レベルとを変換す
る為のレベル変換部（ＬＶＣ）４２２とが設けられ、ま
た外部インタフェース制御部（ＥＩＣ）４３０には、プ
ロセッサ（ＣＰＵ）４０１に対する信号の送受信を制御
するプロセッサインタフェース部（ＣＰＩ）４３１と、
状態線８１を経由するパーソナルコンピュータ（ＰＣ）
７どの間の信号の送受信を制御する状態線インタフェー
ス部（ＳＴＩ）４３２と、送信データ線８２を経由する
パーソナルコンピュータ（ＰＣ）７への信号の送信を制
御する送信データインタフェース部（ＳＤＩ）４３３と
、受信データ線８３を経由するパーソナルコンピュータ
（ＰＣ）７からの信号の受信を制御する受信データイン
タフェース部（ＲＤＩ）４３４とが設けられている。

第２図乃至第４図において、主記憶装置（ＭＭ）２と通
信回線６との間で、複数のデータ群のデータ転送が実行
されている状態ては、前述の如く、対応する入出力制御
装置（ＩＯＣ）’４に設けられた共通バス制御部（ＣＢ
Ｃ）４１０の各共通バス制御レジスタ（ＣＢＲ）４１１
には、それぞれ所要の制御情報（ＣＤ）が蓄積されてい
る。

かかる状態で、主記憶装置（ＭＭ）２と通信回線６との
間のデータ転送が異常終了した場合に、共通バス制画レ
ジスタ（ＣＢＲ）４１１に蓄積されている制御情報（Ｃ
Ｄ）の抽出を希望する試験者は、パーソナルコンピュー
タ（ＰＣ）７を入出力制御装置（ＩＯＣ）４内の外部イ
ンタフェース部（Ｅｌ）４２０に設けられているコネク
タ（ＣＯＮ）４２１に接続した後、共通バス制御レジス
タ（ＣＢＲ）４１１へのアクセス要求を入力する。

入出力制御装置（ＩＯＣ）４においては、外部インタフ
ェース制御部（ＥＩＣ）４３０かパーソナルコンピュー
タ（ＰＣ）７から状態線８１を経由して入力される前記
アクセス要求を受信すると、プロセッサインタフェース
部（ＣＰＩ）４３１がプロセッサ（ＣＰＵ）４０１に対
する割込信号を発生する（第３図ステップＳｌ）。

プロセッサ（ＣＰＵ）４０１は、ファームウェア（ＤＴ
Ｐ）４０９を実行することにより、プロセッサインタフ
ェース部（ＣＰＩ）４３１が発生する割込信号を検出す
ると、共通バス制菌レジスタ（ＣＢＲ）４１１に対して
読出動作および書込動作の何れを要求するかをパーソナ
ルコンピュータ（ＰＣ）７へ間合わせる間合情報を、送
信データインタフェース部（ＳＤＩ）４３３へ書込んだ
後（ステップＳ２）、パーソナルコンピュータ（ＰＣ）
７から間合情報に対する応答情報が、受信データインタ
フェース部（ＲＤＩ）４３４に書込まれるのを待機する
（ステップＳ３）。

送信データインタフェース部（ＳＤＩ）４３３に書込ま
れた間合情報は、外部インタフェース部（ＥＩ）４２０
および送信データ線８２を経由してパーソナルコンピュ
ータ（ＰＣ）７に伝達される。

試験者は、パーソナルコンピュータ（ＰＣ）７が受信・
表示した間合情報に対し、読出動作を要求する旨の応答
情報をパーソナルコンピュータ（ＰＣ）７から入力する
と、該応答情報は、受信データ線８３および外部インタ
フェース部（Ｅｌ）４２０を経由して受信データインタ
フェース部（ＲＤＩ）４３４に蓄積される。

プロセッサ（ＣＰＵ）４０１は、ファームウェア（ＤＴ
Ｐ）４０９を実行することにより、受信データインタフ
ェース部（ＲＤＩ）４３４に応答情報か蓄積されたこと
を検出すると（ステップＳ４）、該応答情報が読出動作
および書込動作の何れを示すかを分析しくステップＳ５
）、読出動作を示すことを識別すると、次に何れの共通
バス制御レジスタ（ＣＢＲ）４１１を対象として読出動
作を要求するかをパーソナルコンピュータ（ＰＣ）７へ
間合わせる間合情報を、送信データインタフェース部（
ＳＤＩ）４３３へ書込んだ後（ステップＳ６）、パーソ
ナルコンピュータ（ＰＣ）７から間合情報に対する応答
情報か、受信データインタフェース部（ＲＤＩ）４３４
に書込まれるのを待機する（ステップＳ７）。

送信データインタフェース部（ＳＤＩ）４３３に書込ま
れた間合情報は、外部インタフェース部（Ｅｌ）４２０
および送信データ線８２を経由してパーソナルコンピュ
ータ（ＰＣ）７に伝達される。

試験者は、パーソナルコンピュータ（ＰＣ）７か受信・
表示した間合情報に対し、読出動作の対象とする共通バ
ス制御レジスタ（ＣＢＲ）　４１１を指定する応答情報
をパーソナルコンピュータ（ＰＣ）７から入力すると、
該応答情報は、受信データ線８３および外部インタフェ
ース部（ＥＩ）４２０を経由して受信データインタフェ
ース部（ＲＤＩ）４３４に蓄積される。

プロセッサ（ＣＰＵ）４０１は、ファームウェア（ＤＴ
Ｐ）４０９を実行することにより、受信データインタフ
ェース部（ＲＤＩ）４３４に応答情報が蓄積されたこと
を検出すると（ステップＳ８）、応答情報を分析するこ
とにより読出動作の対象とする共通バス制菌レジスタ（
ＣＢＲ）４１１　（例えば送信側のバイトカウントレジ
スタ（ＢＣＲ（Ｔ）））を識別し、該当する共通バス制
御レジスタ（ＣＢＲ）　４１１　（−送信側のバイトカ
ウントレジスタ（ＢＣＲ（Ｔ）’）’）にアクセスし、
蓄積されている制御情報（ＣＤ）（例えばバイト数（Ｂ
Ｃ））を読出し、送信データインタフェース部（ＳＤＩ
）４３３に書込む（ステップＳ９）。

送信データインタフェース部（ＳＤＩ）４３３に書込ま
れた制御情報（ＣＤ）（＝バイト数（ＢＣ））は、外部
インタフェース部（Ｅｌ）４２０および送信データ線８
２を経由してパーソナルコンピュータ（ＰＣ）７に伝達
され、試験者に表示される。

試験者が更に他の共通バス制御レジスタ（ＣＢＲ）４１
１に蓄積されている制御情報（ＣＤ）の抽出を希望する
場合には、各制御情報（ＣＤ）に対してステップＳ１乃
至Ｓ９を繰返す。

試験者が共通バス制御レジスタ（ＣＢＲ）４１１から抽
出した各種制御情報（ＣＤ）を分析した後、共通バス制
御レジスタ（ＣＢＲ）４１１に試験用の制御情報（ＣＤ
）を書込み、主記憶装置（ＭＭ）２と通信回線６との間
のデータ転送状態を確認する場合には、パーソナルコン
ピュータ（ＰＣ）７から、前述と同様に、入出力制御装
置（ＩＯＣ）４に対してアクセス要求を入力した後、入
出力制御装置（ＩＯＣ）４から返送される続出動作およ
び書込み動作の何れを要求するかの間合情報に対し、今
回は書込動作を要求する旨の応答情報をパーソナルコン
ピュータ（ＰＣ）７から入力すると、該応答情報は、前
述と同様に、受信データインタフェース部（ＲＤＩ）４
３４に蓄積される。

プロセッサ（ＣＰＵ）４０１は、ファームウェア（ＤＴ
Ｐ）４０９を実行することにより、受信データインタフ
ェース部（ＲＤＩ）４３４に応答情報が蓄積されたこと
を検出すると（ステップＳ４）、該応答情報が読出動作
および書込動作の何れを示すかを分析しくステップＳ５
）、今回は書込動作を示すことを識別すると、次に何れ
の共通バス制御レジスタ（ＣＢＲ）４１１を対象として
、如何なる制御情報（ＣＤ）を対象とする書込動作を要
求するかをパーソナルコンピュータ（ＰＣ）７へ間合わ
せる間合情報を、送信データインタフェース部（ＳＤＩ
）４３３へ書込んだ後（ステップ５ＩＯ）、パーソナル
コンピュータ（ＰＣ）７から間合情報に対する応答情報
が、外部インタフェース制創部（ＥＩＣ）４３０内の受
信データインタフェース部（ＲＤＩ）４３４に書込まれ
るのを待機する（ステップ５１１）。

試験者は、パーソナルコンピユー９　（ＰＣ）　７か受
信・表示した間合情報に対し、読出動作の対象とする共
通バス制御レジスタ（ＣＢＲ）　４１１および制御情報
（ＣＤ）を指定する応答情報をパーソナルコンピュータ
（ＰＣ）７から入力すると、該応答情報は、受信データ
線８３および外部インタフェース部（Ｅｌ）４２０を経
由して受信データインタフェース部（ＲＤＩ）４３４に
蓄積される。

プロセッサ（ＣＰＵ）４０１は、ファームウェア（ＤＴ
Ｐ）４０９を実行することにより、受信データインタフ
ェース部（ＲＤＩ）４３４に応答情報か蓄積されたこと
を検出すると（ステップ５１２）、応答情報を分析する
ことにより書込動作の対象とする共通バス割面レジスタ
（ＣＢＲ）４１１　（例えば送信側のバイトカウントレ
ジスタ（ＢＣＲ（Ｔ）　）”）と書込動作の対象とする
制御情報（ＣＤ）とを識別し、該当する共通バス制御レ
ジスタ（ＣＢＲ）　４１１　（＝送信側のバイトカウン
トレジスタ（ＢＣＲ（Ｔ）　））にアクセスし、書込動
作の対象とする制御情報（ＣＤ）（例えばバイト数（Ｂ
Ｃ）　）を書込んだ後（ステップ５１３）、主記憶装置
（ＭＭ）２と通信回線６との間のデータ転送動作を開始
させるか否か（即ち共通バス５を起動するか否か）をパ
ーソナルコンピュータ（ＰＣ）７へ間合わせる間合情報
を、送信データインタフェース部（ＳＤＩ）４３３へ書
込んだ後（ステップ５１４）、パーソナルコンピュータ
（ＰＣ）７から間合情報に対する応答情報が、受信デー
タインタフェース部（ＲＤＩ）４３４に書込まれるのを
待機する（ステップ５１５）。

試験者は、パーソナルコンピュータ（ＰＣ）７が受信・
表示した間合情報に対し、共通バス５を起動する旨の応
答情報をパーソナルコンピュータ（ＰＣ）７から入力す
ると、該応答情報は、受信データ線８３および外部イン
タフェース部（Ｅｌ）４２０を経由して受信データイン
タフェース部（ＲＤＩ）４３４に蓄積される。

プロセッサ（、ＣＰＵ）４０１は、ファームウェア（Ｄ
ＴＰ）４０９を実行することにより、受信データインタ
フェース部（ＲＤＩ）４３４に応答情報が蓄積されたこ
とを検出すると（ステップ８１６）、応答情報を分析す
ることにより共通バス５を起動する旨を識別し、ステッ
プＳ１３で書込用制御情報（ＣＤ）を書込法の共通バス
制御レジスタ（ＣＢＲ）４１１　（ＲまたはＴ）内の、
コマンドレジスタ（ＣＭＲ）のスタートビットへ論理“
１”を書込む（ステップ５１７）。

試験者か更に他の共通バス制御レジスタ（ＣＢＲ）４１
４に対する制御情報（ＣＤ）の蓄積を希望する場合には
、各制御情Ｎ（ＣＤ）に対してステップＳｌ乃至Ｓ５お
よびステップＳＩＯ乃至Ｓ１７を繰返す。

以上の説明から明らかな如く、本実施例によれば、デー
タ群の転送中に異常終了が発生した場合に、入出力制御
装置（ＩＯＣ）４にパーソナルコンピュータＣＰＣ）７
を接続して共通バス制御レジスタ（ＣＢＲ）４１１に対
するアクセス要求を入力し、入出力制御装置（ＩＯＣ）
４から返送される各間合情報に対して所要の応答情報を
入力することにより、所望の共通バス制御レジスタ（Ｃ
ＢＲ）４１１に蓄積されている制御情報（ＣＤ）を抽出
することか可能となり、また必要により所望の共通バス
制御レジスタ（ＣＢＲ）４１１に所望の制御情報（ＣＤ
）を蓄積し、必要によりデータ転送を実行することも可
能となる。

なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば制御レジスタ（２００）は図示される二
組のバイトカウントレジスタ（ＢＣＲ）、メモリアドレ
スレジスタ（ＭＡ　Ｒ）およびコマンドレジスタ（ＣＭ
Ｒ）に限定されることは無く、他に幾多の変形が考慮さ
れるが、何れの場合にも本発明の効果は変わらない。ま
た入出力装置１００および外部装置４００は、それぞれ
図示される通信回線６およびパーソナルコンピュータ（
ＰＣ）７に限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらない
。更に本発明の対象となる入出力制御装置４および情報
処理システムの構成は、それぞれ図示されるものに限定
されぬことは言う迄も無い。

〔発明の効果〕

以上、本発明によれば、前記情報処理システムにおいて
、入出力制御装置に外部装置を接続し、外部装置から制
御レジスタを指定した情報転送要求を入力することによ
り、直ちに該当する制御レジスタに蓄積されている制御
情報か抽出可能となり、制御情報の抽出時間の大幅な短
縮か可能となり、更に外部装置から入力した制御情報を
、指定した制御レジスタに蓄積し、該制御情報に基づき
主記憶装置と入出力装置との間でデータ転送を実行させ
ることも可能となり、当該情報処理システムのデータ転
送性能の確認か可能となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例による入出力制御装置を示す図、第３図は第２図に
おける制御情報転送過程の一例を示す図、第４図は本発
明の対象となる情報処理システムの一例を示す図、第５
図は従来ある入出力制御装置の一例を示す図である。図において、１は中央制菌装置（ＣＣ）、２は主記憶装
置（ＭＭ）　、３はチャネル制菌装置（ＣＨＣ）、４は
入出力制御装置（ＩＯＣ）、５は共通バス、６は通信回
線、７はパーソナルコンピュータ（ＰＣ）、８１は状態
線、８２は送信データ線、８３は受信データ線、１０（
ｌは入出力装置、２００は制御レジスタ、３００は制御
情報、４００は外部装置、４０１はプロセッサ（ＣＰＵ
）、４０２は読出専用メモリ（ＲＯＭ）　、４０３は書
込読出メモリ（ＳＲＡＭ）　、４０４はハイレベルデー
タリンク制御部（ＨＤＬＣ）　、４０５はダイレクトメ
モリアクセス制御部（ＤＭＡＣ）、４０６はメモリ制御
部（ＤＭＣ）　、４０７は書込読出メモリ（ＤＲＡＭ）
、４０８は内部バス、４０９はファームウェア（ＤＴＰ
）、４１０は共通バス制御部（ＣＢＣ）　、４１１は共
通バス制御レジスタ（ＣＢＲ）　、４／１２はデータ転
送制御部（ＤＴＣ）、４２０は外部インタフェース部（
Ｅｌ）、４２１はコネクタ（ＣＯＮ）　、４２２はレベ
ル変換部（ＬＶＣ）、４３０は外部インタフェース制御
部（ＥＩＣ）、４３１はプロセッサインタフェース部（
ＣＰＩ）、４３２は状態線インタフェース部（ＳＴＩ）
、４３３は送信データインタフェース部（ＳＤＩ）、４
３４は受信データインタフェース部（ＲＤＩ）、５００
は情報転送手段、を本発明の原理図第　１　図本発明による入出力柳膿ｐ哀買第２　閏本発明の付線となるノ隣輯処理システム第４　図

Claims

【特許請求の範囲】

（１）中央制御装置（１）の制御の下に、主記憶装置（
２）と入出力装置（１００）との間で実行されるデータ
転送を制御する各種制御情報（３００）を制御レジスタ
（２００）に蓄積する入出力制御装置（４）を具備する
情報処理システムにおいて、前記制御情報（３００）の転送を前記入出力制御装置（
４）に要求する情報転送要求を入力する外部装置（４０
０）を、前記入出力制御装置（４）に直接接続し、前記入出力制御装置（４）に、前記外部装置（４００）
から前記入出力制御装置（４）に入力される情報転送要
求を受信し、該情報転送要求に指定される前記制御レジ
スタ（２００）に蓄積されている前記制御情報（３００
）を抽出し、前記外部装置（４００）に転送する情報転
送手段（５００）を設けることを特徴とする入出力制御
装置。
（２）前記情報転送手段（５００）は、前記外部装置（
４００）から入力される前記情報転送要求に基づき、該
情報転送要求により指定される前記制御レジスタ（２０
０）に、前記外部装置（４００）から入力される制御情
報（３００）を蓄積し、該制御情報（３００）に基づき
前記主記憶装置（２）と前記入出力装置（１００）との
間のデータ転送を実行させることを特徴とする請求項１
記載の入出力制御装置。