JPH04153827A

JPH04153827A - ディジタル乗算器

Info

Publication number: JPH04153827A
Application number: JP2280001A
Authority: JP
Inventors: Shigeto Tanaka; 田中　茂人
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-18
Filing date: 1990-10-18
Publication date: 1992-05-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段（第１図、第２図）作用実施例（第３図〜第６図）発明の効果〔概　要〕ディジタルデータの乗算を行うディジタル乗算器に関し
、回路規模の小型化を実現することを目的とし、二つの３
桁（ｎは２以上の整数）のデータの各有意ビットの桁位
置および乗算結果の桁位置に対応して、それぞれｍ桁（
ｍは２以上ｎ未満の整数）のデータに桁合わせする桁合
わせ回路と、各ｍ桁のデータを入力して乗算処理を行う
ｍＸｍ乗算回路とを備えて構成される。

〔産業上の利用分野〕

本発明は、ディジタルデータを乗算するディジタル乗算
器に関する。

〔従来の技術〕

ディジタル乗算器は、入力される二つのディジタルデー
タを乗算し、入力データの桁数の和を桁数とする乗算結
果を出力する構成である。

〔発明が解決しようとする課題〕

ところで、乗算後の処理は、ディジタル乗算器の出力デ
ータからディジタル乗算器に入力されたデータの桁数と
同程度の桁数のデータを取り出して使用することが多い
。

一方、ディジタル乗算器が使用される用途によっては、
乗算結果の下位データの誤差は、その後の処理に問題に
ならないことがある。例えば通信用映像信号処理におい
ては、下位データの誤差は視覚上はとんど無視すること
ができる。

本発明は、このような点に着目して乗算するデータの桁
数を少なくし、回路規模の小型化を実現するディジタル
乗算器を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、請求項１に記載の発明の原理プロ、７り図で
ある。

図において、桁合わせ回路１１は、二つの３桁（ｎは２
以上の整数）のデータの各有意ビットの桁位置および乗
算結果の桁位置に対応して、それぞれｍ桁（ｍは２以上
ｎ未満の整数）のデータに桁合わせする。

ｍ　Ｘ　ｍ乗算回路１３は、各ｍ桁のデータを入力して
乗算処理を行う。

第２図は、請求項２に記載の発明の原理ブロック図であ
る。

図において、入力桁合わせ回路２１は、二つの３桁（ｎ
は２以上の整数）のデータの各有意ピントの桁位置に対
応して、それぞれｍ桁（ｍは２以上ｎ未満の整数）のデ
ータに桁合わせを行い、かつ２ｍビットの乗算結果のシ
フト数を算出する。

ｍＸｍ乗算回路２３は、各ｍ桁のデータを入力して乗算
処理を行う。

出力桁合わせ回路２５は、シフト数に応して、２ｍビッ
トの乗算結果を２ｎビットに拡張して桁合わせを行う。

〔作　用〕

請求項１に記載の発明では、３桁（ｎは２以上の整数）
のデータの有意ビットの桁位置および乗算結果の桁位置
に対応して、各データをｍ桁（ｍは２以上ｎ未満の整数
）に桁合わせしてｍＸｍ乗算回路１３に取り込むことに
より、所定の桁位置で２ｍビットの乗算結果を得ること
ができる。

請求項２に記載の発明では、３桁（ｎは２以上の整数）
のデータの有意ビットの桁位置に対応して、各データを
ｍ桁（ｍは２以上ｎ未満の整数）に桁合わせしてｍＸｍ
乗算回路２３に取り込む。

さらにその乗算結果に対して、桁合わせした各ｍ桁の桁
位置に対応するシフト数を用いて２ｍビットの乗算結果
を２ｎビットの所定位置にシフトすることにより、乗算
結果の桁位置を確定することができる。

このように、いずれの構成においても、３桁のデータの
乗算処理にｍＸｍ乗算回路を用いることができるので、
ディジタル乗算機の回路規模を小さくすることができる
。

〔実施例］以下、図面に基づいて本発明の実施例について詳細に説
明する。

第３図は、請求項１に記載の発明に対応する第一の実施
例構成を示すブロック図である。

なお、本実施例では、８ビ７トの入力データを乗算し、
８ビットの出力を得るものとする。

また、出力される８ビットのデータは、第４図に示すよ
うに８×８乗算回路を用いて得られる１６ビットのデー
タに対して■〜■の９通り考えられる。本実施例は、■
の小数点の位置がデータの中央にある整数部桁数「４」
、小数部桁数ｒ４．の８ビット出力を得る場合について
説明する。

図において、二つの入力データは、それぞれ対応するセ
レクタ３工、３２およびプライオリティエンコーダ３３
．３４に入力される。各プライオリティエンコーダ３３
．３４の出力は、桁合わせ数制御回路３５に入力される
。桁合わせ数制御回路３５は、プライオリティエンコー
ダ３３．３４の出力に応じた各データのシフト数を対応
するセレクタ３１．３２に出力する。

各セレクタ３Ｉ、３２の出力は、４×４乗算回路３７に
入力される。４×４乗算回路３７は、乗算を行い８ビッ
トのデータを出力する。

ここで、プライオリティエンコーダ３３．３４の入出力
の関係を第１表に示す。

プライオリティエンコーダ３３．３４は、「１」データ
が現れる最上位のビット位置を得るものであり、ここで
は「ｌ」データの位置に基づいて、最上位ビットから連
続して現れる「０」データの個数を出力させる構成であ
る。

また、桁合わせ数制御回路３５の入出力の関係を第２表
に示す。すなわち、プライオリティエンコーダ３３の出
力をＡとし、プライオリティエンコーダ３４の出力をＢ
とした場合に、その差ＡＢＯ値に対応した各入力データ
のシフト数を示す。

また、セレクタ３１．３２の入出力の関係を第３表に示
す。なお、８ビットの入力データの各ビット位置を最下
位ビットからｂＯ〜ｂ７とする。

すなわち、セレクタ３１．３２は、シフト数に応じて入
力データを左シフトし、残りのデータの上位から４ビッ
トを取り出して出力する構成である。

なお、セレクタ３１．３２、プライオリティエンコーダ
３３．３４および桁合わせ数制御回路３５は、桁合わせ
回路３０を構成する。

以下、データｒｏｏ１０．　ｌ１００Ｊ　とチー９　ｒ
ｏｏｏｌ、１０００Ｊとを乗算する場合について説明す
る。

データｒ００１０．　ｌ１００Ｊ　の入力に応じて、プ
ライオリティエンコーダ３３から「２」が出力され、デ
ータｒ０００１．１０００Ｊ　の入力に応じて、プライ
オリティエンコーダ３４から「３」が出力される。

プライオリティエンコーダ３３の出力（Ａ）とプライオ
リティエンコーダ３４の出力（Ｂ）との差は「−１」と
なるので、桁合わせ数制御回路３５は、第２表に基づい
てセレクタ３１にシフト数「２」を出力し、セレクタ３
２にシフト数「２」を出力する。

セレクタ３１は、左に２ビットシフトしたデータの上位
４ビットｒ１０１１Ｊを出力し、セレクタ３２は、左に
２ビットシフトしたデータの上位４ピツ）　ｒｏｌｌｏ
Ｊを出力する。

４×４乗算回路３７は、データｒ１０１１Ｊとデータｒ
０１１０Ｊの乗算を行い８ビットのデータｒ０１００．
ｏｏ１０Ｊを出力する。

このようにして、８ビットのデータの乗算を４ビットの
データで行うので、乗算回路を小型化することができる
。

第５図は、請求項２に記載の発明に対応する第二の実施
例構成を示すブロック図である。

図において、二つの入力データは、それぞれが対応する
セレクタ４１．４２およびプライオリティエンコーダ３
３．３４に入力される。

各プライオリティエンコーダ３３．３４の出力は、桁合
わせ数制御回路４５に入力される。

桁合わせ数制御回路４５は、各プライオリティエンコー
ダ３３．３４の出力に応じて、各データのシフト数を対
応するセレクタ４１４２に出力するとともに、両プライ
オリティエンコーダ３３．３４の出力に応じたシフト数
を出力桁合わせ回路４９に出力する。

各セレクタ４１．４２は、桁合わせ数制御回路４５から
出力されるシフト数に応じて、入力データを左シフトし
、上位から６ビットのデータを取り出しで６×６乗算回
路４７に出力する。

６×６乗算回路４７は、入力される二つのデータの乗算
を行い１２ビットのデータを出力桁合わせ回路４９に出
力する。

ここで、プライオリティエンコーダ３３．３４は、第一
の実施例と同様に動作する。

また、桁合わせ数制御回路４５におけるプライオリティ
エンコーダ３３．３４の出力に応じた各セレクタ４１．
４２への出力を第４表に示し、プライオリティエンコー
ダ３３．３４の出力に応じた出力桁合わせ回路４９への
出力を第５表に示す。

第５表すなわち、桁合わせ数制御回路４５は、各セレクタ４１
．４２に対してプライオリティエンコーダ３３．３４の
出力が「０」、「１」のときにはこれをシフト数として
出力し、プライオリティエンコーダ３３．３４の出力が
ｒ２Ｊ以上のときにはシフト数として［２」を出力し、
各セレクタ４１．４２に出力したシフト数に応じたシフ
ト数を出力桁合わせ回路４９に出力する構成である。

また、出力桁合わせ回路４９の入出力の関係を第６表に
示す。なお、人力される１２ピントのデータの各ビット
位置を最下位ビットからｂＯ〜ｂｌｌとする。

（本頁以下余白）第６表すなわち、出力桁合わせ回路４９は、入力される１２ビ
ットのデータの下位に４ビットの「０」データを付加し
て各入力データの桁数の和と乗算結果の桁数とを一致さ
せ、これを桁合わせ数制御回路４５から出力されたシフ
ト数に応じて右シフトし、入力データをそのまま乗算し
た場合と桁合わせした１６ビットのデータを作成する構
成である。

なお、セレクタ４１．４２、プライオリティエンコーダ
３３．３４および桁合わせ数制御回路４５は、入力桁合
わせ回路４０を構成する。

以下、データｒ００１０．１１００Ｊ　とデータｒ００
０１．１０００Ｊとを乗算する場合について説明する。

データｒｏｏｉｏ、１ｉｏｏＪ　の入力に応じて、プラ
イオリティエンコーダ３３から「２」が出力され、桁合
わせ数制御回路４５からセレクタ４１に第４表に基づい
てシフト数「２」が出力され、セレクタ４１からデータ
ｒｌｏ１１００Ｊが出力される。同様にして、データｒ
ｏｏ０１．１００ＯＪ　の入力に応じて、プライオリテ
ィエンコーダ３４から「３」が出力され、桁合わせ数制
御回路４５からセレクタ４２に第４表に基づいてシフト
数「２」が出力され、セレクタ４２からデータｒｏ１１
０００Ｊが出力される。

６×６乗算回路４７は、データｒ１０１１００Ｊとデー
タｒ０１１０００Ｊの乗算を行い、１２ビットのデータ
［０１００００１０００００Ｊを出力する。出力桁合わ
せ回路４９は、桁合わせ数制御回路４５から第５表に基
づいて出力されるシフト数「４」だけ乗算結果を右シフ
トし、最初に左シフトしたことによる桁ずれを補正した
データｒ０００００１００．００１０００００１　を作
成する。

本実施例は、６ビットで乗算を行う構成であるので、第
一の実施例に比べて乗算回路が大きくなるが、精度が向
上する。

第６図は、第三の実施例構成を示すブロック図である。

図において、本実施例は、セレクタ５１．５２、プライ
オリティエンコーダ３３．３４、桁合わせ数制御回路５
５からなる入力桁合わせ回路５０と、３ビットのデータ
の乗算を行い６ビットのデータを出力する３×３乗算回
路５７と、出力桁合わせ回路５９とを備え、第二の実施
例と同様に構成される。

桁合わせ数制御回路５５におけるプライオリティエンコ
ーダ３３．３４の出力に応じたセクレタ５１．５２への
出力を第７表に示し、プライオリティエンコーダ３３．
３４の出力に応じた出力桁合わせ回路５９への出力を第
８表に示す。

第７表すなわち、桁合わせ数制御回路５５は、各セレクタ５１
．５２に対してプライオリティエンコーダ３３．３４の
出力が「１」〜「４」のときには、これをシフト数とし
て出力し、プライオリティエンコーダ３３．３４の出力
が「５」以上のときにはシフト数として「５」を出力し
、各セレクタ５１．５２に出力したシフト数に応じたシ
フト数を出力桁合わせ回路５９に出力する構成である。

セレクタ５１．５２は、入力されるシフト数に応じて、
入力されるデータを左シフトし、残りのデータの上位３
ビットを出力する構成である。

出力桁合わせ回路５９は、６ビットのデータの下位に１
０ビットの「０」データを付加し、二つの入力データの
桁数の和と乗算結果の桁数とを一致させ、入力されるシ
フト数に応して、右シフトして出力する。

以下、データｒｏｏ１０．１１００Ｊ　とデータｒｏｏ
０１．１０００Ｊとを乗算する場合について説明する。

データｒ００１０．１１００ｊ　の入力に応じて、プラ
イオリティエンコーダ３３から「２」が出力され、桁合
わせ数制御回路５５からセレクタ５１に第７表に基づい
てシフト数「２」が出力され、セレクタ５１からデータ
ｒ１０１Ｊ　が出力される。同様にして、データｒ００
０１．１００（１１の入力に応じて、プライオリティエ
ンコーダ３４から「３」が出力され、桁合わせ数制御回
路５５からセレクタ４２に第７表に基づいてシフト数「
３」が出力され、セレクタ４２からデータｆｌｌＯＪ　
が出力される。

３×３乗算回路５７は、データｒ１０１Ｊ　　とデータ
ｒ１１０Ｊ　の乗算を行い、６ビットのデータｒｏ１１
１１０Ｊを出力する。出力桁合わせ回路５９は、桁合わ
せ数制御回路５５から第８表に基づいて出力されるシフ
ト数「５」だけ乗算結果を右シフトし、最初に左シフト
したことによる桁ずれを補正したデータｒ００００００
１１．１１００００００Ｊ　を作成する。

本実施例は、３ビットの乗算回路を用いて乗算を行うの
で、第一の実施例より精度が悪くなるが、乗算回路を小
さくすることができる。

〔発明の効果〕

上述したように、本発明は、０桁のデータの乗算処理に
おいて、必要とする精度に応したｍ　Ｘ　ｍ乗算回路（
ｍａｎ）を用いることができるので、ディジタル乗算器
としての回路規模の低減を図ることができる。

なお、本発明は、映像信号のように乗算結果に所定の精
度が得られれば十分であるときに、回路規模の低減を達
成する手段として極めて有効と言える。

【図面の簡単な説明】

第１図は請求項１に記載の発明の原理ブロック図、第２図は請求項２に記載の発明の原理ブロック図、第３図は第一の実施例構成を示すブロック図、第４図は
出力データを説明する図、第５図は第二の実施例構成を示すブロック図、第６図は
第三の実施例構成を示すブロック図である。図において、１１．３０は桁合わせ回路、１３．２３はｍＸｍ乗算回路、２１．４０．５０は入力桁合わせ回路、２５．４９．５
９は出力桁合わせ回路、３１．３２．４１．４２．５１
．５２はセレクタ、３３．３４はプライオリティエンコ
ーダ、３５．４５．５５は桁合わせ数制御回路、３７は
４×４乗算回路、４７は６×６乗算回路、５７は３×３乗算回路である。ｎ桁データｎ桁データ請求項１に記載の発明の原理プロ・ンク同第図ｎ桁データｎ桁データ２ｎビット請求項２に記載の発明の原理ブロック同第図データ１００１０．１１ＯＯＪデータ１０００１．１０００１第一の実施例構成を示すブロック図第図出力データを説明する図第図

Claims

【特許請求の範囲】

（１）二つのｎ桁（ｎは２以上の整数）のデータの各有
意ビットの桁位置および乗算結果の桁位置に対応して、
それぞれｍ桁（ｍは２以上ｎ未満の整数）のデータに桁
合わせする桁合わせ回路（１１）と、前記各ｍ桁のデータを入力して乗算処理を行うｍ×ｍ乗
算回路（１３）とを備えたことを特徴とするディジタル乗算器。
（２）二つのｎ桁（ｎは２以上の整数）のデータの各有
意ビットの桁位置に対応して、それぞれｍ桁（ｍは２以
上ｎ未満の整数）のデータに桁合わせを行い、かつ２ｍ
ビットの乗算結果のシフト数を算出する入力桁合わせ回
路（２１）と、前記各ｍ桁のデータを入力して乗算処理を行うｍ×ｍ乗
算回路（２３）と、前記シフト数に応じて、前記２ｍビットの乗算結果を２
ｎビットに拡張して桁合わせを行う出力桁合わせ回路（
２５）とを備えたことを特徴とするディジタル乗算器。