JPH04152779A - Nonlinear digital signal processing circuit - Google Patents

Nonlinear digital signal processing circuit

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JPH04152779A
JPH04152779A JP2277471A JP27747190A JPH04152779A JP H04152779 A JPH04152779 A JP H04152779A JP 2277471 A JP2277471 A JP 2277471A JP 27747190 A JP27747190 A JP 27747190A JP H04152779 A JPH04152779 A JP H04152779A
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signal
circuit
limiter
interpolation
emphasis
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JP2277471A
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Japanese (ja)
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Etsuro Sakamoto
悦朗 坂本
Masatoshi Takashima
昌利 高嶋
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Sony Corp
Original Assignee
Sony Corp
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Abstract

PURPOSE:To prevent the effect of distortion due to a limiter by interpolating an input digital signal to a signal of a multiple of plural number per unit time at a pre-stage of the limiter and restoring an output signal of the filter to which a low frequency component passes through to a signal number equal to a sample number of the original input digital signal per unit time at the post stage. CONSTITUTION:A digital input signal S0 sampled by a clock of a reference sampling frequency fS is interpolated by a clock being a multiple of plural number of the reference sampling frequency fS by a signal interpolation means 1. A limiter 2 applies amplitude limit to an output signal S1 of the means 1 by using a same clock as that of the signal interpolation means 1. A low pass filter means 3 passes through a low frequency component of an amplitude limit signal S2. An output signal S3 from the low pass filter means 3 is thinned by using a clock having the reference sampling frequency fS at a signal thinning means 4 and results in a signal of the same sample number per unit time as the input signal S0 of the signal interpolation means 1. Most of distortion component Ed stays in the signal interpolation area and the distortion component Ed resident in the original signal region before interpolation is decreased.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はノンリニア・エンファシス回路などに用いられ
るリミッタを有するノンリニアディジタル信号処理回路
に関するものであり、特に、リミッタを設けていること
に起因する折り返し歪みの影響を低減させたノンリニア
ディジタル信号処理回路に関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a nonlinear digital signal processing circuit having a limiter used in a nonlinear emphasis circuit, etc., and in particular, the present invention relates to a nonlinear digital signal processing circuit having a limiter used in a nonlinear emphasis circuit. This invention relates to a nonlinear digital signal processing circuit that reduces the effects of distortion.

〔従来の技術〕[Conventional technology]

振幅を制限するリミッタを用いた信号処理回路は、VT
Rなどの記録再生装置2種々の通信系統などにおけるノ
ンリニアエンファシス回路およびノンリニアデエンファ
シス回路、エコーキャンセラーなどに用いられている。
A signal processing circuit using a limiter that limits the amplitude is VT
Recording/reproducing devices such as R2 are used in nonlinear emphasis circuits, nonlinear de-emphasis circuits, echo cancellers, etc. in various communication systems.

たとえば、VTRに適用されているノンリニア・エンフ
ァシス回路およびノンリニア・デエンファシス回路に通
用したリミッタを有する信1号処理回路の例を第15図
に例示する。
For example, FIG. 15 illustrates an example of a signal 1 processing circuit having a limiter that is commonly used in nonlinear emphasis circuits and nonlinear deemphasis circuits applied to VTRs.

第15図はハイビジョン用VTRの記録系および再生系
の信号処理回路の概略構成を示す。記録系(第15図上
段)においては、アナログ形式の記録用ビデオ信号VI
DEO0をアナログ・ディジタル信号変換器(ADC)
101を介してディジタル形式のビデオ信号に変換し、
エンファシス回路102において高周波成分を増加させ
、信号処理回路103において、たとえば、線順次信号
変換処理1時間軸圧縮伸長処理、シャフリング処理など
を行い、ディジタル・アナログ変換器(DAC)104
で上記信号処理されたディジタル信号をアナログ信号に
変換し、FM変調回路105で周波数変調して記録用磁
気ヘッド106を介して磁気テープ108にビデオ信号
として記録する。再生系(第15図下段)においては、
磁気テープ108に記録されたビデオ信号を再生用磁気
ヘッド111で読み取り、FM復調回路112を介して
周波数復調し、ADC113を介してディジタル信号に
変換し、信号処理回路115で信号処理回路103と逆
の信号処理を行い、デエンファシス回路114において
エンファシス回路102で増加させた信号成分に相当す
る信号成分を低減させ、DAC116を介して再生ビデ
オ信号VIDEO,を発生させる。
FIG. 15 shows a schematic configuration of a signal processing circuit for a recording system and a reproduction system of a high-definition VTR. In the recording system (upper row of Fig. 15), the analog format recording video signal VI
DEO0 to analog-to-digital signal converter (ADC)
101 into a digital format video signal,
The emphasis circuit 102 increases the high frequency component, and the signal processing circuit 103 performs, for example, line sequential signal conversion processing, time axis compression/expansion processing, shuffling processing, etc., and the digital/analog converter (DAC) 104
The signal-processed digital signal is converted into an analog signal, frequency-modulated by an FM modulation circuit 105, and recorded as a video signal on a magnetic tape 108 via a recording magnetic head 106. In the regeneration system (lower part of Figure 15),
A video signal recorded on the magnetic tape 108 is read by a reproducing magnetic head 111, frequency demodulated via an FM demodulation circuit 112, converted into a digital signal via an ADC 113, and converted into a digital signal by a signal processing circuit 115 in the opposite manner to that of the signal processing circuit 103. The de-emphasis circuit 114 reduces the signal component corresponding to the signal component increased by the emphasis circuit 102, and the reproduced video signal VIDEO is generated via the DAC 116.

VTRにおいては、上述したように、磁気テープ108
における記録再生のS/Nを向上させるため、記録系に
おいて高周波成分をエンファシス処理を行い、再生系に
おいてデエンファシス処理を行っている。
In the VTR, as mentioned above, the magnetic tape 108
In order to improve the S/N of recording and reproduction in the recording system, emphasis processing is performed on high frequency components in the recording system, and de-emphasis processing is performed in the reproduction system.

このようなエンファシス回路102は、たとえば、第1
6図(a)に示したリミッタ13を含むFIR形ノンリ
ニア・エンファシス回路で構成される。このノンリニア
・エンファシス回路は、高周波信号成分増加回路10a
において、原信号S10をバイパスフィルタ(HPF)
11を介して振幅を増加させるべき高周波成分を取り出
し、リミッタ13で所定の大きさに振幅に制限し、振幅
制限された高周波成分に係数乗算回路16においで所定
の係数kを乗じ、加算回路17がこのエンファシス信号
S16を原信号SIOに加算している。このエンファシ
ス回路はリミッタ13を用いて振幅を制限して非線形信
号処理をしているのでノンリニア・エンファシス回路と
呼ぶ。
Such an emphasis circuit 102 is, for example, a first
It is composed of an FIR type nonlinear emphasis circuit including the limiter 13 shown in FIG. 6(a). This non-linear emphasis circuit is a high frequency signal component increasing circuit 10a.
, the original signal S10 is passed through a bypass filter (HPF)
A high frequency component whose amplitude should be increased is taken out through a limiter 13, the amplitude is limited to a predetermined magnitude, the amplitude-limited high frequency component is multiplied by a predetermined coefficient k in a coefficient multiplication circuit 16, and an adder circuit 17 adds this emphasis signal S16 to the original signal SIO. This emphasis circuit uses the limiter 13 to limit the amplitude and perform nonlinear signal processing, so it is called a nonlinear emphasis circuit.

第16図(a)に対応するFIR形ノンリニア・デエン
ファシス回路を第16図(b)に示す。
FIG. 16(b) shows an FIR type nonlinear de-emphasis circuit corresponding to FIG. 16(a).

このノンリニア・デエンファシス回路は第16図(a)
に示すノンリニア・エンファシス回路の逆回路として構
成されており、高周波信号成分低減回路20aにおいて
、HPF22で高周波成分を取り出し、リミッタ24で
振幅制限を行い、係数乗算回路27で係数に゛を乗し1
加算回路21において再生原信号S20から上記デエン
ファシス信号S27を滅して、エンファシスの影響を排
除している。
This non-linear de-emphasis circuit is shown in Figure 16(a).
In the high frequency signal component reduction circuit 20a, the HPF 22 extracts the high frequency component, the limiter 24 limits the amplitude, and the coefficient multiplication circuit 27 multiplies the coefficient by 1.
The de-emphasis signal S27 is removed from the reproduced original signal S20 in the adder circuit 21 to eliminate the effect of emphasis.

第16図(a)、(bHこボしたノンリニア・エンファ
シス回路102およびノンリニア・デエンファンス回路
114は、第15図に破線で示した信号処理回路103
の後段、信号処理回路115の後段に設けてもよい。
16(a), (bH) The broken non-linear emphasis circuit 102 and non-linear de-emphasis circuit 114 are connected to the signal processing circuit 103 shown by broken lines in FIG.
It may be provided at a subsequent stage, after the signal processing circuit 115.

[発明が解決しようとする課題] 第16図(a)のノンリニア・エンファシス回路102
内にリミッタ13を設けられていることにより、リミッ
タ13によって発生する高次の歪みがサンプリングクロ
ックから折り返し、その信号の周波数帯域内に歪み成分
が落ち込んでくるという問題に遭遇している。その信号
形態を第17図(a)、  (b)に示す。
[Problem to be solved by the invention] Nonlinear emphasis circuit 102 in FIG. 16(a)
Since the limiter 13 is provided in the signal, a problem has been encountered in that the high-order distortion generated by the limiter 13 is reflected back from the sampling clock, and the distortion component falls within the frequency band of the signal. The signal format is shown in FIGS. 17(a) and (b).

第17図(a)はりミッタ13の入力信号S11の周波
数スペクトル図を示し、第17図(b)はりミッタ13
の出力信号S13の周波数スペクトル図を示す。横軸は
サンプリング周波数f3゜線軸にエネルギーを示す。リ
ミッタ13の出力信号S13のエネルギーE13は振幅
制限された公人力信号SllのエネルギーEllより低
下している。第17図(b)において2破線で示した信
号成分が帯域内に落ち込んでくる折り返し歪み成分Ed
を示している。
FIG. 17(a) shows a frequency spectrum diagram of the input signal S11 of the beam mitter 13, and FIG.
2 shows a frequency spectrum diagram of the output signal S13 of FIG. The horizontal axis represents energy along the sampling frequency f3° line axis. The energy E13 of the output signal S13 of the limiter 13 is lower than the energy Ell of the amplitude-limited public power signal Sll. In FIG. 17(b), the signal component indicated by the two broken lines is the aliasing distortion component Ed that falls within the band.
It shows.

このような歪み成分Edは、VTRの再生画像の画質を
劣化させる。たとえば、エツジ部が歪んだ画像となった
り、リンギングが発生し、またサンプリング位相がずれ
た場合にはリンギングの位置が移動して非常に劣化した
画像となる。
Such distortion component Ed deteriorates the image quality of the reproduced image of the VTR. For example, if an image has distorted edges or ringing occurs, or if the sampling phase shifts, the position of the ringing moves, resulting in a very degraded image.

以上、VTRにおける問題について述べたが。I have described the problems with VTRs above.

通信系統に上記同様のノンリニア・エンファシス回路お
よびノンリニア・デエンファシス回路を用いた場合も@
伯した問題が発生する。
Even if the same non-linear emphasis circuit and non-linear de-emphasis circuit as above are used in the communication system.
A serious problem arises.

また、ノンリニア・エンファシス回路およびノンリニア
・デエンファシス回路に適用した場合に限らず、エコー
キャンセラーなどに、上述したリミッタを用いた場合に
おいても、リミ・ン夕に起因する歪みが上記同様の問題
を惹起させる。
Furthermore, not only when applied to non-linear emphasis circuits and non-linear de-emphasis circuits, but also when using the above-mentioned limiter in echo cancellers, etc., the distortion caused by the limiter causes the same problem as above. let

このような問題を解決する方法としては、たとえば、A
DCのサンプリングクロックを、信号帯域に比べ十分高
い周波数(信号の最高周波数の複数倍の高い周波数)で
サンプリングし、そのデータを信号処理を行うことによ
って、サンプリングクロックから折り返す高次の歪が、
信号帯域に落ち込む量を軽減する方法が考えられる。し
かしながら、高い周波数で動作し高精度のADCは高価
格になるという問題がある。
As a method to solve such problems, for example, A
By sampling the DC sampling clock at a frequency that is sufficiently high compared to the signal band (a frequency multiple times higher than the highest frequency of the signal) and performing signal processing on that data, high-order distortion reflected from the sampling clock is eliminated.
A method can be considered to reduce the amount of drop in the signal band. However, there is a problem in that ADCs that operate at high frequencies and have high precision are expensive.

従って9本発明は、リミッタを含むディジタル信号処理
回路において、上述したリミッタに起因する歪みの影響
を受けない、低価格のノンリニアディジタル信号処理回
路を提供することを目的とする。
Therefore, it is an object of the present invention to provide a low-cost nonlinear digital signal processing circuit that is not affected by the distortion caused by the limiter described above in a digital signal processing circuit that includes a limiter.

〔課題を解決するだめの手段〕[Failure to solve the problem]

上記問題を解決するため5本発明のノンリニアディジタ
ル信号処理回路は、第1図に示すようにリミッタ2の前
段に、入力ディジタル信号SOを単位時間当たり複数倍
の信号に補間する手段1を備え、リミッタ2の後段に、
リミッタ2の出力の低周波成分を通過させる(ローパス
)フィルタ手段3.および、フィルタ手段3の出力信号
を単位時間当たり元の人力ディジタル信号SOのサンプ
ル数と等しい信号数に戻す(間引く)手段4を備えてい
る。
In order to solve the above problems, the non-linear digital signal processing circuit of the present invention includes, as shown in FIG. After the limiter 2,
(Low-pass) filter means for passing low frequency components of the output of the limiter 2;3. It also includes means 4 for returning (thinning) the output signal of the filter means 3 to a number of signals per unit time equal to the number of samples of the original human input digital signal SO.

第1図に図示した回路は、たとえば、第16図(a)に
おいて、HPFIIと係数乗算回路16との間に挿入さ
れる。
The circuit shown in FIG. 1 is inserted, for example, between the HPFII and the coefficient multiplication circuit 16 in FIG. 16(a).

〔作用〕[Effect]

第2図(a)〜(d)は第1図における信号の周波数ス
ペクトル図を示す。
FIGS. 2(a) to 2(d) show frequency spectrum diagrams of the signals in FIG. 1.

第2図(a)は信号補間手段1に対する人力信号SOの
周波数スペクトルを示す。基準サンプリング周波数f8
のクロックでサンプリングされたディジタル入力信号S
Oが、信号補間手段1において、基準サンプリング周波
数f、の複数倍、この例においては第2図(b)に示す
ように、2倍のサンプリング周波数2f、のクロックで
補間される。したがって、信号補間手段1の出力信号S
1の数は単位時間当たり、入力ディジタル信号SOの2
倍になる。リミッタ2はこの出力信号S1を信号補間手
段1と同じクロックで振幅制限する。第2図(c)に示
すように振幅制限された信号S2のエネルギーE2は初
期エネルギーEOよりは低下している。ローパスフィル
タ手段3は振幅制限信号S2のうち低周波成分を通過さ
せる。ローパスフィルタ手段3からの出力信号S3が信
号間引手段4において基準サンプリング周波数fよを有
するクロックで間引かれ、単位時間当たり信号補間手段
1の入力信号SOと同じサンプル数の信号となる0間引
かれた信号S4のスペクトルを第2図(d)に示す。
FIG. 2(a) shows the frequency spectrum of the human input signal SO for the signal interpolation means 1. Reference sampling frequency f8
The digital input signal S sampled by the clock of
O is interpolated in the signal interpolation means 1 with a clock having a sampling frequency 2f which is multiple times the reference sampling frequency f, in this example, as shown in FIG. 2(b). Therefore, the output signal S of the signal interpolation means 1
The number of 1 is 2 of the input digital signal SO per unit time.
Double. The limiter 2 limits the amplitude of this output signal S1 using the same clock as the signal interpolation means 1. As shown in FIG. 2(c), the energy E2 of the amplitude-limited signal S2 is lower than the initial energy EO. The low-pass filter means 3 passes low frequency components of the amplitude limited signal S2. The output signal S3 from the low-pass filter means 3 is thinned out by a clock having a reference sampling frequency f in the signal thinning means 4, and becomes a signal having the same number of samples as the input signal SO of the signal interpolation means 1 per unit time. The spectrum of the subtracted signal S4 is shown in FIG. 2(d).

信号補間手段lで一旦入力信号SOを2倍のサンプリン
グ周波数2f、のクロックで補間し、単位時間当たりの
信号数を2倍に増加させた後、リミッタ2を動作させる
。リミッタ2によるサンプリングクロックからの折り返
し歪み成分Edは2倍サンプリング周波数2f、のクロ
ックに基づく。したがって、信号成分に落ち込む歪み成
分Edは基準サンプリング周波数f、に対するクロック
間隔からみると第2図(C)の破線で示したようになる
。すなわち、信号補間領域に大部分の歪み成分Edが落
ち込み、補間しない元の信号頭載に落ち込む歪み成分E
dは小さくなる。信号間引手段4がローパスフィルタ手
段3からの信号のうち補間した信号成分に対応する信号
を間引く。この信号の間引きは、単位時間当たり信号補
間手段lに印加される入力ディジタル信号SOO数に一
致するように行う。これにより、歪み成分Edを多く含
む信号成分が間引かれて除去され、残った信号に落ち込
む歪み成分Edは非常に小さくなる。
The signal interpolation means 1 once interpolates the input signal SO with a clock having twice the sampling frequency 2f to double the number of signals per unit time, and then the limiter 2 is operated. The aliasing distortion component Ed from the sampling clock by the limiter 2 is based on a clock having a double sampling frequency 2f. Therefore, the distortion component Ed falling into the signal component becomes as shown by the broken line in FIG. 2(C) when viewed from the clock interval with respect to the reference sampling frequency f. In other words, most of the distortion components Ed fall into the signal interpolation area, and the distortion components E fall into the original signal head that is not interpolated.
d becomes smaller. The signal thinning means 4 thins out the signal corresponding to the interpolated signal component from among the signals from the low pass filter means 3. This signal is thinned out so as to match the number of input digital signals SOO applied to the signal interpolation means 1 per unit time. As a result, signal components containing a large amount of distortion component Ed are thinned out and removed, and the distortion component Ed that falls into the remaining signal becomes extremely small.

その結果、第1図のノンリニアディジタル信号処理回路
は、リミッタ2に起因する折り返し歪み成分Edの影響
を小さくすることができる。
As a result, the nonlinear digital signal processing circuit shown in FIG. 1 can reduce the influence of the aliasing distortion component Ed caused by the limiter 2.

信号補間数を大きくすると、歪み成分Edの落ち込み量
を小さてきる。したがって、信号の補間を、入力ディジ
タル信号SOの基準サンプリング周波数f、の複数倍の
サンプリング周波数を有するクロックを用いて行うこと
ができる。
When the number of signal interpolations is increased, the amount of drop in the distortion component Ed can be reduced. Therefore, signal interpolation can be performed using a clock having a sampling frequency that is multiple times the reference sampling frequency f of the input digital signal SO.

上記回路においては、信号補間手段1および信号間引手
段4が基本的にスイッチング回路によって構成され、ま
たローパスフィルタ手段3が既存の手段によって構成さ
れるから、高価格になる回路要素を含んでおらず低価格
で容易に構成できる〔実施例〕 以下2本発明のノンリニアディジタル信号処理回路を具
体的な回路に適用した場合を例示してその実施例を述べ
る。
In the above circuit, the signal interpolation means 1 and the signal thinning means 4 are basically constituted by switching circuits, and the low-pass filter means 3 is constituted by existing means, so that it does not include expensive circuit elements. [Embodiments] Two embodiments will be described below, illustrating the case where the nonlinear digital signal processing circuit of the present invention is applied to a specific circuit.

第3図(a)、(b)は、それぞれ1本発明のノンリニ
アディジタル信号処理回路を通用したFIR形ノンリニ
ア・エンファシス回路10および11R形ノンリニア・
デエンファシス回路20を示し、これらは、たとえば、
第15図に示したハイビジョン用VTRの記録系おける
ノンリニア・エンファシス回路102および再生系のノ
ンリニア・デエンファシス回路114として用いられる
ノンリニア・エンファシス回路10は、バイパスフィル
タ(HPF)11.信号補間回路(INT)12.  
リミッタ13.ローパスフィルタ(LPF)14.信号
間引回路(CULL)15.および、係数乗算回路16
からなる高周波信号成分増加回路10Aと、加算回路1
7からなり、加算回路17が原信号SIOと、高周波信
号成分増加回路10Aにおいて原信号SIOの高周波成
分について振幅を増加させた増加信号S16を加算する
。信号補間回路12の高周波成分の振幅が所定の値以上
の場合リミッタ13により所定の振幅に制限される。
FIGS. 3(a) and 3(b) show FIR type nonlinear emphasis circuits 10 and 11R type nonlinear emphasis circuits using the nonlinear digital signal processing circuit of the present invention, respectively.
A de-emphasis circuit 20 is shown, which includes, for example:
The nonlinear emphasis circuit 10 used as the nonlinear emphasis circuit 102 in the recording system and the nonlinear deemphasis circuit 114 in the reproduction system of the high-definition VTR shown in FIG. Signal interpolation circuit (INT)12.
Limiter 13. Low pass filter (LPF)14. Signal thinning circuit (CULL)15. and coefficient multiplication circuit 16
A high frequency signal component increasing circuit 10A consisting of
7, an adder circuit 17 adds the original signal SIO and an increase signal S16 in which the amplitude of the high frequency component of the original signal SIO is increased in the high frequency signal component increase circuit 10A. If the amplitude of the high frequency component of the signal interpolation circuit 12 is greater than a predetermined value, the limiter 13 limits the amplitude to a predetermined value.

HPFIIおよび信号間引回路15は基準サンプリング
周波数f、を有するCLKIで動作し。
The HPFII and signal thinning circuit 15 operate at CLKI having a reference sampling frequency f.

その他の回路12〜14は2倍サンプリング周波数2f
、を有するCL、に2で動作する。
Other circuits 12 to 14 have double sampling frequency 2f
, operates on CL, with 2.

信号補間回路12の詳細回路例を第4図に示す。第4図
の信号補間回路12は、データ遅延保持回路121.ス
イッチング回路122.データ遅延保持回路123およ
び加算回路124が図示の如く接続されてなり、第5図
に動作特性を示すように前データホールド形補間回路と
して機能する。データ遅延保持回路121は信号Sll
を基準サンプリング周波数f5に相当する時間(CLK
l分)遅延させ保持する。この保持出力と接地電圧(0
■)がスイッチング回路122によって2倍サンプリン
グ周波数2f、のCLK2で交互にスイッチングされる
。データ遅延保持回路123はデータ遅延保持回路12
1のクロック(CLKl)時間の半分のクロック時間だ
け、すなわちCLK2に相当する時間だけ信号を遅延し
保持する。データ遅延保持回路123からの保持出力と
0■電圧が加算回路124に印加されて加算されること
により、第5図においてXとして示した信号Sllがそ
のクロック周波数の2倍のクロック周波数で出力され、
すなわち、XとXとの間の信号が○として示した補間デ
ータとして出力される。
A detailed circuit example of the signal interpolation circuit 12 is shown in FIG. The signal interpolation circuit 12 in FIG. 4 includes data delay holding circuits 121 . Switching circuit 122. The data delay and hold circuit 123 and the adder circuit 124 are connected as shown, and function as a pre-data hold type interpolation circuit, the operating characteristics of which are shown in FIG. The data delay holding circuit 121 uses the signal Sll
is the time corresponding to the reference sampling frequency f5 (CLK
1 minute) and hold. This holding output and ground voltage (0
(2) is alternately switched by the switching circuit 122 at CLK2 with a double sampling frequency of 2f. The data delay holding circuit 123 is the data delay holding circuit 12
The signal is delayed and held by half the clock time (CLK1) of CLK1, that is, by a time corresponding to CLK2. By applying the holding output from the data delay holding circuit 123 and the 0■ voltage to the adding circuit 124 and adding them together, the signal Sll shown as X in FIG. 5 is output at a clock frequency twice that of the signal Sll. ,
That is, the signal between X and X is output as interpolated data shown as ◯.

これにより、単位時間当たりのデータ数が2倍になる。This doubles the number of data per unit time.

リミッタ13はこの2倍補間データについてCLK2で
振幅制限を行う。したがって、もし、サンプリングクロ
ックの折り返し歪み成分が発生するすると、CLK2 
(2倍サンプリング周波数2f、)対する歪み成分が折
り返して(ることになる。
The limiter 13 limits the amplitude of this double interpolated data at CLK2. Therefore, if an aliasing distortion component of the sampling clock occurs, CLK2
The distortion component for (double sampling frequency 2f) is folded back.

第6図にLPF14の回路例を示す。このLPF14は
IIR形LPFであり、加算回路141デ一タ遅延保持
回路142.加算回路143係数乗算回路144.係数
乗算回路145が図示の如く接続されてなる。データ遅
延保持回路142は第4図のデータ遅延保持回路121
と同様の構成を有する回路である。係数乗算回路145
は係数βでデータ遅延保持回路142の信号を乗算して
加算回路141に負帰還し、加算回路143が加算回路
141の出力およびデータ遅延保持回路142の出力を
加算し、係数乗算回路144が加算回路143の出力を
係数(1+β)/2で振幅調整している。このLPF1
4がリミッタ13の出力のうち高周波成分をカットし低
周波数成分を通過させる。すなわち、このLPF14は
信号補間回路12で2倍サンプリング周波数2f、で補
関し、リミッタ13で振幅制限された不要な高周波成分
を除外している。
FIG. 6 shows a circuit example of the LPF 14. This LPF 14 is an IIR type LPF, including an adder circuit 141, a data delay holding circuit 142. Addition circuit 143 Coefficient multiplication circuit 144 . A coefficient multiplication circuit 145 is connected as shown. The data delay holding circuit 142 is the data delay holding circuit 121 in FIG.
This circuit has the same configuration as . Coefficient multiplication circuit 145
multiplies the signal of the data delay hold circuit 142 by the coefficient β and feeds it back negatively to the adder circuit 141, the adder circuit 143 adds the output of the adder circuit 141 and the output of the data delay hold circuit 142, and the coefficient multiplier circuit 144 adds The amplitude of the output of the circuit 143 is adjusted by a coefficient (1+β)/2. This LPF1
4 cuts high frequency components of the output of the limiter 13 and passes low frequency components. That is, this LPF 14 performs interpolation at a double sampling frequency of 2f in the signal interpolation circuit 12, and excludes unnecessary high frequency components whose amplitude is limited by the limiter 13.

信号間引回路15は基本的にCLKIで動作するスイッ
チング回路で構成される。すなわち、LPF14の出力
信号を、信号補間回路12のサンプリングクロックCL
K2の半分のクロックCLKlでスイッチングすること
により、歪み成分Edを多く含む補間信号成分を排除す
る。
The signal thinning circuit 15 basically consists of a switching circuit that operates on CLKI. That is, the output signal of the LPF 14 is input to the sampling clock CL of the signal interpolation circuit 12.
By switching with a clock CLKl that is half of K2, interpolated signal components containing many distortion components Ed are eliminated.

信号間引回路15の出力が第3図(a)における係数乗
算回路16によって所定の係数kが乗ぜられて、高周波
信号増加成分として加算回路17に加えられる。
The output of the signal thinning circuit 15 is multiplied by a predetermined coefficient k by the coefficient multiplication circuit 16 shown in FIG. 3(a) and added to the addition circuit 17 as a high frequency signal increasing component.

第7図に信号補間回路12の他の回路構成例を示す。第
7図の信号補間回路12は、第8図に示した直線補間を
行うものであり、データ遅延保持回路121  CLK
2でスイッチングされるスイッチング回路122からな
る基本回路構成の他直線補間のための係数1/2の係数
乗算回路125、データ遅延保持回路121の半分の遅
延特性を有するデータ遅延保持回路126および127
、係数1/2の係数乗算回路128.および、加算回路
129が図示の如く構成されてなる。データ遅延保持回
路126,127の遅延特性は第4図のデータ遅延保持
回路123と同様である。この信号補間回路12におい
ても、信号補間のためのデータ遅延保持回路121およ
びスイッチング回路122は第4図に図示したものと同
様である。回路125〜129が、第8図に示すように
信号Sllを直線補間する。第8図においてXが補間前
の信号Sll、Oが補間信号を示す。
FIG. 7 shows another example of the circuit configuration of the signal interpolation circuit 12. The signal interpolation circuit 12 in FIG. 7 performs the linear interpolation shown in FIG. 8, and the data delay holding circuit 121 CLK
In addition to the basic circuit configuration consisting of a switching circuit 122 that switches at 2 times, a coefficient multiplication circuit 125 with a coefficient of 1/2 for linear interpolation, and data delay and hold circuits 126 and 127 having half the delay characteristics of the data delay and hold circuit 121.
, a coefficient multiplication circuit 128 with a coefficient of 1/2. Further, the adder circuit 129 is configured as shown in the figure. The delay characteristics of the data delay and hold circuits 126 and 127 are similar to the data delay and hold circuit 123 in FIG. In this signal interpolation circuit 12 as well, the data delay holding circuit 121 and switching circuit 122 for signal interpolation are the same as those shown in FIG. Circuits 125-129 linearly interpolate signal Sll as shown in FIG. In FIG. 8, X indicates the signal Sll before interpolation, and O indicates the interpolated signal.

第9図に信号補間回路12のさらに他の回路構成例を示
す。この信号補間回路12は、データ遅延保持回路12
1およびスイッチング回路122からなる基本回路の他
、データ遅延保持回路1201〜1204.重み係数α
0.α1の重み乗算回路1207〜1210.および、
加算回路1211が図示の如く接続されて構成されてい
る。中心のデータ遅延保持回路1202.1203の遅
延特性は第4図のデータ遅延保持回路123と同様であ
る。コノ回路1201〜1204.1207〜1211
は多段構成のフィルタ回路構成により1曲線補間を行う
。さらにタップ数を増やすことによって、より理想的な
補間を行うことが可能である。
FIG. 9 shows yet another circuit configuration example of the signal interpolation circuit 12. This signal interpolation circuit 12 includes a data delay holding circuit 12.
In addition to the basic circuit consisting of the switching circuit 122 and the data delay holding circuits 1201 to 1204 . weighting factor α
0. α1 weight multiplication circuits 1207 to 1210. and,
An adder circuit 1211 is connected and configured as shown. The delay characteristics of the central data delay and hold circuits 1202 and 1203 are similar to the data delay and hold circuit 123 in FIG. Kono circuit 1201-1204.1207-1211
performs one-curve interpolation using a multi-stage filter circuit configuration. By further increasing the number of taps, it is possible to perform more ideal interpolation.

また、LPF14の他の回路構成例としてFIRトラン
スバーサル形フィルタを第10図に示す。このLPF1
4はデータ遅延保持回路1401〜1207.重み係数
乗算回路1408〜1412および加算回路1414が
図示の如く接続されている。
Further, as another example of the circuit configuration of the LPF 14, an FIR transversal type filter is shown in FIG. This LPF1
4 are data delay holding circuits 1401 to 1207. Weighting factor multiplication circuits 1408-1412 and addition circuit 1414 are connected as shown.

第4図、第7図、第9図に示した信号補間回路12、お
よび、第6図および第10図に示したしPF14は、処
理すべき信号成分に応じて任意に選択できる。
The signal interpolation circuit 12 shown in FIGS. 4, 7, and 9 and the filter PF 14 shown in FIGS. 6 and 10 can be arbitrarily selected depending on the signal component to be processed.

これらの回路はそれぞれが個別チップ部品として構成さ
れているものを図示の如く構成してもよく、第3図(a
)に示したノンリニア・エンファシス回路lOを一体と
して、たとえば、DSPなどによって構成してもよい。
Each of these circuits may be constructed as an individual chip component as shown in FIG. 3(a).
The non-linear emphasis circuit IO shown in ) may be configured as an integral unit using, for example, a DSP.

信号補間回路12.LPF14.信号間引回路15の具
体的回路構成は上述したものに限定されず、他に種々の
回路構成をとることができる。
Signal interpolation circuit 12. LPF14. The specific circuit configuration of the signal thinning circuit 15 is not limited to that described above, and various other circuit configurations may be adopted.

以上、第3図(a)に示したノンリニア・エンファシス
回路lOに適用する詳細回路構成を示したが、ノンリニ
ア・エンファシス回路10の逆回路構成となる第3図(
b)のデエンファンス回路20も逆回路となる点を考慮
して上記同様の回路構成をとることができる。
The detailed circuit configuration applied to the nonlinear emphasis circuit 10 shown in FIG. 3(a) has been shown above, but FIG.
The de-emphasis circuit 20 in b) can also have the same circuit configuration as described above, taking into account that it is an inverse circuit.

本発明の実施例に基づく歪み成分の影響を低減させたノ
ンリニアディジタル信号処理回路を適用したノンリニア
・エンファシス回路10.およびデエンファシス回路2
0を用いたVTRにおいてはリンギングなどが発生せず
、また、クロック位相が変化しても安定な画質の画像を
提供する。
10. A nonlinear emphasis circuit using a nonlinear digital signal processing circuit that reduces the influence of distortion components according to an embodiment of the present invention. and de-emphasis circuit 2
In a VTR using 0, ringing does not occur, and images with stable image quality are provided even if the clock phase changes.

第11図〜第13図に第3図(a)のノンリニア・エン
ファシス回路10の変形形態の回路構成を示す。
11 to 13 show circuit configurations of modified forms of the nonlinear emphasis circuit 10 of FIG. 3(a).

第11図のノンリニア・エンファシス回路IOは第3図
(a)におけるHPFIIと信号補間回路12を逆に配
設したものである。その回路動作は第3図(a)のノン
リニア・エンファシス回路10と同様である。ただし、
この回路構成では、信号補間回路12のスイッチング回
路122以降の補間信号発生回路、たとえば、第9図に
おけるデータ遅延保持回路1201〜1206.重み係
数乗算回路1207〜1210および加算回路1211
が基本的にフィルタ回路構成を有しているから、これら
をHPFIIと一体構成にすることができ信号補間回路
12およびHPFII全体として回路構成が簡単にでき
るという利点がある第12図のノンリニア・エンファシ
ス回路10′”は、第3図(a)のノンリニア・エンフ
ァシス回路10におけるHPFIIの前段にLPF18
を設けたものである。また、第13図のノンリニア・エ
ンファシス回路10゛” は第11図のノンリニア・エ
ンファシス回路10゛における[hi間回路12の前段
にLPF 18を設けたものである。このようにLPF
 18を設けることにより。
The nonlinear emphasis circuit IO shown in FIG. 11 is obtained by disposing the HPFII and the signal interpolation circuit 12 in FIG. 3(a) in reverse. Its circuit operation is similar to the nonlinear emphasis circuit 10 of FIG. 3(a). however,
In this circuit configuration, the interpolation signal generation circuits after the switching circuit 122 of the signal interpolation circuit 12, for example, the data delay holding circuits 1201 to 1206 in FIG. Weighting coefficient multiplication circuits 1207 to 1210 and addition circuit 1211
The nonlinear emphasis system shown in FIG. 12 has the advantage that since it basically has a filter circuit configuration, these can be integrated with HPFII, and the circuit configuration of the signal interpolation circuit 12 and HPFII as a whole can be simplified. The circuit 10''' includes an LPF 18 in front of the HPFII in the nonlinear emphasis circuit 10 of FIG. 3(a).
It has been established. In addition, the nonlinear emphasis circuit 10'' in FIG. 13 is the nonlinear emphasis circuit 10'' in FIG. 11 in which an LPF 18 is provided before the hi circuit 12.
By providing 18.

2倍すンプリングクロックCLK2の折り返しによる歪
み成分EdO高帯域成分を排除して、−層歪み成分Ed
を減少させることができる。
By eliminating the distortion component EdO due to folding back of the double sampling clock CLK2 and the high band component, the -layer distortion component Ed
can be reduced.

第11図〜第13図に対応するノンリニア・データ回路
を構成することができることは勿論である。
Of course, a nonlinear data circuit corresponding to those shown in FIGS. 11 to 13 can be constructed.

以上の詳細回路例は、第3図(a)、(b)に示したよ
うに、FIR形ノンリニア・エンファシス回路10およ
びIIR形デエンファシス回路20に適用する場合つい
て例示したが1本発明のノンリニアディジタル信号処理
回路を適用するノンリニア・エンファシス回路およびノ
ンリニア・デエンファシス回路としては、第14図(a
)に示すようにIIR形ノンリニア・エンファシス回路
10、第14図(b)に示すようにFIR形ノンリニア
・デエンファシス回路20.または、これらの組合せ構
成とすることができる。
The above detailed circuit example is applied to the FIR type non-linear emphasis circuit 10 and the IIR type de-emphasis circuit 20 as shown in FIGS. 3(a) and 3(b). A nonlinear emphasis circuit and a nonlinear deemphasis circuit to which a digital signal processing circuit is applied are shown in Figure 14 (a).
), an IIR type nonlinear emphasis circuit 10, and an FIR type nonlinear deemphasis circuit 20, as shown in FIG. 14(b). Alternatively, a combination of these can be used.

第14図(a)における高周波信号成分増加回路10A
は、上述した第3図(a)および第11図〜第13図の
高周波信号成分増加回路10A〜10A”’  と同等
の回路を示す。第14図(b)における信号逓減回路2
OAも同様である。
High frequency signal component increasing circuit 10A in FIG. 14(a)
shows a circuit equivalent to the high-frequency signal component increase circuits 10A to 10A"' shown in FIG. 3(a) and FIGS. 11 to 13 described above.The signal reduction circuit 2 in FIG.
The same applies to OA.

以上に述べた信号補間およびその後の信号処理に基準サ
ンプリング周波数f、の2倍の2倍サンプリング周波数
2f、を有するCLK2を用いた場合ムこついて例示し
たが、基準サンプリング周波数fsの任意の複数倍のサ
ンプリング周波数のクロ2クを用いることができる。−
船釣にみて、サンプリング周波数を高くして補間データ
数を多くすれば歪み成分の低減効果は大きくなるが、信
号処理速度は高くなる。
The above-mentioned example shows that it would be difficult to use CLK2 having a sampling frequency 2f, which is twice the reference sampling frequency f, for the signal interpolation and subsequent signal processing. It is possible to use a clock with a sampling frequency of . −
In boat fishing, increasing the sampling frequency and increasing the number of interpolated data increases the effect of reducing distortion components, but increases the signal processing speed.

以上2本発明のノンリニアディジタル信号処理回路の具
体的適用例としてハイビジョン用VTRにおけるノンリ
ニア・エンファシス回路およびデエンファシス回路に通
用した場合について述べたが2本発明のノンリニアディ
ジタル信号処理回路はかかるVTRにおけるノンリニア
・エンファシス回路およびノンリニア・デエンファシス
回路への適用に限らず1通信系統におけるノンリニア・
エンファシス回路およびノンリニア・デエンファンス回
路に適用可能なことはいうまでもない。
As a specific example of application of the non-linear digital signal processing circuit of the present invention, we have described the case where the non-linear digital signal processing circuit of the present invention is applicable to a non-linear emphasis circuit and a de-emphasis circuit in a high-definition VTR.・Not limited to application to emphasis circuits and non-linear de-emphasis circuits, but also non-linear and de-emphasis circuits in one communication system.
Needless to say, it is applicable to emphasis circuits and nonlinear de-emphasis circuits.

また1本発明のノンリニアディジタル信号処理回路はこ
れらノンリニア・エンファシス回路およびノンリニア・
デエンファシス回路に適用されるばかりでなく、リミフ
タを有しその歪み成分の影響を低減させることを目的と
する他の種々のディジタル信号処理回路、たとえば、エ
コーキャンセラーへの適用、あるいは1本発明のノンリ
ニアディジタル信号処理回路そのものので適用できるこ
とはいうまでもない。
Furthermore, the non-linear digital signal processing circuit of the present invention can be applied to these non-linear emphasis circuits and non-linear digital signal processing circuits.
In addition to being applied to de-emphasis circuits, the present invention can also be applied to various other digital signal processing circuits that have limiters and whose purpose is to reduce the influence of distortion components, such as echo cancellers, or to Needless to say, it can be applied to nonlinear digital signal processing circuits themselves.

[発明の効果] 以上述べたように1本発明のノンリニアディジタル信号
処理回路は、高価な回路要素を用いずにリミフタに起因
する歪み成分を低減させることができる。
[Effects of the Invention] As described above, the nonlinear digital signal processing circuit of the present invention can reduce distortion components caused by limiters without using expensive circuit elements.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明のノンリニアディジタル信号処理回路の
構成図 第2図(a)〜(d)は第1図における信号波形図 第3図(a)、(b)は本発明のノンリニアディジタル
信号処理回路をノンリニア・エンファシス回路およびノ
ンリニア・デエンファシスに通用した第1実施例として
の回路図。 第4図は第3図(a)におけるディジタル信号補間回路
の第1実施例としての詳細回路図。 第5図は第4図のディジタル信号補間回路の信号処理動
作を示すグラフ。 第6図は第3図(a)におけるローパスフィルタの第1
実施例としての詳細回路図 第7図は第3図(a)におけるディジタル信号補間回路
の第2実施例としての詳細回路図第8図は第7図のディ
ジタル信号補間回路の信号処理動作を示すグラフ 第9図は第3図(a)におけるディジタル信号補間回路
の第3実施例としての詳細回路図。 第10図は第3図(a)におけるローパスフィルタの第
2実施例としての詳細回路図 第11図〜第13図は本発明のノンリニアディジタル信
号処理回路をノンリニア・エンファシス回路に適用した
第2〜第4実施例としての回路図第14図(a)、  
(b)は第3図(a)、  (b)の変形形態としての
ノンリニア・エンファシス回路およびノンリニア・デエ
ンファシス回路のブロック図。 第15図(a)、(b)は本発明のノンリニアディジタ
ル信号処理回路が適用されるVTRの信号記録処理系お
よび信号再生処理系の構成図。 第16図(a)、  (b)は第15図(a)、  (
b)に適用した従来のノンリニア・エンファシス回路お
よびノンリニア・デエンファシス回路の構成図 第17図(a)、(b)は第16図(a)における信号
処理を示すグラフである。 (符号の説明) 1・・・信号補間手段 2・・・リミッタ手段。 3 ・ ・ 4 ・ ・ 10 ・ ・ 10A ・ 11 ・ ・ 13 ・ ・ 15 ・ ・ 16 ・ ・ l 7 ・ ・ 20 ・ ・ 2OA ・ 21 ・ ・ 23 ・ ・ 24 ・ ・ 26 ・ ・ 27 ・ ・ ・ローパスフィルタ手段 ・信号間引手段 ・ノンリニア・エンファシス回路 ・高周波信号成分増加回路 ・HPF、12・・・信号補間回路 ・リミッタ 14・・・LPF ・信号間引回路。 ・係数乗算回路3 ・加算回路、1日・・・LPF ・ノンリニア・デエンファシス回路。 ・高周波信号成分低減回路。 ・加算回路、22・・・HPF。 ・信号補間回路。 ・リミッタ、25・・・LPF。 ・信号間引回路。 ・係数乗算回路。
FIG. 1 is a block diagram of a nonlinear digital signal processing circuit according to the present invention. FIGS. 2(a) to (d) are signal waveform diagrams in FIG. 1. FIGS. 3(a) and (b) are nonlinear digital signal processing circuits according to the present invention. FIG. 2 is a circuit diagram as a first embodiment in which the processing circuit is used as a non-linear emphasis circuit and a non-linear de-emphasis circuit. FIG. 4 is a detailed circuit diagram of a first embodiment of the digital signal interpolation circuit shown in FIG. 3(a). FIG. 5 is a graph showing the signal processing operation of the digital signal interpolation circuit of FIG. 4. Figure 6 shows the first part of the low-pass filter in Figure 3(a).
7 is a detailed circuit diagram as a second embodiment of the digital signal interpolation circuit in FIG. 3(a). FIG. 8 shows the signal processing operation of the digital signal interpolation circuit in FIG. 7. Graph FIG. 9 is a detailed circuit diagram as a third embodiment of the digital signal interpolation circuit in FIG. 3(a). FIG. 10 is a detailed circuit diagram of a second embodiment of the low-pass filter in FIG. 3(a). FIGS. Circuit diagram as the fourth embodiment FIG. 14(a),
(b) is a block diagram of a non-linear emphasis circuit and a non-linear de-emphasis circuit as a modification of FIGS. 3(a) and 3(b). FIGS. 15(a) and 15(b) are configuration diagrams of a signal recording processing system and a signal reproduction processing system of a VTR to which the nonlinear digital signal processing circuit of the present invention is applied. Figures 16(a) and (b) are shown in Figures 15(a) and (
FIGS. 17(a) and 17(b) are graphs showing the signal processing in FIG. 16(a). (Explanation of symbols) 1...Signal interpolation means 2...Limiter means. 3 ・ ・ 4 ・ ・ 10 ・ ・ 10A ・ 11 ・ ・ 13 ・ ・ 15 ・ ・ 16 ・ ・ l 7 ・ ・ 20 ・ ・ 2OA ・ 21 ・ ・ 23 ・ ・ 24 ・ ・ 26 ・ ・ 27 ・ ・ ・Low pass filter Means/Signal thinning means/Non-linear/emphasis circuit/High frequency signal component increasing circuit/HPF, 12...Signal interpolation circuit/Limiter 14...LPF/Signal thinning circuit.・Coefficient multiplication circuit 3 ・Addition circuit, 1 day...LPF ・Nonlinear de-emphasis circuit.・High frequency signal component reduction circuit. -Addition circuit, 22...HPF.・Signal interpolation circuit.・Limiter, 25...LPF.・Signal thinning circuit.・Coefficient multiplication circuit.

Claims (1)

【特許請求の範囲】 1、信号振幅を制限するリミッタを含みディジタル信号
を処理する回路において、 該リミッタの前段に、入力ディジタル信号を単位時間当
たりそのサンプル数の複数倍のサンプル数の信号に補間
する手段を備え、 該リミッタの後段に、該リミッタの出力の低周波数成分
を通過させるフィルタ手段、および、該フィルタ手段の
出力を単位時間当たり前記補間前のサンプル数に等しい
数の信号に間引く手段を備えたことを特徴とするノンリ
ニアディジタル信号処理回路。
[Claims] 1. In a circuit that processes a digital signal and includes a limiter that limits the signal amplitude, in a stage before the limiter, an input digital signal is interpolated into a signal whose number of samples is multiple times the number of samples per unit time. filter means for passing low frequency components of the output of the limiter, and means for thinning out the output of the filter means into a number of signals equal to the number of samples before interpolation per unit time. A nonlinear digital signal processing circuit characterized by comprising:
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766687A (en) * 1993-08-20 1995-03-10 Nippon Columbia Co Ltd Digital signal processor
US5512946A (en) * 1994-01-31 1996-04-30 Hitachi Denshi Kabushiki Kaisha Digital video signal processing device and TV camera device arranged to use it
JP2011023982A (en) * 2009-07-15 2011-02-03 Japan Radio Co Ltd Amplitude limiting circuit and digital processing apparatus
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