JPH04152618A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体デバイスの製造工程において。

半導体基板を識別するための基板へのナンバリング等の
表示に関し。

基板の裏面からも表示による識別が可能な方法を得るこ
とを目的とし。

半導体基板に絶縁膜を被覆し１表示領域の該絶縁膜、及
び該半導体基板を削って９表示を行う工程と、該半導体
基板の素子分離領域の該絶縁膜をエツチング除去し、該
絶縁膜をマスクとして、該半導体基板をエツチングし１
表示領域の溝、及び素子分離領域の溝を形成する工程と
９次いで、該半導体基板上に多結晶シリコン（ポリＳｉ
）膜を被着する工程と、該半導体基板の裏面を研削して
。

表示領域、並びに素子分離領域の該多結晶シリコン膜が
表出するまで、該半導体基板を薄くして。

素子形成領域を形成する工程とを含むように構成する。

［産業上の利用分野］ 本発明は、半導体デバイスの製造工程におし）て。

半導体基板を識別するための基板へのナン／Ｎ＃　ＩＪ
ソングの表示に関する。

近年、超ＬＳＩデバイスの高集積化、超微細イヒにとも
ない、ウェハプロセスＧこおし）ても様々な技術が開発
され、特に誘電体分離構造を持つデノくイスの製造では
、プロセスの途中工程におし）て、ウェハ基板の表と裏
が逆になり、ウエノへ表面に刻んだナンバリング等の表
示が見えなくなる場合力（ある。

このため、ロットやウエノ＼の管理上、ウエノｈ）。

ロセスの全工程において、ウエノ＼［１５３１１のため
の表示が見えることが要求されてし）る。

〔従来の技術〕

第２図は従来例の説明図である。

図において、９は半導体基板、　１０番よ表示領域。

１１は絶縁膜、１２は素子分離領域の溝、１３番よポＩ
ＪＳｉ膜、１４は素子分離領域である。

従来のウェハプロセスにおいては、管理上、第２図（ａ
）に示すように、ウェハ等の半導体基板９の一部にロッ
ト番号やウェハ番号、製造年月等を表示するナンバリン
グの表示領域１０を設け、このナンバリングを古くはダ
イヤモンドカッター。

現在ではレーザーによりウェハの表面の所定の場所に刻
印していた。

しかし、誘電体分離構造を持つデバイスの製造において
は、製造工程の途中で、第１図（ｅ）に示すように、ウ
ェハの表と裏が逆になるため、ウェハのナンバリングが
みえなくなる。

従って、ナンバリングが読み取れずに種々のプロセスで
ウェハを個々に管理する上で９色々と支障を来すという
問題がある。

現在は、そのために、ウェハのポリッシング後に、再び
ナンバリングを行っている。

〔発明が解決しようとする課題〕

しかし、ポリッシング後の再ナンバリング時には、ウェ
ハが薄くなっているために、ウェハのクラックや割れを
生し易く、また、ポリッシング後のウェハは薄くなって
いるために、ウェハの割れが生じやすい。

また　ナンバリングをしである表示領域以外のパターン
のできる素子のチップ部分にナンバリングを行ない、素
子間のパターンショートを起こしてナンバリングの跡を
残す方法もあるが、その部分は非常に信鯨性が悪くなる
という問題があった。

本発明は９以上の点を鑑み、基板の裏面からも表示によ
る識別が可能な方法を得ることを目的として提供される
ものである。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図において、１は半導体基板、２は絶縁膜、３は表示領
域、４は素子分離領域、５は表示領域の溝、６は素子分
離領域の溝、７はポリＳｉ膜、８は素子形成領域である
。

上記の問題点は、半導体基板のウェハプロセス工程にお
いて、基板表面にＳｉｎ、膜またはＳｉ３Ｎ、膜等の絶
縁膜を成長し、レーザー等で基板表面に表示を記入し、
素子分離用の溝と同時に表示部分にも溝を形成し、ポリ
Ｓｉ膜等の誘電体を積層し、基板の裏側から素子分離領
域の形成とともに１表示領域にポリＳｉ膜を表出させる
ことにより解決できる。

即ち１本発明の目的は、第１図（ａ）に示すように、半
導体基板１に絶縁膜２を被覆し２表示領域３の該絶縁膜
２．及び該半導体基板１を削って。

表示を行う工程と。

第１図（ｂ）に示すように、該半導体基板ｌの素子骨Ｍ
’ｐＭ域４の該絶縁膜２をエッチン、グ除去し。

該絶縁膜２をマスクとして、該半導体基板ｌをエツチン
グし１表示領域の溝５．及び素子分離領域の溝６を形成
する工程と。

次いで、第１図（ｃ）に示すように、該半導体基板１上
にポリＳｉ膜７を被着する工程と。

第１図（ｄ）に示すように、該半導体基板１の裏面を研
削して９表示領域３．並びに素子分離領域４の該ポリＳ
ｉ膜７が表出するまで、該半導体基板１を薄くシて、素
子形成領域８を形成する工程とを含むことにより達成さ
れる。

〔作用〕

このように、基板の表示のところも、素子分離と同様な
方法でエツチングし、ポリＳｉ膜を堆積して、基板を研
磨するため２表示が表出して、ナンバー等の表示を読む
ことができる。

〔実施例〕

第１図は本発明の原理説明図兼本発明の一実施例の説明
図である。

第１図（ａ）に示すように、半導体基板１として厚さが
６００μｍのシリコン（Ｓｉ）のウェハを使用し、基板
１の表面に絶縁膜２として、　Ｓｉ０ｇ膜を熱酸化法に
よって、　　６，０００人の厚さに被着する。

そして、　ＹＡＧ　レーザーにより、基板１の表面に１
２０μｍスポットのレーザービームでロフトナンバー等
の数字からなる表示領域を基板１枚当たり数秒で彫り込
む。

次に、苛性カリ（ＫＯＨ）のエツチング液を用い。

第１図（ｂ）に示すように、　Ｓｉウェハ１をＳｉｎ、
膜２をマスクとして、素子分離領域６の溝と、同時に表
示領域５の溝を、深さ６０μｍに形成する。

続いて、第１図（Ｃ）に示すように、Ｓｉウェハ１上の
Ｓｉｎ、膜２にポリＳｉ膜７の誘電体を４００μｍの厚
さに被着する。

そして、第１図（ｄ）に示すように、裏側からウェハ１
を１表示領域３ならびに素子分離領域４のポリＳｉ膜７
が表出するまで、研削・研磨して。

素子分離領域で各々が分離された４０μｍの厚さの素子
形成領域８を形成する。

第１図（ｅ）に示すように、基板１を表面に向けた時、
素子分離領域４とともに９表示領域３が明示され、ナン
バリングの数字が鮮明に読み取れる。

〔発明の効果〕

以上説明した様に１本発明によるナンバリングの表示は
、絶縁分離と同様な方法でエツチングし。

ポリＳｉ膜を堆積して、基板のウェハを研磨するため、
ナンバリングが表出して、ナンバーを容易に読み取るこ
とができる。

これにより、ウェハ等の半導体基板のマイクロクランク
を防止でき、基板の割れが減少し、再ナンバリング等の
工数が低減できる。

そのため、基板上の素子のパターンショートが防止され
、デバイスの信鯨性が向上する。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は従来例の説明図 である。 図において。 １は半導体基板、　　　２は絶縁膜。 ３は表示領域、　　　　４は素子分離領域。 ５は表示領域の溝、　　６は素子分離領域の溝。 ７はポリＳｉ膜、　　　　８は素子形成領域本虻ｇ月の
原１里説日月図 蔗 ■ 図

Claims (1)

1. 【特許請求の範囲】 半導体基板（１）に絶縁膜（２）を被覆し、表示領域（
   ３）の該絶縁膜（２）、及び該半導体基板（１）を削っ
   て、表示を行う工程と、 該半導体基板（１）の素子分離領域（４）の該絶縁膜（
   ２）をエッチング除去し、該絶縁膜（２）をマスクとし
   て、該半導体基板（１）をエッチングし、表示領域の溝
   （５）、及び素子分離領域の溝（６）を形成する工程と
   、次いで、該半導体基板（１）上に多結晶シリコン膜（
   ７）を被着する工程と、 該半導体基板（１）の裏面を研削して、表示領域（３）
   、並びに素子分離領域（４）の該多結晶シリコン膜（６
   ）が表出するまで、該半導体基板（１）を薄くして、素
   子形成領域（８）を形成する工程とを含むことを特徴と
   する半導体装置の製造方法。