JPH04152558A - 圧接型半導体装置 - Google Patents
圧接型半導体装置Info
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- JPH04152558A JPH04152558A JP2277451A JP27745190A JPH04152558A JP H04152558 A JPH04152558 A JP H04152558A JP 2277451 A JP2277451 A JP 2277451A JP 27745190 A JP27745190 A JP 27745190A JP H04152558 A JPH04152558 A JP H04152558A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明は、平形MO3−FETなどを実施対象とした圧
接型半導体装置の構成に関する。
接型半導体装置の構成に関する。
頭記の圧接型半導体装置は電流容量の大きな電力用半導
体装置に多く採用され、かつその構成も機種(MOS−
FET、GTOサイリスタなど)により多種多様である
。
体装置に多く採用され、かつその構成も機種(MOS−
FET、GTOサイリスタなど)により多種多様である
。
ここでMOS−FETを対象とした平形圧接構造の半導
体装置として、ドレイン電極面を下に向けてMOS−F
ETチップを金属基板上にマウントするとともに、該チ
ップと並置して金属基板上に絶縁物を介してソース、ゲ
ートの各圧接電極を搭載し、かつ各圧接電極と半導体素
子のソース。
体装置として、ドレイン電極面を下に向けてMOS−F
ETチップを金属基板上にマウントするとともに、該チ
ップと並置して金属基板上に絶縁物を介してソース、ゲ
ートの各圧接電極を搭載し、かつ各圧接電極と半導体素
子のソース。
ゲート端子との間をワイヤボンディングした構成のもの
が既に実施されている。かかる平形MO3−FETを用
いてモジュールを構成するには、前記金属基板をモジュ
ールの放熱板上に載置し、ソース、ゲートの各圧接電極
の上面に別な外部接続板を圧接するようにして実装され
る。なお、この実装状態では、圧接力が圧接電極にのみ
加わり、半導体素子のチップには圧接力は全く加わらな
い。
が既に実施されている。かかる平形MO3−FETを用
いてモジュールを構成するには、前記金属基板をモジュ
ールの放熱板上に載置し、ソース、ゲートの各圧接電極
の上面に別な外部接続板を圧接するようにして実装され
る。なお、この実装状態では、圧接力が圧接電極にのみ
加わり、半導体素子のチップには圧接力は全く加わらな
い。
ここで、従来の圧接型半導体装置では、通常の半導体モ
ジュールと同様に前記絶縁物にセラミック板を使用して
セラミック板と相手側部材との間を半田付けするように
している。具体的にはセラミツタ板の両面にあらかじめ
メタライズを施しておき、例えば予備半田、あるいは半
田シートなどを挟んでリフロー半田付は法により金属基
板と圧接電掘との間を接合するようにしている。
ジュールと同様に前記絶縁物にセラミック板を使用して
セラミック板と相手側部材との間を半田付けするように
している。具体的にはセラミツタ板の両面にあらかじめ
メタライズを施しておき、例えば予備半田、あるいは半
田シートなどを挟んでリフロー半田付は法により金属基
板と圧接電掘との間を接合するようにしている。
〔発明が解決しようとするill!I)ところで、前記
のように金属基板と圧接電極との間にセラミック板を介
在して半田接合した従来の圧接型半導体装置では次記の
ような問題点がある。
のように金属基板と圧接電極との間にセラミック板を介
在して半田接合した従来の圧接型半導体装置では次記の
ような問題点がある。
すなわち、金1[板上にセラミック板、圧接電極を積み
重ねた状態で半FB#けを行うと、金属とセラミンクと
の熱膨張差に起因した歪による反り。
重ねた状態で半FB#けを行うと、金属とセラミンクと
の熱膨張差に起因した歪による反り。
ないしは半田層の厚み不均一が原因で金属基板の板面と
圧接電極の端面との間で正確な平行度を保つことが極め
て困難である。
圧接電極の端面との間で正確な平行度を保つことが極め
て困難である。
一方、前記した半導体装置の組立体を圧接取付けする場
合に、前記のように金属基板とこの上に搭載した圧接電
極との間で正確な平行度が保たれてないと、 (1)加圧接触状態で圧接力が偏って均一に加わらない
ために、局部的に電気接触抵抗、熱抵抗にバラツキが生
じ、これが原因で半導体素子の動作特性が不安定となる
。
合に、前記のように金属基板とこの上に搭載した圧接電
極との間で正確な平行度が保たれてないと、 (1)加圧接触状態で圧接力が偏って均一に加わらない
ために、局部的に電気接触抵抗、熱抵抗にバラツキが生
じ、これが原因で半導体素子の動作特性が不安定となる
。
(2)セラミック板に加わる加圧力にも局部的にバラツ
キが生じ、これが基でセラミック板に曲げ応力が働いて
クラックが発生することがある。しかもセラミック板に
生じたクラックは絶縁耐圧を低下させるなど重大な欠陥
の原因となる。
キが生じ、これが基でセラミック板に曲げ応力が働いて
クラックが発生することがある。しかもセラミック板に
生じたクラックは絶縁耐圧を低下させるなど重大な欠陥
の原因となる。
本発明は上記の点にかんがみなされたものであり、従来
装置の構造一部を改良することにより、前記の欠点を解
消して高い借問性が確保できるようにした圧接型半導体
装置を提供することを目的とする。
装置の構造一部を改良することにより、前記の欠点を解
消して高い借問性が確保できるようにした圧接型半導体
装置を提供することを目的とする。
上記課題を解決するために、本発明の圧接型半導体装置
においては、絶縁物として金属基板と圧接電極との間、
ないし圧接電極同士の相互間に可撓性の絶縁シートを介
挿し、接着剤により絶縁シートを相手側部材に固着して
構成するものとする。
においては、絶縁物として金属基板と圧接電極との間、
ないし圧接電極同士の相互間に可撓性の絶縁シートを介
挿し、接着剤により絶縁シートを相手側部材に固着して
構成するものとする。
ここで、半導体素子がMOS−FETのように主電極と
制御電極を有する素子に対しては、半導体素子の主電極
、制御電極に接続した各圧接電極について、制m1tt
極の圧接電極を主電極の圧接電極の上に重ねて金属基板
上に搭載した構成とすることができる。
制御電極を有する素子に対しては、半導体素子の主電極
、制御電極に接続した各圧接電極について、制m1tt
極の圧接電極を主電極の圧接電極の上に重ねて金属基板
上に搭載した構成とすることができる。
また、前記した圧接電極の段積み構造において、半導体
素子に対するサージ吸収効果を得るために、金属基板と
生電極の圧接電極との間に介在した絶縁シートの誘電率
と、主電極の圧接電極と制御電橋の圧接電極との間に介
在した絶縁シートの誘電率を変えて静電容量の協調を図
ることもできるや〔作用〕 上記の構成における可撓性の絶縁シートとしては、例え
ば厚さ0゜1m程度のポリエステルフィルム、あるいは
ポリイミドフィルムなどの耐熱、耐電圧2機械強度に優
れたシート材料が使用される。
素子に対するサージ吸収効果を得るために、金属基板と
生電極の圧接電極との間に介在した絶縁シートの誘電率
と、主電極の圧接電極と制御電橋の圧接電極との間に介
在した絶縁シートの誘電率を変えて静電容量の協調を図
ることもできるや〔作用〕 上記の構成における可撓性の絶縁シートとしては、例え
ば厚さ0゜1m程度のポリエステルフィルム、あるいは
ポリイミドフィルムなどの耐熱、耐電圧2機械強度に優
れたシート材料が使用される。
そして半導体装置の組立時には、絶縁シートの両面に接
着剤を塗布した上で、該絶縁シートを金属基板と圧接電
極との間、ないし圧接電極同士の相互間に介挿し、さら
に金属基板と圧接電極との間で正確な平行度を保つよう
に組立体を加圧保持した状態で接着剤を硬化する。これ
により、金属基板と金属基板上に搭載した圧接電極と・
の間で正値な平行度が確保され、半導体装置を圧接取付
けした状態では外部から加えた圧接力が金属基板、圧接
電極面に対して均等に加わるようになる。
着剤を塗布した上で、該絶縁シートを金属基板と圧接電
極との間、ないし圧接電極同士の相互間に介挿し、さら
に金属基板と圧接電極との間で正確な平行度を保つよう
に組立体を加圧保持した状態で接着剤を硬化する。これ
により、金属基板と金属基板上に搭載した圧接電極と・
の間で正値な平行度が確保され、半導体装置を圧接取付
けした状態では外部から加えた圧接力が金属基板、圧接
電極面に対して均等に加わるようになる。
ここで、前記絶縁シートの誘電率を適宜に選定して金属
基板−圧接電極間の静電容量を調整することにより、ス
ナバ回路と同様な機能を持たせて外部から印加されるサ
ージを半導体素子のサージ耐力以下に吸収制限できる。
基板−圧接電極間の静電容量を調整することにより、ス
ナバ回路と同様な機能を持たせて外部から印加されるサ
ージを半導体素子のサージ耐力以下に吸収制限できる。
また、特にMOSFETのように主電極(ソース2 ド
レイン)、制御電極(ゲート)を有するものでは、主電
極、制御電極に対応する各圧接電極のうち、主電極側の
圧接IE極を制御t極側の圧接電極の上に重ねて金属基
板上に段積み式に搭載し、かつ金属基板、各圧接電極の
間に介挿した絶縁シートの誘電率を個々に選定して静電
容量の協調を図ることにより、制御′g1極間(ゲート
−ドレイン)の寄生容量による動作特性への影響を最小
限に抑えつつ、主電揚間(ソース−ドレイン)で高いサ
ージ1収効果を得ることが可能である。
レイン)、制御電極(ゲート)を有するものでは、主電
極、制御電極に対応する各圧接電極のうち、主電極側の
圧接IE極を制御t極側の圧接電極の上に重ねて金属基
板上に段積み式に搭載し、かつ金属基板、各圧接電極の
間に介挿した絶縁シートの誘電率を個々に選定して静電
容量の協調を図ることにより、制御′g1極間(ゲート
−ドレイン)の寄生容量による動作特性への影響を最小
限に抑えつつ、主電揚間(ソース−ドレイン)で高いサ
ージ1収効果を得ることが可能である。
以下本発明の実施例を図面に基づいて説明する。
第1図、第2図は平形MO3−FETの実施例であり、
図において、1は半導体素子(MOSFETのチップ)
、2は複数個の半導体素子lを分散してマウントした金
r/X基板(MOS−FETのドレイン外部電極を兼ね
ている)、3.4は半導体素子1と並べて金属基板2の
中央部分に一括して段積み式に搭載したソース、ゲート
の圧接電極、5.6は金属基板2と圧接電極3との間、
および圧接電極3と4との間に介挿した絶縁シート(例
えば厚さ0.1n程度のポリエステルフィルム。
図において、1は半導体素子(MOSFETのチップ)
、2は複数個の半導体素子lを分散してマウントした金
r/X基板(MOS−FETのドレイン外部電極を兼ね
ている)、3.4は半導体素子1と並べて金属基板2の
中央部分に一括して段積み式に搭載したソース、ゲート
の圧接電極、5.6は金属基板2と圧接電極3との間、
および圧接電極3と4との間に介挿した絶縁シート(例
えば厚さ0.1n程度のポリエステルフィルム。
あるいはポリイミドフィルムなどの耐熱、耐電圧。
機械強度に優れたシート)、7は絶縁シート5゜6と相
手側部材とを固着した接着剤である。
手側部材とを固着した接着剤である。
ここで、前記の圧接電極3.4のうち、上段側に並ぶゲ
ートの圧接電極4は図示のようにソースの圧接電8i1
3の中央切欠部に没入する形で積み重ねてあり、かつ圧
接電極3と4はその上端面が面一に並ぶような高さ寸法
に設定されている。また、圧接電極3.4はそれぞれア
ルミワイヤ8.9を介してMOS−FETのソース端子
、ゲート端子にワイヤボンディングされている。
ートの圧接電極4は図示のようにソースの圧接電8i1
3の中央切欠部に没入する形で積み重ねてあり、かつ圧
接電極3と4はその上端面が面一に並ぶような高さ寸法
に設定されている。また、圧接電極3.4はそれぞれア
ルミワイヤ8.9を介してMOS−FETのソース端子
、ゲート端子にワイヤボンディングされている。
かかる半導体装置の組立体は放熱板と外部接続板との間
に挟持して圧接保持される。また、この圧接取付けの実
装状態では、第1図の矢印で表すように金属基板2の下
面、各圧接電8i3,4の上面に外部からの圧接力が加
わる。
に挟持して圧接保持される。また、この圧接取付けの実
装状態では、第1図の矢印で表すように金属基板2の下
面、各圧接電8i3,4の上面に外部からの圧接力が加
わる。
この場合に、金属基板2と圧接電極3との間および圧接
電極3と圧接t8i4の間に介在させた絶縁物として前
記のように極薄く可撓性の絶縁シート56を採用し、金
属基板2と圧接電極34との平行度を保って加圧保持し
た状態で接着剤7を硬化させたことにより、金属基板2
と圧接電極3,4との平行度が確保されるので外部から
の圧接力が圧接面に対し均一に加わる。また、セラミッ
クの絶縁板を使用しないので、クラック発生。
電極3と圧接t8i4の間に介在させた絶縁物として前
記のように極薄く可撓性の絶縁シート56を採用し、金
属基板2と圧接電極34との平行度を保って加圧保持し
た状態で接着剤7を硬化させたことにより、金属基板2
と圧接電極3,4との平行度が確保されるので外部から
の圧接力が圧接面に対し均一に加わる。また、セラミッ
クの絶縁板を使用しないので、クラック発生。
絶縁の耐圧低下のおそれもない。
また、図示実施例のように圧接電極3と4を段積みして
金属基Fi、2の中央部分に集中的に搭載し、かつその
周域に分散して半導体素子lのチップを対称的に配置し
たことにより、圧接lit極3,4と各半導体素子lと
の間を相互接続するワイヤ8゜9が同し長さで最短寸法
となり、これにより配線インダクタンスの影響を殆ど無
視し得る程度に低めることができる。
金属基Fi、2の中央部分に集中的に搭載し、かつその
周域に分散して半導体素子lのチップを対称的に配置し
たことにより、圧接lit極3,4と各半導体素子lと
の間を相互接続するワイヤ8゜9が同し長さで最短寸法
となり、これにより配線インダクタンスの影響を殆ど無
視し得る程度に低めることができる。
なお、絶縁シート3,4についての誘電率を適宜に選定
して外部電極間(ソース、ドレイン間)の静電容量を調
整することにより、スナバ回路を付加したと同様に、外
部から印加されるサージを吸収して半導体素子1のサー
ジ耐力以下に制限することも可能である。また、特にM
OS−FETに適用した図示実施例の構造(ゲートの圧
接電極4を上に並べて圧接;極3と4を金属基板2の上
に段積みした構造)で、絶庫(シート3と4の誘電率を
個別に変えて静電容量のIXA調を閏ることにより、ゲ
ート−ドレイン間の寄生容置を最小限に抑えつつ、ソー
スートジノイン間で高いサージ吸収効果が得られる。こ
のシージ吸収効果は特に高周波仕様の半導体装置に対し
て有効に働く。
して外部電極間(ソース、ドレイン間)の静電容量を調
整することにより、スナバ回路を付加したと同様に、外
部から印加されるサージを吸収して半導体素子1のサー
ジ耐力以下に制限することも可能である。また、特にM
OS−FETに適用した図示実施例の構造(ゲートの圧
接電極4を上に並べて圧接;極3と4を金属基板2の上
に段積みした構造)で、絶庫(シート3と4の誘電率を
個別に変えて静電容量のIXA調を閏ることにより、ゲ
ート−ドレイン間の寄生容置を最小限に抑えつつ、ソー
スートジノイン間で高いサージ吸収効果が得られる。こ
のシージ吸収効果は特に高周波仕様の半導体装置に対し
て有効に働く。
〔発明の効果]
本発明による圧接型半導体装万は、以上説明したように
構成されているので、次記の効果を奏する。
構成されているので、次記の効果を奏する。
金属基板と圧接電極との間に介在させた絶縁物として可
撓性の絶縁シートを用い、かつ該絶縁シートを接着剤で
相手側部材に固着するようにしたので、金属基板と圧接
tiとの間の平行度を確保して圧接取付けの際の加圧力
を均等に加えることができ、これにより半導体素子の動
作特性が安定して圧接型半導体装置の信絃性が向上する
。
撓性の絶縁シートを用い、かつ該絶縁シートを接着剤で
相手側部材に固着するようにしたので、金属基板と圧接
tiとの間の平行度を確保して圧接取付けの際の加圧力
を均等に加えることができ、これにより半導体素子の動
作特性が安定して圧接型半導体装置の信絃性が向上する
。
また、実施例のように制御電極付き半導体素子に対して
は、主電極、制御電極の圧接電極を段積みして金属基板
の中央に一括搭載し、かつその周域に半導体素子を対称
的に配列した構成により、圧接電極と各半導体素子との
間を相互接続するワイヤを最短寸法として配線インダク
タンスの影響を殆どなくすことができる。
は、主電極、制御電極の圧接電極を段積みして金属基板
の中央に一括搭載し、かつその周域に半導体素子を対称
的に配列した構成により、圧接電極と各半導体素子との
間を相互接続するワイヤを最短寸法として配線インダク
タンスの影響を殆どなくすことができる。
さらに、前記構成における各圧接電極に介在させた絶縁
シートについて、その誘電率を適宜に選定して電極間の
静電容量を調整することにより、外部から印加されるサ
ージを半導体素子のサージ耐力以下に吸収制限する効果
も得られる。
シートについて、その誘電率を適宜に選定して電極間の
静電容量を調整することにより、外部から印加されるサ
ージを半導体素子のサージ耐力以下に吸収制限する効果
も得られる。
第1図、第2図はそれぞれ本発明実施例の構成断面図、
および平面図である。 1:半導体素子、2;金属基板、3.4:圧接第1図 第2図
および平面図である。 1:半導体素子、2;金属基板、3.4:圧接第1図 第2図
Claims (1)
- 【特許請求の範囲】 1)半導体素子をマウントした金属基板上に絶縁物を介
して外部接続用の圧接電極を並置搭載し、かつ該圧接電
極と半導体素子の端子との間をワイヤボンディングした
圧接型半導体装置において、前記絶縁物として金属基板
と圧接電極との間、ないし圧接電極同士の相互間に可撓
性の絶縁シートを介挿し、接着剤により絶縁シートを相
手側部材に固着したことを特徴とする圧接型半導体装置
。 2)請求項1に記載の半導体装置において、半導体素子
が主電極と制御電極を有する素子であり、該半導体素子
の主電極、制御電極に接続した各圧接電極が、制御電極
の圧接電極を主電極の圧接電極の上に重ねて金属基板上
に搭載されていることを特徴とする圧接型半導体装置。 3)請求項2に記載の半導体装置において、金属基板と
主電極の圧接電極との間に介在した絶縁シートの誘電率
と、主電極の圧接電極と制御電極の圧接電極との間に介
在した絶縁シートの誘電率が異なることを特徴とする圧
接型半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2277451A JPH04152558A (ja) | 1990-10-16 | 1990-10-16 | 圧接型半導体装置 |
US07/773,407 US5233503A (en) | 1990-10-16 | 1991-10-09 | Pressure-contact type semiconductor device |
GB9121604A GB2249665B (en) | 1990-10-16 | 1991-10-11 | Pressure-contact type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2277451A JPH04152558A (ja) | 1990-10-16 | 1990-10-16 | 圧接型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04152558A true JPH04152558A (ja) | 1992-05-26 |
Family
ID=17583764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2277451A Pending JPH04152558A (ja) | 1990-10-16 | 1990-10-16 | 圧接型半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5233503A (ja) |
JP (1) | JPH04152558A (ja) |
GB (1) | GB2249665B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3003452B2 (ja) * | 1993-04-08 | 2000-01-31 | 富士電機株式会社 | 二つの導体の導通接触構造 |
DE19543920C2 (de) * | 1995-11-24 | 2000-11-16 | Eupec Gmbh & Co Kg | Leistungshalbleiter-Modul |
JPH1194863A (ja) * | 1997-09-12 | 1999-04-09 | Nikon Corp | カンチレバー及びその製造方法 |
JP2003188262A (ja) * | 2001-12-14 | 2003-07-04 | Mitsubishi Electric Corp | 半導体素子 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4489364A (en) * | 1981-12-31 | 1984-12-18 | International Business Machines Corporation | Chip carrier with embedded engineering change lines with severable periodically spaced bridging connectors on the chip supporting surface |
US4546413A (en) * | 1984-06-29 | 1985-10-08 | International Business Machines Corporation | Engineering change facility on both major surfaces of chip module |
-
1990
- 1990-10-16 JP JP2277451A patent/JPH04152558A/ja active Pending
-
1991
- 1991-10-09 US US07/773,407 patent/US5233503A/en not_active Expired - Fee Related
- 1991-10-11 GB GB9121604A patent/GB2249665B/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2249665A (en) | 1992-05-13 |
GB2249665B (en) | 1994-10-12 |
GB9121604D0 (en) | 1991-11-27 |
US5233503A (en) | 1993-08-03 |
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