JPH04150055A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH04150055A JPH04150055A JP27557290A JP27557290A JPH04150055A JP H04150055 A JPH04150055 A JP H04150055A JP 27557290 A JP27557290 A JP 27557290A JP 27557290 A JP27557290 A JP 27557290A JP H04150055 A JPH04150055 A JP H04150055A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- protrusion
- positioning
- package
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims description 4
- 238000007689 inspection Methods 0.000 claims description 3
- 238000005452 bending Methods 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体パッケージの形状に関するものである
。
。
[発明の概要]
本発明は、半導体パッケージの一部分に、溝や穴、突起
をもたせた形状にする事により、ハンドリング時の半導
体パッケージの位置決めを容易に行えるようにする。
をもたせた形状にする事により、ハンドリング時の半導
体パッケージの位置決めを容易に行えるようにする。
[従来の技術]
従来、半導体パッケージの組立、検査、実装工程におい
て、半導体パッケージをハンドリングする際、第7図に
示す、従来の半導体パッケージでは、位置決めが必要な
場合、モールド部1や、リード2を規制し、位置決めを
行っていた。
て、半導体パッケージをハンドリングする際、第7図に
示す、従来の半導体パッケージでは、位置決めが必要な
場合、モールド部1や、リード2を規制し、位置決めを
行っていた。
[発明が解決しようとする課題]
かかる従来形状の半導体パッケージを位置決めする際に
、半導体パッケージのモールド部のパリによる寸法のば
らつきのための位置決め不良やリード曲がりなどの、品
質上の大きな問題が、発生する事になる。そのためモー
ルド部のパリの管理や、ハンドリング後のリードの外観
検査が必要であった。
、半導体パッケージのモールド部のパリによる寸法のば
らつきのための位置決め不良やリード曲がりなどの、品
質上の大きな問題が、発生する事になる。そのためモー
ルド部のパリの管理や、ハンドリング後のリードの外観
検査が必要であった。
本発明は、かかる従来の問題を解決し、半導体パッケー
ジのハンドリング時の位置決めが、容易に行えるように
するものである。
ジのハンドリング時の位置決めが、容易に行えるように
するものである。
[課題を解決するための手段]
本発明は、半導体パッケージのモールド部、または、リ
ードフレームの一部に、溝や突起、穴を設ける事を特徴
とする。
ードフレームの一部に、溝や突起、穴を設ける事を特徴
とする。
[実施例]
本発明の一実施例を第1図を用いて説明する。
第1図は、本発明の突起付き半導体パッケージの斜視図
である。突起3は、リードフレームの一部で、°リード
フレームをプレスにより形成する際に同時に形成される
ため、リード2との位置精度はプレス精度によるもので
、非常に高精度のものが得られる。このため、本発明に
よる半導体パッケージを位置決めする場合、第2図に示
すように、突起3を規制する、位置決め用治具4を利用
する事により、高精度な位置決めが、簡単に行える。
である。突起3は、リードフレームの一部で、°リード
フレームをプレスにより形成する際に同時に形成される
ため、リード2との位置精度はプレス精度によるもので
、非常に高精度のものが得られる。このため、本発明に
よる半導体パッケージを位置決めする場合、第2図に示
すように、突起3を規制する、位置決め用治具4を利用
する事により、高精度な位置決めが、簡単に行える。
第3図は、かかる突起3を、モールド部1に設けた実施
例である。また第4図に、突起の代わりに溝5を設けた
実施例を示し、第5図には、モールド部1に、穴6を設
けた実施例を示す。この実施例の場合、位置決め用のビ
ン7を挿入する事により、位置決めを行う。
例である。また第4図に、突起の代わりに溝5を設けた
実施例を示し、第5図には、モールド部1に、穴6を設
けた実施例を示す。この実施例の場合、位置決め用のビ
ン7を挿入する事により、位置決めを行う。
第61!1illに示す実施例は、モールド部1の底面
もしくは上面に、突起3を設ける事により、自重滑走さ
せるハンドリング方式の際の、ガイド8で規制すること
により、リード曲がり等の品質上の問題を解決したハン
ドリングが行える。
もしくは上面に、突起3を設ける事により、自重滑走さ
せるハンドリング方式の際の、ガイド8で規制すること
により、リード曲がり等の品質上の問題を解決したハン
ドリングが行える。
[発明の効果]
本発明によれば、半導体パッケージの組立、検査、実装
工程において、半導体パッケージの位置決めが必要にな
る場合に、リードに非接触で、そのうえ、精度の高い位
置決めが可能となる。
工程において、半導体パッケージの位置決めが必要にな
る場合に、リードに非接触で、そのうえ、精度の高い位
置決めが可能となる。
第1図は、リードフレームの一部に、モールド部より突
出する突起部を設けた半導体パッケージの斜視図である
。 第2図は、かかる発明の位置決め治具の斜視図である。 第3図は、モールド部に突起を設けた半導体パッケージ
の斜視図である。 第4図は、モールド部に溝を設けた半導体パッケージの
斜視図である。 第5図は、モールド部に穴を設けた半導体パッケージの
斜視図である。 第6図は、モールド部底面に、レール状の突起を設けた
半導体パッケージの斜視図である。 第7図は、現状の半導体パッケージの斜視図である。 1 ・ 3・ 4 ・ 5 ・ 6 ・ 7 ・ 8 ・ モールド部 リード 突起部 位置決め治具 溝部 穴 位置決め用ピン ガイド 以上 第 図 ] 鷺 囚 コ 鯖 図 第40 第5図 犠6図 劉 図
出する突起部を設けた半導体パッケージの斜視図である
。 第2図は、かかる発明の位置決め治具の斜視図である。 第3図は、モールド部に突起を設けた半導体パッケージ
の斜視図である。 第4図は、モールド部に溝を設けた半導体パッケージの
斜視図である。 第5図は、モールド部に穴を設けた半導体パッケージの
斜視図である。 第6図は、モールド部底面に、レール状の突起を設けた
半導体パッケージの斜視図である。 第7図は、現状の半導体パッケージの斜視図である。 1 ・ 3・ 4 ・ 5 ・ 6 ・ 7 ・ 8 ・ モールド部 リード 突起部 位置決め治具 溝部 穴 位置決め用ピン ガイド 以上 第 図 ] 鷺 囚 コ 鯖 図 第40 第5図 犠6図 劉 図
Claims (1)
- 半導体パッケージにおいて、組立、検査、実装工程のハ
ンドリング時に、半導体パッケージの位置決めを容易に
するための、溝や穴、突起を有する形状を特徴とした半
導体パッケージ
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27557290A JPH04150055A (ja) | 1990-10-15 | 1990-10-15 | 半導体パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27557290A JPH04150055A (ja) | 1990-10-15 | 1990-10-15 | 半導体パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04150055A true JPH04150055A (ja) | 1992-05-22 |
Family
ID=17557324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27557290A Pending JPH04150055A (ja) | 1990-10-15 | 1990-10-15 | 半導体パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04150055A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04334048A (ja) * | 1991-05-09 | 1992-11-20 | Nec Kyushu Ltd | 半導体装置用パッケージ |
WO1997045869A1 (fr) * | 1996-05-30 | 1997-12-04 | Advantest Corporation | Montage de semi-conducteurs et prise pour dispositif |
WO2001026432A1 (en) * | 1999-10-01 | 2001-04-12 | Seiko Epson Corporation | Wiring board, semiconductor device and method of producing, testing and packaging the same, and circuit board and electronic equipment |
-
1990
- 1990-10-15 JP JP27557290A patent/JPH04150055A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04334048A (ja) * | 1991-05-09 | 1992-11-20 | Nec Kyushu Ltd | 半導体装置用パッケージ |
WO1997045869A1 (fr) * | 1996-05-30 | 1997-12-04 | Advantest Corporation | Montage de semi-conducteurs et prise pour dispositif |
WO2001026432A1 (en) * | 1999-10-01 | 2001-04-12 | Seiko Epson Corporation | Wiring board, semiconductor device and method of producing, testing and packaging the same, and circuit board and electronic equipment |
US6867496B1 (en) | 1999-10-01 | 2005-03-15 | Seiko Epson Corporation | Interconnect substrate, semiconductor device, methods of fabricating, inspecting, and mounting the semiconductor device, circuit board, and electronic instrument |
US7009293B2 (en) | 1999-10-01 | 2006-03-07 | Seiko Epson Corporation | Interconnect substrate, semiconductor device, methods of fabricating, inspecting, and mounting the semiconductor device, circuit board, and electronic instrument |
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