JPH0414878A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0414878A JPH0414878A JP11938690A JP11938690A JPH0414878A JP H0414878 A JPH0414878 A JP H0414878A JP 11938690 A JP11938690 A JP 11938690A JP 11938690 A JP11938690 A JP 11938690A JP H0414878 A JPH0414878 A JP H0414878A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関するものである。
第２図ｉａ＋、 （ｂｌは従来の半導体装置の製造方法
を示す工程図である。第２図（ａ）、 （ｂ）において
、（１）はＰ型基板、（２）はＮ゛ドレイン領域（３）
はＮ゛ソース領域（４）はドーズ量の多いイオン注入、
（５）はゲート酸化膜、（６）はゲート電極である。
を示す工程図である。第２図（ａ）、 （ｂ）において
、（１）はＰ型基板、（２）はＮ゛ドレイン領域（３）
はＮ゛ソース領域（４）はドーズ量の多いイオン注入、
（５）はゲート酸化膜、（６）はゲート電極である。
次に動作について説明する。まず第２図（ａ）に示すよ
うに、垂直な段差を有する半導体基板（１１に、垂直方
向にソース・ドレイン拡散層ｆ２）、 （３）を形成す
るための不純物イオン（４）を注入する。
うに、垂直な段差を有する半導体基板（１１に、垂直方
向にソース・ドレイン拡散層ｆ２）、 （３）を形成す
るための不純物イオン（４）を注入する。
次に第２図（ｂｌに示すように、熱処理を行うことによ
り、図示下側のｎ゛層（３）を横方向に拡散した後、ゲ
ート酸化膜（４）、ゲート電極（５）を形成する。
り、図示下側のｎ゛層（３）を横方向に拡散した後、ゲ
ート酸化膜（４）、ゲート電極（５）を形成する。
このように構成された半導体装置は、ゲート電極（６）
に正の電圧か印加されると、ゲート酸化膜（５）の横の
シリコン側壁が反転しチャネルが形成され、ソース拡散
層（３）とドレイン拡散層（２）がつながって、トラン
ジスタかオン状態になり、スイッチング動作を行う。
に正の電圧か印加されると、ゲート酸化膜（５）の横の
シリコン側壁が反転しチャネルが形成され、ソース拡散
層（３）とドレイン拡散層（２）がつながって、トラン
ジスタかオン状態になり、スイッチング動作を行う。
従来の半導体装置は以上のように構成されているので、
高速化のためにチャネル長を短くすれば、ドレイン近傍
に高電界がががり、ホットエレクトロン現象を起こすな
との問題点があった。また、平面形のＬＤＤ構造ではソ
ース側にも薄い拡散層か形成され、高抵抗領域として作
用し、電流駆動力を低下するなとの問題点かあった。
高速化のためにチャネル長を短くすれば、ドレイン近傍
に高電界がががり、ホットエレクトロン現象を起こすな
との問題点があった。また、平面形のＬＤＤ構造ではソ
ース側にも薄い拡散層か形成され、高抵抗領域として作
用し、電流駆動力を低下するなとの問題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、シリコン側壁にチャネルを有するＭＯＳＦＥ
Ｔにおいて、ＬＤＤ構造を構成し、電流駆動力の高い半
導体装置を得ることかできる半導体装置の製造方法を得
ることを目的とする。
たもので、シリコン側壁にチャネルを有するＭＯＳＦＥ
Ｔにおいて、ＬＤＤ構造を構成し、電流駆動力の高い半
導体装置を得ることかできる半導体装置の製造方法を得
ることを目的とする。
この発明に係る半導体装置の製造方法は、垂直方向に段
差のある半導体基板において、不純物を低いドーズ量で
、垂直に高い打込エネルギーてイオン注入する一工程と
、同じ方向に高い不純物ドーズ量で、低い打込エネルギ
ーでイオン注入するようにしたものである。
差のある半導体基板において、不純物を低いドーズ量で
、垂直に高い打込エネルギーてイオン注入する一工程と
、同じ方向に高い不純物ドーズ量で、低い打込エネルギ
ーでイオン注入するようにしたものである。
この発明における半導体装置の製造方法は、イオン注入
工程において異なるドーズ量と、異なる打込エネルギー
でイオン注入するため、縦方向にＬＤＤ構造を形成する
ことかできる。
工程において異なるドーズ量と、異なる打込エネルギー
でイオン注入するため、縦方向にＬＤＤ構造を形成する
ことかできる。
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（ｃ’）はこの発明の一実施例による半導体
装置の製造方法を工程順に示す工程図である。第１図（
ａ）〜（Ｃ）において、（１１〜（６）は従来のものと
同様のため説明を省略する。（７）はドーズ量の少ない
イオン注入、（８）はＮ−ドレイン領域、（９）はＮ−
ソース領域である。
図（ａ）〜（ｃ’）はこの発明の一実施例による半導体
装置の製造方法を工程順に示す工程図である。第１図（
ａ）〜（Ｃ）において、（１１〜（６）は従来のものと
同様のため説明を省略する。（７）はドーズ量の少ない
イオン注入、（８）はＮ−ドレイン領域、（９）はＮ−
ソース領域である。
次に動作について説明する。まず第１図（ａ）に示すよ
うに、垂直に段差のある半導体基板（１）に、１０”／
ｃｄ程度の高いドーズ量で、砒素等のＮ型不純物を５０
ＫｅＶ程の低い打込エネルギーで垂直方向に第１のイオ
ン注入（４）を行い、ｎ１層ｆ２＋、 （３）を形成す
る。
うに、垂直に段差のある半導体基板（１）に、１０”／
ｃｄ程度の高いドーズ量で、砒素等のＮ型不純物を５０
ＫｅＶ程の低い打込エネルギーで垂直方向に第１のイオ
ン注入（４）を行い、ｎ１層ｆ２＋、 （３）を形成す
る。
次に、第１図ｆｂｌのように、熱処理を行いｎ°層（３
）を横方向に拡散する。次に前記第１のイオン注入（４
）と同じ方向で、１０′３／ｄ程度の低いドーズ量で、
砒素等のＮ型不純物を１００ＫｅＶ程の高い打込エネル
ギーで第２のイオン注入（７）を行い、ｎ−層（８）７
（９）を形成する。
）を横方向に拡散する。次に前記第１のイオン注入（４
）と同じ方向で、１０′３／ｄ程度の低いドーズ量で、
砒素等のＮ型不純物を１００ＫｅＶ程の高い打込エネル
ギーで第２のイオン注入（７）を行い、ｎ−層（８）７
（９）を形成する。
次に第１図（Ｃ）のように、ゲート酸化膜（５）を形成
し、ゲート電極（６）を形成する。
し、ゲート電極（６）を形成する。
この発明による半導体装置の製造方法によって得られた
半導体装置は、側壁にチャネルを有するＭＯＳＦＥＴに
おいて、ドレイン側にのみＬＤＤ構造（８）を形成する
ことかできる。
半導体装置は、側壁にチャネルを有するＭＯＳＦＥＴに
おいて、ドレイン側にのみＬＤＤ構造（８）を形成する
ことかできる。
またこの発明における半導体装置は、ドレイン側の薄い
ｎ−拡散層（８）により、高電界を抑え、ホットエレク
トロン現象を防ぐことができ、ソース側には薄い拡散層
（３）か形成されるか、ＭＯＳＦＥＴの動作には直接関
わらないので、高抵抗領域とならず、電流駆動力を太き
（することかてきる。
ｎ−拡散層（８）により、高電界を抑え、ホットエレク
トロン現象を防ぐことができ、ソース側には薄い拡散層
（３）か形成されるか、ＭＯＳＦＥＴの動作には直接関
わらないので、高抵抗領域とならず、電流駆動力を太き
（することかてきる。
以上のように、この発明によればドーズ量および、打込
エネルギーか異なるように、第１と第２のイオン注入を
行うので、基板側壁にチャネルを有し、ドレイン側のみ
薄いドープ層を形成する。
エネルギーか異なるように、第１と第２のイオン注入を
行うので、基板側壁にチャネルを有し、ドレイン側のみ
薄いドープ層を形成する。
これによって、電流駆動力の高い半導体装置を得ること
ができる。
ができる。
第１図（ａｌ〜（Ｃ）はこの発明の一実施例による半導
体装置の製造方法を断面で示す工程図、第２図（副、
（ｂ）は従来の半導体装置の製造方法を断面で示す工程
図である。 図において、（１）はｐ型基板、（２）はＮ゛ドレイン
領域（３）はＮ゛ソース領域（４）は第１のイオン注入
、（５）はゲート酸化膜、（６）はゲート電極、（７）
は第２のイオン注入、（８）はＮ−ドレイン領域、（９
）はＮソース領域である。 なお、図中、同一符号は同一、又は相当部分を示す。
体装置の製造方法を断面で示す工程図、第２図（副、
（ｂ）は従来の半導体装置の製造方法を断面で示す工程
図である。 図において、（１）はｐ型基板、（２）はＮ゛ドレイン
領域（３）はＮ゛ソース領域（４）は第１のイオン注入
、（５）はゲート酸化膜、（６）はゲート電極、（７）
は第２のイオン注入、（８）はＮ−ドレイン領域、（９
）はＮソース領域である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 垂直方向に段差のある半導体基板に、不純物を低いド
ーズ量で前記半導体基板に垂直に高い打込エネルギーで
第１のイオン注入する工程と、上記工程とほぼ同一の方
向に不純物を高いドーズ量で低い打込エネルギーで第２
のイオン注入する工程を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11938690A JP2830366B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11938690A JP2830366B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414878A true JPH0414878A (ja) | 1992-01-20 |
| JP2830366B2 JP2830366B2 (ja) | 1998-12-02 |
Family
ID=14760217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11938690A Expired - Fee Related JP2830366B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830366B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552445A2 (en) * | 1992-01-24 | 1993-07-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US5393992A (en) * | 1991-12-28 | 1995-02-28 | Nec Corporation | Semiconductor thin film transistor with gate controlled offset portion |
-
1990
- 1990-05-08 JP JP11938690A patent/JP2830366B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393992A (en) * | 1991-12-28 | 1995-02-28 | Nec Corporation | Semiconductor thin film transistor with gate controlled offset portion |
| EP0552445A2 (en) * | 1992-01-24 | 1993-07-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| EP0552445A3 (ja) * | 1992-01-24 | 1994-01-05 | Mitsubishi Electric Corp | |
| US5550396A (en) * | 1992-01-24 | 1996-08-27 | Mitsubishi Denki Kabushiki Kaisha | Vertical field effect transistor with a trench structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830366B2 (ja) | 1998-12-02 |
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Legal Events
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|---|---|---|---|
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