JPH0414850A - Semiconductor device and its preparation - Google Patents
Semiconductor device and its preparationInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はダイレクトコンタクト構造を有する半導体装
置及びその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device having a direct contact structure and a method for manufacturing the same.
第２Ａ図ないし第２Ｃ図はダイレクトコンタクト構造を
有する従来の半導体装置の製造方法を示す断面工程図で
ある。Ｐ型基板あるいはＰ型ウェルであるＰ型半導体層
１上の所定位置にボロンＢなどのＰ型不純物を注入した
後、その注入した場所のみを選択酸化することにより、
フィールド酸化膜２とＰ＋型アイソレーション層３を形
成する。FIGS. 2A to 2C are cross-sectional process diagrams showing a conventional method of manufacturing a semiconductor device having a direct contact structure. After implanting a P-type impurity such as boron B into a predetermined position on the P-type semiconductor layer 1, which is a P-type substrate or a P-type well, by selectively oxidizing only the implanted location,
A field oxide film 2 and a P+ type isolation layer 3 are formed.
次に、フィールド酸化膜２をセルフアライメントのマス
クとしてＰ型半導体層１の表面にヒ素ＡｓなどのＮ型不
純物をイオン注入し、Ｐ型半導体層１の表面に第１のＮ
“型拡散層４ａ、４ｂを形成する（第２Ａ図）。Next, an N-type impurity such as arsenic As is ion-implanted into the surface of the P-type semiconductor layer 1 using the field oxide film 2 as a mask for self-alignment.
“Mold diffusion layers 4a and 4b are formed (FIG. 2A).
次に、フィールド酸化膜２及び第１のＮ＋型型数散層４
ａ４ｂ上に減圧ＣＶＤ法により酸化膜５を形成する。そ
して、酸化膜５上に所定の１＜ターンにパターニングさ
れたレジストを形成し、このレジストをマスクとして酸
化膜５をエツチングすることによりコンタクトホール６
をフィールド酸化膜２の近傍に形成する（第２Ｂ図）。Next, the field oxide film 2 and the first N+ type scattering layer 4
An oxide film 5 is formed on a4b by low pressure CVD. Then, a resist patterned in a predetermined 1<turn is formed on the oxide film 5, and the oxide film 5 is etched using this resist as a mask, thereby forming the contact hole 6.
is formed near the field oxide film 2 (FIG. 2B).
次に、アンドープ多結晶シリコンを酸化膜５上及びコン
タクトホール６中に堆積させ、この多結晶シリコンに対
しリンＰ、ヒ素ＡｓなどのＮ型不純物を注入する。そし
て、炉アニール法によりＮ型不純物を活性化することに
よりＮ＋型多結晶シリコン層７を形成する。このとき、
コンタクトホール６を介してＮ型不純物がＰ型半導体層
１中に拡散し第２のＮ＋型抵拡散層８形成される。次に
、Ｎ＋型多結晶シリコン層７を所定のパターンにエツチ
ングすることによりダイレクトコンタクトが実現される
（第２Ｃ図）。その後、周知の方法により層間絶縁膜、
アルミ配線、パッシベーション膜等の形成が行われる。Next, undoped polycrystalline silicon is deposited on the oxide film 5 and in the contact hole 6, and N-type impurities such as phosphorus P and arsenic As are implanted into this polycrystalline silicon. Then, the N+ type polycrystalline silicon layer 7 is formed by activating the N type impurity using a furnace annealing method. At this time,
N type impurities are diffused into the P type semiconductor layer 1 through the contact hole 6 to form a second N + type resistive diffusion layer 8 . Next, direct contact is realized by etching the N+ type polycrystalline silicon layer 7 into a predetermined pattern (FIG. 2C). After that, an interlayer insulating film is formed by a well-known method.
Formation of aluminum wiring, passivation film, etc. is performed.
ダイレクトコンタクト構造を有する従来の半導体装置は
上記のような工程で形成されており、炉アニール法によ
りＮ型不純物が活性化され、この時同時にコンタクトホ
ール６を通して該Ｎ型不純物がＰ型半導体層１中にも拡
散され第２のＮ＋型抵拡散層８形成される。従って、Ｎ
型不純物活性化前において幅ＸｔであったＰ＋型アイソ
レージジン層２がＮ型不純物活性化後には幅がｘ２（Ｘ
＜ Ｘ Ｓ ）と小さくなり、分離耐圧が低下する
という問題点があった。この問題点は、後に行われる工
程における熱処理によりさらに深刻化する。A conventional semiconductor device having a direct contact structure is formed through the steps described above, in which the N-type impurity is activated by a furnace annealing method, and at the same time, the N-type impurity is transferred to the P-type semiconductor layer 1 through the contact hole 6. It is also diffused inside to form a second N+ type resistive diffusion layer 8. Therefore, N
The P+ type isolation layer 2, which had a width of Xt before activation of the N type impurity, has a width of x2 (X
< This problem becomes more serious due to heat treatment in a later step.
この発明は上記のような問題点を解決するためになされ
たもので、分離耐圧が十分に得られるダイレクトコンタ
クト構造の半導体装置及びその製造方法を得ることを目
的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a semiconductor device with a direct contact structure and a method for manufacturing the same, which can provide a sufficient isolation breakdown voltage.
この発明に係る半導体装置は、第１導電型の第１の半導
体層と、前記第１の半導体層上の一部に形成され、第１
導電型の第１の分離層と該第１の分離層上に形成された
分離絶縁膜より成る分離領域と、前記分離領域に隣接す
る前記第１の半導体層上に形成された第２導電型の第２
の半導体層と、前記分離領域及び前記第２の半導体層上
に形成され、前記分離領域の近傍にコンタクトホールを
有する絶縁膜と、前記コンタクトホールの下方において
、前記第２の半導体層直下の前記第１の半導体層中に形
成され、前記第１の分離層と一体となっている第１導電
型の第２の分離層と、前記絶縁膜上に形成され、前記コ
ンタクトホールを介して前記第２の半導体層に接触して
いる第２導電型の多結晶半導体層とを備えている。A semiconductor device according to the present invention includes a first semiconductor layer of a first conductivity type;
an isolation region including a first isolation layer of a conductivity type and an isolation insulating film formed on the first isolation layer; and a second conductivity type isolation region formed on the first semiconductor layer adjacent to the isolation region. the second of
an insulating film formed on the isolation region and the second semiconductor layer and having a contact hole in the vicinity of the isolation region; a second separation layer of a first conductivity type formed in the first semiconductor layer and integrated with the first separation layer; and a second conductivity type polycrystalline semiconductor layer in contact with the second semiconductor layer.
この発明に係る才導体装置の製造り法は、第１導電型の
第１の半導体層を１１Ｉｆａする」程と、前記第１の半
導体層中の一部に、第１導電型の第１の分離層と該第１
の分＃層１′に形成された分離絶縁膜より成る分＃領域
を形成する］、７程と、前記分離領域に隣接する前記第
１の崖導体層。１．に第２導亀型の第２の」ぐ導体層を
形成するＪ″、稈と、前記分離領域及び前記第２の甲導
体層十に絶縁膜を形成する工程と、前記絶縁膜［に所定
バタ・ ンを有するレジストを形成する」−１程と、前
記レジストをマスクとして、前記絶縁膜を選択的に除去
し、前記分離領域の近傍にコンタクトホールを形成ブる
１−６程と、前記レジストをマスクとし２て、前５己コ
ンタクトホールを介し５て第１導電型の不純物を７４人
することに誹り、前記コンタクトホールの下方において
、前記第１の゛↓−導体導体層直前記第１の甲導体層中
に不純物注入領域を形成する工程と、前記レジストを除
去する工程と、前記絶縁膜上及び前記コンタクトホール
中に多結晶半導体層を形成するＪ、程と、前記多結晶半
導体層に第２導電型の不純物苓添加ｊる丁、程Ｊ−１熱
処理を施すごとにより、前記多結晶゛Ｖ導体層中の前記
第２導電型の不純物を活性化するとともに、前記不純物
注入領域中の前記第１導電型の不純物も活性化１．拡散
させることにより前記第１の分離層と一体となる第ンの
分＃ｌ廣を形成する１桿と不備えている。The method for manufacturing a conductor device according to the present invention includes applying a first semiconductor layer of a first conductivity type to 11Ifa, and adding a first semiconductor layer of a first conductivity type to a part of the first semiconductor layer. a separation layer and the first
7) and the first cliff conductor layer adjacent to the isolation region. 1. forming a second conductor layer of a second conductor type on the culm, forming an insulating film on the separation region and the second conductor layer; Step 1-1 of "forming a resist having a pattern", selectively removing the insulating film using the resist as a mask, and forming a contact hole in the vicinity of the isolation region; Using a resist as a mask, 74 impurities of the first conductivity type are applied through the contact hole 5, and below the contact hole, the first forming an impurity implantation region in the conductor layer No. 1; removing the resist; forming a polycrystalline semiconductor layer on the insulating film and in the contact hole; and forming the polycrystalline semiconductor layer. Each time the layer is doped with a second conductivity type impurity, heat treatment is performed in step J-1 to activate the second conductivity type impurity in the polycrystalline conductor layer and to The impurity of the first conductivity type inside is also activated 1. It is not provided with one rod that forms a second portion that becomes integrated with the first separation layer by diffusion.
（作用〕
この発明に係る゛「導体装置においては、＝ｊ′２タク
トポールのＦ力における第２の半導体Ｗｅ ｉｔｉドの
第１の半導体層中１、−節１の分離層と一体となってい
る第２の分離層を設けでいるので、分Ｍ領域の幅が大き
くなる。(Function) In the conductor device according to the present invention, in the first semiconductor layer of the second semiconductor Weitide at the F force of the =j'2 tact pole, Since the second separation layer is provided, the width of the region M becomes larger.
この発明に係る半導体装置の製造方法においては、熱処
理を施１ことにより、多結晶半導体層中の不純物を活性
化するとともに不純物注入領域中の不純物も活性化し、
このとき不純物注入領域中の不純物の拡散により第１の
分離層と一体となる第２の分離層を形成するように（ま
たので、コンタクトホールを介し７て拡散し５てくる多
結晶半導体層からの不純物は一体となった第１．第２の
分離層により囲ま第１ることになり、従来のように分離
領域の幅が狭くなることはない。In the method for manufacturing a semiconductor device according to the present invention, by performing heat treatment 1, impurities in the polycrystalline semiconductor layer are activated and impurities in the impurity implanted region are also activated,
At this time, the impurity in the impurity implanted region is diffused to form a second separation layer that is integrated with the first separation layer (also, from the polycrystalline semiconductor layer 5 that diffuses through the contact hole 7). The impurities are surrounded by the integrated first and second separation layers, and the width of the separation region does not become narrow as in the conventional case.
第１八図ないし、第１Ｃ図はこの発明に係る崖導体装置
の製造方法の−・実施例を示す断面−１，桿菌である。Figures 18 to 1C are cross-sections 1 and 1 of rods showing an embodiment of the method for manufacturing a cliff conductor device according to the present invention.
従来と同様の方法によりＰ型Ｔ導体層１上にフィールド
酸化膜２．Ｐ４型アイツレ−′／ヨン層３及び第１のＮ
４型拡散＃４ａ、４ｂを形成する（第１Ａ図）。A field oxide film 2. is formed on the P-type T conductor layer 1 by a method similar to the conventional method. P4 type Eitzray'/Yon layer 3 and first N
Type 4 diffusions #4a and 4b are formed (FIG. 1A).
次に、フィールド酸化膜２及びＮ“型拡散層４ａ ４
ｂＪ−に減圧ＣＶＤ法により酸化膜５を形成した後、酸
化膜５上に所定のパターンにバターニングされた１／シ
スト膜９を形成し５、該レジスト膜９をマスクとして酸
化膜５にエツチングを施してフィールド酸化膜２の近傍
にコンタクトホール６を形成する。さらに、該レジスト
膜９をマスクとして高エネルギーイオン注入法により比
較的高濃度のボロンイオンコ０を注入することにより、
コ〕、タクトホール６の下方において、第１のＮ＋梨型
拡散ａ直丁のＰ型半導体層１中にボロン注入領域１１を
形成する（第１Ｂ図）。Next, field oxide film 2 and N" type diffusion layer 4a 4
After forming an oxide film 5 on bJ- by low pressure CVD, a 1/cyst film 9 patterned into a predetermined pattern is formed on the oxide film 5, and the oxide film 5 is etched using the resist film 9 as a mask. A contact hole 6 is formed in the vicinity of the field oxide film 2. Furthermore, by using the resist film 9 as a mask and implanting relatively high concentration boron ions by high energy ion implantation,
1) Below the tact hole 6, a boron implantation region 11 is formed in the P-type semiconductor layer 1 directly in the first N+ pear-shaped diffusion a (FIG. 1B).
次に、１ノ、ｉスト膜９を除去し、アンドープ多結晶シ
リコンを酸化１８Ｉ５上及びコンタクＩ・ホール６Ｎ１
４１１１１：堆積させ、この多結晶シリ−７ンに対しリ
ンＰヒ素ＡｓなどのＮ型不純物を注入する。そして、炉
アニ８−ル法により、多結晶シリコン中のＮ型不純物を
活性化すると、従来同様Ｎ１型多結晶ンリコノ・７が形
成されるとともに、多結晶シリコン中のＮ型不純物がコ
ンタクトホール６を介してＰ型土導体層１中にも拡散す
る。このとき同時にボロソｔ１人領域１］中ボロンも活
性化されか−）熱拡散Ｉ５、第１（：図に示すように熱
拡散（７広がったボロン注入領域］１はＰ“型アイソ１
．−ン３′／層３ま・で届き、Ｐ＋型アイソレーンヨン
層３と一体となったスト・ツー”Ｊｆｉ１２となる。こ
のストッパー層１２は、：コンタクトホール６を介して
拡散してくるＮ型不純物をＰ＋型アイソレーション層３
とともに包囲し、その拡散を止める役１１をする。Ｐ１
型アイソレーション層３とスト・ツバ−層１２とが一体
とな−１た分離層２０の幅はＭＩＣ図に示すようにｘ３
であり、従来のアニール処理後のＰ＋型アイソレーショ
ン層３の幅ｘ２に比べ大きくなっているだけてなく、ア
ニール処理前のＰ＋型アイソレーション層３の幅Ｘ１に
比べても大きくなっている。そのため、バンチスルーが
生しにくくなり分離耐圧の低下を防止できる。また、ボ
ロン注入領域１１には比較的高濃度のボロンイオンが注
入されるため、コンタクトホール６を通して拡散してく
るＮ型不純物とストッパー層１２とのジャンクション耐
圧か低下することはない。そのためジャンクション耐圧
の低下による分離耐圧の低下もない。Next, in step 1, the i-strike film 9 is removed, and the undoped polycrystalline silicon is oxidized on the 18I5 and the contact I/hole 6N1 is removed.
41111: Deposit and implant N-type impurities such as phosphorus, P, and arsenic into this polycrystalline silicon. Then, when the N-type impurity in the polycrystalline silicon is activated by the furnace annealing method, an N1-type polycrystalline silicon 7 is formed as in the conventional method, and the N-type impurity in the polycrystalline silicon is activated in the contact hole 6. It also diffuses into the P-type soil conductor layer 1 through the . At this time, the boron in the boron region 1] is also activated, and the thermal diffusion I5, the first (as shown in the figure), the thermal diffusion (7 expanded boron implanted region) 1 is a P"
．． The stopper layer 12 is formed by the N diffused through the contact hole 6. type impurities into P+ type isolation layer 3
It plays the role of encircling the enemy and stopping its spread. P1
The width of the separation layer 20 in which the mold isolation layer 3 and the stopper layer 12 are integrated is x3 as shown in the MIC diagram.
This is not only larger than the width x2 of the P+ type isolation layer 3 after the conventional annealing process, but also larger than the width X1 of the P+ type isolation layer 3 before the annealing process. Therefore, bunch-through is less likely to occur, and a drop in separation withstand voltage can be prevented. Further, since relatively high concentration boron ions are implanted into the boron implanted region 11, the junction breakdown voltage between the N-type impurity diffused through the contact hole 6 and the stopper layer 12 does not decrease. Therefore, there is no decrease in separation withstand voltage due to a decrease in junction withstand voltage.
以上のようにこの発明に係る半導体装置によれば、コン
タクトホールの下方における第２の半導体層直下の第１
の半導体層中に第１の分離層と一体となっている第２の
分離層を設けているので、分離領域の幅か大きくなる。As described above, according to the semiconductor device according to the present invention, the first semiconductor layer directly below the second semiconductor layer below the contact hole
Since the second separation layer that is integrated with the first separation layer is provided in the semiconductor layer, the width of the separation region becomes large.
その結果、分離耐圧の低下が防止できるという効果があ
る。As a result, there is an effect that a decrease in separation withstand voltage can be prevented.
この発明に係る半導体装置の製造方法によれば、熱処理
を施すことにより、多結晶半導体層中の不純物を活性化
するとともに、不純物注入領域中の不純物も活性化し、
このとき不純物注入領域中の不純物の拡散により第１の
分離層と一体となる第２の分離層を形成するようにした
ので、コンタクトホールを介して拡散してくる多結晶半
導体層からの不純物は一体となった第１．第２の分離層
に囲まれることになり、従来のように分離領域の幅が狭
くなることはない。その結果、分離耐圧の低下か防止で
きるという効果がある。According to the method for manufacturing a semiconductor device according to the present invention, by performing heat treatment, impurities in the polycrystalline semiconductor layer are activated, and impurities in the impurity implanted region are also activated,
At this time, the second separation layer that is integrated with the first separation layer is formed by diffusion of the impurity in the impurity implantation region, so that the impurity from the polycrystalline semiconductor layer that diffuses through the contact hole is The first thing that has become one. Since it is surrounded by the second separation layer, the width of the separation region does not become narrower as in the conventional case. As a result, there is an effect that a decrease in separation breakdown voltage can be prevented.
第１八図ないし第１Ｃ図はこの発明に係る半導体装置の
製造方法の一実施例を示す断面工程図、第２Ａ図ないし
第２Ｃ図は従来の半導体装置の製造方法を示す断面工程
図である。
図において、１はＰ型半導体層、２はフィールド酸化膜
、３はＰ＋型アイソレーション層、４ａ及び４ｂは第１
のＮ＋型抵拡散層５は酸化膜、６はフンタクトホール、
７はＮ＋＋多結晶シリコン層、〕１はボロン注入領域、
１２はストッパー層である。
なお、各図中同一符号は同一または相当部分を示す。
第１Ａ図18 to 1C are cross-sectional process diagrams showing an embodiment of the method for manufacturing a semiconductor device according to the present invention, and FIGS. 2A to 2C are cross-sectional process diagrams showing a conventional method for manufacturing a semiconductor device. . In the figure, 1 is a P-type semiconductor layer, 2 is a field oxide film, 3 is a P+ type isolation layer, 4a and 4b are first
The N+ type resistive diffusion layer 5 is an oxide film, 6 is a hole,
7 is an N++ polycrystalline silicon layer,] 1 is a boron implanted region,
12 is a stopper layer. Note that the same reference numerals in each figure indicate the same or corresponding parts. Figure 1A
Claims (2)
第１の分離層と該第１の分離層上に形成された分離絶縁
膜より成る分離領域と、 前記分離領域に隣接する前記第１の半導体層上に形成さ
れた第２導電型の第２の半導体層と、前記分離領域及び
前記第２の半導体層上に形成され、前記分離領域の近傍
にコンタクトホールを有する絶縁膜と、 前記コンタクトホールの下方において、前記第２の半導
体層直下の前記第１の半導体層中に形成され、前記第１
の分離層と一体となっている第１導電型の第２の分離層
と、 前記絶縁膜上に形成され、前記コンタクトホールを介し
て前記第２の半導体層に接触している第２導電型の多結
晶半導体層とを備えた半導体装置。(1) a first semiconductor layer of a first conductivity type; a first separation layer formed on a portion of the first semiconductor layer; a first separation layer of a first conductivity type; and a first separation layer formed on the first separation layer; an isolation region made of an isolation insulating film; a second semiconductor layer of a second conductivity type formed on the first semiconductor layer adjacent to the isolation region; and a second semiconductor layer of a second conductivity type formed on the isolation region and the second semiconductor layer. an insulating film formed in the first semiconductor layer directly below the second semiconductor layer below the contact hole and having a contact hole in the vicinity of the isolation region;
a second separation layer of a first conductivity type that is integrated with the separation layer of the semiconductor layer; and a second separation layer of a second conductivity type that is formed on the insulating film and is in contact with the second semiconductor layer through the contact hole. A semiconductor device comprising a polycrystalline semiconductor layer.
離層と該第１の分離層上に形成された分離絶縁膜より成
る分離領域を形成する工程と、前記分離領域に隣接する
前記第１の半導体層上に第２導電型の第２の半導体層を
形成する工程と、前記分離領域及び前記第２の半導体層
上に絶縁膜を形成する工程と、 前記絶縁膜上に所定パターンを有するレジストを形成す
る工程と、 前記レジストをマスクとして、前記絶縁膜を選択的に除
去し、前記分離領域の近傍にコンタクトホールを形成す
る工程と、 前記レジストをマスクとして、前記コンタクトホールを
介して第１導電型の不純物を注入することにより、前記
コンタクトホールの下方において、前記第１の半導体層
直下の前記第１の半導体層中に不純物注入領域を形成す
る工程と、 前記レジストを除去する工程と、 前記絶縁膜上及び前記コンタクトホール中に多結晶半導
体層を形成する工程と、 前記多結晶半導体層に第２導電型の不純物を添加する工
程と、 熱処理を施すことにより、前記多結晶半導体層中の前記
第２導電型の不純物を活性化するとともに、前記不純物
注入領域中の前記第１導電型の不純物も活性化し拡散さ
せることにより前記第１の分離層と一体となる第２の分
離層を形成する工程とを備えた半導体装置の製造方法。(2) preparing a first semiconductor layer of a first conductivity type; and a step of preparing a first separation layer of a first conductivity type and a first separation layer on a part of the first semiconductor layer; forming an isolation region made of the formed isolation insulating film; forming a second semiconductor layer of a second conductivity type on the first semiconductor layer adjacent to the isolation region; forming an insulating film on the second semiconductor layer; forming a resist having a predetermined pattern on the insulating film; selectively removing the insulating film using the resist as a mask; forming a contact hole in the vicinity of the region; and implanting an impurity of a first conductivity type through the contact hole using the resist as a mask, so that the impurity is directly under the first semiconductor layer below the contact hole. forming an impurity implantation region in the first semiconductor layer; removing the resist; forming a polycrystalline semiconductor layer on the insulating film and in the contact hole; activating the second conductivity type impurity in the polycrystalline semiconductor layer and activating the first conductivity type in the impurity implantation region by adding a second conductivity type impurity to the layer and performing heat treatment. forming a second isolation layer that is integrated with the first isolation layer by also activating and diffusing type impurities.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939790A JPH0414850A (en) | 1990-05-08 | 1990-05-08 | Semiconductor device and its preparation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939790A JPH0414850A (en) | 1990-05-08 | 1990-05-08 | Semiconductor device and its preparation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414850A true JPH0414850A (en) | 1992-01-20 |
Family
ID=14760485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11939790A Pending JPH0414850A (en) | 1990-05-08 | 1990-05-08 | Semiconductor device and its preparation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414850A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878633A (en) * | 1994-09-08 | 1996-03-22 | Nec Corp | Manufacture of semiconductor device |
-
1990
- 1990-05-08 JP JP11939790A patent/JPH0414850A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878633A (en) * | 1994-09-08 | 1996-03-22 | Nec Corp | Manufacture of semiconductor device |
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