JP2793207B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明ショットキ・バリア・ダイオードをそなえたバ
イポーラ半導体素子−MOS素子を含むICの製造方法に係
り、特にゲート（エミツタ）長が1.3μｍ以下の微細化
プロセスに好適なショットキ・バリア特性を与える電極
形成技術に関する。The present invention relates to a method for manufacturing an IC including a bipolar semiconductor element-MOS element having a Schottky barrier diode, and particularly relates to a method for manufacturing a semiconductor device having a gate (emitter) length of 1.3 μm or less. The present invention relates to an electrode formation technique for providing Schottky barrier characteristics suitable for a miniaturization process.
一つの半導体基体にバイポーラトランジスタ、MOSFET
（金属酸化物半導体・電極効果トランジスタ）及びショ
ットキ・バリア・ダイオードを並設してゲートアレイを
形成する半導体集積回路装置において、上記ショットキ
・バリア・ダイオードのショットキ・バリア・ハイトＶ
F（又はΦＢ）の安定化が重要である。Bipolar transistors and MOSFETs on one semiconductor substrate
In a semiconductor integrated circuit device in which a gate array is formed by juxtaposing a (metal oxide semiconductor / electrode effect transistor) and a Schottky barrier diode, the Schottky barrier height V of the Schottky barrier diode is increased.
It is important to stabilize F (or ΦB).
このようなショットキ・バリア・ダイオードのＶFの
安定化を図るために、上記バイポーラトランジスタの形
成された基体のｎウエルのバリア金属膜に接する部分の
不純物濃度を高くする技術が本出願人による特開昭63−
79367（特願昭61−223551）等に記載されている。In order to stabilize the VF of such a Schottky barrier diode, a technique of increasing the impurity concentration in a portion of the substrate on which the bipolar transistor is formed in contact with the n-well barrier metal film has been disclosed by the present applicant. 1988
79367 (Japanese Patent Application No. 61-223551).
従来のゲート長を2.0μｍとするバイポーラCMOSプロ
セスは、半導体基板表面にトランジスタやMOSFETにおい
て拡散層表面の酸化膜に電極用のコンタクト孔あけを行
った後、Ptを全面にスパッタし，シンター除去すること
によりｎウエル上のSiO2開口部にショットキ・バリア・
ダイオードを形成する。その後，全部のコンタクト部分
にAlをスパッタして電極を形成する方法が採られてい
た。In the conventional bipolar CMOS process with a gate length of 2.0 μm, after making contact holes for electrodes in the oxide film on the diffusion layer surface in transistors and MOSFETs on the semiconductor substrate surface, Pt is sputtered on the entire surface and sintering is removed. Schottky barrier in the SiO 2 openings on the n-well by
Form a diode. Thereafter, a method of forming an electrode by sputtering Al on all contact portions has been adopted.
ところで、半導体メモリは微細化の傾向にあり現在、
ゲート長1.3μｍ以下の微細化プロセスを必要とするバ
イポーラCMOSゲートアレイプロセスが行われるようにな
った。この1.3μｍバイポーラCMOSプロセスでは、たと
えばｎチャネルMOSFETの場合、ｎ型ソース・ドレイン層
のコンタクト孔をアイソレーション酸化膜の境界側面ま
でいっぱいにあけることによるｐ型基板と電極との短絡
を防止する手段として、その部分にｎ型不純物を重ねて
導入し、アニールした後に、ショットキ・バリアとなる
コンタクト部にPtをスパッタするプロセスが採用されて
いる。By the way, semiconductor memories are trending toward miniaturization,
A bipolar CMOS gate array process requiring a miniaturization process with a gate length of 1.3 μm or less has been performed. In this 1.3 .mu.m bipolar CMOS process, for example, in the case of an n-channel MOSFET, means for preventing a short circuit between a p-type substrate and an electrode due to making a contact hole of an n-type source / drain layer as far as a boundary side surface of an isolation oxide film. Then, a process is employed in which an n-type impurity is repeatedly introduced into the portion, annealed, and then Pt is sputtered on a contact portion serving as a Schottky barrier.
前記したゲート長2.0μｍバイポーラCMOSプロセスで
はショットキ・バリアのΦＢ（バリアハイト）は比較的
安定し、ばらつきを生じることが少なくなかった。In the above-mentioned bipolar CMOS process with a gate length of 2.0 μm, the ΦB (barrier height) of the Schottky barrier is relatively stable and often causes variations.
しかし、1.3μｍのバイポーラCMOSプロセスではショ
ットキ・バリアのΦＢが0.63〜0.77eVの範囲でばらつき
を生じることが問題となっている。この場合、ショット
キ・バリア電極はSi/Pt/Al−Cu−Si構造であり、回路形
成後にはICの出力端子のDCレベルが変更する。However, in the 1.3 μm bipolar CMOS process, there is a problem that ΦB of the Schottky barrier varies in the range of 0.63 to 0.77 eV. In this case, the Schottky barrier electrode has a Si / Pt / Al-Cu-Si structure, and the DC level of the output terminal of the IC changes after the circuit is formed.
このようなΦＢのばらつきの生じる原因として次のこ
とが考えられる。The following can be considered as a cause of such variation of ΦB.
（１）バイポーラ・トランジスタとショットキ・バリア
・ダイオードとを共用するプロセスでは、バイポーラ・
トランジスタのhFEを狭い範囲に規定する必要がある場
合、コンタクト孔あけ後に再熱処理（アニール）を加え
る。たとえばnpnトランジスタのコレクタ取出し部ｎ＋
層となるリン不純物ドープ層（いわゆるCN部）はショッ
トキ・バリア・ダイオードのカソードとして使用される
が、アニール処理にこのｎ＋層表面からのリンのアウト
・ディフュージョンがあり、これがｎ型ウエルのショッ
トキ・バリアを形成するべき表面部分に拡散してこれが
ＶF（またはΦＢ）のばらつき発生の原因となる。(1) In a process in which a bipolar transistor and a Schottky barrier diode are shared, a bipolar transistor is used.
When it is necessary to define the hFE of the transistor in a narrow range, re-heat treatment (annealing) is performed after drilling the contact hole. For example, the collector extraction part n + of an npn transistor
The phosphorus impurity-doped layer (so-called CN portion) serving as a layer is used as a cathode of a Schottky barrier diode. Annealing treatment includes out diffusion of phosphorus from the surface of the n + layer, which is the Schottky barrier of the n-type well. It diffuses into the surface portion where the barrier is to be formed, which causes a variation in VF (or ΦB).
このようなリンのアウト・ディフュージョンはｎウエ
ルの他の部分でのコンタクト（ｎの濃度を高くしてあ
る）部からも同様に生じる。Such phosphorus out-diffusion also arises from contacts (in which the concentration of n is increased) in other parts of the n-well.
（２）ゲート長1.3μｍ以下の微細化プロセスを適用下
のMOS（CMOSFET、ｎチャネルMOSFET）とショットキ・バ
リア・ダイオードを共有するプロセスでは前記したよう
に、ソース・ドレインｎ層のコンタクト孔あけ後にこの
コンタクト孔にｐ基板と電極との短絡防止のためのドレ
イン・イオン打込みおよびアニール処理を行うことで、
このドナがショットキ・バリア部分のコンタクト孔を通
じてｎウエルに入りこみ、さらにアニール処理によって
ｎウエルの表面濃度が変り、その上に形成するショット
キ・バリアのΦＢを変動させる。(2) In the process of sharing a Schottky barrier diode with a MOS (CMOSFET, n-channel MOSFET) using a miniaturization process with a gate length of 1.3 μm or less, as described above, after drilling a contact hole in the source / drain n-layer. By performing drain / ion implantation and annealing on the contact hole to prevent a short circuit between the p substrate and the electrode,
This donor enters the n-well through the contact hole of the Schottky barrier portion, and further, the surface concentration of the n-well changes due to the annealing treatment, thereby changing the ΦB of the Schottky barrier formed thereon.
（３）バイポーラ・トランジスタのｐ型領域（たとえば
npnトランジスタのベース）のコンタクト部あるいはｐ
チャネルMOSFETのソース・ドレインｐ層からのアウト・
ディフュージョンや第２次ｐ型拡散（この場合ボロン不
純物による）によっても前記ｎ型の場合と同様の理由で
ショットキ・バリア・ダイオードのΦＢに影響を与える
ことが考えられる。(3) The p-type region of the bipolar transistor (for example,
npn transistor base) contact or p
Out from the source / drain p-layer of the channel MOSFET
It is conceivable that the diffusion and the secondary p-type diffusion (in this case, due to boron impurities) also affect the ΦB of the Schottky barrier diode for the same reason as in the case of the n-type.
（４）上記（１）、（２）、（３）より、これらを同時
に併用するバイポーラCMOS・ICにおいて、前項で述べた
ことが重畳されてショットキ・バリア・ダイオードのΦ
Ｂのばらつきの原因となると考えられる。(4) From the above (1), (2), and (3), in a bipolar CMOS IC that uses them simultaneously, the above-mentioned superimposition superimposes the Φ of the Schottky barrier diode.
It is considered that this causes variation in B.
本発明はこれに対して解決を与えるものであって、そ
の目的とするところは、バイポーラ・トランジスタ、MO
Sトランジスタ、ショットキ・バリア・ダイオードを一
つの半導体基板上に形成する微細化プロセスで、ショッ
トキ・バリア・ダイオードの特性安定化を図り、信頼性
あるIC製造技術を提供することにある。The present invention provides a solution to this and aims at bipolar transistors, MOs.
It is an object of the present invention to provide a reliable IC manufacturing technology by stabilizing the characteristics of a Schottky barrier diode in a miniaturization process in which an S transistor and a Schottky barrier diode are formed on a single semiconductor substrate.
上記目的を達成するために、本発明の半導体装置の製
造方法では、ｎチャネルMIS半導体素子とショットキ・
バリア・ダイオードとを、夫々酸化膜によって素子間分
離して半導体基体に形成する半導体装置の製造方法にお
いて、上記MIS半導体素子及び上記ショットキ・バリア
・ダイオードを覆う絶縁膜を形成する工程と、上記絶縁
膜に上記MIS半導体素子のソース、ドレイン及び上記シ
ョットキ・バリア・ダイオードのカソードとなる領域に
コンタクト孔を夫々開口し、これらのコンタクト孔を通
して不純物を注入しｎ型層を形成する工程と、上記絶縁
膜にショットキ・バリア・ダイオードのアノードとなる
領域のコンタクト孔を開口し、該領域に金属膜を形成す
る工程とを有するもので、これにより、上記アノード部
への不純物の不要なオートドープを防止し、表面拡散濃
度の安定化、ひいてはショットキ・バリア・ダイオード
のΦＢの安定化ができる。In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes an n-channel MIS semiconductor element and a Schottky semiconductor device.
A method of manufacturing a semiconductor device in which a barrier diode and a barrier diode are separated from each other by an oxide film and formed on a semiconductor substrate, a step of forming an insulating film covering the MIS semiconductor element and the Schottky barrier diode; Forming a source hole, a drain of the MIS semiconductor element and contact holes in a region to be a cathode of the Schottky barrier diode, and injecting impurities through these contact holes to form an n-type layer; Opening a contact hole in a region to be an anode of the Schottky barrier diode in the film, and forming a metal film in the region, thereby preventing unnecessary auto-doping of impurities into the anode portion. And stabilization of the surface diffusion concentration and, consequently, the ΦB of the Schottky barrier diode. .
また、上記目的を達成するための本発明の他の方法
は、ｎチャネルMIS半導体素子とショットキ・バリア・
ダイオードとを、夫々酸化膜によって素子間分離して半
導体基体に形成する半導体装置の製造方法において、上
記MIS半導体素子及び上記ショットキ・バリア・ダイオ
ードを覆う絶縁膜を形成する工程と、上記絶縁膜に上記
MIS半導体素子のソース、ドレイン及び上記ショットキ
・バリア・ダイオードのカソード、アノードとなる領域
にコンタクト孔を夫々開口する工程と、上記アノードと
なる領域をマスクで覆い、上記コンタクト孔を通して不
純物を注入しｎ型層を形成する工程と、上記アノードと
なる領域を覆うマスクを除去し、該領域に金属膜を形成
する工程とを有するもので、これによって、前記の方法
と同様にアノード部への不純物の不要なオートドープを
防止できる。Another method of the present invention for achieving the above object is to provide an n-channel MIS semiconductor device and a Schottky barrier device.
A method of manufacturing a semiconductor device in which a diode and an element are separated from each other by an oxide film to form a semiconductor substrate, wherein a step of forming an insulating film covering the MIS semiconductor element and the Schottky barrier diode; the above
Forming a contact hole in each of the source and drain of the MIS semiconductor element and the cathode and anode regions of the Schottky barrier diode; covering the anode region with a mask; and implanting impurities through the contact hole. Forming a mold layer, and removing a mask covering the region serving as the anode, and forming a metal film in the region. Unnecessary auto doping can be prevented.
上記目的を達成するための本発明のさらに他の方法
は、ｎチャネルMIS半導体素子とショットキ・バリア・
ダイオードとを、夫々酸化膜によって素子間分離して半
導体基体に形成する半導体装置の製造方法において、上
記MIS半導体素子及び上記ショットキ・バリア・ダイオ
ードを覆う絶縁膜を形成する工程と、上記絶縁膜に上記
MIS半導体素子のソース、ドレイン及び上記ショットキ
・バリア・ダイオードのカソード、アノードとなる領域
にコンタクト孔を夫々開口する工程と、上記コンタクト
孔を通して不純物を注入しｎ型層を形成する工程と、上
記アノードとなる領域のｎ型層を選択的に除去する工程
と、上記ショットキ・バリア・ダイオードのアノードと
なる領域に金属膜を形成する工程とを有するもので、こ
れによって、アノード部の表面拡散濃度を制御する。To achieve the above object, still another method of the present invention is to provide an n-channel MIS semiconductor device and a Schottky barrier device.
A method of manufacturing a semiconductor device in which a diode and an element are separated from each other by an oxide film to form a semiconductor substrate, wherein a step of forming an insulating film covering the MIS semiconductor element and the Schottky barrier diode; the above
Forming a contact hole in each of the source and drain of the MIS semiconductor device and regions serving as a cathode and an anode of the Schottky barrier diode; forming an n-type layer by injecting impurities through the contact hole; A step of selectively removing the n-type layer in a region to be formed, and a step of forming a metal film in a region to be an anode of the Schottky barrier diode. Control.
上記のように構成された半導体装置の製造方法によれ
ば、バリア金属Ptスパッタ直前のショットキ・バリア・
ダイオードにおけるアノード部の表面不純物濃度が安定
化ないし制御されることにより、ショットキ・バリアハ
イトΦＢ（ＶF）が安定して得られ、その結果半導体装
置（IC）の安定した回路動作をすることになり、DCレベ
ルあるいは速度が安定し、高歩留りが得られる。According to the method for manufacturing a semiconductor device configured as described above, the Schottky barrier immediately before the barrier metal Pt sputtering is performed.
By stabilizing or controlling the surface impurity concentration of the anode part of the diode, the Schottky barrier height ΦB (VF) can be obtained stably, and as a result, a stable circuit operation of the semiconductor device (IC) is achieved. DC level or speed is stable, and high yield can be obtained.
〔実施例１〕 第１図乃至第３図はゲート長1.3μｍバイポーラCMOS
ゲートアレイ・プロセスに本発明を適用下場合の一つの
実施例を示す要部工程断面図である。Embodiment 1 FIGS. 1 to 3 show a bipolar CMOS having a gate length of 1.3 μm.
FIG. 9 is a sectional view of a main portion step showing one embodiment in a case where the present invention is applied to a gate array process.
第１図において、１はｐ型シリコン基板（サブストレ
ート）であって、この基板１上にアイソレーションｐ型
埋込層２、ｎ型埋込層３を埋込んでエピタキシヤルSi層
からなるｐウエル４、ｎウエル５およびコレクタ取出し
CN層６が形成されている。In FIG. 1, reference numeral 1 denotes a p-type silicon substrate (substrate), on which an isolation p-type buried layer 2 and an n-type buried layer 3 are buried and formed of an epitaxial Si layer. Well 4, n-well 5, and collector removal
A CN layer 6 is formed.
７はアイソレーション選択酸化膜（SiO2膜）で、これ
により分離された半導体（Si）の島にトランジスタなど
の素子が形成される。同図において、ＩはｎチャネルMO
SFETとなる領域、II、IIIはショットキ・バリア・ダイ
オードのアノード及びカソードとなる領域である。この
II、IIIは図示されないがハイポーラnpnトランジスタと
一部共用された形になっている。Reference numeral 7 denotes an isolation selective oxide film (SiO 2 film), and elements such as transistors are formed on the isolated islands of the semiconductor (Si). In the figure, I is an n-channel MO
The regions to be SFETs, II and III are regions to be the anode and cathode of the Schottky barrier diode. this
Although not shown, II and III are partially shared with the bipolar npn transistor.
８は絶縁膜を介して設けられたゲート（ポリSi、WS
i）である。なお，ゲートはMoSiでもポリSi単独でも同
様なことが云える。8 is a gate (poly Si, WS) provided via an insulating film
i). Note that the same can be said for a gate of either MoSi or polySi alone.
９、10はゲート及び酸化膜をマスクに、自己整合的に
形成されたソース・ドレインｎ＋層である。Reference numerals 9 and 10 denote source / drain n + layers formed in a self-aligned manner using the gate and the oxide film as a mask.
11はCVD（気相化学堆積法による）SiO2膜で厚さは600
0Å程度とする。11 is a CVD (by chemical vapor deposition) SiO 2 film with a thickness of 600
It is about 0Å.
電極形成は下記の工程順に従って行う。 The electrodes are formed according to the following steps.
（１）バイポーラ部およびMOS部（Ｉ）のコンタクトホ
トエッチを行い、ショットキ・バリア・ダイオードのア
ノード部（II）以外の部分のコンタクト孔C1,C2,C3をあ
ける。これらのコンタクト孔C1,C2,C3はコンタクト部周
辺を保護する目的での不純物導入（HCNT）のためアイソ
レーション酸化膜に非常に近接してあけられる。(1) Contact photoetching of the bipolar portion and the MOS portion (I) is performed, and contact holes C1, C2, and C3 are formed in portions other than the anode portion (II) of the Schottky barrier diode. These contact holes C1, C2, C3 are formed very close to the isolation oxide film for impurity introduction (HCNT) for the purpose of protecting the periphery of the contact portion.
（２）次いで上記コンタクト孔C1,C2,C3を通して不純
物、この場合はドナとしてリン等のイオン打込み（HCNT
インプラ）を行い、つづいて、上記不純物引伸し拡散の
ための熱処理（HCNTアニール）をN2雰囲気で950℃,10〜
35分行う。このHCNTアニールによって、ソース・ドレイ
ンの周辺から酸化膜７にかけて、短絡防止用のｎ層12が
形成される。（第２図参照）なお、ショットキ・バリア
・ダイオードのカソード部となるCN層６の表面にもｎ層
が重複して形成される。なお、バイポーラトランジスタ
のhFE制御が必要な場合、この時点で適正なhFEを得るた
めの熱処理を加える。(2) Next, impurities are implanted through the contact holes C1, C2, and C3, in this case, ion implantation of phosphorus or the like as a donor (HCNT
Implantation), and then heat treatment (HCNT annealing) for elongating and diffusing the impurities is performed at 950 ° C, 10-
Perform for 35 minutes. By this HCNT annealing, an n-layer 12 for preventing short circuit is formed from the periphery of the source / drain to the oxide film 7. (See FIG. 2.) An n-layer is also formed on the surface of the CN layer 6 serving as the cathode of the Schottky barrier diode. When the hFE control of the bipolar transistor is necessary, a heat treatment for obtaining an appropriate hFE is applied at this point.
（３）第２図に示すようにショットキ・バリア・ダイオ
ードのアノード部（II）のCVD・SiO2（11）をホトエッ
チにより取除き、アノード部のコンタクト孔C4を露出さ
せる。(3) As shown in FIG. 2, the CVD / SiO 2 (11) in the anode (II) of the Schottky barrier diode is removed by photoetching to expose the contact hole C4 in the anode.
（４）全面にPtをスパッタし、各コンタクト孔C1,C2,〜
C4を通してSi表面にPt膜を形成し、シンター処理（熱処
理）後にPtを除去する。第３図において太線（13）で示
すものはPtシンター膜13である。(4) Pt is sputtered on the entire surface and each contact hole C1, C2, ...
A Pt film is formed on the Si surface through C4, and Pt is removed after sintering (heat treatment). In FIG. 3, a Pt sintering film 13 is indicated by a thick line (13).
（５）この後、Alを全面にスパッタし、パターニングし
てAl電極（第１層Al配線）14S,14D、14A,14Kを完成す
る。(5) Thereafter, Al is sputtered on the entire surface and patterned to complete Al electrodes (first layer Al wiring) 14S, 14D, 14A, 14K.
このようにして形成された電極のうち、ショットキ・
バリア・ダイオードのアノード電極14Aはｎウエル表面
に不要の不純物が拡散されることなく安定したショット
キ・バリア高さΦＢが得られる。一方、カソード電極14
Kは表面が高濃度の拡散層（CN層）６上に設けられたオ
ーミックコンタクト電極とし機能する 〔実施例２〕 第４図乃至第６図はバイポーラCMOSプロセスに本発明
を適用下場合の他の一つの実施例を示す要部工程断面図
である。Of the electrodes thus formed, Schottky
In the anode electrode 14A of the barrier diode, a stable Schottky barrier height ΦB can be obtained without unnecessary impurities diffusing into the n-well surface. On the other hand, the cathode electrode 14
K functions as an ohmic contact electrode provided on a diffusion layer (CN layer) 6 having a high concentration on the surface. [Embodiment 2] FIGS. 4 to 6 show other cases where the present invention is applied to a bipolar CMOS process. FIG. 6 is a cross-sectional view of a main part step showing one embodiment of FIG.
第４図において、ＩはｎチャネルMOSFETとなる領域、
II、IIIはショットキ・バリア・ダイオードのアノード
とカソードとなる領域である。同図において、第１図乃
至第３図と共通する構成部分には同一の指示番号を使用
してある。In FIG. 4, I is a region to be an n-channel MOSFET,
II and III are regions that become the anode and cathode of the Schottky barrier diode. In the figure, the same reference numerals are used for components common to those in FIGS. 1 to 3.
電極形成は下記の工程順に従って行う。 The electrodes are formed according to the following steps.
（１）バイポーラ部（ショットキ・バリア・ダイオード
部）II、IIIとMOS部（Ｉ）の表面のCVD・SiO2膜11をホ
トエツチ（コンタクトホト）して各領域のコンタクト孔
をあける。(1) Bipolar portions (Schottky barrier diode portions) II and III and CVD / SiO 2 film 11 on the surface of MOS portion (I) are photo-etched (contact photo) to form contact holes in each region.
このあと全面にHLD（高温低圧堆積）SiO2膜あるいはC
VDSiO2膜15を200〜300Åの厚さにデポジットしてアウト
・ディフュージョンのマスクとする（第４図）。After this, HLD (High Temperature Low Pressure Deposition) SiO 2 film or C
The VDSiO 2 film 15 is deposited to a thickness of 200 to 300 ° to form an out diffusion mask (FIG. 4).
（２）このあと、ショットキ・バリア・ダイオードのア
ノードとなる領域（II）の上にホトレジスタを利用した
マスク16を形成した状態でコンタクト周辺部保護のため
にリンなどの不純物導入（HCNTイオン打込み）を行い、
次いでN2雰囲気で950℃、10〜35分アニール（このとき
マスク16は取除かれる）を行うことにより、MOS部
（Ｉ）ソース・ドレイン９、10から周辺の酸化膜７にか
けて短絡防止用のｎ層12が形成される（第５図）。な
お、ショットキ・バリア・ダイオードのアノード部表面
マスク16により不純物が導入されることなく、また、ア
ニール時にHLD・SiO2膜15の存在によって他領域（ソー
ス・ドレインおよびカソードのCN層）からのアウト・デ
ィフュージョンによる不純物の拡散もない。(2) After that, with a mask 16 using a photo-resistor formed on the region (II) serving as the anode of the Schottky barrier diode, impurities such as phosphorus are introduced for protecting the peripheral portion of the contact (HCNT ion implantation). Do
Then, annealing is performed at 950 ° C. for 10 to 35 minutes in an N 2 atmosphere (at this time, the mask 16 is removed), so that n for preventing short circuit from the source / drain 9 and 10 to the peripheral oxide film 7 in the MOS portion (I). Layer 12 is formed (FIG. 5). The impurity is not introduced by the anode surface mask 16 of the Schottky barrier diode, and because of the presence of the HLD / SiO 2 film 15 at the time of annealing, outflow from other regions (source / drain and cathode CN layers). -There is no diffusion of impurities due to diffusion.
（３）全面ドライエッチしてHLD・SiO2膜を取り除き、
各コンタクト孔C1,C2,〜C4を露出し、つづいてPtをスパ
ッタ、シンター処理してこれらコンタクト孔を通じてPt
シンター膜13を形成する（第６図）。このあと、Alスパ
ッタ、パターニングにより各領域のAl電極を完成する。(3) Dry etch the entire surface to remove the HLD / SiO 2 film,
Each contact hole C1, C2, ~ C4 is exposed, and then Pt is sputtered and sintered to form Pt through these contact holes.
A sinter film 13 is formed (FIG. 6). Thereafter, an Al electrode in each region is completed by Al sputtering and patterning.
このように形成された電極のうち、ショットキ・バリ
ア・ダイオードのアノード電極は、安定なΦＢをもつこ
とになる。Among the electrodes thus formed, the anode electrode of the Schottky barrier diode has a stable ΦB.
一方、カソード電極およびMOSソース・ドレイン電極
はそれぞれに良好なオーミック・コンタクト電極として
機能する。On the other hand, each of the cathode electrode and the MOS source / drain electrode functions as a good ohmic contact electrode.
〔実施例３〕 第７図乃至第９図はバイポーラCMOSプロセスに本発明
を適用した場合のさらに他の一実施例を示す要部工程断
面図である。Third Embodiment FIGS. 7 to 9 are cross-sectional views showing the steps of a main part of another embodiment in which the present invention is applied to a bipolar CMOS process.
第７図にいて、ＩはｎチャネルMOSFETとなる領域、I
I、IIIはショットキ・バリア・ダイオードのアノード及
びカソードとなる領域である。In FIG. 7, I is a region to be an n-channel MOSFET.
I and III are regions that become the anode and cathode of the Schottky barrier diode.
同図において、第１図乃至第３図と共通する構成部分
には同一の指示番号記号を使用してある。In the figure, the same reference numerals are used for components common to those in FIGS. 1 to 3.
電極形成は下記の工程順に従って行う。 The electrodes are formed according to the following steps.
（１）バイポーラ部（ショットキ・バリア・ダイオー
ド）II、IIIとMOS部（Ｉ）の表面のCVD・SiOI2をホトエ
ツチ（コンタクト・ホト）して各領域のコンタクト孔C
1,C2,〜C4をあけた後、上記コンタクト孔を通して不純
物、たとえばリンのイオン打込み（HCNTインプラ）を行
う。（このとき、ショットキ・バリア・ダイオードのア
ノードとなる部分にはホトレジストマスク18で覆う）つ
づいて熱処理（HCNTアニールN2雰囲気で950℃、10−35
分）を行う。この熱処理により、MOS部のソース・ドレ
インに電極とｐウェル11および短絡防止用ｎ層12が形成
される。(1) Bipolar portions (Schottky barrier diodes) II and III and CVD / SiOI 2 on the surface of MOS portion (I) are photo-etched (contact photo) to contact holes C in each region.
After the holes C1, C2 and C4 are formed, ion implantation of impurities, for example, phosphorus (HCNT implantation) is performed through the contact holes. (At this time, the portion serving as the anode of the Schottky barrier diode is covered with a photoresist mask 18.) Then, heat treatment (950 ° C., 10-35
Minutes). By this heat treatment, an electrode, a p-well 11 and a short-circuit preventing n-layer 12 are formed at the source / drain of the MOS portion.
このときマスク18の取除かれたショットキ・バリア・
ダイオードのアノードとなる部分のｎ−ウェル１表面に
カソードやMOS部からのアウト・ディフュージョンによ
りあさい高濃度ｎ層17が形成されることになる（第７
図）。At this time, the Schottky barrier with the mask 18 removed
A high-concentration n-layer 17 is formed on the surface of the n-well 1 at the portion to be the anode of the diode by out diffusion from the cathode or the MOS portion.
Figure).
（２）このあと、ショットキ・バリア・ダイオードのア
ノードとなる部分以外をレジスト・マスク19で覆った状
態で上記アノードとなる部分のコンタクト孔C4に低ダメ
ージ・アッシャー若しくはSiのレアクティブ・イオンエ
ッチを加えることにより、アウト・ディフュージョンに
より生じた高濃度ｎ層17の表面層がエッチされる（第８
図）。(2) Then, a low damage asher or a reactive ion etch of Si is applied to the contact hole C4 of the part to be the anode while the part other than the part to be the anode of the Schottky barrier diode is covered with the resist mask 19. By this addition, the surface layer of the high-concentration n-layer 17 generated by the out-diffusion is etched (the eighth layer).
Figure).
（３）レジストマスク19を取り除き全面にPtをスパッ
タ、シンター処理してコンタクト孔を通しPt Si膜13を
形成する（第９図）。(3) The resist mask 19 is removed, and Pt is sputtered and sintered on the entire surface to form a Pt Si film 13 through a contact hole (FIG. 9).
このあとAlスパッタ、パターニングにより、各領域の
Al電極を完成する。After that, Al sputtering and patterning
Complete Al electrode.
このように形成された電極のうち、ショットキバリア
・ダイオードのアノード電極は高濃度層をとりのぞいた
ｎウエル層表面にPt層を形成することで、安定なΦB n
をもつことになる。Of the electrodes thus formed, the anode electrode of the Schottky barrier diode is formed by forming a Pt layer on the surface of the n-well layer excluding the high-concentration layer, whereby a stable ΦB n
Will have.
本発明は、以上説明したように構成されているので、
以下に記載されるように効果を奏する。Since the present invention is configured as described above,
The effects are obtained as described below.
（１）ショットキ・バリア・ダイオードのアノード電極
となるコンタクト孔をあける工程と、それ以外のバイポ
ーラ素子の電極及びMOS素子の電極となるコンタクト孔
をあける工程とが別工程であることにより、アノード・
コンタクト部に不要の不純物の導入やアニール時のアウ
トディフュージョンによる拡散の影響をうけることな
く、Ptをスパッタすることができることからバリアハイ
トΦB nを安定に保ち、ショットキ・バリアダイオード
の高信頼度、高歩留りが達成できる。(1) The step of forming a contact hole serving as the anode electrode of the Schottky barrier diode and the step of forming the contact holes serving as the electrodes of the other bipolar element and the MOS element are separate steps.
Pt can be sputtered without being affected by the introduction of unnecessary impurities into the contact portion and diffusion due to out diffusion during annealing, so that the barrier height ΦB n is kept stable and the Schottky barrier diode has high reliability and high yield. Can be achieved.
（２）上記（１）によりショットキ・バリア・ダイオー
ドのアノードコンタクト工程とソース・ドレインコンタ
クト部への不純物再導入工程とを共有させることができ
ることにより、微小ゲート長1.3μｍプロセスを応用す
るショットキ・バリア・ダイオード内蔵のバイポーラＣ
−MOSICの製造が可能となった。(2) The anode contact step of the Schottky barrier diode and the step of re-introducing impurities into the source / drain contact portions can be shared by the above (1), so that a Schottky barrier using a small gate length of 1.3 μm process can be applied.・ Bipolar C with built-in diode
-MOSIC can be manufactured.
（３）HLD・SiO2膜を全面に覆った状態でアニールする
ことにより、アノード・コンタクト部への他領域よりの
アウト・ディフュージョンを防止し、ショットキ・バリ
ア・ダイオードのΦB n安定化できる。(3) Annealing while covering the entire surface of the HLD · SiO 2 film prevents out diffusion from the other region to the anode contact portion and stabilizes ΦB n of the Schottky barrier diode.
（４）上記（３）により、新たなホトマスクを使用する
ことなく、工程を簡略してショットキ・バリア・ダイオ
ードの特性の安定化を実現できる。(4) According to (3) above, the process can be simplified and the characteristics of the Schottky barrier diode can be stabilized without using a new photomask.
（５）本発明は、微小化プロセスを採用したショットキ
・バリア・ダイオード内蔵のバイポーラCMOSIC、たとえ
ば高集積化されたゲート・アレイを含む半導体装置に適
用した場合に最も効果が期待される。(5) The present invention is most expected to be most effective when applied to a bipolar CMOS IC incorporating a Schottky barrier diode employing a miniaturization process, for example, a semiconductor device including a highly integrated gate array.
第１図乃至第３図は本発明の一実施例を示すバイポーラ
CMOS・プロセスにおける電極形成工程の断面図である。 第４図乃至第６図は本発明の他の一実施例を示すバイポ
ーラCMOSプロセスにおけるHLD・SiO2膜を使用した、電
極形成工程の断面図である。 第７図乃至第９図は本発明のさらに他の一実施例を示す
バイポーラCMOSプロセスにおけるアノード表面エッチを
採用下電極形成工程の断面図である。 ４……ｐ−ウエル、５……ｎウエル、６……CN層、７…
…アイソレーション酸化膜、８……絶縁ゲート、９……
ソース、10……ドレイン、11……CVD・酸化膜、12……
ソース・ドレイン保護のためのｎ拡散層、13……Ptシン
ター層、15……HLD・SiO2膜、。 C1,C2……ソース・ドレインコンタクト孔、 C3……カソードコンタクト孔、 C4……アノードコンタクト孔。FIG. 1 to FIG. 3 are bipolar views showing one embodiment of the present invention.
It is sectional drawing of the electrode formation process in a CMOS process. 4 to 6 are cross-sectional views of an electrode forming step using an HLD.SiO 2 film in a bipolar CMOS process showing another embodiment of the present invention. 7 to 9 are cross-sectional views of a lower electrode forming step employing an anode surface etch in a bipolar CMOS process according to still another embodiment of the present invention. 4 ... p-well, 5 ... n well, 6 ... CN layer, 7 ...
... Isolation oxide film, 8 ... Insulated gate, 9 ...
Source, 10 …… Drain, 11 …… CVD / oxide film, 12 ……
N-diffusion layer for source / drain protection, 13 ... Pt sinter layer, 15 ... HLD / SiO 2 film. C1, C2: Source / drain contact holes, C3: Cathode contact holes, C4: Anode contact holes.
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/06Continuation of front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 27/06
Claims (4)
バリア・ダイオードとを、夫々酸化膜によって素子間分
離して半導体基体に形成する半導体装置の製造方法にお
いて、 上記MIS半導体素子及び上記ショットキ・バリア・ダイ
オードを覆う絶縁膜を形成する工程と、 上記絶縁膜に上記MIS半導体素子のソース、ドレイン及
び上記ショットキ・バリア・ダイオードのカソードとな
る領域にコンタクト孔を夫々開口し、これらのコンタク
ト孔を通して不純物を注入しｎ型層を形成する工程と、 上記絶縁膜にショットキ・バリア・ダイオードのアノー
ドとなる領域のコンタクト孔を開口し、該領域に金属膜
を形成する工程とを有することを特徴とする半導体装置
の製造方法。1. An n-channel MIS semiconductor device and a Schottky
A method of manufacturing a semiconductor device in which a barrier diode and a barrier diode are separated from each other by an oxide film and formed on a semiconductor substrate, a step of forming an insulating film covering the MIS semiconductor element and the Schottky barrier diode; Contact holes are respectively formed in a region to be a source and a drain of the MIS semiconductor element and a cathode of the Schottky barrier diode in a film, and an impurity is injected through these contact holes to form an n-type layer; Opening a contact hole in a region to be an anode of the Schottky barrier diode in the film, and forming a metal film in the region.
バリア・ダイオードとを、夫々酸化膜によって素子間分
離して半導体基体に形成する半導体装置の製造方法にお
いて、 上記MIS半導体素子及び上記ショットキ・バリア・ダイ
オードを覆う絶縁膜を形成する工程と、 上記絶縁膜に上記MIS半導体素子のソース、ドレイン及
び上記ショットキ・バリア・ダイオードのカソード、ア
ノードとなる領域にコンタクト孔を夫々開口する工程
と、 上記アノードとなる領域をマスクで覆い、上記コンタク
ト孔を通して不純物を注入しｎ型層を形成する工程と、 上記アノードとなる領域を覆うマスクを除去し、該領域
に金属膜を形成する工程とを有することを特徴とする半
導体装置の製造方法。2. An n-channel MIS semiconductor device and a Schottky transistor.
A method of manufacturing a semiconductor device in which a barrier diode and a barrier diode are separated from each other by an oxide film and formed on a semiconductor substrate, a step of forming an insulating film covering the MIS semiconductor element and the Schottky barrier diode; A step of opening a contact hole in a region to be a source and a drain of the MIS semiconductor element and a cathode and an anode of the Schottky barrier diode in a film, and covering the region to be an anode with a mask, and removing impurities through the contact hole. A method for manufacturing a semiconductor device, comprising: a step of implanting to form an n-type layer; and a step of removing a mask covering a region to be an anode and forming a metal film in the region.
バリア・ダイオードとを、夫々酸化膜によって素子間分
離して半導体基体に形成する半導体装置の製造方法にお
いて、 上記MIS半導体素子及び上記ショットキ・バリア・ダイ
オードを覆う絶縁膜を形成する工程と、 上記絶縁膜に上記MIS半導体素子のソース、ドレイン及
び上記ショットキ・バリア・ダイオードのカソード、ア
ノードとなる領域にコンタクト孔を夫々開口する工程
と、 上記コンタクト孔を通して不純物を注入しｎ型層を形成
する工程と、 上記アノードとなる領域のｎ型層を選択的に除去する工
程と、 上記ショットキ・バリア・ダイオードのアノードとなる
領域に金属膜を形成する工程とを有することを特徴とす
る半導体装置の製造方法。3. An n-channel MIS semiconductor device and a Schottky transistor.
A method of manufacturing a semiconductor device in which a barrier diode and a barrier diode are separated from each other by an oxide film and formed on a semiconductor substrate, a step of forming an insulating film covering the MIS semiconductor element and the Schottky barrier diode; Forming a source hole and a drain of the MIS semiconductor element in the film and contact holes in regions to be cathodes and anodes of the Schottky barrier diode; and injecting impurities through the contact holes to form an n-type layer. A method of selectively removing an n-type layer in a region to be an anode; and a step of forming a metal film in a region to be an anode of the Schottky barrier diode. .
コンタクト孔を上記素子間分離の酸化膜に近付けて形成
することを特徴とする請求項１乃至請求項３の何れか一
項に記載の半導体装置の製造方法。4. The semiconductor according to claim 1, wherein the source and drain contact holes of said MIS semiconductor element are formed close to said oxide film for element isolation. Device manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279015A JP2793207B2 (en) | 1988-11-04 | 1988-11-04 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
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|---|---|
| JPH02125463A JPH02125463A (en) | 1990-05-14 |
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Family Cites Families (4)
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|---|---|---|---|---|
| JPS5555578A (en) * | 1978-10-18 | 1980-04-23 | Matsushita Electronics Corp | Method of fabricating schottky barrier type semiconductor device |
| JPS5712564A (en) * | 1980-06-27 | 1982-01-22 | Hitachi Ltd | Semiconductor device |
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| JPS6347962A (en) * | 1986-08-18 | 1988-02-29 | Nec Corp | Semiconductor device |
-
1988
- 1988-11-04 JP JP63279015A patent/JP2793207B2/en not_active Expired - Fee Related
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