JPH04147671A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体基板上に眉間分離膜を介して形成され
た複数層の導体層のうち少なくとも1つの導体層が高抵
抗層となっており、その高抵抗層の下側に眉間分離膜を
介して比較的高電位となり得る配線用導体層が配置され
ている半導体装置に関するものである。[Detailed Description of the Invention] <Industrial Application Field> The present invention provides a method in which at least one conductor layer among a plurality of conductor layers formed on a semiconductor substrate via a glabellar isolation film is a high-resistance layer. The present invention relates to a semiconductor device in which a conductor layer for wiring which can be at a relatively high potential is disposed below the high resistance layer via a glabella separation film.
〈従来の技術〉
上記のように高抵抗層の下側に層間分1llIlを介し
て比較的高電位となり得る配線用導体層が配置されてい
る半導体装置の一例として高抵抗負荷方式のスタティッ
クRAM (SRAM)を挙げて説明する。<Prior Art> As an example of a semiconductor device in which a wiring conductor layer that can have a relatively high potential is arranged below a high-resistance layer through an interlayer 1llIl as described above, there is a high-resistance load type static RAM ( This will be explained using SRAM).
通常の高抵抗負荷方式のスタティックRAMは、第1層
目の導体層でゲート電極が形成され、第2層目の導体層
で配線領域(低抵抗領域)と高抵抗領域とが形成されて
いるが、近年では、超微細化が進むにつれて導体層が2
71構造から3層構造へと移行しつつある。例えば、第
1層目にゲート電極が、第2層目に低抵抗配線層が、第
3層目に高抵抗層がそれぞれ形成される。In a typical high resistance load type static RAM, a gate electrode is formed in the first conductor layer, and a wiring region (low resistance region) and a high resistance region are formed in the second conductor layer. However, in recent years, with the progress of ultra-fine design, the number of conductor layers has increased to two
There is a transition from a 71-layer structure to a 3-layer structure. For example, a gate electrode is formed in the first layer, a low resistance wiring layer is formed in the second layer, and a high resistance layer is formed in the third layer.
具体的に、第4図に従来の高抵抗負荷方式のスタティッ
クRAMの構造を示している。図中、1はシリコン基板
、2はフィールド酸化シリコン膜、3はゲート酸化シリ
コン膜、4はゲート電極用多結晶シリコン膜、5はソー
ス、6はドレイン、7は第1層間分離用酸化シリコン膜
、8はコンタクト用ホール、9,10は配線用多結晶シ
リコン膜、11は第2層間分離用酸化シリコン膜、12
a。Specifically, FIG. 4 shows the structure of a conventional high resistance load type static RAM. In the figure, 1 is a silicon substrate, 2 is a field silicon oxide film, 3 is a gate silicon oxide film, 4 is a polycrystalline silicon film for gate electrode, 5 is a source, 6 is a drain, and 7 is a silicon oxide film for first layer isolation. , 8 is a contact hole, 9 and 10 are polycrystalline silicon films for wiring, 11 is a silicon oxide film for second layer isolation, 12
a.
12bはコンタクト用ホール、13は高抵抗用多結晶シ
リコン膜、14は第3層間分離用酸化シリコン膜、15
はアルミ配線、16はパッシベイション膜である。12b is a contact hole, 13 is a polycrystalline silicon film for high resistance, 14 is a silicon oxide film for third layer isolation, 15
1 is an aluminum wiring, and 16 is a passivation film.
このような高抵抗負荷方式のスタティックRAMの製造
過程を簡単に説明する。The manufacturing process of such a high resistance load type static RAM will be briefly explained.
■ シリコン基板1の主面上に分離用のフィールド酸化
シリコン膜2を約6000人の膜厚で形成する。(2) A field silicon oxide film 2 for isolation is formed on the main surface of the silicon substrate 1 to a thickness of about 6,000 layers.
■ シリコン基板1の熱酸化によりゲート酸化シリコン
膜3を約200人の膜厚で形成する。(2) A gate oxide silicon film 3 is formed to a thickness of approximately 200 nm by thermal oxidation of the silicon substrate 1.
■ CVD技術を用いてゲート酸化シリコン基板上にゲ
ート電極とする多結晶シリコン膜を約4000人の膜厚
で堆積し、これにリンを熱拡散することにより約50Ω
/口程度の抵抗値をもつゲート電極用多結晶シリコン膜
4を得る。■ Using CVD technology, a polycrystalline silicon film to be used as a gate electrode is deposited on a gate oxide silicon substrate to a thickness of approximately 4,000 Ω, and by thermally diffusing phosphorus into this film, a resistance of approximately 50 Ω is achieved.
A polycrystalline silicon film 4 for a gate electrode having a resistance value of approximately 1/2 is obtained.
■ 通常の写真食刻技術でもって、ゲート電極用多結晶
シリコン膜4とゲート酸化シリコン膜3とをパターニン
グしてシリコン基板1の主面を露出させた後、イオン注
入技術を用いてその露出部に不純物を注入することによ
りソース5とドレイン6とを形成する。■ After patterning the polycrystalline silicon film 4 for gate electrode and the gate silicon oxide film 3 to expose the main surface of the silicon substrate 1 using ordinary photolithography technology, the exposed portions are patterned using ion implantation technology. A source 5 and a drain 6 are formed by implanting impurities.
■ CVD技術にてフィールド酸化シリコン膜2、ゲー
ト電極用多結晶シリコン膜4、ソース5およびドレイン
6の上に第1層間分離用酸化シリコン膜7を約1500
人の膜厚で形成する。■ Using CVD technology, a first silicon oxide film 7 for interlayer isolation is formed on the field silicon oxide film 2, polycrystalline silicon film 4 for gate electrode, source 5, and drain 6 to a thickness of about 1,500 mm.
Formed with the thickness of a person.
■ 写真食刻技術にて第1層間分離用酸化シリコンWa
フに、コンタクト用ホール8を形成する。■ Silicon oxide Wa for first layer separation using photo-etching technology
Finally, a contact hole 8 is formed.
■ CVD技術でもって多結晶シリコン膜を約3000
人の膜厚で堆積し、これにAsをイオン注入することに
より約100〜500Ω/口程度の配線用多結晶シリコ
ン膜9,10を得る。■ Approximately 3,000 polycrystalline silicon films are made using CVD technology.
Polycrystalline silicon films 9 and 10 for wiring with a thickness of approximately 100 to 500 Ω/hole are obtained by depositing the polycrystalline silicon films 9 and 10 to a thickness of about 100 Ω/cm, and by ion-implanting As into the film.
■ 写真食刻技術でもって配線用多結晶シリコン膜9.
10を所定形状にパターン化する。■ Polycrystalline silicon film for wiring using photo-etching technology 9.
10 is patterned into a predetermined shape.
■ CVD技術を用いて配線用多結晶シリコン膜9.1
0の上に第2層間分離用酸化シリコン膜11を約150
0人の膜厚で形成する。■ Polycrystalline silicon film for wiring using CVD technology 9.1
0, a second interlayer isolation silicon oxide film 11 is deposited about 150 m
Formed with a film thickness of 0.
[相] 写真食刻技術により第2層間分離用酸化シリコ
ン膜11に、コンタクト用ホール12a、12bを形成
する。[Phase] Contact holes 12a and 12b are formed in the second interlayer isolation silicon oxide film 11 by photolithography.
■ CVD技術を用いて多結晶シリコン膜を約500人
の膜厚で堆積し、これにリンを1×10′3/cm”程
度イオン注入することにより、高抵抗用多結晶シリコン
膜13を得る。■ A polycrystalline silicon film 13 for high resistance is obtained by depositing a polycrystalline silicon film to a thickness of approximately 500 cm using CVD technology and implanting phosphorous into this film at a thickness of approximately 1×10'3/cm. .
■ 写真食刻技術を用いて高抵抗用多結晶シリコン膜1
3をエツチングし、所定形状にパターン化する。この高
抵抗用多結晶シリコンy13の1本当たりの抵抗値は5
〜IOTΩ(T=X 10′り程度ときわめて高いもの
である。■ Polycrystalline silicon film 1 for high resistance using photo-etching technology
3 is etched and patterned into a predetermined shape. The resistance value per piece of this high resistance polycrystalline silicon Y13 is 5
~IOTΩ (T=X10'), which is extremely high.
@ 高抵抗用多結晶シリコン膜13の上に第3層間分離
用酸化シリコン膜14を形成する。これに開口を形成し
てアルミ配線15を形成し、最後にパッシベイション膜
16を全面に形成する。@ A third silicon oxide film 14 for interlayer isolation is formed on the polycrystalline silicon film 13 for high resistance. An opening is formed in this, an aluminum wiring 15 is formed, and finally a passivation film 16 is formed on the entire surface.
第5図に高抵抗負荷方式のスタティックRAMにおける
メモリセルの回路構成を示している。なお、第5図に示
すメモリセル(MoSトランジスタTr= 、Traは
除く)は、第4図の構造二組で構成される。FIG. 5 shows the circuit configuration of a memory cell in a high resistance load type static RAM. Note that the memory cells shown in FIG. 5 (excluding MoS transistors Tr= and Tra) are composed of two sets of structures shown in FIG. 4.
図中、Tr+ 、Tryは第1、第2のMOSトランジ
スタ、1..1.は配線、RNIは第1の高抵抗、RN
ffiは第2の高抵抗、T”ff、Tr4はデータ読み
書き用のMOSトランジスタである。In the figure, Tr+ and Try are first and second MOS transistors, 1. .. 1. is the wiring, RNI is the first high resistance, RN
ffi is a second high resistance, T"ff, and Tr4 are MOS transistors for reading and writing data.
第1のMOSトランジスタTr、 (または第2のM
OSトランジスタT r t )のゲートGはゲート電
極用多結晶シリコン膜4に、配線p、 (または配線
12)は配線用多結晶シリコン1110に、第1の高抵
抗R,,(または第2の高抵抗RHりは高抵抗用多結晶
シリコン813にそれぞれ対応している。The first MOS transistor Tr, (or the second M
The gate G of the OS transistor T r t ) is connected to the polycrystalline silicon film 4 for gate electrode, the wiring p (or wiring 12) is connected to the polycrystalline silicon film 1110 for wiring, and the first high resistance R, , (or the second The high resistance RH corresponds to the high resistance polycrystalline silicon 813, respectively.
このメモリセルの動作を簡単に説明する。The operation of this memory cell will be briefly explained.
いま仮に、第1の高抵抗R□1と第1のMOSトランジ
スタTr、のドレインDとの接続点P1にMOSトラン
ジスタTr3を介して“Lルヘルが書き込まれ、第2の
高抵抗RM2と第2のMOSトランジスタTr2のドレ
インDとの接続点P2にMOSトランジスタTr4を介
して“H″レヘル書き込まれているとする。Now, hypothetically, "L" is written to the connection point P1 between the first high resistance R□1 and the drain D of the first MOS transistor Tr through the MOS transistor Tr3, and the second high resistance RM2 and the second Assume that "H" level is written to the connection point P2 between the drain D of the MOS transistor Tr2 through the MOS transistor Tr4.
この場合、第1のMOSトランジスタT r + は、
そのゲートGに配&11.を介して“H”レベルが与え
られるためON状態となり、接続点P、がグランドGN
Dとの接続によりL”レベルを保持する。また、第2の
MOSトランジスタTrtは、そのゲートGに配線l、
を介して“L”レベルが与えられるためOFF状態とな
り、接続点P!が第2の高抵抗R++tを介して直流電
源Vccに接続されるので“H”レベルを保持する。In this case, the first MOS transistor T r + is
Arranged at the gate G&11. Since the “H” level is applied through
The second MOS transistor Trt is connected to the gate G by the wiring l,
Since the "L" level is applied through P!, it becomes OFF state, and the connection point P! is connected to the DC power supply Vcc via the second high resistance R++t, so it maintains the "H" level.
第1のMOSトランジスタTr、がON状態で接続点P
1に“L”レベルが保持されているときには、直流電源
Vccから第1の高抵抗R11l−接続点P1→第1の
MOSトランジスタTr+→グランドGNDのラインで
電流が流れ、その電流値は第1の高抵抗RNIの抵抗値
によって定まる。When the first MOS transistor Tr is in the ON state, the connection point P
1, when the "L" level is held at the "L" level, a current flows from the DC power supply Vcc to the line from the first high resistance R11l to the connection point P1 to the first MOS transistor Tr+ to the ground GND, and the current value is equal to the first It is determined by the resistance value of the high resistance RNI.
〈発明が解決しようとする課題〉
従来のスタティックRAMのメモリセルは、以上のよう
に構成されているため、次のような問題があった。<Problems to be Solved by the Invention> Since the memory cells of the conventional static RAM are configured as described above, they have the following problems.
第2のMOSトランジスタTr、がOFF状態のとき、
配線11および第1のMOSトランジスタTr、のゲー
トGは、直流電源Vccと同一電圧となる。すなわち、
配線用多結晶シリコン膜(配線用導体層)10およびゲ
ート電極用多結晶シリコンWI4の電位がVccとなる
。When the second MOS transistor Tr is in the OFF state,
The wiring 11 and the gate G of the first MOS transistor Tr have the same voltage as the DC power supply Vcc. That is,
The potential of the wiring polycrystalline silicon film (wiring conductor layer) 10 and the gate electrode polycrystalline silicon WI4 becomes Vcc.
直流電源Vccが3〜5 〔V〕に上昇し、これに伴っ
て配線用多結晶シリコン膜(配線用導体層)10の電位
が上昇すると、第2層間分離用酸化シリコン膜(層間骨
111り11の膜厚が約1500人とごく薄いために、
静を誘導によって高抵抗用多結晶シリコンWl(高抵抗
層)13に電子が集まり、結果として、この高抵抗用多
結晶シリコン膜(高抵抗層)13の抵抗値が減少する。When the DC power supply Vcc rises to 3 to 5 [V] and the potential of the wiring polycrystalline silicon film (wiring conductor layer) 10 rises, the second interlayer isolation silicon oxide film (interlayer bone 111) increases. 11 has a very thin film thickness of about 1,500 people,
Electrons are collected in the high resistance polycrystalline silicon film Wl (high resistance layer) 13 by static induction, and as a result, the resistance value of this high resistance polycrystalline silicon film (high resistance layer) 13 decreases.
この抵抗値減少の様子を第6図の電圧−電流特性図で説
明する。この特性図で電圧は高抵抗R+t+(またはR
t+z)の両端電圧であり、電流はその高抵抗を流れる
電流である。The manner in which this resistance value decreases will be explained using the voltage-current characteristic diagram shown in FIG. In this characteristic diagram, the voltage is high resistance R+t+ (or R
t+z), and the current is the current flowing through that high resistance.
特性aは、高抵抗用多結晶シリコン膜13の下側に比較
的高電位となり得る配線用多結晶シリコン膜10が存在
せず、高抵抗用多結晶シリコン膜13の下地が酸化シリ
コン膜のみの場合を示し、はぼリニアな特性となってい
る。Characteristic a means that there is no wiring polycrystalline silicon film 10 that can have a relatively high potential under the high-resistance polycrystalline silicon film 13, and that the base of the high-resistance polycrystalline silicon film 13 is only a silicon oxide film. In this case, the characteristics are almost linear.
特性すは、配線用多結晶シリコン膜10が高抵抗用多結
晶シリコン膜13の下側に存在している第4図のメモリ
セル構造での場合を示し、上記のように直流電源Vcc
が上昇するに従って高抵抗用多結晶シリコン膜13の抵
抗値が減少する結果、高抵抗用多結晶シリコン膜13を
流れる電流が増加している。The characteristics show the case of the memory cell structure shown in FIG. 4 in which the polycrystalline silicon film 10 for wiring exists under the polycrystalline silicon film 13 for high resistance, and as described above, the DC power supply Vcc is
As the resistance value increases, the resistance value of the high resistance polycrystalline silicon film 13 decreases, and as a result, the current flowing through the high resistance polycrystalline silicon film 13 increases.
スタティックRAMをバッテリバックアップするときは
、前述の電流の増加がバックアップ用パンテリの寿命短
縮をもたらし、結局、メモリバックアップの期間が短く
なってしまうという厳命的な欠点となる。When a static RAM is backed up by a battery, the above-mentioned increase in current shortens the life of the backup pantry, resulting in a severe drawback that the period of memory backup becomes short.
以上では、スタティックRAMのメモリセルにおいて、
高抵抗用多結晶シリコン膜13の下側に層間分離用酸化
シリコン膜11を介して配線用多結晶シリコン膜10が
存在する場合の問題点を指摘したが、同様の問題は、ス
タティックRAMや、高抵抗層、配線用導体層が多結晶
シリコン膜で形成され、かつ層間分離膜が酸化シリコン
膜で形成されている場合だけに限らず、高抵抗層の下側
に層間分離膜を介して比較的高電位となり得る配線用導
体層が配置されている半導体装置一般に当てはまる。In the above, in a static RAM memory cell,
Although we have pointed out the problem when the wiring polycrystalline silicon film 10 exists under the high-resistance polycrystalline silicon film 13 via the interlayer isolation silicon oxide film 11, similar problems can occur in static RAM, Comparisons are made not only when the high resistance layer and the wiring conductor layer are formed of polycrystalline silicon films, and the interlayer separation film is formed of silicon oxide film, but also when the interlayer separation film is provided below the high resistance layer. This applies to semiconductor devices in general in which a wiring conductor layer that can have a high potential is arranged.
本発明は、上記のような問題点を解消するために創案さ
れたもので、高抵抗層の下側に層間分離膜を介して比較
的高電位となり得る配線用導体層が配置されている半導
体装置において、配線用導体層が高電位となったときの
高抵抗層の抵抗値減少を防止できるようにすることを目
的とする。The present invention has been devised to solve the above-mentioned problems, and is directed to a semiconductor in which a wiring conductor layer that can have a relatively high potential is arranged below a high-resistance layer via an interlayer separation film. It is an object of the present invention to prevent a decrease in the resistance value of a high resistance layer when a wiring conductor layer has a high potential in a device.
〈課題を解決するための手段〉
[+]本発明に係る第1の半導体装置は、高抵抗層の下
側に層間分離膜を介して比較的高電位となり得る配線用
導体層が配置されている半導体装置において、前記高抵
抗層と前記層間骨lIl膜との間に、絶縁膜および導体
層を、絶縁膜が高抵抗層に接し導体層が層間分離膜に接
する状態で介在させるとともに、前記導体層を低電位レ
ベルに固定しであることに特徴を有する。<Means for Solving the Problems> [+] A first semiconductor device according to the present invention has a wiring conductor layer that can be at a relatively high potential placed under a high-resistance layer via an interlayer separation film. In the semiconductor device, an insulating film and a conductive layer are interposed between the high resistance layer and the interlayer bone film, with the insulating film being in contact with the high resistance layer and the conductive layer being in contact with the interlayer separation film, and It is characterized in that the conductor layer is fixed at a low potential level.
[11]本発明に係る第2の半導体装置は、前記第1の
半導体装置において、前記導体層をグランドレベルに固
定しであることに特徴を有する。[11] A second semiconductor device according to the present invention is characterized in that, in the first semiconductor device, the conductor layer is fixed to a ground level.
[nl]本発明に係る第3の半導体装置は、一対の高抵
抗層と、各高抵抗層に直列接続された一対のMo3トラ
ンジスタと、各高抵抗層・Mo3トランジスタの接続点
と反対側のMOSトランジスタのゲート電極とを接続す
る配線用導体層とを有し、前記高抵抗層と前記配線用導
体層との間に層間分離膜を介在させてなるメモリセル群
からなる高抵抗負荷方式のスタティックRAMを構成す
るものであって、前記各メモリセルにおいて、一対の高
抵抗層と層間骨III膜との間にそれぞれ、絶縁膜およ
び導体層を、絶縁膜が高抵抗層に接し導体層が層間骨S
膜に接する状態で介在させるとともに、前記一対の導体
層を低電位レベルに固定しであることに特徴を有する。[nl] A third semiconductor device according to the present invention includes a pair of high-resistance layers, a pair of Mo3 transistors connected in series to each high-resistance layer, and a transistor on the opposite side of the connection point between each high-resistance layer and the Mo3 transistor. A high-resistance load type memory cell group comprising a wiring conductor layer connecting the gate electrode of a MOS transistor, and an interlayer isolation film interposed between the high-resistance layer and the wiring conductor layer. The static RAM is configured such that in each memory cell, an insulating film and a conductive layer are provided between a pair of high resistance layers and an interlayer bone III film, respectively, and the insulating film is in contact with the high resistance layer and the conductive layer is in contact with the high resistance layer. interlaminar bone S
It is characterized in that the pair of conductor layers are interposed in contact with the membrane, and the pair of conductor layers are fixed at a low potential level.
[TV]本発明に係る第4の半導体装置は、前記第3の
半導体装置(高抵抗負荷方式のスタティックRAM)に
おいて、前記各導体層を前記高抵抗層・Mo3トランジ
スタの接続点に接続しであることに特徴を有する。[TV] In the fourth semiconductor device according to the present invention, in the third semiconductor device (high resistance load type static RAM), each of the conductor layers is connected to a connection point between the high resistance layer and the Mo3 transistor. characterized by something.
〈作用〉
[+]第1の半導体装置によれば、高抵抗層と層間分離
膜との間に絶縁膜と導体層とを介在させ、導体層を低電
位レベルに固定しであるので、層間分離膜の下側の配線
用導体層が高電位となっても、−低電位レベルに固定さ
れた導体層とその上側の絶縁膜の存在によって、高抵抗
層に電子が集まることを防止し、したがって、この高抵
抗層の抵抗値の減少を阻止する。<Function> [+] According to the first semiconductor device, the insulating film and the conductor layer are interposed between the high resistance layer and the interlayer separation film, and the conductor layer is fixed at a low potential level. Even if the wiring conductor layer under the separation membrane has a high potential, the presence of the conductor layer fixed at a -low potential level and the insulating film above it prevents electrons from gathering in the high resistance layer. Therefore, a decrease in the resistance value of this high resistance layer is prevented.
[■]第2の半導体装置によれば、上記第1の半導体装
置における導体層を固定する低電位レベルをグランドレ
ベルとしであるので、層間分離膜下側の配線用導体層の
電位がかなり高くなっても、高抵抗層の抵抗値に全く影
響を与えない。[■] According to the second semiconductor device, the low potential level that fixes the conductor layer in the first semiconductor device is used as the ground level, so the potential of the wiring conductor layer under the interlayer separation film is quite high. Even if this happens, it does not affect the resistance value of the high resistance layer at all.
[I[1]第3の半導体装置(スタティックRAM)に
よれば、上記第1の半導体装置と同様に構成することに
より、スタティックRAMのバックアップ時にON側の
Mo3トランジスタに接続された高抵抗層に流れる電流
の増加を抑制することができ、バッテリによるメモリバ
ンクアップ時間を長くすることができる。[I[1] According to the third semiconductor device (static RAM), by having the same configuration as the first semiconductor device, when backing up the static RAM, the high resistance layer connected to the ON side Mo3 transistor It is possible to suppress an increase in the flowing current, and it is possible to lengthen the memory bank up time using the battery.
[]V]第4の半導体装置(スタティックRAM)によ
れば、上記第3の半導体装置において、導体層を高抵抗
層・MoSトランジスタの接続点に接続しであるので、
メモリセルの内部において導体層に低電位レベルを与え
ることができ、外部から低電位レベルを与える場合に比
べて構造が簡素化される。[]V] According to the fourth semiconductor device (static RAM), in the third semiconductor device, the conductor layer is connected to the connection point of the high resistance layer and the MoS transistor;
A low potential level can be applied to the conductor layer inside the memory cell, and the structure is simplified compared to the case where a low potential level is applied from the outside.
〈実施例〉
以下、本発明の実施例を図面に基づいて詳細に説明する
。<Example> Hereinafter, an example of the present invention will be described in detail based on the drawings.
玉1実上班
第1図に本発明の第1実施例に係る高抵抗負荷方式のス
タティックRAMの断面構造を示している。図中、1は
シリコン基板、2はフィールド酸化シリコン膜、3はゲ
ート酸化シリコン膜、4は第1層目のゲート電極用多結
晶シリコン膜、5はソース、6はドレイン、7は第1層
間分離用酸化シリコン膜、8はコンタクト用ホール、9
.10は第2層目の配線用多結晶シリコン膜(配線用導
体層)、11は第2層間分離用酸化シリコン膜(層間分
離膜)であり、これらは第4図に示す従来例と基本的に
同じである。Figure 1 shows a cross-sectional structure of a high resistance load type static RAM according to a first embodiment of the present invention. In the figure, 1 is a silicon substrate, 2 is a field silicon oxide film, 3 is a gate oxide silicon film, 4 is a polycrystalline silicon film for the first layer gate electrode, 5 is a source, 6 is a drain, and 7 is a first interlayer Isolation silicon oxide film, 8 is a contact hole, 9
.. 10 is a polycrystalline silicon film for second layer wiring (conductor layer for wiring), and 11 is a silicon oxide film for second layer isolation (interlayer isolation film), which are basically the same as the conventional example shown in FIG. is the same as
本実施例において従来例と異なる構成は、第1図と第4
図とを対比すれば判るように、第2層間分離用酸化シリ
コン膜11と、高抵抗用多結晶シリコン膜13との間で
少なくともトランジスタ形成領域に対応する部位に、多
結晶シリコン膜(導体層)17および酸化シリコン膜(
絶縁膜)18を介在させていることである。The configuration of this embodiment that differs from the conventional example is shown in Figs. 1 and 4.
As can be seen from a comparison with the figure, a polycrystalline silicon film (conductor layer ) 17 and silicon oxide film (
An insulating film 18 is interposed therebetween.
このような構造のスタティックRAMの製造手順を、以
下簡単に説明する。The manufacturing procedure of a static RAM having such a structure will be briefly described below.
なお、第2層間分離用酸化シリコン膜11までの製造過
程は従来例で説明した通りであるので、ここでの説明は
省略する。Note that the manufacturing process up to the second interlayer isolation silicon oxide film 11 is the same as described in the conventional example, so a description thereof will be omitted here.
■ 第2層間分離用酸化シリコン膜11の上に、まず、
多結晶ンリコン膜を約2000人の膜厚で全面的に形成
し、これにイオン注入技術でAsを注入した後、この不
純物ドープド多結晶シリコン膜のうち配線用多結晶シリ
コン膜10の上方を覆う領域のみを残すように、写真食
刻技術にてパタニングすることにより、多結晶シリコン
膜17を得る〔第2図18+参照〕。■ First, on the second interlayer isolation silicon oxide film 11,
A polycrystalline silicon film is formed over the entire surface to a thickness of approximately 2000 nm, and after implanting As into this using ion implantation technology, the upper part of the wiring polycrystalline silicon film 10 is covered in this impurity-doped polycrystalline silicon film. A polycrystalline silicon film 17 is obtained by patterning using photolithography so that only the region remains (see FIG. 2, 18+).
■ 多結晶シリコン膜17と第2層間分離用酸化シリコ
ン膜11の上に全面的に酸化シリコン膜18を約200
0人の膜厚で形成する〔第2図(bl参照〕。■ A silicon oxide film 18 with a thickness of about 200 mm is entirely coated on the polycrystalline silicon film 17 and the second interlayer isolation silicon oxide film 11.
It is formed with a film thickness of 0.0 mm [see Fig. 2 (bl)].
■ 写真食刻技術で酸化シリコン膜18および第2層間
分離用酸化シリコン膜11をパターニングすることによ
り、配線用多結晶シリコン膜9に対するコンタクト用ホ
ール12a、12bを形成する〔第2図(C1参照〕。■ By patterning the silicon oxide film 18 and the second interlayer isolation silicon oxide film 11 using photolithography, contact holes 12a and 12b are formed for the wiring polycrystalline silicon film 9 [see Fig. 2 (C1)]. ].
■ CVD技術で多結晶シリコン膜を約500人の膜厚
で全面的に堆積し、これにリンを1×103/cm”程
度イオン注入することによって高抵抗用多結晶シリコン
膜とし、それを写真食刻技術でパターニングすることに
より、1本当たりの抵抗値が5〜LOTΩ(T=X 1
0”)程度となる高抵抗用多結晶シリコン膜13を得る
〔第2図18+参照〕。そして、高抵抗用多結晶シリコ
ン膜13の上に、周知の如く第2層間分離用酸化シリコ
ン膜14、アルミ配線15、パンシベイション膜16を
形、成することにより、第1図の構造とする。■ Using CVD technology, a polycrystalline silicon film was deposited over the entire surface to a thickness of approximately 500 mm, and phosphorus was ion-implanted to a thickness of about 1 x 103/cm to form a high-resistance polycrystalline silicon film, which was photographed. By patterning using etching technology, the resistance value per wire is 5~LOTΩ (T=X 1
A high resistance polycrystalline silicon film 13 having a resistance of about 0") is obtained (see FIG. 2, 18+). Then, a second interlayer isolation silicon oxide film 14 is formed on the high resistance polycrystalline silicon film 13, as is well known. , an aluminum wiring 15, and a pansivation film 16 to obtain the structure shown in FIG.
なお、多結晶シリコン膜17については、外部から低電
位レベル(好ましくはグランドレベル)に固定される。Note that the polycrystalline silicon film 17 is fixed at a low potential level (preferably ground level) from the outside.
このような構造二組を回路として表すと、やはり第5図
のようになるが、本実施例構造による動作としては下記
のようになる。If these two sets of structures are represented as a circuit, they will be as shown in FIG. 5, and the operation of the structure of this embodiment will be as follows.
いま仮に、第5図に示すメモリセルにおいて、接続点P
、に“L”レベルが書き込まれ、接続点P、に“H”レ
ベルが書き込まれているとした場合、第1のMOSトラ
ンジスタTr、は、そのゲ−)Gに配’is 7!Iを
介して“H”レベルが与えられるためON状態となり、
直流電源Vccから第1の高抵抗RHI−接続点接続点
第1−第OSトランジスタTr+−グランドGNDのラ
インで電流が流れる。Now, suppose that in the memory cell shown in FIG.
Suppose that "L" level is written to the connection point P, and "H" level is written to the connection point P, then the first MOS transistor Tr is arranged at the gate (G) is 7! Since “H” level is applied through I, it becomes ON state,
A current flows from the DC power supply Vcc to the line from the first high resistance RHI, the connection point, the first OS transistor Tr+, and the ground GND.
このとき、第1のMOSトランジスタTr、のゲートG
および配Fa 7!I は直流電源Vccと同一電位と
なる。すなわち、ゲート電極用多結晶シリコン膜4およ
び配線用多結晶シリコン#10の電位がVccとなる。At this time, the gate G of the first MOS transistor Tr
And distribution Fa 7! I has the same potential as the DC power supply Vcc. That is, the potential of the gate electrode polycrystalline silicon film 4 and the wiring polycrystalline silicon film #10 becomes Vcc.
直流電源Vccが3〜5 〔■〕に上昇し、これに伴っ
て配線用多結晶シリコン膜10の電位が上昇しても、配
線用多結晶シリコン膜10と高抵抗用多結晶シリコンl
l113との間には、第2層間分離用酸化シリコン膜1
1だけでなく、低電位レベルに固定された多結晶シリコ
ン膜17と酸化シリコン膜18とが介在しているため、
電位が上昇した配線用多結晶シリコン膜10からの静電
誘導によって高抵抗用多結晶シリコン膜13に電子が集
まることを防止することができ、高抵抗用多結晶シリコ
ン膜13の抵抗41.減少を阻止する。Even if the DC power supply Vcc rises to 3 to 5 [■] and the potential of the wiring polycrystalline silicon film 10 rises, the wiring polycrystalline silicon film 10 and the high resistance polycrystalline silicon l
113, there is a silicon oxide film 1 for second layer isolation.
1, but also a polycrystalline silicon film 17 and a silicon oxide film 18 that are fixed at a low potential level.
It is possible to prevent electrons from collecting in the high resistance polycrystalline silicon film 13 due to electrostatic induction from the wiring polycrystalline silicon film 10 whose potential has increased, and the resistance 41. prevent decline.
したがって、スタティックRAMのバンクアップ時に、
ON状態となっている第1のMOSトランジスタTr1
およびこれに接続された第1の高抵抗RMIである高抵
抗用多結晶シリコン膜13に流れる電流の増加を抑制す
ることができる。実使用時に直流電源VCCに与えられ
る3〜5〔v〕の範囲では、電圧−電流特性は第6図の
リニアな特性aと同様のものになり、メモリバンクアン
プに必要な電流消費を抑制し、バックアップ時間を長く
することができる。Therefore, when static RAM is banked up,
First MOS transistor Tr1 in ON state
Further, an increase in the current flowing through the high resistance polycrystalline silicon film 13, which is the first high resistance RMI connected thereto, can be suppressed. In the range of 3 to 5 [V] applied to the DC power supply VCC during actual use, the voltage-current characteristic becomes similar to the linear characteristic a in Figure 6, which suppresses the current consumption necessary for the memory bank amplifier. , the backup time can be extended.
11実施土 第3図に本発明の第2実施例を示している。11th Saturday FIG. 3 shows a second embodiment of the invention.
第3図において、第1実施例に係る第1図に示した符号
と同一の符号は、本実施例においても、その符号が示す
部分と同様のものを指し、それらの相互関係、製造手順
については第1実施例と同様であるので、説明を省略す
る。In FIG. 3, the same reference numerals as those shown in FIG. 1 according to the first embodiment refer to the same parts in this embodiment as well, and their mutual relationships and manufacturing procedures are explained. Since it is the same as the first embodiment, the explanation will be omitted.
本実施例において第1実施例と異なる構成は、高抵抗用
多結晶シリコン膜(高抵抗層)13と配線用多結晶シリ
コン膜(配線用導体層)9とのコンタクト部位に多結晶
シリコン膜(導体層)17を介在させていることである
。これは、換言すれば、第5図における第1の高抵抗R
MIと第1のMOSトランジスタTr+ のドレインD
との接続点P、と、第2の高抵抗RHtと第2のMOS
トランジスタTryのドレインDとの接続点P2とに、
多結晶シリコン膜17を接続したことになる。もちろん
、第1のMOSトランジスタTr、側と第2のMOSト
ランジスタTr、側とで多結晶シリコン膜17は分離さ
れる。This embodiment has a different configuration from the first embodiment in that the polycrystalline silicon film ( A conductor layer) 17 is interposed therebetween. In other words, the first high resistance R in FIG.
MI and the drain D of the first MOS transistor Tr+
connection point P, the second high resistance RHt, and the second MOS
At the connection point P2 with the drain D of the transistor Try,
This means that the polycrystalline silicon film 17 is connected. Of course, the polycrystalline silicon film 17 is separated between the first MOS transistor Tr and the second MOS transistor Tr.
そして、第1のMOSトランジスタTr、 (または
第2のMOSトランジスタTr、)がONとなったとき
に第1の高抵抗RH1(または第2の高抵抗R9□)に
電流が流れるが、MOSトランジスタTr、 (また
はT r z )のソースSはグランドGNDに接地さ
れているため、接続点P、 (またはP2)の電位はほ
ぼグランドレベルとなり、第1実施例と同様の効果が得
られる。When the first MOS transistor Tr, (or the second MOS transistor Tr,) is turned on, a current flows through the first high resistance RH1 (or the second high resistance R9□), but the MOS transistor Since the source S of Tr, (or Trz) is grounded to the ground GND, the potential of the connection point P, (or P2) is approximately at the ground level, and the same effect as in the first embodiment can be obtained.
また、多結晶シリコン膜17に低電位レベルを与えるの
に、外部からではなくメモリセルの内部において与えて
いるので、構造をより簡素化することができる。Further, since a low potential level is applied to the polycrystalline silicon film 17 inside the memory cell rather than from outside, the structure can be further simplified.
なお、上記各実施例はスタティックRAMについてのも
のであったが、109Ω程度以上の高抵抗層を有する半
導体装置であれば、本発明構造を通用すること番こより
、高抵抗層の抵抗値減少を緩和し、消費電流の増加を防
止することができる。Although each of the above embodiments was related to a static RAM, the structure of the present invention can be applied to any semiconductor device having a high resistance layer of about 109Ω or more, so it is possible to reduce the resistance value of the high resistance layer. It is possible to alleviate this problem and prevent an increase in current consumption.
〈発明の効果〉
N)本発明に係る第1の半導体装置によれば、層間分離
膜下側の配線用導体層が高電位になることに起因して高
抵抗層に電子が集まり高抵抗層の抵抗値が減少すること
を、高抵抗層と層間分HMとの間に介在され低電位レベ
ルに固定された導体層および絶縁膜の存在によって防止
することができる。<Effects of the Invention> N) According to the first semiconductor device of the present invention, electrons gather in the high resistance layer due to the high potential of the wiring conductor layer under the interlayer separation film. A decrease in the resistance value can be prevented by the presence of a conductive layer and an insulating film interposed between the high resistance layer and the interlayer portion HM and fixed at a low potential level.
CI+)本発明に係る第2の半導体装置によれば、導体
層に与える低電位レベルをグランドレベルとしであるの
で、層間分離膜下側の配線用導体層の電位がかなり高く
なっても、高抵抗層の抵抗値に全く影響を与えないです
む。CI+) According to the second semiconductor device of the present invention, the low potential level applied to the conductor layer is set as the ground level, so even if the potential of the wiring conductor layer under the interlayer isolation film becomes considerably high, There is no need to affect the resistance value of the resistance layer at all.
(I[I]本発明に係る第3の半導体装置(スタティッ
クRAM)によれば、メモリバンクアップ時にON状態
となる側のMOSトランジスタに接続された高抵抗層に
流れる電流の増加を抑制することができ、メモリバンク
アップに必要な電流消費を抑制し、バンクアップ時間を
長くすることができる。(I [I] According to the third semiconductor device (static RAM) according to the present invention, it is possible to suppress the increase in the current flowing through the high resistance layer connected to the MOS transistor on the side that is turned on during memory bank up. This makes it possible to suppress the current consumption required for memory bank up and lengthen the bank up time.
(rV)本発明に係る第4の半導体装置(スタティック
RAM)によれば、導体層を高抵抗層・MOSトランジ
スタの接続点に接続することによりメモリセルの内部に
おいて導体層に低電位レベルを与えているため、外部か
ら低電位レベルを与える場合に比べて構造を簡素化する
ことができる。(rV) According to the fourth semiconductor device (static RAM) according to the present invention, a low potential level is applied to the conductor layer inside the memory cell by connecting the conductor layer to the connection point of the high resistance layer and the MOS transistor. Therefore, the structure can be simplified compared to the case where a low potential level is applied externally.
第1図および第2図は本発明の第1実施例に係り、第1
図は半導体装置(スタティックRAM)の断面構造図、
第2図ta+ないしfd+はその製造過程を示す工程図
である。第3図は本発明の第2実施例に係る半導体装置
(スタティックRAM)の断面構造図である。
第4図は従来例に係る半導体装N(スタティックRAM
)の断面構造図である。なお、第5図および第6図は従
来例と本発明の説明に共通して使用するものであって、
第5図は高抵抗負荷方式のスタティックRAMにおける
メモリセルの回路構成図、第6図は高抵抗用多結晶シリ
コン膜での電圧−電流特性図である。
10・・・配線用多結晶シリコン膜(配線用導体層)、
11・・・第2層間分離用酸化シリコン膜(層間分離膜
)13・・・高抵抗用多結晶シリコン膜(高抵抗層)、
17・・・多結晶シリコン膜、】8・・・酸化シリコン
M(絶縁膜)。FIG. 1 and FIG. 2 relate to a first embodiment of the present invention.
The figure is a cross-sectional structural diagram of a semiconductor device (static RAM).
FIG. 2 ta+ to fd+ are process diagrams showing the manufacturing process. FIG. 3 is a cross-sectional structural diagram of a semiconductor device (static RAM) according to a second embodiment of the present invention. FIG. 4 shows a semiconductor device N (static RAM) according to a conventional example.
) is a cross-sectional structural diagram of. Note that FIGS. 5 and 6 are used in common to explain the conventional example and the present invention, and
FIG. 5 is a circuit configuration diagram of a memory cell in a high resistance load type static RAM, and FIG. 6 is a voltage-current characteristic diagram of a high resistance polycrystalline silicon film. 10... Polycrystalline silicon film for wiring (conductor layer for wiring),
11... Silicon oxide film for second interlayer isolation (interlayer isolation film) 13... Polycrystalline silicon film for high resistance (high resistance layer),
17... Polycrystalline silicon film, ]8... Silicon oxide M (insulating film).
Claims (4)
となり得る配線用導体層が配置されている半導体装置で
あって、 前記高抵抗層と前記層間分離膜との間に、絶縁膜および
導体層を、絶縁膜が高抵抗層に接し導体層が層間分離膜
に接する状態で介在させるとともに、前記導体層を低電
位レベルに固定してあることを特徴とする半導体装置。(1) A semiconductor device in which a wiring conductor layer that can have a relatively high potential is arranged below a high-resistance layer via an interlayer separation film, wherein between the high-resistance layer and the interlayer separation film, 1. A semiconductor device comprising an insulating film and a conductor layer interposed in such a manner that the insulating film is in contact with a high resistance layer and the conductor layer is in contact with an interlayer separation film, and the conductor layer is fixed at a low potential level.
をグランドレベルに固定してあることを特徴とする半導
体装置。(2) The semiconductor device according to claim 1, wherein the conductor layer is fixed at a ground level.
一対のMOSトランジスタと、各高抵抗層・MOSトラ
ンジスタの接続点と反対側のMOSトランジスタのゲー
ト電極とを接続する配線用導体層とを有し、前記高抵抗
層と前記配線用導体層との間に層間分離膜を介在させて
なるメモリセル群からなる高抵抗負荷方式のスタティッ
クRAMを構成する半導体装置であって、 前記各メモリセルにおいて、一対の高抵抗層と層間分離
膜との間にそれぞれ、絶縁膜および導体層を、絶縁膜が
高抵抗層に接し導体層が層間分離膜に接する状態で介在
させるとともに、前記一対の導体層を低電位レベルに固
定してあることを特徴とする半導体装置。(3) For wiring connecting a pair of high-resistance layers, a pair of MOS transistors connected in series to each high-resistance layer, and the gate electrode of the MOS transistor on the opposite side of the connection point of each high-resistance layer/MOS transistor. A semiconductor device constituting a high-resistance load type static RAM comprising a memory cell group having a conductor layer and an interlayer isolation film interposed between the high-resistance layer and the wiring conductor layer, In each of the memory cells, an insulating film and a conductive layer are interposed between the pair of high resistance layers and the interlayer isolation film, respectively, with the insulating film being in contact with the high resistance layer and the conductor layer being in contact with the interlayer isolation film, and A semiconductor device characterized in that the pair of conductor layers are fixed at a low potential level.
層を前記高抵抗層・MOSトランジスタの接続点に接続
してあることを特徴とする半導体装置。(4) The semiconductor device according to claim (3), wherein each of the conductor layers is connected to a connection point between the high resistance layer and the MOS transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2272643A JPH04147671A (en) | 1990-10-09 | 1990-10-09 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2272643A JPH04147671A (en) | 1990-10-09 | 1990-10-09 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04147671A true JPH04147671A (en) | 1992-05-21 |
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ID=17516784
Family Applications (1)
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JP2272643A Pending JPH04147671A (en) | 1990-10-09 | 1990-10-09 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04147671A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5541442A (en) * | 1994-08-31 | 1996-07-30 | International Business Machines Corporation | Integrated compact capacitor-resistor/inductor configuration |
-
1990
- 1990-10-09 JP JP2272643A patent/JPH04147671A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US5541442A (en) * | 1994-08-31 | 1996-07-30 | International Business Machines Corporation | Integrated compact capacitor-resistor/inductor configuration |
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