JPH0414543B2 - - Google Patents
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- JPH0414543B2 JPH0414543B2 JP57217719A JP21771982A JPH0414543B2 JP H0414543 B2 JPH0414543 B2 JP H0414543B2 JP 57217719 A JP57217719 A JP 57217719A JP 21771982 A JP21771982 A JP 21771982A JP H0414543 B2 JPH0414543 B2 JP H0414543B2
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- gate
- layer
- transistor
- electrode
- potential
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
-
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- H01L27/14665—Imagers using a photoconductor layer
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/30—Transforming light or analogous information into electric information
Description
【発明の詳細な説明】
本発明は、光導電膜を光電変換素子として用
い、その領域下に読出しの為の素子と光電変換素
子をリセツトする為の素子とを具えた固体撮像素
子、特に読出し素子として静電誘導トランジスタ
（以下SITという）、又は接合型電界効果トランジ
スタ（以下、Ｊ−FETという）を利用すること
により、従来のものに比べてはるかに高感度とし
た固体撮像素子に関するものである。
い、その領域下に読出しの為の素子と光電変換素
子をリセツトする為の素子とを具えた固体撮像素
子、特に読出し素子として静電誘導トランジスタ
（以下SITという）、又は接合型電界効果トランジ
スタ（以下、Ｊ−FETという）を利用すること
により、従来のものに比べてはるかに高感度とし
た固体撮像素子に関するものである。
固体撮像素子は、信号読出しスイツチ又は読出
し手段の種類によつてMOS型撮像素子及び電荷
転送型撮像素子があり、近年の固体イメージセン
サの商品化に伴い、高密度大規模アレイの点で急
激な発展をとげつつある。固体撮像素子の高密度
化に伴い単位撮像素子における光電変換部の面積
比率：開口率は次第に低下し、それによつて信号
検出がよりむづかしくなつてきている。
し手段の種類によつてMOS型撮像素子及び電荷
転送型撮像素子があり、近年の固体イメージセン
サの商品化に伴い、高密度大規模アレイの点で急
激な発展をとげつつある。固体撮像素子の高密度
化に伴い単位撮像素子における光電変換部の面積
比率：開口率は次第に低下し、それによつて信号
検出がよりむづかしくなつてきている。
この開口率を大きくとれる固体撮像素子として
最近光電変換部を信号読出しスイツチ又は信号読
出し転送部の上に積み重ねた構造の積層型固体撮
像素子が提案され、除々に研究が盛んになつてき
ている。これらは、例えばテレビジヨン学会技術
報告第３巻33号（1980年１月）の41〜46ページに
記載されているが、その一例を第１図に示す。
最近光電変換部を信号読出しスイツチ又は信号読
出し転送部の上に積み重ねた構造の積層型固体撮
像素子が提案され、除々に研究が盛んになつてき
ている。これらは、例えばテレビジヨン学会技術
報告第３巻33号（1980年１月）の41〜46ページに
記載されているが、その一例を第１図に示す。
この固体撮像素子は、Ｐ型基板１上に信号読出
し用MOSスイツチ（Ｎチヤネル）２を具え、そ
のソース拡散層３が光導電膜４の底部電極５に接
続されている。透明電極６を通して入射した光
（矢印で示す）が、光導電膜領域４で電子−正孔
対を発生させ、そのうちの電子は透明電極６に吸
収され、正孔は底部電極５に達してその電位を上
昇させる。これは、初めにこの底部電極５の電位
が低く（例えばOV）セツトされていた状態と比
べると、セツト時に底部電極に蓄えられていた電
子が正孔の流入によつて消滅したものとみなすこ
とができる。従つて読出しとしては、MOSスイ
ツチ２のオンによつてドレイン電極７及びドレイ
ン拡散層８を介してその消滅した電子が補充さ
れ、その電流がその光電変換部の信号となる。
し用MOSスイツチ（Ｎチヤネル）２を具え、そ
のソース拡散層３が光導電膜４の底部電極５に接
続されている。透明電極６を通して入射した光
（矢印で示す）が、光導電膜領域４で電子−正孔
対を発生させ、そのうちの電子は透明電極６に吸
収され、正孔は底部電極５に達してその電位を上
昇させる。これは、初めにこの底部電極５の電位
が低く（例えばOV）セツトされていた状態と比
べると、セツト時に底部電極に蓄えられていた電
子が正孔の流入によつて消滅したものとみなすこ
とができる。従つて読出しとしては、MOSスイ
ツチ２のオンによつてドレイン電極７及びドレイ
ン拡散層８を介してその消滅した電子が補充さ
れ、その電流がその光電変換部の信号となる。
この構造における最大の特長は、底部電極５を
隣接素子との境界ぎりぎりまで延ばすことがで
き、そのため開口率を１に近づけることができる
という点である。
隣接素子との境界ぎりぎりまで延ばすことがで
き、そのため開口率を１に近づけることができる
という点である。
他の特長として次のようなものがある。
(1) 光導電膜の種類により分光感度特性が異なる
ため、撮像目的に応じて光導電膜を選ぶことが
可能である。
ため、撮像目的に応じて光導電膜を選ぶことが
可能である。
(2) 強い光の入射の場合でも、光導電膜の底部電
極電位は透明電極電位を越えることがないため
ブルーミングが抑制される。
極電位は透明電極電位を越えることがないため
ブルーミングが抑制される。
(3) 通常のフオトダイオード等の光電変換素子で
は検知不可能な入射光の短波長成分も透明電極
近傍の光導電膜で電気信号成分に変換されるた
め、光電変換効率が向上する。
は検知不可能な入射光の短波長成分も透明電極
近傍の光導電膜で電気信号成分に変換されるた
め、光電変換効率が向上する。
上述したように、積層型固体撮像素子は、従来
型に比べて製造技術上の問題を除けば数多くの利
点を有している。しかしながら、今後高密度化が
進み単位セルが小さくなつた場合、微小信号を
Ｓ／Ｎ比を小さくすることなく検出することはま
すます困難となる。また、これまでは低照度入射
光の場合や動画の高速シヤツタ読出しの場合のよ
うに光量の少ない場合の撮像においてはＳ／Ｎ比
の点で良質の画像が得られなかつた。これは、こ
れまでの様に光電変換によつて得られた信号電荷
の補充電流法（MOS型の場合）や信号電荷の直
接転送読出し法（電荷転送型の場合）では、どう
しても避けられない問題である。
型に比べて製造技術上の問題を除けば数多くの利
点を有している。しかしながら、今後高密度化が
進み単位セルが小さくなつた場合、微小信号を
Ｓ／Ｎ比を小さくすることなく検出することはま
すます困難となる。また、これまでは低照度入射
光の場合や動画の高速シヤツタ読出しの場合のよ
うに光量の少ない場合の撮像においてはＳ／Ｎ比
の点で良質の画像が得られなかつた。これは、こ
れまでの様に光電変換によつて得られた信号電荷
の補充電流法（MOS型の場合）や信号電荷の直
接転送読出し法（電荷転送型の場合）では、どう
しても避けられない問題である。
本発明の目的は、こうした微小撮像信号の場合
でも、高感度信号読取りができ、画素寸法を実用
的寸法に小さくすることが可能な固体撮像素子を
提供することにある。
でも、高感度信号読取りができ、画素寸法を実用
的寸法に小さくすることが可能な固体撮像素子を
提供することにある。
以下、本発明を図面に基づいて説明する。
第２ａ図は本発明の第１実施例を示す断面構造
図、第２ｂ図はその等価回路図である。本実施例
は、読出し用トランジスタにＮチヤネル型SIT又
はＪ−FETを用いた場合を示す。
図、第２ｂ図はその等価回路図である。本実施例
は、読出し用トランジスタにＮチヤネル型SIT又
はＪ−FETを用いた場合を示す。
Ｐ型基板１１上に読出し用トランジスタ１２の
ドレインとなるN+型埋込層１３を選択的拡散に
よつて形成する。その上にN-型かＮ型のエピタ
キシヤル層１４（トランジスタ１２をSITで構成
する場合にはこの層の濃度は1012〜1015／cm3であ
りN-型となる）を成長させる。N+型埋込層１３
内に示す破線は、基板１１とエピタキシヤル層１
４との境界を示す。拡散により、トランジスタ１
２のゲートP+型拡散層１５、ソースN+型拡散層
１６及びリセツト用ＰチヤネルMOSトランジス
タ１７のドレインP+型拡散層１８をそれぞれ形
成する。この場合、ゲート拡散層１５の形状は、
ソース拡散層１６を閉ループで取り囲むように配
置することがトランジスタ１２の特性上望まし
い。
ドレインとなるN+型埋込層１３を選択的拡散に
よつて形成する。その上にN-型かＮ型のエピタ
キシヤル層１４（トランジスタ１２をSITで構成
する場合にはこの層の濃度は1012〜1015／cm3であ
りN-型となる）を成長させる。N+型埋込層１３
内に示す破線は、基板１１とエピタキシヤル層１
４との境界を示す。拡散により、トランジスタ１
２のゲートP+型拡散層１５、ソースN+型拡散層
１６及びリセツト用ＰチヤネルMOSトランジス
タ１７のドレインP+型拡散層１８をそれぞれ形
成する。この場合、ゲート拡散層１５の形状は、
ソース拡散層１６を閉ループで取り囲むように配
置することがトランジスタ１２の特性上望まし
い。
ここでP+型拡散層１８の深さは、リセツト用
トランジスタ１７へのドレイン電圧供給のための
配線層１９を不要にするためN+型埋込層１３形
成時にP+型埋込層を形成し、エピタキシヤル成
長時の埋込層の持上がり効果と、ドレインP+型
拡散層１８を他のP+型拡散層１５とは異なる工
程により拡散層をより深く形成することとで、ド
レイン拡散層１８と基板１１とを２０で示すよう
に接続して構造を変形することもできる。
トランジスタ１７へのドレイン電圧供給のための
配線層１９を不要にするためN+型埋込層１３形
成時にP+型埋込層を形成し、エピタキシヤル成
長時の埋込層の持上がり効果と、ドレインP+型
拡散層１８を他のP+型拡散層１５とは異なる工
程により拡散層をより深く形成することとで、ド
レイン拡散層１８と基板１１とを２０で示すよう
に接続して構造を変形することもできる。
ソース電極層２１は、
(イ) 絶縁膜２２を挾み電極２３との間にキヤパシ
タンスを形成する。
タンスを形成する。
(ロ) ソース拡散層１６からの配線抵抗を小さくす
ることの目的でソース拡散層１６の上にこれと
オーム接触をとつて形成する。このソース電極
２１は、不純物をドーブした多結晶シリコン又
はタングステンやモリブデン等の高融点金属で
構成する。リセツト用トランジスタ１７のゲー
ト電極２４及びドレイン配線層１９も同様の材
料で構成する。電極２３は、遮光性の配線層
（例えばAl膜）から成り、光導電膜２５の底部
電極を構成する。光導電膜２５は、ZnCdTeな
どの光導電膜、カルコゲナイド非晶質膜又は水
素化非晶質シリコンを用いてもよい。透明電極
２６は、酸化錫（SnO2）や酸化インジウム錫
（ITO）等で構成する。
ることの目的でソース拡散層１６の上にこれと
オーム接触をとつて形成する。このソース電極
２１は、不純物をドーブした多結晶シリコン又
はタングステンやモリブデン等の高融点金属で
構成する。リセツト用トランジスタ１７のゲー
ト電極２４及びドレイン配線層１９も同様の材
料で構成する。電極２３は、遮光性の配線層
（例えばAl膜）から成り、光導電膜２５の底部
電極を構成する。光導電膜２５は、ZnCdTeな
どの光導電膜、カルコゲナイド非晶質膜又は水
素化非晶質シリコンを用いてもよい。透明電極
２６は、酸化錫（SnO2）や酸化インジウム錫
（ITO）等で構成する。
第２ｂ図は、第２ａ図に示す固体撮像素子の等
価回路を示す。コンデンサ２７は、透明電極２６
と光導電層２５と底部電極２３とから成る光導電
膜を示し、トランジスタ２８は、P+型拡散層１
５をゲート、N+型拡散層１６をソース、N+型埋
込層１３をドレインとし、N-型（又はＮ型）エ
ピタキシヤル層１４をチヤネル部とした読出し用
ＮチヤネルSIT（又はＪ−FET）を示す。コンデ
ンサ２９は、ゲート電極２３とソース電極２１と
の間に形成されるキヤパシタンス（Cg）を示す。
トランジスタ３０は、光の入射によつて電位が変
動したトランジスタ２８のゲート電位を一定値
Vsにリセツトするためのリセツト・トランジス
タ（本実施例の場合は、ＰチヤンネルMOSトラ
ンジスタ１７より成る）である。ソース電極配線
ラインを３１で、ドレイン拡散層配線ラインを３
２で、リセツトトランジスタのゲート電極配線ラ
インを３３で示す。また、ソース電極配線ライン
３１につけた負荷抵抗を３４で示す。
価回路を示す。コンデンサ２７は、透明電極２６
と光導電層２５と底部電極２３とから成る光導電
膜を示し、トランジスタ２８は、P+型拡散層１
５をゲート、N+型拡散層１６をソース、N+型埋
込層１３をドレインとし、N-型（又はＮ型）エ
ピタキシヤル層１４をチヤネル部とした読出し用
ＮチヤネルSIT（又はＪ−FET）を示す。コンデ
ンサ２９は、ゲート電極２３とソース電極２１と
の間に形成されるキヤパシタンス（Cg）を示す。
トランジスタ３０は、光の入射によつて電位が変
動したトランジスタ２８のゲート電位を一定値
Vsにリセツトするためのリセツト・トランジス
タ（本実施例の場合は、ＰチヤンネルMOSトラ
ンジスタ１７より成る）である。ソース電極配線
ラインを３１で、ドレイン拡散層配線ラインを３
２で、リセツトトランジスタのゲート電極配線ラ
インを３３で示す。また、ソース電極配線ライン
３１につけた負荷抵抗を３４で示す。
なお、前述したようにリセツト・トランジスタ
３０のドレイン電極を設ける場合には、リセツト
ドレイン電極配線ラインが必要となるが、ドレイ
ンをP+型拡散層２０を介して基板１１に直接に
接続し、基板よりドレインに電圧を供給する場合
には、リセツト電極配線ラインは不要となる（第
２ｂ図の場合）。
３０のドレイン電極を設ける場合には、リセツト
ドレイン電極配線ラインが必要となるが、ドレイ
ンをP+型拡散層２０を介して基板１１に直接に
接続し、基板よりドレインに電圧を供給する場合
には、リセツト電極配線ラインは不要となる（第
２ｂ図の場合）。
次に、第３ｂ図の等価回路を用いて第１実施例
の動作について説明する。光導電膜２５の両端に
透明電極側が底部電極側に対し高くなるようにバ
イアスをかけておく。光が入射して光導電膜中で
電子−正孔対が発生すると、電子はより高電圧の
透明電極側に吸収され、他方、正孔は光導電膜中
の電界で加速されて底部電極側に達し、ゲート点
３５の電位Vgを上昇させる。この場合、電位上
昇の傾きはソース電極との間にあるキヤパシタン
スCgの大きさによつて決められ、Cgが大きけれ
ば電位上昇の傾きはゆるやかに、Cgが小さけれ
ば電位上昇の傾きは急峻になり、所望の読出し特
性に応じてその値を設定する。このCgは、主と
してソース電極２１とゲート電極２３との間の絶
縁容量から構成されるので、ゲート点３５の電位
に関係しないほぼ一定値であるが、実際にはゲー
ト拡散層１５とチヤネル部１４及びソース拡散層
１６との間の空乏層容量が加わり空乏層容量の印
加電圧非線形状から完全な一定値とは言えない。
ただし、チヤンネル部１４の不純物濃度が低い
SITの場合などは特にこの空乏層容量の寄与分は
無視することができ、従つてゲート点３５の電位
は光導電膜中で発生した電子−正孔対の量にほぼ
比例して高くなる。例えばゲート電位の初期設定
値は−5Vに対し−1Vまで上昇する。
の動作について説明する。光導電膜２５の両端に
透明電極側が底部電極側に対し高くなるようにバ
イアスをかけておく。光が入射して光導電膜中で
電子−正孔対が発生すると、電子はより高電圧の
透明電極側に吸収され、他方、正孔は光導電膜中
の電界で加速されて底部電極側に達し、ゲート点
３５の電位Vgを上昇させる。この場合、電位上
昇の傾きはソース電極との間にあるキヤパシタン
スCgの大きさによつて決められ、Cgが大きけれ
ば電位上昇の傾きはゆるやかに、Cgが小さけれ
ば電位上昇の傾きは急峻になり、所望の読出し特
性に応じてその値を設定する。このCgは、主と
してソース電極２１とゲート電極２３との間の絶
縁容量から構成されるので、ゲート点３５の電位
に関係しないほぼ一定値であるが、実際にはゲー
ト拡散層１５とチヤネル部１４及びソース拡散層
１６との間の空乏層容量が加わり空乏層容量の印
加電圧非線形状から完全な一定値とは言えない。
ただし、チヤンネル部１４の不純物濃度が低い
SITの場合などは特にこの空乏層容量の寄与分は
無視することができ、従つてゲート点３５の電位
は光導電膜中で発生した電子−正孔対の量にほぼ
比例して高くなる。例えばゲート電位の初期設定
値は−5Vに対し−1Vまで上昇する。
次に信号読出し動作について述べる。信号読出
し時には、ドレイン電極配線ライン３２が選ばれ
て高電圧（例えば＋12V）にバイアスされ更にソ
ース電極配線ライン３１も選ばれて例えば負荷抵
抗３４を介してOVに接地される。このとき読出
しトランジスタ２８に流れた電流の値を負荷抵抗
３４で電圧に変換して出力電圧として読出す。ド
レイン電流Idは、ゲート点３５の電位Vgとドレ
イン電圧Vdとによつて定まる。ドレイン電流Id
は、次式によつて与えられる。
し時には、ドレイン電極配線ライン３２が選ばれ
て高電圧（例えば＋12V）にバイアスされ更にソ
ース電極配線ライン３１も選ばれて例えば負荷抵
抗３４を介してOVに接地される。このとき読出
しトランジスタ２８に流れた電流の値を負荷抵抗
３４で電圧に変換して出力電圧として読出す。ド
レイン電流Idは、ゲート点３５の電位Vgとドレ
イン電圧Vdとによつて定まる。ドレイン電流Id
は、次式によつて与えられる。
Id＝Ipexp〔−ｑ／kT・η・｛（Vg＋３＋
μ／μ・rs・Id）−Vd／μ｝ η：係数（＜１） μ：電圧増幅率（≫１） rs：ソースから固有ゲートまでの直列抵抗刊行
物「半導体研究」第15巻第159ページ等によれ
ば、SITの場合ドレイン電流が大きいところで
はゲート電圧は実効的に逆方向に深くなり、ド
レイン電流の増加は次第にゲート電圧に比例す
るようになる。即ち、Idが大きい場合 Id１／（１＋μ）rs・Vd−１／（１＋μ
）rs・Vg となる。
μ／μ・rs・Id）−Vd／μ｝ η：係数（＜１） μ：電圧増幅率（≫１） rs：ソースから固有ゲートまでの直列抵抗刊行
物「半導体研究」第15巻第159ページ等によれ
ば、SITの場合ドレイン電流が大きいところで
はゲート電圧は実効的に逆方向に深くなり、ド
レイン電流の増加は次第にゲート電圧に比例す
るようになる。即ち、Idが大きい場合 Id１／（１＋μ）rs・Vd−１／（１＋μ
）rs・Vg となる。
この読出し特性については、Idの大きい線形領
域で読出すか又はVgに対する非線形な領域で読
出して、後に何んらかの方法で線形関係に変換す
るなど様々な方式が考えられる。信号読出し後
は、ゲート電極配線ライン３３を選択してリセツ
ト・トランジスタ３０をオンにしてゲート点３５
の電位をドレイン電圧Vs（この例では、−5V）に
クランプして読出しSIT２８をリセツトする。
域で読出すか又はVgに対する非線形な領域で読
出して、後に何んらかの方法で線形関係に変換す
るなど様々な方式が考えられる。信号読出し後
は、ゲート電極配線ライン３３を選択してリセツ
ト・トランジスタ３０をオンにしてゲート点３５
の電位をドレイン電圧Vs（この例では、−5V）に
クランプして読出しSIT２８をリセツトする。
読出しトランジスタ２８がＪ−FETの場合、
Vd＜φB−Vg（φBはゲート接合拡散電位）なる非
飽和動作では、 Gp：係数 ｄ：ゲート間隔 となり、ゲート電圧Vgのドレイン電流Idに対す
る関係は平方根の関係となる。こうした読出し特
性は階調を１で読出そうとする場合には、線形な
関係にもどしてやる必要があるが、ダイナミツク
レンジの広い撮像光の場合には平方根で圧縮した
読出し特性は有効となる。
Vd＜φB−Vg（φBはゲート接合拡散電位）なる非
飽和動作では、 Gp：係数 ｄ：ゲート間隔 となり、ゲート電圧Vgのドレイン電流Idに対す
る関係は平方根の関係となる。こうした読出し特
性は階調を１で読出そうとする場合には、線形な
関係にもどしてやる必要があるが、ダイナミツク
レンジの広い撮像光の場合には平方根で圧縮した
読出し特性は有効となる。
次に、本発明固体撮像素子の第２実施例を説明
する。第３ａ図はその断面構造図、第３ｂ図は一
部を変形した断面構造図、第３ｃ図は等価回路
図、第３ｄ図は動作を説明するためのリセツト・
タイミング図である。本実施例は、読出しトラン
ジスタ４０をＮチヤネルＪ−FETとした場合で
ある。Ｎ型基板４１上にP+型埋込み拡散層４２
を形成し、トランジスタ４０の底部ゲート拡散層
とする。この上にＮ型エピタキシヤル層４３を堆
積する。次に、表面のP+型ゲート拡散層４４と
底部ゲート４２とを接続するためのP+型拡散層
４５及び撮像素子間のアイソレーシヨンのための
絶縁層又はP+型拡散層４６を形成する。更に、
読出しトランジスタ４０のソース及びドレインと
なるN+型拡散層４７を形成し、ソース電極配線
層４８及びドレイン電極配線層４８′を不純物を
ドープした多結晶シリコン層又はモリブデンやタ
ングステン等の高融点金属で形成する。ゲート拡
散層４４上に絶縁層４９を挾んで多結晶シリコン
層などによる電極層５０を形成し、この電極層の
上に絶縁層５１を挾んで光導電膜５２の底部電極
層５３を遮光性のある金属（例えばAl）で形成
する。その際、読取しトランジスタ４０の活性領
域全面を覆うようにし、同時に底部ゲート拡散層
４２とのオーム接触をとる。底部電極層５３の上
に光導電膜５２及び透明電極５４を形成する。
する。第３ａ図はその断面構造図、第３ｂ図は一
部を変形した断面構造図、第３ｃ図は等価回路
図、第３ｄ図は動作を説明するためのリセツト・
タイミング図である。本実施例は、読出しトラン
ジスタ４０をＮチヤネルＪ−FETとした場合で
ある。Ｎ型基板４１上にP+型埋込み拡散層４２
を形成し、トランジスタ４０の底部ゲート拡散層
とする。この上にＮ型エピタキシヤル層４３を堆
積する。次に、表面のP+型ゲート拡散層４４と
底部ゲート４２とを接続するためのP+型拡散層
４５及び撮像素子間のアイソレーシヨンのための
絶縁層又はP+型拡散層４６を形成する。更に、
読出しトランジスタ４０のソース及びドレインと
なるN+型拡散層４７を形成し、ソース電極配線
層４８及びドレイン電極配線層４８′を不純物を
ドープした多結晶シリコン層又はモリブデンやタ
ングステン等の高融点金属で形成する。ゲート拡
散層４４上に絶縁層４９を挾んで多結晶シリコン
層などによる電極層５０を形成し、この電極層の
上に絶縁層５１を挾んで光導電膜５２の底部電極
層５３を遮光性のある金属（例えばAl）で形成
する。その際、読取しトランジスタ４０の活性領
域全面を覆うようにし、同時に底部ゲート拡散層
４２とのオーム接触をとる。底部電極層５３の上
に光導電膜５２及び透明電極５４を形成する。
撮像素子間のアイソレーシヨンを確実にするた
めには、アイソレーシヨン層４６をP+型拡散層
で形成した場合に、この拡散層の電位がフローテ
ィングしてしまうのを避けるために第３ｂ図に示
すように変形するのが有効である。即ち、基板４
１をＰ型基板として拡散層４６とオーム接触をと
り、ゲート拡散層４２を基板４１に対してアイソ
レートするためには、この拡散層４２を形成する
前に、いつたんN+型拡散層１５を形成した後に
改ためてゲート拡散層４２を形成する。この方法
は、特開昭56−98857号公報に開示されている。
めには、アイソレーシヨン層４６をP+型拡散層
で形成した場合に、この拡散層の電位がフローテ
ィングしてしまうのを避けるために第３ｂ図に示
すように変形するのが有効である。即ち、基板４
１をＰ型基板として拡散層４６とオーム接触をと
り、ゲート拡散層４２を基板４１に対してアイソ
レートするためには、この拡散層４２を形成する
前に、いつたんN+型拡散層１５を形成した後に
改ためてゲート拡散層４２を形成する。この方法
は、特開昭56−98857号公報に開示されている。
次に、第３ｃ図に示す等価回路に基づいて動作
を説明する。リセツト機構を除けば、ほぼ第１実
施例と同じであるから相違点についてのみ説明す
る。入射光量−読出し電流の関係式の傾きを定め
るフローテイング・ゲート点５６のキヤパシタン
スは、リセツト電極５０に対する絶縁層５１を介
したゲート電極５３の容量及びリセツト電極５０
に対する絶縁層４９を介したゲート拡散層４４の
容量（この２つの容量を合わせてCRとする）及
びソース拡散層４７に対するゲート拡散層４２，
４５の容量（この容量をCgとする）から構成さ
れる。この等価回路では、光導電膜５７、読出し
トランジスタ５３、キヤパシタCg５９、キヤパ
シタCR６０、ソース電極配線ライン６１、ドレ
イン電極配線ライン６２、リセツト電極配線ライ
ン６３、を示し、リセツト電極６３への印加パル
スをφR、ゲート電位をVgとする。
を説明する。リセツト機構を除けば、ほぼ第１実
施例と同じであるから相違点についてのみ説明す
る。入射光量−読出し電流の関係式の傾きを定め
るフローテイング・ゲート点５６のキヤパシタン
スは、リセツト電極５０に対する絶縁層５１を介
したゲート電極５３の容量及びリセツト電極５０
に対する絶縁層４９を介したゲート拡散層４４の
容量（この２つの容量を合わせてCRとする）及
びソース拡散層４７に対するゲート拡散層４２，
４５の容量（この容量をCgとする）から構成さ
れる。この等価回路では、光導電膜５７、読出し
トランジスタ５３、キヤパシタCg５９、キヤパ
シタCR６０、ソース電極配線ライン６１、ドレ
イン電極配線ライン６２、リセツト電極配線ライ
ン６３、を示し、リセツト電極６３への印加パル
スをφR、ゲート電位をVgとする。
光導電膜５７で光電変換された正孔がゲート電
極５３に次第に蓄積され（第３ｄ図に６５で示す
成分）ゲート電位Vgが上昇する。そしてドレイ
ン電極及びソース電極が選ばれて、ゲート電位
Vgに応じたドレイン電流が流れ（詳しくは第１
実施例と同じ）、ソース配線ライン６１に接続し
た負荷抵抗６４によつて電圧に変換され出力電圧
として読出される。
極５３に次第に蓄積され（第３ｄ図に６５で示す
成分）ゲート電位Vgが上昇する。そしてドレイ
ン電極及びソース電極が選ばれて、ゲート電位
Vgに応じたドレイン電流が流れ（詳しくは第１
実施例と同じ）、ソース配線ライン６１に接続し
た負荷抵抗６４によつて電圧に変換され出力電圧
として読出される。
次にゲート電位のリセツトについて第３ｄ図の
タイミング図を参照しながら説明する。タイミン
グt1でリセツトパルスφRは立上がり、振幅VRが、 CR／CR＋Cg・VR＞VBE となるように設定すれば、ゲート電位Vgはソー
ス電位（CVとする）に対しVBEにクランプされ
る。次のφRの立下がりt2でゲート電位は Vg＝VBE−CR／CR＋Cg・VR の負の電位にリセツトされ撮像可能な状態にな
る。入射光によるゲートへの正孔蓄積によつて第
３ｄ図に６５で示すように電位は次第に上昇し続
け、読出し後再び一定値にリセツトされる。ゲー
トに蓄積された過剰な正孔は、φRの立上がり時
にゲート・ソース接合を通してはき出される。
タイミング図を参照しながら説明する。タイミン
グt1でリセツトパルスφRは立上がり、振幅VRが、 CR／CR＋Cg・VR＞VBE となるように設定すれば、ゲート電位Vgはソー
ス電位（CVとする）に対しVBEにクランプされ
る。次のφRの立下がりt2でゲート電位は Vg＝VBE−CR／CR＋Cg・VR の負の電位にリセツトされ撮像可能な状態にな
る。入射光によるゲートへの正孔蓄積によつて第
３ｄ図に６５で示すように電位は次第に上昇し続
け、読出し後再び一定値にリセツトされる。ゲー
トに蓄積された過剰な正孔は、φRの立上がり時
にゲート・ソース接合を通してはき出される。
以上実施例で示してきたように積層型固体撮像
素子の持つ大きな開口率、短波長を検出可能にす
る光電変換効率の向上、ブルーミングが起らない
などの特長に加え、光電変換で得られたキヤリア
をSIT又はＪ−FFTのゲートに蓄積することによ
りトランジスタの有する増幅機構を利用して増幅
された電流を検出感度良く読出すことができ、画
素寸法を実用的寸法に小さくできる。したがつ
て、特に低照度撮像や高速シヤツタ読出し又は高
密度化に伴う単位撮像面積の低下に対してパラメ
ータによる増幅率の加減をしながら効果的に対応
することができる。
素子の持つ大きな開口率、短波長を検出可能にす
る光電変換効率の向上、ブルーミングが起らない
などの特長に加え、光電変換で得られたキヤリア
をSIT又はＪ−FFTのゲートに蓄積することによ
りトランジスタの有する増幅機構を利用して増幅
された電流を検出感度良く読出すことができ、画
素寸法を実用的寸法に小さくできる。したがつ
て、特に低照度撮像や高速シヤツタ読出し又は高
密度化に伴う単位撮像面積の低下に対してパラメ
ータによる増幅率の加減をしながら効果的に対応
することができる。
特に読出しトランジスタにSITを用いた場合に
は電位上昇に伴つてゲート電位−ドレイン電流が
線型に近づき撮像素子に適した読出し特性が得ら
れ、又低照度域−高照度域にわたりやや圧縮がか
けられた特性となり広い照度域の撮像には特に好
適であるし、更にチヤネル抵抗が小さいため高速
読出しが可能となる。ゲート電位のリセツトには
一般にリセツト・トランジスタが必要となるが、
リセツトゲート電極のみによる電荷はき出し法は
リセツトゲート電極を重ねる形で設けるため高密
度化の点で非常に有効である。
は電位上昇に伴つてゲート電位−ドレイン電流が
線型に近づき撮像素子に適した読出し特性が得ら
れ、又低照度域−高照度域にわたりやや圧縮がか
けられた特性となり広い照度域の撮像には特に好
適であるし、更にチヤネル抵抗が小さいため高速
読出しが可能となる。ゲート電位のリセツトには
一般にリセツト・トランジスタが必要となるが、
リセツトゲート電極のみによる電荷はき出し法は
リセツトゲート電極を重ねる形で設けるため高密
度化の点で非常に有効である。
第１図は従来の固体撮像素子の断面構造図、第
２ａ図は本発明の第１実施例の断面構造図、第２
ｂ図は第２ａ図に示す固体撮像素子の等価回路
図、第３ａ図は本発明の第２実施例の断面構造
図、第３ｂ図は第３ａ図の構造を一部変形した固
体撮像素子の断面構造図、第３ｃ図は等価回路
図、第３ｄ図は動作説明のためのリセツト・タイ
ミング図である。 １１…基板、１２…読出しトランジスタ、１４
…エピタキシヤル層、１５…ゲート拡散層、１６
…ソース拡散層、１７…リセツト・トランジス
タ、１８…ドレイン拡散層、２３…遮光性電極、
２５…光導電膜、２６…透明電極、３１…ソース
電極配線ライン、３３…リセツト電極配線ライ
ン。
２ａ図は本発明の第１実施例の断面構造図、第２
ｂ図は第２ａ図に示す固体撮像素子の等価回路
図、第３ａ図は本発明の第２実施例の断面構造
図、第３ｂ図は第３ａ図の構造を一部変形した固
体撮像素子の断面構造図、第３ｃ図は等価回路
図、第３ｄ図は動作説明のためのリセツト・タイ
ミング図である。 １１…基板、１２…読出しトランジスタ、１４
…エピタキシヤル層、１５…ゲート拡散層、１６
…ソース拡散層、１７…リセツト・トランジス
タ、１８…ドレイン拡散層、２３…遮光性電極、
２５…光導電膜、２６…透明電極、３１…ソース
電極配線ライン、３３…リセツト電極配線ライ
ン。
Claims (1)
- １ 半導体基板と、光検知領域としてこの半導体
基板の上側に形成され表面を透明電極で底面を遮
光性膜で形成した光導電層又は非晶質半導体層
と、この光導電層又は非晶質半導体層の下側に形
成され、前記遮光性膜に対しゲート電極をオーム
接触した読出しトランジスタとしての静電誘導ト
ランジスタ又は接合型電界効果トランジスタと、
前記ゲート電極の電位をリセツトするためのリセ
ツトゲート電極又はリセツト・トランジスタとを
具えることを特徴とする固体撮像素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217719A JPS59108457A (ja) | 1982-12-14 | 1982-12-14 | 固体撮像素子 |
| US06/555,987 US4589003A (en) | 1982-12-14 | 1983-11-29 | Solid state image sensor comprising photoelectric converting film and reading-out transistor |
| DE19833345239 DE3345239A1 (de) | 1982-12-14 | 1983-12-14 | Festkoerper-bildsensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217719A JPS59108457A (ja) | 1982-12-14 | 1982-12-14 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59108457A JPS59108457A (ja) | 1984-06-22 |
| JPH0414543B2 true JPH0414543B2 (ja) | 1992-03-13 |
Family
ID=16708660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57217719A Granted JPS59108457A (ja) | 1982-12-14 | 1982-12-14 | 固体撮像素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4589003A (ja) |
| JP (1) | JPS59108457A (ja) |
| DE (1) | DE3345239A1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4670765A (en) * | 1984-04-02 | 1987-06-02 | Sharp Kabushiki Kaisha | Semiconductor photodetector element |
| JPS60254886A (ja) * | 1984-05-31 | 1985-12-16 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPS6199369A (ja) * | 1984-10-22 | 1986-05-17 | Fuji Photo Film Co Ltd | 固体撮像素子 |
| EP0187047B1 (en) * | 1984-12-26 | 1992-03-04 | Canon Kabushiki Kaisha | Image sensor device |
| USRE34309E (en) * | 1984-12-26 | 1993-07-13 | Canon Kabushiki Kaisha | Image sensor device having plural photoelectric converting elements |
| JPS62122268A (ja) * | 1985-11-22 | 1987-06-03 | Fuji Photo Film Co Ltd | 固体撮像素子 |
| DE3544182A1 (de) * | 1985-12-13 | 1987-06-19 | Heimann Gmbh | Kontaktbildsensorzeile |
| US4760437A (en) * | 1986-01-03 | 1988-07-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Neural networks |
| US5204544A (en) * | 1987-07-03 | 1993-04-20 | Canon Kabushiki Kaisha | Photoelectric conversion device with stabilizing electrode |
| JPS6442992A (en) * | 1987-08-08 | 1989-02-15 | Olympus Optical Co | Solid-state image pickup device |
| NL8802252A (nl) * | 1988-05-31 | 1989-12-18 | Imec Inter Uni Micro Electr | Detectie-inrichting voor straling. |
| US5155570A (en) * | 1988-06-21 | 1992-10-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit having a pattern layout applicable to various custom ICs |
| EP1167999A1 (en) * | 1989-09-06 | 2002-01-02 | University of Michigan | Multi-element-amorphous-silicon-detector-array for real-time imaging and dosimetry of megavoltage photons and diagnostic x-rays |
| JPH06334920A (ja) * | 1993-03-23 | 1994-12-02 | Nippon Hoso Kyokai <Nhk> | 固体撮像素子とその駆動方法 |
| US5818052A (en) * | 1996-04-18 | 1998-10-06 | Loral Fairchild Corp. | Low light level solid state image sensor |
| JP4073831B2 (ja) * | 2003-06-23 | 2008-04-09 | 独立行政法人科学技術振興機構 | 入射光の測定方法及びそれを用いた分光機構を有するセンサー |
| WO2013147198A1 (ja) * | 2012-03-30 | 2013-10-03 | 株式会社ニコン | 撮像装置および撮像素子 |
| KR101570427B1 (ko) | 2014-07-11 | 2015-11-19 | 주식회사 우보테크 | 헤드레스트 이동장치 |
| US11373705B2 (en) * | 2020-11-23 | 2022-06-28 | Micron Technology, Inc. | Dynamically boosting read voltage for a memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132223A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS55120182A (en) * | 1979-03-08 | 1980-09-16 | Nippon Hoso Kyokai <Nhk> | Photoelectric converter |
| JPS55124259A (en) * | 1979-03-19 | 1980-09-25 | Semiconductor Res Found | Semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5670673A (en) * | 1979-11-14 | 1981-06-12 | Hitachi Ltd | Photoelectric converter |
| JPS56152280A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Light receiving surface |
-
1982
- 1982-12-14 JP JP57217719A patent/JPS59108457A/ja active Granted
-
1983
- 1983-11-29 US US06/555,987 patent/US4589003A/en not_active Expired - Lifetime
- 1983-12-14 DE DE19833345239 patent/DE3345239A1/de active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132223A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS55120182A (en) * | 1979-03-08 | 1980-09-16 | Nippon Hoso Kyokai <Nhk> | Photoelectric converter |
| JPS55124259A (en) * | 1979-03-19 | 1980-09-25 | Semiconductor Res Found | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3345239C2 (ja) | 1989-07-13 |
| JPS59108457A (ja) | 1984-06-22 |
| US4589003A (en) | 1986-05-13 |
| DE3345239A1 (de) | 1984-06-14 |
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