JPH04144286A - Ｍｏｓ型トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＭＯＳ型トランジスタに関し、さらに詳し
くは、半導体集積回路装置を構成させるためのＭＯＳ型
トランジスタ構造の改良に係るものである。

〔従来の技術〕

従来のこの種のＭＯＳ型トランジスタの概要構成を第３
図（ａ）　、　（ｂ）に示す。同図（ａ）は平面パター
ン図、同図（ｂ）は模式的に表わした縦断面図である。

すなわち、これらの第３図（ａ）　、　（ｂ）に示す従
来のＭＯＳ型トランジスタの構成において、符号１はｐ
型のシリコン基板、２は素子間分離のための厚いフィー
ルド酸化膜である。また、３は前記シリコン基板１の主
面上に選択的に形成された薄いゲート酸化膜、４はその
上のゲート電極であり、５はｎ゛型のソース・ドレイン
領域、６はこれらの全面を覆う保護絶縁膜、７は当該保
護絶縁膜６のコンタクト穴を通してソース・ドレイン領
域５に接続されたｌ配線である。

しかして、以上の構成によるＭＯＳ型トランジスタの動
作については、−船釣によく知られているので、こ１で
は、その説明を省略するが、この種の従来のＭＯＳ型ト
ランジスタにおいては、同図（ａ）に示したゲート長（
Ｌ）、およびゲート巾（Ｗ）の寸法によって、各種の異
なる特性が得られることもまた、よく知られているとこ
ろであり、このために種々の用途に対応させるために、
同一のシリコン基板上にあって、それぞれに異なる特性
のＭＯＳ型トランジスタを組み合わせて集積化させるこ
とで、所要の半導体集積回路装置を構成させることが行
なわれる。

［発明が解決しようとする課題］ 従来のＭＯＳ型トランジスタは、以上のように構成され
ており、半導体集積回路装置を得る場合には、前記の如
く種々の異なったタイプのＭＯＳ型トランジスタ、つま
り換言すると、種々の異なるゲート長（Ｌ）、およびゲ
ート巾（Ｗ）を有するＭＯＳ型トランジスタを、同一の
シリコン基板上に組み合せ集積化して形成させる必要が
あるため、必然的に、装置構成での同一面積範囲内にお
ける回路集積度の向上を望み得ないという問題点を有す
るものであった。

この発明は、従来のこのような問題点を解消するだめに
なされたもので、その目的とするところは、基板上の同
一面積範囲内に種々の異なるゲート長、およびゲート巾
のＭＯＳ型トランジスタを集積化形成可能にして、半導
体集積回路装置における同一面積当りの回路集積度を向
上させ得るようにした。この種のＭＯＳ型トランジスタ
を提供することである。

〔課題を解決するための手段〕

前記目的を達成するために、この発明に係るＭＯＳ型ト
ランジスタは、シリコン基板に対して所要の深さ、なら
びに周囲の大きさの溝部を掘り込んで、当該溝部の内壁
面対応部に、ゲート酸化膜を介してゲート電極を形成さ
せるようにしたものである。

すなわち、この発明は、シリコン基板上に形成されるＭ
ＯＳ型トランジスタにおいて、前記シリコン基板のフィ
ールド酸化膜で囲まれた主面上に、深さ、ならびに周囲
の大きさを選択した溝部を掘り込むと共に、当該溝部の
少なくとも内壁面部を含む該当部分上に、ゲート酸化膜
を介してゲート電極を形成させ、前記溝部の深さによっ
てゲート長を、周囲の大きさによってゲート幅をそれぞ
れに設定して構成したことを特徴とするＭＯＳ型トラン
ジスタである。

［イ乍　　　用］ 従って、この発明では、シリコン基板の主面上に掘り込
まれた溝部の少なくとも内壁面部を含む該当部分面上に
、ゲート酸化膜を介してゲート電極を形成させるように
しているため、当該溝部の深さ寸法、ならびに周囲の寸
法を所望値に選択して設定することで、その深さ方向に
所要のゲート長を、周囲方向に所要のゲート巾をそれぞ
れに得られるのである。

〔実　施　例１ 以下、この発明に係るＭＯＳ型トランジスタの一実施例
につき、第１図および第２図を参照して詳細に説明する
。

第１図（ａ）　、　（ｂ）はこの実施例を適用したＭＯ
Ｓ型トランジスタの平面パターン図、および概要構成を
模式的に示す縦断面図であり、また、第２図（ａ）ない
しくｆ）は同上ＭＯＳ型トランジスタの主要な製造工程
を順次模式的に示すそれぞれに断面図である。

これらの第１図（ａ）、（ｂ）に示す実施例のＭＯＳ型
トランジスタの構成においても、符号１１はｐ型のシリ
コン基板、１２は素子間分離のための厚いフィールド酸
化膜である。また、１３は前記シリコン基板１１の主面
上に選択的に掘り込まれた所要の深さ寸法、および周囲
の大きさ寸法の溝部、１４は当該シリコン基板１１の残
された主面上、ならびに溝部１３の内壁面部から底壁面
部にかけて形成された薄いゲート酸化膜、１５は当該ゲ
ート酸化膜１４を介して少なくとも前記内壁面部を含む
該当部分上に形成されたゲート電極であり、さらに、１
６は前記シリコン基板１１の残された主面上、ならびに
溝部１３の底壁面部にそれぞれ拡散形成されたｎ′″型
のソース・ドレイン領域、１７はこれらの全面を覆う保
護絶縁膜、１８は当該保護絶縁膜１７のコンタクト穴を
通して前記ソース・ドレイン領域１６に接続されたｌ配
線である。

そして、以上の構成によるＭＯＳ型トランジスタの動作
については、こＳでも同様に、−船釣によく知られてい
るので、その説明を省略するが、この実施例構成でのＭ
ＯＳ型トランジスタにおいては、後述するように、溝部
１３の深さ寸法９周囲の大きさ寸法を選択することによ
り、当該トランジスタのゲート長（Ｌ）、およびゲート
巾（Ｗ）を任意所望通りに設定して、各種の異なる特性
を与え得るのである。

次に、前記実施例構成によるＭＯＳ型トランジスタの製
造工程例について述べる。

第２図工程において、この実施例によるＭＯＳ型トラン
ジスタは、ｐ型のシリコン基板１１の所定部分に対し、
例えば、ＬＯＣＯＳ法などを用い、素子間分離のための
厚いフィールド酸化膜１２を形成した後（同図（ａ））
、まず、当該シリコン基板１１での主面上の選択された
該当領域部分に所要の溝部を得るために、写真製版技術
によって、バターニングされたレジストパターン２１を
形成する（同図（ｂ））。

ついで、ドライエツチング法を用い、前記レジストパタ
ーン２１をマスクにして、所要深さ寸法。

および所要周囲の大きさ寸法の溝部１３を掘り込む（同
図（Ｃ））。そしてこのとき、得ようとする各特性毎の
それぞれのＭＯＳ型トランジスタに対応して、最終的に
ゲート長（Ｌ）となる溝の深さ寸法を設定すべく、必要
に応じて当該掘り込み操作を繰り返すことにより、当該
溝部１３の深さを適宜、それぞれに異ならせるようにす
る。

続いて、前記溝部１３内を含むシリコン基板１１の全面
を覆うようにして、例えば、５ｉＯｚ膜などの薄いゲー
ト酸化膜１４となる酸化膜を、また、ゲート電極１５と
なる１例えば、ポリシリコン膜１５ａをそれぞれ順次に
形成する（同図（ｄ））。

次に、写真製版技術により図示しないレジストパターン
を形成した上で、等方性のドライエツチング法によって
、前記ポリシリコン膜１５ａを選択的にエツチング除去
するが、こ−では、当該除去手段が等方性エツチングで
あるために、前記溝部１３の内壁面部にのみ当該ポリシ
リコン膜が選択的に残されることになって、こ＼では、
所要のゲート電極１５を形成し得る。また、当該ゲート
電極１５をマスクに用い、イオン注入法によりｎ型の不
純物１例えば、Ａｓを高濃度に注入かつ拡散させて、前
記シリコン基板１１の残された主面上、ならびに溝部１
３での底壁面部に対応する主面上にあって、それぞれに
ｎ゛型のソース・ドレイン領域１６を形成する（同図（
ｅ））。

さらに、これらの全面を覆うように、例えば、ＣＶＤ法
によりＳｉＯ□膜を形成して保護絶縁膜１７とし、そし
てまた、写真製版法、およびドライエツチング技術を用
い、この保護絶縁膜１７に選択的にコンタクト穴を開孔
させた上で、スパッタ技術により当該コンタクト穴を通
して前記ソース・ドレイン領域１６に接続されるＡ２配
線層１８ａを形成させ、かつ当該Ａρ配線層１８ａの所
要部分上に対して、写真製版法によりレジストパターン
１９を形成する（同図（ｆ））。

その後、前記レジストパターン１９をマスクに用い、前
記Ａρ配線層１８ａを選択的にエツチング成形させるこ
とにより　Ａρ配線１８を形成し、このようにして、所
期通りの第１図（ａ）　、　（ｂ）に示すＭＯＳ型トラ
ンジスタを得るのである。

従って、前記構成によるＭＯＳ型トランジスタでは、第
１図（ａ）　、　（ｂ）に明示されているように、シリ
コン基板１１の主面上に掘り込まれる溝部１３の深さ寸
法が、当該トランジスタのゲート長（Ｌ）となり、また
、溝部１３の周囲の大きさ寸法、こ−では、（ｗ、）、
　（Ｗ２）、および（Ｗ３）の各寸法の和が、当該トラ
ンジスタのゲート巾（Ｗ）となるもので、この結果、シ
リコン基板上での同一面積範囲内に種々の異なるゲート
長、およびゲート巾のＭＯＳ型トランジスタを集積化し
得るのである。

［発明の効果］ 以上詳述したように、この発明によれば、シリコン基板
上に形成されるＭＯＳ型トランジスタにおいて、シリコ
ン基板のフィールド酸化膜で囲まれた主面上に、深さ、
ならびに周囲の大きさを選択した溝部を掘り込んで、当
該溝部の少なくとも内壁面部を含む該当部分上に、ゲー
ト酸化膜を介してゲート電極を形成させるようにしたの
で、育１記溝部の深さ寸法、ならびに周囲の寸法を所望
佑に選択して設定することで、その深さ方向に所史のゲ
ート長を、周囲方向に所要のゲート巾をそｔぞれに得ら
れるのであり、結果的に、シリコン運板上での可及的に
狭（された同一面積範囲内にさって、種々の異なるゲー
ト長、およびゲート巾ＣＭＯ３型トランジスタを相対的
に集積化形成てき、装置構成の集積度を効果的に向上し
得るもＣである。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）はこの発明の一実施例を適用
したＭＯＳ型トランジスタの平面パターン図、および概
要構成を模式的に示す縦断面図、第２図（ａ）ないしく
ｆ）は同上ＭＯＳ型トランジスタの主要な製造工程を順
次模式的に示すそれぞれに断面図であり、また、第３図
（ａ）　、　（ｂ）は従来例によるＭＯＳ型トランジス
タの平面パターン図、８よび概要構成を模式的に示す縦
断面図である。 １１・・・・ｐ型シリコン基板、 １２・・・・フィールド酸化膜、 １３・・・・溝部、　　　　１４・印ゲート酸化膜、１
５・・・・ゲート電極、 Ｉ６・・・・ｎ４型のソース・ドレイン領域、１７・・
・・保護絶縁膜、　１８・・・・Ａｊ２配線。

Claims (1)

1. 【特許請求の範囲】 　シリコン基板上に形成されるＭＯＳ型トランジスタに
   おいて、 前記シリコン基板のフィールド酸化膜で囲まれた主面上
   に、深さ、ならびに周囲の大きさを選択した溝部を掘り
   込むと共に、当該溝部の少なくとも内壁面部を含む該当
   部分上に、ゲート酸化膜を介してゲート電極を形成させ
   、 前記溝部の深さによってゲート長を、周囲の大きさによ
   ってゲート幅をそれぞれに設定して構成した ことを特徴とするＭＯＳ型トランジスタ。