JPH04142813A - フェーズロックドループ - Google Patents
フェーズロックドループInfo
- Publication number
- JPH04142813A JPH04142813A JP2265865A JP26586590A JPH04142813A JP H04142813 A JPH04142813 A JP H04142813A JP 2265865 A JP2265865 A JP 2265865A JP 26586590 A JP26586590 A JP 26586590A JP H04142813 A JPH04142813 A JP H04142813A
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- Japan
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 12
- 230000010355 oscillation Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000013016 damping Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 108010074864 Factor XI Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フィルタ時定数をスイッチ作動によって切
替られるループフィルタを有するフェーズロックドルー
プに関するものである。
替られるループフィルタを有するフェーズロックドルー
プに関するものである。
第４図は従来のフェーズロックドループ（以下、ＰＬＬ
という）を示すブロック図であり、図において、１は基
準信号と分周出力とを位相比較する位相比較器、２は高
周波成分を除去するループフィルタ、３はループフィル
タ２の出力により発振周波数を直流的に制御する電圧制
御発振器（以下、ＶＣＯという）、３ａは送信、受信の
周波数シフ１〜スイツチ、４はＶＣＯ３の出力周波数を
１／Ｈに分周する分周器である。
という）を示すブロック図であり、図において、１は基
準信号と分周出力とを位相比較する位相比較器、２は高
周波成分を除去するループフィルタ、３はループフィル
タ２の出力により発振周波数を直流的に制御する電圧制
御発振器（以下、ＶＣＯという）、３ａは送信、受信の
周波数シフ１〜スイツチ、４はＶＣＯ３の出力周波数を
１／Ｈに分周する分周器である。
次に動作について説明する。
まず、位相比較器］は外部から入力される基準信号とｌ
） Ｌ Ｌの出力周波数を１．／Ｎに分周した信号との
位相差を検出し、この位相差をループフィルタ２にて平
滑して、これをＶＣＯ３の直流的な制御電圧とする。こ
の結果、Ｐ Ｌ ＬはＶＣＯ３の出力発振信号が基準信
号に位相的に一致する（ロックする）ように動作する。
） Ｌ Ｌの出力周波数を１．／Ｎに分周した信号との
位相差を検出し、この位相差をループフィルタ２にて平
滑して、これをＶＣＯ３の直流的な制御電圧とする。こ
の結果、Ｐ Ｌ ＬはＶＣＯ３の出力発振信号が基準信
号に位相的に一致する（ロックする）ように動作する。
従来のＰ Ｌ Ｌは以上のように構成されているので、
低い周波数の変調信号まで変調をかけようとすると、ロ
ック時間が長くなり、また、変調をかける必要のない受
信時でもロック時間か長くなるなどの課題があった。
低い周波数の変調信号まで変調をかけようとすると、ロ
ック時間が長くなり、また、変調をかける必要のない受
信時でもロック時間か長くなるなどの課題があった。
なお、従来のＰＬＬに類似する技術か特開昭５５−７１
．３２８号公報に記載されている。
．３２８号公報に記載されている。
この発明は上記のような課題を解消するためになされた
もので、変調をかける必要のない受信時等においては、
ロック時間を短くすることができるＰＬＬを得ることを
目的とする。
もので、変調をかける必要のない受信時等においては、
ロック時間を短くすることができるＰＬＬを得ることを
目的とする。
この発明に係るｐ ｒ−ｒ−は、基準信号と分周出力を
位相比較する位相比較器と、該位相比較器の位相差出力
を平滑するループフィルタと、該ループフィルタの出力
に対応する周波数の信号を出力する電圧制御発振器と、
該電圧制御発振器の出力信号を分周して、上記位相比較
器へ入力する分周器とを備え、上記ループフィルタに、
送信、受信の切替制御に連動してフィルタ時定数を切り
替えるフィルタ時定数切替手段を設けたものである。
位相比較する位相比較器と、該位相比較器の位相差出力
を平滑するループフィルタと、該ループフィルタの出力
に対応する周波数の信号を出力する電圧制御発振器と、
該電圧制御発振器の出力信号を分周して、上記位相比較
器へ入力する分周器とを備え、上記ループフィルタに、
送信、受信の切替制御に連動してフィルタ時定数を切り
替えるフィルタ時定数切替手段を設けたものである。
この発明におけるＰ Ｌ Ｌは、変調をかける必要のな
い受信時に送（Ｔｊ ＋受信の制御に連動させて、ルー
プフィルタの時定数を切り替え、ループの自然周波数か
大きくなるようにすることにより、受信時のロック時間
を短くする。
い受信時に送（Ｔｊ ＋受信の制御に連動させて、ルー
プフィルタの時定数を切り替え、ループの自然周波数か
大きくなるようにすることにより、受信時のロック時間
を短くする。
以下、この発明の一実施例を図に−〕いて説明する。
第１図において、１は基準信号と分周出力どを位相比較
する位相比較器、２は位相差出力の高域成分を除去する
ループフィルタ、３は送信、受信の周波数シフト回路お
よび変調回路を有するＶＣＯ５４は分周比がｉ／Ｎ分周
器、２ａは送信、受信の制御ど連動したループフィルタ
２の定数切り替えのためのフィルタ時定数切替手段とし
てのスイッチ、３ａは送信、受信の制御と連動したＶＣ
Ｏ３の送信、受信の周波数シフ１〜スイツチである。
する位相比較器、２は位相差出力の高域成分を除去する
ループフィルタ、３は送信、受信の周波数シフト回路お
よび変調回路を有するＶＣＯ５４は分周比がｉ／Ｎ分周
器、２ａは送信、受信の制御ど連動したループフィルタ
２の定数切り替えのためのフィルタ時定数切替手段とし
てのスイッチ、３ａは送信、受信の制御と連動したＶＣ
Ｏ３の送信、受信の周波数シフ１〜スイツチである。
次に動作について説明する。
ます、位相１比較器１は基ｌ（口信号とＶ ＣＯ２の出
力周波数をｉ／Ｈに分周した信号との位相差を検出する
。この検出された位相差はループフィルタ２にて平滑さ
れて、ＶＣＯ３の制御電圧となる。
力周波数をｉ／Ｈに分周した信号との位相差を検出する
。この検出された位相差はループフィルタ２にて平滑さ
れて、ＶＣＯ３の制御電圧となる。
この結果、Ｐ Ｌ ＬはｖＣ○３の出力発振信号を」−
記基準信号に位相的に一致（ロック）するように動作す
る。この場合において、このロックの過程が早かったり
遅かったり、位相を補正する途中で行き過ぎたりする一
連の動作は、ループフィルタ２のフィルタ時定数が大き
く作用する。いま、ループフィルタ２が第１図に示した
ラグリードフィルタである場合を例にとると、伝達特性
Ｈ１，，は、抵抗をＲ１，、Ｒ２、キャパシタンスをＣ
とすると、τ □ ＝ Ｉく １ ・ Ｃτ２
＝ Ｒ２・ Ｃ Ｋ、；位相比較器１の感度 Ｋｖ；ＶＣＯ３の感度 ξ；ダンピングファクタ ω。；自然角周波数 となる。
記基準信号に位相的に一致（ロック）するように動作す
る。この場合において、このロックの過程が早かったり
遅かったり、位相を補正する途中で行き過ぎたりする一
連の動作は、ループフィルタ２のフィルタ時定数が大き
く作用する。いま、ループフィルタ２が第１図に示した
ラグリードフィルタである場合を例にとると、伝達特性
Ｈ１，，は、抵抗をＲ１，、Ｒ２、キャパシタンスをＣ
とすると、τ □ ＝ Ｉく １ ・ Ｃτ２
＝ Ｒ２・ Ｃ Ｋ、；位相比較器１の感度 Ｋｖ；ＶＣＯ３の感度 ξ；ダンピングファクタ ω。；自然角周波数 となる。
そして、上記伝達特性では、Ｐ Ｉ、 Ｌループの安定
性および変調器としての変調特性を考慮すると、ダンピ
ングファクタξは０．７〜】−１０程度に決定するのが
普通である。しかし、ＦＭ変調器として使用する場合に
は、低い周波数から変調をかける必要があるために、自
然角周波数ω。を下げざるをえす、ロック時間が長くな
る傾向がある。
性および変調器としての変調特性を考慮すると、ダンピ
ングファクタξは０．７〜】−１０程度に決定するのが
普通である。しかし、ＦＭ変調器として使用する場合に
は、低い周波数から変調をかける必要があるために、自
然角周波数ω。を下げざるをえす、ロック時間が長くな
る傾向がある。
この発明では、ループフィルタ２の定数切替用のスイッ
チ２ａをつけることにより、変調をかける必要のない受
信時に、自然角周波数ω、を大きくなるように、ループ
フィルタ２の定数を切り替え、これにより受信時のロッ
ク時間を短くしたものである。
チ２ａをつけることにより、変調をかける必要のない受
信時に、自然角周波数ω、を大きくなるように、ループ
フィルタ２の定数を切り替え、これにより受信時のロッ
ク時間を短くしたものである。
第２図はループフィルタの他の例を示す。この第２図の
回路では、送イｌ−１時においてＳ端子に電圧が印加さ
れたとき、フィルタ時定数切替手段としてのダイオ−１
〜Ｄがオンとなるようにしたものであり、このオン時に
はラグリードフィルタの定数は、Ｒ１”’ Ｒ１、Ｒ２
＝ Ｒ２ａ、 Ｃ＝ Ｃａとなる。
回路では、送イｌ−１時においてＳ端子に電圧が印加さ
れたとき、フィルタ時定数切替手段としてのダイオ−１
〜Ｄがオンとなるようにしたものであり、このオン時に
はラグリードフィルタの定数は、Ｒ１”’ Ｒ１、Ｒ２
＝ Ｒ２ａ、 Ｃ＝ Ｃａとなる。
一方、受信時にはＳ端子をオープン状態になるようにし
、これによりダイオ−１〜Ｄをオフにする。
、これによりダイオ−１〜Ｄをオフにする。
従って、ラグリードフィルタの定数は、Ｒ］”’ Ｒ１
、Ｒ２＝ Ｒ２ａ ＋ Ｒ２ｂ 、 Ｃ＝ Ｃａ−Ｃ，
ｂ ／（Ｃａ＋Ｃｂ）となり、ダンピングファクタω。
、Ｒ２＝ Ｒ２ａ ＋ Ｒ２ｂ 、 Ｃ＝ Ｃａ−Ｃ，
ｂ ／（Ｃａ＋Ｃｂ）となり、ダンピングファクタω。
自然周波数ω１、を大きくすることかできる。
なお、上記実施例ではダイオードＹ）をフィルタ時定数
手段として、ラグリードフィルタの定数丁く２、Ｃの値
を切り替えたが、第３図に示すように、アナロクスイッ
チＡＳなどを設けて、Ｒ工などのラグリードフィルタの
定数を切り替えてもよく、」１記実施例と同様の効果を
奏する。
手段として、ラグリードフィルタの定数丁く２、Ｃの値
を切り替えたが、第３図に示すように、アナロクスイッ
チＡＳなどを設けて、Ｒ工などのラグリードフィルタの
定数を切り替えてもよく、」１記実施例と同様の効果を
奏する。
以」二のように、この発明によればループフィルタに送
信、受信の切替制御に連動してフィルタ時定数を切り替
えるフィルタ時定数制御手段を設けるように構成したの
で、変調をかける必要のない受信時の位相ロック時間を
短くすることかでき、受信セービング時や、送信から受
信に移る時などに生しる受信信号の頭切れを少なくてき
るものか１１）られる効果がある。
信、受信の切替制御に連動してフィルタ時定数を切り替
えるフィルタ時定数制御手段を設けるように構成したの
で、変調をかける必要のない受信時の位相ロック時間を
短くすることかでき、受信セービング時や、送信から受
信に移る時などに生しる受信信号の頭切れを少なくてき
るものか１１）られる効果がある。
第１図はこの発明の一実施例によるＩＦ Ｌ １．を示
ずブロック図、第２図はこの発明におけろループフィル
タの定数切替回路を示す回路図、第３図はこの発明にお
けるループフィルタの他の定数切替回路を示す回路図、
第４図は従来の１） Ｔ、■、を示すフロック図である
。 」は位相比較器、２はループフィルタ、２ａはフィルタ
時定数切替手段、３は電圧制御発振器（ＶＣ○）、４は
分周器。 なお、図中５同一符号は同一、または相当部分を示す。
ずブロック図、第２図はこの発明におけろループフィル
タの定数切替回路を示す回路図、第３図はこの発明にお
けるループフィルタの他の定数切替回路を示す回路図、
第４図は従来の１） Ｔ、■、を示すフロック図である
。 」は位相比較器、２はループフィルタ、２ａはフィルタ
時定数切替手段、３は電圧制御発振器（ＶＣ○）、４は
分周器。 なお、図中５同一符号は同一、または相当部分を示す。
Claims (1)
- 基準信号と分周出力を位相比較する位相比較器と、該位
相比較器の位相差出力を平滑するループフィルタと、該
ループフィルタの出力に対応する周波数の信号を出力す
る電圧制御発振器と、該電圧制御発振器の出力信号を分
周して、上記位相比較器へ入力する分周器とを備えたフ
ェーズロックドループにおいて、上記ループフィルタに
、送信、受信の切替制御に連動してフィルタ時定数を切
り替えるフィルタ時定数切替手段を設けたことを特徴と
するフェーズロックドループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265865A JPH04142813A (ja) | 1990-10-03 | 1990-10-03 | フェーズロックドループ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265865A JPH04142813A (ja) | 1990-10-03 | 1990-10-03 | フェーズロックドループ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142813A true JPH04142813A (ja) | 1992-05-15 |
Family
ID=17423166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2265865A Pending JPH04142813A (ja) | 1990-10-03 | 1990-10-03 | フェーズロックドループ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142813A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999041838A1 (fr) * | 1998-02-13 | 1999-08-19 | Matsushita Electric Industrial Co., Ltd. | Type de circuit oscillant, type de modulation, type de demodulation, et systeme de modulation/demodulation qam multiniveau |
-
1990
- 1990-10-03 JP JP2265865A patent/JPH04142813A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999041838A1 (fr) * | 1998-02-13 | 1999-08-19 | Matsushita Electric Industrial Co., Ltd. | Type de circuit oscillant, type de modulation, type de demodulation, et systeme de modulation/demodulation qam multiniveau |
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