JPH04139749A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04139749A JPH04139749A JP2260576A JP26057690A JPH04139749A JP H04139749 A JPH04139749 A JP H04139749A JP 2260576 A JP2260576 A JP 2260576A JP 26057690 A JP26057690 A JP 26057690A JP H04139749 A JPH04139749 A JP H04139749A
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- layer
- molded
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 229920005989 resin Polymers 0.000 claims abstract description 63
- 239000011347 resin Substances 0.000 claims abstract description 63
- 239000008188 pellet Substances 0.000 claims abstract description 43
- 230000005855 radiation Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000000465 moulding Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000001721 transfer moulding Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000009429 electrical wiring Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011152 fibreglass Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 235000012771 pancakes Nutrition 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造技術に係り、特に、樹脂封
止パッケージの耐湿性能を向上させる技術に関し、例え
ば、多ピンで、しかも、低価格が要求されるビン・グリ
ッド・アレー・パッケージを備えている半導体集積回路
装置（以下、ＰＧＡ・ＩＣということがある。）に利用
して有効な技術に関する。
止パッケージの耐湿性能を向上させる技術に関し、例え
ば、多ピンで、しかも、低価格が要求されるビン・グリ
ッド・アレー・パッケージを備えている半導体集積回路
装置（以下、ＰＧＡ・ＩＣということがある。）に利用
して有効な技術に関する。
〔従来の技術］
多ピンで低価格のＰＧＡ・ＩＣとして、日経マグロウヒ
ル社発行「日経マイクロデバイセズ漱２Ｊ １９Ｂ４年
６月１１日発行 Ｐ１６０〜Ｐ１６８、に記載されてい
るものがあり、その製造方法は次の通りである。
ル社発行「日経マイクロデバイセズ漱２Ｊ １９Ｂ４年
６月１１日発行 Ｐ１６０〜Ｐ１６８、に記載されてい
るものがあり、その製造方法は次の通りである。
このＰＧＡ−ＩＣの製造方法には、ガラス繊維強化プラ
スチックの両側に銅箔が積層プレスされたベースが使用
されており、このベースにはスル−・ホール・めっきが
施されるとともに、ホト・エツチング技術により電気配
線（リード）が形成されている。このベースの中央部に
は凹部が形成されており、この凹部の底部には半導体ペ
レット（以下、ペレットという、）がエポキシ樹脂また
はエポキシ系銀（Ａｇ）ペーストによりポンディングさ
れる。ベース上に形成された前記電気配線のインナ部の
それぞれと、ペレットの各電極パッドとの間には、ポン
ディングワイヤが超音波または熱超音波ポンディング装
置により両端をそれぞれポンディングされて橋絡される
。そして、前記ベースの中央部に形成された凹部内には
ボッティング樹脂がポツティングされ、このボッティン
グ樹脂により凹部内のペレット、電気配線およびワイヤ
が樹脂封止される。
スチックの両側に銅箔が積層プレスされたベースが使用
されており、このベースにはスル−・ホール・めっきが
施されるとともに、ホト・エツチング技術により電気配
線（リード）が形成されている。このベースの中央部に
は凹部が形成されており、この凹部の底部には半導体ペ
レット（以下、ペレットという、）がエポキシ樹脂また
はエポキシ系銀（Ａｇ）ペーストによりポンディングさ
れる。ベース上に形成された前記電気配線のインナ部の
それぞれと、ペレットの各電極パッドとの間には、ポン
ディングワイヤが超音波または熱超音波ポンディング装
置により両端をそれぞれポンディングされて橋絡される
。そして、前記ベースの中央部に形成された凹部内には
ボッティング樹脂がポツティングされ、このボッティン
グ樹脂により凹部内のペレット、電気配線およびワイヤ
が樹脂封止される。
しかし、前記製造方法に係るＰＧＡ−ＩＣにおいては、
低熱抵抗化について配慮がなされていないため、パッケ
ージに搭載可能な素子の消費電力が制限されるという問
題点があることが、本発明者によって明らかにされた。
低熱抵抗化について配慮がなされていないため、パッケ
ージに搭載可能な素子の消費電力が制限されるという問
題点があることが、本発明者によって明らかにされた。
本発明の目的は、所期の耐湿性能を維持しつつ、低熱抵
抗化を実現することができる半導体装置を提供すること
にある。
抗化を実現することができる半導体装置を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
（課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を説明すれば、次の通りである。
を説明すれば、次の通りである。
すなわち、電子回路が作り込まれている半導体ベレット
と、半導体ベレットの電極パッドにそれぞれ電気的に接
続されている複数本のリードと、前記半導体ベレットお
よび前記各リードのインナ部を樹脂封止するように成形
されている樹脂封止パンケージとを備えている半導体装
置において、前記樹脂封止パッケージが、２種類の樹脂
が用いられて内外２層に形成されており、この樹脂封止
パッケージの内層部が、低応力レジンが用いられて成形
されており、この樹脂封止パッケージの外層部が高熱伝
導レジンが用いられて成形されていることを特徴とする
。
と、半導体ベレットの電極パッドにそれぞれ電気的に接
続されている複数本のリードと、前記半導体ベレットお
よび前記各リードのインナ部を樹脂封止するように成形
されている樹脂封止パンケージとを備えている半導体装
置において、前記樹脂封止パッケージが、２種類の樹脂
が用いられて内外２層に形成されており、この樹脂封止
パッケージの内層部が、低応力レジンが用いられて成形
されており、この樹脂封止パッケージの外層部が高熱伝
導レジンが用いられて成形されていることを特徴とする
。
前記した手段によれば、樹脂封止パンケージの内層部が
、低応力レジンが用いられて成形されており、その外層
部が高熱伝導レジンが用いられて成形されているため、
耐湿性能を維持しつつ、低熱抵抗化を実現することがで
きる。すなわち、高熱伝導レジンは高熱伝導性を示すが
、耐湿性が劣り、また、半導体ベレットに加わる応力も
大きくなる。他方、低応力レジンは熱伝導性は劣るが、
耐湿性能が優れるとともに、応力を緩和することができ
る。したがって、前記した手段において番戯半導体ペレ
ットおよびワイヤ等はパッケージ内層部の低応力レジン
によって被覆されているため、所期の耐湿性能が確保さ
れるとともに、半導体ベレットおよびワイヤに加わる応
力が抑制されることになる。そして、半導体ベレットの
発熱は低力カレジン要部を介して外側の高熱伝導レジン
要部に熱伝導されると、高熱伝導レジン要部を通じて樹
脂封止パッケージの外部にきわめて効果的に放熱される
ことになる。
、低応力レジンが用いられて成形されており、その外層
部が高熱伝導レジンが用いられて成形されているため、
耐湿性能を維持しつつ、低熱抵抗化を実現することがで
きる。すなわち、高熱伝導レジンは高熱伝導性を示すが
、耐湿性が劣り、また、半導体ベレットに加わる応力も
大きくなる。他方、低応力レジンは熱伝導性は劣るが、
耐湿性能が優れるとともに、応力を緩和することができ
る。したがって、前記した手段において番戯半導体ペレ
ットおよびワイヤ等はパッケージ内層部の低応力レジン
によって被覆されているため、所期の耐湿性能が確保さ
れるとともに、半導体ベレットおよびワイヤに加わる応
力が抑制されることになる。そして、半導体ベレットの
発熱は低力カレジン要部を介して外側の高熱伝導レジン
要部に熱伝導されると、高熱伝導レジン要部を通じて樹
脂封止パッケージの外部にきわめて効果的に放熱される
ことになる。
第１図は本発明の一実施例であるＰＧＡ−ＩＣを示す正
面断面図、である。
面断面図、である。
第２図以降は本発明の一実施例であるＰＧＡ・ＩＣの製
造方法の各工程を示すものである。
造方法の各工程を示すものである。
本実施例において、本発明に係る半導体装置はＰＧＡ・
ＩＣとして構成されている。このＰＧＡ・ＩＣｌ０は、
絶縁基板としてのガラス強化ブラスチツクが用いられて
積層されて、略正方形の板形状に形成されているベース
１１と、このベース１１の一工面にポンディングされて
おり、電子回路が作り込まれている半導体ベレット２２
と、前記ベース１１に互いに絶縁されるように放射状に
配線されている複数本のり一部１６と、各リード１６の
内側先端部（以下、インナ部という、）１７と半導体ペ
レット２２の各１ｉｔｉバンド２３との間にそれぞれ橋
絡されているワイヤ２４群と、ベース１１の一生面に半
導体ベレット２２、前記各リード１６のインナ部１７お
よびワイヤ２４群を樹脂封止するように成形されている
樹脂封止パッケージ２５とを備えている。前記樹脂封止
パッケージ２５は２種類の樹脂が用いられて内外２層に
形成されている。すなわち、この樹脂封止パンケージ２
５の内層部２６は、低応力レジンが用いられて成形され
ており、この樹脂封止パッケージ２５の外層部２７は高
熱伝導レジンが用いられて成形されている。
ＩＣとして構成されている。このＰＧＡ・ＩＣｌ０は、
絶縁基板としてのガラス強化ブラスチツクが用いられて
積層されて、略正方形の板形状に形成されているベース
１１と、このベース１１の一工面にポンディングされて
おり、電子回路が作り込まれている半導体ベレット２２
と、前記ベース１１に互いに絶縁されるように放射状に
配線されている複数本のり一部１６と、各リード１６の
内側先端部（以下、インナ部という、）１７と半導体ペ
レット２２の各１ｉｔｉバンド２３との間にそれぞれ橋
絡されているワイヤ２４群と、ベース１１の一生面に半
導体ベレット２２、前記各リード１６のインナ部１７お
よびワイヤ２４群を樹脂封止するように成形されている
樹脂封止パッケージ２５とを備えている。前記樹脂封止
パッケージ２５は２種類の樹脂が用いられて内外２層に
形成されている。すなわち、この樹脂封止パンケージ２
５の内層部２６は、低応力レジンが用いられて成形され
ており、この樹脂封止パッケージ２５の外層部２７は高
熱伝導レジンが用いられて成形されている。
このように構成されているＰＧＡ−ＩＣＩＯは、次のよ
うな製造方法により製造されている。
うな製造方法により製造されている。
以下、本発明の一実施例であるＰＧＡ−ＩＣの製造方法
を説明する。この説明により、本発明の一実施例である
前記ＰＧＡ−ＩＣの構成についての詳細が共に明らかに
される。
を説明する。この説明により、本発明の一実施例である
前記ＰＧＡ−ＩＣの構成についての詳細が共に明らかに
される。
本実施例に係るＰＧＡ−ＩＣの製造方法には、ガラス強
化プラスチック（エポキシ樹脂系）が用いられて、第２
図および第３図に示されているように製作されたベース
１１が使用される。ベース１１の上面中央部には正方形
平板形状の凹部１２が上向きに形成された状態になって
いる。ベース１１にはスルーホール１４が多数個、周辺
部に２列の略正方形枠上にそれぞれ規則的に配されて、
厚さ方向（以下、上下方向とする。）に貫通するように
開設されている。スルーホール１４の内周面にはスルー
ホール導体１５が被着されている。
化プラスチック（エポキシ樹脂系）が用いられて、第２
図および第３図に示されているように製作されたベース
１１が使用される。ベース１１の上面中央部には正方形
平板形状の凹部１２が上向きに形成された状態になって
いる。ベース１１にはスルーホール１４が多数個、周辺
部に２列の略正方形枠上にそれぞれ規則的に配されて、
厚さ方向（以下、上下方向とする。）に貫通するように
開設されている。スルーホール１４の内周面にはスルー
ホール導体１５が被着されている。
ベース１１の一端面（以下、上面とする。）には電気配
線としてのり一部１６が複数本、ベース１１の内周辺縁
から外周辺付近に向けて放射状にそれぞれ配されて、か
つ、互いに絶縁するように形成されており、各リード１
６はその外側端部において各スルーホール導体１５にそ
れぞれ電気的に接続されている。リード１６群の形成方
法としては、スクリーン印刷法や、銅箔等をホトエツチ
ングする方法等が使用される。リード１６の内側先端部
としてのインナ部１７のそれぞれは、ベース１１の凹部
１２周辺部において周方向に適当なエアギャップを置か
れて放射状に配されることにより、後記する半導体ペレ
ットの各電極パッドにそれぞれ対向するようになってい
る。
線としてのり一部１６が複数本、ベース１１の内周辺縁
から外周辺付近に向けて放射状にそれぞれ配されて、か
つ、互いに絶縁するように形成されており、各リード１
６はその外側端部において各スルーホール導体１５にそ
れぞれ電気的に接続されている。リード１６群の形成方
法としては、スクリーン印刷法や、銅箔等をホトエツチ
ングする方法等が使用される。リード１６の内側先端部
としてのインナ部１７のそれぞれは、ベース１１の凹部
１２周辺部において周方向に適当なエアギャップを置か
れて放射状に配されることにより、後記する半導体ペレ
ットの各電極パッドにそれぞれ対向するようになってい
る。
各スルーホール１４のそれぞれには、アウタリードとし
てのり−ドピン１８が嵌入されており、各リードピン１
８はスルーホール導体１５を介してリード１６にそれぞ
れ電気的に接続された状態になっている。ベース１１に
はアンカホール１９が複数本、凹部１２の近傍において
周方向に適当な間隔を置かれて（本実施例においては、
８本のアンカホール１９が正方形の４箇所のコーナおよ
び４辺の中央部にそれぞれ配されている。）、上下方向
に貫通するようにそれぞ開設されている。
てのり−ドピン１８が嵌入されており、各リードピン１
８はスルーホール導体１５を介してリード１６にそれぞ
れ電気的に接続された状態になっている。ベース１１に
はアンカホール１９が複数本、凹部１２の近傍において
周方向に適当な間隔を置かれて（本実施例においては、
８本のアンカホール１９が正方形の４箇所のコーナおよ
び４辺の中央部にそれぞれ配されている。）、上下方向
に貫通するようにそれぞ開設されている。
このアンカホール１９は後記する封止樹脂が充填される
ことにより、ベース１１と形状結合するアンカ２０を構
成するようになっている。
ことにより、ベース１１と形状結合するアンカ２０を構
成するようになっている。
このように構成されているベース１１にはペレット・ボ
ンディング工程およびワイヤ・ボンディング工程におい
て、第４図に示されているように、ペレットおよびワイ
ヤがそれぞれボンディングされる。このペレットおよび
ワイヤ・ボンディング作業において、ベース１１はその
凹部１２が上向きになった状態に配される。
ンディング工程およびワイヤ・ボンディング工程におい
て、第４図に示されているように、ペレットおよびワイ
ヤがそれぞれボンディングされる。このペレットおよび
ワイヤ・ボンディング作業において、ベース１１はその
凹部１２が上向きになった状態に配される。
まず、ペレットボンディング工程において、ベース１１
の凹部１２における底面に形成されたボンディング床１
３上にボンディング層２１を介して半導体ペレット２２
（以下、ペレットという。
の凹部１２における底面に形成されたボンディング床１
３上にボンディング層２１を介して半導体ペレット２２
（以下、ペレットという。
）がボンディングされる。ボンディング層２１は銀ペー
スト等により形成される。
スト等により形成される。
次いで、ワイヤ・ボンディング工程において、ベース１
１にボンディングされたペレット２２の各電極パッド２
３と、ベース１１に形成された各リード１６のインナ部
１７との間にワイヤ２４がその両端部をボンディングさ
れて、それぞれ橋絡される。このワイヤ・ボンディング
作業には超音波または熱超音波式のボンディング装置が
使用される。また、ワイヤ素材としては、直径３２μｍ
程度の金線が使用される。
１にボンディングされたペレット２２の各電極パッド２
３と、ベース１１に形成された各リード１６のインナ部
１７との間にワイヤ２４がその両端部をボンディングさ
れて、それぞれ橋絡される。このワイヤ・ボンディング
作業には超音波または熱超音波式のボンディング装置が
使用される。また、ワイヤ素材としては、直径３２μｍ
程度の金線が使用される。
このようにしてペレットおよびワイヤ・ボンディングさ
れた組立体には、内層部２６および外層部２７を有する
樹脂封止パッケージ２５が、低応力レジンおよび高熱伝
導レジンがそれぞれ用いられてトランスファ成形装置に
より、複数個について同時成形される。
れた組立体には、内層部２６および外層部２７を有する
樹脂封止パッケージ２５が、低応力レジンおよび高熱伝
導レジンがそれぞれ用いられてトランスファ成形装置に
より、複数個について同時成形される。
まず、第５図に示されているように、低応力レジンが用
いられて樹脂封止パッケージ内層部２６がトランスファ
成形装置（図示せず）により成形される。この低応力レ
ジンは比較的柔軟性に冨み、熱膨張等に伴う応力をその
柔軟性により吸収し得るように組成されている。また、
この低応力レジンはペレット、リード、ワイヤおよびベ
ースとの接着性が高く、きわめて良好な耐湿性能を示す
ように組成されている。この低応力レジンが用いられて
成形された樹脂封止パッケージの内層部２６は、ペレッ
ト２２、リード１６のインナ部１７！Ｌワイヤ２４およ
びアンカホール１９を包囲するように四周錐形状に形成
される。このとき、低応力レジンの一部がアンカホール
１９に充填された状態になり、このアンカホール１９へ
の充填部から成るアンカ２０の形状的な結合状態により
、樹脂封止パッケージの内層部２６はベース１１に剥離
を防止されて確実に固定された状態になる。
いられて樹脂封止パッケージ内層部２６がトランスファ
成形装置（図示せず）により成形される。この低応力レ
ジンは比較的柔軟性に冨み、熱膨張等に伴う応力をその
柔軟性により吸収し得るように組成されている。また、
この低応力レジンはペレット、リード、ワイヤおよびベ
ースとの接着性が高く、きわめて良好な耐湿性能を示す
ように組成されている。この低応力レジンが用いられて
成形された樹脂封止パッケージの内層部２６は、ペレッ
ト２２、リード１６のインナ部１７！Ｌワイヤ２４およ
びアンカホール１９を包囲するように四周錐形状に形成
される。このとき、低応力レジンの一部がアンカホール
１９に充填された状態になり、このアンカホール１９へ
の充填部から成るアンカ２０の形状的な結合状態により
、樹脂封止パッケージの内層部２６はベース１１に剥離
を防止されて確実に固定された状態になる。
そして、以上のように樹脂成形されたパッケージ内層部
２６の内部には、ペレット２２、リード１６のインナ部
１７群、ワイヤ２４群が…脂封止されることになる。
２６の内部には、ペレット２２、リード１６のインナ部
１７群、ワイヤ２４群が…脂封止されることになる。
その後、第１図に示されているように、高熱伝導レジン
が用いられて樹脂封止パッケージ外層部２７がトランス
ファ成形装置（図示せず）により成形される。この高熱
伝導レジンは、比較的ワイヤ（ガラス、シリカ、石英等
の繊維や球）が多く（例えば、通常のレジンの３〜５倍
程度）混入されることにより、熱伝導性が高められてい
る。その結果、流動性および耐湿性能が低下している。
が用いられて樹脂封止パッケージ外層部２７がトランス
ファ成形装置（図示せず）により成形される。この高熱
伝導レジンは、比較的ワイヤ（ガラス、シリカ、石英等
の繊維や球）が多く（例えば、通常のレジンの３〜５倍
程度）混入されることにより、熱伝導性が高められてい
る。その結果、流動性および耐湿性能が低下している。
そして、この高熱伝導レジンが用いられて成形された樹
脂封止パンケージ外層部２７は、ベース１１上において
内層部２６を包囲するように形成されているとともに、
その上部には放熱フィン２８が形成されている。
脂封止パンケージ外層部２７は、ベース１１上において
内層部２６を包囲するように形成されているとともに、
その上部には放熱フィン２８が形成されている。
次に作用を説明する。
このように製造されたＰＧＡ・ＩＣｌ０においては、樹
脂封止パンケージ２５の内層部２６が、低応力レジンが
用いられて成形されており、その外層部２７が高熱伝導
レジンが用いられて成形されているため、耐湿性能を維
持しつつ、低熱抵抗化を実現することができる。すなわ
ち、高熱伝導レジンは高熱伝導性を示すが、耐湿性が劣
り、また、ペレット等に加わる応力も大きくなる。他方
、低応力レジンは熱伝導性は劣るが、耐湿性能が優れる
とともに、応力を緩和することができる。したがって、
前記構成に係るＰＧＡ・ＩＣｌ０においては、ペレット
２２およびワイヤ２４等はパッケージ内層部２６の低応
力レジンによって被覆されているため、所期の耐湿性能
が確保されるとともに、ペレット２２およびワイヤ２４
に加わる応力が抑制される。そして、ペレット２２の発
熱は低力カレジン要部２６を介して外側の高熱伝導レジ
ン要部２７に熱伝導されると、高熱伝導レジン要部２７
を通して樹脂封止パッケージ２５の外部にきわめて効果
的に放熱される。
脂封止パンケージ２５の内層部２６が、低応力レジンが
用いられて成形されており、その外層部２７が高熱伝導
レジンが用いられて成形されているため、耐湿性能を維
持しつつ、低熱抵抗化を実現することができる。すなわ
ち、高熱伝導レジンは高熱伝導性を示すが、耐湿性が劣
り、また、ペレット等に加わる応力も大きくなる。他方
、低応力レジンは熱伝導性は劣るが、耐湿性能が優れる
とともに、応力を緩和することができる。したがって、
前記構成に係るＰＧＡ・ＩＣｌ０においては、ペレット
２２およびワイヤ２４等はパッケージ内層部２６の低応
力レジンによって被覆されているため、所期の耐湿性能
が確保されるとともに、ペレット２２およびワイヤ２４
に加わる応力が抑制される。そして、ペレット２２の発
熱は低力カレジン要部２６を介して外側の高熱伝導レジ
ン要部２７に熱伝導されると、高熱伝導レジン要部２７
を通して樹脂封止パッケージ２５の外部にきわめて効果
的に放熱される。
しかも、本実施例においては、高熱伝導レジン要部２７
の外側部分自体が放熱フィン２８として形成されている
ため、その放熱効率はきわめて良好である。
の外側部分自体が放熱フィン２８として形成されている
ため、その放熱効率はきわめて良好である。
前記実施例によれば次の効果が得られる。
（１） 樹脂封止パッケージの内層部を低応力レジン
を用いて成形するとともに、その外層部を高熱伝導レジ
ンを用いて成形することにより、パッケージ内層部の低
応力レジンによって所期の耐湿性能を確保することがで
きるとともに、半導体ペレットおよびワイヤに加わる応
力を抑制することができ、そして、半導体ペレットの発
熱は低力カレジン要部を介して外側の高熱伝導レジン要
部に熱伝導されると、高熱伝導レジン要部を通じて樹脂
封止パンケージの外部にきわめて効果的に放熱されるた
め、所期の耐湿性能を確保しつつ、低熱抵抗化を実現す
ることができる。
を用いて成形するとともに、その外層部を高熱伝導レジ
ンを用いて成形することにより、パッケージ内層部の低
応力レジンによって所期の耐湿性能を確保することがで
きるとともに、半導体ペレットおよびワイヤに加わる応
力を抑制することができ、そして、半導体ペレットの発
熱は低力カレジン要部を介して外側の高熱伝導レジン要
部に熱伝導されると、高熱伝導レジン要部を通じて樹脂
封止パンケージの外部にきわめて効果的に放熱されるた
め、所期の耐湿性能を確保しつつ、低熱抵抗化を実現す
ることができる。
（２）樹脂封止パッケージの外層部に放熱フィンを一体
的に成形することにより、放熱性能をより一層高めるこ
とができる。
的に成形することにより、放熱性能をより一層高めるこ
とができる。
（３） 樹脂封止パッケージをトランスファ成形する
ことにより、樹脂封止パッケージの樹脂密度を高めるこ
とができるとともに、バッチ処理により生産性を高める
ことができる。
ことにより、樹脂封止パッケージの樹脂密度を高めるこ
とができるとともに、バッチ処理により生産性を高める
ことができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、樹脂封止パッケージの外層部に放熱フィンを一
体的に成形するに限らず、これを省略してもよいし、樹
脂封止パッケージの外層部やベース等にヒートシンクを
埋め込んでもよい。
体的に成形するに限らず、これを省略してもよいし、樹
脂封止パッケージの外層部やベース等にヒートシンクを
埋め込んでもよい。
樹脂封止パッケージの内層部は、トランスファ成形法等
のような加圧成形法により成形するに限らず、外層部に
より外側を包囲されるため、ボッティング法等により成
形してもよい。
のような加圧成形法により成形するに限らず、外層部に
より外側を包囲されるため、ボッティング法等により成
形してもよい。
樹脂封止パッケージはベース上に成形するに限られない
し、リードとペレットとの電気的接続はワイヤボンディ
ングを使用するに限らない。
し、リードとペレットとの電気的接続はワイヤボンディ
ングを使用するに限らない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＰＧＡ−ＩＣに適用
した場合について説明したが、それに限定されるもので
はなく、樹脂封止形ＬＣＣ・ＩＣ等のようなベースに樹
脂封止パッケージが成形されるＩＣ１その他の一般的な
樹脂封止パッケージを備えているＩＣ１さらには、樹脂
封止形パワートランジスタや、その他の電子装置全般に
適用することができる。特に、本発明は、多ビンで、し
かも、低価格が要求される半導体装置に利用して優れた
効果が得られる。
をその背景となった利用分野であるＰＧＡ−ＩＣに適用
した場合について説明したが、それに限定されるもので
はなく、樹脂封止形ＬＣＣ・ＩＣ等のようなベースに樹
脂封止パッケージが成形されるＩＣ１その他の一般的な
樹脂封止パッケージを備えているＩＣ１さらには、樹脂
封止形パワートランジスタや、その他の電子装置全般に
適用することができる。特に、本発明は、多ビンで、し
かも、低価格が要求される半導体装置に利用して優れた
効果が得られる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次の通りである。
て得られる効果を簡単に説明すれば、次の通りである。
樹脂封止パッケージの内層部を低応力レジンを用いて成
形するとともに、その外層部を高熱伝導レジンを用いて
成形することにより、パッケージ内層部の低応力レジン
によって所期の耐湿性能を確保することができるととも
に、半導体ペレットおよびワイヤに加わる応力を抑制す
ることができる。そして、半導体ペレットの発熱は低力
カレジン要部を介して外側の高熱伝導レジン要部に熱伝
導されると、高熱伝導レジン要部を通じて樹脂封止パッ
ケージの外部にきわめて効果的に放熱されるため、所期
の耐湿性能を確保しつつ、低熱抵抗化を実現することが
できる。
形するとともに、その外層部を高熱伝導レジンを用いて
成形することにより、パッケージ内層部の低応力レジン
によって所期の耐湿性能を確保することができるととも
に、半導体ペレットおよびワイヤに加わる応力を抑制す
ることができる。そして、半導体ペレットの発熱は低力
カレジン要部を介して外側の高熱伝導レジン要部に熱伝
導されると、高熱伝導レジン要部を通じて樹脂封止パッ
ケージの外部にきわめて効果的に放熱されるため、所期
の耐湿性能を確保しつつ、低熱抵抗化を実現することが
できる。
第１図は本発明の一実施例であるＰＧＡ−ＩＣを示す正
面断面図、である。 第２図以降は本発明の一実施例であるＰＧＡ・ＩＣの製
造方法の各工程を示すもので、第２図はそれに使用され
るベースを示す正面断面図、第３図はその平面図、 第４図はペレットおよびワイヤ・ボンディング工程後を
示す正面断面図、 第５図は樹脂封止パッケージの内層部の成形後を示す正
面断面図、である。 １０・・・ＰＧＡ−ＩＣ（半導体装置）、１１・・・ベ
ース、１２・・・凹部、１３・・・ボンディング床、１
４・・・スルーホール、１５・・・スルーホール導体、
１６・・・リード、１７・・・インナ部、１８・・・リ
ードピン、１９・・・アンカホール、２０・・・アンカ
、２１・・・ボンディング層、２２・・・ペレット、２
３・・・電極バンド、２４・・・ワイヤ、２５・・・樹
脂封止パッケージ、２６・・・樹脂封止パッケージ内層
部（低力カレジン要部）、２７・・・樹脂封止パッケー
ジ外層部（高熱伝導レジン要部）、２８・・・放熱フィ
ン。 第２図 第３図 第４図
面断面図、である。 第２図以降は本発明の一実施例であるＰＧＡ・ＩＣの製
造方法の各工程を示すもので、第２図はそれに使用され
るベースを示す正面断面図、第３図はその平面図、 第４図はペレットおよびワイヤ・ボンディング工程後を
示す正面断面図、 第５図は樹脂封止パッケージの内層部の成形後を示す正
面断面図、である。 １０・・・ＰＧＡ−ＩＣ（半導体装置）、１１・・・ベ
ース、１２・・・凹部、１３・・・ボンディング床、１
４・・・スルーホール、１５・・・スルーホール導体、
１６・・・リード、１７・・・インナ部、１８・・・リ
ードピン、１９・・・アンカホール、２０・・・アンカ
、２１・・・ボンディング層、２２・・・ペレット、２
３・・・電極バンド、２４・・・ワイヤ、２５・・・樹
脂封止パッケージ、２６・・・樹脂封止パッケージ内層
部（低力カレジン要部）、２７・・・樹脂封止パッケー
ジ外層部（高熱伝導レジン要部）、２８・・・放熱フィ
ン。 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、電子回路が作り込まれている半導体ペレットと、半
導体ペレットの電極パッドにそれぞれ電気的に接続され
ている複数本のリードと、前記半導体ペレットおよび前
記各リードのインナ部を樹脂封止するように成形されて
いる樹脂封止パッケージとを備えている半導体装置にお
いて、前記樹脂封止パッケージが、２種類の樹脂が用い
られて内外２層に形成されていることを特徴とする半導
体装置。 ２、前記樹脂封止パッケージの内層部が、低応力レジン
が用いられて成形されており、その外層部が高熱伝導レ
ジンが用いられて成形されていることを特徴とする特許
請求の範囲第１項記載の半導体装置。 ３、前記樹脂封止パッケージの外層部が、放熱フィン形
状に形成されていることを特徴とする特許請求の範囲第
１項または第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260576A JPH04139749A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260576A JPH04139749A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139749A true JPH04139749A (ja) | 1992-05-13 |
Family
ID=17349872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2260576A Pending JPH04139749A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698899A (en) * | 1995-11-30 | 1997-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with first and second sealing resins |
-
1990
- 1990-10-01 JP JP2260576A patent/JPH04139749A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698899A (en) * | 1995-11-30 | 1997-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with first and second sealing resins |
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