JPH0413854Y2 - - Google Patents
Info
- Publication number
- JPH0413854Y2 JPH0413854Y2 JP1987007912U JP791287U JPH0413854Y2 JP H0413854 Y2 JPH0413854 Y2 JP H0413854Y2 JP 1987007912 U JP1987007912 U JP 1987007912U JP 791287 U JP791287 U JP 791287U JP H0413854 Y2 JPH0413854 Y2 JP H0413854Y2
- Authority
- JP
- Japan
- Prior art keywords
- sample holder
- output
- signal
- sample
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 101710096655 Probable acetoacetate decarboxylase 1 Proteins 0.000 description 2
- 101100115778 Caenorhabditis elegans dac-1 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、非線形特性のアナログ値をデジタル
処理し、リニアライズした出力を得るデジタル回
路構成から成るリニアライザーに関する。
処理し、リニアライズした出力を得るデジタル回
路構成から成るリニアライザーに関する。
＜従来の技術＞
従来公知のこの種のリニアライザーとしては、
例えば、トランジスタ技術（April、1979）第250
〜251頁に記載されたものがある。第３図はここ
に記載される従来のリニアライザーのブロツク線
図である。
例えば、トランジスタ技術（April、1979）第250
〜251頁に記載されたものがある。第３図はここ
に記載される従来のリニアライザーのブロツク線
図である。
第３図において、１は例えば熱電対等のセンサ
（図省略）からの非線形特性を有する測定値（ア
ナログ電圧値、以下「入力電圧」という）Vinを
デジタル変換するアナログデジタル変換器（以下
「ADC」という）、２はADC１からのデジタル変
換された出力Pn（∝Vin）を入力してカウントす
る折線カウンタ、３は非線形特性に対応した折線
が記憶されたROMであり、比率ｍをテーブル化
し折線カウンタ２からのカウント出力に応じた比
率ｍを出力して以下に詳述するレートマルチ・プ
ライヤに比率ｍ／Ｍ（Ｍはフルスケール値、固定）
を設定する。４はパルス列や周波数等の直列演算
に適したICであつてADC１からの出力Pnに設定
された比率ｍ／Ｍを乗じてリニアライズされた信
号P0を出力するレート・マルチプライヤ、５は
レート・マルチプライヤ４の出力P0をカウンタ
表示して測定値Vinに比例した例えば温度や電圧
等を表示する表示カウンタである。
（図省略）からの非線形特性を有する測定値（ア
ナログ電圧値、以下「入力電圧」という）Vinを
デジタル変換するアナログデジタル変換器（以下
「ADC」という）、２はADC１からのデジタル変
換された出力Pn（∝Vin）を入力してカウントす
る折線カウンタ、３は非線形特性に対応した折線
が記憶されたROMであり、比率ｍをテーブル化
し折線カウンタ２からのカウント出力に応じた比
率ｍを出力して以下に詳述するレートマルチ・プ
ライヤに比率ｍ／Ｍ（Ｍはフルスケール値、固定）
を設定する。４はパルス列や周波数等の直列演算
に適したICであつてADC１からの出力Pnに設定
された比率ｍ／Ｍを乗じてリニアライズされた信
号P0を出力するレート・マルチプライヤ、５は
レート・マルチプライヤ４の出力P0をカウンタ
表示して測定値Vinに比例した例えば温度や電圧
等を表示する表示カウンタである。
このように構成することで簡単な非線形カウン
タが実現でき、リニアライズが可能となる。
タが実現でき、リニアライズが可能となる。
＜考案が解決しようとする問題点＞
ところでこの従来のリニアライザーは、ROM
３には例えば５点程の折線から成るデータがテー
ブル化され記憶されているが、この５点の折線の
中間値は推定値であり、従つて、この中間値の部
分の入力値に対しては充分高精度の出力データと
はなりえないという問題がある。
３には例えば５点程の折線から成るデータがテー
ブル化され記憶されているが、この５点の折線の
中間値は推定値であり、従つて、この中間値の部
分の入力値に対しては充分高精度の出力データと
はなりえないという問題がある。
本考案は、この従来の技術の問題点に鑑みてな
されたものであつて、非線形補償をするために
ROMに記憶されている所定の折線の中間は補間
値で補い、高精度なリニアライズ出力を得るよう
に構成して成るリニアライザーを提供することを
目的とする。
されたものであつて、非線形補償をするために
ROMに記憶されている所定の折線の中間は補間
値で補い、高精度なリニアライズ出力を得るよう
に構成して成るリニアライザーを提供することを
目的とする。
＜問題点を解決するための手段＞
上述の目的を達成するための本考案のリニアラ
イザーは、非線形特性のアナログ信号をリニアラ
イズした出力値として出力するリニアライザーに
おいて、前記アナログ信号をデジタル変換して上
位ビツトを上位アドレス信号DH、下位ビツトを
下位アドレス信号DLとして出力するアナログデ
ジタル変換器１０と、前記上位アドレス信号を入
力して記憶データから関数値信号Df及び微分値
信号Ddを出力するROM１１と、前記関数値信
号、前記微分値信号及び前記下位アドレス信号が
導かれてこれ等信号を切替出力するマルチプレク
サ１２と、該マルチプレクサの出力を入力する掛
算形デジタルアナログ変換器１３ａ、前記マルチ
プレクサの切替出力に連動して切替わるスイツチ
要素SW2を介して前記掛算形デジタルアナログ変
換器の出力が導かれる第１サンプルホルダ１３ｂ
と第２サンプルホルダ１３ｃと第３サンプルホル
ダ１３ｄ、前記マルチプレクサの切替出力に連動
して切替わり基準電圧Es又は前記第２サンプルホ
ルダの出力を前記掛算形デジタルアナログ変換器
に接続するスイツチ要素SW1及び前記第１サンプ
ルホルダと前記第３サンプルホルダの出力を加算
する加算回路１３ｅから成る出力部１３とから成
り、 前記出力部にあつて、前記関数値信号を前記掛
算形デジタルアナログ変換器で前記基準電圧と掛
算して前記第１サンプルホルダにサンプルホール
ドし、前記微分値信号を前記掛算形デジタルアナ
ログ変換器で前記基準電圧と掛算して前記第２サ
ンプルホルダにサンプルホールドし、前記下位ビ
ツト信号を前記掛算形デジタルアナログ変換器に
で前記第２サンプルホルダのサンプルホールド値
と掛算して前記第３サンプルホルダに補間値とし
てサンプルホールドし、前記加算回路で前記第１
サンプルホルダと前記第３サンプルホルダとの出
力を加算してリニアライズした電圧を得ることを
特徴とするものである。
イザーは、非線形特性のアナログ信号をリニアラ
イズした出力値として出力するリニアライザーに
おいて、前記アナログ信号をデジタル変換して上
位ビツトを上位アドレス信号DH、下位ビツトを
下位アドレス信号DLとして出力するアナログデ
ジタル変換器１０と、前記上位アドレス信号を入
力して記憶データから関数値信号Df及び微分値
信号Ddを出力するROM１１と、前記関数値信
号、前記微分値信号及び前記下位アドレス信号が
導かれてこれ等信号を切替出力するマルチプレク
サ１２と、該マルチプレクサの出力を入力する掛
算形デジタルアナログ変換器１３ａ、前記マルチ
プレクサの切替出力に連動して切替わるスイツチ
要素SW2を介して前記掛算形デジタルアナログ変
換器の出力が導かれる第１サンプルホルダ１３ｂ
と第２サンプルホルダ１３ｃと第３サンプルホル
ダ１３ｄ、前記マルチプレクサの切替出力に連動
して切替わり基準電圧Es又は前記第２サンプルホ
ルダの出力を前記掛算形デジタルアナログ変換器
に接続するスイツチ要素SW1及び前記第１サンプ
ルホルダと前記第３サンプルホルダの出力を加算
する加算回路１３ｅから成る出力部１３とから成
り、 前記出力部にあつて、前記関数値信号を前記掛
算形デジタルアナログ変換器で前記基準電圧と掛
算して前記第１サンプルホルダにサンプルホール
ドし、前記微分値信号を前記掛算形デジタルアナ
ログ変換器で前記基準電圧と掛算して前記第２サ
ンプルホルダにサンプルホールドし、前記下位ビ
ツト信号を前記掛算形デジタルアナログ変換器に
で前記第２サンプルホルダのサンプルホールド値
と掛算して前記第３サンプルホルダに補間値とし
てサンプルホールドし、前記加算回路で前記第１
サンプルホルダと前記第３サンプルホルダとの出
力を加算してリニアライズした電圧を得ることを
特徴とするものである。
＜作用＞
本考案のリニアライザーは、AD変換（アナロ
グデジタル変換）された値の上位ビツトをROM
のアドレスラインにつなぎ、該ROMのデータラ
インから関数値と微分値をマルチプレクサに出力
し、AD変換された値の下位ビツトをマルチプレ
クサに導き、これ等各信号を夫々マルチプレクサ
で切替出力し、上位ビツトは所定の基準電圧で
DA変換（デジタルアナログ変換）後サンプルホ
ールドし、下位ビツトはマルチプレクサで切替後
に前記上位ビツトの微分値に関するサンプルホー
ルド値を基準電圧にしてDA変換後サンプルホー
ルドし、上位ビツトのサンプルホールドされた関
数値と下位ビツトのサンプルホールド値とを加算
しリニアライズした出力を得るものである。
グデジタル変換）された値の上位ビツトをROM
のアドレスラインにつなぎ、該ROMのデータラ
インから関数値と微分値をマルチプレクサに出力
し、AD変換された値の下位ビツトをマルチプレ
クサに導き、これ等各信号を夫々マルチプレクサ
で切替出力し、上位ビツトは所定の基準電圧で
DA変換（デジタルアナログ変換）後サンプルホ
ールドし、下位ビツトはマルチプレクサで切替後
に前記上位ビツトの微分値に関するサンプルホー
ルド値を基準電圧にしてDA変換後サンプルホー
ルドし、上位ビツトのサンプルホールドされた関
数値と下位ビツトのサンプルホールド値とを加算
しリニアライズした出力を得るものである。
＜実施例＞
以下本考案の実施例を図面に基づき詳細に説明
する。尚、以下の図面において第３図と重複する
部分は同一記号を付してその説明は省略する。
する。尚、以下の図面において第３図と重複する
部分は同一記号を付してその説明は省略する。
第１図は本考案の具体的な実施例であるリニア
ライザーのブロツク線図である。
ライザーのブロツク線図である。
第１図において、１０はアナログ値の入力電圧
Vinを入力してデジタル変換し、上位ビツトを上
位アドレス信号DHとして出力し、下位ビツトを
下位アドレス信号DLとして出力するADCである。
１１は非線形特性に応じた関数値と微分値から成
る折線が記憶され上位アドレス信号DHがアドレ
スに導かれて関数値信号Dfと微分値信号Ddとが
出力可能なROMである。１２は関数値信号Dfと
微分値信号Ddと下位アドレス信号DLとが導かれ
てこれ等夫々の信号を切替出力するマルチプレク
サである。１３はマルチプレクサ１２からの切替
出力された値をリニアライズした値として出力す
る出力部である。この出力部１３は、掛算形デジ
タルアナログ変換器（以下「掛算形DAC」とい
う）１３ａと、所定の値を有する基準電圧Esと、
基準電圧Esが一方の可動接点に接続（他方の可動
接点は後述する第２サンプルホルダに接続）され
共通接点を通じて掛算形DAC１３ａにRef出力
し、例えば、マルチプレクサ１２の切替出力に連
動して切替わるスイツチSW1と、掛算形DAC１
３ａの出力端に接続され、例えば、マルチプレク
サ１２の切替出力に連動して切替わるスイツチ
SW2と、スイツチSW2を介して入力する掛算形
DAC１３ａの出力をサンプルホールドする第１、
２、３サンプルホルダ１３ｂ，１３ｃ，１３ｄ
と、第１サンプルホルダ１３ｂにサンプルホール
ドされたVRと第３サンプルホルダ１３ｄにサン
プルホールドされたVSとを加算する加算回路１
３ｅとから構成される。
Vinを入力してデジタル変換し、上位ビツトを上
位アドレス信号DHとして出力し、下位ビツトを
下位アドレス信号DLとして出力するADCである。
１１は非線形特性に応じた関数値と微分値から成
る折線が記憶され上位アドレス信号DHがアドレ
スに導かれて関数値信号Dfと微分値信号Ddとが
出力可能なROMである。１２は関数値信号Dfと
微分値信号Ddと下位アドレス信号DLとが導かれ
てこれ等夫々の信号を切替出力するマルチプレク
サである。１３はマルチプレクサ１２からの切替
出力された値をリニアライズした値として出力す
る出力部である。この出力部１３は、掛算形デジ
タルアナログ変換器（以下「掛算形DAC」とい
う）１３ａと、所定の値を有する基準電圧Esと、
基準電圧Esが一方の可動接点に接続（他方の可動
接点は後述する第２サンプルホルダに接続）され
共通接点を通じて掛算形DAC１３ａにRef出力
し、例えば、マルチプレクサ１２の切替出力に連
動して切替わるスイツチSW1と、掛算形DAC１
３ａの出力端に接続され、例えば、マルチプレク
サ１２の切替出力に連動して切替わるスイツチ
SW2と、スイツチSW2を介して入力する掛算形
DAC１３ａの出力をサンプルホールドする第１、
２、３サンプルホルダ１３ｂ，１３ｃ，１３ｄ
と、第１サンプルホルダ１３ｂにサンプルホール
ドされたVRと第３サンプルホルダ１３ｄにサン
プルホールドされたVSとを加算する加算回路１
３ｅとから構成される。
第２図は入出力間の非線形の電圧特性図であ
る。
る。
以下、第１図及び第２図を用いてこのリニアラ
イザーの動作を説明する。
イザーの動作を説明する。
入力電圧VinはADC１０でデジタル変換され、
その内の上位ビツトは上位アドレス信号DHとし
てROM１１に出力され、下位ビツトは下位アド
レス信号DLとしてマルチプレクサ１２に出力さ
れる。ROM１１は記憶データから上位アドレス
信号DHに基づいた関数値と微分値とを関数値信
号Df、微分値信号Ddとしてマルチプレクサ１２
に出力する。マルチプレクサ１２は関数値信号
Df、微分値信号Dd、下位アドレス信号DLを出力
部１３に切替出力する。出力部１３において、ま
ず、関数値信号Dfがマルチプレクサ１２から供
給される時は、スイツチSW1を介して基準電圧Es
がRef電圧として供給され、スイツチSW2が切替
わつて第１サンプルホルダ１３ｂが選択されてい
る。従つて、掛算形DAC１３ａでは基準電圧Es
で関数値をDA変換して（関数値と基準電圧Esを
掛けて）後にその出力VR、即ち、 VR＝Es・Df …(1) を第１サンプルホルダ１３ｂに出力する。次ぎ
に、微分値信号Ddがマルチプレクサ１２から供
給される時はスイツチSW1を介して基準電圧Esが
Ref電圧として供給されて、スイツチSW2が切替
わつて第２サンプルホルダ１３ｃが選択されてい
る。従つて、掛算形DAC１３ａでは基準電圧Es
で微分値をDA変換して（微分値と基準電圧Esを
掛けて）後にその出力Vd、即ち、 Vd＝Es・Dd …(2) を第２サンプルホルダ１３ｃに出力する。最後
に、下位アドレス信号DLがマルチプレクサ１２
から供給される時はスイツチSW1を第２サンプル
ホルダ１３ｃに接続するように切替えて第２サン
プルホルダでサンプルホールドされた値を基準電
圧Esに代つてRef電圧として供給し、スイツチ
SW2は切替わつて第３サンプルホルダ１３ｄを選
択する。従つて、掛算形DAC１３ａでは第２サ
ンプルホルダ１３ｃでサンプルホールドされた値
Vdの出力Vsdで下位アドレス信号DLをDA変換し
て（下位アドレスに第２サンプルホルダ１３ｃで
サンプルホールドされた値Vdを掛けて）後にそ
の出力を補間値Vs、即ち、 Vs＝DL・（Es・Dd） …(3) として得て第３サンプルホルダ１３ｄに出力す
る。以上の処理動作の後に第１サンプルホルダ１
３ｂからの関数値のサンプルホールド出力信号
VSRと第３サンプルホルダ１３ｄからの補間値の
サンプルホールド出力信号Vssとが加算回路１３
ｅで加算され、外部にリニアライズされた加算出
力電圧Vout、即ち、 Vout＝VR＋Vs ＝（Es・Df）＋｛DL・（Es・Dd）｝ …(4) として出力される。この(3)、(4)式によれば、下位
アドレスDLに対して傾き（Es・Dd）を掛けて補
正区間内の補正値を出すことで精度の高いリニア
ライズができる。
その内の上位ビツトは上位アドレス信号DHとし
てROM１１に出力され、下位ビツトは下位アド
レス信号DLとしてマルチプレクサ１２に出力さ
れる。ROM１１は記憶データから上位アドレス
信号DHに基づいた関数値と微分値とを関数値信
号Df、微分値信号Ddとしてマルチプレクサ１２
に出力する。マルチプレクサ１２は関数値信号
Df、微分値信号Dd、下位アドレス信号DLを出力
部１３に切替出力する。出力部１３において、ま
ず、関数値信号Dfがマルチプレクサ１２から供
給される時は、スイツチSW1を介して基準電圧Es
がRef電圧として供給され、スイツチSW2が切替
わつて第１サンプルホルダ１３ｂが選択されてい
る。従つて、掛算形DAC１３ａでは基準電圧Es
で関数値をDA変換して（関数値と基準電圧Esを
掛けて）後にその出力VR、即ち、 VR＝Es・Df …(1) を第１サンプルホルダ１３ｂに出力する。次ぎ
に、微分値信号Ddがマルチプレクサ１２から供
給される時はスイツチSW1を介して基準電圧Esが
Ref電圧として供給されて、スイツチSW2が切替
わつて第２サンプルホルダ１３ｃが選択されてい
る。従つて、掛算形DAC１３ａでは基準電圧Es
で微分値をDA変換して（微分値と基準電圧Esを
掛けて）後にその出力Vd、即ち、 Vd＝Es・Dd …(2) を第２サンプルホルダ１３ｃに出力する。最後
に、下位アドレス信号DLがマルチプレクサ１２
から供給される時はスイツチSW1を第２サンプル
ホルダ１３ｃに接続するように切替えて第２サン
プルホルダでサンプルホールドされた値を基準電
圧Esに代つてRef電圧として供給し、スイツチ
SW2は切替わつて第３サンプルホルダ１３ｄを選
択する。従つて、掛算形DAC１３ａでは第２サ
ンプルホルダ１３ｃでサンプルホールドされた値
Vdの出力Vsdで下位アドレス信号DLをDA変換し
て（下位アドレスに第２サンプルホルダ１３ｃで
サンプルホールドされた値Vdを掛けて）後にそ
の出力を補間値Vs、即ち、 Vs＝DL・（Es・Dd） …(3) として得て第３サンプルホルダ１３ｄに出力す
る。以上の処理動作の後に第１サンプルホルダ１
３ｂからの関数値のサンプルホールド出力信号
VSRと第３サンプルホルダ１３ｄからの補間値の
サンプルホールド出力信号Vssとが加算回路１３
ｅで加算され、外部にリニアライズされた加算出
力電圧Vout、即ち、 Vout＝VR＋Vs ＝（Es・Df）＋｛DL・（Es・Dd）｝ …(4) として出力される。この(3)、(4)式によれば、下位
アドレスDLに対して傾き（Es・Dd）を掛けて補
正区間内の補正値を出すことで精度の高いリニア
ライズができる。
＜考案の効果＞
以上、実施例と共に具体的に本考案を説明した
ように、本考案のリニアライザーによれば、例え
ば熱電対等のような非線形な特性を出力するセン
サを使用しても（センサを別のものにすればそれ
に対応してROMを交換する）、常に最適な中間
の値が補間値から得られるので、非線形特性に影
響を受けることなくどのような入力点においても
常に高精度なリニアライズ出力を得ることができ
るという効果がある。
ように、本考案のリニアライザーによれば、例え
ば熱電対等のような非線形な特性を出力するセン
サを使用しても（センサを別のものにすればそれ
に対応してROMを交換する）、常に最適な中間
の値が補間値から得られるので、非線形特性に影
響を受けることなくどのような入力点においても
常に高精度なリニアライズ出力を得ることができ
るという効果がある。
第１図は本考案の具体的な実施例であるリニア
ライザーのブロツク線図、第２図は非線形の入出
力間の電圧特性図、第３図は従来のリニアライザ
ーのブロツク線図である。 １，１０……アナログデジタル変換器
（ADC）、３，１１……ROM、４……レート・マ
ルチプライヤ、１２……マルチプレクサ、１３…
…出力部。
ライザーのブロツク線図、第２図は非線形の入出
力間の電圧特性図、第３図は従来のリニアライザ
ーのブロツク線図である。 １，１０……アナログデジタル変換器
（ADC）、３，１１……ROM、４……レート・マ
ルチプライヤ、１２……マルチプレクサ、１３…
…出力部。
Claims (1)
- 【実用新案登録請求の範囲】 非線形特性のアナログ信号をリニアライズした
出力値として出力するリニアライザーにおいて、 前記アナログ信号をデジタル変換して上位ビツ
トを上位アドレス信号DH、下位ビツトを下位ア
ドレス信号DLとして出力するアナログデジタル
変換器１０と、前記上位アドレス信号を入力して
記憶データから関数値信号Df及び微分値信号Dd
を出力するROM１１と、前記関数値信号、前記
微分値信号及び前記下位アドレス信号が導かれて
これ等信号を切替出力するマルチプレクサ１２
と、該マルチプレクサの出力を入力する掛算形デ
ジタルアナログ変換器１３ａ、前記マルチプレク
サの切替出力に連動して切替わるスイツチ要素
SW2を介して前記掛算形デジタルアナログ変換器
の出力が導かれる第１サンプルホルダ１３ｂと第
２サンプルホルダ１３ｃと第３サンプルホルダ１
３ｄ、前記マルチプレクサの切替出力に連動して
切替わり基準電圧ES又は前記第２サンプルホルダ
の出力を前記掛算形デジタルアナログ変換器に接
続するスイツチ要素SW1及び前記第１サンプルホ
ルダと前記第３サンプルホルダの出力を加算する
加算回路１３ｅから成る出力部１３とから成り、 前記出力部にあつて、前記関数値信号を前記掛
算形デジタルアナログ変換器で前記基準電圧と掛
算して前記第１サンプルホルダにサンプルホール
ドし、前記微分値信号を前記掛算形デジタルアナ
ログ変換器で前記基準電圧と掛算して前記第２サ
ンプルホルダにサンプルホールドし、前記下位ビ
ツト信号を前記掛算形デジタルアナログ変換器に
で前記第２サンプルホルダのサンプルホールド値
と掛算して前記第３サンプルホルダに補間値とし
てサンプルホールドし、前記加算回路で前記第１
サンプルホルダと前記第３サンプルホルダとの出
力を加算してリニアライズした電圧を得ることを
特徴とするリニアライザー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987007912U JPH0413854Y2 (ja) | 1987-01-22 | 1987-01-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987007912U JPH0413854Y2 (ja) | 1987-01-22 | 1987-01-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117121U JPS63117121U (ja) | 1988-07-28 |
| JPH0413854Y2 true JPH0413854Y2 (ja) | 1992-03-30 |
Family
ID=30791808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987007912U Expired JPH0413854Y2 (ja) | 1987-01-22 | 1987-01-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0413854Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529764A (en) * | 1978-08-24 | 1980-03-03 | Chino Works Ltd | Linearizer |
| JPS5529763A (en) * | 1978-08-24 | 1980-03-03 | Chino Works Ltd | Linearizer |
-
1987
- 1987-01-22 JP JP1987007912U patent/JPH0413854Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529764A (en) * | 1978-08-24 | 1980-03-03 | Chino Works Ltd | Linearizer |
| JPS5529763A (en) * | 1978-08-24 | 1980-03-03 | Chino Works Ltd | Linearizer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63117121U (ja) | 1988-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5103230A (en) | Precision digitized current integration and measurement circuit | |
| JP5465965B2 (ja) | データ処理装置及びデータ処理システム | |
| KR910008523B1 (ko) | 축차비교형 아날로그/디비탈 변환기 | |
| US5357189A (en) | Analog input apparatus | |
| GB2234069A (en) | Sensor arrangement | |
| JPH0413854Y2 (ja) | ||
| JPH0197019A (ja) | Ａ−ｄ変換器 | |
| JP3311182B2 (ja) | 高速高精度ａｄ変換装置 | |
| JP2542829B2 (ja) | 多点測定装置 | |
| JPS62204617A (ja) | 高分解能ａ／ｄコンバ−タ | |
| JPH08181614A (ja) | アナログ・ディジタル変換回路及びその補間データを求める方法 | |
| JPH04219024A (ja) | アナログ‐ディジタル変換方法および装置 | |
| JPH02150716A (ja) | 三角波エンコーダによる非接触型ポテンショメータ | |
| JPH05196667A (ja) | 測温抵抗体回路 | |
| JPH0515328B2 (ja) | ||
| JPS59226818A (ja) | ハイブリツド・リニアライザ | |
| JP3154311B2 (ja) | 入力変換表示装置 | |
| JPS61274515A (ja) | Ａ−ｄ変換器 | |
| JPH0537248Y2 (ja) | ||
| JPH0348449B2 (ja) | ||
| JPS60185429A (ja) | Ｄａ変換器における直線性誤差補正回路 | |
| JPS61167876A (ja) | 信号処理装置 | |
| GB2203843A (en) | Means for amplifying timed electrical measuring signals | |
| JPH0334163Y2 (ja) | ||
| JPS5856524A (ja) | 較正機能付きａ／ｄ変換器 |