JPH04137662A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04137662A JPH04137662A JP2259456A JP25945690A JPH04137662A JP H04137662 A JPH04137662 A JP H04137662A JP 2259456 A JP2259456 A JP 2259456A JP 25945690 A JP25945690 A JP 25945690A JP H04137662 A JPH04137662 A JP H04137662A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、強誘電体を用いた、メモリ、特に電気的に書
き換え可能な不揮発性メモリの構造に関するものである
。
き換え可能な不揮発性メモリの構造に関するものである
。
［発明の概要コ
本発明は、強誘電体を用いたキャパシタを半導体装置基
板上に集積したメモリの構造、特にメモリを形成する単
位セルの構造において、キャパシタを構成する電極のう
ち、上方仁位置する上部電極を、ＭＯＳ）ランジスタを
構成する高濃度拡散層に直接、接続することにより、集
積化に適したメモリを得るようにしたものである。
板上に集積したメモリの構造、特にメモリを形成する単
位セルの構造において、キャパシタを構成する電極のう
ち、上方仁位置する上部電極を、ＭＯＳ）ランジスタを
構成する高濃度拡散層に直接、接続することにより、集
積化に適したメモリを得るようにしたものである。
〔従来の技術］
従来の半導体不揮発性メモリとしては絶縁ゲート中のト
ラップまたは浮遊ゲートにシリコン基板からの電荷を注
入することによりシリコン基板の表面ポテンシャルが変
調される現象を用いたＭＩＳ型トランジスタが一般に使
用されており、ＥＦＲＯＭ（紫外線照射型不揮発性メモ
リ）やＥＥＦＲＯＭ （電気的帯き換え可能型不揮発性
メモリ）などとして実用化されている。
ラップまたは浮遊ゲートにシリコン基板からの電荷を注
入することによりシリコン基板の表面ポテンシャルが変
調される現象を用いたＭＩＳ型トランジスタが一般に使
用されており、ＥＦＲＯＭ（紫外線照射型不揮発性メモ
リ）やＥＥＦＲＯＭ （電気的帯き換え可能型不揮発性
メモリ）などとして実用化されている。
［発明が解決しようとする課！＠］
しかしこれらの不揮発性メモリは、情報の書き換え電圧
が１通常約２０Ｖ前後と高いことや、書き換え時間が非
常に長い（例えばＥＥＦＲＯＭの場合数十ミリ秒）など
の欠点を有す。また情報の書き換え回数が約１０５回程
度であり、非常に少なく、繰り返し使用するような場合
には問題が多い。
が１通常約２０Ｖ前後と高いことや、書き換え時間が非
常に長い（例えばＥＥＦＲＯＭの場合数十ミリ秒）など
の欠点を有す。また情報の書き換え回数が約１０５回程
度であり、非常に少なく、繰り返し使用するような場合
には問題が多い。
電気的に分極が反転可能である強誘電体を用いた不揮発
性メモリに関しては、畜と込み時間と読みだし時間が原
理的に同じであり、また電源を切っても分極は保持され
るため、理想的な不揮発性メモリとなる可能性を有する
。このような強誘電体を用いた不揮発性メモリについて
は１例えば米国特許４１４９３０２のように、シリコン
基板上に強誘電体からなるキャパシタを集積化した構造
や、米国特許３８３２７００のようにＭＩＳトランジス
タのゲート部分に強誘電体膜を配置した不揮発性メモリ
などが提案されている。また、最近では、第３図のよう
にＭＯ５型半導体装置に積層した構造の不揮発性メモ＋
Ｊ！＋＜ＩＥＤＭ” ８７ｐｐ、８５０−８５１に報
告されている。第３図において、３０１はＰ型Ｓ１基板
であり、３０２は素子分離用のＬｏｃｏｓ酸化膜、３０
３はソースとなるＮ型拡散層であり、３０４はドレイン
となるＮ型拡散層である。３０５はゲート電極であり、
３０６は眉間絶Ｊ＃膜である。３０９が強誘電体膜であ
り、上部電極３１０と下部電極３１１により挟まれ、キ
ャパシタを構成している。３０７は第２層間絶縁膜であ
り、３１２が配線電極となるＡＬであり、３１０の上部
電極と３０３のソース拡散層を接続している。
性メモリに関しては、畜と込み時間と読みだし時間が原
理的に同じであり、また電源を切っても分極は保持され
るため、理想的な不揮発性メモリとなる可能性を有する
。このような強誘電体を用いた不揮発性メモリについて
は１例えば米国特許４１４９３０２のように、シリコン
基板上に強誘電体からなるキャパシタを集積化した構造
や、米国特許３８３２７００のようにＭＩＳトランジス
タのゲート部分に強誘電体膜を配置した不揮発性メモリ
などが提案されている。また、最近では、第３図のよう
にＭＯ５型半導体装置に積層した構造の不揮発性メモ＋
Ｊ！＋＜ＩＥＤＭ” ８７ｐｐ、８５０−８５１に報
告されている。第３図において、３０１はＰ型Ｓ１基板
であり、３０２は素子分離用のＬｏｃｏｓ酸化膜、３０
３はソースとなるＮ型拡散層であり、３０４はドレイン
となるＮ型拡散層である。３０５はゲート電極であり、
３０６は眉間絶Ｊ＃膜である。３０９が強誘電体膜であ
り、上部電極３１０と下部電極３１１により挟まれ、キ
ャパシタを構成している。３０７は第２層間絶縁膜であ
り、３１２が配線電極となるＡＬであり、３１０の上部
電極と３０３のソース拡散層を接続している。
さてこのような構造の強誘電体メモリにおいては、３１
０の上部電極は３０９との接触性を考えて、Ｐｔなどが
用いられる。そして、３１２の配線電極で配線する。こ
のような構造を採った場合には、セル面積が大きくなり
、高密度の集積化ができないという課題がある。そこで
本発明はこのような課題を解決するもので、その目的と
するところは、メモリセルの面積が小さく、集積化に適
する強誘電体メモリを提供するところにある。
０の上部電極は３０９との接触性を考えて、Ｐｔなどが
用いられる。そして、３１２の配線電極で配線する。こ
のような構造を採った場合には、セル面積が大きくなり
、高密度の集積化ができないという課題がある。そこで
本発明はこのような課題を解決するもので、その目的と
するところは、メモリセルの面積が小さく、集積化に適
する強誘電体メモリを提供するところにある。
［課題を解決するための手段］
本発明は、強誘電体を用いたキャパシタを半導体装置基
板上に集積したメモリの構造、特にメモリを形成する単
位セルの構造において、キパシタを構成する電極のうち
、上方に位置する上部電極を、ＭＯＳ）ランジスタを構
成する高濃度拡散層に直接、接続することにより、集積
化に適したメモリを得るようにしたことを特徴とする。
板上に集積したメモリの構造、特にメモリを形成する単
位セルの構造において、キパシタを構成する電極のうち
、上方に位置する上部電極を、ＭＯＳ）ランジスタを構
成する高濃度拡散層に直接、接続することにより、集積
化に適したメモリを得るようにしたことを特徴とする。
［実施例コ
第１図は１本発明の半導体装置の一実施例における主要
断面図である。
断面図である。
以下、第１図により本発明の詳細な説明する。
ここでは説明の都合上Ｎチャンネルトランジスタを用い
た場合について説明するがＰチャンネルトランジスタを
用いても同様である。１０１はＰ型Ｓ１基板であり１例
えば２００ｈｍ、ｃｍの比抵抗のウェハをもちいる＋
１０２は素子分離用５ｉ０２１１１であり、従来技術
であるＬＯＣＯ８法により６０００人の厚さで形成する
。
た場合について説明するがＰチャンネルトランジスタを
用いても同様である。１０１はＰ型Ｓ１基板であり１例
えば２００ｈｍ、ｃｍの比抵抗のウェハをもちいる＋
１０２は素子分離用５ｉ０２１１１であり、従来技術
であるＬＯＣＯ８法により６０００人の厚さで形成する
。
１０９はゲート電極となる例えばＰｏ１ｙ−３１であり
、気相成長法により５ｏｏｏ人成長させる。１１２がゲ
ート絶縁膜であり、Ｓ ｉ０２膜を３０ＯＡ形成する。
、気相成長法により５ｏｏｏ人成長させる。１１２がゲ
ート絶縁膜であり、Ｓ ｉ０２膜を３０ＯＡ形成する。
１０３はゲート電極と強誘電体膜を分離する眉間絶縁膜
であり、例えば５１０２を４０００人形成スル。１０６
が強誘電体キャパシタの下部電極であり、例えばＰｔを
２０００人形成する。１０５が強誘電体膜であり１例え
ばＰＺＴを６００ＯＡ、スパッタ法により形成する。１
０８はＭＯＳトランジスタのソースとなるＮ型拡散層で
あり、例えばリンをイオン注入により５２１５ｃｍ−２
注入することにより形成する。１１１はＭＯＳトランジ
スタのドレインとなるＮ型拡散層であり、１１０の配線
電極、例えばＡＩにより接続される。
であり、例えば５１０２を４０００人形成スル。１０６
が強誘電体キャパシタの下部電極であり、例えばＰｔを
２０００人形成する。１０５が強誘電体膜であり１例え
ばＰＺＴを６００ＯＡ、スパッタ法により形成する。１
０８はＭＯＳトランジスタのソースとなるＮ型拡散層で
あり、例えばリンをイオン注入により５２１５ｃｍ−２
注入することにより形成する。１１１はＭＯＳトランジ
スタのドレインとなるＮ型拡散層であり、１１０の配線
電極、例えばＡＩにより接続される。
１０７が本発明の主旨による上部電極であり、例えばＰ
ｔを２０００人スパッタ法により形成する −勇ト蔀ｆ
ｆ＆ Ｌ＋ 百銭！−１を畳にし１＾８のソース拡散
層との接続配線をかねる。“１０４は強誘電体キャパシ
タと配線電極であるＡＩを分離するための眉間絶縁膜で
あり、例えば５ｉ０２を５００ＯＡ成長させる。本発明
の構造はこのようにして得られる。
ｔを２０００人スパッタ法により形成する −勇ト蔀ｆ
ｆ＆ Ｌ＋ 百銭！−１を畳にし１＾８のソース拡散
層との接続配線をかねる。“１０４は強誘電体キャパシ
タと配線電極であるＡＩを分離するための眉間絶縁膜で
あり、例えば５ｉ０２を５００ＯＡ成長させる。本発明
の構造はこのようにして得られる。
つぎに本発明の詳細な説明する。１０７は強誘電体膜の
上部電極であるため、Ｐｔなどの高融点金属を使用する
必要がある。強誘電体からなるキャパシ タは１０８のソース拡散層に隣接しているため、１０７
の上部電極をそのまま用いて、強誘電体キャパシタの上
部電極とソース拡散層を接続することができる。そのた
め、素子面積が小さくなり、集積化に 適したメモリが構成できる。また、１１０の配線電極を
１０７の上部に形成することができるため（図示せず）
、配線の自由度が増す。
上部電極であるため、Ｐｔなどの高融点金属を使用する
必要がある。強誘電体からなるキャパシ タは１０８のソース拡散層に隣接しているため、１０７
の上部電極をそのまま用いて、強誘電体キャパシタの上
部電極とソース拡散層を接続することができる。そのた
め、素子面積が小さくなり、集積化に 適したメモリが構成できる。また、１１０の配線電極を
１０７の上部に形成することができるため（図示せず）
、配線の自由度が増す。
第２図は、本発明の他の実施例の断面図である。第２図
においては、１０７の上部電極と１ｏ８のソース拡散層
との間に２０１の例えばＴｉＮを主成分とする、バリア
メタルを設置している０通常、ｐｔなとの高融点金属は
、Ｓｌとの反応性が強く１０７の上部電極の形成後、熱
処理をすることにより反応してしまい、場合によっては
１０８のソース拡散層と１０１のＰ型基板とをショート
させてしまう。その反応を防ぐために、第２図において
は、バリアメタルを設けている。バリアメタルとしては
、スハ ツタ法によるＴｉＮとか、酸素を含むＴｉ０Ｎ
、ＭＯＳ ｉ、Ｔ ｉＷ、ＲｕＯ２などが用いられる。
においては、１０７の上部電極と１ｏ８のソース拡散層
との間に２０１の例えばＴｉＮを主成分とする、バリア
メタルを設置している０通常、ｐｔなとの高融点金属は
、Ｓｌとの反応性が強く１０７の上部電極の形成後、熱
処理をすることにより反応してしまい、場合によっては
１０８のソース拡散層と１０１のＰ型基板とをショート
させてしまう。その反応を防ぐために、第２図において
は、バリアメタルを設けている。バリアメタルとしては
、スハ ツタ法によるＴｉＮとか、酸素を含むＴｉ０Ｎ
、ＭＯＳ ｉ、Ｔ ｉＷ、ＲｕＯ２などが用いられる。
これらのバリアメタルは例えば、スパッタにより、ウェ
ハ全面に形成した後、レジストを塗布し、エンチバック
することにより第２図の様な構造をうる。
ハ全面に形成した後、レジストを塗布し、エンチバック
することにより第２図の様な構造をうる。
［発明の効果］
以上説明してきたように、本発明によれば、強誘電体を
用いたキャパシタを半導体装置基板上に集積したメモリ
の構造、特にメモリを形成する単位セルの構造において
、キャパシタを構成する電極のうち、上方に位置する上
部電極を、ＭＯＳトランジスタを構成する高濃度拡散層
に直接、接続したことにより、集積化に適したメモリが
得られるという効果を有する。
用いたキャパシタを半導体装置基板上に集積したメモリ
の構造、特にメモリを形成する単位セルの構造において
、キャパシタを構成する電極のうち、上方に位置する上
部電極を、ＭＯＳトランジスタを構成する高濃度拡散層
に直接、接続したことにより、集積化に適したメモリが
得られるという効果を有する。
第１図は本発明の第１実施例の断面図。
第２図は本発明の他の実施例の断面図。
第３図は従来の強誘電体を用いた半導体メモリの断面図
。 １．０１，３０１ ・ １０２、 ３０２ ・ １０３、 １０４゜ 縁膜 １０５．３０９・ １０７．３１０・ １０６．３１１ １１０．３１２ １０８．３０３・ １１１．３０４・ １０９．３０５・ ・・Ｐ型Ｓ１基板 ・・素子分離領域 ３０６、 ３０７ ・ ・層間絶 ・強誘電体膜 ・上部電極 ・下部電極 ・配線電極 ソース拡散層 ・ドレイン拡散層 ・ゲート電極 ・ゲート膜 バリアメタル 以上
。 １．０１，３０１ ・ １０２、 ３０２ ・ １０３、 １０４゜ 縁膜 １０５．３０９・ １０７．３１０・ １０６．３１１ １１０．３１２ １０８．３０３・ １１１．３０４・ １０９．３０５・ ・・Ｐ型Ｓ１基板 ・・素子分離領域 ３０６、 ３０７ ・ ・層間絶 ・強誘電体膜 ・上部電極 ・下部電極 ・配線電極 ソース拡散層 ・ドレイン拡散層 ・ゲート電極 ・ゲート膜 バリアメタル 以上
Claims (3)
- （１）強誘電体からなるキャパシタと、ＭＯＳトランジ
スタが同一半導体基板上に集積化された半導体装置にお
いて、 前記キャパシタを構成する電極のうち、上方に位置する
上部電極が、前記ＭＯＳトランジスタを構成する高濃度
拡散層に接続されていることを特徴とする半導体装置。 - （２）前記高濃度拡散層と、前記上部電極との間に反応
を阻止する導電性膜が挟まれていることを特徴とする請
求項１記載の半導体装置。 - （３）前記導電性膜がＴｉＮ、ＴｉＷ、ＭｏＳｉ、Ｒｕ
Ｏ２、ＲｅＯ２のいずれかを主成分とすることを特徴と
する請求項１又は２記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259456A JPH04137662A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置 |
| PCT/JP1991/001281 WO1992006499A1 (en) | 1990-09-28 | 1991-09-26 | Semiconductor device |
| EP91916782A EP0503077B1 (en) | 1990-09-28 | 1991-09-26 | Semiconductor device |
| DE69124086T DE69124086T2 (de) | 1990-09-28 | 1991-09-26 | Halbleiterbauelement |
| US08/093,790 US5866926A (en) | 1990-09-28 | 1993-07-19 | Ferroelectric memory device with capacitor electrode in direct contact with source region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259456A JPH04137662A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137662A true JPH04137662A (ja) | 1992-05-12 |
Family
ID=17334318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259456A Pending JPH04137662A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0503077B1 (ja) |
| JP (1) | JPH04137662A (ja) |
| DE (1) | DE69124086T2 (ja) |
| WO (1) | WO1992006499A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11340426A (ja) * | 1998-03-24 | 1999-12-10 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183570A (ja) * | 1989-01-10 | 1990-07-18 | Seiko Epson Corp | 強誘電体集積回路装置とその製造方法 |
| JPH02183569A (ja) * | 1989-01-10 | 1990-07-18 | Seiko Epson Corp | 強誘電体記憶装置 |
| KR940006708B1 (ko) * | 1989-01-26 | 1994-07-25 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| JPH02232973A (ja) * | 1989-03-07 | 1990-09-14 | Seiko Epson Corp | 半導体装置 |
| WO1991016731A1 (en) * | 1990-04-24 | 1991-10-31 | Seiko Epson Corporation | Semiconductor device having ferroelectric material and method of producing the same |
-
1990
- 1990-09-28 JP JP2259456A patent/JPH04137662A/ja active Pending
-
1991
- 1991-09-26 WO PCT/JP1991/001281 patent/WO1992006499A1/ja active IP Right Grant
- 1991-09-26 EP EP91916782A patent/EP0503077B1/en not_active Expired - Lifetime
- 1991-09-26 DE DE69124086T patent/DE69124086T2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11340426A (ja) * | 1998-03-24 | 1999-12-10 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1992006499A1 (en) | 1992-04-16 |
| EP0503077A4 (en) | 1992-11-19 |
| DE69124086D1 (de) | 1997-02-20 |
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