JPH04133448U - Package cage for storing semiconductor elements - Google Patents
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Abstract
(57)【要約】
【目的】 小型化できかつ作業性の良い半導体素子収納
用パッケージを提供する。
【構成】 半導体素子収納用パッケージ１は、少なくと
も端部が露出する配線パターン５ａが形成された絶縁基
体２と、絶縁基体２上に固定されかつ配線パターン５ａ
に両電極が電気的に接続された、半導体素子８を載せて
固定するためのタンタルコンデンサ６とを備えている。
このパッケージ１において、タンタルコンデンサ６の両
電極は少なくとも一部が絶縁基体２側に配置されてお
り、配線パターン５ａと電極とは、絶縁基体２とタンタ
ルコンデンサ６の接合部において電気的に接続されてい
る。
(57) [Summary] [Purpose] To provide a package for storing semiconductor elements that can be miniaturized and has good workability. [Structure] The semiconductor element storage package 1 includes an insulating base 2 on which a wiring pattern 5a with at least an exposed end is formed, and a wiring pattern 5a fixed on the insulating base 2.
A tantalum capacitor 6 for mounting and fixing a semiconductor element 8 is provided, both electrodes of which are electrically connected to each other.
In this package 1, both electrodes of the tantalum capacitor 6 are at least partially arranged on the insulating base 2 side, and the wiring pattern 5a and the electrodes are electrically connected at the junction between the insulating base 2 and the tantalum capacitor 6. ing.
Description
【０００１】0001
本考案は、半導体素子収納用パッケージ、特に、容量素子が搭載された半導体 素子収納用パッケージに関する。 The present invention is a package for storing semiconductor elements, especially semiconductors equipped with capacitive elements. This invention relates to an element storage package.
【０００２】0002
従来、半導体素子収納用パッケージとして、電源ノイズを防止するために容量 素子（コンデンサ）を搭載したものが使用されている。このような半導体素子収 納用パッケージを図７に示す。 Conventionally, as a package for storing semiconductor elements, capacitance was used to prevent power supply noise. Those equipped with an element (capacitor) are used. Such semiconductor device packaging The delivery package is shown in Figure 7.
【０００３】 図７の半導体素子収納用パッケージ２１において、アルミナからなる絶縁基体 ２２は概ね四角形の板状の部材であり、中央部には凹部２３が形成されている。 絶縁基体２２内にはたとえばタングステン，モリブデン等の導電性材料からなる 多数のメタライズ配線層２５が形成されている。このメタライズ配線層２５は、 凹部２３の底面及び側面に露出した部分を有している。0003 In the semiconductor element storage package 21 shown in FIG. 7, an insulating base made of alumina 22 is a generally square plate-like member, and a recess 23 is formed in the center. The insulating base 22 is made of a conductive material such as tungsten or molybdenum. A large number of metallized wiring layers 25 are formed. This metallized wiring layer 25 is The recess 23 has exposed portions on the bottom and side surfaces.
【０００４】 電源ノイズ除去用の平板コンデンサ２６は導電性接着剤により凹部２３の底面 に接合されている。これにより、平板コンデンサ２６の下部電極３７は、凹部２ ３の底面に露出したメタライズ層２５ａに電気的に接続されている。平板コンデ ンサ２６の上部電極３５上には半導体素子２８が接着剤により固定されている。 半導体素子２８は、ボンディングワイヤ３０ａ，３０ｂにより凹部２３の側面に 露出したメタライズ配線層２５に接続されている。一方のボンディングワイヤ３ ０ｂは、その中間部が平板コンデンサ２６の上部電極３５にも接続されている。 ここでは、平板コンデンサ２６が半導体素子２８に対して並列に接続されている 。0004 A flat capacitor 26 for power supply noise removal is attached to the bottom of the recess 23 using conductive adhesive. is joined to. As a result, the lower electrode 37 of the flat plate capacitor 26 is connected to the recess 2. It is electrically connected to the metallized layer 25a exposed on the bottom surface of 3. flat plate conde A semiconductor element 28 is fixed onto the upper electrode 35 of the sensor 26 with an adhesive. The semiconductor element 28 is attached to the side surface of the recess 23 by bonding wires 30a and 30b. It is connected to the exposed metallized wiring layer 25. One bonding wire 3 0b is also connected to the upper electrode 35 of the plate capacitor 26 at its intermediate portion. Here, a plate capacitor 26 is connected in parallel to a semiconductor element 28. .
【０００５】[0005]
前記実施例では、上部電極３５はメタライズ配線層２５と半導体素子２８にボ ンディングワイヤ３０ｂで接続されなければならない。そのため、ボンディング ワイヤ３０ｂを接続するための露出スペースＡが上部電極３５に形成されていな ければならない。このスペースＡが小さ過ぎると、キャピラリーでボンディング ワイヤ３０ａを上部電極３７に接続するのが困難になる。また、作業性を考慮し てこのスペースＡを大きくすると、コンデンサが大型化して装置全体が大型化し てしまう。 In the embodiment described above, the upper electrode 35 is formed by forming a hole in the metallized wiring layer 25 and the semiconductor element 28. It must be connected with the ending wire 30b. Therefore, bonding An exposed space A for connecting the wire 30b is not formed in the upper electrode 35. Must be. If this space A is too small, bonding will occur with the capillary. It becomes difficult to connect the wire 30a to the upper electrode 37. Also, considering workability If the lever space A is increased, the capacitor becomes larger and the entire device becomes larger. It ends up.
【０００６】 また、前記従来例では、ボンディングワイヤ３０ｂが長くなるので、隣接する ボンディングワイヤとショートしやすい。[0006] Furthermore, in the conventional example, since the bonding wire 30b is long, Easy to short with bonding wire.
【０００７】 さらに、前記従来例では、コンデンサ２６を形成する物質の熱膨張率が絶縁基 体２２の熱膨張率と大きく異なると、接合時に大きな熱応力が発生し、コンデン サ２６が絶縁基体２２から剥離しやすくなる。[0007] Furthermore, in the conventional example, the coefficient of thermal expansion of the material forming the capacitor 26 is lower than that of the insulating material. If the coefficient of thermal expansion is significantly different from that of the body 22, large thermal stress will occur during bonding, resulting in This makes it easier for the sensor 26 to peel off from the insulating base 22.
【０００８】 本考案の目的は、小型化を達成しかつ作業性のよい半導体素子収納用パッケー ジを提供することにある。本考案の別の目的は、コンデンサが絶縁基体から剥離 しにくい半導体素子収納用パッケージを提供することにある。[0008] The purpose of this invention is to create a package for storing semiconductor elements that is compact and easy to work with. The objective is to provide the following. Another purpose of this invention is to prevent the capacitor from peeling off from the insulating substrate. An object of the present invention is to provide a package for storing semiconductor elements that is difficult to handle.
【０００９】[0009]
本考案に係る半導体素子収納用パッケージは、少なくとも端部が露出する配線 層が形成された絶縁基体と、絶縁基体上に固定されかつ配線層に両電極が電気的 に接続された、半導体素子を載せて固定するための容量素子とを備えた半導体素 子収納用パッケージである。このパッケージにおいて、容量素子の両電極は少な くとも一部が絶縁基体側に配置されており、配線層と電極とは絶縁基体と容量素 子の接合部において電気的に接続されている。 なお、前記容量素子として、たとえばタンタルコンデンサが用いられる。 The semiconductor device storage package according to the present invention includes wiring whose ends are exposed at least. An insulating substrate on which a layer is formed, and both electrodes fixed on the insulating substrate and electrically connected to a wiring layer. a semiconductor element connected to a capacitive element for mounting and fixing a semiconductor element; This is a package for storing children. In this package, both electrodes of the capacitive element are At least a part of the wiring layer and electrodes are placed on the insulating base side, and the wiring layer and electrodes are connected to the insulating base and capacitive element. electrically connected at the child junction. Note that, for example, a tantalum capacitor is used as the capacitive element.
【００１０】0010
本考案に係る半導体素子収納用パッケージでは、容量素子の両電極は絶縁基体 と容量素子との接合部において配線層に接続されている。したがって、従来存在 した上部電極の露出スペースが必要なくなる。これにより、コンデンサが小型化 できるようになり装置全体が小型化する。 In the semiconductor device storage package according to the present invention, both electrodes of the capacitor are formed on an insulating substrate. It is connected to the wiring layer at the junction between the capacitor and the capacitor. Therefore, conventionally existing This eliminates the need for exposed space for the upper electrode. This makes the capacitor smaller. This makes the entire device smaller.
【００１１】 また、上部電極と配線層を長いボンディングワイヤで接続する必要がなくなる ので、ボンディングワイヤ同士が容易にショートするという不具合が生じなくな る。[0011] Also, there is no need to connect the upper electrode and wiring layer with long bonding wires. This eliminates the problem of bonding wires easily shorting together. Ru.
【００１２】 なお、前記容量素子にタンタルコンデンサを用いると、絶縁基体のアルミナに 熱膨張率が近いタンタルを絶縁基体に接合することになる。これにより、熱膨張 率の差により発生する応力は小さくなり、容量素子が絶縁基体から剥離しにくく なる。0012 Note that when a tantalum capacitor is used as the capacitive element, the alumina of the insulating base Tantalum, which has a similar coefficient of thermal expansion, will be bonded to the insulating substrate. This allows thermal expansion The stress generated due to the difference in rate becomes smaller, making it difficult for the capacitive element to peel off from the insulating substrate. Become.
【００１３】[0013]
図１に本考案の一実施例が採用された半導体素子収納用パッケージ１を示す。 絶縁基体２は、概ね四角形の板状の部材であり、電気絶縁材料であるアルミナセ ラミックから構成されている。絶縁基体２の中央部には、凹部３が形成されてい る。絶縁基体２内には複数のスルーホール４が形成されており、このスルーホー ル４内に導電性材料からなるメタライズ配線層５が形成されている。また、絶縁 基体２内には、メタライズ配線層５に接続された同じく導電性材料からなる配線 パターン５ａが形成されている。この配線パターン５ａは、凹部３の底面に露出 した内側パターン５ｂ及び外側パターン５ｃと、凹部３の側面に露出した露出パ ターン５ｄ，５ｅとを有している。内側パターン５ｂ及び外側パターン５ｃ上に は、タンタルコンデンサ６が固定されている。 FIG. 1 shows a semiconductor device storage package 1 in which an embodiment of the present invention is adopted. The insulating base 2 is a roughly rectangular plate-like member made of alumina ceramic, which is an electrically insulating material. Composed of lamic. A recess 3 is formed in the center of the insulating base 2. Ru. A plurality of through holes 4 are formed in the insulating base 2. A metallized wiring layer 5 made of a conductive material is formed within the metallization layer 4 . Also, insulation Inside the base 2, there is a wiring made of the same conductive material connected to the metallized wiring layer 5. A pattern 5a is formed. This wiring pattern 5a is exposed on the bottom surface of the recess 3. The inner pattern 5b and the outer pattern 5c, and the exposed pattern exposed on the side surface of the recess 3. It has turns 5d and 5e. on the inner pattern 5b and outer pattern 5c , the tantalum capacitor 6 is fixed.
【００１４】 図２で示すように、タンタルコンデンサ６は概ね長方形の板状部材であり、タ ンタル板１５を有している。このタンタル板１５の厚みは、通常０．１〜１ｍｍ である。タンタル板１５の下面には、Ｔａ2 Ｏ5 膜１６が形成されている。この Ｔａ2 Ｏ5 膜は、厚みが１０００〜７０００オングストロームであり、また表面 が平滑に形成されている。Ｔａ2 Ｏ５膜の中心線平均粗さ（Ｒａ）は５０ｎｍ以 下である。タンタルコンデンサ６は、タンタル板１５の表面を前述の中心線平均 荒さに研磨してあるため、耐電圧性及び絶縁抵抗値がともに高くなっている。As shown in FIG. 2, the tantalum capacitor 6 is a generally rectangular plate-like member and includes a tantalum plate 15. As shown in FIG. The thickness of this tantalum plate 15 is usually 0.1 to 1 mm. A Ta 2 O 5 film 16 is formed on the lower surface of the tantalum plate 15 . This Ta 2 O 5 film has a thickness of 1000 to 7000 angstroms and has a smooth surface. The center line average roughness (Ra) of the Ta 2 O5 film is 50 nm or less. In the tantalum capacitor 6, the surface of the tantalum plate 15 is polished to the above-mentioned centerline average roughness, so that both the withstand voltage property and the insulation resistance value are high.
【００１５】 Ｔａ2 Ｏ5 膜１６の下面には、たとえばＮｉ−Ｃｒからなる内側蒸着層１７ａ と外側蒸着層１７ｂとが配置されている。内側蒸着層１７ａと外側蒸着層１７ｂ とは、図３に示すように互いに分離して形成されている。また、このタンタルコ ンデンサ６の外周には、タンタル板１５から一体に延びた外側連絡タンタル層１ ５ａが連続して形成されており、これによってタンタル板１５が外側蒸着層１７ ｂに接続されている。これにより、上部電極であるタンタル板１５が下面側の外 側蒸着層１７ｂまで１つの電極として形成されていることになる。On the lower surface of the Ta 2 O 5 film 16, an inner vapor deposition layer 17a and an outer vapor deposition layer 17b made of, for example, Ni--Cr are arranged. The inner vapor deposition layer 17a and the outer vapor deposition layer 17b are formed separately from each other as shown in FIG. Further, on the outer periphery of the tantalum capacitor 6, an outer connecting tantalum layer 15a is continuously formed which extends integrally from the tantalum plate 15, thereby connecting the tantalum plate 15 to the outer vapor deposited layer 17b. . Thereby, the tantalum plate 15, which is the upper electrode, is formed as one electrode up to the outer vapor deposited layer 17b on the lower surface side.
【００１６】 タンタルコンデンサ６は、金シリコン共晶合金からなる内側導電性接着剤７ａ 及び外側導電性接着剤７ｂにより、内側パターン５ｂ及び外側パターン５ｃに接 続されている。この場合、タンタルコンデンサ６の内側蒸着層１７ａは内側導電 性接着剤７ａを介して内側パターン５ｂに電気的に接続されており、タンタルコ ンデンサ６の外側蒸着層１７ｂは外側導電性接着剤７ｂを介して外側パターン５ ｃに電気的に接続されている。また、内側パターン５ｂと外側パターン５ｃとは 、それぞれ特定の配線パターン，メタライズ配線層を介して接続されている。[0016] The tantalum capacitor 6 has an inner conductive adhesive 7a made of a gold-silicon eutectic alloy. and the outer conductive adhesive 7b to connect the inner pattern 5b and the outer pattern 5c. It is continued. In this case, the inner vapor deposited layer 17a of the tantalum capacitor 6 is an inner conductive layer. It is electrically connected to the inner pattern 5b via the adhesive 7a, and is made of tantalum. The outer vapor deposition layer 17b of the capacitor 6 is attached to the outer pattern 5 via the outer conductive adhesive 7b. electrically connected to c. Also, what is the inner pattern 5b and the outer pattern 5c? , are connected via specific wiring patterns and metallized wiring layers.
【００１７】 タンタルコンデンサ６の上部には、半導体素子８が接着剤９を介して固定され ている。タンタルコンデンサ６は、半導体素子８に比較して僅かに平面の面積が 大きいだけで、従来例のような大きな露出スペースは設けられていない。半導体 素子８と露出パターン５ｄ，５ｅとは、それぞれボンディングワイヤ１０ａ，１ ０ｂを介して電気的に接続されている。以上の配線において、タンタルコンデン サ６は、半導体素子８に対して並列に接続されていることになり、これにより電 源ノイズを防止することができる。[0017] A semiconductor element 8 is fixed to the top of the tantalum capacitor 6 via an adhesive 9. ing. The tantalum capacitor 6 has a slightly larger planar area than the semiconductor element 8. Although it is large, it does not have a large exposure space like the conventional example. semiconductor The element 8 and the exposed patterns 5d and 5e are connected to bonding wires 10a and 1, respectively. They are electrically connected via 0b. In the above wiring, tantalum capacitor The sensor 6 is connected in parallel to the semiconductor element 8, so that the source noise can be prevented.
【００１８】 絶縁基体２の中央部上には、凹部３を密封するための蓋部材１１が配置されて いる。蓋部材１１は、樹脂等の封止材１２により絶縁基体２に固定されている。 蓋部材１１が設けられた側の絶縁基体２の上面２ａには、多数の概ね円形状のメ タライズパッド１４が形成されている。このメタライズパッド１４は、絶縁基体 ２内部のメタライズ配線層５に接続されており、このメタライズパッド１４には 外部リード端子１３がそれぞれ固定されている。これらの外部リード端子１３に より、外部電気回路の電源とグランドが接続されている。[0018] A lid member 11 for sealing the recess 3 is arranged on the center of the insulating base 2. There is. The lid member 11 is fixed to the insulating base 2 with a sealing material 12 such as resin. On the upper surface 2a of the insulating base 2 on the side where the lid member 11 is provided, there are a number of generally circular metal plates. A tarizing pad 14 is formed. This metallized pad 14 is made of an insulating base. It is connected to the metallized wiring layer 5 inside the metallized pad 14. External lead terminals 13 are each fixed. These external lead terminals 13 This connects the power supply and ground of the external electric circuit.
【００１９】 次に、上述のパッケージの製造方法を説明する。 タンタルコンデンサ６を製造する際には、まず、多数個取りするために複数個 のタンタル板が外辺でつながった原板を用意する。タンタルのインゴットを周知 の圧延加工法により圧延すると、所望の厚みのタンタル原板が得られる。次に、 得られたタンタル原板を研磨して表面を平滑にする。ここでは、タンタル原板全 体が研磨されてもよいし、タンタル原板の一方の主面のみが研磨されてもよい。 タンタル原板の研磨は、表面のＲａが５０ｎｍ以下になるように行う。[0019] Next, a method of manufacturing the above-mentioned package will be explained. When manufacturing the tantalum capacitor 6, first, in order to obtain a large number of pieces, Prepare an original plate with two tantalum plates connected at the outer edge. Popularizing tantalum ingots When rolled by the rolling method described above, a tantalum original plate with a desired thickness can be obtained. next, The obtained tantalum original plate is polished to make the surface smooth. Here, all tantalum original plates are The body may be polished, or only one principal surface of the tantalum blank may be polished. The tantalum original plate is polished so that the surface Ra is 50 nm or less.
【００２０】 次に、タンタル原板の一方の主面（この場合下面）に、Ｔａ2 Ｏ5 膜１６を形 成する。ＴＡ2 Ｏ5 膜は、タンタル原板を陽極酸化することにより形成される。 次に、内側蒸着層１７ａ及び外側蒸着層１７ｂとをＴａ2 Ｏ5 膜１６上に形成す る。内側蒸着層１７ａ及び外側蒸着装置１７ｂとは、Ｎｉ−Ｃｒを周知の蒸着法 により蒸着して形成する。内側蒸着層１７ａと外側蒸着層１７ｂとの間の部分に は、フォトマスクにより蒸着層が形成されないようにする。次に、原板の境界に タンタル板１５側から切断刃（図示せず）で切れ目を入れて、各タンタルコンデ ンサ６を切断する。このとき、タンタル板１５はビッカース硬度Ｈｖが１００〜 １１０と柔らかい物質であるため、切断刃によって押し込まれるようにタンタル 板１５の外辺部が変形し外側連絡タンタル層１５ａを形成し、タンタル板１５は 図２で示すように反対側の外側蒸着層１７ｂと連結される。Next, a Ta 2 O 5 film 16 is formed on one main surface (in this case, the bottom surface) of the tantalum original plate. The TA 2 O 5 film is formed by anodizing a tantalum original plate. Next, an inner vapor deposition layer 17a and an outer vapor deposition layer 17b are formed on the Ta 2 O 5 film 16. The inner vapor deposition layer 17a and the outer vapor deposition device 17b are formed by vapor depositing Ni-Cr using a well-known vapor deposition method. A photomask is used to prevent a vapor deposition layer from being formed in a portion between the inner vapor deposition layer 17a and the outer vapor deposition layer 17b. Next, each tantalum capacitor 6 is cut by making a cut at the boundary of the original plate from the tantalum plate 15 side with a cutting blade (not shown). At this time, since the tantalum plate 15 is a soft material with a Vickers hardness Hv of 100 to 110, the outer edge of the tantalum plate 15 deforms as it is pushed in by the cutting blade, forming an outer connecting tantalum layer 15a, and the tantalum plate 15 is connected to the outer deposited layer 17b on the opposite side as shown in FIG.
【００２１】 一方、絶縁基体２は、多数個取りするために複数枚の絶縁基体の各外辺が接続 した原板を切断して形成される。この原板は、所定形状のセラミックグリーンシ ートを複数枚重ね合わせて形成される。セラミックグリーンシート内には、スル ーホール４にメタライズ配線層５用の金属ペーストが注入されており、また必要 な所定の配線パターン５ａが形成されている。上面２ａにメタライズパッド１４ 用の金属ペーストが塗布されている。また、凹部２３の底面には内側パターン５ ｂ，外側パターン５ｃ用の金属ペーストが塗布されている。この、原板の境界に 切断刃（図示せず）で切れ目を入れて、焼成した後、各絶縁基体を切断する。[0021] On the other hand, the insulating substrate 2 has a plurality of insulating substrates whose outer edges are connected to each other in order to obtain a large number of insulating substrates. It is formed by cutting the original plate. This original plate is a ceramic green sheet with a predetermined shape. It is formed by stacking multiple sheets. There is a thread inside the ceramic green sheet. - Metal paste for metallized wiring layer 5 is injected into hole 4, and the necessary A predetermined wiring pattern 5a is formed. Metalized pad 14 on top surface 2a metal paste is applied. In addition, an inner pattern 5 is provided on the bottom of the recess 23. b, metal paste for outer pattern 5c is applied. At this boundary of the original plate After making a cut with a cutting blade (not shown) and firing, each insulating substrate is cut.
【００２２】 次に、凹部３の内側パターン５ｂ，外側パターン５ｃが形成された底面にたと えば金シリコン共晶合金はんだからなる導電性接着剤を塗布する。すると、金シ リコン共晶合金はアルミナからなる絶縁基体２から弾かれた状態となり、内側パ ターン５ｂの上には導電性接着剤７ａが、外側パターン５ｃ上には外側導電性接 着剤７ｂがそれぞれ形成される。そして、前述のタンタルコンデンサ６を凹部３ の底面に固定する。このとき、内側蒸着層１７ａは内側導電性接着剤７ａを介し て内側パターン５ｂに電気的に接続される。外側蒸着層１７ｂは外側導電性接着 剤７ｂを介して外側パターン５ｃに電気的に接続される。このようにして、タン タルコンデンサ６の両電極は、タンタルコンデンサ６と絶縁基体２の接合部分に おいて電気的に接続されていることになる。[0022] Next, on the bottom surface of the recess 3 where the inner pattern 5b and outer pattern 5c are formed, For example, a conductive adhesive made of gold-silicon eutectic alloy solder is applied. Then, the money The recon eutectic alloy is repelled from the insulating base 2 made of alumina, and the inner panel A conductive adhesive 7a is placed on the turn 5b, and an outside conductive contact is placed on the outer pattern 5c. Adhesives 7b are respectively formed. Then, the tantalum capacitor 6 mentioned above is placed in the recess 3. Fix it to the bottom of the. At this time, the inner vapor deposition layer 17a is bonded to the inner conductive adhesive 7a. and is electrically connected to the inner pattern 5b. The outer vapor deposited layer 17b is an outer conductive adhesive. It is electrically connected to the outer pattern 5c via the agent 7b. In this way, the tan Both electrodes of the tantalum capacitor 6 are connected to the junction between the tantalum capacitor 6 and the insulating base 2. This means that they are electrically connected.
【００２３】 ここでは、以下の数値で示すように、タンタルの熱膨張率はアルミナの熱膨張 率に近似している。 タンタルの熱膨張率 ６．６×１０-6 アルミナの熱膨張率 ６．５×１０-6 このため、タンタルコンデンサ６をアルミナからなる絶縁基体２に接合した場合 、熱膨張率の差により両者の間に発生する熱応力は小さくなり、熱応力によりタ ンタルコンデンサ６が絶縁基体２から剥離する可能性は少ない。[0023]Here, as shown by the following numerical values, the coefficient of thermal expansion of tantalum is close to that of alumina. Coefficient of thermal expansion of tantalum: 6.6×10 -6 Coefficient of thermal expansion of alumina: 6.5×10 -6 Therefore, when the tantalum capacitor 6 is bonded to the insulating base 2 made of alumina, the difference in thermal expansion coefficient between the two The thermal stress generated during this time is reduced, and there is little possibility that the tantalum capacitor 6 will peel off from the insulating base 2 due to the thermal stress.
【００２４】 タンタルコンデンサ６上には、半導体素子８を接着剤９を介して固定する。半 導体素子８と露出パターン５ｄ，５ｅとは、それぞれボンディングワイヤ１０ａ ，１０ｂにより電気的に接続される。このボンディングワイヤ１０ａ，１０ｂは 露出パターン５ｄ，５ｅに短い距離で接続されているので、ボンディングワイヤ が長くなり過ぎ互いにショートするというような従来例の不具合は生じない。[0024] A semiconductor element 8 is fixed onto the tantalum capacitor 6 with an adhesive 9 interposed therebetween. half The conductor element 8 and the exposed patterns 5d, 5e are each connected to a bonding wire 10a. , 10b. These bonding wires 10a, 10b are Since it is connected to the exposed patterns 5d and 5e at a short distance, the bonding wire The problem of the conventional example, such as short circuiting due to excessive length of the two wires, does not occur.
【００２５】 以上のように、タンタルコンデンサ６の両電極は、タンタルコンデンサ６と絶 縁基体２との接合部分において直接にメタライズ配線層５に接続されている。こ れにより、従来例の上部電極の露出スペースが必要なくなる。そのため、タンタ ルコンデンサ６を小型化し、装置全体を小型化できる。また、タンタルコンデン サ６の上部電極をボンディングワイヤを使用せずにメタライズ配線層５に接続で きるので、配線部のインダクタンスを小さくできる。この結果、タンタルコンデ ンサ６はより効率よく電源ノイズを減らし得る。[0025] As described above, both electrodes of the tantalum capacitor 6 are isolated from the tantalum capacitor 6. It is directly connected to the metallized wiring layer 5 at the joint portion with the edge substrate 2. child This eliminates the need for the exposed space of the upper electrode in the conventional example. Therefore, Tanta The capacitor 6 can be downsized, and the entire device can be downsized. Also, tantalum condensate The upper electrode of sensor 6 can be connected to metallized wiring layer 5 without using bonding wire. Therefore, the inductance of the wiring section can be reduced. As a result, tantalum condensate The sensor 6 can reduce power supply noise more efficiently.
【００２６】 〔他の実施例〕 （ａ） タンタルコンデンサ６の下面の外周部全体に形成された外側蒸着層１７ ｂに代えて、図４に示すように両側に分離した外側蒸着層１８ｂを形成してもよ い。[0026] [Other Examples] (a) Outer vapor deposition layer 17 formed on the entire outer periphery of the lower surface of the tantalum capacitor 6 In place of b, separate outer deposited layers 18b may be formed on both sides as shown in FIG. stomach.
【００２７】 （ｂ） 外部リード端子１３は、前記実施例においては、絶縁基体２の蓋部材１ １が配置された側の上面２ａに固定されているが、図５で示すように下面２ｂに 固定されてもよい。[0027] (b) In the above embodiment, the external lead terminal 13 is connected to the cover member 1 of the insulating base 2. 1 is fixed to the upper surface 2a on the side where the It may be fixed.
【００２８】 （ｃ） 外側パターン５ｃは、前記実施例においては、スルーホール４を介して 配線パターン５ａに接続されているが、図６に示すように直接配線パターン５ａ に接続してもよい。これにより、スルーホールを少なくできる。[0028] (c) In the above embodiment, the outer pattern 5c is formed through the through hole 4. Although it is connected to the wiring pattern 5a, as shown in FIG. may be connected to. This allows the number of through holes to be reduced.
【００２９】 （ｄ） 前記実施例においては、本考案を外部リード端子が絶縁基板の一主面に 格子状に配置されたＰＧＡ型半導体素子収納用パッケージに用いたが、他の半導 体素子収納用パッケージ、たとえば、外部リード端子が絶縁基体の側面に配置さ れた半導体素子収納用パッケージまたは外部リード端子が用いられない半導体素 子収納用パッケージにも採用できる。[0029] (d) In the above embodiments, the present invention is implemented in such a way that the external lead terminal is on one main surface of the insulating substrate. It was used in a package for storing PGA type semiconductor elements arranged in a grid pattern, but it can also be used for other semiconductors. For example, external lead terminals are placed on the side of the insulating base. Packages for storing semiconductor elements that have been removed or semiconductor elements that do not use external lead terminals It can also be used as a child storage package.
【００３０】[0030]
本考案に係る半導体素子収納用パッケージでは、容量素子の両電極は、絶縁基 体と容量素子との接合部において配線層と電気的に接続されている。そのため、 容量素子の上部電極にボンディングワイヤ接続用の露出スペースを設ける必要が なくなり、小型化できる。また、上部電極をボンディングワイヤによって半導体 素子及び配線層に接続する必要がなくなるので作業性が良くなる。 In the package for storing semiconductor elements according to the present invention, both electrodes of the capacitive element are The capacitive element is electrically connected to the wiring layer at the junction between the body and the capacitive element. Therefore, It is necessary to provide exposed space for bonding wire connection on the upper electrode of the capacitive element. It can be made smaller. In addition, the upper electrode can be connected to a semiconductor using a bonding wire. Since there is no need to connect to elements and wiring layers, work efficiency is improved.
【００３１】 また、前記容量素子にタンタルコンデンサを用いると、絶縁基体の熱膨張率に 近い熱膨張率を有するタンタルコンデンサが絶縁基体に接合される。したがって 、前記効果に加え、容量素子が絶縁基体から剥離しにくくなる。[0031] In addition, when a tantalum capacitor is used as the capacitive element, the thermal expansion coefficient of the insulating substrate Tantalum capacitors with similar coefficients of thermal expansion are bonded to the insulating substrate. therefore In addition to the above effects, the capacitive element is less likely to peel off from the insulating substrate.
【図１】本考案の一実施例を採用した半導体素子収納用
パッケージの縦断面図。FIG. 1 is a longitudinal cross-sectional view of a semiconductor device storage package employing an embodiment of the present invention.
【図２】タンタルコンデンサの縦断面図。FIG. 2 is a vertical cross-sectional view of a tantalum capacitor.
【図３】その底面図。[Fig. 3] Its bottom view.
【図４】別の実施例における図３に相当する図。FIG. 4 is a diagram corresponding to FIG. 3 in another embodiment.
【図５】さらに別の実施例における図１に相当する図。FIG. 5 is a diagram corresponding to FIG. 1 in yet another embodiment.
【図６】さらに別の実施例における図１に相当する図。FIG. 6 is a diagram corresponding to FIG. 1 in yet another embodiment.
【図７】従来例における図１に相当する図。FIG. 7 is a diagram corresponding to FIG. 1 in the conventional example.
１ 半導体素子収納用パッケージ ２ 絶縁基体 ５ メタライズ配線層 ５ａ 配線パターン ５ｂ 内側パターン ５ｃ 外側パターン ５ｄ，５ｅ 露出パターン ６ タンタルコンデンサ １５ タンタル板 １５ａ 外側連絡タンタル層 １６ Ｔａ2 Ｏ5 膜 １７ａ 内側蒸着層 １７ｂ 外側蒸着層 １８ｂ 外側蒸着層1 Semiconductor element storage package 2 Insulating substrate 5 Metallized wiring layer 5a Wiring pattern 5b Inner pattern 5c Outer patterns 5d, 5e Exposed pattern 6 Tantalum capacitor 15 Tantalum plate 15a Outer connecting tantalum layer 16 Ta 2 O 5 film 17a Inner vapor deposition layer 17b Outside Vapor deposition layer 18b outer vapor deposition layer
Claims (2)
れた絶縁基体と、前記絶縁基体上に固定されかつ前記配
線層に両電極が電気的に接続された、半導体素子を載せ
て固定するための容量素子とを備えた半導体素子収納用
パッケージにおいて、前記容量素子の両電極は少なくと
も一部が前記絶縁基体側に配置されており、前記配線層
と前記電極とは前記絶縁基体と前記容量素子の接合部に
おいて電気的に接続されていることを特徴とする半導体
素子収納用パッケージ。1. An insulating base on which a wiring layer with at least an exposed end is formed; and a semiconductor element fixed on the insulating base and having both electrodes electrically connected to the wiring layer. In the package for storing a semiconductor element, both electrodes of the capacitive element are at least partially disposed on the insulating base side, and the wiring layer and the electrode are arranged on the insulating base and the capacitor side. A package for storing semiconductor elements, characterized in that the elements are electrically connected at the joints thereof.
る、請求項１に記載の半導体素子収納用パッケージ。2. The package for housing a semiconductor element according to claim 1, wherein the capacitive element is a tantalum capacitor.
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|---|---|---|---|
| JP1991049635U JP2576010Y2 (en) | 1991-05-31 | 1991-05-31 | Package for storing semiconductor elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP1991049635U JP2576010Y2 (en) | 1991-05-31 | 1991-05-31 | Package for storing semiconductor elements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133448U true JPH04133448U (en) | 1992-12-11 |
| JP2576010Y2 JP2576010Y2 (en) | 1998-07-09 |
Family
ID=31927532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135544A (en) * | 1984-07-27 | 1986-02-20 | Fujitsu Ltd | Semiconductor device |
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- 1991-05-31 JP JP1991049635U patent/JP2576010Y2/en not_active Expired - Fee Related
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