JPH04132254A - Ｃｍｏｓ増幅回路及びそれを用いたｃｃｄ遅延線 - Google Patents
Ｃｍｏｓ増幅回路及びそれを用いたｃｃｄ遅延線Info
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- JPH04132254A JPH04132254A JP2251851A JP25185190A JPH04132254A JP H04132254 A JPH04132254 A JP H04132254A JP 2251851 A JP2251851 A JP 2251851A JP 25185190 A JP25185190 A JP 25185190A JP H04132254 A JPH04132254 A JP H04132254A
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- PHEDXBVPIONUQT-RGYGYFBISA-N phorbol 13-acetate 12-myristate Chemical compound C([C@]1(O)C(=O)C(C)=C[C@H]1[C@@]1(O)[C@H](C)[C@H]2OC(=O)CCCCCCCCCCCCC)C(CO)=C[C@H]1[C@H]1[C@]2(OC(C)=O)C1(C)C PHEDXBVPIONUQT-RGYGYFBISA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＳ半導体プロセスによって形成するＣ
ＭＯＳ増幅回路と、該ＣＭ ＯＳ増幅回路をＣＣＤ遅延
線の出力回路に適用した遅延線に関する。
ＭＯＳ増幅回路と、該ＣＭ ＯＳ増幅回路をＣＣＤ遅延
線の出力回路に適用した遅延線に関する。
〔従来の技術〕
近年、ＣＭＯＳ半導体プロセスで形成される集積回路装
置（所謂、ＩＣやＬＳ Ｉ）か、動作電圧範囲か広いと
か消費電力か少ない等の特徴を有することから広く普及
し、内部の信号増幅回路や出力段の電力増幅回路等にも
ＣＭＯＳ半導体プロセスで形成されるＣＭＯＳ増幅回路
か適用されている。
置（所謂、ＩＣやＬＳ Ｉ）か、動作電圧範囲か広いと
か消費電力か少ない等の特徴を有することから広く普及
し、内部の信号増幅回路や出力段の電力増幅回路等にも
ＣＭＯＳ半導体プロセスで形成されるＣＭＯＳ増幅回路
か適用されている。
従来、第７図中の符号Ａ ＩＶ［Ｐで示すようなＣＭＯ
８増幅回路か知られている。これは、能動負荷型ソース
接地反転増幅回路であり、高電源電圧ＶＣＣと低電源電
圧Ｖ ＋：ｔ （Ｖ ｃｃ ＞ Ｖ ＫＥ）の間に、ゲ
ート電極とソース接点を接続することにより能動負荷と
なるＰチャンネル型のＭＯＳ）ランジスタＱ１ と、Ｎ
チャンネル型のＭＯＳ、ｈランジスタＱ２か接続し、Ｍ
ＯＳトランジスタＱ２のゲート電極に入力する信号ｖ６
を反転増幅して、トランジスタＱ１とＱ２の共通接続接
点に出力信号■。
８増幅回路か知られている。これは、能動負荷型ソース
接地反転増幅回路であり、高電源電圧ＶＣＣと低電源電
圧Ｖ ＋：ｔ （Ｖ ｃｃ ＞ Ｖ ＫＥ）の間に、ゲ
ート電極とソース接点を接続することにより能動負荷と
なるＰチャンネル型のＭＯＳ）ランジスタＱ１ と、Ｎ
チャンネル型のＭＯＳ、ｈランジスタＱ２か接続し、Ｍ
ＯＳトランジスタＱ２のゲート電極に入力する信号ｖ６
を反転増幅して、トランジスタＱ１とＱ２の共通接続接
点に出力信号■。
を発生する。
ここで、ＭＯＳトランジスタＱ１の相互コンダクタンス
をｇ、い ドレイン・ソース間の抵抗をｒｄ、Ｌ、ＭＯ
ＳトランジスタＱ２の相互コンダクタンスをｇｌ、ドレ
イン・ソース間の抵抗をｒ ｄｇＤ とすると、出力イ
ンピーダンスＺ。は、次式（１）となる。
をｇ、い ドレイン・ソース間の抵抗をｒｄ、Ｌ、ＭＯ
ＳトランジスタＱ２の相互コンダクタンスをｇｌ、ドレ
イン・ソース間の抵抗をｒ ｄｇＤ とすると、出力イ
ンピーダンスＺ。は、次式（１）となる。
ｒ ｄｉＬ ｘｒ ｄｇ。
又、電圧増幅率Ａ、は、次式（２）の関係となる。
更に、この種の増幅回路は、抵抗ｒ、８．とｒ ａ、。
の並列抵抗値か、
ｒｄ＋Ｌ Ｘｒｄｇｏ １
の関係にあるので、上記式（２）の電圧増幅率Ａ１は、
ｌＩＬ
となる。
このようなＣＭＯＳ増幅回路は、能動負荷型でない固定
抵抗を使用したソース接地反転増幅回路に比へてインピ
ーダンスを低くすることかでき、且つ小型化か可能とな
るという特徴を有している。
抵抗を使用したソース接地反転増幅回路に比へてインピ
ーダンスを低くすることかでき、且つ小型化か可能とな
るという特徴を有している。
又、−船釣に、ＭＯＳ）ランジスタＱ２のゲート電極に
人力する信号Ｖ０は、図示するような差動増幅器から供
給される。即ち、差動増幅器は、差動対を構成するＮチ
ャンネル型のＭＯＳ）ランジスタＱ、、Ｑ、と、定電流
回路■。及び能動負荷を構成するＰチャンネル型のＭＯ
ＳトランジスタＱ５．Ｑ、から成り、ＭＯＳトランジス
タＱ。
人力する信号Ｖ０は、図示するような差動増幅器から供
給される。即ち、差動増幅器は、差動対を構成するＮチ
ャンネル型のＭＯＳ）ランジスタＱ、、Ｑ、と、定電流
回路■。及び能動負荷を構成するＰチャンネル型のＭＯ
ＳトランジスタＱ５．Ｑ、から成り、ＭＯＳトランジス
タＱ。
のゲート電極に、各種の回路（図示せず）からの信号ｖ
１か供給される。
１か供給される。
又、図示するように、差動増幅回路の非反転入力側のＭ
ＯＳ）ランジスタＱ４のゲート電極に出力信号Ｖ０を帰
還することにより、リニアリティーの向上したボルテー
ジフォロワ・バッファアンプとして多用されている。
ＯＳ）ランジスタＱ４のゲート電極に出力信号Ｖ０を帰
還することにより、リニアリティーの向上したボルテー
ジフォロワ・バッファアンプとして多用されている。
しかしながら、このような従来のＣＭＯＳ増幅回路にあ
っては、第８図に示すように、高電源電圧Ｖ。０側に接
続されるＭＯＳトランジスタＱ１のスレッショルド電圧
ｖｔｈの影響で、ＶＣＣ側の出力ＤＣダインミックレン
ジか圧迫されてしまう。
っては、第８図に示すように、高電源電圧Ｖ。０側に接
続されるＭＯＳトランジスタＱ１のスレッショルド電圧
ｖｔｈの影響で、ＶＣＣ側の出力ＤＣダインミックレン
ジか圧迫されてしまう。
又、このようなＣＭＯＳ増幅回路に複数の回路を従属接
続させる所謂バッファアンプとして使用する場合は、出
力インピーダンスＺ０の低いことか望まれるか、ＭＯＳ
）ランジスタＱ２の入力信号ｖ６の電圧降下に従って出
力信号Ｖ。の電圧か上昇すると、ＭＯＳトランジスタＱ
１のゲート・ソース間のバイアス電圧ＶＧＳか低くなる
と共に、相互コンダクタンスｇａＬか小さくなる。この
結果、上記式（２）及び（４）から明らかなように、相
互コンダクタンスｇ、Ｌか小さくなるのに伴って出力イ
ンピーダンスＺ０か増大してしまい、又、この出力イン
ピーダンスＺ０の上昇によって高域遮断周波数ｆ、か低
くなるので、発振を招来し易くなり、回路の不安定化か
問題となる。
続させる所謂バッファアンプとして使用する場合は、出
力インピーダンスＺ０の低いことか望まれるか、ＭＯＳ
）ランジスタＱ２の入力信号ｖ６の電圧降下に従って出
力信号Ｖ。の電圧か上昇すると、ＭＯＳトランジスタＱ
１のゲート・ソース間のバイアス電圧ＶＧＳか低くなる
と共に、相互コンダクタンスｇａＬか小さくなる。この
結果、上記式（２）及び（４）から明らかなように、相
互コンダクタンスｇ、Ｌか小さくなるのに伴って出力イ
ンピーダンスＺ０か増大してしまい、又、この出力イン
ピーダンスＺ０の上昇によって高域遮断周波数ｆ、か低
くなるので、発振を招来し易くなり、回路の不安定化か
問題となる。
又、ＭＯＳ）ランジスタＱ１のゲート・ドレイン間の容
量かＭＯＳトランジスタＱ２の容量負荷となるので、高
域遮断周波数ｆ、がこの容量によって下げられ、周波数
帯域を上げることの妨げとなる問題かあった。
量かＭＯＳトランジスタＱ２の容量負荷となるので、高
域遮断周波数ｆ、がこの容量によって下げられ、周波数
帯域を上げることの妨げとなる問題かあった。
本発明はこのような従来の問題点に鑑みて成されたもの
であり、従来の能動負荷型ソース接地反転増幅回路より
、ダイナミックレンジ、周波数帯域等の点て優れた能動
負荷型ソース接地反転増幅回路を提供することを目的と
する。
であり、従来の能動負荷型ソース接地反転増幅回路より
、ダイナミックレンジ、周波数帯域等の点て優れた能動
負荷型ソース接地反転増幅回路を提供することを目的と
する。
又、電荷転送デバイス（ＣＣＤ）をビデオ信号の遅延線
として適用する場合に、広周波数帯域且つ低出力インピ
ーダンスの出力回路が要求されることから、本発明を適
用することにより優れた特性を存するＣＣＤ遅延線を提
供することを目的とする。
として適用する場合に、広周波数帯域且つ低出力インピ
ーダンスの出力回路が要求されることから、本発明を適
用することにより優れた特性を存するＣＣＤ遅延線を提
供することを目的とする。
このような目的を達成するために本発明は、駆動用ＭＯ
Ｓトランジスタに能動負荷用ＭＯＳトランジスタを接続
した能動負荷型ソース接地反転増幅回路から成るＣＣＤ
増幅回路において、該能動負荷用ＭＯＳトランジスタの
ドレイン・ソース間電圧にほぼ反比例すると共に所定電
圧たけレベルシフトした低出力インピーダンスの制御信
号で該能動負荷用ＭＯＳトランジスタのゲート電極の電
圧を制御させる制御回路を備えることとした。
Ｓトランジスタに能動負荷用ＭＯＳトランジスタを接続
した能動負荷型ソース接地反転増幅回路から成るＣＣＤ
増幅回路において、該能動負荷用ＭＯＳトランジスタの
ドレイン・ソース間電圧にほぼ反比例すると共に所定電
圧たけレベルシフトした低出力インピーダンスの制御信
号で該能動負荷用ＭＯＳトランジスタのゲート電極の電
圧を制御させる制御回路を備えることとした。
一実施態様として、上記駆動用ＭＯＳトランジスタのド
レイン・ソースｒｒ！１電圧かゲート電極に印加され、
且つソース接点に定電流源か接続されるドレイン接地型
のバッファ回路の出力て能動負荷用ＭＯＳトランジスタ
のゲート電極を駆動することとした。
レイン・ソースｒｒ！１電圧かゲート電極に印加され、
且つソース接点に定電流源か接続されるドレイン接地型
のバッファ回路の出力て能動負荷用ＭＯＳトランジスタ
のゲート電極を駆動することとした。
又、ＣＣＤ遅延線は、電荷結合型デバイスの終端に、予
め決められた固定のゲート電圧に設定されたゲート部を
介して、所定不純物から成るフローティング・ディフュ
ージョンを形成すると共に、該フローティング・ディフ
ュージョンの注入電荷を検出するスイッチト・キャパシ
タ積分器を設け、上記電荷結合型デバイスより該フロー
ティング・ディフュージョンへ転送されて来る信号電荷
を該スイッチト・キャパシタ積分器で検出するＣＣＤ遅
延線において、該スイッチト・キャパシタ積分器は出力
段に上記のＣＣＤ増幅回路を適用した差動増幅器で構成
した。
め決められた固定のゲート電圧に設定されたゲート部を
介して、所定不純物から成るフローティング・ディフュ
ージョンを形成すると共に、該フローティング・ディフ
ュージョンの注入電荷を検出するスイッチト・キャパシ
タ積分器を設け、上記電荷結合型デバイスより該フロー
ティング・ディフュージョンへ転送されて来る信号電荷
を該スイッチト・キャパシタ積分器で検出するＣＣＤ遅
延線において、該スイッチト・キャパシタ積分器は出力
段に上記のＣＣＤ増幅回路を適用した差動増幅器で構成
した。
このような構成を存する本発明のＣＣＤ増幅回路によれ
ば、出力信号の電圧振幅か大きくなっても能動負荷用Ｍ
ＯＳトランジスタのゲート・ソース間に常に順バイアス
の電圧かかかるので、能動負荷用ＭＯＳトランジスタの
相互コンダクタンスか小さくならず、更に、ピンチオフ
電圧も小さくならない。更に、能動負荷用ＭＯＳトラン
ジスタのゲート容量は制御回路からの低出力インピーダ
スのソースフォロワ回路によって充電されるので、駆動
用ＭＯＳトランジスタの容量負荷とはならない。
ば、出力信号の電圧振幅か大きくなっても能動負荷用Ｍ
ＯＳトランジスタのゲート・ソース間に常に順バイアス
の電圧かかかるので、能動負荷用ＭＯＳトランジスタの
相互コンダクタンスか小さくならず、更に、ピンチオフ
電圧も小さくならない。更に、能動負荷用ＭＯＳトラン
ジスタのゲート容量は制御回路からの低出力インピーダ
スのソースフォロワ回路によって充電されるので、駆動
用ＭＯＳトランジスタの容量負荷とはならない。
このような結果、ピンチオフ電圧の影響で出力信号の振
幅波形か漬れることかなくなってダイナミックレンジか
拡大すると共に、上記式（１）及び（４）から明らかな
ように、出力インピーダンスか上昇せず、更に、高域遮
断周波数を高くすることかできて広周波数帯域のＣＣＤ
増幅回路を実現することかできる。
幅波形か漬れることかなくなってダイナミックレンジか
拡大すると共に、上記式（１）及び（４）から明らかな
ように、出力インピーダンスか上昇せず、更に、高域遮
断周波数を高くすることかできて広周波数帯域のＣＣＤ
増幅回路を実現することかできる。
又、かかるＣＣＤ増幅回路をＣＣＤ遅延線の出力回路に
適用することにより、広周波数帯域のビデオ信号を処理
するＣＣＤ遅延線を実現することか可能となる。
適用することにより、広周波数帯域のビデオ信号を処理
するＣＣＤ遅延線を実現することか可能となる。
本発明のＣＣＤ増幅回路の一実施例を図面と共に説明す
る。まず、第１図に基づいて構成を説明する。
る。まず、第１図に基づいて構成を説明する。
第１図において、点線範囲内に示す回路ＡＭＰかＣＣＤ
増幅回路の要部である。ＱフはＮチャンネル型のＭＯＳ
）ランジスタてあり、ソース接点かアース電位等の低電
源電圧端子Ｖ！Ｅに接続し、ゲート接点に被増幅信号Ｖ
。か印加される。Ｑ。
増幅回路の要部である。ＱフはＮチャンネル型のＭＯＳ
）ランジスタてあり、ソース接点かアース電位等の低電
源電圧端子Ｖ！Ｅに接続し、ゲート接点に被増幅信号Ｖ
。か印加される。Ｑ。
はＰチャンネル型のＭＯＳ）ランジスタてあり、トルイ
ン接点が５ボルト等の高電源電圧端子Ｖ ｃ ｃに接続
し、ソース接点かＭＯＳ）ランジスタＱ７のドレイン接
点と接続すると共に、その共通接続接点Ｐに出力信号ｖ
０か発生する。
ン接点が５ボルト等の高電源電圧端子Ｖ ｃ ｃに接続
し、ソース接点かＭＯＳ）ランジスタＱ７のドレイン接
点と接続すると共に、その共通接続接点Ｐに出力信号ｖ
０か発生する。
Ｑ、はＮチャンネル型のＭＯＳトランジスタであり、ゲ
ート電極が接点Ｐに接続すると共に、トレイン接点か電
源電圧端子ｙ ｃｃに接続し、更に、ソース接点かＭＯ
ＳトランジスタＱ８のゲート電極及び定電流回路■１を
介して電源電圧端子ｖ、６に接続する。
ート電極が接点Ｐに接続すると共に、トレイン接点か電
源電圧端子ｙ ｃｃに接続し、更に、ソース接点かＭＯ
ＳトランジスタＱ８のゲート電極及び定電流回路■１を
介して電源電圧端子ｖ、６に接続する。
このような構成のＣＣＤ増幅回路ＡＭＰは、例えば、Ｃ
ＭＯＳトランジスタＱ１゜〜Ｑ １３及び定電流回路Ｉ
２から構成される差動増幅器と組み合わせることにより
、電力増幅用バッファアンプ等に適用される。差動増幅
器は、差動対を形成するＮチャンネル型のＭＯＳトラン
ジスタＱ ｌ＋１ 、 Ｑ ｌ ｌとそれらの共通のソ
ース接点と電源端子ＶＥＥ間に接続される定電流回路■
２と、差動対の能動負荷となるＰチャンネル型のＭＯＳ
）−ランジスタＱ１□Ｑ Ｉｆｆから成り、ＭＯＳトラ
ンジスタＱ ＋＋のゲート電極か接点Ｐに接続し、ＭＯ
Ｓ）ランジスタＱ ｔ。
ＭＯＳトランジスタＱ１゜〜Ｑ １３及び定電流回路Ｉ
２から構成される差動増幅器と組み合わせることにより
、電力増幅用バッファアンプ等に適用される。差動増幅
器は、差動対を形成するＮチャンネル型のＭＯＳトラン
ジスタＱ ｌ＋１ 、 Ｑ ｌ ｌとそれらの共通のソ
ース接点と電源端子ＶＥＥ間に接続される定電流回路■
２と、差動対の能動負荷となるＰチャンネル型のＭＯＳ
）−ランジスタＱ１□Ｑ Ｉｆｆから成り、ＭＯＳトラ
ンジスタＱ ＋＋のゲート電極か接点Ｐに接続し、ＭＯ
Ｓ）ランジスタＱ ｔ。
のドレイン接点かＭＯＳ）ランジスタＱ７のゲート電極
に接続すると共に、そのゲート電極に他の回路からの信
号Ｖ１を入力する。
に接続すると共に、そのゲート電極に他の回路からの信
号Ｖ１を入力する。
次に、かがる構成のＣＣＤ増幅回路ＡＭＰの作動を説明
する。ＭＯＳ）ランジスタＱ、と定電流回路１１は、接
点Ｐに発生する出力信号Ｖ０を電力増幅しその出力信号
ＶｘをＭＯＳ）ランジスタＱ８のゲート電極に供給する
ドレイン接地量のレベルシフト回路を構成している。又
、ＭＯＳ）ランシタＱ、は、従来例に示したようなゲー
ト電極とソース接点の接続かなされておらず、ゲート・
ソース間のバイアス電圧か信号Ｖ工によって制御される
。
する。ＭＯＳ）ランジスタＱ、と定電流回路１１は、接
点Ｐに発生する出力信号Ｖ０を電力増幅しその出力信号
ＶｘをＭＯＳ）ランジスタＱ８のゲート電極に供給する
ドレイン接地量のレベルシフト回路を構成している。又
、ＭＯＳ）ランシタＱ、は、従来例に示したようなゲー
ト電極とソース接点の接続かなされておらず、ゲート・
ソース間のバイアス電圧か信号Ｖ工によって制御される
。
まず、人力信号Ｖ６の振幅か電圧Ｖｃｃ側へ振れる場合
、出力信号Ｖ。は、第２図中の期間τ１に示すように、
反転増幅された波形となると共に、信号Ｖｘも反転増幅
された波形となり、ＭＯＳトランジスタＱ、はゲート電
極電圧か降下して、順バイアスに維持される。
、出力信号Ｖ。は、第２図中の期間τ１に示すように、
反転増幅された波形となると共に、信号Ｖｘも反転増幅
された波形となり、ＭＯＳトランジスタＱ、はゲート電
極電圧か降下して、順バイアスに維持される。
一方、入力信号Ｖ。の振幅か電圧Ｖ。側へ振れる場合、
出力信号ｖ０は、第２図中の期間で２に示すように、反
転増幅された波形となると共に、信号Ｖｘも反転増幅さ
れた波形となり、ＭＯＳトランジスタＱ８のゲート電極
電圧は上昇する。しかし、ＭＯＳトランジスタＱ、のゲ
ート・ソース間電圧Ｖ。８分たけ信号Ｖ工はレベルシフ
トしているので、そのレベルシフト電圧Ｖ。８分だけ出
力信号ｖ０の電圧よりもＭＯＳトランジスタＱ、のゲー
ト電極電圧は常に低くなり、ＭＯＳ）ランジスタＱ８は
常に順バイアスとなりビンチオフレない。
出力信号ｖ０は、第２図中の期間で２に示すように、反
転増幅された波形となると共に、信号Ｖｘも反転増幅さ
れた波形となり、ＭＯＳトランジスタＱ８のゲート電極
電圧は上昇する。しかし、ＭＯＳトランジスタＱ、のゲ
ート・ソース間電圧Ｖ。８分たけ信号Ｖ工はレベルシフ
トしているので、そのレベルシフト電圧Ｖ。８分だけ出
力信号ｖ０の電圧よりもＭＯＳトランジスタＱ、のゲー
ト電極電圧は常に低くなり、ＭＯＳ）ランジスタＱ８は
常に順バイアスとなりビンチオフレない。
この結果、第２図中の期間τ２の出力波形に示すように
、波形か潰れることかなく、ダイナミックレンジか拡大
する。又、常に順バイアス状態に維持されることからＮ
丁ＯＳトランジスタＱ８の相互コンダクタンスｇ、、Ｌ
か小さくならないので、前記式（１）、 （２） 、
（４）から明らかなように、出力インピーダンスＺ。を
低く維持することかできると共に、増幅率ＡＶを向上さ
せることかできる。
、波形か潰れることかなく、ダイナミックレンジか拡大
する。又、常に順バイアス状態に維持されることからＮ
丁ＯＳトランジスタＱ８の相互コンダクタンスｇ、、Ｌ
か小さくならないので、前記式（１）、 （２） 、
（４）から明らかなように、出力インピーダンスＺ。を
低く維持することかできると共に、増幅率ＡＶを向上さ
せることかできる。
又、能動負荷となるＭＯＳ）ランジスタＱ８のゲート電
極容量ＣＤＧとＣ３Ｇは、低インピーダンスの信号Ｖｘ
によって充電されるので、駆動用ＭＯＳトランジスタＱ
７の容量負荷か軽減され、高域遮断周波数ｆ、が上がる
。この結果、発振等のない安定化した広周波数帯域の増
幅回路を実現することかできる。
極容量ＣＤＧとＣ３Ｇは、低インピーダンスの信号Ｖｘ
によって充電されるので、駆動用ＭＯＳトランジスタＱ
７の容量負荷か軽減され、高域遮断周波数ｆ、が上がる
。この結果、発振等のない安定化した広周波数帯域の増
幅回路を実現することかできる。
尚、このＣＣＤ増幅回路の周波数対利得特性は第３図中
の特性曲線Ａ ｙ １のような広周波数帯域特性（高域
遮断周波数をｆ２て示す）を有し、差動増幅器の周波数
対利得特性は同図中の特性曲線Ａｖ２のような周波数帯
域特性（高域遮断周波数をｆｌて示す）を有することと
なる。そして、リニアリティーを向上させるために出力
信号Ｖ。を差動増幅器へ負帰還をかける場合には、駆動
用ＭＯ３）ランシスタＱ７のケート・ソース間の容量Ｃ
６を適宜に調節して遮断周波数ｆ１を遮断周波数ｆ２か
ら遠ざけることて、位相補償を行うことかできる。
の特性曲線Ａ ｙ １のような広周波数帯域特性（高域
遮断周波数をｆ２て示す）を有し、差動増幅器の周波数
対利得特性は同図中の特性曲線Ａｖ２のような周波数帯
域特性（高域遮断周波数をｆｌて示す）を有することと
なる。そして、リニアリティーを向上させるために出力
信号Ｖ。を差動増幅器へ負帰還をかける場合には、駆動
用ＭＯ３）ランシスタＱ７のケート・ソース間の容量Ｃ
６を適宜に調節して遮断周波数ｆ１を遮断周波数ｆ２か
ら遠ざけることて、位相補償を行うことかできる。
次に、電荷転送デバイスを用いたＣＣＤ遅延線の一実施
例を説明する。尚、この実施例は、本願発明者か特願平
２−１０３１００号に示したＣＣＤ遅延線の改良に関す
る。
例を説明する。尚、この実施例は、本願発明者か特願平
２−１０３１００号に示したＣＣＤ遅延線の改良に関す
る。
まず構造を第４図と共に説明する。第４図において、Ｐ
形半導体基板１の表面部分にＮ−形石鈍物のイオン注入
層２か形成され、更に、ゲート酸化膜を介して電荷転送
用のゲート電極が積層されることて遅延線の本体部分と
なる埋込チャネルＣＣＤ （ＢＣＣＤ）か形成されてい
る。尚、第４図には、ＢＣＣＤの出力部分の一部分とし
て、ゲート電極３． ４． ５． ６． ７． ８を示
し、信号電荷を転送するための駆動信号φ１．φ２．φ
２、か印加されるようになっている。ここで、駆動信号
φ１．φ２は２相駆動力式による転送りロック信号であ
り、信号φ２Ａは信号φ２に同期して正及び負の値をと
るクロック信号である。
形半導体基板１の表面部分にＮ−形石鈍物のイオン注入
層２か形成され、更に、ゲート酸化膜を介して電荷転送
用のゲート電極が積層されることて遅延線の本体部分と
なる埋込チャネルＣＣＤ （ＢＣＣＤ）か形成されてい
る。尚、第４図には、ＢＣＣＤの出力部分の一部分とし
て、ゲート電極３． ４． ５． ６． ７． ８を示
し、信号電荷を転送するための駆動信号φ１．φ２．φ
２、か印加されるようになっている。ここで、駆動信号
φ１．φ２は２相駆動力式による転送りロック信号であ
り、信号φ２Ａは信号φ２に同期して正及び負の値をと
るクロック信号である。
更に、ゲート電極８に続いて、一定の直流電圧ＯＧか印
加されるゲート電極９が積層されると共に、ケート電極
９に続いてＰ形半導体基板ｌの表面部分にはＮ゛形不純
物層１ｏが埋設され、この不純物層ＩＯに後述の出力回
路が接続している。
加されるゲート電極９が積層されると共に、ケート電極
９に続いてＰ形半導体基板ｌの表面部分にはＮ゛形不純
物層１ｏが埋設され、この不純物層ＩＯに後述の出力回
路が接続している。
尚、この実施例では、電圧ＯＧを零ポルトに設定してい
る。
る。
次に出力回路を説明する。１１．１２は差動増幅器であ
り、差動増幅器１１の反転入力接点にＮ″″形不純物層
１０か接続し、非反転入力接点に所定のバイアス電圧ｖ
８ （３ボルト）が印加され、反転入力接点と出力接点
の間に互いに並列な容量素子１３及びアナログスイッチ
１４が接続することによってスイッチト・キャパシタ積
分器を構成している。
り、差動増幅器１１の反転入力接点にＮ″″形不純物層
１０か接続し、非反転入力接点に所定のバイアス電圧ｖ
８ （３ボルト）が印加され、反転入力接点と出力接点
の間に互いに並列な容量素子１３及びアナログスイッチ
１４が接続することによってスイッチト・キャパシタ積
分器を構成している。
差動増幅器１２は非反転入力接点と出力接点が接続し、
且つ出力接点か出力端子１５に接続することでバッファ
・アンプを構成している。
且つ出力接点か出力端子１５に接続することでバッファ
・アンプを構成している。
差動増幅器１１の出力接点と差動増幅器１２の非反転入
力接点かアナログスイッチ１６を介して接続すると共に
、差動増幅器１２の非反転入力接点とアース接点間に容
量素子１７か接続され、アナログスイッチ１６と容量素
子１７によってサンプル・ホールド回路を構成している
。
力接点かアナログスイッチ１６を介して接続すると共に
、差動増幅器１２の非反転入力接点とアース接点間に容
量素子１７か接続され、アナログスイッチ１６と容量素
子１７によってサンプル・ホールド回路を構成している
。
この出力回路は、第５図に詳細に示す回路構成を有して
いる。第５図において、スイッチト・キャパシタ積分器
を構成するための差動増幅器１１は、ＭＯＳトランシタ
Ｑ １４〜Ｑ ２２から成り、アナログスイッチ１６は
ＭＯＳトランジスタＱ２３Ｑ ２４及びインバータ回路
１８から成り、バッファ・アンプ１２はＭＯＳ）ランシ
タＱ ２５〜Ｑ ’Ｊ３から成る。
いる。第５図において、スイッチト・キャパシタ積分器
を構成するための差動増幅器１１は、ＭＯＳトランシタ
Ｑ １４〜Ｑ ２２から成り、アナログスイッチ１６は
ＭＯＳトランジスタＱ２３Ｑ ２４及びインバータ回路
１８から成り、バッファ・アンプ１２はＭＯＳ）ランシ
タＱ ２５〜Ｑ ’Ｊ３から成る。
即ち、差動増幅器１１は、Ｎチャンネル型のＭＯＳトラ
ンジスタＱＩ４．ＱＩＳにより形成される差動対に、固
定バイアス電圧Ｖ ＩＩ ＋ 、４ Ｓの制御によって
定・電流回路となるＮチャンネル型のＭＯＳ）ランジス
タＱ Ｉｇと、能動負荷となるＰチャンネル型（７）Ｍ
ＯＳ トラン’）ス９ Ｑ１７ Ｑ１ｓカ接続し、Ｍ
ＯＳトランシタＱ ＋ｓのドレイン接点かＭＯＳ）ラン
シスタＱ １９〜Ｑ２２から成るＣＣＤ増幅回路（第１
図の回路ＡＭＰに相当する）に接続することて構成され
ている。
ンジスタＱＩ４．ＱＩＳにより形成される差動対に、固
定バイアス電圧Ｖ ＩＩ ＋ 、４ Ｓの制御によって
定・電流回路となるＮチャンネル型のＭＯＳ）ランジス
タＱ Ｉｇと、能動負荷となるＰチャンネル型（７）Ｍ
ＯＳ トラン’）ス９ Ｑ１７ Ｑ１ｓカ接続し、Ｍ
ＯＳトランシタＱ ＋ｓのドレイン接点かＭＯＳ）ラン
シスタＱ １９〜Ｑ２２から成るＣＣＤ増幅回路（第１
図の回路ＡＭＰに相当する）に接続することて構成され
ている。
即ち、Ｑ ｉかＮチャンネル型のＭＯＳトランジスタか
ら成る駆動用ＭＯＳトランジスタ、Ｑ ２０かＰチャン
ネル型のＭＯＳ）ランジスタから成る能動負荷用ＭＯＳ
トランジスタ、Ｑ２１．Ｑ２２かレベルシフト回路を構
成するＮチャンネル型のＭＯＳトランジスタである。尚
、ＭＯＳトランジスタＱ ２２は固定バイアス電圧Ｖ
Ｂ Ｉ Ａ Ｓで制御されることにより、第１図中の定
電流回路１１を構成し、駆動用ＭＯＳトランジスタＱ
１９のゲート・ソース間に接続する容量素子ＣＰＩは位
相補償用に設けられている。
ら成る駆動用ＭＯＳトランジスタ、Ｑ ２０かＰチャン
ネル型のＭＯＳ）ランジスタから成る能動負荷用ＭＯＳ
トランジスタ、Ｑ２１．Ｑ２２かレベルシフト回路を構
成するＮチャンネル型のＭＯＳトランジスタである。尚
、ＭＯＳトランジスタＱ ２２は固定バイアス電圧Ｖ
Ｂ Ｉ Ａ Ｓで制御されることにより、第１図中の定
電流回路１１を構成し、駆動用ＭＯＳトランジスタＱ
１９のゲート・ソース間に接続する容量素子ＣＰＩは位
相補償用に設けられている。
そして、ＭＯＳ）ランジスタＱ ＋４のゲート電極と駆
動用ＭＯＳトランジスタＱ ＩＩのドレイン接点間に容
量素子１３及びＰチャネル型のＭＯＳ）ランジスタ１４
か並列に接続し、ＭＯＳトランジスタＱ ＋ｓのゲート
電極に固定バイアス電圧源ｖ８か印加され、更に、ＭＯ
ＳトランジスタＱ １４のゲート電極かフローティング
ディフユーショシ１０ｉ二接続することによって、スイ
ッチト・キャパシタ積分器か構成されている。
動用ＭＯＳトランジスタＱ ＩＩのドレイン接点間に容
量素子１３及びＰチャネル型のＭＯＳ）ランジスタ１４
か並列に接続し、ＭＯＳトランジスタＱ ＋ｓのゲート
電極に固定バイアス電圧源ｖ８か印加され、更に、ＭＯ
ＳトランジスタＱ １４のゲート電極かフローティング
ディフユーショシ１０ｉ二接続することによって、スイ
ッチト・キャパシタ積分器か構成されている。
サンプルホールド回路のためのアナログスイッチ１６は
、サンプルホールド制御信号ＳＨか“Ｌ”レベルのとき
に導通となるＰチヤンネル型のＭＯＳトランジスタＱ
２２と、ケート電極容量となるＰチャンネル型のＭＯ３
ｈラントランジスタか、ＭＯＳトランジスタＱ８のソー
ス接点に直列接続し、更に、サンプルホールド制御信号
ＳＨの反転信号をＭＯＳ）ランジスタＱ ２４のゲート
電極に印加するインバータ回路１８により構成される。
、サンプルホールド制御信号ＳＨか“Ｌ”レベルのとき
に導通となるＰチヤンネル型のＭＯＳトランジスタＱ
２２と、ケート電極容量となるＰチャンネル型のＭＯ３
ｈラントランジスタか、ＭＯＳトランジスタＱ８のソー
ス接点に直列接続し、更に、サンプルホールド制御信号
ＳＨの反転信号をＭＯＳ）ランジスタＱ ２４のゲート
電極に印加するインバータ回路１８により構成される。
そして、ＭＯＳ）ランジスタＱ ２４の出力側接点に容
量素子１７か接続することによりサンプル・ホールト回
路か形成されている。
量素子１７か接続することによりサンプル・ホールト回
路か形成されている。
差動増幅器１２は、Ｎチャンネル型の〜１０Ｓトランジ
スタＱ２５．Ｑ２．により形成される差動対に、固定バ
イアス電圧ＶＢＩＡＳの制御によって定電流回路となる
Ｎチャンネル型のＭＯＳトランジスタＱ ２７と、能動
負荷となるＰチャンネル型のＭＯＳトランジスタＱ ２
８ 、 Ｑ ２Ｇか接続し、ＭＯＳ）ランシタＱ ２５
のトルイン接点かＣＣＤ増幅回路（第１図中の回路ＡＭ
Ｐに相当する）に接続することにより構成されている。
スタＱ２５．Ｑ２．により形成される差動対に、固定バ
イアス電圧ＶＢＩＡＳの制御によって定電流回路となる
Ｎチャンネル型のＭＯＳトランジスタＱ ２７と、能動
負荷となるＰチャンネル型のＭＯＳトランジスタＱ ２
８ 、 Ｑ ２Ｇか接続し、ＭＯＳ）ランシタＱ ２５
のトルイン接点かＣＣＤ増幅回路（第１図中の回路ＡＭ
Ｐに相当する）に接続することにより構成されている。
即ち、Ｑ ２０かＮチャンネル型のＭＯＳトランジスタ
から成る駆動用ＭＯＳトランジスタ、Ｏｆｆ ｌかＰチ
ャンネル型のＭＯＳトランジスタから成る能動負荷用Ｍ
ＯＳトランジスタ、Ｑ２２．にｈ：ｌかレベルシフト回
路を構成するＮチャンネル型のＭＯＳトランジスタであ
る。尚、ＭＯＳ）ランジスタＱ３３は固定バイアス電圧
Ｖ ＩＩ Ｉ Ａ Ｓて制御されることにより、第１図
中の定電流回路Ｉ、を構成し、駆動用ＭＯＳトランジス
タＱ ２ｏのゲート・ソース間に接続する容量素子ＣＰ
２は位相補償用に設け゛られている。
から成る駆動用ＭＯＳトランジスタ、Ｏｆｆ ｌかＰチ
ャンネル型のＭＯＳトランジスタから成る能動負荷用Ｍ
ＯＳトランジスタ、Ｑ２２．にｈ：ｌかレベルシフト回
路を構成するＮチャンネル型のＭＯＳトランジスタであ
る。尚、ＭＯＳ）ランジスタＱ３３は固定バイアス電圧
Ｖ ＩＩ Ｉ Ａ Ｓて制御されることにより、第１図
中の定電流回路Ｉ、を構成し、駆動用ＭＯＳトランジス
タＱ ２ｏのゲート・ソース間に接続する容量素子ＣＰ
２は位相補償用に設け゛られている。
そして、ＭＯＳ）ランジスタＱ３゜のゲート電極にサン
プル・ホールド回路の出力信号か供給され、ＭＯＳ）ラ
ンジスタＱ２．のゲート電極か出力端子１５に直接接続
することにより、負帰還をかけたバッファアンプを構成
している。
プル・ホールド回路の出力信号か供給され、ＭＯＳ）ラ
ンジスタＱ２．のゲート電極か出力端子１５に直接接続
することにより、負帰還をかけたバッファアンプを構成
している。
次に、かかるＣＣＤ遅延線の作動を、第６図の各制御用
の信号に従って示す第４図（ａ）、（ｂ）のポテンシャ
ルプロフィールと共に説明する。
の信号に従って示す第４図（ａ）、（ｂ）のポテンシャ
ルプロフィールと共に説明する。
尚、第４図（ａ）、（ｂ）のポテンシャルプロフィール
は各ゲート電極に対応して示しである。
は各ゲート電極に対応して示しである。
まず、転送りロック信号φ１φ２に同期して所定周期で
転送されてくる各信号電荷を読取るために、各周期τの
最初に差動増幅器１１に接続された容量素子１３の不要
電荷を廃棄すると共に、フローティング・ディフュージ
ョン１０の電位を初期化する。例えば、成る周期におけ
る時点Ｔｌにおいて、リセット信号Ｒ３Ｔを“Ｈ”レベ
ルにしてアナログ・スイッチ１４を導通させることによ
り、差動増幅器１１の非反転入力接点と反転入力接点を
共に電圧ＶＢ（３ボルト）に設定する。これにより、フ
ローティング・ディフュージョン１Ｏ（＝も３ボルトか
印加され、次にリセット信号ＲＳＴを“Ｈ”レベルに戻
してアナログ・スイッチ１４を遮断させることにより、
フローティング・ディフュージョンｌＯ下のポテシャル
・レベルを３ボルトに対応したレベルに初期化すること
かできる。
転送されてくる各信号電荷を読取るために、各周期τの
最初に差動増幅器１１に接続された容量素子１３の不要
電荷を廃棄すると共に、フローティング・ディフュージ
ョン１０の電位を初期化する。例えば、成る周期におけ
る時点Ｔｌにおいて、リセット信号Ｒ３Ｔを“Ｈ”レベ
ルにしてアナログ・スイッチ１４を導通させることによ
り、差動増幅器１１の非反転入力接点と反転入力接点を
共に電圧ＶＢ（３ボルト）に設定する。これにより、フ
ローティング・ディフュージョン１Ｏ（＝も３ボルトか
印加され、次にリセット信号ＲＳＴを“Ｈ”レベルに戻
してアナログ・スイッチ１４を遮断させることにより、
フローティング・ディフュージョンｌＯ下のポテシャル
・レベルを３ボルトに対応したレベルに初期化すること
かできる。
尚、この初期化の時点Ｔｌては第４図（ａ）に示すよう
に、最も出力側に位置する信号電荷ｑ、かゲート電極８
下に転送され、次の信号電荷ｑ２かケート電極４下に転
送される関係になる。
に、最も出力側に位置する信号電荷ｑ、かゲート電極８
下に転送され、次の信号電荷ｑ２かケート電極４下に転
送される関係になる。
次に、時点Ｔ２において、信号φ、か“Ｈ”レベル、φ
２が“Ｌ”レベル、クロック信号φ２．かマイナスの“
Ｌ”レベルとなることにより、第４図（ｂ）に示すよう
に、ゲート電極７，８下のポテンシャルか浅くなるので
、信号電荷ｑ１かゲート電極９下のポテンシャル障壁を
越えてフローティング・ディフュージョン１０へ転送さ
れ、信号電荷ｑ２かゲート電極６下に転送される。その
結果、信号電荷ｑ、か容量素子１３に充電され、差動増
幅器１１の出力信号ＳＣ１か第６図に示すように変化す
る。
２が“Ｌ”レベル、クロック信号φ２．かマイナスの“
Ｌ”レベルとなることにより、第４図（ｂ）に示すよう
に、ゲート電極７，８下のポテンシャルか浅くなるので
、信号電荷ｑ１かゲート電極９下のポテンシャル障壁を
越えてフローティング・ディフュージョン１０へ転送さ
れ、信号電荷ｑ２かゲート電極６下に転送される。その
結果、信号電荷ｑ、か容量素子１３に充電され、差動増
幅器１１の出力信号ＳＣ１か第６図に示すように変化す
る。
次に、時点Ｔ３において、サンプル・ホールド信号ＳＲ
か“Ｌ″レベルなることて該時点ての差動増幅器１１の
出力信号Ｓ０１を容量素子１７に保持し、該保持信号に
比例する出力信号Ｓ。を差動増幅器１２を介して出力端
子１５に発生させそして、時点Ｔ４において再び時点Ｔ
Ｉと同じ動作を開始し、次に転送されて来る信号電荷の
読出し処理を行い、同様に周期τの処理を繰り返すこと
て、逐次転送されて来る信号電荷を読み出す。
か“Ｌ″レベルなることて該時点ての差動増幅器１１の
出力信号Ｓ０１を容量素子１７に保持し、該保持信号に
比例する出力信号Ｓ。を差動増幅器１２を介して出力端
子１５に発生させそして、時点Ｔ４において再び時点Ｔ
Ｉと同じ動作を開始し、次に転送されて来る信号電荷の
読出し処理を行い、同様に周期τの処理を繰り返すこと
て、逐次転送されて来る信号電荷を読み出す。
このように、この実施例のＣＣＤ遅延線によれば、出力
回路を構成するスイッチト・キャパシタ積分器とバッフ
ァアンプの出力段を本発明に関わるＣＣＤ増幅回路で形
成したことにより、出力インピーダンスを低くし、ビデ
オ信号を処理するための広周波数帯域化を図ることかで
きる。
回路を構成するスイッチト・キャパシタ積分器とバッフ
ァアンプの出力段を本発明に関わるＣＣＤ増幅回路で形
成したことにより、出力インピーダンスを低くし、ビデ
オ信号を処理するための広周波数帯域化を図ることかで
きる。
以上説明したように、本発明のＣＣＤ増幅回路によれは
、出力信号の電圧振幅か大きくなっても能動負荷用ＭＯ
Ｓトランジスタのゲート・ソース間に常に順バイアスの
電圧かかかるので、能動負荷用ＭＯＳトランジスタの相
互コンダクタンスか小さくならず、更に、ピンチオフ電
圧も小さくならない。更に、能動負荷用ＭＯ３Ｉ−ラン
シスタのゲート容量は制１ａ１１１回路からの低出力イ
ンピーダスの制御信号によって充電されるので、駆動用
ＭＯＳトランノスタの容量負荷とはならない。このよう
な結果、ピンチオフ電圧の影響て出力信号の振幅波形か
漬れることかなくなってダイナミックレンジか拡大する
と共に、出力インピーダンスか上昇せず、更に、高域遮
断周波数を高くすることかできて広周波数帯域のＣＣＤ
増幅回路を実現することかできる。
、出力信号の電圧振幅か大きくなっても能動負荷用ＭＯ
Ｓトランジスタのゲート・ソース間に常に順バイアスの
電圧かかかるので、能動負荷用ＭＯＳトランジスタの相
互コンダクタンスか小さくならず、更に、ピンチオフ電
圧も小さくならない。更に、能動負荷用ＭＯ３Ｉ−ラン
シスタのゲート容量は制１ａ１１１回路からの低出力イ
ンピーダスの制御信号によって充電されるので、駆動用
ＭＯＳトランノスタの容量負荷とはならない。このよう
な結果、ピンチオフ電圧の影響て出力信号の振幅波形か
漬れることかなくなってダイナミックレンジか拡大する
と共に、出力インピーダンスか上昇せず、更に、高域遮
断周波数を高くすることかできて広周波数帯域のＣＣＤ
増幅回路を実現することかできる。
又、かかるＣＣＤ増幅回路をＣＣＤ遅延線の出力回路に
適用することにより、広周波数帯域のビデオ信号を処理
するＣＣＤ遅延線を実現することか可能となる。
適用することにより、広周波数帯域のビデオ信号を処理
するＣＣＤ遅延線を実現することか可能となる。
第１図は本発明のＣＣＤ増幅回路の一実施例を示す回路
図、 第２図及び第３図は実施例の動作特性説明図、第４図は
ＣＣＤ遅延線の一実施例の構造及び動作を説明する説明
図− 第５図は第４図に示すＣＣＤ遅延線の出力回路を詳細に
示す回路図、 第６図はＣＣＤ遅延線の出力回路を制御するための制置
用信号のタイミング・チャート、第７図はＣＣＤ増幅回
路の従来例を示す従来例構成図、 第８図は従来例の問題点を説明するための波形図である
。 符号の説明： ＡＭＰ ： ＣＣＤ増幅回路 Ｑ７．Ｑ、、Ｑ、：ＭＯＳ）ランジスタ■、；定電流回
路 １；半導体基板 １０；フローティング・ディフュージョン１１．１２：
差動増幅器 １３．１７：容量素子 １４．１６：アナログ・スイッチ 代理人 弁理士（６６４２）深沢 敏男（外 ３ 名） 第６図
図、 第２図及び第３図は実施例の動作特性説明図、第４図は
ＣＣＤ遅延線の一実施例の構造及び動作を説明する説明
図− 第５図は第４図に示すＣＣＤ遅延線の出力回路を詳細に
示す回路図、 第６図はＣＣＤ遅延線の出力回路を制御するための制置
用信号のタイミング・チャート、第７図はＣＣＤ増幅回
路の従来例を示す従来例構成図、 第８図は従来例の問題点を説明するための波形図である
。 符号の説明： ＡＭＰ ： ＣＣＤ増幅回路 Ｑ７．Ｑ、、Ｑ、：ＭＯＳ）ランジスタ■、；定電流回
路 １；半導体基板 １０；フローティング・ディフュージョン１１．１２：
差動増幅器 １３．１７：容量素子 １４．１６：アナログ・スイッチ 代理人 弁理士（６６４２）深沢 敏男（外 ３ 名） 第６図
Claims (1)
- 【特許請求の範囲】 （１）被増幅信号かゲート電極に印加される駆動用ＭＯ
Ｓトランジスタと、該駆動用ＭＯＳトランジスタに接続
する能動負荷用ＭＯＳトランジスタを有し、該駆動用Ｍ
ＯＳトランジスタと能動負荷用ＭＯＳトランジスタの接
続接点に反転増幅信号を出力する能動負荷型ソース接地
反転増幅回路から成るＣＣＤ増幅回路において、 前記能動負荷用ＭＯＳトランジスタのドレイン・ソース
間電圧にほぼ反比例すると共に所定電圧だけレベルシフ
トした低出力インピーダンスの制御信号を、該能動負荷
用ＭＯＳトランジスタのゲート電極に供給する制御回路
を備えたことを特徴とするＣＣＤ増幅回路。（２）被増
幅信号かゲート電極に印加される駆動用ＭＯＳトランジ
スタと、該駆動用ＭＯＳトランジスタに接続する能動負
荷用ＭＯＳトランジスタを有し、該駆動用ＭＯＳトラン
ジスタと能動負荷用ＭＯＳトランジスタの接続接点に反
転増幅信号を出力する能動負荷型ソース接地反転増幅回
路から成るＣＣＤ増幅回路において、 前記反転増幅信号がゲート電極に印加され且つソース接
点に定電流源が接続されるドレイン接地型のレベルシフ
ト回路の出力信号で該能動負荷用ＭＯＳトランジスタの
ゲート電極を駆動する制御回路を備えたことを特徴とす
るＣＣＤ増幅回路。 （３）電荷転送デバイスの終端に、予め決められた固定
のゲート電圧に設定されたゲート部を介して、所定不純
物から成るフローティング・ディフュージョンを形成す
ると共に、該フローティング・ディフュージョンの注入
電荷を検出するスイッチト・キャパシタ積分器を設け、
上記電荷転送デバイスより該フローティング・ディフュ
ージョンヘ転送されて来る信号電荷を該スイッチト・キ
ャパシタ積分器で検出するＣＣＤ遅延線において、前記
スイッチト・キャパシタ積分器は、 被増幅信号かゲート電極に印加される駆動用ＭＯＳトラ
ンジスタと、該駆動用ＭＯＳトランジスタに接続する能
動負荷用ＭＯＳトランジスタを有し、該駆動用ＭＯＳト
ランジスタと能動負荷用ＭＯＳトランジスタの接続接点
に反転増幅信号を出力する能動負荷型ソース接地反転増
幅回路から成るＣＣＤ増幅回路であって、能動負荷用Ｍ
ＯＳトランジスタのドレイン・ソース間電圧にほぼ反比
例すると共に所定電圧だけレベルシフトした低出力イン
ピーダンスの制御信号を該能動負荷用ＭＯＳトランジス
タのゲート電極に供給する制御回路を備えたＣＣＤ増幅
回路を、出力段回路とした差動増幅器か適用されること
を特徴とするＣＣＤ遅延線。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251851A JPH04132254A (ja) | 1990-09-25 | 1990-09-25 | Ｃｍｏｓ増幅回路及びそれを用いたｃｃｄ遅延線 |
| US07/764,512 US5252868A (en) | 1990-09-25 | 1991-09-20 | CMOS amplifier circuit and CCD delay line with CMOS amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251851A JPH04132254A (ja) | 1990-09-25 | 1990-09-25 | Ｃｍｏｓ増幅回路及びそれを用いたｃｃｄ遅延線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04132254A true JPH04132254A (ja) | 1992-05-06 |
Family
ID=17228867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251851A Pending JPH04132254A (ja) | 1990-09-25 | 1990-09-25 | Ｃｍｏｓ増幅回路及びそれを用いたｃｃｄ遅延線 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5252868A (ja) |
| JP (1) | JPH04132254A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19527384C2 (de) * | 1995-07-27 | 1997-08-21 | Zentr Mikroelekt Dresden Gmbh | Schaltungsanordnung zur Analogsignalverarbeitung |
| JP4158214B2 (ja) * | 1997-10-31 | 2008-10-01 | 沖電気工業株式会社 | 半導体集積回路 |
| US6046638A (en) * | 1998-03-04 | 2000-04-04 | Nortel Networks Corporation | Receive amplifier for reception of high-speed data signals |
| US6140877A (en) * | 1998-12-11 | 2000-10-31 | Micron Technology, Inc. | Low power supply CMOS differential amplifier topology |
| JP3601052B2 (ja) | 1999-03-11 | 2004-12-15 | 日本電気株式会社 | 固体撮像装置 |
| US6573794B1 (en) * | 2001-07-02 | 2003-06-03 | Analog Devices, Inc. | Operational amplifier |
| US6677799B1 (en) | 2001-08-08 | 2004-01-13 | Analog Devices, Inc. | Integrator with high gain and fast transient response |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2541721A1 (de) * | 1975-09-18 | 1977-03-24 | Siemens Ag | Digitaler differenzverstaerker fuer ccd-anordnungen |
| JPH0237823A (ja) * | 1988-07-28 | 1990-02-07 | Sharp Corp | レベルシフト回路 |
-
1990
- 1990-09-25 JP JP2251851A patent/JPH04132254A/ja active Pending
-
1991
- 1991-09-20 US US07/764,512 patent/US5252868A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5252868A (en) | 1993-10-12 |
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