JPH04127869A - 整流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、スイッチング電源に係り、特に整流素子とし
てＭＯＳＦＥＴを用いて同期整流を行う整流回路に関す
るものである。

［従来の技術］ 従来より、小形で効率の高い電源あるいは電力変換器と
して、スイッチング電源（あるいはコンバータ）が知ら
れている。

第７図は、一般に知られたスイッチング電源の従来例の
回路構成図であって、１は主スイツチ制御回路、２は主
スイツチ駆動回路、３は主スイッチ、４は入力電圧源、
５はトランス、６は整流回路、７は平滑回路、８は負荷
、２１は整流用ショットキーバリアダイオード（以下、
ＳＢＤと略記する）、２２はフライホイール用ＳＢＤで
ある。

スイッチング電源は、入力電圧源４からの入力電圧を主
スイツチ制御回路１および主スイツチ駆動回路２で制御
される主スイッチ３によりスイッチングして高周波に変
換し、その高周波の電圧をトランス５により変換し、整
流回路６により直流に変換して平滑回路７で平滑し、所
定電圧とされた電力を負荷８へ供給している。

また、第８図、第９図は、特開昭６３−１２４７６７号
等による従来例のスイッチング電源の回路構成図である
。これらの従来例は、共に整流回路の整流素子としてＭ
ＯＳＦＥＴ（電界効果トランジスタ）を用いることで、
第７図のようなダイオードを整流素子として用いた場合
よりも、順方向降下電圧を低減している。これらの従来
例の構成において、１は主スイツチ制御回路、２は主ス
イツチ駆動回路、３は主スイッチ、４は入力電圧源、５
はトランス、６は整流回路、７は平滑回路、８は負荷、
１０は整流用ＭＯＳＦＥＴ、１１はフライホイール用Ｍ
ＯＳＦＥＴ、１２は整流用ＭＯＳＦＥＴＩＯのボディダ
イオード、１３はフライホイール用ＭＯＳＦＥＴＩＩの
ボディダイオード、６０は整流用ＭＯＳＦＥＴ制御部、
６１はフライホイール用ＭＯＳＦＥＴ制御部、１０３は
遅延回路、１０’４は駆動回路、１１０はカップリング
回路、１１１はインバータである。

このようにＭＯＳＦＥＴを整流素子として用いる場合、
整流用ＭＯＳＦＥＴＩＯは主スイッチ３と同じタイミン
グで駆動し、フライホイール用ＭＯＳＦＥＴＩＩはその
タイミングの論理を反転したタイミングで駆動して同期
整流を行う必要がある。そこで、第８図の従来例では、
主スイツチ制御回路１からカップリング回路１１０を通
して主スイッチ３の駆動信号を得、整流用ＭＯＳＦＥＴ
制御部６０の駆動回路１０４を介して駆動信号を整流用
ＭＯＳＦＥＴＩＯのゲート端子に入力するとともに、上
記で得た主スイッチ３の駆動信号の論理をインバータ１
１１で反転し、フライホイール用ＭＯ５ＦＥＴ制御部６
１の駆動回路１０４を介して駆動信号をフライホイール
用ＭＯ５ＦＥＴ１１のゲアト端子に入力している。

一方、第９図の従来例は、各ＭＯＳＦＥＴ制御部６０．
６１の駆動回路の前段に遅延回路１０４を挿入し、各タ
イミング信号の後縁を一定の時間遅延させ、その一定の
時間各ＭＯＳＦＥＴＩＯ１１のターンオフを遅延させる
構成としたものである。

第８図の従来例では、整流用ＭＯＳＦＥＴＩＯとフライ
ホイール用ＭＯＳＦＥＴＩＩの２素子間で電流が切り替
わるのにある時間がかかるために、各ＭＯＳＦＥＴｌ０
．１１に寄生的に存在するボディダイオード１２．１３
に電流が流れ、リカバリー電流が流れて、これがリカバ
リー損失となっている。第９図の従来例は、上記したよ
うにターンオフを遅延させることにより、そのボディダ
イオード１２．１３に電流が流れるのを防止して、その
リカバリー損失を低減している。

［発明が解法しようとする課Ｈ］ しかしながら、上記従来の技術におけるＭＯＳＦＥＴを
電流素子として用いたスイッチング電源では、整流用と
フライホイール用のＭＯＳＦＥＴ間で電流が切り替わる
間に、ボディダイオードを通って流れる電流によるリカ
バリー損失をなくすことが課題となっており、第９図の
従来例においては一定時間ＭＯＳＦＥＴＩ０．１１のタ
ーンオフを遅延させることにより、その課題を解決しよ
うとしたものであったが、整流回路６においてＭＯ８Ｆ
ＥＴＩＯ，１１間で電流が切り替わる時間はスイッチン
グ電源の入力電圧や負荷電流によって変化するので、遅
延回路１０３の遅延時間を一定とした場合、上記電流の
切り替わる時間の変化でタイミングがずれると、ボディ
タイオード１２゜１３には電流が流れてリカバリー損失
が発生し、また、ＭＯ５ＦＥＴＩ０．１１のチャネルに
は逆方向電流が流れて、その逆方向電流が損失となる問
題点があった。

第１０図、第１１図、第１２図は、上記した損失発生を
説明するための動作波形図であって、それぞれ第７図、
第８図、第９図の従来例における主スイッチ３の駆動信
号と、トランス５の二次側の整流素子の駆動信号あるい
は電流波形を示している。

第１０図は、整流素子としてＳＢＤを用いた第８図の従
来例の波形を示している。整流回路６において、整流用
の素子とフライホイール用の素子の電流か切り替わるに
はある時間かかかる。その間は画素子に電流か流れてい
るが、５ＢＤ２１゜２２を用いた場合、電流の切り替わ
り時における損失の発生はない。しかし、前述したよう
に順方向降下電圧が比較的太きい。

第１１図は、この順方向降下電圧を低減するために整流
素子としてＭＯＳＦＥＴを用いた第８図の構成で、主ス
イッチの駆動信号を元に、整流用ＭＯＳＦＥＴＩＯは主
スイッチと同じタイミングで、フライホイール用ＭＯＳ
ＦＥＴＩＩは論理を反転した信号で駆動する場合の駆動
信号と電流波形を示している。各ＭＯＳＦＥＴＩ０．１
１には先に述べたように寄生的にボディダイオード１２
１３が存在するため、チャネル電流とボディダイオード
電流が流れる。即ち、駆動信号のタイミングでチャネル
がオフになると、整流用とフライホイール用の２素子間
で電流が切り替わる間、ボディダイオード１２．１３を
通って電流が流れる。

ボディダイオードはｐｎ型のタイオートのため、ターン
オフ時には逆方向にリカバリー電流か流れる。この逆方
向の電流を第１１図上で斜線で示す。

このリカバリー電流が損失となる。

第１２図は、整流用とフライホイール用の２素子間で電
流か切り替わるのにある時間かかかるため一定の時間Ｍ
ＯＳＦＥＴのターンオフを遅延させる構成とした第９図
の構成において、この時のＭＯＳＦＥＴの駆動信号と電
流波形の例を示している。この例では、整流用ＭＯＳＦ
ＥＴＩＯはターンオフが早く、その結果ボディダイオー
ド１２に電流が流れ、リカバリー電流が流れる。フライ
ホイール用ＭＯＳＦＥＴＩＩではターンオフが遅く、チ
ャネルに逆方向電流が流れる。これらのりカバリ−電流
及び逆方向チャネル電流が損失を発生させる。

本発明は上記問題点を解決するために創案されたもので
、スイッチング電源において、リカバリー損失や逆方向
のチャネル電流による損失が発生しないようにＭＯＳＦ
ＥＴによる同期整流を行う整流回路を提供することを目
的とする。

［課題を解決するための手段］ 上記の目的を達成するための本発明の整流回路の構成は
、 入力電圧を主スイッチによりスイッチングして高周波に
変換し、該高周波をトランスにより電圧変換した後、整
流回路により直流に変換して出力する電源における該整
流回路であって、整流素子としてのＭＯＳＦＥＴと、 前記主スイッチの駆動信号を受け、その駆動信号からの
遅延時間を制御信号で可変する遅延回路と、 前記遅延回路の出力により前記ＭＯＳＦＥＴを駆動する
駆動回路と、 前記ＭＯＳＦＥＴのゲート電圧とドレイン電圧を検出し
て該ＭＯＳＦＥＴのターンオフのタイミングが適正かま
たは早いかまたは遅いかを判定する回路と、 前記判定する回路の判定の出力を受け、前記ターンオフ
のタイミングが適正（こなる方向に前記遅延回路の遅延
時間を調整する前記制御信号を作成する回路と、 を具備することを特徴とする。

［作用］ 本発明は、ＭＯＳＦＥＴを主スイッチの駆動信号に同期
させて制御し整流を行う際に、そのＭＯＳＦＥＴのター
ンオフのタイミングか適正か否かを検出し、適正でない
場合には、適正になる方向にそのＭＯＳＦＥＴの駆動の
遅延時間を調整することにより、そのＭＯＳＦＥＴが有
するボディダイオードに電流が流れないように、かつそ
のＭＯＳＦＥＴのチャネルに逆方向電流が流れないよう
にして、リカバリー損失やチャネルの逆方向電流による
損失が発生しないようにする。

［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の第１の実施例を示す基本構成図である
。本実施例の構成において、１は主スイッチ制御回路、
２は主スイツチ駆動回路、３は主スイッチ、４は入力電
圧源、５はトランス、６は整流回路、７は平滑回路、８
は負荷である。主スイッチ３は、トランス５の一次側に
入力電圧源４と直列に接続され、主スイツチ制御回路１
の高周波の駆動信号により主スイツチ駆動回路２を介し
てオン／オフされる。整流回路６は、トランス５の二次
側に接続され、トランス５において主スイッチ３のオン
／オフで誘起され電圧変換された高周波をＭＯＳＦＥＴ
を用いて同期整流する。整流回路６の出力は、チョーク
コイルや容量などで形成される平滑回路７に接続されて
平滑され、所定電圧の直流電力として平滑回路７の出力
に接続された負荷８に供給される。　次に、整流回路６
の構成において、１０は整流用ＭＯＳＦＥＴ、１１はフ
ライホイール用ＭＯＳＦＥＴ、１２は整流用ＭＯ３Ｆ　
ＥＴ　１０１１７）ボディダイオード、１３はフライホ
イール用ＭＯ５ＦＥＴＩＩのボディダイオード、６０は
整流用ＭＯＳＦＥＴＩＯの制御部、６１はフライホイー
ル用ＭＯＳＦＥＴＩＩの制御部、１１０はカップリング
回路、１１１はインバータである。トランス５の二次側
の一端には、整流用ＭＯ５ＦＥＴＩＯのドレイン端子か
接続され、その他端と整流用ＭＯ５ＦＥＴＩＯのソース
端子の間に平滑回路７を介して負荷８か接続される。

フライホイール用ＭＯＳＦＥＴＩＩは、そのトレイン端
子か上記トランス５の二次側の他端に接続され、そのソ
ース端子か整流用ＭＯ５ＦＥＴＩＯのソース端子に接続
される。カップリング回路１１０は、主スイツチ制御回
路１と整流用ＭＯＳＦＥＴ制御部６０を結合し、主スイ
ツチ制御回路１の駆動信号をその整流用ＭＯＳＦＥＴ制
御部６０に人力する。この駆動信号は、さらにインバー
タ１１１を介して論理反転され、フライホイール用ＭＯ
ＳＦＥＴ制御部６１に入力される。整流用ＭＯＳＦＥＴ
制御部６０の出力は整流用ＭＯＳＦＥＴ１ｏのゲート端
子へ接続され、フライホイール用ＭＯＳＦＥＴ制御部６
１の出力はフライホイール用ＭＯＳＦＥＴＩＩのケート
端子へ接続されて、制御用ＭＯＳＦＥＴＩＯは主スイッ
チ３の駆動信号の遅延時間を調整した駆動信号でオン／
オフされ、フライホイール用ＭＯＳＦＥＴＩＩはその駆
動信号の反転信号の遅延時間を調整した駆動信号でオン
／オフされて、リカバリー損失およびチャネルの逆方向
電流による損失のない同期整流か行われる。

整流用ＭＯＳＦＥＴ制御部６０と、フライホイール用Ｍ
ＯＳＦＥＴ制御部６１とは、同様に構成されている。各
制御部６０．６１の構成において、１０１はタイミング
判定回路、１０２は遅延時間制御信号発生回路、１０３
は遅延回路、１０４は゛駆動回路である。遅延回路１０
３は、カップリング回路１１０からの主スイッチの駆動
信号あるいはインバータ１１１からのその駆動信号の反
転信号を入力して遅延させ、タイミングの調整を行って
ＭＯＳＦＥＴの駆動信号を駆動回路１０４へ送出する。

駆動回路１０４は、その出力を整流用Ｍ○５ＦＥＴＩＯ
またはフライホイール用ＭＯＳＦＥＴ１１のゲート端子
に接続し、上記遅延回路１０３で遅延された駆動信号に
基づいてＭＯＳＦＥＴ１０または１１をオン／オフする
。タイミング判定回路１０１は、２つの入力をそれぞれ
ＭＯＳＦＥＴＩＯまたは１１のゲート端子とトレイン端
子に接続してＭＯＳＦＥＴＩＯまたは１１のケート電圧
とドレイン電圧を検出し、そのＭＯＳＦＥＴＩＯまたは
１１のターンオフのタイミングか適正か早いかまたは遅
いかを判定し、その判定結果を遅延時間制御信号発生回
路１０２へ送出する。

遅延時間制御信号発生回路１０２は、上記タイミング判
定回路１０１の判定出力を受け、遅延回路１０３の遅延
時間を調整する遅延時間制御信号に変換して、遅延回路
１０３へ送出する。

以上のように構成した第１の実施例の動作および作用を
述べる。

本実施例は、基本的には第９図の従来例と同じように、
主スイツチ制御回路１の駆動信号に基づいて、整流用Ｍ
ＯＳＦＥＴＩＯと、フライホイール用ＭＯＳＦＥＴＩＩ
を駆動し、同期整流を行うものであるが、各ＭＯＳＦＥ
ＴＩ０．１１に接続したタイミング判定回路１０１によ
り、それぞれ接続されたＭＯＳＦＥＴＩＯ，１１のケー
ト電圧のフォールダウンを検出し、その時点でのそれら
ＭＯＳＦＥＴＩ０．１１のドレイン電圧をもとに、その
サイクルでのタイミングを適正、早い、遅いの３状態に
判定し、そのタイミング判定によって力、ブリング回路
１１０を介して得られた主スイッチ３の駆動信号の遅延
時間を適正に変化させ、ボディダイオード１２．１３に
流れる電流および各ＭＯＳＦＥＴｌ０．１１のチャネル
に流れる逆方同電流の発生をなくして、それらによる損
失の発生をなくす。

第２図（ａ）、（ｂ）、（Ｃ）、（ｄ）は、本実施例の
動作説明図であって、タイミング判定回路１０１の判定
のアルゴリズムを説明するためのものである。（ａ、）
はｎチャネル型ＭＯＳＦＥＴの説明図であって、Ｄはド
レイン端子、Ｇはゲート端子、Ｓはソース端子、Ｖ、、
はドレイン・ソース間電圧、ＶＣＳはゲート・ソース間
電圧、ＩＳＤはチャネルに流れる電流である。また、（
ｂ）、（Ｃ）。

（ｄ）はＭＯＳＦＥＴのターンオフタイミングの３状態
を示している。

まず、判定のアルコリズムを説明する。ゲート端子のフ
ォールタウンか早い場合、（ｂ）に示すように、フォー
ルダウンの時間で電流１ｓｏはソース端子からドレイン
端子方向に流れており、ＭＯＳＦＥＴのドレイン・ソー
ス間電圧Ｖ。５は負の値である。ゲート端子のフォール
ダウンか適正なタイミングの場合、（Ｃ）に示すように
、フォールダウンの時点で電流ＩｓｏはＯであり、ＶＤ
ｓはＯである。ゲート端子のフォールダウンが遅い場合
、（ｄ）に示すように、フォールダウンの時点でチャネ
ルに逆方向電流ＩＳＯが流れ、Ｖｏｓは正の値である。

以上の判定アルゴリズムは、ｐチャネル型ＭＯＳＦＥＴ
を用いたとしても電圧の極性を判定するたけて同様に適
用可能である。この判定アルゴリズムにより、実際に上
記の判定を行う場合、ドレイン電圧が、Ｏｖ付近の任意
に設定した電圧範囲に入っていれば、そのＭＯＳＦＥＴ
のターンオフのタイミングは適正とし、低電位であれば
タイミングは早いとし、高電位であればタイミングは遅
いとする。

遅延時間制御信号発生回路１０２では、上記タイミング
判定回路１０１の判定出力を受けて遅・延回路１０３の
遅延時間の制御を行う電圧または電流すなわち遅延時間
制御信号を発生する。タイミング判定回路１０１からの
出力信号により、タイミング判定が“適正”であれば上
記の遅延時間の制御電圧または電流は変化させず、タイ
ミング判定が“早い”であれば遅延時間が増大する方向
に遅延時間の制御電圧または電流を変化させ、タイミン
グ判定が“遅い”であれば遅延時間が減少する方向に遅
延時間の制御電圧または電流を変化させる。遅延回路１
０３では、このような遅延時間制御信号に応じて入力信
号（カップリング回路１１０からの主スイッチの駆動信
号）に対して遅延時間を変化させてＭＯＳＦＥＴの駆動
信号を出力する。駆動回路１０４は遅延回路１０３の出
力によって各ＭＯＳＦＥＴを駆動する。以上によって、
あるサイクルでの判定結果は、次回以降のサイクルに反
映される。

次に、本発明の具体的な回路例を示す。

第３図は本発明の具体的な回路例を示す第２の実施例の
回路構成図である。本実施例は、第１の実施例の整流用
ＭＯＳＦＥＴ制御部６０およびフライホイール用ＭＯＳ
ＦＥＴ制御部６１を具体的な回路構成で示したものであ
る。従って、これ以外の回路については、第１の実施例
と同様なので説明を省略する。また、フライホイール用
ＭＯ８ＦＥＴ制御部６１は、整流用ＭＯＳＦＥＴ制御部
６０と同様の構成なので、その図示を省略しである。整
流用ＭＯＳＦＥＴ制御部６０の構成において、２０１，
２０２はＡＣＴＩＶＥ／５ＬＥＥＰ信号入力端子を持つ
第１と第２の比較器、２０３は第１の判定電圧Ｖ１の電
圧源、２０４は第２の判定電圧Ｖ２の電圧源、２０５は
微分回路、２０６はｕ　ｐ　／　ｄ　ｏ　ｗ　ｎカウン
タ、２０７はＤＡ）７バータである。２０１，２０２，
２０３，２０４゜２０５の各回路は、タイミング判定回
路１０１を構成し、２０６，２０７の回路は、遅延時間
制御信号発生回路１０２を構成する。１１０のカップリ
ング回路は、主スイツチ回路側と直流的に絶縁し信号伝
達を行うために、容量と抵抗により構成している。

タイミング判定回路１０１において、微分回路２０５の
入力側は駆動回路１０４の出力とともに整流用ＭＯＳＦ
ＥＴＩＯのケート端子に接続され、その微分出力は第１
および第２の比較器２０１２０２のＡＣＴＩＶＥ／５Ｌ
ＥＥＰ信号入力端子に接続される。一方、整流用ＭＯＳ
ＦＥＴＩＯのドレイン端子は、上記第１の比較器２０１
の（−）端子と第２の比較器２０２の（＋）端子に接続
され、第１の比較器２０１の（十）端子には電圧源２０
３の判定電圧Ｖ１が、第２の比較器２０２の（−）端子
には電圧源２０４の判定電圧Ｖ２が接続される。

ここで、上記した第１および第２の比較器の回路例を第
４図に示す。各比較器は、電流源、２個のｐチャネル型
ＭＯＳＦＥＴおよび２個のｎチャネル型ＭＯＳＦＥＴか
ら形成される前段の差動増幅回路４０２と、電流源、２
個のｎチャネル型ＭＯＳＦＥＴ、２個のｐチャネル型Ｍ
ｏ５ＦＥＴから形成される後段の反転増幅回路４０３と
の間にＡＣＴＩＶＥ／５ＬＥＥＰの切り替えを行う素子
としてＭＯ５ＦＥＴ４０１か接続されて成る。

遅延時間制御信号発生回路１０２において、Ｕｐ　／　
ｄ　ｏ　ｗ　ｎカウンタ２０６のｕｐ入力端子には上記
第１の比較器２０１の出力か接続され、ｄ。

ｗｎ端子には上記第２の比較器２０２の出力か接続され
、ｕ　ｐ　／　ｄ　ｏ　ｗ　ｎカウンタ２０６のカウン
タ出力はＤＡコンバータ２０７の入力に接続されて遅延
時間制御信号に変換される。この遅延時間制御信号は、
遅延回路１０３の遅延時間制御信号入力端子に接続され
る。

ここで、遅延回路１０３の回路例を第５図に示す。５０
１は４個のｐチャネル型ＭＯＳＦＥＴで構成される電流
源、５０２はｎチャネル型ＭＯＳＦＥＴ、５０３はｐチ
ャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴで形
成されるインバータである。電流源５０１とＭＯＳＦＥ
Ｔ５０２は直列に電源間に接続されてインバータを形成
し、電流源５０１に遅延時間制御信号入力端子が形成さ
れ、ＭＯＳＦＥＴ５０２のゲート端子が入力信号端子と
なる。このインバータの出力は次段のインバータ５０３
で反転されて、入力信号端子から見て正論理で駆動回路
１０４へ出力される。

フライホイール用ＭＯＳＦＥＴ制御部６０の回路自体は
、先に述へたように、上記で説明した整流用ＭＯＳＦＥ
Ｔ制御部６０と同一に構成されるか、第１の実施例で示
したように、遅延回路１０３の入力には、カップリング
回路１１０の出力をインバータ１１１を介して接続し、
タイミング判定回路１０１の比較器２０１，２０２のＡ
ＣＴ　ＴＶ　Ｅ／Ｓ　Ｌ　Ｅ　Ｅ　Ｐ信号入力端子には
フライホイール用ＭＯＳＦＥＴＩＩのドレイン端子（ａ
ｌで図示）を、各比較器２０１，２０２の入力にはフラ
イホイール用ＭＯＳＦＥＴＩＩのゲート端子（ａ２で図
示）を接続する。

このように構成した第２の実施例の動作を説明する。

第４図の°比較器（２０１，２０２）において、ＭＯ５
ＦＥＴ４０１のＡＣＴＩＶＥ／５ＬＥＥＰ信号入力端子
がＨ（）・イ）レベル時は比較器（２０１，２０２）の
出力は常にＬ（ロー）レベルとなり、逆にＬレベル時は
入力電圧（ＭＯＳＦＥＴ１０または１１のドレイン電圧
）に応じた判定電圧Ｖｌ、Ｖ２との比較結果か出力に表
われる。第３図において、整流用ＭＯＳＦＥＴＩＯのゲ
ート電圧のフォールタウンにより、微分回路２０５の時
定数に応じた時間幅のＬレベルのパルスか比較器２０１
．２０２のＡＣＴＩＶＥ／５ＬＥＥＰ信号入力端子に加
えられ、その時点での整流用ＭＯＳＦＥＴＩＯのドレイ
ン電圧か判定される。ここで、判定電圧Ｖ１とＶ２の電
位か、例えば■１０Ｖ、Ｖ２＝０．ＩＶのようｉ：Ｖｌ
＜Ｖ２となるように設定するとして動作を説明すると、
トレイン電圧が判定電圧Ｖ１よりも低ければ第１の比較
器２０１の出力にパルス出力が得られ、判定電圧Ｖ２よ
りも高ければ第２の比較器２０２の出力にパルス出力が
得られ、ＶｌとＶ２の間であればいずれの比較器２０１
．２０２からもパルスは出力されない。このように、フ
ォールタウンのタイミングに従ったパルス出力か得られ
る。仮にＶ　］、　＞Ｖ２と設定すると、トレイン電圧
が■１とＶ２の間の時に比較器２０１，２０２の両者か
らパルスが得らえる。このように任意の論理をとること
が可能である。ただし、以降の説明ては、Ｖｌ＜Ｖ２と
している。

タイミング判定回路１０１の第１の比較器２０１の出力
パルスは、υＴ）　／　ｄ　ｏ　ｗ　ｎカウンタ２゜６
のｕｐ入力端子から入力され、第２の比較器２０２の出
力パルスはｄｏｗｎ入力端子から入力される。これによ
り、タイミングが“早い”ことを示す比較器２０１のパ
ルスか、ｕ　ｐ　／　ｄ　ｏ　ｗ　ｎカウンタのカウン
ト値すなわち出力コードを１カウント増加させ、タイミ
ングが“遅い”ことを示す比較器２０２のパルスが、１
カウント減少させる。

カウンタ２０６カウント値の出力コードはＤＡコンバー
タ２０７に入力され、そのコードに応じたアナログ電圧
または電流が遅延回路１０３の遅延時間制御入力端子に
入力される。第５図に示した遅延時間１０３は、遅延時
間制御入力端子の電圧または電流によって電流源５０１
の電流を調整することかできる。すなわち、ＭＯＳＦＥ
Ｔ５０２のターンオフ時に、そのトレイン電圧は電流源
５０１の容量成分への充電電流により上昇するので、電
流か変化すると、充電時間か変化し、遅延時間か変化す
る。第３図の回路においては、ＭＯ８ＦＥＴ５０２かオ
ン時にＭＯ５ＦＥＴＩＯまたは１１かオンで、ＭＯＳＦ
ＥＴ５０２かオフ時にＭＯＳＦＥＴＩＯまたは１１かオ
フとなるように論理を構成すると、整流用ＭＯ８ＦＥＴ
１．Ｏあるいはフライホイール用ＭＯ５ＦＥＴＩＩのタ
ーンオン時には遅延時間が変化せず、そのターンオフ時
には電流源５０１の電流値に応して遅延時間か変化する
ように動作させられるので、それらのターンオフのタイ
ミングを調整するのに都合かよい。

第６図は本発明の第３の実施例を示す具体的な回路構成
図である。本実施例は、第２の実施例と遅延時間制御信
号発生回路の構成か異なっている。

その他の部分は共通である。本実施例の遅延時間制御信
号発生回路１０２の構成において、３０１はインバータ
、３０２，３０３は容量、３０４３０５、　３０６．　
３０７は抵抗、３０８は容量、３０９は演算増幅器であ
る。演算増幅器３０９の非反転入力端子（＋）はグラン
ドへ接続され、その反転入力端子（−）は容量３０８を
通してその出力に接続されるとともに、一方で抵抗３０
６容量３０２を通してインバータ３０１の出カニ、もう
一方で抵抗３０７．容量３０３を通してタイミング判定
回路１０１の第２の比較器２０２の出力に接続される。

上記において、インバータ３０１の入力はタイミング判
定回路１０１の第１の比較器２０１に接続される。また
、抵抗３０６と容量３０２の接続点は抵抗３０４を通し
、抵抗３０７と容１３０３の接続点は抵抗３０５を通し
て、それぞれグランドへ接続される。これらの演算増幅
器３０９．容量３０８．抵抗３０６，３０７は、積分回
路を構成している。インバータ３０１はパルスの電位変
位を反転して上記積分回路に負方向の電圧を入力するた
めのものであり、容量３０２゜３０３は直流成分をカッ
トするためのものであり、抵抗３０４，３０５はグラン
ドレヘルにバイアスするためのものである。

このように構成した第３の実施例においては、タイミン
グ判定回路１０１からのパルス信号により、正方向また
は負方向の電圧が上記積分回路に印加され、それに応じ
て積分回路の出力か減少または増大する。こうして第１
の実施例と同様に遅延時間調整信号が遅延回路１０３へ
出力される。

従って、本実施例も第１の実施例と同様に動作させるこ
とかできる。

なお、本発明は、以上の実施例に限らず、第１の実施例
に示した基本回路構成をもとに種々の回路を構成するこ
とが可能であり、本発明はその主旨に沿って種々に応用
され、種々の実施態様を取り得るものである。

［発明の効果］ 以上の説明で明らかなように、本発明の整流回路によれ
ば、ＭＯＳＦＥＴのターンオフのタイミングを判定して
、ボディダイオニドに電流を流さず、かつチャネルに逆
方向電流を流さないように、ＭＯＳＦＥＴのターンオフ
のタイミングを適正に調整することかできるので、リカ
バリー損失や逆方向のチャネル電流による損失が発生し
ないＭＯＳＦＥＴによる同期整流回路を提供することが
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す基本構成図、第２
図（ａ）、（ｂ）、（ｃ）、（ｄ）は上記第１の実施例
の動作説明図、第３図は本発明の第２の実施例を示す具
体的な回路構成図、第４図は上記第２の実施例における
比較器の回路図、第５図は上記第２の実施例における遅
延回路の回路図、第６図は本発明の第３の実施例を示す
具体的な回路構成図、第７図、第８図、第９図はスイッ
チング電源の従来例を示す回路構成図、第１０図、第１
１図、第１２図は上記各従来例の動作波形図である。 １・・・主スイツチ制御回路、２・・・主スイツチ駆動
回路、３・・・主スイッチ、４・・・入力電圧源、５・
・・トランス、６・・・整流回路、７・・・平滑回路、
８・・・負荷、１０・・整流用ＭＯＳＦＥＴ、１１・・
フライホイール用ＭＯ５ＦＥＴ、１２・・・整流用ＭＯ
５ＦＥＴのボディタイオード、１３・・・フライホイー
ル用ＭＯＳＦＥＴのボディタイオード、６０・・・整流
用ＭＯＳＦＥＴ制御部、６１・・・フライホイール用Ｍ
ＯＳＦＥＴ制御部、１０１・・・タイミング判定回路、
１０２・・・遅延時間制御信号発生回路、１０３・・・
遅延回路、１０４・・・駆動回路、１１０・・・カップ
リング回路、１１１・・・インバータ。

Claims (1)

【特許請求の範囲】
1. （１）入力電圧を主スイッチによりスイッチングして高
   周波に変換し、該高周波をトランスにより電圧変換した
   後、整流回路により直流に変換して出力する電源におけ
   る該整流回路であって、整流素子としてのＭＯＳＦＥＴ
   と、 前記主スイッチの駆動信号を受け、その駆動信号からの
   遅延時間を制御信号で可変する遅延回路と、 前記遅延回路の出力により前記ＭＯＳＦＥＴを駆動する
   駆動回路と、 前記ＭＯＳＦＥＴのゲート電圧とドレイン電圧を検出し
   て該ＭＯＳＦＥＴのターンオフのタイミングが適正かま
   たは早いかまたは遅いかを判定する回路と、 前記判定する回路の判定の出力を受け、前記ターンオフ
   のタイミングが適正になる方向に前記遅延回路の遅延時
   間を調整する前記制御信号を作成する回路と、 を具備することを特徴とする整流回路。