JPH04127572A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPH04127572A JPH04127572A JP24712090A JP24712090A JPH04127572A JP H04127572 A JPH04127572 A JP H04127572A JP 24712090 A JP24712090 A JP 24712090A JP 24712090 A JP24712090 A JP 24712090A JP H04127572 A JPH04127572 A JP H04127572A
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は宇宙及び原子炉、さらには医療用向けに用いら
れる半導体集積回路を構成するＭＯＳトランジスタに関
する。
れる半導体集積回路を構成するＭＯＳトランジスタに関
する。
民布用部品及び産業用部品として用いられる半導体装置
の多くでは、ＬＯＧＯ８（ローカル オキシデーション
オブ シリコン： Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌｉｃｏｎ）法を用いて素子分離領域を形
成している。これに対して、放射線環境下において用い
られる半導体素子は、特開昭６０〜６３４２５号公報に
記載のように、ＭｏＳトランジスタやバイポーラトラン
ジスタの素子を分離する領域自体を２暦絶縁膜構造とす
ることにより、酸化膜中に蓄積する固定正電荷量の低減
化が図られてきた。また、ＣＭＯ８集積回路において、
素子分離領域直下の不純物層の極性反転を防止するため
に、特開昭６０−２０６０４０号に記載されているよう
に溝形素子分離構造の応用が示されていた。
の多くでは、ＬＯＧＯ８（ローカル オキシデーション
オブ シリコン： Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌｉｃｏｎ）法を用いて素子分離領域を形
成している。これに対して、放射線環境下において用い
られる半導体素子は、特開昭６０〜６３４２５号公報に
記載のように、ＭｏＳトランジスタやバイポーラトラン
ジスタの素子を分離する領域自体を２暦絶縁膜構造とす
ることにより、酸化膜中に蓄積する固定正電荷量の低減
化が図られてきた。また、ＣＭＯ８集積回路において、
素子分離領域直下の不純物層の極性反転を防止するため
に、特開昭６０−２０６０４０号に記載されているよう
に溝形素子分離構造の応用が示されていた。
ＭＯＳトランジスタに電離性放射線が照射されると、シ
リコン基板表面の酸化膜中において電子・正孔対が発生
し、この中でも正孔が正電荷として蓄積し、ＭＯ５構造
のしきい値電圧の変動原因となる。特に３００ｎｍ以上
の比較的厚い酸化膜から構成される素子分離領域では、
正電荷の蓄積量も多く素子の動作に重大な影響を与える
ことが知られている。例えば、アイ・イー・イー・イー
トランザクション オン ニュークリア サイエンス
第Ｎ５−３６巻 第２２０５頁から第２２１１頁（ＴＥ
ＥＥ ＴｒａｎＳａｃｔｉｏｎ ｏｎ Ｎｕｃｌｅａｒ
５ｃｉＣｎｃｅ ｖｏｌ。 Ｎ５−３６ ｐｐ、２２０５−２２１１．１９８９）に
掲載されているように、従来のＬＯＧＯ３酸化膜法によ
り形成された素子分離領域を有するＭＯＳトランジスタ
では、電離性放射線照射により素子分離領域直下のしき
い値電圧変動に伴いリーク電流が発生する。また、ＬＯ
ＧＯ３酸化膜の周辺領域、特にゲート電極直下のエツジ
領域において、ソース端子・ドレイン端子間にリーク電
流が発生する。 上記、従来の耐放射線素子技術は、民生用部品及び産業
用部品において用いられているＬＯＧＯ８酸化膜分離法
を用いずに独自の素子分離法を用いているために、半導
体素子形成工程の複雑化を招くとともに素子設計のパタ
ーンが異なるために新たな回路設計が必要になるという
問題点があった。また、この従来技術では、放射線照射
により発生する素子分離領域直下のリーク電流成分の抑
制が図られていたものの、ｎ Ｍ ＯＳ トランジスタ
において放射線照射により発生するソース電極とドレイ
ン電極間のリーク電流経路の防止は図られていなかった
。 本発明の目的は、民生用部品及び産業用部品において普
及しているＬＯＧＯ８酸化膜を用いた素子分離構造を基
本に、放射線照射により発生する素子間リーク電流及び
ｎＭＯＳトランジスタ内リーク電流の発生を防止するこ
とにある。
リコン基板表面の酸化膜中において電子・正孔対が発生
し、この中でも正孔が正電荷として蓄積し、ＭＯ５構造
のしきい値電圧の変動原因となる。特に３００ｎｍ以上
の比較的厚い酸化膜から構成される素子分離領域では、
正電荷の蓄積量も多く素子の動作に重大な影響を与える
ことが知られている。例えば、アイ・イー・イー・イー
トランザクション オン ニュークリア サイエンス
第Ｎ５−３６巻 第２２０５頁から第２２１１頁（ＴＥ
ＥＥ ＴｒａｎＳａｃｔｉｏｎ ｏｎ Ｎｕｃｌｅａｒ
５ｃｉＣｎｃｅ ｖｏｌ。 Ｎ５−３６ ｐｐ、２２０５−２２１１．１９８９）に
掲載されているように、従来のＬＯＧＯ３酸化膜法によ
り形成された素子分離領域を有するＭＯＳトランジスタ
では、電離性放射線照射により素子分離領域直下のしき
い値電圧変動に伴いリーク電流が発生する。また、ＬＯ
ＧＯ３酸化膜の周辺領域、特にゲート電極直下のエツジ
領域において、ソース端子・ドレイン端子間にリーク電
流が発生する。 上記、従来の耐放射線素子技術は、民生用部品及び産業
用部品において用いられているＬＯＧＯ８酸化膜分離法
を用いずに独自の素子分離法を用いているために、半導
体素子形成工程の複雑化を招くとともに素子設計のパタ
ーンが異なるために新たな回路設計が必要になるという
問題点があった。また、この従来技術では、放射線照射
により発生する素子分離領域直下のリーク電流成分の抑
制が図られていたものの、ｎ Ｍ ＯＳ トランジスタ
において放射線照射により発生するソース電極とドレイ
ン電極間のリーク電流経路の防止は図られていなかった
。 本発明の目的は、民生用部品及び産業用部品において普
及しているＬＯＧＯ８酸化膜を用いた素子分離構造を基
本に、放射線照射により発生する素子間リーク電流及び
ｎＭＯＳトランジスタ内リーク電流の発生を防止するこ
とにある。
上記目的を達成するために、従来のＬＯＧＯ３酸化膜を
用い、その周辺領域において溝形の素子分離領域を形成
し、第１図のように、ゲート電極４直下のＬＯＧＯ８酸
化膜２のエツジ領域を含む形で溝を形成した。溝の深さ
は、ソース、ドレイン両領域を形成するｎ形不純物暦の
不純物拡散の深さよりも深く、その表面を５０ｎｍ以下
の熱酸化膜９により覆う。溝の中にはＣＶＤ法により形
成された多結晶シリコン層７が充填されている。 多結晶シリコン層７とゲート電極４の間には、３０ｎｍ
以下の酸化膜１０が形成されている。
用い、その周辺領域において溝形の素子分離領域を形成
し、第１図のように、ゲート電極４直下のＬＯＧＯ８酸
化膜２のエツジ領域を含む形で溝を形成した。溝の深さ
は、ソース、ドレイン両領域を形成するｎ形不純物暦の
不純物拡散の深さよりも深く、その表面を５０ｎｍ以下
の熱酸化膜９により覆う。溝の中にはＣＶＤ法により形
成された多結晶シリコン層７が充填されている。 多結晶シリコン層７とゲート電極４の間には、３０ｎｍ
以下の酸化膜１０が形成されている。
ゲート電極４に正電圧（例えば５Ｖ）が印加された状態
で電離性放射線が照射されると、ゲート電極４直下の酸
化膜中には、ゲート電極４側からシリコン基板１側に電
界がかかり、放射線照射により発生した正孔がシリコン
基板１近傍の酸化膜中に蓄積する。ＬＯＧＯ３酸化膜で
は１０’ｒａｄ照射時にはＰ形シリコン基板表面の反転
が生じるものの、溝構造部では、溝内部を構成する多結
晶シリコン暦７とゲート電極４の間の酸化膜１０の厚さ
が薄く、多結晶シリコン層７に含まれる不純物の濃度が
高いために、多結晶シリコン層７表面の極性反転は生じ
ない。たとえ、多結晶シリコンＮ７表面の極性反転が生
じたとしても、溝内部の多結晶シリコン層７とシリコン
基板１は酸化膜により分離されているために、ソース・
ドレイン間のリーク電流の発生は防止される。 また、溝内部の多結晶シリコン層とシリコン基板は常に
同電位であるために、その間にある酸化膜中に蓄積する
正電荷量は少なくなる。このため、溝側面に接するｐ形
シリコン基板表面の極性反転も避けられる。
で電離性放射線が照射されると、ゲート電極４直下の酸
化膜中には、ゲート電極４側からシリコン基板１側に電
界がかかり、放射線照射により発生した正孔がシリコン
基板１近傍の酸化膜中に蓄積する。ＬＯＧＯ３酸化膜で
は１０’ｒａｄ照射時にはＰ形シリコン基板表面の反転
が生じるものの、溝構造部では、溝内部を構成する多結
晶シリコン暦７とゲート電極４の間の酸化膜１０の厚さ
が薄く、多結晶シリコン層７に含まれる不純物の濃度が
高いために、多結晶シリコン層７表面の極性反転は生じ
ない。たとえ、多結晶シリコンＮ７表面の極性反転が生
じたとしても、溝内部の多結晶シリコン層７とシリコン
基板１は酸化膜により分離されているために、ソース・
ドレイン間のリーク電流の発生は防止される。 また、溝内部の多結晶シリコン層とシリコン基板は常に
同電位であるために、その間にある酸化膜中に蓄積する
正電荷量は少なくなる。このため、溝側面に接するｐ形
シリコン基板表面の極性反転も避けられる。
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明の第１の実施例による半導体装置の断面
構造図である。ｐ形シリコン基板１上に形成されたＬＯ
ＧＯ８酸化膜２の周辺領域に溝を形成し、その直下にｐ
形不純物高濃度層８を形成する。溝の周囲は、２５ｎｍ
の膜厚を有する酸化膜９で覆われ、溝の内部は多結晶シ
リコン層７で埋められている。多結晶シリコン層７上に
は、酸化膜１０を形成し、溝領域及びゲート酸化膜３上
にゲート電極となる多結晶シリコン層４を形成した。 第２図は第１図に示した半導体装置の平面レイアウトパ
ターンを示す。本レイアウトパターンは繰返しパターン
の１例である。ｎＭＯＳトランジスタ形成領域に関し、
４本のトランジスタパターンにより、本実施例の主要部
を示しているが、ｎＭＯＳトランジスタであれば本パタ
ーンにのみ限定されるものではない。ＬＯＧＯ８酸化膜
領域を決定するマスクパターン１１に対してゲート電極
パターン１２を形成する。溝形成パターン１３は、ゲー
ト電極パターン１２がＬＯＧＯＳマスクパターン１１を
横切る領域を含むように形成した６水平面パターンでは
、溝形成パターン１３がＬＯＧ○Ｓマスクパターン１】
の周囲全面を覆っていないが１周囲全面を覆っても問題
はない。 第３図は、上記第１の実施例の半導体装置の製造方法を
示す。 まず、ｎＭＯｓトランジスタ領域となるｐ形シリコン基
板（またはｐ形つェル領域）１を熱酸化法により酸化し
酸化膜１４を形成し、その上に化学蒸着法によりシリコ
ン窒化膜１５を形成した。ここで、第２図に示したＬＯ
ＧＯＳマスクパターン１２を用いてシリコン窒化膜１５
及び酸化膜１４をパターニングした。さらに、８５０℃
以上の温度条件で水素・酸素雰囲気中において酸化を行
い、厚さが５００ｎｍの酸化膜２を形成した［第３図（
ａ）］。 シリコン窒化膜１５を除去し、全面にホトレジスト層１
６を塗布した。ここで、第２図に示した溝形成パターン
によりホトレジスト層１６をパタニングした［第３図（
ｂ）］。ここで、溝の形成領域は、酸化膜２のエツジ領
域を含むようにした。 異方性エツチング法を用いて酸化膜２及びｐ形シリコン
基板１をエツチングした。ここで、溝の深さは１μｍと
した。続いて、イオン打ち込み法により溝直下のシリコ
ン基板１中にボロンを導入した［第３図（Ｃ）］。 ホトレジスト層１６を除去、洗浄後、８５０℃の水素・
酸素雰囲気中において酸化を行い、酸化膜９を形成した
。ここでは、酸化膜９の膜厚を２５ｎｍとなるように酸
化時間を調整した。その後。 多結晶シリコン暦１８を全面に堆積した［第３図（ｄ）
］。 その後、多結晶シリコン層１８中にボロンまたはリンを
拡散させる。続いて、等方性エツチング法により多結晶
シリコン層１８をエツチングし溝の内部にのみ多結晶シ
リコンを残す。洗浄により酸化膜１３を除去し、８５０
℃の水素・酸素雰囲気中において酸化を行い、ゲート酸
化膜３を形成した。この時、多結晶シリコン層７の表面
は約２５ｎｍの酸化膜１０が形成される。さらに、ゲー
ト電極となる多結晶シリコン層４を堆積し、ボロンまた
はリンのドーピングを行いパターニングした後、ソース
、ドレイン領域のためのイオン打ち込みを行い、ｎＭｏ
５トランジスタを形成した［第３図（ｅ）］。 なお、溝内部の多結晶シリコン層はトランジスタ領域外
において他の配線と接続され、Ｐ形シリコン基板と同じ
電位に保持される。このため、多結晶シリコン暦とＰ形
シリコン基板との間に電位差がなく、電離性放射線が照
射されても酸化膜９中における固定正電荷の発生が抑制
される。 本実施例において、酸化膜９及び酸化膜１０の膜厚が約
２５ｎｍになるように酸化時間を調整した。しかし、耐
放射線性は酸化膜厚が薄いほど高くなるため、酸化膜９
及び酸化膜１０の膜厚は１０〜３０ｎｍとすべきである
。このように、ＬＯＣＯ８構造を有したｎＭＯＳトラン
ジスタの製作工程に溝構造形成手法をつけ加えることに
より容易に耐放射線性の強化を図ることが可能になる。 第４図を用いて本発明の第２の実施例を説明する。第４
図は第１の実施例において溝構造から底部の酸化膜を除
去した構造になっている。 すなわち、ｐ形シリコン基板１の表面にＬＯＧ○Ｓ酸化
膜２を形成し、そのＬＯＧＯ８酸化膜２のエツジ領域を
含むように溝領域を形成した。溝の内部に約２５ｎｍの
酸化膜９を形成した後、異方性エツチング法を用いて溝
構造底部の酸化膜を除去した。その後、多結晶シリコン
層１９を堆積した。多結晶シリコン層１９はボロンがド
ープされており、酸化膜３および酸化膜１０の形成と同
時に多結晶シリコン層１９中のボロンがｐ形シリコン基
板中に拡散し、高濃度ｐ形シリコン層８が形成される。 本実施例では、溝内部の多結晶シリコン層１９が直接ｐ
形シリコン基板１に接続しているために酸化膜９中に蓄
積する固定正電荷量が抑えられる。 さらに、多結晶シリコン層の電極形成領域の新設が避け
られ、従来工程との整合性が良好になる。 第５図を用いて本発明の第３の実施例を説明する。第５
図は、第１図に示した実施例おいて、多結晶シリコン層
７を堆積酸化膜２０に変更したものである。すなわち、
溝内部に酸化膜９を形成した後に、化学蒸着堆積法によ
り堆積酸化膜２０を堆積し、等方性エツチング法により
堆積酸化膜のエツチング及び平坦化を行う。その後、ゲ
ート酸化膜３を形成し、ゲート電極４並びにソース、ド
レイン領域の形成を行っている。 本実施例では、溝内部に堆積酸化膜２０が充填されてい
るために、ｐ形シリコン基板１とゲート電極４との間で
薄い酸化膜９と堆積酸化膜２０の２層構造が実現できて
いる。この２ＮＢ構造では、酸化膜９中に蓄積される固
定正電荷の発生が抑制され、ソース・ドレイン間のリー
ク電流発生の抑制が可能になる。
構造図である。ｐ形シリコン基板１上に形成されたＬＯ
ＧＯ８酸化膜２の周辺領域に溝を形成し、その直下にｐ
形不純物高濃度層８を形成する。溝の周囲は、２５ｎｍ
の膜厚を有する酸化膜９で覆われ、溝の内部は多結晶シ
リコン層７で埋められている。多結晶シリコン層７上に
は、酸化膜１０を形成し、溝領域及びゲート酸化膜３上
にゲート電極となる多結晶シリコン層４を形成した。 第２図は第１図に示した半導体装置の平面レイアウトパ
ターンを示す。本レイアウトパターンは繰返しパターン
の１例である。ｎＭＯＳトランジスタ形成領域に関し、
４本のトランジスタパターンにより、本実施例の主要部
を示しているが、ｎＭＯＳトランジスタであれば本パタ
ーンにのみ限定されるものではない。ＬＯＧＯ８酸化膜
領域を決定するマスクパターン１１に対してゲート電極
パターン１２を形成する。溝形成パターン１３は、ゲー
ト電極パターン１２がＬＯＧＯＳマスクパターン１１を
横切る領域を含むように形成した６水平面パターンでは
、溝形成パターン１３がＬＯＧ○Ｓマスクパターン１】
の周囲全面を覆っていないが１周囲全面を覆っても問題
はない。 第３図は、上記第１の実施例の半導体装置の製造方法を
示す。 まず、ｎＭＯｓトランジスタ領域となるｐ形シリコン基
板（またはｐ形つェル領域）１を熱酸化法により酸化し
酸化膜１４を形成し、その上に化学蒸着法によりシリコ
ン窒化膜１５を形成した。ここで、第２図に示したＬＯ
ＧＯＳマスクパターン１２を用いてシリコン窒化膜１５
及び酸化膜１４をパターニングした。さらに、８５０℃
以上の温度条件で水素・酸素雰囲気中において酸化を行
い、厚さが５００ｎｍの酸化膜２を形成した［第３図（
ａ）］。 シリコン窒化膜１５を除去し、全面にホトレジスト層１
６を塗布した。ここで、第２図に示した溝形成パターン
によりホトレジスト層１６をパタニングした［第３図（
ｂ）］。ここで、溝の形成領域は、酸化膜２のエツジ領
域を含むようにした。 異方性エツチング法を用いて酸化膜２及びｐ形シリコン
基板１をエツチングした。ここで、溝の深さは１μｍと
した。続いて、イオン打ち込み法により溝直下のシリコ
ン基板１中にボロンを導入した［第３図（Ｃ）］。 ホトレジスト層１６を除去、洗浄後、８５０℃の水素・
酸素雰囲気中において酸化を行い、酸化膜９を形成した
。ここでは、酸化膜９の膜厚を２５ｎｍとなるように酸
化時間を調整した。その後。 多結晶シリコン暦１８を全面に堆積した［第３図（ｄ）
］。 その後、多結晶シリコン層１８中にボロンまたはリンを
拡散させる。続いて、等方性エツチング法により多結晶
シリコン層１８をエツチングし溝の内部にのみ多結晶シ
リコンを残す。洗浄により酸化膜１３を除去し、８５０
℃の水素・酸素雰囲気中において酸化を行い、ゲート酸
化膜３を形成した。この時、多結晶シリコン層７の表面
は約２５ｎｍの酸化膜１０が形成される。さらに、ゲー
ト電極となる多結晶シリコン層４を堆積し、ボロンまた
はリンのドーピングを行いパターニングした後、ソース
、ドレイン領域のためのイオン打ち込みを行い、ｎＭｏ
５トランジスタを形成した［第３図（ｅ）］。 なお、溝内部の多結晶シリコン層はトランジスタ領域外
において他の配線と接続され、Ｐ形シリコン基板と同じ
電位に保持される。このため、多結晶シリコン暦とＰ形
シリコン基板との間に電位差がなく、電離性放射線が照
射されても酸化膜９中における固定正電荷の発生が抑制
される。 本実施例において、酸化膜９及び酸化膜１０の膜厚が約
２５ｎｍになるように酸化時間を調整した。しかし、耐
放射線性は酸化膜厚が薄いほど高くなるため、酸化膜９
及び酸化膜１０の膜厚は１０〜３０ｎｍとすべきである
。このように、ＬＯＣＯ８構造を有したｎＭＯＳトラン
ジスタの製作工程に溝構造形成手法をつけ加えることに
より容易に耐放射線性の強化を図ることが可能になる。 第４図を用いて本発明の第２の実施例を説明する。第４
図は第１の実施例において溝構造から底部の酸化膜を除
去した構造になっている。 すなわち、ｐ形シリコン基板１の表面にＬＯＧ○Ｓ酸化
膜２を形成し、そのＬＯＧＯ８酸化膜２のエツジ領域を
含むように溝領域を形成した。溝の内部に約２５ｎｍの
酸化膜９を形成した後、異方性エツチング法を用いて溝
構造底部の酸化膜を除去した。その後、多結晶シリコン
層１９を堆積した。多結晶シリコン層１９はボロンがド
ープされており、酸化膜３および酸化膜１０の形成と同
時に多結晶シリコン層１９中のボロンがｐ形シリコン基
板中に拡散し、高濃度ｐ形シリコン層８が形成される。 本実施例では、溝内部の多結晶シリコン層１９が直接ｐ
形シリコン基板１に接続しているために酸化膜９中に蓄
積する固定正電荷量が抑えられる。 さらに、多結晶シリコン層の電極形成領域の新設が避け
られ、従来工程との整合性が良好になる。 第５図を用いて本発明の第３の実施例を説明する。第５
図は、第１図に示した実施例おいて、多結晶シリコン層
７を堆積酸化膜２０に変更したものである。すなわち、
溝内部に酸化膜９を形成した後に、化学蒸着堆積法によ
り堆積酸化膜２０を堆積し、等方性エツチング法により
堆積酸化膜のエツチング及び平坦化を行う。その後、ゲ
ート酸化膜３を形成し、ゲート電極４並びにソース、ド
レイン領域の形成を行っている。 本実施例では、溝内部に堆積酸化膜２０が充填されてい
るために、ｐ形シリコン基板１とゲート電極４との間で
薄い酸化膜９と堆積酸化膜２０の２層構造が実現できて
いる。この２ＮＢ構造では、酸化膜９中に蓄積される固
定正電荷の発生が抑制され、ソース・ドレイン間のリー
ク電流発生の抑制が可能になる。
本発明では、ソース・ドレイン間のリーク電流発生の原
因となっていたｎＭＯＳトランジスタのゲート電極直下
のＬＯＧＯＳ酸化膜が取り除かれ、多結晶シリコン層ま
たは堆積酸化膜及び薄い酸化膜による溝構造を実現して
いる。特に、従来の溝構造のアイソレーションとは異な
り、例えばＣＭＯ８構造のウェル領域の分離を行うほど
の深い溝（３〜５μｍ）は形成せず、ソース・ドレイン
を構成するｎ形不純物領域の接合の深さよりも深い程度
（１〜２μｍ）であるため、溝内部の酸化や充填が簡便
である。この溝構造により、ｎ Ｍ ＯＳトランジスタ
近傍においては、熱酸化により形成される厚い酸化膜が
存在せず、酸化膜中における正電荷の蓄積が抑制されト
ランジスタ間のリーク電流が低減化され、加えて、トラ
ンジスタ内のソース・ドレイン間のリーク電流発生が抑
制された。 さらに、ｎＭＯＳトランジスタ周辺を溝構造により分離
しているため、低電力化に向はゲート幅を精度よく決定
できるとともに、ＣＭＯ８ＬＳＩ化時におけるラッチア
ップ耐量が増加している。また、溝内部の多結晶シリコ
ン暦をグランド配線として活用することも可能となった
。
因となっていたｎＭＯＳトランジスタのゲート電極直下
のＬＯＧＯＳ酸化膜が取り除かれ、多結晶シリコン層ま
たは堆積酸化膜及び薄い酸化膜による溝構造を実現して
いる。特に、従来の溝構造のアイソレーションとは異な
り、例えばＣＭＯ８構造のウェル領域の分離を行うほど
の深い溝（３〜５μｍ）は形成せず、ソース・ドレイン
を構成するｎ形不純物領域の接合の深さよりも深い程度
（１〜２μｍ）であるため、溝内部の酸化や充填が簡便
である。この溝構造により、ｎ Ｍ ＯＳトランジスタ
近傍においては、熱酸化により形成される厚い酸化膜が
存在せず、酸化膜中における正電荷の蓄積が抑制されト
ランジスタ間のリーク電流が低減化され、加えて、トラ
ンジスタ内のソース・ドレイン間のリーク電流発生が抑
制された。 さらに、ｎＭＯＳトランジスタ周辺を溝構造により分離
しているため、低電力化に向はゲート幅を精度よく決定
できるとともに、ＣＭＯ８ＬＳＩ化時におけるラッチア
ップ耐量が増加している。また、溝内部の多結晶シリコ
ン暦をグランド配線として活用することも可能となった
。
第１図は本発明の第１の実施例を示すＭＯＳトランジス
タ要部の断面構造図、第２図は本発明の第１の実施例の
ＭＯＳトランジスタ要部の平面パターン図、第３図は本
発明の第１の実施例の製造工程を示す断面図、第４図は
本発明の第２の実施例を示すＭＯＳトランジスタ要部の
断面構造図、第５図は本発明の第３の実施例を示すＭＯ
Ｓトランジスタ要部の断面構造図である。 符号の説明 １・・・Ｐ形シリコン基板、２・・・ＬＯＧＯ３酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極用多結晶
シリコン層、５．６・・・絶縁膜、７．１８．１９・・
・多結晶シリコン層、８・・・高濃度ｐ形不純物層、９
，１０．１４・・・酸化膜、１１・・・ＬＯＣＯ８領域
マスクパターン、１２・・・ゲート電極マスクパターン
、１３・・・溝分離領域マスクパターン、１５・・・シ
リコン窒化膜、１６・・・ホトレジスト、１７・・・ボ
ロンイオン、２ｏ・・・堆積酸化膜
タ要部の断面構造図、第２図は本発明の第１の実施例の
ＭＯＳトランジスタ要部の平面パターン図、第３図は本
発明の第１の実施例の製造工程を示す断面図、第４図は
本発明の第２の実施例を示すＭＯＳトランジスタ要部の
断面構造図、第５図は本発明の第３の実施例を示すＭＯ
Ｓトランジスタ要部の断面構造図である。 符号の説明 １・・・Ｐ形シリコン基板、２・・・ＬＯＧＯ３酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極用多結晶
シリコン層、５．６・・・絶縁膜、７．１８．１９・・
・多結晶シリコン層、８・・・高濃度ｐ形不純物層、９
，１０．１４・・・酸化膜、１１・・・ＬＯＣＯ８領域
マスクパターン、１２・・・ゲート電極マスクパターン
、１３・・・溝分離領域マスクパターン、１５・・・シ
リコン窒化膜、１６・・・ホトレジスト、１７・・・ボ
ロンイオン、２ｏ・・・堆積酸化膜
Claims (1)
- 【特許請求の範囲】 １、ｎＭＯＳトランジスタのゲート酸化膜となる第１の
酸化膜と、素子分離領域となる第２の酸化膜とを有し、
ゲート電極直下の第１の酸化膜と第２の酸化膜の接線を
含む領域にシリコン基板の主面から該基板内に堀込まれ
た溝と該溝の内面に形成された第３の酸化膜と、該溝の
内部に充填された導電材料と、該導電材料と該ゲート電
極の間に形成された第４の酸化膜を有することを特徴と
するＭＯＳトランジスタ。 ２、特許請求の範囲第１項記載のトランジスタにおいて
、溝の底部近傍が開口され、該溝の内部に充填された導
電材料と基板が電気的に接続されたことを特徴とするＭ
ＯＳトランジスタ。 ３、特許請求の範囲第１項記載のトランジスタにおいて
、第３の酸化膜及び第４の酸化膜の膜厚を１０〜３０ｎ
ｍとしたことを特徴とするＭＯＳトランジスタ。 ４、ｎＭＯＳトランジスタのゲート酸化膜となる第１の
酸化膜と、素子分離領域となる第２の酸化膜とを有し、
ゲート電極直下の第１の酸化膜と第２の酸化膜の接線を
含む領域にシリコン基板の主面から該基板内に堀込まれ
た溝と該溝の内面に形成された第３の酸化膜と、該溝の
内部に充填された第５の酸化膜を有することを特徴とす
るＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24712090A JPH04127572A (ja) | 1990-09-19 | 1990-09-19 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24712090A JPH04127572A (ja) | 1990-09-19 | 1990-09-19 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127572A true JPH04127572A (ja) | 1992-04-28 |
Family
ID=17158733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24712090A Pending JPH04127572A (ja) | 1990-09-19 | 1990-09-19 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017063074A (ja) * | 2015-09-24 | 2017-03-30 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1990
- 1990-09-19 JP JP24712090A patent/JPH04127572A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017063074A (ja) * | 2015-09-24 | 2017-03-30 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
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