JPH04125862A - データセパレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＦＤＤ　Ｃフロッピーディスク装置）から
のり−ドデータ信号をデータパルスとクロックパルスに
分離するウィンドウ信号を発生するＦＤＤ用データセパ
レータに関する。

［従来の技術］ 一般に、ＦＤＣ（フロッピーディスクコントローラ）で
はＦＤＤから送られて来るＭＦＭ記録方式のリードデー
タ信号をクロックパルスとデータパルスに分離する為に
、リードデータ信号の周波数変化に追従するウィンドウ
信号を発生するＦＤＤ用データセパレータを必要とする
。

このデータセパレータは一般にアナログＶＦＯ（可変周
波数発生器）を用いてウィンドウ信号を発生させるが、
このアナログＶＦＯデータセパレータは、温度によって
フィルタ特性が変わるなどの外部環境の＃響を受は易く
、外付は部品（抵抗、コンデンサ）を必要とする竿の欠
点があった。

そこで、近年、論理回路のみで構成したデジタルＶＦＯ
データセパレータが知られている。

この種のデータセパレータは第８図に示す如く、位相比
較回路ｌ、バイアス発生回路２、デジタルＶＦＯ３、デ
ータセパレート回路４を有し、リードデータ信号の周波
数変化に追従するウィンドウ信号を発生させる為に、位
相比較回路ｌは第９図に示す如くウィンドウ信号の半周
期の中心と、リードデータ信号との位相差を検出し、こ
の位相差でバイアス発生回路２のバイアス値を変化させ
、このバイアス値をもってデジタルＶＦＯ３の発振周波
数を制御し、このデジタルＶＦＯ３の出力をウィンドウ
信号として位相比較回路１にフィードバックするＰＬＬ
構成となっている。

このように構成されたデータセパレータにおいては、デ
ジタルＶＦＯ３の発振周波数を制御することより、リー
ドデータ信号にロック（同＊）　した正確なウィンドウ
信号が得られる。

ところで、ＦＤＤで一般に使用されているシフトセクタ
方式のフォーマットでは、第１０図に示す如＜ＩＤフィ
ールド、データフィールドの先頭にそれぞれシンク（Ｓ
ＹＮＣ）フィールドがあり、このシンクフィールドは“
ＯＯ”データで構成されている為、クロックパルスのみ
で等間隔（３，５４ンチ２ＤＤ、ＭＦＭ記録方式では４
ＵＳ）のパルス列となる。このため、前後パルスからの
干渉が等しくなり、それらの合成波形のピーク部分にお
いてはピークシフトと呼ばれる“ずれ”は生じない、し
たがって、このシンタフイールドのパルス列にロックさ
せれば、すばやくコックインし、正確なウィンド９＠号
が得られる。

［発明が解決しようとする課Ｎ］ このようにウィンドウ信号をシンクフィールドのパルス
列にロックさせれば、ウィンドウ信号をリードデータ信
号に対して迅速に追従させることが可能となるが、従来
においてはそれ以Ｅの高速追従までも期待できるもので
はなかった。

この原因は、リードデータ信号とウィンドウ信号との位
相差のみによってデジタルＶＦＯの発振周波数を制御す
ることにあると考えられる。

してみれば、リードデータ信号のうちシンクフィールド
の期間内において、リードデータ信号とウィンドウ信号
との位相差の他に、リードデータ信号の周期をも考慮し
てデジタルＶＦＯの発振周波数を制御できれば、ウィン
ドウ信号の高速追従が可能となることは明らかである。

この発明の課題は、リードデータ信号のうちシンクフィ
ールドの期間内において、リードデータ信号とウィンド
ウ信号との位相差の他に、リードデータ信号の周期をも
考慮してデジタルＶＦＯの発振周波数を制御できるよう
にすることにある。

［！Ｉｉを解決するための手段Ｊ この発明の手段は次の通りである。

（１）、デジタルｖＦＯはＦＤＤからのリードデータ信
号をデータパルスとクロックパルスに分離する為のウィ
ンドウ信号を発生する。

（２）、位相比較回路はＦＤＤから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号とウィンドウ信号との位相差を比較す
る。

（３）、周期測定回路はＦＤＤから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号の周期を測定する。

（０、制御回路は前記位相比較回路および周期測定回路
の出力結果から前記デジタルＶＦＯに入力される入力値
を補正することによりデジタルＶＦＯから出力されるウ
ィンドウ信号の発振周波数を制御する。

［作　用］ この発明の手段の作用は次の通りである。

いま、ＦＤＤから送られて来るＭＦＭ記録方式のリード
データ信号のうちシンクフィールドの期間内において、
位相比較回路はＦＤＤからのり−ドデータとデジタルＶ
ＦＯからのウィンドウ信号との位相差を比較し、また周
期測定回路はリードデータ信号の周期を測定する。この
場合、位相比較および周期測定はウィンドウ信号の１周
期毎に夫々行われる。

しかして、制御回路は位相比較回路および周期測定回路
の出力結果から前記デジタルＶＦＯに入力される入力値
を補正することによりデジタルＶＦＯから出力されるウ
ィンドウ信号の発振周波数を制御する。

したがって、リードデータ信号のうちシンクフィールド
の期間内において、リードデータ信号とウィンドウ信号
との位相差の他に、リードデータ信号の周期をも考慮し
てデジタルＶＦＯの発振周波数を制御することができる
。

［実施例１ 以下、第１図〜第７図を参照して一実施例を説明する。

第１図はＦＤＤ用データセパレータのブロック構成図で
ある。

ＦＤＤ用データセパレータは発振器１１、同期回路１２
、高速追従回路１３、データセパレート回路１４を有し
、また、高速追従回路１３は位相比較回路１３−１、周
期測定回路１３−２、バイアス値発生回路１３−３、デ
ジタルＶＦＯ１３−４を有する構成となっている。

発振器１１は１６ＭＨｚの基本クロック信号ＣＬＫを発
振出力し、同期回路１２、位相比較回路１３−１、周期
測定回路１３−２、デジタルＶＦＯ１３−４、データセ
パレート回路１４に与える。

同期回路１２にはＦＤＤから送られて来るり−ドデータ
信号ＨＤが入力されており、このリードデータ信号ＨＤ
は基本クロック信号ＣＬＫに同期され、基本クロック１
周期（ｆｉ２．５ｎｓ）分の幅を持つパルス信号ＤＡＴ
Ａとして位相比較回路１３−１、周期測定回路１３−２
、データセパレート回路１４に与えられる。

位相比較回路１３−１はこのパルス信号ＤＡＴＡとデジ
タルＶＦＯ１３−４から出力されるウィンドや信号ＷＤ
の半周期の信号Ｑ４との位相比較を行い、その結果、パ
ルス信号ＤＡＴＡ、つまり、リードデータ信号ＨＤが遅
れ位相の場合にはローレベルの＋／−信号を出力し、進
み位相の場合にはハイレベルの＋／−信号を出力してバ
イアス値発生回路１３−３に与えると共に、演算制御信
号ＡＤＣＫを出力してバイアス値発生回路１３−３に与
える。

周期測定回路１３−２はパルス信号ＤＡＴＡが入力され
る毎にその周期を測定し、予め決められている基準周期
（４ｕｓ）との差分値を基本クロック１周期（８２，５
ｎｓ）を重みとする５ビツトデータＦＯ〜Ｆ４として出
力し、バイアス値発生回路１３−３に与える。

バイアス値発生回路１３−３は位相比較回路１３−１か
ら演算制御信号ＡＤＫＥが入力された時、位相比較回路
１３−１からの＋／−信号に応じて周期測定回路１３−
２の出力データＦＯ〜Ｆ４を補正してバイアス値ＤＯ〜
Ｄ４として出力し、デジタルＶＦＯ１３−４に与える。

この場合、バイアス値発生回路１３−３は位相比較回路
１３−１からの＋／−信号がローレベルの時、周期測定
回路１３−２の出力データＦＯ−Ｆ４にｒｌＪを加算し
、また＋／−信号がハイレベルの時、周期測定回路１３
−２の出力データＦＯ−Ｆ４からｒｌＪを減算すること
によってデータＦＯ〜Ｆ４の補正を行う。

デジタルＶＦＯ１３−４はロード付きバイナリカウンタ
等を有する構成で、その６ビー／　トＱＱ〜Ｑ５のうち
ビット出力Ｑ５はバイアス値発生回路１３−３からのバ
イアス値Ｄｏ”Ｄ４に応じた周波数のウィンドウ信号と
して出力し、またビット出力Ｑ４はウィンドウ信号の半
周期の信号（ウィンドウ半周期信号）として出力する。

ここで、ウィンドウ信号はデータセパレート回路１４等
に与えられ、またウィンドウ半周期信号Ｑ４はフィード
バック信号として同期回路１２に送られる。

なお、データセパレート回路１４は同期回路１２からの
パルス信号ＤＡＴＡをデジタルＶＦＯ１３−４からのウ
ィンドウ信号に基づいてデータパルスＤＰとクロックパ
ルスＣＰに分離するものである。

次に、本実施例の動作を第２図〜第７図を参照して説明
する。

いま、ＦＤＤから送られて来るリードデータ信号ＨＤの
うちそのシンクフィールドの期間内において、等間隔の
パルス列が送られて来たものとする。

この場合、リードデータ信号ＲＤは同期回路１２によっ
て基本クロック信号ＣＬＫに同期され、基本タロツク１
周期分の幅を持つパルス信号ＤＡＴＡとしてデータセパ
レート回路１４の他、位相比較回路１３−１、周期測定
回路１３−２にも送られる。

すると１位相比較回路１３−１は第２図のタイムチャー
トに示す如く動作する。

位相比較回路１３−１ではこのパルス信号ＤＡＴＡの立
ちＬがりとデジタルＶＦＯ１３−４から出力されるウィ
ンドウ半周期信号Ｑ４の立ち上がりとを比較し、それら
の位相比較を行う、その結果、第２図Ａに示す如く、パ
ルス信号ＤＡＴＡ（リードデータ信号ＲＤ）がウィンド
ウ半周期信号Ｑ４に対して遅れ位相の場合、位相比較回
路１３−１はその検出に同期して＋／−信号をローレベ
ルとし、またウィンド！半周期信号Ｑ４の立ち下がりに
同期してワンショットパルスの演算制御信号ＡＤＣＫを
出力する。

また、第２図Ｂに示す如く、パルス信号ＤＡＴＡがウィ
ンドウ半周期信号Ｑ４に対して進み位相の場合、位相比
較回路１３−１はその検出に同期して＋／−信号をハイ
レベルとし、またウィンドウ半周期信号ＱＪの立ち下が
りに同期してワンショットパルスの演算制御信号ＡＤＣ
Ｋを出力する。

なお、パルス信号ＤＡＴＡとウィンドウ半周期信号Ｑ４
との位相が同期している場合には演算制御信号ＡＤＣＫ
の出力は得られない（第２１ＮＧ参照）。

一方、周期測定回路１３−２は第３図のタイムチャート
に示す如く動作する。

周期測定回路１３−２はパルス信号ＤＡＴＡが来る毎に
その周期を測定し、基準周期との差を基本クロックＩＲ
期を重みとするデータＦｏ−Ｆ４を出力する。Ｎえば、
周期測定回路１３−２は測定周期が基準同期と等しい場
合（基準周期＝４ｕｓ）には、データＦＯ〜Ｆ４とし−
（ｒｏＯＨ（１６進表現、以下同じ）」を出力する。ま
た、第３図Ｂに示す如く、測定周期が基本周期に対して
基本クロック１周期分大きい場合（基本周期＋１　＝　
４　ｕ　ｓ　＋８２．５ｎ　ｓ）にはデータＦＯ〜Ｆ４
としてｒＱＩＨＪを出力する。逆に、第３図Ｃに示す如
く、測定周期から基準周期に対して基本タロツク１周期
分小さい場合（基準周期−１＝４ｕ　ｓ　−８２，５ｎ
　ｓ）には、データＦＯ〜Ｆ４としてｒｌＦＨＪを出力
する。

第４図は基準周期に対する差分値とそれに対応して出力
されるデータＦＯ〜Ｆ４との関係を示し、差分値「±０
」を中心に差分値ｒ−１５Ｊからｒ＋　１５Ｊまでの範
囲内におけるデータＦＯ〜Ｆ４の出力状態を示している
。

しかして、バイアス値発生回路１３−３は位相比較回路
１３−１からの＋／−信号および演算制御信号ＡＤＣＫ
に応じて周期測定回路１３−２の出力データＦＯ〜Ｆ４
に補正を加え、その値をバイアス値ＤＯ〜Ｄ４としてデ
ジタルＶＦＯ１３−４に与える。

第５図はバイアス値発生回路１３−３の動作を示したタ
イムチャートで、周期測定回路１３−２からデータＦＯ
〜Ｆ４としてｒｏｏＨＪが出力された場合を例に示して
いる。なお１周期測定回路１３−２からｒＯＯＨＪのデ
ータが出力されるのは、上述した如く、測定周期と基準
周期とが等しい場合である。

先ず、ウィンドウ半周期信号Ｑ４に対してパルス信号Ｄ
ＡＴＡが遅れ位相の場合、位相比較回路１３−１からの
＋／−信号はローレベルとなり。

位相比較回路１３−１からは演算制御信号ＡＤＣＫが出
力されるので、バイアス値発生回路１３−３は第５図Ａ
に示す如く、周期測定回路１３−２の出力値ｒＯＯＨＪ
を演算制御＠号ＡＤＣＫの出力タイミングに応答して「
＋１」し、その値「０ＩＨＪをバイアス値ＤＯ−Ｄ４と
してデジタルＶＦＯ１３−４に与える。

また、ウィンドウ半周期信号Ｑ４に対してパルス信号Ｄ
ＡＴＡが進み位相の場合、位相比較回路１３−１からの
＋／−信号はハイレベルとなり、位相比較回路１３−１
からは演算制御信号ＡＤＣＫが出力されるので、バイア
ス値発生回路１３−３は第５図Ｂに示す如く、周期測定
回路１３−２の出力値ｒＯＯＨＪを演算制御信号ＡＤＣ
Ｋの出力タイミングに応答してｒ−ＩＪＬ、その値「Ｆ
ＦＨＪをバイアス値ＤＯ〜Ｄ４としてデジタルＶＦＯ１
３−４に与エル。

なお、ウィンドウ半周期信号Ｑ４に対してパルス信号Ｄ
ＡＴＡの位相が同期している場合には位相比較回路１３
−１から演算制御信号ＡＤＣＫの出力は得られないので
、バイアス値発生回路１３−３は第５図Ｃに示す如く周
期測定回路１３−２の出力値ｒｏＯＨＪをそのままバイ
アス値Ｄｏ〜Ｄ４としてデジタルＶＦＯ１３−４に与え
る。

これによって、デジタルＶＦＯ１３−４はバイアス値発
生回路１３−３からのデータＤＯ−０４に応じた周波数
のウィンドウ信号を発生してデータセパレート回路１４
等に与えると共にウィンドウ半周期信号Ｑ４を発生して
位相比較回路１３−１にフィードバック信号として与え
る。

第６図および第７図はバイアス値ＤＯ〜Ｄ４としてｒｏ
　００００」を基準値として場合に、その変化量に応じ
て変遷するウィンドウ信号およびウィンドウ半周期信号
Ｑ４の出力状態を示し、第６図はバイアス値の変化量が
基準値に対してプラス「ｌＪずつ増加してゆく場合、第
７図はバイアス値の変化量が基準値に対してマイナスｒ
ｌＪずつ減少してゆく場合を示している。

ここで、ウィンドウ信号の基準周期（４ｕ　ｓ）はＩＢ
Ｍ）Ｉｚの基本クロー、り信号ＣＬＫに換算して６４ク
ロツクに相当し、したがってウィンドウ半周期信号Ｑ４
の１周期は３２クロツク、その繕周期は１６クロツクに
相当しているが、バイアス値の基準値に対する変化量に
応じてウィンドウ信号１周期内のクロック数は図示の如
く増減する。

この際、デジタルＶＦＯ１３−４はウィンドや＠号およ
びウィンドウ半周期信号Ｑ４のデユーティ比５０％をほ
ぼくずすことなく、バイアス値り。

〜Ｄ４の変化量に対して基本クロック１周期の精度でウ
ィンドウ信号およびウィンドウ半周期信号Ｑ４の周期（
クロック数）を増減させる。

この様に高速追従回路１３はリードデータ信号のうちシ
ンクフィールドの期間内において１周期毎に上述の動作
を繰り返す。

［１明の効果］ この発明は、リードデータ信号のうちシンクフィールド
の期間内において、リードデータ信号とウィンド？信号
との位相差の他に、リードデータ信号の周期をも考慮し
てデジタルＶＦＯの発振周波数を制御するようにしたか
ら、リードデータ信号に対してウィンドウ信号を高速に
追従させることが可能となる。

【図面の簡単な説明】

第１図〜第７図は実施例を示し、第１図はＦＤＤ用デー
タセパレータのブロック構成図、第２図は位相比較回路
１３−１の動作を説明する為のタイムチャート、第３図
は周期測定回路１３−２の動作を説明する為のタイムチ
ャート、第４図は周期測定回路１３−２において基準周
期に対する差分値と出力データＦＯ〜Ｆ４の関係を示し
た図。 第５図はバイアス値発生回路１３−３の動作を説明する
為のタイムチャート、Ｉ！６図はバイアス値がその基準
値に対して増加してゆくことにより変遷するウィンドウ
信号等の出力状態を示した図、！＠７図はバイアス値が
その基準値に対して減少してゆくことにより変遷するウ
ィンドウ信号等の出力状態を示した図、第８図〜第１θ
図は従来例を説明する為の図で、第８図は従来における
ＦＤＤ用データセパレータのブロック構成図、第９図は
リードデータ信号とウィンドウ信号との位相差を説明す
る為の図、第１０図はシンクフィールドを説明する為の
図である。 １１・・・・・・発振器、１２・・・・・・同期回路、
１３・・・・・・高速追従回路、１３−１・・・・・・
位相比較回路、１３−２・・・・・・周期測定回路、１
３−３・・・・・・バイアス値発生回路、１３−４・・
・・・・デジタルＶＦＯ１１４・・・・・・データセパ
レート回路。 特 許 出 願 人 カシオ計算機株式会社

Claims (1)

1. 【特許請求の範囲】 　ＦＤＤからのリードデータ信号をデータパルスとクロ
   ックパルスに分離する為のウィンドウ信号を発生するデ
   ジタルＶＦＯと、 前記リードデータ信号とウィンドウ信号との位相差を比
   較する位相比較回路と、 前記リードデータ信号の周期を測定する周期測定回路と
   、 前記位相比較回路および周期測定回路の出力結果から前
   記デジタルＶＦＯに入力される入力値を補正することに
   よりデジタルＶＦＯから出力されるウィンドウ信号の発
   振周波数を制御する制御回路と、 を具備し、前記リードデータ信号のうちシンクフィール
   ドの期間内において、前記ウィンドウ信号の発振周波数
   を制御するようにしたことを特徴とするＦＤＤ用データ
   セパレータ。