JPH04124928A - データ速度変換装置 - Google Patents
データ速度変換装置Info
- Publication number
- JPH04124928A JPH04124928A JP2246580A JP24658090A JPH04124928A JP H04124928 A JPH04124928 A JP H04124928A JP 2246580 A JP2246580 A JP 2246580A JP 24658090 A JP24658090 A JP 24658090A JP H04124928 A JPH04124928 A JP H04124928A
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- JP
- Japan
- Prior art keywords
- circuit
- interface
- signal
- data
- output
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は６４Ｋｂ ｉ ｔ／ｓ （ｂｐｓ）データをハ
イスピードデータに変換するデータ速度変換装置に関す
る。
イスピードデータに変換するデータ速度変換装置に関す
る。
従来、ＰＣＭ端局装置における６４Ｋｂ ｉ ｔ／Ｓデ
ータチャンネル盤は、２つの方法で多重盤が設計されて
いるため、２種類必要であった。多重盤は１，５４４Ｋ
ｂ ｉ ｔ／ｓインターフェイスをもつものと、２，０
４８Ｋｂ ｉ ｔ／ｓインターフェイスをもつものがあ
る。１，５４４Ｋｂｉｔ／Ｓインターフエイスの音声符
号則はＣＣＩＴＴＧ、７１１勧告のμ則を用い、２，０
４８Ｋｂｉｔ ／ ｓインターフェイスの音声符号則は
ＣＣＩＴＴＧ、７１１勧告のＡ則を用いている。μ則は
Ｏレベルの伝送ラインでのディジタル値を“１１１１１
１１１ ”としており、Ａ則はＯレベルの伝送ラインで
のディジタル値を０１０１０１０１″としている。した
がって、ディジタルデータの論理が１．５４４Ｋｂ ｉ
ｔ／ｓインターフェイス（７）多重盤と２，０４８Ｋ
ｂｉｔ／ｓインターフエイスの多重盤とでは異なるため
、６４Ｋｂｉｔ／ｓデータチヤンネル盤は第３図に示す
構成の１，５４４Ｋｂｉｔ／ｓインターフエイス用のも
のと、第４図に示す２，０４８Ｋｂ ｉ ｔ／ｓインタ
ーフェイス用のものとを別々に設計していた。
ータチャンネル盤は、２つの方法で多重盤が設計されて
いるため、２種類必要であった。多重盤は１，５４４Ｋ
ｂ ｉ ｔ／ｓインターフェイスをもつものと、２，０
４８Ｋｂ ｉ ｔ／ｓインターフェイスをもつものがあ
る。１，５４４Ｋｂｉｔ／Ｓインターフエイスの音声符
号則はＣＣＩＴＴＧ、７１１勧告のμ則を用い、２，０
４８Ｋｂｉｔ ／ ｓインターフェイスの音声符号則は
ＣＣＩＴＴＧ、７１１勧告のＡ則を用いている。μ則は
Ｏレベルの伝送ラインでのディジタル値を“１１１１１
１１１ ”としており、Ａ則はＯレベルの伝送ラインで
のディジタル値を０１０１０１０１″としている。した
がって、ディジタルデータの論理が１．５４４Ｋｂ ｉ
ｔ／ｓインターフェイス（７）多重盤と２，０４８Ｋ
ｂｉｔ／ｓインターフエイスの多重盤とでは異なるため
、６４Ｋｂｉｔ／ｓデータチヤンネル盤は第３図に示す
構成の１，５４４Ｋｂｉｔ／ｓインターフエイス用のも
のと、第４図に示す２，０４８Ｋｂ ｉ ｔ／ｓインタ
ーフェイス用のものとを別々に設計していた。
この従来の６４Ｋｂｉｔ／ｓデータチヤンネル盤、つま
りデータ速度変換装置では、６４Ｋｂ ｉ ｔ ／ ｓ
データを１，５４４Ｋｂｉｔ／ｓインターフエイスでの
多重化と２，０４８Ｋｂｉｔ／Ｓインターフエイスでの
多重化とで、同じ６４Ｋ ｂ ｉ ｔ ／ ｓのデータ
をハイスピードに多重変換するという同じ機能にも拘わ
らず、１，５４４Ｋ ｂ ｉ ｔ ／ ｓインターフェ
イス用及び２，０４８Ｋ ｂ ｉ ｔ ／ ｓインター
フェイス用の６４Ｋｂ ｉ ｔ／Ｓデータチャンネル盤
の２種類を使い分けなければならないという問題がある
。
りデータ速度変換装置では、６４Ｋｂ ｉ ｔ ／ ｓ
データを１，５４４Ｋｂｉｔ／ｓインターフエイスでの
多重化と２，０４８Ｋｂｉｔ／Ｓインターフエイスでの
多重化とで、同じ６４Ｋ ｂ ｉ ｔ ／ ｓのデータ
をハイスピードに多重変換するという同じ機能にも拘わ
らず、１，５４４Ｋ ｂ ｉ ｔ ／ ｓインターフェ
イス用及び２，０４８Ｋ ｂ ｉ ｔ ／ ｓインター
フェイス用の６４Ｋｂ ｉ ｔ／Ｓデータチャンネル盤
の２種類を使い分けなければならないという問題がある
。
本発明のデータ速度変換装置は、６４Ｋｂｐｓのデータ
を１，５４４ＫＨｚ及び２，０４８ＫＨ２の信号のいず
れかに変換する速度変換回路と、前記速度変換回路から
の出力信号を論理変換する排他的ノア回路と、外部から
入力されるタイミング信号によりゲートを開放するバッ
ファ回路と、前記排他的ノア回路の論理変換動作を制御
する制御回路とを備える。
を１，５４４ＫＨｚ及び２，０４８ＫＨ２の信号のいず
れかに変換する速度変換回路と、前記速度変換回路から
の出力信号を論理変換する排他的ノア回路と、外部から
入力されるタイミング信号によりゲートを開放するバッ
ファ回路と、前記排他的ノア回路の論理変換動作を制御
する制御回路とを備える。
また、前記制御回路を前記排他的ノア回路に接続された
オア回路と、このオア回路に論理ローレベル信号及び論
理ハイレベル信号を選択的に入力する接続回路とから構
成できる。
オア回路と、このオア回路に論理ローレベル信号及び論
理ハイレベル信号を選択的に入力する接続回路とから構
成できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例における６４Ｋｂ ｉｔ ／
ｓデータチャンネル盤である。６４ Ｋ ｂ ｉ ｔ
／Ｓデータは６４ Ｋ ｂ ｉ ｔ ／ ｓデータ入力
端子８からスピード（速度）変換回路１に入り、１，５
４４ＫＨｚの信号あるいは２，０４８ＫＨｚの信号に変
換される。１，５４４ＫＨｚと２，０４８ＫＨｚの切り
換えは、多重化を１，５４４Ｋｂｉｔ ／ ｓインター
フェイスで行うか、２，０４８Ｋｂ ｉ ｔ ／ ｓイ
ンターフェイスで行うかによって決まる。まず、１．５
４４Ｋｂ ｉ ｔ／ｓインターフェイスで使用する場合
を説明する。１．５４４Ｋｂ ｉ ｔ ／ ｓインター
フェイスの多重盤からのクロック１０は１，５４４ＫＨ
ｚのクロックをタイミング発生回路７に供給される。１
．５４４Ｋｂｉｔ ／ ｓインターフェイスの多重盤か
らのタイミング信号９は６４ Ｋ ｂ ｉ ｔ ／ ｓ
データチャンネル盤のチャンネルの位置の情報を含む１
，５４４ＫＨｚのクロックであり、８ビット幅、１２５
μｓの周期のタイミング信号がタイミング発生回路７及
びバッファ回路３に供給される。タイミング発生回路７
では、１，５４４ＫＨｚのクロックから分周クロックを
作り、分周クロックのタイミングでスピード変換回路１
において６４Ｋｂ ｉ ｔ／Ｓデータを１，５４４ＫＨ
ｚの信号にスピード変換し、排他的ノア回路（ＥＸＮＯ
Ｒ）２の入力部へ出力する。１．５４４Ｋｂ ｉ ｔ／
ｓインターフェイスで使用する場合は、制御回路を構成
するストラップ６をオープンにしておくことにより、抵
抗５の一方が＋５Ｖにプルアップされているため、オア
回路（ＯＲ＞４の出力は１゛となり、ＥＸＮＯＲ２の出
力はスピード変換回路１の出力がスルーで出力する。バ
ッファ回路３においてタミング信号９でゲートを開いた
時、６４Ｋｂ ｉ ｔ／Ｓデータチャンネル盤のチャン
ネルの位置の情報を含む離散ディジタル信号が１，５４
４Ｋｂｉｔ ／ ｓインターフェイスの多重盤へ送出さ
れる。
ｓデータチャンネル盤である。６４ Ｋ ｂ ｉ ｔ
／Ｓデータは６４ Ｋ ｂ ｉ ｔ ／ ｓデータ入力
端子８からスピード（速度）変換回路１に入り、１，５
４４ＫＨｚの信号あるいは２，０４８ＫＨｚの信号に変
換される。１，５４４ＫＨｚと２，０４８ＫＨｚの切り
換えは、多重化を１，５４４Ｋｂｉｔ ／ ｓインター
フェイスで行うか、２，０４８Ｋｂ ｉ ｔ ／ ｓイ
ンターフェイスで行うかによって決まる。まず、１．５
４４Ｋｂ ｉ ｔ／ｓインターフェイスで使用する場合
を説明する。１．５４４Ｋｂ ｉ ｔ ／ ｓインター
フェイスの多重盤からのクロック１０は１，５４４ＫＨ
ｚのクロックをタイミング発生回路７に供給される。１
．５４４Ｋｂｉｔ ／ ｓインターフェイスの多重盤か
らのタイミング信号９は６４ Ｋ ｂ ｉ ｔ ／ ｓ
データチャンネル盤のチャンネルの位置の情報を含む１
，５４４ＫＨｚのクロックであり、８ビット幅、１２５
μｓの周期のタイミング信号がタイミング発生回路７及
びバッファ回路３に供給される。タイミング発生回路７
では、１，５４４ＫＨｚのクロックから分周クロックを
作り、分周クロックのタイミングでスピード変換回路１
において６４Ｋｂ ｉ ｔ／Ｓデータを１，５４４ＫＨ
ｚの信号にスピード変換し、排他的ノア回路（ＥＸＮＯ
Ｒ）２の入力部へ出力する。１．５４４Ｋｂ ｉ ｔ／
ｓインターフェイスで使用する場合は、制御回路を構成
するストラップ６をオープンにしておくことにより、抵
抗５の一方が＋５Ｖにプルアップされているため、オア
回路（ＯＲ＞４の出力は１゛となり、ＥＸＮＯＲ２の出
力はスピード変換回路１の出力がスルーで出力する。バ
ッファ回路３においてタミング信号９でゲートを開いた
時、６４Ｋｂ ｉ ｔ／Ｓデータチャンネル盤のチャン
ネルの位置の情報を含む離散ディジタル信号が１，５４
４Ｋｂｉｔ ／ ｓインターフェイスの多重盤へ送出さ
れる。
次に、２，０４８Ｋｂ ｉ ｔ／ｓインターフェイスで
使用する場合を説明する。２，０４８Ｋｂｉｔ ／ ｓ
インターフェイスの多重盤からのクロック１０は、２．
０４８ＫＨｚのクロックをタイミング発生回路７に供給
し、２．０４８Ｋｂ ｉ ｔ／ｓインターフェイスの多
重盤からのタイミング信号９は６４Ｋｂｉｔ／ｓデータ
チヤンネル盤のチャンネルの位置の情報を含む２．０４
８ＫＨｚのクロックで８ビット幅、１２５μｓの周期の
タイミング信号をタイミング発生回路７及びバッファ回
路３に供給する。タイミング発生回路７では、２．０４
８ＫＨｚのクロックから分周クロックを作り、分周クロ
ックのタイミングでスピード変換回路１において６４Ｋ
ｂｉｔ／ｓデータを２．０４８ＫＨｚの信号にスピード
変換し、ＥＸＮＯＲ２の入力部へ出力する。２．０４８
Ｋｂｉｔ ／ ｓインターフェイスで使用する場合、ス
トラップ６をショートすることにより、ＯＲ回路４の出
力は第２図に示すように２，０４８ＫＨｚの信号の奇数
ビットが“１°“及び偶数ビットが“０パとなるクロッ
クをタミング発生回路７から出力し、そのクロックがＥ
ＸＮＯＲ２で、２，０４８ＫＨｚの信号と排他的論理和
の反転したものをとることにより、２．０４８ＫＨｚの
信号の偶数ビットが反転される。偶数ビットが反転され
た２、０４８ＫＨｚの信号は、バッファ回路３において
タイミング信号ってゲートを開いた時、６４Ｋ ｂ ｉ
ｔ ／ ｓデータチャンネル盤のチャンネルの位置の
情報を含む離散ディジタル信号とじて２．０４８Ｋｂ
ｉ ｔ／ｓインターフェイスの多重盤へ送出される。
使用する場合を説明する。２，０４８Ｋｂｉｔ ／ ｓ
インターフェイスの多重盤からのクロック１０は、２．
０４８ＫＨｚのクロックをタイミング発生回路７に供給
し、２．０４８Ｋｂ ｉ ｔ／ｓインターフェイスの多
重盤からのタイミング信号９は６４Ｋｂｉｔ／ｓデータ
チヤンネル盤のチャンネルの位置の情報を含む２．０４
８ＫＨｚのクロックで８ビット幅、１２５μｓの周期の
タイミング信号をタイミング発生回路７及びバッファ回
路３に供給する。タイミング発生回路７では、２．０４
８ＫＨｚのクロックから分周クロックを作り、分周クロ
ックのタイミングでスピード変換回路１において６４Ｋ
ｂｉｔ／ｓデータを２．０４８ＫＨｚの信号にスピード
変換し、ＥＸＮＯＲ２の入力部へ出力する。２．０４８
Ｋｂｉｔ ／ ｓインターフェイスで使用する場合、ス
トラップ６をショートすることにより、ＯＲ回路４の出
力は第２図に示すように２，０４８ＫＨｚの信号の奇数
ビットが“１°“及び偶数ビットが“０パとなるクロッ
クをタミング発生回路７から出力し、そのクロックがＥ
ＸＮＯＲ２で、２，０４８ＫＨｚの信号と排他的論理和
の反転したものをとることにより、２．０４８ＫＨｚの
信号の偶数ビットが反転される。偶数ビットが反転され
た２、０４８ＫＨｚの信号は、バッファ回路３において
タイミング信号ってゲートを開いた時、６４Ｋ ｂ ｉ
ｔ ／ ｓデータチャンネル盤のチャンネルの位置の
情報を含む離散ディジタル信号とじて２．０４８Ｋｂ
ｉ ｔ／ｓインターフェイスの多重盤へ送出される。
以上説明したように本発明によれば、６４Ｋｂｉ ｔ
／ ｓのデータを１，５４４Ｋｂｉｔ／ｓインターフエ
イスで使用する場合、６４Ｋｂｉｔ／ｓデータチヤンネ
ル盤の接続回路（ストラップ）をオーブンにすることに
より偶数ビットの反転を禁止して、１，５４４Ｋｂｉｔ
／ｓに多重化し、２゜０４８ Ｋ ｂ ｉ ｔ ／ ｓ
インターフェイスで使用する場合、６４ Ｋ ｂ ｉ
ｔ ／ ｓデータチャンネル盤の接続回路をショートす
ることにより偶数ビットの反転を行い、２，０４８Ｋｂ
ｉ ｔ／ｓに多重化するので、接続回路の設定変更の
みで１．５４４Ｋｂｉ ｔ ／ ｓインターフェイスの
多重盤及び２，０４８Ｋｂｉｔ／ｓインターフエイスの
多重盤の２種類に対して１つの６４Ｋｂｉｔ／ｓデータ
チヤンネル盤で対応できる。
／ ｓのデータを１，５４４Ｋｂｉｔ／ｓインターフエ
イスで使用する場合、６４Ｋｂｉｔ／ｓデータチヤンネ
ル盤の接続回路（ストラップ）をオーブンにすることに
より偶数ビットの反転を禁止して、１，５４４Ｋｂｉｔ
／ｓに多重化し、２゜０４８ Ｋ ｂ ｉ ｔ ／ ｓ
インターフェイスで使用する場合、６４ Ｋ ｂ ｉ
ｔ ／ ｓデータチャンネル盤の接続回路をショートす
ることにより偶数ビットの反転を行い、２，０４８Ｋｂ
ｉ ｔ／ｓに多重化するので、接続回路の設定変更の
みで１．５４４Ｋｂｉ ｔ ／ ｓインターフェイスの
多重盤及び２，０４８Ｋｂｉｔ／ｓインターフエイスの
多重盤の２種類に対して１つの６４Ｋｂｉｔ／ｓデータ
チヤンネル盤で対応できる。
第１図は本発明の一実施例の構成図、第２図は第１図に
示した構成中の信号１１．１２を示す図、第３図は従来
の１，５４４Ｋｂ ｉ ｔ／ｓインターフェイスの６４
Ｋ ｂ ｉ ｔ ／ ｓデータチャンネル盤の構成図
、第４図は従来の２．０４８Ｋｂｉｔ ／ ｓインター
フェイスの６４Ｋｂｉｔ／ｓデータチヤンネル盤の構成
図である。 １・・・スピード変換回路、２・・・ＥＸＮＯＲ１３・
・・バッファ回路、４・・・ＯＲ回路、５・・・抵抗、
６・・・ストラップ、７・・・タイミング発生回路、８
・・・６４Ｋ ｂ ｉ ｔ ／ ｓデータ入力端子、９
・・・多重盤からのタイミング信号、１０・・・多重盤
からのクロック、１１・・・スピード変換回路の出力信
号、１２・・・偶数ビット反転信号。
示した構成中の信号１１．１２を示す図、第３図は従来
の１，５４４Ｋｂ ｉ ｔ／ｓインターフェイスの６４
Ｋ ｂ ｉ ｔ ／ ｓデータチャンネル盤の構成図
、第４図は従来の２．０４８Ｋｂｉｔ ／ ｓインター
フェイスの６４Ｋｂｉｔ／ｓデータチヤンネル盤の構成
図である。 １・・・スピード変換回路、２・・・ＥＸＮＯＲ１３・
・・バッファ回路、４・・・ＯＲ回路、５・・・抵抗、
６・・・ストラップ、７・・・タイミング発生回路、８
・・・６４Ｋ ｂ ｉ ｔ ／ ｓデータ入力端子、９
・・・多重盤からのタイミング信号、１０・・・多重盤
からのクロック、１１・・・スピード変換回路の出力信
号、１２・・・偶数ビット反転信号。
Claims (1)
- 【特許請求の範囲】 １、６４Ｋｂｐｓのデータを１，５４４ＫＨｚ及び２，
０４８ＫＨｚの信号のいずれかに変換する速度変換回路
と、前記速度変換回路からの出力信号を論理変換する排
他的ノア回路と、外部から入力されるタイミング信号に
よりゲートを開放するバッファ回路と、前記排他的ノア
回路の論理変換動作を制御する制御回路とを備えること
を特徴とするデータ速度変換装置。 ２、前記制御回路が前記排他的ノア回路に接続されたオ
ア回路と、このオア回路に論理ローレベル信号及び論理
ハイレベル信号を選択的に入力する接続回路とから構成
されることを特徴とする請求項１記載のデータ速度変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246580A JPH04124928A (ja) | 1990-09-17 | 1990-09-17 | データ速度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246580A JPH04124928A (ja) | 1990-09-17 | 1990-09-17 | データ速度変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124928A true JPH04124928A (ja) | 1992-04-24 |
Family
ID=17150535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246580A Pending JPH04124928A (ja) | 1990-09-17 | 1990-09-17 | データ速度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124928A (ja) |
-
1990
- 1990-09-17 JP JP2246580A patent/JPH04124928A/ja active Pending
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