JPH02119351A - 多重化信号のｃｍｉ符号化回路 - Google Patents
多重化信号のｃｍｉ符号化回路Info
- Publication number
- JPH02119351A JPH02119351A JP27219788A JP27219788A JPH02119351A JP H02119351 A JPH02119351 A JP H02119351A JP 27219788 A JP27219788 A JP 27219788A JP 27219788 A JP27219788 A JP 27219788A JP H02119351 A JPH02119351 A JP H02119351A
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- cmi
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- multiplexing
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- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000007704 transition Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多重化信号のＣＭＩ符号化方式に関する。
ディジタル伝送においては、２値のディジタル信号の１
゛′、０″′がそのまま伝送されることは少なく、通常
、伝送路に適した符号に変換してから伝送される。ＣＭ
Ｉ符号は、このような伝送路符号の１つである。第５図
（ａ）及び（ｂ）は、従来の多重化信号のＣＭＩ符号化
方式を示すブロック図及びタイミング図である。第５図
＜ｂ＞に示すように、ＣＭＩ符号では、符号化される信
号ｅのビットレートの２倍のピットレートに変換され、
信号ｅの″“１°′は現れるたびに交互に“”１１”、
００″°に変換され、“０°°は常に“０１°゛に変換
される。従来、第５図（ａ）に示すように人力信号（１
）及び（２〉の２つのディジタル信号を多重化回路４で
時分割多重化してから、ＣＭＩ符号化を符号化回路５で
行うという方式が用いられている。
゛′、０″′がそのまま伝送されることは少なく、通常
、伝送路に適した符号に変換してから伝送される。ＣＭ
Ｉ符号は、このような伝送路符号の１つである。第５図
（ａ）及び（ｂ）は、従来の多重化信号のＣＭＩ符号化
方式を示すブロック図及びタイミング図である。第５図
＜ｂ＞に示すように、ＣＭＩ符号では、符号化される信
号ｅのビットレートの２倍のピットレートに変換され、
信号ｅの″“１°′は現れるたびに交互に“”１１”、
００″°に変換され、“０°°は常に“０１°゛に変換
される。従来、第５図（ａ）に示すように人力信号（１
）及び（２〉の２つのディジタル信号を多重化回路４で
時分割多重化してから、ＣＭＩ符号化を符号化回路５で
行うという方式が用いられている。
しかしながら、上述の従来方式では、ＣＭＩ符号化の段
階て符号化される多重化信号のピットレ−トの２倍のビ
ットレートに変換するので、多重化後の信号のビットレ
ートが高くなるに従いＣＭＩ符号化回路の動作速度が上
昇して実現不能になるという欠点がある。例えば、１０
０Ｍｂ／Ｓの信号を４多重して４００ Ｍ ｂ ／ ｓ
の信号を得る場合、ＣＭＩ符号化回路の動作速度は８０
０Ｍ ｂ ／ ｓとなるが、８００ Ｍ ｂ ／ ｓで
動作するＣＭＴ符号化回路を実現するのは、現在の技術
レベルでは困難である。すなわち、従来方式は、特に多
重化後のビットレーＩ・が高速となる場合に極めて不利
であると言わざるを得ない。
階て符号化される多重化信号のピットレ−トの２倍のビ
ットレートに変換するので、多重化後の信号のビットレ
ートが高くなるに従いＣＭＩ符号化回路の動作速度が上
昇して実現不能になるという欠点がある。例えば、１０
０Ｍｂ／Ｓの信号を４多重して４００ Ｍ ｂ ／ ｓ
の信号を得る場合、ＣＭＩ符号化回路の動作速度は８０
０Ｍ ｂ ／ ｓとなるが、８００ Ｍ ｂ ／ ｓで
動作するＣＭＴ符号化回路を実現するのは、現在の技術
レベルでは困難である。すなわち、従来方式は、特に多
重化後のビットレーＩ・が高速となる場合に極めて不利
であると言わざるを得ない。
本発明の多重化信号のＣＭ！符号化方式は、おのおの入
力ディジタル信号に応答して２種のＣＭＩ信号のうちの
一方を選択し送出する２つのセレクタと、２つの該セレ
クタの送信信号を時分割多重化して出力する多重化回路
と、２つの前記入力ディジタル信号を受けて前記多重化
回路の出力信号がＣＭＩ符号則を満足するような前記Ｃ
ＭＩ信号を各前記セレクタに与える順序回路とを備えて
いる。
力ディジタル信号に応答して２種のＣＭＩ信号のうちの
一方を選択し送出する２つのセレクタと、２つの該セレ
クタの送信信号を時分割多重化して出力する多重化回路
と、２つの前記入力ディジタル信号を受けて前記多重化
回路の出力信号がＣＭＩ符号則を満足するような前記Ｃ
ＭＩ信号を各前記セレクタに与える順序回路とを備えて
いる。
〔実施例〕
次に本発明について図面を参照しながら説明する。第１
図は、本発明の一実施例のブロック図である。第１図に
おいて、参照番号１及び２はそれぞれ２つの入力のうち
の一方を選択する回路を２組もつセレクタを、４は多重
化回路をそれぞれ示す。順序回路１の入力Ｄ１、Ｄ２と
出力Ｑ１、Ｑ２との関係は、第２図の状態推移図で与え
られる。同図において、出力状態を示す各円内の２つの
数字は、上方が出力Ｑ１の、また下方が出力Ｑ２の、そ
れぞれ論理値を示しており、入力Ｄ１及びＤ２が等しい
時には実線矢印で沿って、また入力Ｄ１及びＤ２が異な
る時には破線矢印に沿って、それぞれ出力状態が推移す
る。
図は、本発明の一実施例のブロック図である。第１図に
おいて、参照番号１及び２はそれぞれ２つの入力のうち
の一方を選択する回路を２組もつセレクタを、４は多重
化回路をそれぞれ示す。順序回路１の入力Ｄ１、Ｄ２と
出力Ｑ１、Ｑ２との関係は、第２図の状態推移図で与え
られる。同図において、出力状態を示す各円内の２つの
数字は、上方が出力Ｑ１の、また下方が出力Ｑ２の、そ
れぞれ論理値を示しており、入力Ｄ１及びＤ２が等しい
時には実線矢印で沿って、また入力Ｄ１及びＤ２が異な
る時には破線矢印に沿って、それぞれ出力状態が推移す
る。
第３図は本実施例中の順序回路１の一構成例を示すブロ
ック図である。フリップフロップ１２はＤ形フリップフ
ロップであり、入力端Ｃには、入力Ｄ１及びＤ２のビッ
トと同期したクロック信号を与えておく。入力Ｄ１及び
Ｄ２は排他的論理和（ＥＸ−ＯＲ＞ゲート１０に入力さ
れ、その出力信号とフリップフロップ１２の出力Ｑとが
ＥＸ−ＯＲゲート１１に入力されている。ＥＸ−ＯＲゲ
ート１１の出力信号はフリップフロップ１２の入力端り
に与えられると共に、出力Ｑ１として送出される。また
フリップフロップ１２の出力Ｑは、出力Ｑ２として送出
される。入力Ｄ１及びＤ２が等しい時には、ＥＸ−ＯＲ
ゲート１０の出力値が°０″になるので、出力Ｑが直前
ビットにおける出力Ｑ（すなわち出力Ｑ２の否定）を継
続し、従って出力Ｑ１は直前ビットの出力Ｑ２の否定に
推移し、また出力Ｑ２は直前ビットにおける出力Ｑ２を
継続する。入力Ｄ１及びＤ２で異なる時には、ＥＸ−Ｏ
Ｒゲートの出力値が“１″′になるので、出力Ｑは直前
ビットでの出力Ｑの否定（すなわちＱ２）に推移し、従
って出力Ｑ１及びＱ２は共に直前ビットの出力Ｑ２の否
定に推移する。この状態推移は、第２図と一致している
。
ック図である。フリップフロップ１２はＤ形フリップフ
ロップであり、入力端Ｃには、入力Ｄ１及びＤ２のビッ
トと同期したクロック信号を与えておく。入力Ｄ１及び
Ｄ２は排他的論理和（ＥＸ−ＯＲ＞ゲート１０に入力さ
れ、その出力信号とフリップフロップ１２の出力Ｑとが
ＥＸ−ＯＲゲート１１に入力されている。ＥＸ−ＯＲゲ
ート１１の出力信号はフリップフロップ１２の入力端り
に与えられると共に、出力Ｑ１として送出される。また
フリップフロップ１２の出力Ｑは、出力Ｑ２として送出
される。入力Ｄ１及びＤ２が等しい時には、ＥＸ−ＯＲ
ゲート１０の出力値が°０″になるので、出力Ｑが直前
ビットにおける出力Ｑ（すなわち出力Ｑ２の否定）を継
続し、従って出力Ｑ１は直前ビットの出力Ｑ２の否定に
推移し、また出力Ｑ２は直前ビットにおける出力Ｑ２を
継続する。入力Ｄ１及びＤ２で異なる時には、ＥＸ−Ｏ
Ｒゲートの出力値が“１″′になるので、出力Ｑは直前
ビットでの出力Ｑの否定（すなわちＱ２）に推移し、従
って出力Ｑ１及びＱ２は共に直前ビットの出力Ｑ２の否
定に推移する。この状態推移は、第２図と一致している
。
順序回路１の出力Ｑ１及びＱ２にはそれぞれ第１図に示
すごとく、セレクタ２及び３の入力端に接続されている
。セレクタ２（または３）は、入力信号（１）（または
入力信号（２）が０″の時には、” ｏ ”及び°゛１
°″をそれぞれ信号ａ１及びａ２（またはａ３及びａ４
）として選択し、また入力信号（１）（または入力信号
（２））が“１″の時には、出力Ｑｌ（またはＱ２）を
信号ａ１及びａ２（またはａ３及びａ４）として選択し
、多重化回路４へ送る。多重化回路４は、信号ａ１〜ａ
４を順番に時分割多重化して、多重化ＣＭＩ信号として
出力する。第２図中のいずれの状態推移でも、推移後の
出力Ｑ１はその直前での出力Ｑ２の否定になっており、
更に入力Ｄ１及びＤ２が同じ時には出力Ｑ１及びＱ２が
異なる状態に推移し、入力Ｄ１及びＤ２の異なる時には
出力Ｑ１及びＱ２が等しい状態に推移するので、多重化
ＣＭＩ信号はＣＭＩ符号則に従ったものになる。
すごとく、セレクタ２及び３の入力端に接続されている
。セレクタ２（または３）は、入力信号（１）（または
入力信号（２）が０″の時には、” ｏ ”及び°゛１
°″をそれぞれ信号ａ１及びａ２（またはａ３及びａ４
）として選択し、また入力信号（１）（または入力信号
（２））が“１″の時には、出力Ｑｌ（またはＱ２）を
信号ａ１及びａ２（またはａ３及びａ４）として選択し
、多重化回路４へ送る。多重化回路４は、信号ａ１〜ａ
４を順番に時分割多重化して、多重化ＣＭＩ信号として
出力する。第２図中のいずれの状態推移でも、推移後の
出力Ｑ１はその直前での出力Ｑ２の否定になっており、
更に入力Ｄ１及びＤ２が同じ時には出力Ｑ１及びＱ２が
異なる状態に推移し、入力Ｄ１及びＤ２の異なる時には
出力Ｑ１及びＱ２が等しい状態に推移するので、多重化
ＣＭＩ信号はＣＭＩ符号則に従ったものになる。
第４図は本実施例の動作を例示するタイミング図である
。入力信号（１）及び（２）のビット推移に伴なって、
出力Ｑ１及びＱ２が第２図に示したとおり状匹推移して
、セレクタ２及び３から信号ａ１〜ａ４が送出される。
。入力信号（１）及び（２）のビット推移に伴なって、
出力Ｑ１及びＱ２が第２図に示したとおり状匹推移して
、セレクタ２及び３から信号ａ１〜ａ４が送出される。
これを順番に時分割多重化することにより、ＣＭＩ符号
則に従った多重化ＣＭＩ信号が得られる。
則に従った多重化ＣＭＩ信号が得られる。
以上のごとく本実施例では、多重化以前に符号化処理が
行われるため、従来方式のごとく多重化後のビットレー
トが上昇しても動作速度が急激に上昇するということが
なく、高いビットレートに対しても十分動作が可能であ
る。
行われるため、従来方式のごとく多重化後のビットレー
トが上昇しても動作速度が急激に上昇するということが
なく、高いビットレートに対しても十分動作が可能であ
る。
以上述べたように、本発明による多重化信号のＣＭ Ｉ
符号化方式は、多重化後のビットレートが上昇してもＣ
ＭＩ符号化の動作速度を急激に上昇させずに済む効果か
ある。
符号化方式は、多重化後のビットレートが上昇してもＣ
ＭＩ符号化の動作速度を急激に上昇させずに済む効果か
ある。
（ａ）及び（ｂ）は従来方式を示すブロック図及びタイ
ミング図である。
ミング図である。
１・・順序回路、１０．１１・・・排他的論理和（ＥＸ
−ＯＲ＞ゲート、１２・・・フリップフロップ、２゜３
・・・セレクタ、４・・・多重化回路、５・・・符号化
回路。
−ＯＲ＞ゲート、１２・・・フリップフロップ、２゜３
・・・セレクタ、４・・・多重化回路、５・・・符号化
回路。
Claims (1)
- おのおの入力ディジタル信号に応答して２種のＣＭＩ信
号のうちの一方を選択し送出する２つのセレクタと、２
つの該セレクタの送信信号を時分割多重化して出力する
多重化回路と、２つの前記入力ディジタル信号を受けて
前記多重化回路の出力信号がＣＭＩ符号則を満足するよ
うな前記ＣＭＩ信号を各前記セレクタに与える順序回路
とを備えていることを特徴とする多重化信号のＣＭＩ符
号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27219788A JPH02119351A (ja) | 1988-10-27 | 1988-10-27 | 多重化信号のｃｍｉ符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27219788A JPH02119351A (ja) | 1988-10-27 | 1988-10-27 | 多重化信号のｃｍｉ符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119351A true JPH02119351A (ja) | 1990-05-07 |
Family
ID=17510445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27219788A Pending JPH02119351A (ja) | 1988-10-27 | 1988-10-27 | 多重化信号のｃｍｉ符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119351A (ja) |
-
1988
- 1988-10-27 JP JP27219788A patent/JPH02119351A/ja active Pending
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