JPH04123514A - 高速スクランブルパターン発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野］ 本発明はディジタル信号の符号器（スクランブラ）、複号器（デスクランブラ）用のスクランブルパターン、デスクランブルパターン発生回路に関する。 【従来の技術】

スクランブルパターンの発生原理は、Ｎビットのシフト
レジスタとＥＯＲを用いて回路を構成し、前記シフトレ
ジスタにゼロ以外の初期値を与え。 そのシフトレジスタの任意の出力同志のＥＯＲをとり、
このＥＯＲの出力を前記シフトレジスタにフィードバッ
クすることで、２のＮ乗マイナス１のＭ系列（Ｍａｘｉ
ｍｕｍ　　ｌｅｎｇｔｈ　　１ｉｎｅａｒ　　５ｈｉｆ
ｔ　　ｒｅｓｉｓｔｅｒ　　５ｅｑｕｅｎｃｅ　　最長
線形符号系列）擬似ランダム信号を発生する。このＭ系
列擬似ランダム信号を用いてスクランブルパターンを発
生する。 例えば、８ビツトスクランブルパタ一ン信号の生成多項
式の一例を下記に示す。 Ｆ　（Ｘ）　＝Ｘ’＋Ｘ’＋１ デスクランブルパターンの発生原理は、スクランブルパ
ターン発生原理と同一である。 第２図は基本となる従来の直列スクランブルパターン発
生回路である。レジスタ２’１０，２１１゜２１２．２
１３，２１４，２１５，２１６によりシフトレジスタを
構成し、ＥＯＲ１１７にシフトレジスタの出力を与え、
該ＥＯＲの出力を前記シフトレジスタにフィードバック
することでＭ系列擬似ランダム信号を発生する。クロッ
ク信号（ＣＬＫＩＮ）１００は、パターンを時系列に発
生させるためのクロック信号、ＲＥＳＥＴ信号２０１は
シフトレジスタの初期化信号である。以上の回路構成で
直列方式のスクランブルパターン発生回路を構成する。 ＤＴＩＮ２０２はスクランブルされるデータ入力信号、
ＤＴＯＵＴ２０３はスクランブルした後の出力信号であ
る。 また、高速にスクランブルパターンを発生する従来方式
として、第３図に示す並列スクランブルパターン発生方
式が知られている。上記の並列方式のスクランブルパタ
ーン発生回路を使用したスクランブラ回路方式の例とし
て、特開昭５８−１４１０５１号公報に記載のものがあ
る。 ［発明が解決しようとする課題］ 上記第一の従来技術は、高速素子（ＥＣＬ）を用いて高
速化した場合は、クロックの動作周波数の上限がｌｏＯ
ＭＨｚであるため、スクランブルパターン１ビツトあた
りの発生時間はクロック（１００ＭＨｚ）の１周期で発
生する。つまり上記従来技術を高速化しても１００Ｍｂ
ｐｓが限界である。 従って上記第一の従来技術は光通信用のスクランブルパ
ターン発生回路の高速化（数Ｇｂｐｓ化）に対応できな
いという問題があった。 上記第二の従来技術は、高速素子を用いて高速化した場
合にクロック動作周波数の上限が１００ＭＨｚであるた
め、スクランブルパターン１ビツトあたりの発生時間は
クロック（１００ＭＨｚ）の１周期で発生する。つまり
８ビット並列方式の場合で８００Ｍｂｐｓが限界である
。また上記第二の従来技術の並列ビット数を増やす方法
があるが、回路が複雑になるという問題がある。従って
上記第二の従来技術は光通信用のスクランブルパターン
発生回路の高速化（数Ｇ　ｂ　ｐ　ｓ化）に対応できな
いという問題があった。 本発明の目的は２００ＭＨｚ以上のクロック周波数で動
作するスクランブルパターン発生回路を実現することで
ある。

【課題を解決するための手段１ 上記目的を達成するために、並列スクランブルパターン
発生回路において、直列に接続したＥＯＲで構成さ九る
演算回路のそれぞれの列の間に。 レジスタを設けて演算をパイプライン化したものである
。 また、演算回路でＥＯＲを通らない信号は、ＥＯＲを通
った信号とタイミングを合わせるために、上記レジスタ
を経由するようにしたものである。 【作用】 演算回路に挿入したレジスタは、直列に接続されたＥＯ
Ｒを分割してパイプライン演算を行なうため、シフトレ
ジスタの伝播時間をＴｓｄとし。 ＥＯＲ−列分の伝播時間をＴＰｄとし、挿入するレジス
タのセットアツプ時間をＴｓｕとすると従来の演算時間
ＴＩ Ｔ１＝Ｔｓｄ＋ＮＸＴｐｄ＋Ｔｓｕ に比べて、パイプライン化した場合の演算時間Ｔ２は Ｔ２＝Ｔｓｄ＋Ｔｐｄ＋Ｔｓｕ となり、演算時間を（Ｎ−１）ＸＴｐｄ短縮する効果が
あるので高速化できる。 （実施例］ 以下、本発明の詳細な説明する前に、従来方式について
図を用いて説明する。 第３図は本発明にいたる従来方式を示す図である。 従来方式の並列スクランブルパターン発生回路は、シフ
トレジスタ１１０とＥＯＲＩ　１７とＥＯＲ１２０，１
２１，１２２，１２３，１４０，１４１，１４２，１４
３，１６０，１６１で構成している。 シフトレジスタ１１０とＥＯＲ１１７による演算回路は
、クロック信号（ＣＬＫＩＮ）１００が入るごとに状態
が時系列に変化し、２の８乗マイナス１のＭ系列擬似ラ
ンダム信号を発生するものである。ＥＯＲ１２０，１２
１，１２２，１２３゜１４０．１４１，１４２，１４３
，１６０，１６１は基本となる直列スクランブルパター
ン発生回路と同様のランダムパターンを並列に発生する
ための演算回路である。レジスタ１７０はスクランプル
パターン８力を保持するためのレジスタである。 ここで、第３図の演算時間を算出すると、シフトレジス
タの伝播遅延をＴｓｄ、ＥＯＲの伝播遅延をＴｐｄ、直
列に接続されたＥＯＲの列数をＮ。 ＥＯＲの後列に接続される一時記憶用レジスタのセット
アツプ時間をＴｓｕとすれば、演算時間Ｔ１は Ｔ１＝Ｔｓ　ｄ十ＮＸＴＰｄ十Ｔｓ　ｕで算出すること
ができ、Ｔｓｄ＝１．５ｎＳ、Ｔｐｄ：１．７ｎＳ、Ｔ
ｓｕ＝０．８５ｎＳ、Ｎ＝３とすると、演算時間Ｔ１は
７．４５ｎＳとなる。 光通信などにおいては、２００ＭＨｚ　（５ｎ　Ｓ）以
上で演算動作する並列スクランブルパターン発生回路が
必要であり、第３図は高速化の要求を満足することがで
きない。 第４図は、第３図で示す従来方式の演算動作を示すタイ
ムチャートである。クロック信号１００は本回路を動作
させるためのクロックで、クロック周期Ｔｃｋは５ｎＳ
、信号１１１はシフトレジスタの出力、信号１１２は直
列に接続されたＥＯＲの最終列の演算出力である。この
図からもわかるようにＴ　ｃ　ｋ　＜　Ｔ　１となって
おり、スクランブルパターン信号はクロック信号の周期
Ｔｃｋ以下では出力されないことになる。 高速にスクランブルパターンを発生させる場合、並列方
向のビット幅を増やす方法も考えられるが、回路が複雑
になるという問題がある。 以下、本発明の実施例を図を用いて説明する。 第１図は並列方向のビット幅を変更せずに高速化する並
列方式スクランブルパターン発生回路のブロック図であ
る。スクランブルパターン発生用のシフトレジスタ１１
０、フィードバック用のＥ○Ｒ１１７，８ビット並列に
Ｍ系列のスクランブルパターンを発生するために論理演
算を行うＥ○Ｒ１２０，１２１，１２２，１２３，１４
０，１４１，１４２，１４３，１６０，１６１、データ
を一時記憶するためのレジスタ１３０，１５０、スクラ
ンブルパターン出力を保持するためのレジスタ１７０で
構成されている。 シフトレジスタ１１０の並列出力ＱＡとＱＦは、ＥＯＲ
１２３で演算し該ＥＯＲ１２３の出力はレジスタ１３０
の入力端子７Ｄへ接続されており、クロック信号１００
の立上りエツジで上記レジスタ１３０ヘスドアされる。 以下、同様に前記シフトレジスタ１１０のＱＣ出力とＱ
Ｆ比出力ＥＯＲ１２２、ＱＢ出力とＱＤ比出力ＥＯＲ１
２１、更にＱＣ出力とＱＢ出力はＥＯＲ１２０でそれぞ
れＥＯＲ演算を行い、レジスタ１３０の５Ｄ入力、４Ｄ
入力、２Ｄ入力に接続されているので前記クロック信号
１００の立上りエツジで前記７Ｄ入力と同様にストアさ
れる。また、前記シフトレジスタ１１０のＱＢ出力、Ｑ
Ｆ比出力並びにＱＧ比出力、そのまま前記レジスタ１３
０の６Ｄ入力、３Ｄ入力、ＩＤ入力となり、前記ＥＯＲ
１２０，１２１，１２２，１２３の出力信号と同じタイ
ミング、即ち、クロック信号の立上りエツジで前記レジ
スタ１３０へ同時にセットされる。 該レジスタ１３０の出力ＩＱ、２Ｑ、３Ｑ、４Ｑ、５Ｑ
、６Ｑ、７Ｑはそれぞれ所定の演算、即ちＥＯＲ１４０
，１４１，１４２，１４３による並列演算を行い、２列
目のレジスタ１５０ヘクロック信号１００の立上りエツ
ジでセットされる。 即ち、前記−列目のレジスタ１３０の出力信号は所定の
演算を行ったのち１次のクロックタイミングで二列目の
レジスタ１５０ヘセツトされたことになる。 以下、三列目についても同様であり、レジスタ１５０の
出力３Ｑと４ＱはＥＯＲ１６０で演算し、該ＥＯＲ１６
０の出力はレジスタ１７０の入力端子４Ｄへ接続されて
おり、クロック信号１００の立上りエツジで上記レジス
タ１７０ヘスドアされる。同様に前記レジスタ１５０の
出力６Ｑと７ＱはＥＯＲ１６１で演算し、該ＥＯＲ１６
１の出力はレジスタ１７０の入力端子６Ｄへ接続されて
おり、クロック信号１００の立上りエツジで前記４Ｄ入
力と同様に上記レジスタ１７０ヘスドアされる。また、
前記レジスタ１５０のＩＱ出力、２Ｑ呂力、３Ｑ呂力、
５Ｑ出力、８Ｑ出力、並びに９Ｑ出力はそのまま前記レ
ジスタ１７０のＩＤ入力、２Ｄ入力、３Ｄ入力、５Ｄ入
力、７Ｄ入力、８Ｄ入力となり、前記ＥＯＲ１６０，１
６１の出力信号と同じタイミング、即ち、クロック信号
の立上りエツジで前記レジスタ１７０へ同時にセットさ
れる。即ち、前記二列目のレジスタ１５０の出力信号は
所定の演算を行ったのち、次のクロックタイミングで三
列目のレジスタ１７０ヘセツトされたことになる。 上記回路を構成することによって、従来のＥＯＲを三列
用いた演算回路は、ＥＯＲを一列に省略できるので、こ
れをパイプライン接続することによって、演算時間は短
縮され高速化が可能となった。 具体的にＥＣＬＩＣを用いた場合の演算時間Ｔ２を算出
すると。 Ｔ２＝Ｔｓｄ十Ｔｐｄ十Ｔｓｕ となり、それぞれＴｓｄ＝１．５ｎＳ、Ｔｐｄ＝１．７
ｎＳ、Ｔｓｕ＝０．８５ｎＳとすると演算時間Ｔ２＝４
．０５ｎＳとなり２００ＭＨｚ以上でスクランブルパタ
ーンを発生する回路を実現することができる。 第５図は、第１図のタイムチャートである。クロック信
号１００の周期は５ｎＳ、信号１１ユはシフトレジスタ
の出力、演算出力１１３はＥＯＲによる演算の出力信号
である。このタイムチャートからもわかるように、本発
明の回路によれば演算時間Ｔ２はＴ２＜Ｔｃｋとなり、
且つ約１ｎＳのタイムマージンが確保できた。 上記のごとき実施例によるスクランブルパターン発生回
路によれば、光通信などの高速スクランブラに使用する
パターン発生回路を実現することができた。 また、上記高速スクランブルパターン発生回路をＩＣ化
し１チツプに実装するこによって、配線長などに左右さ
れることのない、より高速なスクランブルパターン発生
回路を実現することができた。

【発明の効果】

以上、述べた如く本発明によれば、並列スクランブルパ
ターン発生回路において直列接続によるＥＯＲ演算回路
の該ＥＯＲの各列にレジスタを挿入して、演算回路を複
数列に分解しパイプライン処理することによって演算時
間を（Ｎ−１）ＸＴｐｄ短縮する効果がある。 光通信用の通信速度（クロック周波数２００Ｍ圧）でス
クランブルパターンを発生することが可能となり、且つ
タイムマージン（約１ｎＳ）を確保できるという効果が
ある。 本発明の高速スクランブルパターン発生回路をＩＣ化し
、１チツプに実装することで、高速スクランブルパター
ン発生回路を簡単容易に実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す並列スクランブルパタ
ーン発生回路を示す図、第２図は従来の直列スクランブ
ルパターン発生回路を示す図、第３図は従来の並列スク
ランブルパターン発生回路を示す図、第４図は従来の並
列スクランブルパターン発生回路の動作タイムチャート
、第５図は本発明による高速スクランブルパターン発生
回路の動作タイムチャートである。 符号の説明 １００・・・クロック入力信号、１１０・・・シフトレ
ジスタ、１１１・・・シフトレジスタ出力信号、１１２
・・・従来のＥＯＲによる演算出力信号、１１３・・・
本発明による演算出力信号、１１７・・・ＥＯＲ１１２
０〜１２３・・・ＥＯＲ１１３０，１５０・・・−時記
憶用レジスタ、１４０〜１４３・・・ＥＯＲ１１６０〜
１６１・・・ＥＯＲ１１７０・・・レジスタ、１８０〜
１某 図 第 図

Claims (1)

【特許請求の範囲】
1. １、Ｎビットの直列入力並列出力のシフトレジスタと該
   シフトレジスタの並列出力信号に複数列接続した排他的
   論理和（ＥＯＲ）を用いた演算手段とを有するスクラン
   ブルパターン発生回路において、上記演算手段の列と列
   の間、すなわち前列のＥＯＲ回路の出力と次の列のＥＯ
   Ｒの入力の間にレジスタを設けたことを特徴とする高速
   スクランブルパターン発生回路。