JPH04123149A - ページ置換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はページ置換回路に関し、特に主記憶装置に二次
記憶装置からのデータをページ単位で格納する仮想記憶
方式のページ置換回路に関する。

従来技術 従来、この種の仮想記憶方式においては、主記憶のペー
ジ毎に該ページのデータの使用状態（使用／未使用）を
示す情報を格納するメモリ、いわゆるＲメモリと、主記
憶のページ毎に該ページのデータの書換えの有無を示す
情報を格納するメモリ、いわゆるＣメモリとが設けられ
ている。

プロセッサが主記憶上にない拡張記憶のアドレスのデー
タをアクセスしようとした場合、Ｒメモリの内容が未使
用のページが存在することを示していれば、主記憶の該
ページに二次記憶のデータを転送し、そのページに該当
するＲメモリの内容を使用状態とし、Ｃメモリの内容を
書換えなしの状態とする。

また、Ｒメモリの内容が全ページが使用状態であること
を示していれば、主記憶のページのうちあるアルゴリズ
ム［たとえばランダム置換アルゴリズムやＦ　Ｉ　Ｆ　
Ｏ（ｒｌｒｓｔ　１ｎ　Ｎｒｓｔ　ｏｕｔ）　！換アル
ゴリズム、あるいはＬ　ＲＵ　（１ｅａｓｔ　ｒｅｃｅ
ｎｔｌｙ　ｕｓｅｄ）　Ｗ換アルゴリズム］により入れ
換え用のページを選択する。

このとき、入れ換え用のページとした主記憶上のＣメモ
リの内容が書換えなしの状態を示していれば、該ページ
のデータが変更されていないので、主記憶の該ページに
二次記憶のデータを転送し、そのページに該当するＲメ
モリの内容を使用状態とし、Ｃメモリの内容を書換えな
しの状態とする。

さらに、Ｒメモリの内容が全ページが使用状態であるこ
とを示し、入れ換え用のページとした主記憶上のＣメモ
リの内容が書換え有りの状態を示していれば、該ページ
のデータが変更されて二次記憶のデータと異なっている
ので、該ページのデータを二次記憶に書き戻し、その後
に主記憶の該ページに二次記憶のデータを転送し、その
ページに該当するＲメモリの内容を使用状態とし、Ｃメ
モリの内容を書換えなしの状態としている。

このような従来の仮想記憶方式では、Ｒメモリの内容が
主記憶の各ページ毎の使用状態を示すだけなので、プロ
セッサが主記憶上にない拡張記憶のアドレスのデータを
アクセスしようとした場合、Ｒメモリの内容が全ページ
が使用状態であることを示していれば、主記憶のページ
の中からあるアルゴリズムで入れ換え用のページを選択
し、そのページに二次記憶のデータを転送している。

この場合、そのアルゴリズムによって一番使用開度の低
いページが選択されるとは限らないため、そのとき二次
記憶のデータで入れ換えられたページの使用頻度が高い
ときには該ページを次にアクセスしようとすると、再度
二次記憶から主記憶にそのページのデータを転送しなけ
ればならず、システム全体の性能を低下させてしまうと
いう欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、システム全体の性能の低下を防止するこ
とができるページ置換回路の提供を目的とする。

発明の構成 本発明によるページ置換回路は、主記憶装置に二次記憶
装置からのデータをページ単位で格納する仮想記憶方式
のページ置換回路であって、前記主記憶装置の各ページ
毎にアクセス回数を保持するメモリと、前記主記憶装置
へのアクセス回数を計数する計数手段と、前記計数手段
の計数値が予め設定された所定値となる毎に、前記メモ
リに保持された各ページ毎の前記アクセス回数から一定
値を減算する減算手段と、前記減算手段の減算結果を前
記メモリに書込む書込み手段とを有し、前記主記憶装置
にアクセス対象のページがないとき、前記メモリに保持
された各ページ毎の前記アクセス回数に応じてページ置
換を行うようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例によるシステム構成を示すブ
ロック図である。図において、主制御回路１はバス信号
線１００および信号線１１１を介して図示せぬプロセッ
サからの命令実行要求を受取ると、バス信号線１００お
よび信号線１１２を介してプロセッサからの命令を受取
り、該命令をデコードして内容を解析し、その解析結果
に基づいて各制御回路への制御信号を生成し、それらの
制御信号を主制御線１１５〜１１Ｂを介して各制御回路
へ送出する。

メモリモジュール制御回路４は主制御線１１ｇを介して
主制御回路１からの制御信号を受取ると、その制御信号
に基づいてメモリモジュール５における書込みまたは読
出しなどのための制御タイミング信号を生成し、その制
御タイミング信号を制御線１２３を介してメモリモジュ
ール５に送出する。

アドレス制御回路２は主制御線１１Ｂを介して主制御回
路１から送られてきた制御信号を受取ると、その制御信
号に基づいてバス信号線１００および信号線１１３を介
してプロセッサからのアドレスを取込み、そのアドレス
に基づいたアドレス信号を生成し、そのアドレス信号を
アドレス線１１９を介してメモリモジュール５に送出す
る。

また、アドレス制御回路２は主制御回路１からの制御信
号に基づいてページアドレス信号を生成し、そのページ
アドレス信号をアドレス線１２０を介してＲＣメモリ回
路７に送出する。

データ制御回路３は主制御線１１５を介して主制御回路
１から送られてきた制御信号を受取ると、その制御信号
が主記憶へのデータ書込みを示していれば、バス信号線
１００および信号線１１４を介してプロセッサからの書
込みデータを取込み、この書込みデータのエラー検出や
エラー訂正のためのコードを生成するなどの処理を行い
、その書込みデータをデータ線１２１を介してメモリモ
ジュール５に送出する。

また、データ制御回路３は主制御線１１５を介して主制
御回路１から送られてきた制御信号が主記憶からのデー
タ読出しを示していれば、データ線１２１を介してメモ
リモジュール５からの読出しデータを取込み、この読出
しデータのエラー検出やエラー訂正などの処理を行って
から、その読出しデータをバス信号線１００および信号
線１．　ｔ　４を介してプロセッサに送出する。

一方、データ制御回路３は主制御線１１５を介して主制
御回路１から送られてきた制御信号がＲＣメモリ回路７
からのデータ読出しを示していれば、データ線１２２を
介してＲＣメモリ回路７から送られてきたＲＣメモリ読
出しデータを取込み、このＲＣメモリ読出しデータにパ
リティ付加などの処理を行い、そのＲＣメモリ読出しデ
ータをバス信号線１００および信号線１１４を介してプ
ロセッサに送出する。

メモリモジュール５は制御線１２３を介してメモリモジ
ュール制御回路４から送られてきた制御タイミング信号
が主記憶へのデータ書込みを示していれば、アドレス線
１１９を介してアドレス制御回路２から送られてきたア
ドレス信号が示すページに、データ線１２１を介してデ
ータ制御回路３から送られてきた書込みデータを書込む
。

また、メモリモジュール５は制御線１２３を介してメモ
リモジュール制御回路４から送られてきた制御タイミン
グ信号が主記憶からのデータ読出しを示していれば、ア
ドレス線１１９を介してアドレス制御回路２から送られ
てきたアドレス信号が示すページから読出しデータを読
出し、その読出しデータをデータ線１２１を介してデー
タ制御回路３に送出する。

ＲＣメモリ制御回路６は主制御線１１７を介して主制御
回路１から送られてきた制御信号により、ＲＣメモリ回
路７のＲメモリ（図示せず）およびＣメモリ（図示せず
）のクリア（初期状態へのセット）、つまりＲメモリの
内容を未使用状態とし、Ｃメモリの内容を書換えなしの
状態とするための制御信号や、Ｒメモリの内容を１回使
用状態とし、Ｃメモリの内容を書換えなしの状態とする
ための制御信号、あるいは主記憶へのアクセス時にＲメ
モリの内容をインクリメントし、Ｃメモリの内容を書換
え有りの状態とするための制御信号や、Ｒメモリの内容
およびＣメモリの内容を読出すための制御信号、および
プロセッサからの主記憶アクセスの回数をカウントし、
そのカウント値が予め設定された所定値となる毎にＲメ
モリの内容をデクリメントするための制御信号を制御線
１２４を介してＲＣメモリ回路７に送出する。

ＲＣメモリ回路７は制御線１２４を介してＲＣメモリ制
御回路６から送られてきた制御信号により、Ｒメモリお
よびＣメモリのクリアおよびセット、Ｒメモリの内容の
インクリメントおよびデクリメント、Ｒメモリの内容お
よびＣメモリの内容の読出しを行う。

ＲＣメモリ回路７のＲメモリおよびＣメモリから読出さ
れたＲＣメモリ読出しデータはデータ線１２２を介して
データ制御回路３に送出される。

第２図は第１図のＲＣメモリ制御回路６およびＲＣメモ
リ回路７の詳細な構成を示すブロック図である。図にお
いて、ＲＣメモリ制御回路６は制御回路１０およびカウ
ンタ１１から構成され、ＲＣメモリ回路７はカウンタ２
０と、セレクタ２１゜２２と、Ｒメモリ２３と、Ｃメモ
リ２４と、レジスタ２５．２６と、演算回路２７とから
構成されている。

ＲＣメモリ制御回路６のカウンタ１１は主制御線１１７
を介して主制御回路１から送られてきた制御信号により
主記憶アクセスをカウントし、−足回数毎にＲメそり２
３の内容を順次デクリメントするためのトリガとなる信
号を制御線１３１を介して制御回路１０およびＲＣメモ
リ回路７のカウンタ２０に出力する。

ＲＣメモリ回路７のカウンタ２０は制御線１３１を介し
てカウンタ１１から送られてきた信号によりＲメモリ２
３の内容をデクリメントするためのデクリメント用アド
レス信号を順次発生し、そのデクリメント用アドレス信
号をアドレス線１４１を介してセレクタ２１に送出する
。

セレクタ２１は制御線１３２を介して制御回路１０から
送られてきた制御信号によりアドレス線１２０を介して
アドレス制御回路２から送られてきたページアドレス信
号とアドレス線１４１を介してカウンタ２０から送られ
てきたデクリメント用アドレス信号とのうち一方を選択
し、該アドレス信号をアドレス１１１４２を介してＲメ
モリ２３およびＣメモリ２４に送出する。

セレクタ２２は制御線１３４を介して制御回路１０から
送られてきた制御信号によりデータ線１３３を介して制
御回路１０から送られてきたＲメモリ２３の内容をクリ
アするためのデータやＲメモリ２３の内容を１回使用状
態とするためのデータと、データ線１４７を介して演算
回路２７から送られてきた現在のＲメモリ２３の内容を
インクリメントまたはデクリメントしたデータとのうち
一方を選択し、該データをデータ線１４３を介してＲメ
モリ２３に送出する。

Ｒメモリ２３は制御線１３７を介して制御回路１０から
送られてきた制御信号がデータ読出しを示していれば、
アドレス線１４２を介してセレクタ２１から送られてき
たアドレス信号により指定されたページのデータをデー
タ線１４５を介してレジスタ２５に送出し、また制御回
路１０からの制御信号がデータ書込みを示していれば、
アドレス線１４２を介してセレクタ２１から送られてき
たアドレス信号により指定されたページにデータ線１４
３を介してセレクタ２２から送られてきたデータを書込
む。

Ｃメモリ２４は制御線１３Ｂを介して制御回路１０から
送られてきた制御信号がデータ読出しを示していれば、
アドレス線１４２を介してセレクタ２１から送られてき
たアドレス信号により指定されたページのデータをデー
タ線１４６を介してレジスタ２６に送出し、また制御回
路１０からの制御信号がデータ書込みを示していれば、
アドレス線１４２を介してセレクタ２１から送られてき
たアドレス信号により指定されたページにデータ線１３
５を介して制御回路１０から送られてきた書込みデータ
を書込む。

レジスタ２５はＤタイプのフリップフロップであり、入
力されるクロック信号（図示せず）のエツジ（クロック
信号の立上りまたは立下り）に応答してデータ線１４５
を介してＲメモリ２３から送られてきたデータを取込み
、そのデータをクロック信号の次のエツジまで保持し、
そのデータをデータ線１２２ａを介して演算回路２７お
よびデータ制御回路３に送出する。

レジスタ２６はＤタイプのフリップフロップであり、入
力されるクロック信号（図示せず）のエツジ（クロック
信号の立上りまたは立下り）に応答してデータ線１４６
を介してＣメモリ２４から送られてきたデータを取込み
、そのデータをクロック信号の次のエツジまで保持し、
そのデータをデータ線１２２ｂを介してデータ制御回路
３に送出する。

演算回路２７は制御線１３ｇを介して制御回路１０から
送られてきた制御信号がＲメモリ２３の内容のインクリ
メントを示していれば、データ線１２２ａを介してレジ
スタ２５から送られてきたデータに１を加算し、該デー
タをデータ線１４７を介してセレクタ２２に送出する。

また、演算回路２７は制御線１３８を介して制御回路１
０から送られてきた制御信号がＲメモリ２３の内容のデ
クリメントを示していれば、データ線１２２ａを介して
レジスタ２５から送られてきたデータから１を減算し、
該データをデータ線１４７を介してセレクタ２２に送出
するが、レジスタ２５からのデータが１回使用状態また
は未使用状態であれば、該データから１を減算すること
なく、そのままセレクタ２２に送出する。

これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。

主制御回路１から主制御線１１７を介してＲＣメモリ制
御回路６の制御回路１０にＲメモリ２３およびＣメモリ
２４のクリア命令を示す制御信号が送られてくると、制
御回路１０はデータ書込ろとなる制御信号を制御線１３
Ｂ、１３７を介してＲメモリ２３およびＣメモリ２４に
夫々出力する。

このとき、制御回路１０はアドレス線１２０を介して送
られてきたアドレス制御回路２からのページアドレス信
号を選択するように制御信号を制御線１３２を介してセ
レクタ２１に出力するとともに、Ｒメモリ２３がクリア
状態となる書込みデータをデータ線１３３を介してセレ
クタ２２に送出し、Ｃメモリ２４がクリア状態となる書
込みデータをデータ線１３５を介してＣメモリ２４に送
出する。

また、制御回路１０はデータ線１３３を介して送出した
書込みデータを選択するように制御信号を制御線１３４
を介してセレクタ２２に出力する。

これにより、プロセッサから指定されたページのＲメモ
リ２３およびＣメモリ２４がクリア状態、つまりＲメモ
リ２３の内容が未使用状態に、Ｃメモリ２４の内容が書
換えなしの状態となる。

次に、主制御回路１から主制御線１１７を介して制御回
路１０にＲメモリ２３を１回使用状態とし、Ｃメモリ２
４をクリア状態とする命令を示す制御信号が送られてく
ると、制御回路１０はデータ書込みとなる制御信号を制
御線１３８．１３７を介してＲメモリ２３およびＣメモ
リ２４に夫々出力する。

このとき、制御回路１０はアドレス線１２０を介して送
られてきたアドレス制御回路２からのペジアドレス信号
を選択するように制御信号を制御線１３２を介してセレ
クタ２１に出力するとともに、Ｒメモリ２３が１回使用
状態となる書込みデータをデータ線１３３を介してセレ
クタ２２に送出し、Ｃメモリ２４がクリア状態となる書
込みデータをデータ線１３５を介してＣメモリ２４に送
出する。

また、制御回路１０はデータ線１３３を介して送出した
書込みデータを選択するように制御信号を制御線１３４
を介してセレクタ２２に出力する。

これにより、プロセッサから指定されたページのＲメモ
リ２３の内容が１回使用状態に、Ｃメモリ２４の内容が
書換えなしの状態となる。

主記憶へのデータ書込みが行われ、メモリモジュール５
にデータ制御回路３からの書込みデータが書込まれる場
合には対応するページが使用されて書換えられているの
で、主制御回路１から制御回路１０にＲメモリ２３の内
容をインクリメントし、Ｃメモリ２４の内容を書換え有
りの状態とする命令を示す制御信号が出力される。

制御回路１０ではその制御信号が主制御回路１から送ら
れてくると、Ｒメモリ２３に対してデータ読出しとなる
制御信号を一旦出力し、アドレス制御回路２からのペー
ジアドレス信号を選択するように制御信号をセレクタ２
１に出力するので、Ｒメモリ２３ではアドレス制御回路
２からのページアドレス信号により指定されたページの
データが読出され、該データがレジスタ２５を介して演
算回路２７に送出される。

このとき、制御回路１０は演算回路２７に制御線１３ｇ
を介してＲメモリ２３の内容のインクリメントを示す制
御信号を出力するとともに、セレクタ２２に制御線１３
４を介して演算回路２７で現在のＲメモリ２３の内容が
インクリメントされたデータを選択するように制御信号
を出力する。

その後に、制御回路１０はＲメモリ２３に対してデータ
書込みとなる制御信号を出力するので、Ｒメモリ２３に
はプロセッサから指定されたページの内容が演算回路２
７でインクリメントされたデータが書込まれる。

また、制御回路１０はデータ書込みとなる制御信号をＣ
メモリ２４に出力し、アドレス制御回路２から送られて
きたページアドレス信号を選択するように制御信号をセ
レクタ２１に出力するとともに、Ｃメモリ２４が書込み
有りの状態となる書込みデータを送出するので、プロセ
ッサから指定されたページのＣメモリ２４の内容が書換
え有りの状態となる。

主記憶へのデータ読出しが行われ、アドレス制御回路２
からのアドレス信号が示すメモリモジュール５のページ
から読出しデータが読出される場合には対応するページ
が使用されているので、主制御回路１から制御回路１０
にＲメモリ２３の内容をインクリメントし、Ｃメモリ２
４を動作させない命令を示す制御信号が出力される。

制御回路１０ではその制御信号が主制御回路１から送ら
れてくると、Ｒメモリ２３に対してデータ読出しとなる
制御信号を一旦出力し、アドレス制御回路２からのペー
ジアドレス信号を選択するように制御信号をセレクタ２
１に出力するので、Ｒメそり２３ではアドレス制御回路
２からのページアドレス信号により指定されたページの
データが読出され、該データがレジスタ２５を介して演
算回路２７に送出される。

このとき、制御回路１０は演算回路２７に制御線１３８
を介してＲメモリ２３の内容のインクリメントを示す制
御信号を出力するとともに、セレクタ２２に制御線１３
４を介して演算回路２７で現在のＲメモリ２３の内容が
インクリメントされたデータを選択するように制御信号
を出力する。

その後に、制御回路１０はＲメモリ２３に対してデータ
書込みとなる制御信号を出力するので、Ｒメモリ２３に
はプロセッサから指定されたページの内容が演算回路２
７でインクリメントされたデータが書込まれる。

この場合、制御回路１０はＣメモリ２４に対して何の制
御も行わない。

プロセッサがＲＣメモリ回路７からデータを読出す場合
には、主制御回路１から制御回路１０にＲメモリ２３の
内容およびＣメモリ２４の内容を読出す命令を示す制御
信号が出力される。

制御回路１０はその制御信号が主制御回路１から送られ
てくると、Ｒメモリ２３およびＣメモリ２４に対してデ
ータ読出しとなる制御信号を出力し、アドレス制御回路
２からのページアドレス信号を選択するように制御信号
をセレクタ２１に出力するので、Ｒメモリ２３およびＣ
メモリ２４のアドレス制御回路２からのページアドレス
信号により指定されたページからデータが読出され、該
データがレジスタ２５．２６を介してデータ制御回路３
に送出される。

これにより、指定されたページのＲメモリ２３の内容お
よびＣメモリ２４の内容がＲＣメモリ読出しデータとし
てプロセッサに読出される。

一方、カウンタ１１は主制御回路１がら送られてきた制
御信号により主記憶アクセスをカウントしているが、そ
のカウント値が予め設定された所定回数になると、Ｒメ
モリ２３の内容をデクリメントするためのトリガとなる
信号を制御回路１゜およびＲＣメモリ回路７のカウンタ
２ｏに出力する。

制御回路１０ではカウンタ１１からＲメモリ２３の内容
をデクリメントするためのトリガとなる信号が送られて
くると、Ｒメモリ２３がアクセスされていないタイミン
グを見つけて、Ｒメモリ２３に対してデータ読出しとな
る制御信号を一旦出力し、カウンタ２０からのデクリメ
ント用アドレス信号を選択するように制御信号をセレク
タ２１に出力するので、Ｒメモリ２３てはカウンタ２０
からのデクリメント用アドレス信号により指定されたペ
ージのデータが読出され、該データがレジスタ２５を介
して演算回路２７に送出される。

このとき、制御回路１０は演算回路２７にＲメモリ２３
の内容のデクリメントを示す制御信号を出力するととも
に、セレクタ２２に演算回路２７で現在のＲメモリ２３
の内容がデクリメントされたデータを選択するように制
御信号を出力する。

その後に、制御回路１０はＲメモリ２３に対してデータ
書込みとなる＠御信号を出力するので、Ｒメモリ２３に
はカウンタ２０でカウンタ１１からのＲメモリ２３の内
容をデクリメントするためのトリガとなる信号により発
生されたデクリメント用アドレス信号により指定された
ページの内容が、演算回路２７でデクリメントされてか
ら書込まれる。

この場合、制御回路１０はＣメモリ２４に対して何の制
御も行わない。

ここで、カウンタ１１に設定される所定回数を外部から
設定可能とすると、主記憶容量の増設などの理由により
ページ当りのアクセス頻度が変化する場合でも、カウン
タ１１の所定回数を変えることにより、どのような状態
でもＲメモリ２３が記憶する主記憶のページ単位のアク
セス頻度を最適にすることができる。

第３図〜第５図は第２図のＲメモリ２３およびＣメモリ
２４の内容を示す図である。これら第３図〜第５図を用
いてＲＣメモリ回路７を使用して行う拡張記憶のページ
管理について説明する。

尚、Ｒメモリ２３のビット数を４ビツトとし、Ｒメモリ
２３およびＣメモリ２４のクリア状態を“０°とし、主
記憶の最大ページ数をｎ＋１とする。

まず、Ｒメモリ２３およびＣメモリ２４は拡張記憶の使
用開始前にクリア状態とされる。すなわち、主記憶のペ
ージ数ｎ＋１に対応するＲメそり２３の内容がすべて“
００００”に、Ｃメモリ２４の内容がすべて“０”にさ
れる（第３図参照）。

次に、プロセッサが色々な拡張記憶のアドレスのデータ
をアクセスすると、主記憶の各ページに対応するＲメモ
リ２３の内容にそのページへのアクセス頻度が、またＣ
メモリ２４の内容にそのページが書換えられたかどうか
を示す情報が格納される（第４図参照）。

ここで、Ｒメモリ２３の内容、つまり主記憶に対するア
クセス頻度はプロセッサがそのページをアクセスした回
数から、カウンタ１１で所定回数の主記憶アクセスが検
出される毎に、すなわち所定時間毎に演算回路２７でデ
クリメントした回数が減算された値である。

プロセッサが主記憶上にない拡張記憶のアドレスのデー
タをアクセスしようとすると、プロセッサはＲメモリ２
３の内容をすべて読出し、Ｒメモリ２３の内容から一番
使用頻度が低いページを検索する。

その検索により得られた一番使用頻度が低いページに、
プロセッサがアクセスしようとするデータが二次記憶か
ら転送されることになる。

そのとき、そのページのＣメモリ２４の内容が“０°、
つまり書換えなしの状態であれば、二次記憶からそのペ
ージにデータが転送され、Ｒメモリ２３の内容が１回使
用状態に設定され、Ｃメモリ２４の内容が書換えなしの
状態に設定されてから主記憶のそのページが使用される
ことになる。

一方、そのページのＣメモリ２４の内容が“１”、つま
り書換え有りの状態であれば、そのページのデータを二
次記憶に書き戻した後に、二次記憶からそのページにデ
ータが転送され、Ｒメモリ２３の内容が１回使用状態に
設定され、Ｃメモリ２４の内容が書換えなしの状態に設
定されてから主記憶のそのページが使用されることにな
る。

たとえば、第４図に示すように、主記憶の０ページに対
応するＲメモリ２３の内容が°０１００゜Ｃメモリ２４
の内容が“０°で、１ページに対応するＲメモリ２３の
内容が００１Ｏ”　Ｃメモリ２４の内容が“１°で、２
ページに対応するＲメモリ２３の内容が“１００１″　
Ｃメモリ２４の内容が“１°で、・・・・・・　ｎペー
ジに対応するＲメモリ２３の内容が“００１１”　　Ｃ
メモリ２４の内容が“１゜であった場合、主記憶の１ペ
ージに対応するＲメモリ２３の内容が一番使用頻度が低
いことになる。

よって、プロセッサが主記憶上にない拡張記憶のアドレ
スのデータをアクセスしようとすると、一番使用顛度が
低い主記憶の１ページにプロセッサがアクセスしようと
するデータが二次記憶から転送されることになる。

そのとき、１ページに対応するＣメモリ２４の内容が“
１°、つまり書換え有りの状態であるので、主記憶の１
ページのデータが二次記憶に書き戻された後に、二次記
憶から主記憶の１ページにデータが転送され、Ｒメモリ
２３の内容が１回使用状態に設定され、Ｃメモリ２４の
内容が書換えなしの状態に設定されてから主記憶のその
ページが使用されることになる。

すなわち、二次記憶から主記憶の１ページにデータが転
送されると、Ｒメモリ２３の内容が“ｏ。

ｌＯｏから“０００１“となり、Ｃメモリ２４の内容が
“１°から“０°となる（第４図および第５図参照）。

このように、主記憶の各ページ毎のアクセス回数をＲメ
モリ２３に保持し、カウンタ１１によりカウントされる
主記憶アクセス回数が所定回数となったときに、このＲ
メモリ２３の内容を演算回路２７でデクリメントするよ
うにすることによって、Ｒメモリ２３の内容にページ毎
の主記憶アクセスの現在の使用頻度が反映されるので、
プロセッサが主記憶上にない拡張記憶のアドレスのデー
タをアクセスしようとした場合にＲメモリ２３の内容が
全ページ使用状態であっても、Ｒメそり２３の内容によ
り現在−各便用頻度が低いページに二次記憶からデータ
を転送させることができる。

よって、従来のように使用頻度が高いページのデータを
二次記憶からのデータで入れ換えることによりシステム
全体の性能が低下してしまうのを防止することができる
。

また、一定時間毎にＲメモリ２３の内容を順次デクリメ
ントするためのトリガとなる信号を発生するカウンタ１
１に設定される所定回数を外部から設定可能とすること
により、主記憶容量の増設などの理由により主記憶のペ
ージ毎のアクセス開度が変化し、カウンタ１１の所定回
数を変化させる必要が生じた場合でも容易に対応するこ
とができる。

発明の詳細 な説明したように本発明によれば、主記憶装置へのアク
セス日数が予め設定された所定値となる毎に、主記憶装
置の各ページ毎にアクセス回数を保持するメモリの内容
をデクリメントし、主記憶装置にアクセス対象のページ
がないときにこのデクリメントされた各ページ毎のアク
セス回数に応じてページ置換を行うようにすることによ
って、システム全体の性能の低下を防止することができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のシステム構成を示すブロッ
ク図、第２図は第１図のＲＣメモリ制御回路およびＲＣ
メモリ回路のｒｌｌＩＩｌな構成を示すブロック図、第
３図〜第５図は第２図のＲメモリおよびＣメモリの内容
を示す図である。 主要部分の符号の説明 １・・・・・・主制御回路 ２・・・・・・アドレス制御回路 ３・・・・・・データ制御回路 ６・・・・・・ＲＣメモリ制御回路 ７・・・・・・ＲＣメモリ回路 １０・・・・・・制御回路 １１．２０・・・・・・カウンタ ２１．２２・・・・・・セレクタ ２３・・・・・・Ｒメモリ ２４・・・・・・Ｃメモリ ２７・・・・・・演算回路

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置に二次記憶装置からのデータをページ
   単位で格納する仮想記憶方式のページ置換回路であって
   、前記主記憶装置の各ページ毎にアクセス回数を保持す
   るメモリと、前記主記憶装置へのアクセス回数を計数す
   る計数手段と、前記計数手段の計数値が予め設定された
   所定値となる毎に、前記メモリに保持された各ページ毎
   の前記アクセス回数から一定値を減算する減算手段と、
   前記減算手段の減算結果を前記メモリに書込む書込み手
   段とを有し、前記主記憶装置にアクセス対象のページが
   ないとき、前記メモリに保持された各ページ毎の前記ア
   クセス回数に応じてページ置換を行うようにしたことを
   特徴とするページ置換回路。