JPS58179981A - ストアバツフア制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、情報処理装置におけるストアバッファの制御
装置に関するものである。

〔従来技術の説明〕

高速処理が必要とされる情報処理装置においては、中央
処理装置と主記憶装置の処理時間の差を調整する目的で
高速小容量のバックアメモリが一般に設置される。そし
て、中央処理装置と主記憶装置の処理時間の差が大きい
装置においては、主記憶装置の処理の競合による性能低
下を小さくするために主記憶装置へのアクセス回数を減
らす必要があり、このためバッファメモリ容量の増大が
計られる。

バッファメモリの方式としては、データ書込み時にバッ
ファメモリと主記憶装置の両方に書込みを行うストア・
スル一方式が、その制御の容易さからよ（採用されろ。

この方式においては、上述のバッファメモリ容量の増大
は、データ読出しに対しては効果がｋ）つても、データ
書込みに対しては、常に主記憶装置への書込みを行うた
めに、書込みのアクセス回数を減らすことができないの
で、効果がない。また中央処理装置からの複数個の時間
的に近接した書込み要求に対しても主記憶装置の処理速
度が追随できないので、性能低下の要因となる。

これらの問題点を解決する手段の一つとしてストアバッ
ファがある。ストアバッファは、主記憶装置への書込み
アドレスが記憶され、かつその記憶内容が索引可能な連
想メモリ回路と、これに対応した書込みデータを記憶す
るデータバッファ回路とで主に構成される。両回路は一
般に複数ワードで構成され、複数の異なるアドレスへの
書込み情１ｉ４４を貯わえろことができる。主記憶装置
への書込みはこのストアバッファを経由して行われる。

ストアバッファの目的の一つは書込み要求の時間軸上で
の平滑化である。主記憶装置の処理速度よシ速い時間間
隔で中央処理装置から複数個の書込み要求がなされたと
き、ストアバッファにそのアドレス及び書込みデータが
貯わえられる。中央処理装置は、ストアバッファへの登
録がなされると、書込み処理は終了したとみなし、次の
処理へ進む。このため、連続した書込み要求が行われて
も、ストアバッファが満杯になるまでは、中央処理装置
は主記憶装置の処理速度に影響を受けることなく、その
処理を続行することが可能となる。

ストアバッファのもう一つの目的は、書込み要求の縮退
によシ主記憶装置へのアクセス回数を減らすことにある
。ストアバッファへの書込み要求の登録に際しては、そ
の書込みアドレスで連想記憶回路の索引が行われ、すで
に同一アドレスの書込みが登録されているときは新たに
ストアバッファの１ワードを使用することなく、その同
一アドレスが登録されているワードに対応するデータバ
ッファ回路のワードに書込みデータが重ね書きされるう
主記憶装置−＼のデータ幅が８バイトであるときには、
データバッファ回路の１ワードは８バイト以−トが準備
されているが、一方、中央処理装置で発生する書込み要
求は４バイト以下のことが多く、また近接したアドレス
への書込みの頻度が高い。このため、同一アドレスへの
書込みとか、隣やのアドレスへの書込みＫついては前述
の重ね書きが期待でき、この重ね書き（書込みの縮退）
Ｋよシ主記憶装置への書込みアクセス回数を減少させる
ことができる。

ストアバッファかも主記憶装置への書込みは、ファース
トイン・ファーストアウトで主記憶装置とのインタフェ
ースが空いているときに行われる。

中央処理装置からの書込み要求の間隔が主記憶装置の処
理速度以下のときは、ストアバッファのワードのうち有
効なものは高々１個であるが、主記憶装置の処理速度以
上のときは、ストアバッファは満杯または満杯に近くな
る。後者の場合には前述の書込みの縮退効果をかなり期
待できるが、前者の場合には縮退すべき書込み要求が＃
１とんどストアバッファ内に存在しないため縮退効果を
あまり期待できない。

中央処理装置からの書込み要求の時間間隔は一律ではな
く変化するが、時間間隔が長いときには、書込みの縮退
効果がほとんど生じないこと忙なる。

このときの書込み要求は、主記憶装置の能力以下のアク
セスしか出されていないため、書込み要求間の競合によ
る遅れはない。しかし、主記憶装置へのアクセスとして
は他にもパンツアメモリミスヒツトによる読出し要求が
あるので、この読出し要求と書込み要求との主記憶装置
での競合による読出し処理の遅れを軽減するためにも、
書込み要求回数の減少、つまり書込みの縮退化が十分に
行われることが望ましい。また、処理装置間で主記憶装
置を共有するマルチプロセッサ・システムにおいては、
他の中央処理装置とかチャンネル装置からの主記憶アク
セスとの競合を減らすために常に書込みの縮退効果があ
ることが望まれる。

〔発明の目的〕

本発明は、上述の技術諸問題に鑑みなされたものであり
、ストアバッファに常時ある程度の有効書込み情報を保
持して書込みの縮退効果を上げ、主記憶装置へのアクセ
ス回数を減らすことＫよシ、主記憶装置での読出し要求
と書込み要求との競合、あるいは他装置からの主記憶ア
クセスとの競合などＫよる情報処理装置の処理性能の低
下を小さくするストアバッファ制御装置を提供すること
を目的とする。

〔発明の要点〕

本発明のストアバッファ制御装置は、 処理装置からの書込みアクセスがあるときその書込みア
ドレスとストアバッファ内に貯わえもれている書込みア
ドレスを比較し、一致したときにストアバッファ内の一
致したＩＮＫ処理装禦からの書込みデータを再書込みす
ることにより書込みデータの縮退化を行う手段と、 このストアバッファ内で書込みアドレスおよび書込みデ
ータを貯わえている有効な語の数が予め定められた数以
上か否かを検出し、その検出が行われたときストアバッ
ファから主記憶装置への書込みアクセスを行う手段と を備えることを特徴とする。

〔実施例による説明〕

図において、処理装置の命令実行部１からの書込みアド
レス、書込みデータ、バイト指定の各情報は、それぞれ
線５０，５１．５２を介してストアノ（ソファ２に送ら
れ、さらＫこのストアバッファ２から１ｗ５５．５６．
５７′を介して主記憶装置３に送られる。

ストアバッファ２は、書込みアドレスを保持し、かつそ
の保持されたアドレスを索引することができる連想メモ
リ１９と、このアドレスに対応した書込みデータを保持
する書込みデータバッファ２２と、この書込みデータの
有効性を示すビットを書込みデータのバイト対応に保持
するバイト指定）（ソファ２３とその他の周辺回路とＫ
より構成されろう 命令実行部１かもの書込みアドレスは、線５０、入力ア
ドレスレジスタ１４、線５３を介して連想メモリ１９に
送られ、この連想メモリ１９から、さらに出力アドレス
レジスタ２５、線５５を介して主記憶装置３に送られる
っ同様に１書込みデータは、１ｔｓ５１、入力書込みデ
ータレジスタ１５を介して書込みデータバッファ２２　
Ｋ送られ、さらにこの書込みデータバッファ２２から出
力書込みデータレジスタ２６、＃ｌ！５６を介して主記
憶装置３に送られる。また、バイト指定は、線５２、入
力バイト指定レジスタ１６、バイト指定作成回路１８の
一方の入力を介してバイト指定バッフ７２３　Ｋ送られ
、そこから更に出力バイト指定レジスタ２７、線５７を
介して主記憶装置３に送られる。このバイト指定バッフ
ァ２３の出力は、バイト指定作成回路１８のもう一方の
入力に戻される。

ストアバッファ２の中で、１１は登録ポインタであり、
その出力は、連想メモリ１９の有効ビット２４と比較器
３０の一方の入力とに導かれるとともＫ、登録ワード選
択回路２１の一方の入力を介した後に書込みデータバッ
ファ２２およびバイト指定バッファ２３に導かれる。こ
の登録ポインタ１１は、命令実行部ｌからの書込み要求
管登鋒するワードを指示するものであシ、この登録ポイ
ンタＩＩＫ接続された登録カウンタ１ｏにょシその登録
ポイント値が一つづつ加算されるようになっている。

符号１２は読出しポインタであシ、その出力は、上述同
様Ｋ、連想メモリ１９の有効ビット２４と比較回路３０
のもう一方の入力とに導かれるとともに、読出しワード
選択回路２０の一方の入力を介して書込みデータバッフ
ァ２２およびバイト指定バッファ２３に導かれる。この
続出しポインタ１１は、主記憶装置３に書込み要求を出
すワードを指示するものであり、この読出しポインタ１
２に接続された読出しカウンタ１３にょシその読出しポ
イント値が一つづつ加算されるよう罠なっている。

また、連想メモリ１９からは、ワード番号出力が線５４
で読出しワード選択回路２ｏおよび登録ワード選択回路
２１のそれぞれの入力に送出される。

比較回路３０は、その二つの入力端子に入力する信号の
差をとシ、これが所定値以上となるか否かを比較検出す
るものである。

次に、上述のようにして構成された装置の動作を説明す
る。

命令実行部１で書込み要求が発生すると、書込みアドレ
スと書込みデータとバイト指定がそれぞｔｔｉ１！５０
，５１．５２を介して入力アドレスレジスタ１４と入力
書込みデータレジスタ１５と入力バイト指定レジスタ１
６に送られる。バイト指定は書込みデータが８バイトの
とき８ビツトよシなり、各ビットは書込みデータの各パ
イ）Ｋ対応して書込みが行なわれるべきバイトを指定す
る。

入力アドレスレジスタ１４では、そのアドレスで連想メ
モリ１９の索引が行われる。つまり入力アドレスレジス
タ１４から線５３を介するアドレスと一致し、かつ有効
ビット２４が１であるものが連想メモリ１９の中に保持
されているかどうかが調べられる。

索引の結果、一致するものがないときは、登録ポインタ
１１で指示される連想メモリ１９のワードに人力アドレ
スレジスタ１４のアドレスが登録され、有効ビット２４
が１にされる。このとき、登録ポインタ１１の内容が登
録ワード選択回路２１を介して書込みデータバッファ２
２およびバイト指定バッフ７２３　Ｋ送られ、対応する
それぞれのワードに入力書込みデータレジスタの内容お
よび入力バイト指定レジスタの内容が登録される。同時
に、登録カウンタｌＯが登録ポインタ１１の内容に＋１
の加算を行う。

連想メモリ１９の索引の結果、一致するワードがあると
きは瞥込みの縮退動作が行われる。このとき連想メモリ
１９の内容は変更されない。連想メモリ１９で一致した
ワード番号が線５４で読出しワード選択回路２０及び登
録ワード選択回路２１を通してバイト指定バッファ２３
　Ｋ送られる。すると、登録ワード選択回路２１の出力
で指定された書込みデータバッファ２２のワードに、入
力書込みデータレジスタ１５の内容が、入力バイト指定
レジスタ１６の１であるビットに対応するバイトについ
てだけ書き込まれる。入力バイト指定レジスタの０であ
るピッ）Ｋ対応するバイトは変更されない。

バイト指定作成回路１８では、入力バイト指定レジスタ
１６のデータと、バイト指定バッファ２３から読み出さ
れたデータとのビット毎の論理和がとられ、この出力が
バイト指定バッファ２３への書込み情報となる。書込み
は登録ワード選択回路２１で指定されたワードに対して
行われる。この動作により同一アドレスへの二つの書込
みが、ストアバッファ上で一つの書込みに縮退されたこ
とになる。

次にストアバッファ２から主記憶装置３への書込み処理
について説明する。

入力アドレスレジスタ１４　Ｋ有効な書込み要求が存在
しないとき、あるいは存在しても連想メモリ１９で不一
致のときは、連想メモリ１９と書込みデータバッファ２
２とバイト指定バッファ２３とからは読出しポインタ１
２で指定されるワードの内容が読み出される。このワー
ドの有効ビット２４が１でありかつ出力アドレスレジス
タ２５が空であればそれぞれの内容が出力アドレスレジ
スタ２５、出力書込みデータレジスタ２６および出力バ
イト指定レジスタ２７に送られる。同時に上記ワードに
対応する有効ビット２４がＯＫされ、読出しカウンタ１
３は、読出しポインタ１２の内容に＋ｌの加算を行う。

このようにして有効な書込み要求の情報が出力アドレス
レジスタ２５、出力書込みデータレジスタ２６および出
力バイト指定レジスタ２７に設定されると、主記憶装置
３に対し書込み要求が行われ書込みアドレスが線５５を
介して、書込みデータが１ｓ５６ｔ−介して、またバイ
ト指定が線５７を介して主記憶装置３にそれぞれ送られ
る。

上述の主記憶装置３に対する書込み要求は次のようにし
て行う。

読出しポインタ１２の内容と登録ポインタ１１の内容は
初期設定では等しくされている。読出しポインタ１２は
主記憶装置３に書込み要求を出すワードを指示し、登録
ポインタ１１は命令実行部１からの書込み要求を登録す
るワードを指示する。

登録ポイント値から読出しポイント値を引算した値は連
想メモリ１９内に存在する有効な書込み要求の数を示す
。

比較回路３０では登録ポインタ１１と読出しポインタ１
２の内容が比較され、連想メモＩＪ１９ｅｆ：現在貯わ
えられている書込み要求の数が検出される。

例えば、読出しポインタ１２の内容をビット毎に反転し
たものと登録ポインタ１１の内容と１を加算した結果が
現在針わえられている書込み要求の数となる。従来のス
トアバッファにおいては連想メモリ１９に一つでも書込
み要求が登録されていると主記憶装ＲＫ書込み要求を出
していたが、本発明のストアバッファ２においては、予
め定められた量より多くの書込み要求が連想メモ！Ｊ１
９に登録されないと主記憶装置３に書込み要求を出さな
い。

例えば連想メモリ１９が８ワードによりなるとすると、
比較回路３０の出力が４以下であるときは主記憶装置３
への書込み要求を抑える。比較回路３０の出力が４を越
えたとき、または読出し要求で連想メモリ１９を索引し
た結果、一致が検出されたときは、従来のストアバッフ
ァと同様な動作で主記憶装置１３に対し書込み要求を行
う。以上の動作により連想メモリ１９内にいつも一定量
以上の書込み要求が貯わえられること忙なり、書込みの
縮退効果を大きくすることが可能となる。

登録ポイント値と続出しポイント値が等しく、かつ対応
する有効ビット２４が１のときは連想メモリ１９が満杯
であることを示す。連想メモリ１９が満杯でかつ入力ア
ドレスレジスタ１４　Ｋ有効な書込み要求があり、かつ
連想メモリ１９の索引結果で一致するワードがないとき
は、連想メモリ１９に空が生じるまで登録処理は待合せ
を行なう。

また、既に述べたように連想メモリ１９の索引は主記憶
装置への読出し要求時にも行われる。これは、あるアド
レスへの書込みが行われた後Ｋ。

同一アドレスからの読出しが発生したときに、先行する
書込みが行われた後のデータを読み出す必要があること
から行われる。索引の結果、アドレスが一致するワード
が検出されたときは、ストアバッファから主記憶装置へ
の書込み要求により連想メモリ１９で一致が検出されな
（なるまで続出し要求は抑えられる。

なお、ストアバッファ２の設愛場所は中央処理製雪対応
でも、主記憶装置対応でもよいが、中央処理装賀対応に
設置した場合には問題が生じることがある　これは中央
処理装置が主記憶装置に書き込んだデータを、他の中央
処理装置とチャンネル装置が読み出すようなとき、書込
みを発生した中央処理装置のストアバッファに上記書込
みが長時間針わえられている場合である。ある処理装置
が他の処理装置の実行結果を引用するようなときは一般
にある種の命令で同期がとられる。したがって前記命令
が発行されると、そのときの比較回路３０の出力値にか
かわらず、連想メモリ１９内にある有効な書込み要求を
すべて主記憶装置３に出してしまえばよいっストアバッ
ファを各処理装蓋間で共有されるように主記憶装置ＩＲ
Ｋ設置したときは、このような処置は不要である。

〔効果の説明〕

本発明は、υ上説明したように、ストアバッファ内に書
込み要求が予め定められた数取上に存在するように制御
することにより、書込みの縮退効果を向上させ、主記憶
装置での競合による遅れを改善することができ、情報処
理装置の処理性能を向上させることができる。

【図面の簡単な説明】

図は本発明実施例装置のブロック構成図。 １・−・命令実行部、２・・・ストアバッファ、３・・
・主記憶装置、１０・・−登録カウンタ、１１・・・登
録ポインタ、１２−・・読出しポインタ、１３・・・読
出しカウンタ、１４・・・入力アドレスレジスタ、１５
・・・入力書込みデータレジスタ、１６・・・入力バイ
ト指定レジスタ、１８・・・バイト指定作成回路、１９
・−・連想メモリ、２０・・・読出しワード選択回路、
２１・・−登録ワード選択回路、２２・・・書込みデー
タバッファ、２３・−・バイト指定バンファ、２４・・
°有効ビット、２５・・・出力アドレスレジスタ、２６
・・・出力書込みデータレジスタ、２７・・・出力バイ
ト指定レジスタ、３０・・・比較回路。 特許出願人　日本電気株式会社 代理人弁理士井　出　直　孝

Claims (1)

【特許請求の範囲】
1. （１）処理装置から主記憶装置への書込みアクセスにと
   もなう書込みアドレスおよび書込みデータの一時蓄積を
   行うストアパックアを備える情報処理装置忙おいて、 上記ストアバッファが、 上記処理装置がらの書込みアクセスがあるときＫその書
   込みアドレスと上記ストアバッファ内に貯わえられてい
   る書込みアドレスとを比較し、両書込みアドレスが一ン
   したときＫそのストアバッファ内の書込みアドレスが一
   散した記憶内容の１ワードに上記処理装置からの書込み
   データを再書込みすることにより書込みデータの縮退化
   を行う手段と、 このストアバッファ内で書込みアドレスおよび書込みデ
   ータを貯わえている有効なワードの数が所定数以上か否
   かを検出し、所定数以上との検出が行われたときに上記
   ストアバッファから上記主記憶装置への書込みアクセス
   を行う手段とを備えることを特徴とするストアバッフ７
   制御装置。