JPH0410649B2

JPH0410649B2 -

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Publication number: JPH0410649B2
Application number: JP58123535A
Authority: JP
Priority date: 1982-07-30
Filing date: 1983-07-08
Publication date: 1992-02-26
Also published as: US4464718A; EP0100405A3; EP0100405A2; JPS5924356A; DE3381542D1; EP0100405B1

Description

【発明の詳細な説明】〔技術分野〕本発明はデイスク・フアイル・システムに記憶
されているデータの中でデータ・ベース探索を行
なうための方法に関する。

〔背景技術〕

データ・ベース探索の行なわれる典型的な計算
機システムは、中央演算処理装置（CPU）及び
それに接続された１つ以上の高速ランダム・アク
セス・メモリ（RAM）を有する上位処理システ
ム、並びに同様にCPUに接続された１つ以上の
デイスク・フアイル・メモリを有する。高速の主
記憶は操作プログラムを実行するために用いら
れ、一方低速のデイスク・フアイル・メモリは大
量の「生の」データ即ちベース・データを記憶す
るために用いられる。

データはデイスク・フアイル・メモリ中に一連
のデータ・レコードとして記憶され、その各々は
固定数のバイトから成る。デイスク・フアイル・
メモリ内にあるデータのデータ・ベース探索を実
行したい時は、「キー」即ち探索引数が、デイス
ク・フアイル・メモリから読み出されたデータの
特定部分と比較される。

従来そのようなデータ・ベース探索は、最初に
デイスク・フアイル・メモリから主記憶に所定の
数のデータ・レコードを読取りそしてキー即ち探
索引数とデータ・レコードの特定部分との間の現
実の比較操作を上位処理装置内で行なう事によつ
て実行するのが最も一般的な方法であつた。この
方法は当然に低速であり、従つて費用のかかる操
作である。またデイスク・フアイル・メモリから
主記憶にデータを読取り次に上位処理装置内で比
較操作を行なうには長時間を要し、上位処理装置
はこの時間の間は他のタスクに利用できなかつ
た。

米国特許第3243783号はこの基本型のフアイル
探索システムについて述べている。このシステム
では、レコード群からあるレコードが選択され、
残りのレコードをとばしながら主記憶に読み込ま
れる。しかしながら全探索動作中上位処理装置は
依然として使用中であり他の処理動作には利用で
きない。

米国特許第3350694号は、読み出しトランスデ
ユーサのアクセス・シーケンスを連続的に提供す
るために探索要求がキー記憶装置中で再配列され
る探索システムについて述べている。従つて読み
出しトランスデユーサは、上位処理装置が使用中
になる時間を最小化する順序でデイスク・フアイ
ル・メモリから所望の情報を抽出できる。しかし
ながら前述の場合と同様に、上位処理装置は全探
素動作中他のタススクには利用できない。

同様に米国特許第3408631号は、回転遅延即ち
デイスク・フアイル・メモリからデータを読み取
る時にデイスクを所望の開始位置に回転させるの
に必要な時間による遅延が、最小化されるような
レコード探索システムについて述べている。その
システムによれば、所望のレコードをそれに関連
する電子データ処理装置（EDP）に転送する事
はレコードの１回のトラバース中に行なわれる。
アクセス機構がデイスク・フアイル・ユニツト中
で位置付けられた後、レコード・スタート信号に
より後続するデータ信号と関連EDPに保持され
た探索引数との間の比較プロセスが開始する。実
際の比較はフアイル制御ユニツトで行なわれる。
デイスク・フアイル制御ユニツトは引数とデータ
信号とが等しい時にEDPに信号を送る。さらに
フアイル制御ユニツトは、探索引数とデータ信号
との間の比較が高又は低の時にEDPに信号を送
るように指令される事が可能である。その後
EDPはバルク記憶ユニツトから所望のレコード
の転送を開始する。キー信号がレコード中のデー
タ信号に先行する時、回転遅延は存在しない。従
つてEDPは最小の時間しかレコード探索動作に
関与しない。それにもかかわらず上位処理装置は
レコード探索動作の間は他の処理動作に利用でき
ない。

米国特許第3629860号は磁気デイスク・ユニツ
トに可変長のレコードを配置する装置を開示して
いる。このシステムの１実施例では、装置は各選
択されたレコード位置がその各々の読取／書込ヘ
ツドの位置に来るのに必要な時間の長さを決定
し、かなりの遅延が生じる場合には装置はチヤネ
ル及び制御ユニツトが遅延の間他の仕事を処理す
るのを凍結する。レコード探索動作を完了するた
めの全時間は利用システムに対して減少し得る
が、上位処理装置はレコードが主記憶に読取られ
るとレコード探索動作の全活性期間の間即ちレコ
ードの実際の探索の間は使用中になる。

米国特許第3848235号は、デイスク媒体上のレ
コードがキー・フイルドとデータ・フイルドとの
間にギヤツプのある分離したキー・フイルドを持
たない場合にデイスク記憶装置回転遅延を除去す
る、デイスク駆動装置用の走査制御装置を開示し
ている。これは主記憶中の走査データ・フイール
ドからデイスク記憶駆動装置へ転送される16進数
FFを検出するための解読装置を設ける事によつ
て行なわれる。主記憶中の走査データ・フイール
ドはフイールドの先頭に探索キーを含み、フイー
ルドの残りは16進数FFで充填される。走査動作
は、主記憶に関する探索キーをデイスク・デー
タ・フイールドのキーと比較する時に主記憶から
走査データ・フイールドを一度に１ビツトずつ転
送する事によつて行なわれる。比較はデイスク記
憶駆動装置が16進数FFを検出するまで行なわれ
る。16進数FFは比較動作の完了した事を示し、
動作を走査モードから読取モードにセツトする。
それによつて、デイスク・データ・フイールドの
キーが探索キーに等しい場合、デイスク・デー
タ・フイールドの残りのビツトは探索キーと走査
フイールドとの間の16進数FF及びデイスク・デ
ータ・フイールドから新たに転送されたビツトと
共に主記憶中の走査データ・フイールドに転送さ
れる。単一の16進数FFは探索キーの終端部を明
確化しながら、走査モードから読取モードへ変化
するためのスイツチング時間を吸収するように機
能する。

これら全てのシステムにおいて、いくらかの遅
延は除去されるものの、依然として上位処理装置
はレコード走査動作のほぼ全期間において使用中
であり、処理動作を行なうために利用する事がで
きない。またこれらのシステムは一般に、探索し
たいデータ・レコードの全てを保持するのに充分
な量の主記憶を必要とする。多くの場合、それは
操作プログラム等の実行だけに必要な大きさより
もずつと大きな主記憶容量を必要とする。

〔発明の開示〕

従つて本発明の主な目的は、レコード走査動作
が起る間上位処理装置が自由に他のタスクを実行
できると共にレコードが効率よく走査できるレコ
ード走査方法を提供する事である。

より具体的には、上位処理装置が外部のレコー
ド走査回路に単にレコード探索の実行に必要なパ
ラメータを転送しそして後にレコード走査回路か
ら探索結果を受け取るようなレコード探索方法及
び装置が提供される。所望の方法及び装置におい
て、上位処理装置がレコード走査回路に実行すべ
き探索のパラメータを指令してからレコード走査
回路が探索結果を上位処理装置に報告するまで、
上位処理装置は自由に他のタスクを実行できる。

このデータ・レコード探索方法及び装置におい
ては、データ・レコードの探索を開始するために
最初に外部の制御装置がスキツプ長、キー長及び
データ長の値を特定し、そして長さがキー長に一
致する探索引数を与える。次にデータの直列スト
リームが所定の位置から始まるデイスク・フアイ
ルから受信される。フアイルから受信された各々
のデータ・レコード毎に比較操作が行なわれる。
これは長さがスキツプ長に一致する各レコードの
最初のデータをとばす事によつて行なわれる。こ
の後、キー長及び探索引数と同じ長さを有するデ
ータのキー・フイールドが探索引数と比較され
る。初期比較操作に続いて、データ長によつて特
定される長さの後続するデータがとばされる。次
にキー長に一致するレコードのセグメントが再び
特定の探索引数と比較され、その後再びデータ長
によつて特定される長さのデータがとばされる。
比較及びとばしの動作はレコードの終り又は特定
の数の比較操作が行なわれるまで継読する。

データがデイスク・フアイルから受信される
と、各データ・レコードは記憶される。もしもそ
のデータ・レコード内に「ヒツト」が見い出され
れば、即ち探索引数とキー・フイルドの１つとの
間に比較の一致が起れば、データ・レコード全体
又はその特定部分を外部の制御装置によつて読取
る事ができる。データ・レコード内に「ヒツト」
の起きたデータは記憶し、外部制御装置を経由し
て上位処理装置に通信してもよい。

このように、上位CPU処理時間が可成り節約
されるのに加えて、複数のキー・フイールドをレ
コード内に適宜に散在させているので、レコード
の効率的走査が達成される。

良好な実施例で、探索引数はレコード走査回路
内のメモリに記憶される。次に探索引数はこのメ
モリからバイト毎に読み出され、フアイルから受
信した直列のデータのストリームとビツト毎に直
列に比較される。このために探索引数よりも１ビ
ツト長いシフトレジスタが設けられる。探索引数
は１つの最終ビツト位置を除いた全ビツト位置に
ロードされ、フアイルからのデータは残りの最終
ビツト位置から直列にシフトレジスタにシフトさ
れる。次にシフトレジスタ内のデータのシフトが
起きると共に、レジスタの２つの端部ビツト間で
比較が行なわれる。

〔発明を実施するための最良の形態〕

レコード走査回路を含む計算機システムが第１
図に示されている。上位CPU１０は標準的な方
式で主記憶１２に接続されている。上位CPU１
０はバス１４を経てＩ／Ｏ制御装置１６にも接続
される。Ｉ／Ｏ制御装置１６の機能は、上位
CPU１０からの（第２図に示すような探索要求
ブロツクの形の）データ走査要求を受け取る事、
レコード走査動作を実行するために必要なデータ
を組み立てる事、並びにバス２２を経て多数のデ
イスク・フアイル２４Ａ〜２４Ｄに接続された装
置制御ユニツト２１及びレコード走査回路２０に
レコード走査動作を実行するために必要な情報を
中継する事を含む。

上位CPU１０、主記憶１２、Ｉ／Ｏ制御装置
１６及び装置制御ユニツト２１の構成自体は周知
なのでここでは詳細に説明しない。

データ・レコードの探索を行なうために、上位
CPU１０は最初に第２図に示すような探索要求
ブロツクをＩ／Ｏ制御装置１６に転送する。この
探索要求ブロツクのＩ／Ｏ制御装置１６への転送
後、上位CPU１０は他のタスクを実行する事が
できる。即ち探索はそれ以上は上位CPU１０を
必要とする事なく完全に行なわれる。探索要求ブ
ロツクのＩ／Ｏ制御装置１６への転送後、探索に
関する上位CPU１０の次の関与は、レコード走
査回路２０からＩ／Ｏ制御装置１６を経由して上
位CPU１０に探索結果が報告される時に生じる。
従つてかなりの上位CPU処理時間の節約が達成
され、それによりシステム全体に関するスループ
ツトのかなりの改善が得られる。

第２図の探索要求ブロツクは８個のワード０〜
７から構成され、その各々は16ビツトから成つて
いる。（もつとも所望により他のブロツク長及び
ワード長を用いる事もできる。）ワード０は制御
ビツト即ちコマンド・ビツトを含む。例えば、所
望のデータが所在する事を示す「ヒツト」がデー
タ・レコード中に見い出された時、レコード全体
又はその指定された部分だけを戻したい事がある
かもしれない。ワード０のコマンド・ビツトはそ
れらの代替的動作のうちどれが望まれるかを特定
するために使用できる。ワード１はキー数KN及
びスキツプ長SLを含む。それらは特定のデー
タ・レコード中で探索されるべきキーの数の位置
及び探索中にデータ・レコード内でスキツプされ
るべきデータの量に関係している。（これらの用
語の意味は第３Ａ図及び第３Ｂ図についての下記
の説明で明確化するであろう。）ワード２及びワ
ード３の一部はフアイル２４Ａ〜２４Ｄのどこで
探索が開始されるべきかを特定する相対ブロツ
ク・アドレス（RBA）を含む。RBAに応答して
装置制御ユニツト２１はフアイル２４Ａ〜２４Ｄ
にこの位置から始まるレコードの出力を開始する
ように指示する。レコード走査回路２０によつて
行なわれる実際の走査探索はこのデータの出力開
始時に始まる。ワード３はレコード・カウントも
含んでいる。レコード・カウントは探索の限界を
特定する。例えばレコード・カウントを１と4096
レコード（各々例えば256バイト）との間で変化
し得るようにする事によつて対応する数のレコー
ドを探索する事が可能になる。ワード４の残余ス
テータス・ブロツク・アドレスは残余ステータ
ス・ブロツクが記憶される主記憶１２中の開始位
置を特定する。この残余ステータス・ブロツクに
含まれる情報は探索動作の結果として得られるど
の情報でもよい。ワード５は探索要求ブロツク・
チエイン・アドレスを特定する。このチエイン・
アドレスを用いれば、上位CPU１０に割り込み
をかけないでも主記憶１２から後続する探索要求
ブロツクを取り出す事ができる。

ワード６のデータ長DL及びキー長KLは各々、
走査される各レコード中の（データ・フイールド
と呼ばれる）とばされるデータのバイト数及びキ
ー即ち探索引数と比較される（キー・フイールド
と呼ばれる）データのバイト数を特定する。この
事は第３Ａ図、第３Ｂ図に関連して詳細に説明さ
れている。最後に、ワード７で探索引数が見い出
される主記憶中のアドレスが特定される。この探
索引数は主記憶からＩ／Ｏ制御装置１６を経てレ
コード走査回路２０に転送され、そこでフアイル
２４Ａ〜２４Ｄから直列に受信されたレコード中
のキー・フイルドのデータと比較される。その方
式は下記に詳述する。

第３図を参照すると、各デイスク・フアイル２
４Ａ〜２４Ｄの上のデータ識別子及びデータ・レ
コードの構成が説明されている。Ｔ１〜Ｔ６は異
なつた平行なデイスク・プラツタ上のトラツクを
表わす。これらのデイスク・プラツタはフアイル
２４Ａ〜２４Ｄの１つの１本のスピンドル即ちシ
ヤフト上を同時に同じ速度で回転され、トラツク
Ｔ１〜Ｔ６は全て同じデータ・シリンダの一部で
ある。各トラツクＴ１〜Ｔ６は一連のデータ識別
子５０及びデータ・レコード５１から構成され
る。例えば各々256バイトから成る２つのデー
タ・レコード５１は各々の識別子５０に続いて与
えられる。垂直方向の隣接した識別子コード例え
ばトラツクＴ２及びＴ３の識別子コードは、上側
の識別子の終端部が下側の識別子の開始部のすぐ
前に来るように構成されている。また一番下のト
ラツクＴ６中の識別子の終端部は、最後に走査さ
れたトラツクＴ１中の識別子の後の２つのデー
タ・レコードに続くトラツクＴ１の識別子の開始
部のほぼ直下にある。識別子５０は第３図に示し
た点線５２に沿つて番号順に配列されている。識
別子をそのように配列すると、それらの間の探索
は点線５２に沿つて配置された識別子コードを走
査する事によつて迅速に実行できる。第２図の相
対ブロツク・アドレスによつて特定されたものに
対応する識別子が参照番号５３の所に配置されて
いれば、識別子５３の後のデータ・レコードは点
線５２で示される順序で直列にビツト毎に順に読
み出される。

特に第３図の下側を参照すると、単一のデー
タ・レコード５１の区分が示されている。第２図
の探索要求ブロツクのスキツプ長SLは、比較動
作を実行する時に無視すべきレコードの最初のデ
ータのバイト数を特定する。スキツプ長の終り
に、キー長KLによつて特定されたレコードのバ
イト数が、探索要求ブロツクのワード７で特定さ
れた主記憶１２の記憶装置から初期に読み出され
た探索引数と比較される。最初のキー・フイール
ドにおける初期の比較動作に引き続いて、ワード
６のデータ長DLで特定されたバイト数がスキツ
プされ、その後第２のキー・フイルドを形成する
レコードの次のKL個のバイトが同じ探索引数と
比較される。この動作の後、再びDLバイトのデ
ータから成るデータ・フイールドがスキツプされ
る。この比較及びとばしの手続は「ヒツト」が見
つかるか又は探索要求ブロツクのワード１中のキ
ー数KNで特定される数のキー・フイールドが
「ヒツト」なしに走査されるまで継続する。もし
レコード内に「ヒツト」が見つからなければ、
「ヒツト」が見つかるか又は走査されたレコード
の総数が探索要求ブロツクのワード３で特定され
たレコード・カウントに等しくなるまで同じ比較
−とばしの手続が系列中の次のレコードに対して
行なわれる。

スキツプ長、キー長及びデータ長の各々によつ
て特定された各レコード内のバイト数は完全に任
意的であり、従つて任意のレコードの任意の所望
の部分を調べられる事に注意されたい。本発明に
従つてデータ・レコードの走査が行なわれる方式
は多くの異なつた状況において特に有利である。
例えばある場合（キーに対応する）特定の情報は
データ・レコード内の多くの可能な位置のうちど
こに配置されてもよい。複数キー・フイールドの
使用により、そのようなレコードが効率的に走査
できる。

第４図を参照すると、レコード走査回路２０の
詳細なブロツク図が示されている。前述のように
レコード走査回路２０は双方向バス１８でＩ／Ｏ
制御装置１６に結合されている。バス１８はキー
数レジスタ２６、データ長レジスタ３２、キー長
レジスタ３１、スキツプ長レジスタ４１、キー・
アドレス・カウンタ４３及びデータ・アドレス・
カウンタ４４のプリセツト入力に結合される。バ
ス１８はキー・アドレス・カウンタ４３及びデー
タ・アドレス・カウンタ４４に、探索動作の開始
時に全０をロードするために使われる。またバス
１８は、走査されるレコードのキー・フイルドと
探索引数との間で行なわれる比較の型を決定する
制御ビツトを、その特定の信号線からデータ比較
論理５２に転送する。比較は＝、≠、≧、≦、＞及
び＜のいずれでもよい。またバス１８は探索動作
の開始に先行して探索引数をキー記憶装置４７に
転送するためにキー記憶装置４７のデータ入力に
も接続される。

キー数レジスタ２６の出力はキー数カウンタ２
７のプリセツト入力に結合され、それによつて処
理中の探索要求ブロツクで特定されたキー数KN
をキー数カウンタ２７に転送する。

データ長レジスタ３２及びキー長レジスタ３１
は一時レジスタ３３と共に循環式に接続され、デ
ータは３つのレジスタ中を回転できる。即ちキー
長レジスタ３１からのデータは一時レジスタ３３
に転送され、一時レジスタ３３からのデータはデ
ータ長レジスタ３２に転送され、そしてデータ長
レジスタ３２からのデータはキー長レジスタ３１
に転送される。

スキツプ長レジスタ４１の出力はキー・アドレ
ス・カウンタ４３のプリセツト入力に接続され
る。キー・アドレス・カウンタ４３及びキー長レ
ジスタ３１の出力はアドレス比較論理３０で比較
され、該回路は比較結果を表わす信号を走査制御
論理２９に出力する。

データ・アドレス・カウンタ４４は、デイス
ク・フアイルから受け取つたデータをデータ記憶
装置４８のどこに記憶するかを指定するために設
けられる。キー記憶装置４７及びデータ記憶装置
４８は共にRAMを用いて実現でき、所望であれ
ば入出力線を時分割的に用いた同じメモリである
事も可能である。データ・アドレス・カウンタ４
４の出力はスキツプ長レジスタ４１及び走査制御
論理２９にもフイード・バツクされる。

キー記憶装置４７からのデータ出力は第１のバ
ツフア４９に供給される。第１のバツフア４９の
出力はSERDES（直並列変換器）５０の並列入力
に与えられる。SERDESの直列データ入力はデ
イスク・フアイルから受け取つたデータの直並ビ
ツト・ストリームである。第２のバツフア５１は
SERDES５０から出力データを受け取る。第４
図に示すように、デイスク・フアイルから来る直
列ビツト・ストリーム中のデータのビツトと同期
したパルスを有する信号線７４上の「フアイル・
クロツク」信号が直接SERDES５０をクロツク
する。一方その信号を周波数分周器５４によつて
周波数を８分の１にした信号がバツフア４９及び
５１をクロツクするのに使われる。

SERDES５０の入出力データを転送する他の
可能な方法は、SERDESがフアイル・クロツク
信号でクロツクされ一方レコード走査回路内の動
作は内部的に供給されるクロツク信号でクロツク
される「ハンドシエーク」構成を用いる事であ
る。その場合、SERDES５０の両側に２重バツ
フアが設けられ、SERDES５０に直接接続され
たバツフアはフアイル・クロツク信号と同期して
クロツクされ、キー記憶装置４７及びデータ記憶
装置４８に直接接続されたバツフアは内部レコー
ド走査回路クロツクと同期してクロツクされる。
そのようなクロツク方式自体は周知である。

１例として、ここではSERDES５０は９ビツ
ト長であると仮定する。その場合第１のバツフア
４９のデータ出力はSERDES５０の上位８ビツ
トに送られる。SERDES５０の下位８ビツトは
第２のバツフア５１に並列に転送される。

SERDES５０からの０番目及び８番目のビツ
ト（各々最下位及び最上位ビツト）は、＝、≠、
≧、≦、＞及び＜から選ばれたデータ比較動作を行
なうためにデータ比較論理５２によつて比較され
る。（データ比較論理５２の詳細は第５Ａ図、第
５Ｂ図を参照して説明する。）デイスク・フアイ
ルから来たデータとキー記憶装置４７からの探索
引数との間に、選択された型のデータ比較動作に
よつて決定されるような「ヒツト」をデータ比較
論理５２が検出すると、信号線４６に活性（論理
「１」）状態が出力信号「走査セツト」が生じる。
「走査ヒツト」信号は信号線４６上の走査制御論
理２９及びＩ／Ｏ制御装置１６に送られる。

次にレコード走査回路２０の動作を詳細に説明
する。

探索動作即ち第２図に示す型の１つの探索要求
ブロツクに応答して行なわれる探索動作の開始時
に、Ｉ／Ｏ制御装置１６は探索要求ブロツクのキ
ー数KNを用いてキー数レジスタ２６をプリセツ
トする。次にこの値はキー数カウント２７のプリ
セツト入力に転送される。キー長レジスタ３１は
値KL−１にプリセツトされる。減算（KL−１）
はＩ／Ｏ制御装置、又はバス１８とキー長レジス
タ３１の入力との間の別個の減算回路によつて実
行する事ができる。同様にデータ長レジスタ３２
はDL−１にプリセツトされる。キー・アドレ
ス・カウンタ４３及びスキツプレジスタ４１は
256−−SL（即ち（256−SL）（mod256））に初期
設定され、データ・アドレス・カウンタ４４は
Ｉ／Ｏ制御装置１６によりバス１８を経てゼロに
初期設定される。もしスキツプ長がゼロであれ
ば、走査制御論理２９内の走査状態カウンタはキ
ー状態に初期設定される。さもなければ走査状態
カウンタはスキツプ状態にセツトされる。（この
後者の動作は第６図に関して詳細に説明する。）キー数レジスタ２６、データ長レジスタ３２、
キー長レジスタ３１、スキツプ長レジスタ４１及
びキー記憶装置４７に初期値がロードされると、
スキツプ長のカウントダウン（スキツプ・フイー
ルド動作）が実行される。キー・アドレス・カウ
ンタ４３は、走査されるデータ・レコードの系列
の最初のバイトから、データの各バイト毎に１カ
ウントずつ増計数される。カウンタが256（即ち
256 ０（mod256））に達する時、走査制御論理２
９をスキツプ・フイールド動作モード（スキツプ
状態）からキー・フイルド動作モード（キー状
態）に変化させるキヤリーアウト信号が発生され
る。

スキツプ・フイールド動作が完了した後、探索
引数の最初の８ビツトがキー記憶装置４７から第
１のバツフア４９を経てSERDES５０の上位８
ビツト位置に転送される。次にデイスク・フアイ
ルからデータが直列式にSERDES５０にシフト
入力され、SERDESの０番目と８番目のビツト
位置の間でデータ比較論理５２によつて比較が行
なわれる。比較動作を正確に実行するために即ち
同じ桁のビツトの間で比較を行なうためにバツフ
ア４９の最上位ビツトは最初SERDES５０の８
番目のビツト位置に入力され、またバツフア４９
の最下位ビツトはSERDES５０のビツト位置１
に入力されなければならない。デイスク・フアイ
ルから直列データを１ビツトずつ受け取るたび
に、バツフア４９からの８ビツトは右へシフトさ
れる。こうしてバツフア４９から受け取つたデー
タの１ビツトが、デイスク・フアイルから
SERDES５０にビツトがシフトされるたびに落
されてゆく。バツフア４９から受け取つた最初の
８ビツトについて比較動作が終了すると、べつの
８ビツトがキー記憶装置４７からバツフア４９を
経てSERDES５０の上位８ビツト位置に転送さ
れる。バツフア４９からSERDES５０への新し
い探索引数の転送と同時に、１バイトのデータ・
レコードに対応するSERDES５０の下位８ビツ
トがバツフア５１を経てデータ記憶装置４８に転
送される。キー記憶装置４７からSERDES５０
に次の８ビツトの探索引数を転送するために、キ
ー・アドレス・カウンタ４３は１カウントだけ増
計数される。またデータ・アドレス・カウンタ４
４も、次の８ビツトのデータ・レコードが
SERDES５０からバツフア５１を経てデータ記
憶装置４８に転送される記憶位置を用意するため
に増計数される。

このデータ転送過程は最初のキー・フイルドの
終了するまで続く。キー・フイルドの長さは値
KL−１によつて指定され、これはキー長レジス
タ３１に記憶されていた。アドレス比較論理３０
はキー長レジスタ３１に記憶されている値KL−
１とキー・アドレス・カウンタ４３の出力とを連
続的に比較する。その２つの値が等しいことは、
キー・フイルドの最後のバイトに到達したことを
示す。そのことを検出すると、走査制御論理２９
は信号線３８上のパルスによつてキー・アドレ
ス・カウンタ４３をゼロにレセツトする。（これ
はレコードの最初のキー長の走査中に「ヒツト」
が生じなかつた事を仮定している。「ヒツト」が
検出された時の手続は後述する。）また同時にキ
ー数カウンタ２７が信号線３８上の同じパルスに
よつて１カウントだけ減数計数される。

次にスキツプ・フイールド動作に似た計数動作
が、走査中のレコードの最初のデータ・フイール
ド部分について行なわれる。これはデータ・フイ
ールド動作又はデータ状態と呼ばれる。データ状
態へ推移するために、一時レジスタ３３、データ
長レジスタ３２及びキー長レジスタ３１の内容
は、キー長の値KL−１が一時レジスタ３３にデ
ータ長の値DL−１がキー長レジスタ３１に保持
されるように巡回される。次にキー・アドレス・
カウンタ４３が、デイスク・フアイルからデータ
のバイトを受け取るごとに１カウントずつゼロか
ら増計数される。キー・アドレス・カウンタ４３
の出力値がキー長レジスタ３１に記憶されている
データ長の値DL−１に等しくなると、アドレス
比較論理３０はその事実を走査制御論理２９に知
らせ、それによつて走査制御論理２９は次のキ
ー・フイールド動作のためにキー・アドレス・カ
ウンタをリセツトする。

データ状態の間、データはSERDES５０に転
送され続ける事に注意されたい。これはデータ・
レコード全体を蓄積するようにデータを連続的に
データ記憶装置４８に転送するために行なわれ
る。しかしながらこの状態の間データ比較論理５
２は比較動作を行なう事を禁止される。

次の引き続くキー・フイルド動作期間の開始時
に、一時レジスタ３３、データ長レジスタ３２及
びキー長レジスタ３１の内容は、値KL−１がキ
ー長レジスタ３１にデータ長の値DL−１がデー
タ長レジスタ３２に入るように再び巡回される。
そして探索引数の最上位ビツトから始まつて、前
述したのと同様の方式でキー比較動作が進行す
る。もしそのキー・フイールド動作期間中に「ヒ
ツト」が生じなければ、レコード走査回路２０は
再びデータ・フイールド動作に入る。

上記のようにキー・フイールド動作期間が終了
するたびに、キー数カウンタ２７は１カウントず
つ減計数される。もしキー数カウンタ２７がゼロ
に至る前に「ヒツト」が生じなければ、ゼロに至
つた時、現在のデータ・レコードに関する走査は
終了し、そのレコードの残りのデータは単にデー
タ記憶装置４８にロードされる。

一方もしもレコードのあるキー・フイールドに
ついて「ヒツト」が生じれば、違つた手続が続い
て行なわれる。具体的には、「ヒツト」の存在は
信号線４６上のＩ／Ｏ制御装置１６及び走査制御
装置２９及びスキツプ長レジスタ４１に知らされ
る。「ヒツト」が知らされると即座に、スキツプ
長レジスタ４１はその時データ・アドレス・カウ
ンタ４４の出力に存在する数値を記憶する。従つ
てレコード処理期間の終了時に、Ｉ／Ｏ制御装置
はバス１８を経てデータ記憶装置４８からデー
タ・レコードを検索できる。上記のように第２図
の探索要求ブロツクのワード０のコマンド・ビツ
トの内容に依存して、レコード全体又は所定の部
分だけが転送される。またスキツプ長レジスタ４
１に保持されているデータ・アドレス・カウンタ
値はＩ／Ｏ制御装置１６によつて「ヒツト」ポイ
ンタとして検索できる。Ｉ／Ｏ制御装置へのこの
型の転送は周知であり、これ以上の説明は省略す
る。

第５Ａ図及び第５Ｂ図には、データ比較論理５
２の詳細が示されている。ラツチＬ０〜Ｌ２、７
０〜７２は、走査中のデータ・レコードの指定さ
れたキー・フイールドに対して比較動作＝、≠、
≧、≦、＞及び＜のうちのどれを実行するかを決定
するバス１８からの３ビツトを記憶するために設
けられる。デコーダ７３はラツチ７０〜７２に記
憶されたビツトの状態に依存して、記号＝、≠、
≧、≦、＞及び＜識別される信号線のうち１本を論
理「１」で付勢する。所望であれば、データ・バ
ス１８の６本の信号線から情報を受け取るように
６個のラツチを設け、所望の比較動作を選択する
ために各走査動作に関して１つだけのラツチを付
勢する事ができる。このようにすればデコーダ７
３は除去できる。

デコーダ７３からの種々の出力は対応する
ANDゲート８０〜８５の第１の入力に結合され
る。SERDES５０からの０番目及び８番目の出
力ビツト（ビツト０及びビツト８）並びにそれら
の補数（ビツト０及びビツト８）は比較論理５２
に供給される。特にビツト０及びビツト８は
ANDゲート８６の２つの入力に加えられ、ビツ
ト８及びビツト０はANDゲート８７の入力に加
えられる。両ANDゲート８６及び８７の他方の
入力には、デイスク・フアイルから受信されるデ
ータ・ビツトと同期した信号線７４上のフアイ
ル・クロツク信号が加えられる。その相対的タイ
ミングは、SERDESからの出力データが安定な
時にパルスが論理「１」状態を取るように調整さ
れている。信号線１４５上の走査状態カウンタか
らのキー状態信号はインバータ１４６で反転さ
れ、キー状態の時以外はラツチ８８及び８９をリ
セツト状態に保つためにそれらのリセツト入力に
加えられる。ANDゲート８６及び８７の出力は
各々ラツチ８８及び８９のセツト入力に加えられ
る。信号CMPR LTCH RST（比較ラツチ・リセ
ツト）はラツチ８８及び８９をリセツトする。こ
の信号を発生させるための回路は第５Ｂ図に示さ
れている。

ラツチ８８の反転出力はANDゲート８７の１
入力に接続され、一方ラツチ８９の反転出力は同
様にANDゲート８６の１入力に接続される。ま
たラツチ８８の反転出力はANDゲート８０及び
８３の入力に接続され、ラツチ８８の非反転出力
はANDゲート８４及びORゲート９０の入力に接
続され、ラツチ８９の反転出力はANDゲート８
０及び８２の入力に接続され、そしてラツチ８９
の非反転出力はANDゲート８５及びORゲート９
０の入力に接続される。ORゲート９０の出力は
ANDゲート８１の第２の入力に接続される。
ANDゲート８０〜８５の出力はORゲート９１で
一緒にORされ、その出力はＤ型フリツプフロツ
プ・ランチ９２のデータ入力に接続される。ラツ
チ９２は第５Ｂ図の回路で作られるHIT LTCH
CLK信号（ヒツト・ラツチ・クロツク）により
クロツクされる。ラツチ９２のリセツト入力には
Ｉ／Ｏ制御装置１６からのリセツト信号が接続さ
れる。

１つのレコード走査動作に関してANDゲート
８０〜８５の１つだけが付勢される。例えば
「＝」型の比較を行ないたい場合、ANDゲート８
０が付勢される。この場合「ヒツト」の起るのは
ビツト０とビツト８がキー・フイールド全体につ
いて常に同じ場合なので、ANDゲート８６及び
８７の出力はキー・フイールド全体にわたつて連
続的に論理「０」であり、従つてラツチ８８及び
８９の反転出力は論理「１」状態にある。ラツチ
８８及び８９からの論理「１」の２つの値並びに
デコーダ７３からの「＝」出力はキー・フイール
ドの長さ全体にわたつて全て存在し、従つてキ
ー・フイールドの終了時にも存在する。従つて
ANDゲート８０はキー・フイールド動作期間の
終了時にORゲート９１を経てラツチ９２に論理
「１」を出力する。キー・フイールド動作期間の
終了時に信号線３８上のEOKFパルスがラツチ９
２をクロツクし、その出力を論理「１」状態に
し、信号線４６上に「走査ヒツト」信号を出させ
る。この信号はレコード走査動作の残りの期間中
活性状態に留まる。

他の例としてデコーダ７３の「＞」出力が付勢
される場合、ANDゲート８４が選択される。も
し走査されるデータ・レコードのキー・フイール
ドの値が探索引数よりも実際に大きければ、キ
ー・フイールドのビツトの順序正しく配列された
系列においてビツト０がビツト８に等しくならな
い最初の時、ビツト０は論理「１」状態になけれ
ばならない。この事が起る前の直列ビツト・スト
リームにおいて、ビツト０はビツト８と同じであ
り、従つてANDゲート８６及び８７の出力は連
続的に論理「０」である。ビツト０が論理「１」
になり一方ビツト８が論理「０」であると即座に
ANDゲート８６の出力が論理「１」になり、ラ
ツチ８８の非反転出力を論理「１」状態にする。
ラツチ８８はキー・フイールドの走査終了時まで
この状態を保つ。ANDゲート８７に接続された
ラツチ８８の反転出力からの論理「０」信号は、
そのキー・フイールド動作期間中にANDゲート
８７の出力が論理「１」状態になるのを防止す
る。従つてビツト８が論理「０」状態の時にビツ
ト０がひとたび論理「１」状態になれば、AND
ゲート８４の入力に論理「１」が加えられ、これ
はそのキー・フイールド動作期間の終了時まで維
持される。従つてANDゲート８４の出力に与え
られた論理「１」はORゲート９１を経てラツチ
９２のＤ入力に加えられ、キー・フイールドの終
了時にラツチが信号EOKFによつてクロツクされ
る時に「走査ヒツト」信号を生じさせる。

残りの比較型≠、≧、≦及び＜の各々についても
適当な場合に「走査ヒツト」信号が発生する事が
同様に確認できる。

第５Ｂ図に、第５Ａ図で用いられる
CMPRLTCH RST信号及びHIT LTCH CLK
信号を発生させる回路が説明されている。７ビツ
トのリング・カウンタ１５１が設けられており、
これは信号線７４上のフアイル・クロツク信号で
クロツクされる。リング・カウンタ１５１は従つ
て信号ビツト０、ビツト１…ビツト７を出力し、
それらはフアイルからのバイト中の対応番号の付
けられたビツトがSERDES５０に入力される時
に論理「１」状態になる。Ｄ型ラツチ１５２は走
査制御論理２９から信号線５５を経由してキー状
態信号を受け取る。後述するようにこの信号はキ
ー・フイールド動作期間中は論理「１」状態にあ
る。ラツチ１５３及び１５４はラツチ１５２に続
いて直列式に結合されている。ラツチ１５３はビ
ツト０でクロツクされ、ラツチ１５４はビツト７
でクロツクされる。この構成を用いると、バツフ
ア４９がSERDES５０に転送する準備のできた
キー・バイトを含む時にラツチ１５３の非反転出
力は論理「１」になり、SERDES５０がデイス
ク・フアイルから受信したキー・データの８ビツ
ト全体を含む時にラツチ１５４の非反転出力が論
理「１」になる。

CMPR LTCH RST信号はANDゲート１５６
を用いて、ラツチ１５４の反転出力とリング・カ
ウンタ１５１のビツト１出力との論理積を取る事
によつて形成される。HIT LTCH CLK信号は
ANDゲート１５７を用いて、リング・カウンタ
１５１のビツト７出力、ラツチ１５４の非反転出
力及びORゲート１５５の出力の論理積を取る事
によつて形成される。但しORゲート１５５はラ
ツチ１５３の反転出力及びレコードの最後のバイ
トに関して論理「１」状態を取るデイスク・フア
イルからの最後バイト信号の論理和を取る。
ANDゲート１５７の出力は、最後のキー・バイ
トを比較した後にラツチ８８及び８９が安定しそ
の出力がANDゲート８０〜８５及びORゲート９
０を伝わつて走査ヒツト・ラツチ９２の入力に到
達する事を可能にするのに充分な時間、遅延回路
１５８によつて遅延される。ラツチ１５２〜１５
４は、ORゲート１５９を用いてＩ／Ｏ制御装置
１６からのリセツト信号及び走査制御論理２９か
らのロード・パルスの論理和を取つた信号により
リセツトされる。

次に第６図に示した走査制御論理２９の詳細を
説明する。

キー長レジスタ３１及びキー・アドレス・カウ
ンタ４３からのデータ出力はアドレス比較論理３
０の対応する比較入力ポートに加えられる。アド
レス比較論理３０はデイジタル比較器で実施さ
れ、２つの入力が等しい時に論理「１」状態の出
力を出す。またキー・アドレス・カウンタ４３の
データ出力は、キー・アドレス・カウンタの出力
が255の時に論理「１」状態の出力信号を発生す
るデコーダ１０１にも加えられる。信号線２８上
のキー数カウンタ２７の出力は、そのカウント出
力がゼロになつた時に論理「１」状態の出力を発
生するデコーダ１０２の加えられる。データ・ア
ドレス・カウンタ４４の出力は、信号線４２から
デコーダ１０３に加えられる。デコーダ１０３は
データ・アドレス・カウンタ４４の出力が２５５
の時に出力線１０３Ａに論理「１」信号を与え、
データ・アドレス・カウンタ４４の出力が254の
時に信号線１０３Ｂに論理「１」信号を与える。
同様に信号線４５上のスキツプ長レジスタ４１か
らの出力は、その値がゼロの時に論理「１」を出
力するデコーダ１１４に入力される。

ANDゲート１０６〜〜１１１、ORゲート１１
５〜１１７及びインバータ１０４，１０５，１１
２から構成されたデコーダ回路が設けられる。
ORゲート１１５〜１１７の出力は走査状態カウ
ンタ１２０の２つのラツチ１２１及び１２２に接
続される。最後に、走査状態カウンタ１２０のラ
ツチ１２１及び１２２の出力はANDゲート１２
４〜１２６の入力に接続され、その出力はレコー
ド走査回路２０がスキツプ状態、キー状態及びデ
ータ状態の時にそれぞれ論理「１」状態になる。

信号線３５，３６及び３７上の、キー長レジス
タ３１、データ長レジスタ３２及び一時レジスタ
３３の間でデータのシフトを起こすための回転ス
トローブ・パルスはANDゲート１１３，１１９
及び１２７〜１２９、ORゲート１１８及びラツ
チ１２３から成る回路によつて発生される。第７
図のクロツク発生回路によつて作られたクロツク
信号CLK１，CLK２及びCLK３が図のように
ANDゲート１２７〜１２９の入力に接される。

キー数カウンタ２７及びキー・アドレス・カウ
ンタ４３のロード並びにデータ・アドレス・カウ
ンタ４４のリセツトを生じさせる。信号線４０上
の一般ロード・パルスを発生させる回路はAND
ゲート１３１，１３２及び１３４並びにラツチ１
３３を含む。

第７図は種々のクロツク信号CLK０〜CLK３
の間のタイミング関係及びクロツク発生回路を示
す図である。これらの信号は信号線７４上のフア
イル・クロツクに同期された主発振器９８及びク
ロツク発生器９９によつて作られる。発振器９８
はレコード走査動作の開始時にＩ／Ｏ制御装置１
６からのエネーブル・クロツク信号によつてクロ
ツク信号を発生する事を可能にされる。キー・ア
ドレス・カウンタ４３はCLK１信号でクロツク
され、データ・アドレス・カウンタ４４はCLK
２信号でクロツクされ、キー記憶装置４７は
CLK２信号でクロツクされ、そしてデータ記憶
装置４８はCLK３信号でクロツクされる。これ
らの接続は第４図に示されていないが、これは図
面を煩雑にするのを避けるため、及びクロツク信
号接続はいくぶん任意的であつて実際に用いられ
るデバイスの速度等の因子を考慮して変更し得る
からである。信号CLK０〜CLK３の間に示され
るタイミング関係を与えるような回路の構成は周
知なので、これ以上の説明は省略する。

第９Ａ図〜第９Ｅ図のタイミング図と同時に第
６図の回路の動作を説明する。

レコード走査動作の開始時にＩ／Ｏ制御装置１
６によつてリセツト・パルスが加えられる。OR
ゲート１１５及び１１７を経て加えられるこのパ
ルスはラツチ１２１及び１２２を共にリセツトす
る。ANDゲート１２４〜１２６でデコードされ
たラツチ１２１及び１２２の出力は、ANDゲー
ト１２４の出力に論理「１」を、ANDゲート１
２５及び１２６の出力に論理「０」を発生し、ス
キツプ状態信号を発生する。

SL＝０であれば即ちレコード走査動作の開始
時にスキツプされるデータがなければ、Ｉ／Ｏ制
御装置１６からリセツト・パルスの次にセツト・
パルスが加えられ、走査状態カウンタ１２０をキ
ー状態にする。さもなければ即ちSL≠０であれ
ば、リセツト・パルスのみが加えられ、走査状態
カウンタをキー状態にする。

スキツプ状態の時、キー・アドレス・カウンタ
４３はSERDES５０によつてデータのバイトが
受け取られるごとに１カウント増計数される。
256−SL（mod256）の値に初期設定されたキー・
アドレス・カウンタ４３が255（mod256）のカウ
ントに至ると、デコーダ１０１の出力に論理
「１」が発生し、ANDゲート１０８の１入力に加
えられる。キー数カウンタはその時ゼロに到達し
ていない（走査されるべきキーの数はゼロよりも
大きいと仮定する）ので、インバータ１０５の出
力に接続されたANDゲート１０８の入力にも論
理「１」が加えられている。またANDゲート１
０８の第３の入力に加えられるスキツプ状態信号
も論理「１」状態である。従つてANDゲート１
０８の第４の入力に次のCLK０パルスが入力さ
れる時、パルスがANDゲート１０８から出力さ
れORゲート１１６を経てラツチ１２２のセツト
入力に至る。これはラツチ１２２の状態を変化さ
せ、それによつて走査状態カウンタ１２０のラツ
チの出力をデコードするANDゲート１２４〜１
２６に論理「０」のスキツプ状態信号、論理
「１」のキー状態信号及び論理「０」のデータ状
態を生じさせる。この遷移は第９Ａ図のタイミン
グ図に示されている。

キー・アドレス・カウンタ４３はクロツクされ
続ける。キー状態に達した後のその最初のカウン
ト値は（第９Ａ図に示すように）ゼロである。こ
の状態に続いて、キー・アドレス・カウンタは
SERDES５０に８ビツトのデータがロードされ
るごとに１カウントずつ増計数される。従つて探
索引数はキー記憶装置４７からバツフア４９Ａ及
び４９Ｂを経てSERDES５０に順次にバイト単
位で読み出され、デイスク・フアイルから来たデ
ータと比較される。

キー状態において、キー・アドレス・カウンタ
４３の増計数された値がキー長レジスタ３１に記
憶された値KL−１になる時、アドレス比較論理
３０によつて論理「１」が出力され、ANDゲー
ト１０６の入力に加えられる。ANDゲート１０
６の他方の入力にはキー状態信号が加えられる。
第９Ｂ図に示すように、CLK０信号の次のパル
スを受け取つた時、ANDゲート１０６によつて
パルスが出力される（これは前述のEOKF信号で
ある）。このパルスは信号線３８に加えられ、走
査状態カウンタ１２０のラツチ１２１をセツト
し、キー数カウンタ２７を減計数し、キー・アド
レス・カウンタ４３をゼロにリセツトする。

最初のキー・フイールドの走査中にデータ・レ
コードの終端に達しなかつたとすると、キー数カ
ウンタ２７は１カウント減計数されキー・アドレ
ス・カウンタ４３はゼロにリセツトされる。さら
に走査状態カウンタ１２０はデータ状態信号を付
勢するようにセツトされる。この時後続するデー
タ・フイールド動作期間のためにデータ長の値
DL−１をキー長レジスタ３１に記憶させるため
に、キー長レジスタ３１、データ長レジスタ３２
及び一時レジスタ３３の間で数値を回転させる必
要がある。この回転を行なうためにORゲート１
１８、ANDゲート１１９及びラツチ１２３を利
用してANDゲート１２７〜１２９の出力に回転
ストローブ１〜３の信号を発生させる。これらの
信号の発生はORゲート１１８の一入力の加えら
れるEOKFパルスによつて開始される。ORゲー
ト１１８を通過したパルスはラツチ１２３をセツ
トし、このラツチはCLK０の次のパルスがAND
ゲート１１９に加えれられラツチを再び論理
「０」状態にセツトするまで論理「１」を出力す
る。ラツチ１２３の出力が論理「１」状態の間、
ANDゲート１２７〜１２９は各々対応するクロ
ツク信号CLK１，CLK２，CLK３の１つのパル
スを通過させる事ができる。それらの信号によつ
てレジスタ３１，３２及び３３のデータが適当に
回転されると、データ・フイールド動作が始ま
る。

データ・フイールド動作状態において、キー・
フイールド動作状態と同様にキー・アドレス・カ
ウンタ４３のカウント値とキー長レジスタ３１に
記憶された値との間で連続的に比較が行なわれ
る。但しこの場合キー長レジスタ３１に記憶され
ている値は実際にはデータ長DL−１である。

キー・アドレス・カウンタ４３によつて実行さ
れるデータ長のカウントがキー長レジスタ３１に
記憶された値DL−１に等しくなる時、アドレス
比較論理３０から論理「１」が出力され、AND
ゲート１０９の１入力に加えられる。キー数カウ
ンタがゼロに達せず且つ以前に「ヒツト」が生じ
ていないと仮定すると、インバータ１０４及び１
０５に接続されたANDゲート１０９の入力は論
理「１」状態にある。従つて信号CLK０の次の
パルスが生じる時、ANDゲート１０９によりOR
ゲート１１５及び１１６を経てラツチ１２１及び
１２２の各々リセツト入力及びセツト入力にパル
スが送られる。次にラツチ１２１及び１２２のデ
コードされた出力が再びキー状態を表現し、従つ
てANDゲート１２５からのキー状態信号が論理
「１」になり、一方スキツプ状態及びデータ状態
の信号は論理「０」になる。この動作のシーケン
スは第９Ｄ図のタイミング図に示されている。こ
のようにキー状態及びデータ状態の動作の同じ系
列が、「ヒツト」が生じるか又はレコードが終了
するまで行なわれる。

いずれかのキー・フイールドで「ヒツト」が起
きると、インバータ１０４からANDゲート１０
９に加えられる論理「０」によつてANDゲート
１０９が禁止され、そのために走査状態カウンタ
は次のデータ・フイールド動作の後にキー状態に
戻れなくなる。

第９Ｅ図のタイミング図を参照すると、デー
タ・レコードの終了時にデータ・アドレス・カウ
ンタ４４が255のカウントに達する時、信号線１
０３Ａ上の論理「１」状態はCLK０信号のパル
スがANDゲート１０７及びORゲート１１５を通
過して走査状態カウンタ１２０のラツチ１２１を
リセツトする事を可能にする。従つて次のレコー
ド走査動作の開始のために走査状態カウンタ１２
０はスキツプ状態にセツトされる。

もし走査しているキー・フイールドの終端部に
到達する前にレコードの終りに達すると、走査状
態カウンタ１２０はスキツプ状態信号を付勢する
ようにセツトされる。この場合データ・アドレ
ス・カウンタが255のカウントに達すると、デコ
ーダ１０３から信号線１０３Ａが論理「１」状態
になる。この信号はANDゲート１１１の１入力
に結合される。もしスキツプ長がゼロ以外のもの
であれば、インバータ１１２によつてANDゲー
ト１１１の第２の入力に他の論理「１」が加えら
れる。CLK０信号の次のパルスを受け取つた時、
ANDゲート１１１からの出力パルスはORゲート
１１７を経てラツチ１２２のリセツト入力に結合
される。従つて走査状態カウンタ１２０は、次の
レコード走査動作のためにスキツプ状態信号を付
勢しキー状態信号及びデータ状態信号を滅勢する
ような条件にセツトされる。

またデータ・レコードの終了時に、データ状態
であれば、回転ストローブ１〜３信号を発生させ
る必要がある。（もしキー状態の時にデータ・レ
コードの終りに達すると、これは行なわれない。）
これはデータ・アドレス・カウンタのカウントが
２５４の時に行なわれる。この場合デコーダ１０
３からの出力線１０３Ｂが論理「１」状態にな
り、それにより論理「１」がANDゲート１１３
の１入力に与えられる。データ状態信号が「１」
状態の場合、CLK０信号の次のパルスはANDゲ
ート１１３及びORゲート１１８を通過しラツチ
１２３をセツトする。そして前述のように回転ス
トローブ信号が発生する。

さらにデータ・レコードの終了時に、次のスキ
ツプ・フイールド計数動作を行なう準備をするた
めに、キー数レジスタ２６からキー数カウンタ２
７に及びスキツプ長レジスタ４１からキー・アド
レス・カウンタ４３にロードするための一般ロー
ド・パルスがANDゲート１３４の出力に発生す
る。信号線４０上の一般ロード・パルスは、デー
タ・アドレス・カウンタが２５５のカウントに達
しその結果信号線１０３Ａに論理「１」が存在す
る時に発生する。信号線１０３Ａ上の信号が最初
に論理「１」になる時、CLK０信号の次のパル
スがANDゲート１３１を通過しレコード終了ラ
ツチ１３３をセツトする。従つてANDゲート１
３２も付勢される。次にCLK０信号の次のパル
スがANDゲート１３２を通過しラツチ１３３を
リセツトする。ラツチ１３３の出力はANDゲー
ト１３４でCLK２信号との論理積を取られ、一
般ロード・パルス信号を発生する。

データ・レコード走査動作の特殊な場合には、
スキツプ長がゼロの時即ちデータ・レコード中の
デイスク・フアイルから受け取つたデータの最初
のバイトがキー・フイールドの一部である時であ
る。この場合レコード走査動作中にスキツプ状態
は決して生じない。この場合デコーダ１１４から
の出力は論理「１」状態にあり、ANDゲート１
１１はインバータ１１２の「０」出力により禁止
される。これはスキツプ状態への転移を阻止す
る。またANDゲート１１０の入力にはデコーダ
１１４から論理「11」が加えられる。従つてデー
タ・レコードの終了時にANDゲート１１０の他
方の入力に信号線１０３Ａから論理「１」が加え
られる。信号線１０３Ａが論理「１」状態になつ
た後、CLK０信号の最初のパルスが来ると、パ
ルスはANDゲート１１０及びORゲート１１６を
通過してラツチ１２２をセツトする。このように
してスキツプ状態を通る事なく直接的にキー状態
が得られる。

本発明のレコード走査探索を行なう方法及びレ
コード走査回路の動作が第８Ａ図〜第８Ｃ図の流
れ図に要約されている。第８Ａ図の流れ図の開始
位置において（ここで種々の初期値が全てセツト
されていると仮定する）、走査されるデイスク・
フアイル・セクタがＩ／Ｏ制御装置１６及び装置
制御ユニツト２１によつて最初に位置付けられ
る。この後、走査されるレコードの系列の最初の
バイトが第１のバツフア４９を経てSERDES５
０にロードされる。このデータはSERDES５０
に直列にシフトされる。もし回答がキー状態にな
ければ、SERDES５０への直列データのシフト
は８ビツトがそこにロードされるまで進行する。
この時SERDESからデータの最初のバイトがバ
ツフア５２を経てデータ記憶装置４８にロードさ
れる。

次に第８Ｂ図の流れ図の点４の始まりに示すよ
うに、もし回路がまだスキツプ状態であつてキ
ー・アドレス・カウンタの内容が２５５でなけれ
ば、キー・アドレス・カウンタ４３及びデータ・
アドレス・カウンタ４４は１カウント増計数され
る。データ・アドレス・カウンタ４４のゼロ以外
の出力によつて示されるようにデータ・レコード
の終りに達していない場合、手続は第８Ａ図に示
す点２に戻りキー記憶装置からSERDESに他の
バイトが転送される。

一方スキツプ状態においてキー・アドレス・カ
ウンタが２５５に到達すると、走査状態カウンタ
がキー状態にセツトされ、その後キー・アドレ
ス・カウンタがゼロ・カウントに達し、キー状態
計数動作が始まる。データ・アドレス・カウンタ
は再び１カウントずつ増計数される。

キー状態において、回路動作は点４から点２に
移る。キー状態になつた後にSERDESにデータ
の最初のバイトが導入された時にキーアドレス・
カウンタの内容がキー長レジスタに記憶された値
に等しくないならば、第８Ｂ図の点６に移行し、
キー・アドレス・カウンタ及びデータ・アドレ
ス・カウンタは１カウント増計数され、この過程
はキー・フイールドの終りまで続く。キー・フイ
ールドの終りに、「ヒツト」が生じていなければ、
キーカウンタ２７は１カウント減計数され、デー
タ状態信号が付勢される。次に初期値データがキ
ー数レジスタ３１、データ長レジスタ３２及び一
時レジスタ３３の間で回転され、そしてキー・ア
ドレス・カウンタはゼロにセツトされ、データ・
アドレス・カウンタは１カウント増計数される。
「ヒツト」が実際に起きていれば、データ・アド
レス・カウンタ中の数値はスキツプ長レジスタ４
１に記憶され、走査状態カウンタ１２０はデータ
状態にセツトされ、手続は点６に戻る。

第８Ａ図及び第８Ｂ図の流れ図において点５か
ら点２，３及び４を通ると、キー・アドレス・カ
ウンタはゼロにセツトされ、データ・アドレス・
カウンタは増計数される。この時回路がデータ状
態であれば、動作は第８Ｂ図の流れ図の右側の列
に示すように進行する。キー・アドレス・カウン
タは、それがキー長レジスタに記憶された数値
（データ状態の場合はDL−１）に至るまで増計数
される。この値に至ると、キー数カウンタがゼロ
以外の値を持つ事によつて示されるように最後の
キーに到達していないならば、走査状態カウンタ
１２０はキー状態に変化し、データはレジスタ３
１，３２及び３３の間を回転され、その後動作は
第８Ｂ図の点５へ進む。一方もしキー数カウンタ
がゼロになつていれば、次のキー・フイールドの
走査を始めるか又はスキツプ状態へ切り換わるた
めに動作は点２に戻る。

第８Ａ図の流れ図を参照すると、キー状態の時
ビツト０及びビツト８は「ヒント」が起きたか否
かを判定するために比較される。

データ・アドレス・カウンタが、レコード走査
動作の終了を意味するゼロ値に到達する時、動作
は第８Ｃ図の流れ図の上部の点７進む。もし「ヒ
ツト」が起きていれば、Ｉ／Ｏ制御装置１６がそ
のように通知を受け、その後手続は終了する。次
にＩ／Ｏ制御装置は適切なデータを読取る事がで
きる。もし「ヒツト」が起きていなければ、スキ
ツプ長レジスタ４１に記憶された値はキー・アド
レス・カウンタ４３に移され、キー数レジスタ２
７に記憶された値はキー数カウンタに移される。
スキツプ長レジスタ４１に記憶された値がゼロで
あれば、走査状態カウンタ１２０はキー状態に留
まる。一方スキツプ長レジスタ４１に記憶された
値がゼロ以外のものであれば、走査状態カウンタ
は次のレコード走査動作のためにスキツプ状態に
セツトされる。もしレコードの終了時に走査状態
カウンタがキー状態でなければ、キー長レジスタ
３１、データ長レジスタ３２及び一時レジスタ３
３の間でデータが回転される。もし走査すべきレ
コードがそれ以上なければ、手続は終了する。走
査すべきレコードが実際にあれば、動作は第８Ａ
図の点１に戻つて再開始する。

【図面の簡単な説明】

第１図はレコード走査回路を用いた計算機シス
テムのブロツク図、第２図はデータ・レコードの
走査を開始させるために第１図の計算機システム
で用いられる探索要求ブロツクの形式を示す図、
第３図はデイスク・メモリに記憶されるデータ・
レコード及びデータ・レコード識別子の構成を示
す図、第４図は第１図のシステム中のレコード走
査回路のブロツク図、第５Ａ図及び第５Ｂ図は第
４図のレコード走査回路中のデータ比較論理回路
の詳細な回路図、第６図は第４図のレコード走査
回路中の走査制御論理回路の詳細な回路図、第７
図は第４図の回路で用いられるクロツク発生回路
及びクロツク信号のタイミング関係を示す図、第
８Ａ図乃至第８Ｃ図は第４図の回路の動作を説明
するための流れ図、第９Ａ図乃至第９Ｅ図は第４
図の回路の動作を説明するためのタイミング図で
ある。

Claims

【特許請求の範囲】１ (a) スキツプ長、キー長、データ長及びキー
数について各々１つの値を特定し、且つ上記キ
ー長に一致する長さの１つの探索引数を準備す
るステツプ (b) 所定の位置から始まる探索すべきデータ・レ
コードを有するフアイルからデータの直列スト
リームを供給するステツプ (c) 上記フアイルからデータ・レコードを受け取
る毎に、上記データ・レコードの開始部から上
記スキツプ長によつて決定される長さのデータ
をとばすステツプ (d) 上記キー長によつて決定される長さの上記デ
ータ・レコード内のキー・フイールドを上記探
索引数と直列的に比較すると共に走査されつつ
あるキーフイルドの数をカウントするステツプ (e) 上記データ長によつて決定される長さの上記
データ・レコード内のデータ・フイールドをと
ばすステツプを含むデータ・レコードの探索方法において、上記ステツプ(d)及び(e)は、上記キーフイルドの
カウント値が上記キー数に等しくなる迄又は上記
データ・レコードの終端に到達する迄、繰返し実
施され、上記ステツプ(d)の比較動作の間に所定の
比較結果が得られるとそのデータ・レコードの少
なくとも所定部分を利用処理装置へ転送すること
を特徴とするデータ・レコードの探索方法。