JPH04105350A - 半導体チップの実装構造 - Google Patents
半導体チップの実装構造Info
- Publication number
- JPH04105350A JPH04105350A JP2222791A JP22279190A JPH04105350A JP H04105350 A JPH04105350 A JP H04105350A JP 2222791 A JP2222791 A JP 2222791A JP 22279190 A JP22279190 A JP 22279190A JP H04105350 A JPH04105350 A JP H04105350A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- ceramic substrate
- pad
- printed wiring
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 239000000919 ceramic Substances 0.000 claims abstract description 53
- 239000011104 metalized film Substances 0.000 claims abstract description 19
- 239000000853 adhesive Substances 0.000 claims description 10
- 230000001070 adhesive effect Effects 0.000 claims description 10
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 230000017525 heat dissipation Effects 0.000 description 5
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 241000288673 Chiroptera Species 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
印刷配線板に半導体チップを搭載した高周波モジュール
に係わり、特にチップ裏面に電源を供給する構造の半導
体チップの実装構造に関し、高周波特性が良好で、且つ
半導体チップの放熱性が優れた半導体チップの実装構造
を提供することを目的とし、 裏面にメタライズ膜を設けた半導体チップと、表面に給
電用パッド及びアースパッドを形成し、裏面に該アース
パッドにビアを介して接続するメタライズ膜を形成した
セラミック基板と、該セラミック基板の外形にほぼ等し
い台形の突出部が、底板の所望の個所に形成された、上
部が開口した箱形の筐体と、該突出部に対応する個所に
、該セラミック基板、を遊嵌する角孔か穿孔され、裏面
を該筐体の底板に密接して固着する印刷配線板とを、備
えた構成とする。
に係わり、特にチップ裏面に電源を供給する構造の半導
体チップの実装構造に関し、高周波特性が良好で、且つ
半導体チップの放熱性が優れた半導体チップの実装構造
を提供することを目的とし、 裏面にメタライズ膜を設けた半導体チップと、表面に給
電用パッド及びアースパッドを形成し、裏面に該アース
パッドにビアを介して接続するメタライズ膜を形成した
セラミック基板と、該セラミック基板の外形にほぼ等し
い台形の突出部が、底板の所望の個所に形成された、上
部が開口した箱形の筐体と、該突出部に対応する個所に
、該セラミック基板、を遊嵌する角孔か穿孔され、裏面
を該筐体の底板に密接して固着する印刷配線板とを、備
えた構成とする。
本発明は、印刷配線板に半導体チップを搭載した高周波
モジュールに係わり、特にチップ裏面に電源を供給する
構造の半導体チップの実装構造に関する。
モジュールに係わり、特にチップ裏面に電源を供給する
構造の半導体チップの実装構造に関する。
近年の高周波モジュールには、特性の安定化のため、裏
面(回路形成面の反対側の面)に電源を供給するように
構成された半導体チップが、しばしば使用されている。
面(回路形成面の反対側の面)に電源を供給するように
構成された半導体チップが、しばしば使用されている。
第4図は高周波モジュールの従来例の断面図である。
第4図において、IOは、表面に集積回路が形成され、
裏面にメタライズ膜■1が形成された半導体チップであ
って、表面の周縁に信号電極、アース電極等の電極を配
設しである。
裏面にメタライズ膜■1が形成された半導体チップであ
って、表面の周縁に信号電極、アース電極等の電極を配
設しである。
3は、半導体チップIO9及び他の回路部品を搭載する
例えばガラス繊維入りエポキシ樹脂積層板等の印刷配線
板であって、表面には半導体チップ10をダイホンディ
ングする給電用パッド7と、その他のパターンを形成し
である。
例えばガラス繊維入りエポキシ樹脂積層板等の印刷配線
板であって、表面には半導体チップ10をダイホンディ
ングする給電用パッド7と、その他のパターンを形成し
である。
■は、上部が開口した金属板よりなる浅い箱形の筐体で
ある。
ある。
半導体チップIOは、印刷配線板3の給電用パッド7上
にフェースアップに導電性接着剤を用いてグイボンディ
ングした後に、周縁に形成したアース電極を印刷配線板
3のアースパターン5に、金線等のワイヤI3を用いて
ワイヤボンディング接続し、周縁に形成した他の電極は
、印刷配線板3の所望のパターンに、金線等の他のワイ
ヤ14を用いてそれぞれワイヤボンディング接続してい
る。
にフェースアップに導電性接着剤を用いてグイボンディ
ングした後に、周縁に形成したアース電極を印刷配線板
3のアースパターン5に、金線等のワイヤI3を用いて
ワイヤボンディング接続し、周縁に形成した他の電極は
、印刷配線板3の所望のパターンに、金線等の他のワイ
ヤ14を用いてそれぞれワイヤボンディング接続してい
る。
そして、エポキシ樹脂等の樹脂15を半導体チップlO
の上部からボッティングすることで、半導体チップを樹
脂15で封止している。
の上部からボッティングすることで、半導体チップを樹
脂15で封止している。
印刷配線板3の周縁に導出したアースパターン5の端末
を、L形接続金具6を介して、筐体1の側壁lBに接続
している。
を、L形接続金具6を介して、筐体1の側壁lBに接続
している。
このL形接続金具6は、水平部材がアースパターン5に
、垂直部材が側壁IBの内面にそれぞれ半田付けされて
いる。
、垂直部材が側壁IBの内面にそれぞれ半田付けされて
いる。
一方、印刷配線板3の周縁に導出した入出カバターンは
、筐体1の底板1Aを貫通する如く、ハーメチックシー
ル装着した入出力端子4の頭部に、接続している。
、筐体1の底板1Aを貫通する如く、ハーメチックシー
ル装着した入出力端子4の頭部に、接続している。
なお、図示省略したか、筐体1の開口を金属材よりなる
カバーで覆うことて、ノイズの放出或いはノイズの侵入
を防止している。
カバーで覆うことて、ノイズの放出或いはノイズの侵入
を防止している。
上述のように、半導体チップは、印刷配線板のアースパ
ターンを介して筐体の側壁に接続されている。
ターンを介して筐体の側壁に接続されている。
このようにアース線路が長いことに起因して接地抵抗が
大きくて、従来の高周波モジュールは、満足すべき高周
波特性か得難いという問題点があった。
大きくて、従来の高周波モジュールは、満足すべき高周
波特性か得難いという問題点があった。
また、印刷配線板の熱伝導率が小さいことに起因して、
半導体チップの放熱性が低いという問題点があった。
半導体チップの放熱性が低いという問題点があった。
本発明はこのような点に鑑みて創作されたもので、高周
波特性が良好で、且つ半導体チップの放熱性が優れた半
導体チップの実装構造を提供することを目的としている
。
波特性が良好で、且つ半導体チップの放熱性が優れた半
導体チップの実装構造を提供することを目的としている
。
上記の目的を達成するために本発明の高周波モジュール
は、第1図に示したように、裏面にメタライズ膜11が
形成された半導体チップ10と、表面に給電用パッド2
4及びアースパッド23が形成され、裏面にビア22を
介してアースパッド23に接続されたメタライズ膜21
が形成されたセラミック基板2゜とを有する。
は、第1図に示したように、裏面にメタライズ膜11が
形成された半導体チップ10と、表面に給電用パッド2
4及びアースパッド23が形成され、裏面にビア22を
介してアースパッド23に接続されたメタライズ膜21
が形成されたセラミック基板2゜とを有する。
そしてさらに、底板1Aにセラミック基板2oの外形に
ほぼ等しい台形の突出部9を有する上部が開口した箱形
の筐体1と、突出部9に対応する個所に、セラミック基
板20を遊嵌する角孔8が穿孔され、裏面を筐体1の底
板1Aに密接して固着する印刷配線板3を備えている。
ほぼ等しい台形の突出部9を有する上部が開口した箱形
の筐体1と、突出部9に対応する個所に、セラミック基
板20を遊嵌する角孔8が穿孔され、裏面を筐体1の底
板1Aに密接して固着する印刷配線板3を備えている。
そして、セラミック基板20の裏面を、導電性接着剤を
用いて筐体lの突出部9上に接着して、セラミック基板
20を筐体lに固着する。
用いて筐体lの突出部9上に接着して、セラミック基板
20を筐体lに固着する。
半導体チップlOは、セラミック基板2oの給電用パッ
ド24上に7エースアツプにダイボンデングし、半導体
チップIOのアース電極をセラミック基板2゜のアース
パッド23に、他の電極を対応するバットにそれぞれワ
イヤボンデングする。
ド24上に7エースアツプにダイボンデングし、半導体
チップIOのアース電極をセラミック基板2゜のアース
パッド23に、他の電極を対応するバットにそれぞれワ
イヤボンデングする。
さらにセラミック基板20のそれぞれのパターンを、印
刷配線板3の対応するパターンに、金線等のワイヤ35
をワイヤボンデングして接続した構成とする。
刷配線板3の対応するパターンに、金線等のワイヤ35
をワイヤボンデングして接続した構成とする。
また、第3図に例示したように、セラミック基板20の
それぞれのパターンを、印刷配線板3の対応するパター
ンに、テープキャリア40のリード41を介して接続し
た構成とする。
それぞれのパターンを、印刷配線板3の対応するパター
ンに、テープキャリア40のリード41を介して接続し
た構成とする。
上述のようにセラミック基板の裏面の全面に、表面のア
ースパッドに繋がるメタライズ膜が形成され、このメタ
ライズ膜は導電性接着剤を介して、筐体の突出部に密着
している。
ースパッドに繋がるメタライズ膜が形成され、このメタ
ライズ膜は導電性接着剤を介して、筐体の突出部に密着
している。
また、半導体チップのアース電極は、短いワイヤを介し
てセラミック基板のアースパッドに接続している。
てセラミック基板のアースパッドに接続している。
このように半導体チップのアース線路の抵抗値が極めて
小さいので、高周波特性が向上する。
小さいので、高周波特性が向上する。
また、半導体チップは、セラミック基板上に導電性接着
剤によりグイボンディングされ、セラミック基板の裏面
は筐体の突出部に導電性接着剤を介して密着している。
剤によりグイボンディングされ、セラミック基板の裏面
は筐体の突出部に導電性接着剤を介して密着している。
そして、アルミナセラミックス等のセラミック基板の熱
伝導率は、印刷配線板の熱伝導率のほぼ60倍と大きい
。
伝導率は、印刷配線板の熱伝導率のほぼ60倍と大きい
。
したがって、半導体チップが発生した熱は、セラ、ミッ
ク基板を介して筐体の底板に容易に伝達され、筐体の表
面から外部に放出される。
ク基板を介して筐体の底板に容易に伝達され、筐体の表
面から外部に放出される。
即ち、半導体チップの放熱性が極めて良好である。
以下図を参照しながら、本発明を具体的に説明する。な
お、全図を通じて同一符号は同一対象物を示す。
お、全図を通じて同一符号は同一対象物を示す。
第1図は本発明の原理を示す図、第2図は本発明の実施
例の断面図、第3図は第2の発明の要部を示す断面図で
ある。
例の断面図、第3図は第2の発明の要部を示す断面図で
ある。
第1図、第2図において、半導体チップ10は、表面に
集積回路を形成し、その周縁に信号電極、アース電極等
の電極を配設しである。また、裏面の全面に、電源供給
用のメタライズ膜11を形成しである。
集積回路を形成し、その周縁に信号電極、アース電極等
の電極を配設しである。また、裏面の全面に、電源供給
用のメタライズ膜11を形成しである。
20は、半導体チップIOに相似でそれよりも所望に大
きい角形の、アルミナセラミックス等のセラミック基板
である。
きい角形の、アルミナセラミックス等のセラミック基板
である。
セラミック基板20の表面の中央部に電源パターンに繋
がる給電用パッド24を形成して、給電用パッド24の
近傍にアースパッド23を形成しである。
がる給電用パッド24を形成して、給電用パッド24の
近傍にアースパッド23を形成しである。
なお、セラミック基板2oの表面には、多数の信号パタ
ーン、アースパッド23に接続されないアースパターン
等を形成しである。
ーン、アースパッド23に接続されないアースパターン
等を形成しである。
セラミック基板20の裏面の全面に、メタライズ膜21
を形成し、メタライズ膜21と表面のアースパッド23
とをビア22を介して接続している。
を形成し、メタライズ膜21と表面のアースパッド23
とをビア22を介して接続している。
上部が開口した金属板よりなる浅い箱形の筐体lの底板
1Aの所望の個所を上方に押し出して、セラミック基板
20の外形にほぼ等しい台形の突出部9を設けである。
1Aの所望の個所を上方に押し出して、セラミック基板
20の外形にほぼ等しい台形の突出部9を設けである。
半導体チップ10及び他の回路部品を搭載する印刷配線
板3には、底板1Aの突出部9に対応する個所に、セラ
ミック基板20が遊嵌し得る角孔8を穿孔しである。
板3には、底板1Aの突出部9に対応する個所に、セラ
ミック基板20が遊嵌し得る角孔8を穿孔しである。
角孔8を突出部9に合わせ、裏面を底板1Aに密接した
状態で、印刷配線板3を筐体lに固着している。
状態で、印刷配線板3を筐体lに固着している。
一方、半導体チップIOを、セラミック基板2oの給電
用パッド24上に、導電性接着剤によりフェースアップ
にダイボンディングし、半導体チップ1゜の表面の周縁
に配列したアース電極とセラミック基板20のアースパ
ッド23とを、金線等のワイヤI3を用いてワイヤボン
ディング接続し、周縁に形成した他の電極は、セラミッ
ク基板2oの対応するパターンに、金線等の他のワイヤ
14を用いてそれぞれワイヤボンディング接続している
。
用パッド24上に、導電性接着剤によりフェースアップ
にダイボンディングし、半導体チップ1゜の表面の周縁
に配列したアース電極とセラミック基板20のアースパ
ッド23とを、金線等のワイヤI3を用いてワイヤボン
ディング接続し、周縁に形成した他の電極は、セラミッ
ク基板2oの対応するパターンに、金線等の他のワイヤ
14を用いてそれぞれワイヤボンディング接続している
。
そして、エポキシ樹脂等の樹脂■5を半導体チップ10
の上部からボッティングすることで、半導体チップを樹
脂15で封止している。
の上部からボッティングすることで、半導体チップを樹
脂15で封止している。
上述のように半導体チップIOを実装したセラミック基
板20を、印刷配線板3の角孔8に嵌入し、裏面のメタ
ライズ膜21面を突出部9の平坦面に合わせ導電性接着
剤28を用いて接着させている。
板20を、印刷配線板3の角孔8に嵌入し、裏面のメタ
ライズ膜21面を突出部9の平坦面に合わせ導電性接着
剤28を用いて接着させている。
そして、セラミック基板20の周縁に導出したパターン
を、印刷配線板3の対応するパターンに、金線等のワイ
ヤ35を用いてそれぞれワイヤボンディング接続してい
る。
を、印刷配線板3の対応するパターンに、金線等のワイ
ヤ35を用いてそれぞれワイヤボンディング接続してい
る。
一方、印刷配線板3の周縁に導出した入出カバターンは
、筐体Iの底板1Aを貫通する如く、ハーメチックシー
ル装着した入出力端子4の頭部に、接続している。
、筐体Iの底板1Aを貫通する如く、ハーメチックシー
ル装着した入出力端子4の頭部に、接続している。
また、印刷配線板3に搭載した回路部品のアースリード
を、アースパターン52の一方の端末にに半田付は接続
し、印刷配線板3の周縁に導出してしたアースパターン
52の端末は、L形接続金具6を介して、筐体lの側壁
IBに接続している。
を、アースパターン52の一方の端末にに半田付は接続
し、印刷配線板3の周縁に導出してしたアースパターン
52の端末は、L形接続金具6を介して、筐体lの側壁
IBに接続している。
そして、筐体1の開口を金属材よりなるカバ゛−2で覆
うことで、ノイズの放出或いはノイズの侵入を防止して
いる。
うことで、ノイズの放出或いはノイズの侵入を防止して
いる。
上述のようにセラミック基板の裏面の全面に、表面のア
ースパッドに繋がるメタライズ膜を形成し、このメタラ
イズ膜を導電性接着剤を介して、筐体の突出部に密着し
ているので、半導体チップのアース線路の抵抗値が極め
て小さくて、モジュールの高周波特性が良好である。
ースパッドに繋がるメタライズ膜を形成し、このメタラ
イズ膜を導電性接着剤を介して、筐体の突出部に密着し
ているので、半導体チップのアース線路の抵抗値が極め
て小さくて、モジュールの高周波特性が良好である。
また、セラミック基板の熱伝導率は、印刷配線板の熱伝
導率より非常に大きいので、半導体チップが発生した熱
は、セラミック基板を介して筐体の底板に容易に伝達さ
れ、筐体の表面から外部に放出される。
導率より非常に大きいので、半導体チップが発生した熱
は、セラミック基板を介して筐体の底板に容易に伝達さ
れ、筐体の表面から外部に放出される。
第3図において、40は、枠形のサポートフィルム42
(例えばポリイミド樹脂フィルム)に放射状に多数のリ
ード41が密着して配列したテープキャリアである。
(例えばポリイミド樹脂フィルム)に放射状に多数のリ
ード41が密着して配列したテープキャリアである。
それぞれのリード41のインナーリード部は、セラミッ
ク基板20の周縁に導出されたパターン(金の薄膜パタ
ーン)に対応して配列されており、またアウターリード
部は、印刷配線板3の角孔8の周縁に配列したパターン
(半田をプリコートしである)にそれぞれ対応して配列
されている。
ク基板20の周縁に導出されたパターン(金の薄膜パタ
ーン)に対応して配列されており、またアウターリード
部は、印刷配線板3の角孔8の周縁に配列したパターン
(半田をプリコートしである)にそれぞれ対応して配列
されている。
このようなテープキャリア4oのリード41を介して、
セラミック基板20のそれぞれのパターンと、印刷配線
板3の対応するパターンとが接続されている。
セラミック基板20のそれぞれのパターンと、印刷配線
板3の対応するパターンとが接続されている。
上述のようなテープキャリア40を用いた高周波モジュ
ールは、熱圧着ツールを使用することで、セラミック基
板20と印刷配線板3との接続を極めて短時間に実施し
得るというメリットがある。
ールは、熱圧着ツールを使用することで、セラミック基
板20と印刷配線板3との接続を極めて短時間に実施し
得るというメリットがある。
以上説明したように本発明は、チップ裏面に電源を供給
する構造の半導体チップを、セラミック基板に搭載し、
このセラミック基板の裏面を筐体に密着させ、半導体チ
ップのアースをセラミック基板を介して筐体に落とし、
且つセラミック基板のパターンを介して半導体チップの
信号電極等を印刷配線板3のパターンに接続するように
したことにより、半導体チップの高周波特性が良好とな
リ、また、半導体チップの放熱性が向上するという、実
用上で優れた効果を奏する。
する構造の半導体チップを、セラミック基板に搭載し、
このセラミック基板の裏面を筐体に密着させ、半導体チ
ップのアースをセラミック基板を介して筐体に落とし、
且つセラミック基板のパターンを介して半導体チップの
信号電極等を印刷配線板3のパターンに接続するように
したことにより、半導体チップの高周波特性が良好とな
リ、また、半導体チップの放熱性が向上するという、実
用上で優れた効果を奏する。
第1図は本発明の原理を示す図、
第2図は本発明の実施例の断面図、
第3図は第2の発明の要部を示す断面図、第4図は従来
例の断面図である。 図において、 1は筐体、 1Aは底板、 2はカバー、 3は印刷配線板、4は入出力端
子、 5,52はアースパターン、7.24は給
電用パッド、8は角孔、 9は突出部、 10は半導体チップ、11.
21はメタライズ膜、13.14.35はワイヤ、20
はセラミック基板、 22はビア、23はアースパッド
、 28は導電性接着剤、3I−I]や珀q来板
10 半導体チ・ノーフ・2+
1<タライズ膜 20 ぜうしツ
ク基板22 ビア
11 ンタラーイス゛榎本発明の原理ダ示テ
囚 第 j 図 本発明の実施例の1Fr面口 第 2 凶 第2の発明の嬰部乞示す断i図 第 2 悶
例の断面図である。 図において、 1は筐体、 1Aは底板、 2はカバー、 3は印刷配線板、4は入出力端
子、 5,52はアースパターン、7.24は給
電用パッド、8は角孔、 9は突出部、 10は半導体チップ、11.
21はメタライズ膜、13.14.35はワイヤ、20
はセラミック基板、 22はビア、23はアースパッド
、 28は導電性接着剤、3I−I]や珀q来板
10 半導体チ・ノーフ・2+
1<タライズ膜 20 ぜうしツ
ク基板22 ビア
11 ンタラーイス゛榎本発明の原理ダ示テ
囚 第 j 図 本発明の実施例の1Fr面口 第 2 凶 第2の発明の嬰部乞示す断i図 第 2 悶
Claims (1)
- 【特許請求の範囲】 〔1〕裏面にメタライズ膜(11)を設けた半導体チッ
プ(10)と、 表面に給電用パッド(24)及びアースパッド(23)
を形成し、裏面に該アースパッド(23)にビア(22
)を介して接続するメタライズ膜(21)を形成したセ
ラミック基板(20)と、 該セラミック基板(20)の外形にほぼ等しい台形の突
出部(9)が、底板(1A)の所望の個所に形成された
、上部が開口した箱形の筐体(1)と、該突出部(9)
に対応する個所に、該セラミック基板(20)を遊嵌す
る角孔(8)が穿孔され、裏面を該筺体(1)の底板(
1A)に密接して固着する印刷配線板(3)とを、備え
た高周波モジュールであって、該半導体チップ(10)
は、該セラミック基板(20)の給電用パッド(24)
上にフェースアップにダイボンディングされ、アース電
極が該アースパッド(23)に、他の電極が対応する該
セラミック基板(20)のパターンにそれぞれワイヤボ
ンディング接続されるものであり、 該セラミック基板(20)は、裏面が導電性接着剤(2
8)を介して前記筐体(1)の突出部(9)上に固着さ
れ、表面に形成されたそれぞれのパターンが、該印刷配
線板(3)の対応するパターンに、それぞれワイヤボン
ディング接続されるものであることを特徴とする半導体
チップの実装構造。 〔2〕セラミック基板(20)のそれぞれのパターンが
、印刷配線板(3)の対応するパターンに、テープキャ
リア(40)のリード(41)を介して接続されたこと
を特徴とする請求項1に記載の半導体チップの実装構造
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2222791A JPH04105350A (ja) | 1990-08-24 | 1990-08-24 | 半導体チップの実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2222791A JPH04105350A (ja) | 1990-08-24 | 1990-08-24 | 半導体チップの実装構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04105350A true JPH04105350A (ja) | 1992-04-07 |
Family
ID=16787957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2222791A Pending JPH04105350A (ja) | 1990-08-24 | 1990-08-24 | 半導体チップの実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04105350A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0594395A2 (en) * | 1992-10-20 | 1994-04-27 | Fujitsu General Limited | Semiconductor power module |
WO2008040296A1 (de) * | 2006-09-29 | 2008-04-10 | Osram Opto Semiconductors Gmbh | Optoelektronisches bauelement |
-
1990
- 1990-08-24 JP JP2222791A patent/JPH04105350A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0594395A2 (en) * | 1992-10-20 | 1994-04-27 | Fujitsu General Limited | Semiconductor power module |
EP0594395A3 (en) * | 1992-10-20 | 1995-01-11 | Fujitsu General Ltd | Power semiconductor module. |
KR100307465B1 (ko) * | 1992-10-20 | 2001-12-15 | 야기 추구오 | 파워모듈 |
WO2008040296A1 (de) * | 2006-09-29 | 2008-04-10 | Osram Opto Semiconductors Gmbh | Optoelektronisches bauelement |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7327015B2 (en) | Semiconductor device package | |
JP3209320B2 (ja) | マルチチップモジュールパッケージ | |
TWI235469B (en) | Thermally enhanced semiconductor package with EMI shielding | |
US6707141B2 (en) | Multi-chip module substrate for use with leads-over chip type semiconductor devices | |
US5869889A (en) | Thin power tape ball grid array package | |
MY113991A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto. | |
US7176563B2 (en) | Electronically grounded heat spreader | |
JP2600366B2 (ja) | 半導体チップの実装方法 | |
JP2000251463A (ja) | メモリモジュール | |
JPH05275580A (ja) | 半導体装置 | |
JPH04105350A (ja) | 半導体チップの実装構造 | |
JPH0563136A (ja) | 混成集積回路装置 | |
JPH04114455A (ja) | 半導体装置及びその実装構造 | |
JP2841945B2 (ja) | 半導体装置 | |
JPH09186272A (ja) | 外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージ | |
JPS63190363A (ja) | パワ−パツケ−ジ | |
JP4197569B2 (ja) | 赤外線データ通信モジュール | |
KR100260996B1 (ko) | 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법 | |
US6265769B1 (en) | Double-sided chip mount package | |
KR100444168B1 (ko) | 반도체패키지 | |
JP2004119882A (ja) | 半導体装置 | |
JP4222458B2 (ja) | 赤外線データ通信モジュール | |
JP2000124578A (ja) | ハイブリッドモジュール及びその製造方法 | |
JPH0749804Y2 (ja) | 半導体装置 | |
KR950006441Y1 (ko) | 고 발열용 반도체 패키지 |