JPH0410425A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0410425A JPH0410425A JP11110990A JP11110990A JPH0410425A JP H0410425 A JPH0410425 A JP H0410425A JP 11110990 A JP11110990 A JP 11110990A JP 11110990 A JP11110990 A JP 11110990A JP H0410425 A JPH0410425 A JP H0410425A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal wiring
- wiring layer
- buried
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000463 material Substances 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 abstract description 57
- 239000010410 layer Substances 0.000 description 113
- 239000011229 interlayer Substances 0.000 description 25
- 238000000034 method Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000000576 coating method Methods 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多層配線構造を有する半導体装置及びその製
造方法に関し、特に上層配線層の平坦化に関する。
造方法に関し、特に上層配線層の平坦化に関する。
プロセス技術の微細化により集積回路の集積度が飛躍的
に向上してきた。メモリのように同一パターンが繰り返
す規則性の高い回路ではトランジスタの微細化が直ちに
高集積化に結び付くが、ランダム論理回路のように規則
性のほとんど無い回路では微細化が直ちに高集積に結び
付くとは限らない。この主な原因は論理回路では回路要
素（通称マクロセルと呼ぶ）間の配線の多さにある。配
線をプリント基盤のように多層化すれば、信号配線を重
複して実行できるので、配線密度が飛躍的に向上する。
に向上してきた。メモリのように同一パターンが繰り返
す規則性の高い回路ではトランジスタの微細化が直ちに
高集積化に結び付くが、ランダム論理回路のように規則
性のほとんど無い回路では微細化が直ちに高集積に結び
付くとは限らない。この主な原因は論理回路では回路要
素（通称マクロセルと呼ぶ）間の配線の多さにある。配
線をプリント基盤のように多層化すれば、信号配線を重
複して実行できるので、配線密度が飛躍的に向上する。
一方多層化すれば、製造が複雑になリ、コストや製造期
間が増大するのが一般的であるが、システムの軽薄短小
化や高速化、低電力化実現のためのワンチップ化に見ら
れるように、高集積化が最重要課題になっているので、
１μｍ以下の微細化レベルを用いた論理半導体装置では
、配線層を従来の２層から３層ないし４層に増加させる
傾向にある。また多層化は、上記のコストや製造期間が
増大するといった欠点に加え、多層配線の上層になれば
なるほど下層の未平坦部分が強調される。このため、断
線の可能性が非常に高くなり、製造の歩留りが悪くなっ
たり、使用時の経時変化で断線するといった信頼性上の
問題があった。
間が増大するのが一般的であるが、システムの軽薄短小
化や高速化、低電力化実現のためのワンチップ化に見ら
れるように、高集積化が最重要課題になっているので、
１μｍ以下の微細化レベルを用いた論理半導体装置では
、配線層を従来の２層から３層ないし４層に増加させる
傾向にある。また多層化は、上記のコストや製造期間が
増大するといった欠点に加え、多層配線の上層になれば
なるほど下層の未平坦部分が強調される。このため、断
線の可能性が非常に高くなり、製造の歩留りが悪くなっ
たり、使用時の経時変化で断線するといった信頼性上の
問題があった。
第２図はこの問題を解決した２層配線構造を有する従来
の半導体装置の断面図である。図において、ｌａ、ｌｂ
は所定間隔を隔てて形成された下層金属配線層、２は層
間絶縁膜、３は層間絶縁膜２上に形成された上層金属配
線層である。下層金属配線層１ａ、ｌｂ上に層間絶縁膜
２を形成すると下層金属配線層１ａ、ｌｂの間の部分で
陥没部分１０が生しる。この陥没部分１０の段差は１μ
ｍ前後であり、単に層間絶縁膜２を形成しただけでは、
下層配線層１ａ、ｌｂの端部付近ての層間絶縁膜２の断
層面が急勾配になり、このままで層間絶縁膜２上に上層
金属配線層３を形成すると断層の側面には上層金属配線
層３が形成されないか、また形成されても極端に薄くな
るため経時変化により断線する。
の半導体装置の断面図である。図において、ｌａ、ｌｂ
は所定間隔を隔てて形成された下層金属配線層、２は層
間絶縁膜、３は層間絶縁膜２上に形成された上層金属配
線層である。下層金属配線層１ａ、ｌｂ上に層間絶縁膜
２を形成すると下層金属配線層１ａ、ｌｂの間の部分で
陥没部分１０が生しる。この陥没部分１０の段差は１μ
ｍ前後であり、単に層間絶縁膜２を形成しただけでは、
下層配線層１ａ、ｌｂの端部付近ての層間絶縁膜２の断
層面が急勾配になり、このままで層間絶縁膜２上に上層
金属配線層３を形成すると断層の側面には上層金属配線
層３が形成されないか、また形成されても極端に薄くな
るため経時変化により断線する。
そこで、層間絶縁膜２の断層面の傾斜を緩くするために
、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）やＳＯＧ （Ｓｐｌｎ Ｏｎ Ｇｌａｓｓ）が採
用されている。
、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）やＳＯＧ （Ｓｐｌｎ Ｏｎ Ｇｌａｓｓ）が採
用されている。
ＲＩＥは、湿式の蝕刻のような等方性蝕刻でなく、異方
性があり加速電子の直進方向のみ蝕刻するので、上層金
属配線３を形成する前に斜め方向から加速電子を層間絶
縁膜２に照射すれば層間絶縁膜２の断層面に傾斜を付け
ることができる。
性があり加速電子の直進方向のみ蝕刻するので、上層金
属配線３を形成する前に斜め方向から加速電子を層間絶
縁膜２に照射すれば層間絶縁膜２の断層面に傾斜を付け
ることができる。
方ＳＯＧは、粘性の強い塗布膜で段差の窪みに溜まりや
すいので、層間絶縁膜２の断層面の傾斜を緩やかにする
ことができる。これらの方法を用いて、層間絶縁膜２の
断層面の傾斜を緩やかにし、その上に上層金属配線層３
を形成すると第２図のような構造の半導体装置が得られ
る。層間絶縁膜２の断層面の傾斜が緩やかになり、層間
絶縁膜２の断層面上に形成された上層金属配線層３の断
線のおそれがなくなる。
すいので、層間絶縁膜２の断層面の傾斜を緩やかにする
ことができる。これらの方法を用いて、層間絶縁膜２の
断層面の傾斜を緩やかにし、その上に上層金属配線層３
を形成すると第２図のような構造の半導体装置が得られ
る。層間絶縁膜２の断層面の傾斜が緩やかになり、層間
絶縁膜２の断層面上に形成された上層金属配線層３の断
線のおそれがなくなる。
従来の半導体装置は以上のように、層間絶縁膜２の断層
面の傾斜を緩やかにするのに、ＲＩＥやＳＯＧを採用し
ている。ＲＩＥでは等方エッチャに比べ装置が高価でコ
ストが増大するという問題がある。ＳＯＧでは層毎に塗
布工程が必要で製造期間が増大するという問題がある。
面の傾斜を緩やかにするのに、ＲＩＥやＳＯＧを採用し
ている。ＲＩＥでは等方エッチャに比べ装置が高価でコ
ストが増大するという問題がある。ＳＯＧでは層毎に塗
布工程が必要で製造期間が増大するという問題がある。
この発明は上記のような問題点を解決するためになされ
たもので、コスト増大や製造期間を増大させることなく
上層金属配線層の断線を防止することができる半導体装
置及びその製造方法を得ることを目的とする。
たもので、コスト増大や製造期間を増大させることなく
上層金属配線層の断線を防止することができる半導体装
置及びその製造方法を得ることを目的とする。
この発明に係る半導体装置は、第１の絶縁層と、前記第
１の絶縁層上に所定間隔を隔てて形成された第１．第２
の下層配線層と、前記第１．第２の下層配線層間の前記
第１の絶縁層上に形成された埋め込み層と、前記第１．
第２の下層配線層及び前記埋め込み層上に形成された第
２の絶縁層と、前記第２の絶縁層上に形成された上層配
線層とを備えている。
１の絶縁層上に所定間隔を隔てて形成された第１．第２
の下層配線層と、前記第１．第２の下層配線層間の前記
第１の絶縁層上に形成された埋め込み層と、前記第１．
第２の下層配線層及び前記埋め込み層上に形成された第
２の絶縁層と、前記第２の絶縁層上に形成された上層配
線層とを備えている。
この発明に係る半導体装置の製造方法は、第１の絶縁層
を準備する工程と、前記第１の絶縁層上に所定間隔を隔
てて配置された第１．第２の下層配線層及び該第１．第
２の下層配線層間の前記第１の絶縁層上に配置された前
記第１．第２の下層配線層と同じ材料より成る埋め込み
層を形成する工程と、前記第１．第２の下層配線層及び
前記埋め込み層上に第２の絶縁層を形成する工程と、前
記第２の絶縁層上に上層配線層を形成する工程とを備え
ている。
を準備する工程と、前記第１の絶縁層上に所定間隔を隔
てて配置された第１．第２の下層配線層及び該第１．第
２の下層配線層間の前記第１の絶縁層上に配置された前
記第１．第２の下層配線層と同じ材料より成る埋め込み
層を形成する工程と、前記第１．第２の下層配線層及び
前記埋め込み層上に第２の絶縁層を形成する工程と、前
記第２の絶縁層上に上層配線層を形成する工程とを備え
ている。
この発明に係る半導体装置においては、第１゜第２の下
層配線層間の第１の絶縁層上に埋め込み層を設けたので
、第１．第２の下層配線層の端部の絶縁膜の断層面の傾
斜が緩やかになる。
層配線層間の第１の絶縁層上に埋め込み層を設けたので
、第１．第２の下層配線層の端部の絶縁膜の断層面の傾
斜が緩やかになる。
この発明に係る半導体装置の製造方法においては、埋め
込み層を第１．第２の下層配線層と同じ材料にしたので
、埋め込み層と第１．第２の下層配線層を同時に形成す
ることができる。
込み層を第１．第２の下層配線層と同じ材料にしたので
、埋め込み層と第１．第２の下層配線層を同時に形成す
ることができる。
第１図はこの発明に係る半導体装置の一実施例を示す断
面図である。この半導体装置の構造をその製造方法を述
べつつ説明する。
面図である。この半導体装置の構造をその製造方法を述
べつつ説明する。
下部の層間絶縁膜２上に、所定間隔を有する下層金属配
線層Ｌａ、ｌｂを従来と同様に形成する。
線層Ｌａ、ｌｂを従来と同様に形成する。
この工程では同時に、従来と異なり、下層金属配線層１
ａ、ｌｂの間の層間絶縁膜２上に、下層金属配線層１ａ
、ｌｂと同じ金属材料より成る埋め込み用金属配線層４
をも形成する。埋め込み用金属配線層４は、下層金属配
線層１ａ、ｌｂ間を埋め込むのが主目的であるので、電
気的にフローティング状態に置かれる。
ａ、ｌｂの間の層間絶縁膜２上に、下層金属配線層１ａ
、ｌｂと同じ金属材料より成る埋め込み用金属配線層４
をも形成する。埋め込み用金属配線層４は、下層金属配
線層１ａ、ｌｂ間を埋め込むのが主目的であるので、電
気的にフローティング状態に置かれる。
その後、下層金属配線層１ａ、ｌｂ及び埋め込み用金属
配線層４上に再び層間絶縁膜２を形成する。このとき、
埋め込み用金属配線層４を設けているので、下層金属配
線層１ａと埋め込み用金属配線層４の間隔及び下層金属
配線層１ｂと埋め込み用金属配線層４の間隔は第２図の
従来の半導体装置における下層金属配線層１ａ、ｌｂの
間隔よりは狭くなり、その結果、下層金属配線層１ａ。
配線層４上に再び層間絶縁膜２を形成する。このとき、
埋め込み用金属配線層４を設けているので、下層金属配
線層１ａと埋め込み用金属配線層４の間隔及び下層金属
配線層１ｂと埋め込み用金属配線層４の間隔は第２図の
従来の半導体装置における下層金属配線層１ａ、ｌｂの
間隔よりは狭くなり、その結果、下層金属配線層１ａ。
１ｂ及び埋め込み用金属配線層４上に形成された層間絶
縁膜２の陥没の度合が従来より少なくなる。
縁膜２の陥没の度合が従来より少なくなる。
そのため、ＲＩＥやＳ、ＯＧを用いなくとも、層間絶縁
膜２の断層面の傾斜が従来より緩やかになる。
膜２の断層面の傾斜が従来より緩やかになる。
特に、下層金属配線層ｌａ、ｌｂと埋め込み用金属配線
層４との間隔を、下層金属配線層１ａ。
層４との間隔を、下層金属配線層１ａ。
１ｂ及び埋め込み用金属配線層４の上に形−成される層
間絶縁膜２の厚さと同程度以下にすると、この層間絶縁
膜２が第１．第２の下層金属配線層１ａ、ｌｂと埋め込
み用金属配線層４との間隙を埋めてしまい、層間絶縁膜
２の表面は完全に平坦化される。
間絶縁膜２の厚さと同程度以下にすると、この層間絶縁
膜２が第１．第２の下層金属配線層１ａ、ｌｂと埋め込
み用金属配線層４との間隙を埋めてしまい、層間絶縁膜
２の表面は完全に平坦化される。
このように、層間絶縁膜２の表面が平坦化されるため、
層間絶縁膜２上に上層金属配線層３を形成すると、上層
金属配線層３にはほとんど段差が生じず、上層金属配線
層３が断線することはない。
層間絶縁膜２上に上層金属配線層３を形成すると、上層
金属配線層３にはほとんど段差が生じず、上層金属配線
層３が断線することはない。
このように埋め込み用金属配線層４を設けることで、従
来のようにＲＩＥやＳＯＧを採用することなく層間絶縁
膜２の表面を平坦化することができるので、コストを増
大させることなく、また、製造期間を増大させることな
く、信頼性の高い多層配線構造を実現できる。
来のようにＲＩＥやＳＯＧを採用することなく層間絶縁
膜２の表面を平坦化することができるので、コストを増
大させることなく、また、製造期間を増大させることな
く、信頼性の高い多層配線構造を実現できる。
また、埋め込み用金属配線層４は下層金属配線層１ａ、
ｌｂと同じ金属配線層でよいため、下層金属配線層１ａ
、ｌｂの形成工程において同時に、埋め込み用金属配線
層４を形成することができ、工程数を増やすことなく埋
め込み用金属配線層４を形成できる。
ｌｂと同じ金属配線層でよいため、下層金属配線層１ａ
、ｌｂの形成工程において同時に、埋め込み用金属配線
層４を形成することができ、工程数を増やすことなく埋
め込み用金属配線層４を形成できる。
なお、上記実施例では埋め込み用金属配線層４が電気的
に接続されていない場合について説明したが、電気的に
活性化することにより、以下に示すような効果が得られ
る。埋め込み用金属配線層４を電源に接続することによ
り電源の抵抗を下げ４′導体装置の動作をより安定化す
ることができる。
に接続されていない場合について説明したが、電気的に
活性化することにより、以下に示すような効果が得られ
る。埋め込み用金属配線層４を電源に接続することによ
り電源の抵抗を下げ４′導体装置の動作をより安定化す
ることができる。
また、接地することにより埋め込み用金属配線層４が下
層金属配線層１ａと１ｂの遮蔽物となり、下層金属配線
層１ａ、ｌｂ間の相互干渉を防ぐことができ、半導体装
置の動作を安定化することができる。
層金属配線層１ａと１ｂの遮蔽物となり、下層金属配線
層１ａ、ｌｂ間の相互干渉を防ぐことができ、半導体装
置の動作を安定化することができる。
また、上記実施例で示した埋め込み用金属配線層４をポ
リシリコン等の他の物質に変えても同様の効果が得られ
る。
リシリコン等の他の物質に変えても同様の効果が得られ
る。
さらに上記実施例では２層配線構造を有する半導体装置
について説明したが、３層以上の多層配線構造を有する
半導体装置にもこの発明は適用できる。
について説明したが、３層以上の多層配線構造を有する
半導体装置にもこの発明は適用できる。
以上説明したように、この発明に係る半導体装置によれ
ば、第１．第２の下層配線層間の第１の絶縁層上に埋め
込み層を設けたので、第１．第２の下層配線層及び埋め
込み層の上に、第２の絶縁膜を形成すると、ＲＩ Ｅ＝
ＰＳＯＧを採用することなく第２の絶縁膜の断層面の傾
斜を緩やかにすることができる。その結果、コストを増
大させず、かつ製造期間も増加させず、第２の絶縁層上
に形成される上層配線層の断線を防止することができる
という効果がある。
ば、第１．第２の下層配線層間の第１の絶縁層上に埋め
込み層を設けたので、第１．第２の下層配線層及び埋め
込み層の上に、第２の絶縁膜を形成すると、ＲＩ Ｅ＝
ＰＳＯＧを採用することなく第２の絶縁膜の断層面の傾
斜を緩やかにすることができる。その結果、コストを増
大させず、かつ製造期間も増加させず、第２の絶縁層上
に形成される上層配線層の断線を防止することができる
という効果がある。
また、この発明に係る半導体装置の製造方法では、埋め
込み層を第１．第２の下層配線層と同じ材料にしたので
、埋め込み層と第１．第２の下層配線層を同時に形成す
ることができる。その結果、製造工程を増加させること
なく、上記に示した埋め込み層を形成することができる
という効果かある。
込み層を第１．第２の下層配線層と同じ材料にしたので
、埋め込み層と第１．第２の下層配線層を同時に形成す
ることができる。その結果、製造工程を増加させること
なく、上記に示した埋め込み層を形成することができる
という効果かある。
第１図はこの発明に係る半導体装置の一実施例を示す断
面図、第２図は従来の半導体装置の断面図である。 図において、１ａ及び１ｂは下層金属配線層、２は層間
絶縁膜、３は上層金属配線層、４は埋め込み用金属配線
層である。 なお、各図中同一符号は同一または相当部分を示す。
面図、第２図は従来の半導体装置の断面図である。 図において、１ａ及び１ｂは下層金属配線層、２は層間
絶縁膜、３は上層金属配線層、４は埋め込み用金属配線
層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１の絶縁層と、 前記第１の絶縁層上に所定間隔を隔てて形成された第１
、第２の下層配線層と、 前記第１、第２の下層配線層間の前記第１の絶縁層上に
形成された埋め込み層と、 前記第１、第２の下層配線層及び前記埋め込み層上に形
成された第２の絶縁層と、 前記第２の絶縁層上に形成された上層配線層とを備えた
半導体装置。 - （２）第１の絶縁層を準備する工程と、 前記第１の絶縁層上に所定間隔を隔てて配置された第１
、第２の下層配線層及び該第１、第２の下層配線層間の
前記第１の絶縁層上に配置された前記第１、第２の下層
配線層と同じ材料より成る埋め込み層を形成する工程と
、 前記第１、第２の下層配線層及び前記埋め込み層上に第
２の絶縁層を形成する工程と、 前記第２の絶縁層上に上層配線層を形成する工程とを備
えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111109A JP2925025B2 (ja) | 1990-04-26 | 1990-04-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111109A JP2925025B2 (ja) | 1990-04-26 | 1990-04-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410425A true JPH0410425A (ja) | 1992-01-14 |
| JP2925025B2 JP2925025B2 (ja) | 1999-07-26 |
Family
ID=14552636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111109A Expired - Fee Related JP2925025B2 (ja) | 1990-04-26 | 1990-04-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925025B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184847A (ja) * | 1985-02-12 | 1986-08-18 | Nec Corp | 多層配線構造 |
| JPS6392042A (ja) * | 1986-10-06 | 1988-04-22 | Nec Corp | 半導体装置の製造方法 |
| JPH01196141A (ja) * | 1988-01-29 | 1989-08-07 | Nec Corp | 配線層を有する半導体装置 |
-
1990
- 1990-04-26 JP JP2111109A patent/JP2925025B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184847A (ja) * | 1985-02-12 | 1986-08-18 | Nec Corp | 多層配線構造 |
| JPS6392042A (ja) * | 1986-10-06 | 1988-04-22 | Nec Corp | 半導体装置の製造方法 |
| JPH01196141A (ja) * | 1988-01-29 | 1989-08-07 | Nec Corp | 配線層を有する半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2925025B2 (ja) | 1999-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6884710B2 (en) | Semiconductor device having multi-layer copper line and method of forming same | |
| US6313026B1 (en) | Microelectronic contacts and methods for producing same | |
| US5856707A (en) | Vias and contact plugs with an aspect ratio lower than the aspect ratio of the structure in which they are formed | |
| US6051491A (en) | Multilevel interconnection structure for integrated circuits and method of producing same | |
| KR970063592A (ko) | 다층 패드를 구비하는 반도체장치 및 그 제조방법 | |
| US5485035A (en) | Method for planarization of an integrated circuit | |
| JPH1197525A (ja) | 半導体装置およびその製造方法 | |
| JPH0410425A (ja) | 半導体装置及びその製造方法 | |
| JPH0613468A (ja) | 半導体装置の層間コンタクト構造およびその製造方法 | |
| JP2508831B2 (ja) | 半導体装置 | |
| KR100532407B1 (ko) | 다마신 구조의 배선을 구비하는 반도체 장치의 제조방법 | |
| JP2705111B2 (ja) | 半導体集積回路の多層配線構造の製造方法 | |
| US5233135A (en) | Interconnect for integrated circuits | |
| JPH0758204A (ja) | 半導体装置の製造方法 | |
| JPH06224196A (ja) | 半導体集積回路装置 | |
| KR100485181B1 (ko) | 다층 배선의 접촉 구조 및 그 형성 방법 | |
| JP3256977B2 (ja) | 半導体装置 | |
| JPH01140645A (ja) | 半導体集積回路装置の製造方法 | |
| JPH09232421A (ja) | 半導体装置 | |
| KR100524917B1 (ko) | 반도체 소자의 금속 배선간 절연막 및 그 형성방법 | |
| KR0167291B1 (ko) | 반도체소자의 전극배선 | |
| WO2001099184A2 (en) | Dual damascene process utilizing a low-k dual dielectric | |
| JP2879755B2 (ja) | 半導体装置の製造方法 | |
| JP2003017565A (ja) | 半導体素子の層間絶縁膜形成方法 | |
| KR100674897B1 (ko) | 저유전율 막을 층간 절연막으로 사용한 반도체 소자 및 그형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080507 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |