JPH039615A - Phase locked loop type oscillation circuit - Google Patents
Phase locked loop type oscillation circuitInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は位相同期型発振回路に関し、特に、スキュー歪
による周期の変化に迅速に応答するようにした磁気記録
再生装置における位相同期型発振回路に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a phase-locked oscillator circuit, and particularly to a magnetic recording/reproducing device that quickly responds to changes in period due to skew distortion. Related to phase-locked oscillator circuits.
(従来の技術)
一般に、位相同期型発振回路は、位相比較器の出力をロ
ーパスフィルタを介して電圧制御発振器に与え、電圧制
御発振器の出力を位相比較器に帰還するという構成(位
相同期ループ)により自動周波数制御を行って、所定の
周波数信号を得ている。この位相同期型発振回路は種々
の回路に適用されており、例えば、磁気記録再生装置(
以下、VTRともいう)においては、再生信号中の同期
信号に同期した所定周波数の信号を発生する手段として
採用されている。(Prior Art) Generally, a phase-locked oscillator circuit has a configuration in which the output of a phase comparator is given to a voltage-controlled oscillator via a low-pass filter, and the output of the voltage-controlled oscillator is fed back to the phase comparator (phase-locked loop). A predetermined frequency signal is obtained by performing automatic frequency control. This phase-locked oscillation circuit is applied to various circuits, such as magnetic recording and reproducing devices (
In a VTR (hereinafter also referred to as a VTR), it is employed as a means for generating a signal of a predetermined frequency synchronized with a synchronization signal in a reproduced signal.
すなわち、位相比較器は再生映像信号から得られる水平
同明信号と、電圧制御発振器から分周器を介して入力さ
れる帰還信号との位相を常に比較している。この位相差
によって発生する位相比較器の出力電圧は、ローパスフ
ィルタを介して電圧制御発振器に与えられ、電圧制御発
振器を制御する制御電圧となる。この制御電圧により、
電圧制御発振器の出力信号の周波数は、帰還信号の周波
数と水平同期信号の周波数とが一致りるように変化する
。電圧制御発振器の出力は分周器により例えばM分周さ
れて位相比較器に与えられているので、電圧制御発振器
から出力される信号の周波数は水平同期信号のM倍の周
波数となる。That is, the phase comparator constantly compares the phase of the horizontal homogeneous signal obtained from the reproduced video signal and the feedback signal input from the voltage controlled oscillator via the frequency divider. The output voltage of the phase comparator generated by this phase difference is applied to the voltage controlled oscillator via a low-pass filter, and becomes a control voltage for controlling the voltage controlled oscillator. With this control voltage,
The frequency of the output signal of the voltage controlled oscillator changes so that the frequency of the feedback signal and the frequency of the horizontal synchronization signal match. Since the output of the voltage controlled oscillator is divided by, for example, M by a frequency divider and given to the phase comparator, the frequency of the signal output from the voltage controlled oscillator is M times the frequency of the horizontal synchronizing signal.
ところで、ヘリカルスキャン方式のVTRでは、通常、
テープに傾斜してトラックが形成され、1トラツクに1
フイ一ルド分の映像信号が記録さ゛れる。したがって、
再生映像信号に含まれる水平同期信号の周波数偏移は、
ビデオヘッドの走査速度の精度により決定されることに
なり、−船釣に1%以下となっている。しかし、ヘリカ
ルスキャン方式のVTRにおいては、通常、2つ以上の
ビデオヘッドにより記録及び再生が行われており、ビデ
オヘッドの切替点、すなわち、ビデオヘッドが次のトラ
ックに切替わるとぎに、再生映像信νjが不連続となる
スキュー歪が発生する。このため、切替点の直前の水平
同期信号から切替点の直後の水平同期信号までの時間は
、水平同期信号の周期から大きくずれることがある。し
たがって、従来のVTRの位相同期型発振回路において
は、ローパスフィルタの帯域幅を広((自然角周波数ω
nを小さり)シて、入力される同期信号の周波数の変化
に迅速に応答することができるようにしている。By the way, in a helical scan type VTR, normally,
Tracks are formed on the tape at an angle, with one track per track.
The video signal for one field is recorded. therefore,
The frequency shift of the horizontal synchronization signal included in the reproduced video signal is
It is determined by the accuracy of the scanning speed of the video head, which is less than 1% for boat fishing. However, in a helical scan type VTR, recording and playback are normally performed using two or more video heads, and at the switching point of the video heads, that is, when the video head switches to the next track, the reproduced image Skew distortion occurs in which the signal νj becomes discontinuous. Therefore, the time from the horizontal synchronization signal immediately before the switching point to the horizontal synchronization signal immediately after the switching point may deviate significantly from the period of the horizontal synchronization signal. Therefore, in the phase-locked oscillator circuit of a conventional VTR, the bandwidth of the low-pass filter is widened ((natural angular frequency ω
By reducing n), it is possible to quickly respond to changes in the frequency of the input synchronization signal.
ところが、位相同期ループの応答特性を速くすると、外
乱等のノイズに対する安定性が悪くなり、ノイズによっ
て発振周波数が不安定となってしまう。従来は、分周比
が比較的小さく(発振周波数が低く)でよく、発振周波
数の安定度(発振周波数のジッタ)が高いものは要求さ
れていないことから、このような欠点は特には問題とな
らなかった。However, if the response characteristics of the phase-locked loop are made faster, the stability against noise such as disturbance becomes worse, and the oscillation frequency becomes unstable due to the noise. Conventionally, a relatively small frequency division ratio (low oscillation frequency) was required, and high oscillation frequency stability (oscillation frequency jitter) was not required, so these drawbacks were not particularly problematic. did not become.
しかしながら、近時、1つの画素について時間軸方向の
演算処理(相関処理等)を行って輝度信号と色信号との
分離を行う方法等が採用されており、スキュー歪発生時
の良好な応答特性と安定した周波数特性のいずれをも要
求されるようになってきている。However, in recent years, methods have been adopted in which arithmetic processing (correlation processing, etc.) is performed on each pixel in the time axis direction to separate the luminance signal and the color signal, which improves response characteristics when skew distortion occurs. Increasingly, there is a growing demand for both high and stable frequency characteristics.
(発明が解決しようとする課題)
このように、上述した従来の位相同期型発振回路におい
ては、スキュー歪発生時の応答を速くする必要があるこ
とから、周波数特性が劣化してしまうという問題点があ
った。(Problem to be Solved by the Invention) As described above, in the conventional phase-locked oscillator circuit described above, there is a problem that the frequency characteristics deteriorate because it is necessary to speed up the response when skew distortion occurs. was there.
本発明はかかる問題点に鑑みてなされたものであって、
スキュー歪発生時の応答を速くすると共に、発振周波数
の安定度を向上させることができる位相同期型発振回路
を提供することを目的とする。The present invention has been made in view of such problems, and includes:
It is an object of the present invention to provide a phase-locked oscillation circuit that can speed up the response when skew distortion occurs and improve the stability of the oscillation frequency.
[発明の構成]
(課題を解決するための手段)
本発明に係る位相同期型発振回路は、ビデオヘッドから
の再生映像信号から得た同期信号の位相を帰還信号の位
相と比較し位相差に基づく誤差出力を出力する位相比較
器と、前記誤差出力の所定の周波数成分のみを通過させ
るフィルタと、このフィルタの出力に基づく周波数の信
号を出力する電圧制御発振器と、この電圧制御発振器の
出力信号を分周して前記位相比較器に帰還信号を出力す
る分周回路と、この分周回路の出力に基づいたタイミン
グの検出パルスを発生するパルス発生回路と、前記検出
パルスのタイミングでは前記位相比較器に周期信号が入
力されないことを示1判別信号を出力する判別回路と、
前記判別信号の発生タイミングで前記フィルタの出力を
所定期間保持して前記電圧制御発振器に与えるサンプル
ホールド回路と、前記判別信号の発生から前記位相比較
器に次の同期信号が入力されるまでの闇前記分周回路の
分周動作を停止させるカウンタ制御回路とを具備したも
のである。[Structure of the Invention] (Means for Solving the Problems) A phase synchronized oscillation circuit according to the present invention compares the phase of a synchronization signal obtained from a reproduced video signal from a video head with the phase of a feedback signal, and calculates the phase difference. a phase comparator that outputs an error output based on the error output, a filter that passes only a predetermined frequency component of the error output, a voltage controlled oscillator that outputs a signal with a frequency based on the output of this filter, and an output signal of this voltage controlled oscillator. a frequency dividing circuit that divides the frequency and outputs a feedback signal to the phase comparator; a pulse generating circuit that generates a detection pulse at a timing based on the output of the frequency dividing circuit; a discrimination circuit that outputs a 1 discrimination signal indicating that the periodic signal is not input to the device;
a sample hold circuit that holds the output of the filter for a predetermined period of time at the generation timing of the discrimination signal and supplies it to the voltage controlled oscillator; and a counter control circuit that stops the frequency dividing operation of the frequency dividing circuit.
(作用)
本発明においては、再生映像信号から得た同期信号の周
期のずれが検出パルスの幅に基づく許容範囲を越えると
、判別回路が判別信号を出力する。この時点では、位相
比較器は周期がずれる以前の誤差出力を出力しており、
この誤差出力はサンプルホールド回路にホールドされて
電圧制御発振器に与えられる。このため、電圧制御発振
器からは、安定した同期信号の周期に基づく周期の信号
が分周回路に出力される。カウンタ制御回路によって、
分周回路の分周動作は判別信号の入力から次の同期信号
が入力されるまで停止しており、分周回路の出力の位相
は、次に位相比較器に入力される安定した周期の同期信
号の位相と一致する。(Function) In the present invention, when the shift in the period of the synchronization signal obtained from the reproduced video signal exceeds the allowable range based on the width of the detection pulse, the discrimination circuit outputs the discrimination signal. At this point, the phase comparator is outputting the error output before the period shifts,
This error output is held in a sample hold circuit and given to a voltage controlled oscillator. Therefore, the voltage controlled oscillator outputs a signal with a period based on the period of the stable synchronization signal to the frequency dividing circuit. By the counter control circuit,
The frequency division operation of the frequency divider circuit is stopped from the input of the discrimination signal until the next synchronization signal is input, and the phase of the output of the frequency divider circuit is synchronized with the next stable period input to the phase comparator. Matches the phase of the signal.
つまり、同期信号の周期が大きくずれた場合であっても
、位相同期ループの再引き込みが短時間で行われる。In other words, even if the period of the synchronization signal deviates significantly, the re-entrainment of the phase-locked loop is performed in a short time.
(実施例)
以下、図面に基づいて本発明の実施例を詳細に説明する
。第1図は本発明に係る位相同期型発振回路の一実施例
を示ずブロック図である。(Example) Hereinafter, an example of the present invention will be described in detail based on the drawings. FIG. 1 is a block diagram showing an embodiment of a phase-locked oscillation circuit according to the present invention.
入力端子1には再生映像信号から分離した水平同期信号
が入力される。位相比較器2は、この水平同期信号及び
分周回路7からの帰還信号を入力する。位相比較器2は
水平同期信号と帰還信号との位相を比較し、位相差に基
づく誤差出力をフィルタ3に出力する。フィルタ3は位
相比較器2の誤差出力のうち所定周波数成分のみを通過
させてサンプルホールド回路4に出力する。サンプルホ
ールド回路4は、後述するサンプルホールド制御回路1
0からのホールド指示信号がL°゛の場合には尋通状態
となり、ホールド指示信号が“′Hパになると、フィル
タ3の通過信号を保持する。サンプルホールド回路4の
出力は電圧制御発振器(以下、vC○という)5に与え
られる。VCO5は、例えば、RC型発振器、LC型発
振器又は水晶発振器等により構成されており、サンプル
ボールド回路4の出力電圧に応じた周波数の信号を出力
する。VCO5の出力は出力端子6に出力されると共に
、分周回路7にも出力される。A horizontal synchronizing signal separated from the reproduced video signal is input to the input terminal 1. The phase comparator 2 receives this horizontal synchronizing signal and the feedback signal from the frequency dividing circuit 7 as input. The phase comparator 2 compares the phases of the horizontal synchronizing signal and the feedback signal, and outputs an error output based on the phase difference to the filter 3. The filter 3 passes only a predetermined frequency component of the error output of the phase comparator 2 and outputs it to the sample hold circuit 4. The sample hold circuit 4 is a sample hold control circuit 1 which will be described later.
When the hold instruction signal from 0 is L°, the interrogation state is entered, and when the hold instruction signal becomes “H”, the signal passing through the filter 3 is held.The output of the sample and hold circuit 4 is output from the voltage controlled oscillator (hereinafter referred to as vC○) 5. The VCO 5 is composed of, for example, an RC oscillator, an LC oscillator, or a crystal oscillator, and outputs a signal with a frequency corresponding to the output voltage of the sample bold circuit 4. The output of the VCO 5 is output to the output terminal 6 and also to the frequency divider circuit 7.
分周回路7は、例えば、VCO5の出力をN個゛カウン
トして1個のパルスを出力することにより、VCO5の
出力を1/Nに分周しており、分周出力を帰還信号とし
て位相比較器2に出力すると共にパルス発生回路8にも
与えるようになっている。For example, the frequency dividing circuit 7 divides the output of the VCO 5 to 1/N by counting N outputs of the VCO 5 and outputting one pulse, and uses the divided output as a feedback signal to phase out the output of the VCO 5. The signal is outputted to the comparator 2 and also supplied to the pulse generation circuit 8.
なお、分周回路7は後述するカウンタ制御回路11から
のカウンタ制御信号によって制御されるようになってい
る。パルス発生回路8は分周回路7の出力パルスの立下
りタイミングを含む所定幅の検出パルスを発生する。Note that the frequency dividing circuit 7 is controlled by a counter control signal from a counter control circuit 11, which will be described later. The pulse generating circuit 8 generates a detection pulse of a predetermined width including the falling timing of the output pulse of the frequency dividing circuit 7.
一方、入力端子1からの水平同期信号は判別回路9にも
入力されている。判別回路9は、パルス発生回路8の検
出パルスを入力して検出パルスのタイミングで水平同期
信号の有無を判別し、このタイミングで水平同期信号が
無いことを示す判別信号をサンプルホールド制御回路1
0及びカウンタ制御回路11に出力するようになってい
る。On the other hand, the horizontal synchronizing signal from the input terminal 1 is also input to the discrimination circuit 9. The determination circuit 9 inputs the detection pulse of the pulse generation circuit 8, determines the presence or absence of the horizontal synchronization signal at the timing of the detection pulse, and samples and holds the determination signal indicating the absence of the horizontal synchronization signal at this timing to the sample-hold control circuit 1.
0 and is output to the counter control circuit 11.
サンプルホールド制御回路10には水平同期信号も入力
されており、サンプルホールド制御回路10は、例えば
、判別信号が入力されると’ H”となり、その後、所
定数の水平同期信号が入力されることにより“L 11
となるホールド指示信号をサンプルホールド回路4に出
力する。A horizontal synchronization signal is also input to the sample and hold control circuit 10, and the sample and hold control circuit 10, for example, becomes 'H' when a discrimination signal is input, and then a predetermined number of horizontal synchronization signals are input. By “L 11
A hold instruction signal is output to the sample hold circuit 4.
カウンタ制御回路11にも水平同期信号及び判別信号が
入力されており、判別信号の入力後の最初の水平同期信
号のタイミングでカウンタ制御信号を発生して分周回路
7に与えるようになっている。The horizontal synchronization signal and the discrimination signal are also input to the counter control circuit 11, and the counter control signal is generated and given to the frequency dividing circuit 7 at the timing of the first horizontal synchronization signal after the input of the discrimination signal. .
分周回路7はカウンタ制御信号が入力されると、カウン
ト動作(分周動作)を新たに開始するようになっている
。The frequency dividing circuit 7 is configured to start a new counting operation (frequency dividing operation) when a counter control signal is input.
なお、ホールド指示信号は、カウンタ制御信号による分
周回路7の分周出力の変化が定常状態に戻った後に“L
”となる。したがって、サンプルボールド回路4は分周
出力の出力状態の過渡期が終了するまではフィルタ3の
出力を保持することになる。Note that the hold instruction signal becomes "L" after the change in the frequency division output of the frequency division circuit 7 due to the counter control signal returns to a steady state.
Therefore, the sample bold circuit 4 holds the output of the filter 3 until the transition period of the output state of the frequency-divided output ends.
また、位相比較器2には図示しない1/M分周回路によ
り分周された水平同期信号を入力してもよい。この場合
には、VCO5の出力周波数は(N/M)fil (
fHは水平同期周波数)となる・次に、このように構成
された位相同期型発振回路の動作について第2図のタイ
ミングチャートを参照して説明する。第2図(a)は、
入力端子1に入力される水平同期信号を示し、第2図(
b)は分周回路7の出力を示し、第2図(C)は検出パ
ルスを示し、第2図(d)は判別信号を示し、第2図(
e)はカウンタ制御信号を示し、第2図(f)はホール
ド指示信号を示している。Further, the phase comparator 2 may be inputted with a horizontal synchronizing signal frequency-divided by a 1/M frequency dividing circuit (not shown). In this case, the output frequency of VCO5 is (N/M)fil (
fH is the horizontal synchronization frequency).Next, the operation of the phase synchronization type oscillator circuit configured as described above will be explained with reference to the timing chart of FIG. Figure 2(a) is
The horizontal synchronization signal input to input terminal 1 is shown in Figure 2 (
b) shows the output of the frequency dividing circuit 7, FIG. 2(C) shows the detection pulse, FIG. 2(d) shows the discrimination signal, and FIG.
2(e) shows a counter control signal, and FIG. 2(f) shows a hold instruction signal.
いま、図示しないビデオヘッドから得られる再生映像信
号の水平周期(63,5μs)が安定であるものとする
。位相比較器2には水平同期信号が入力されると共に、
VCO5の出力が分周回路7によって1/Nに分周され
て入力される。位相比較器2がこれらの入力の位相を比
較し、位相差に基づく誤差出力をフィルタ3及びサンプ
ルホールド回路4を介してVCO5に与える。これによ
り、VCO5からは水平周波数f 11のN倍の周波数
の信号が出力端子7に出力される。Now, it is assumed that the horizontal period (63.5 μs) of a reproduced video signal obtained from a video head (not shown) is stable. A horizontal synchronizing signal is input to the phase comparator 2, and
The output of the VCO 5 is divided into 1/N by a frequency dividing circuit 7 and input. A phase comparator 2 compares the phases of these inputs, and provides an error output based on the phase difference to a VCO 5 via a filter 3 and a sample-and-hold circuit 4. As a result, a signal having a frequency N times the horizontal frequency f11 is output from the VCO 5 to the output terminal 7.
いま、分周回路7の分周比Nが1であり、水平周期が安
定している場合には、分周回路7の出力は、水平同期信
号の立下りエツジで立下る第2図(a)、(b)に示す
パルスとなる。この分周出力はパルス発生回路8にも与
えられる。パルス発生回路8は分周出力の立下りエツジ
の前後のタイミングで立上がり立下がる検出パルスを発
生ずる。Now, when the frequency division ratio N of the frequency divider circuit 7 is 1 and the horizontal period is stable, the output of the frequency divider circuit 7 falls at the falling edge of the horizontal synchronization signal as shown in FIG. ), the pulses shown in (b) are obtained. This frequency-divided output is also given to the pulse generation circuit 8. The pulse generating circuit 8 generates detection pulses that rise and fall at timings before and after the falling edge of the frequency-divided output.
この検出パルスは判別回路9に入力され、判別回路9は
この検出パルスのタイミングにおいて水平同期信号の立
下りエツジの有無を検出する。いま、水平同期信号の周
期が63.5μsである場合には、検出パルスのタイミ
ングで水平同期信号が検出され、判別回路9は判別信号
を出力しない。このため、サンプルホールド制御回路1
0からのホールド指示信号は“し”であり、サンプルホ
ールド回路4は導通状態である。したがって、この場合
には、VCO5からは安定した63.5μs周期の信号
が出力される。This detection pulse is input to the discrimination circuit 9, and the discrimination circuit 9 detects the presence or absence of a falling edge of the horizontal synchronizing signal at the timing of this detection pulse. Now, when the period of the horizontal synchronization signal is 63.5 μs, the horizontal synchronization signal is detected at the timing of the detection pulse, and the discrimination circuit 9 does not output a discrimination signal. For this reason, the sample hold control circuit 1
The hold instruction signal from 0 is "yes", and the sample hold circuit 4 is in a conductive state. Therefore, in this case, the VCO 5 outputs a stable signal with a period of 63.5 μs.
いま、スキュー歪等によって、第2図(a)に示す3つ
目の水平同期信号Aのように、水平同期信号の周期が7
0μsに変化すると、判別回路9は検出パルスのタイミ
ングで水平同期信号の立下りエツジが無いことを検出し
く第2図(a)。Now, due to skew distortion, etc., the period of the horizontal synchronization signal becomes 7, as shown in the third horizontal synchronization signal A shown in Fig. 2(a).
When it changes to 0 μs, the discrimination circuit 9 detects that there is no falling edge of the horizontal synchronizing signal at the timing of the detection pulse (FIG. 2(a)).
(C)参照)、第2図(d)に示1判別信号を出力する
。この判別信号はサンプルホールド制御回路10に与え
られ、サンプルホールドυ制御回路10は“H”のホー
ルド指示信号を出力する。これにより、サンプルホール
ド回路4はフィルタ3からのフィルタ出力をホールドす
る。この時点では、位相比較器2から出力される誤差出
力は変化しておらず、サンプルホールド回路4は、水平
周期の変化前における誤差出力を保持してVCO5に与
える。(C)), and outputs the 1 discrimination signal shown in FIG. 2(d). This discrimination signal is applied to the sample and hold control circuit 10, and the sample and hold υ control circuit 10 outputs a hold instruction signal of "H". As a result, the sample hold circuit 4 holds the filter output from the filter 3. At this point, the error output output from the phase comparator 2 has not changed, and the sample hold circuit 4 holds the error output before the change in the horizontal period and supplies it to the VCO 5.
一方、判別信号はカウンタ制御回路11にも与えられ、
カウンタ制御回路11は判別信号入力後の最初の水平同
期信号Aのタイミングで力「クンタ制御信号を発生して
分周回路7に与える(第2図(e)参照)。これにより
、分周回路7は分周動作を水平同期信号Aのタイミング
で新たに開始する。■005の出力は“ト1”のホール
ド指示信号の出力期間は63.5μs周期の信号であり
、分周回路7は、分周動作開始後において63.5μs
周期の信号を出力する。したがって、分周動作開始後の
分周出力の位相は、安定した水平周期(63゜5μs)
に復帰した水平同期信号Bの位相と一致することになり
、位相同期ループは容易にロック状態となる。On the other hand, the discrimination signal is also given to the counter control circuit 11,
The counter control circuit 11 generates a counter control signal at the timing of the first horizontal synchronizing signal A after inputting the discrimination signal and supplies it to the frequency divider circuit 7 (see FIG. 2(e)). 7 starts the frequency dividing operation anew at the timing of the horizontal synchronizing signal A. ■ The output of 005 is a signal with a period of 63.5 μs for the hold instruction signal of “G1”, and the frequency dividing circuit 7 63.5μs after the start of frequency division operation
Outputs a periodic signal. Therefore, the phase of the frequency division output after the frequency division operation starts is a stable horizontal period (63° 5μs).
The phase synchronization signal B matches the phase of the restored horizontal synchronization signal B, and the phase synchronization loop easily becomes locked.
このように、本実施例においては、フィルタ3の特性に
拘らず、水平同期信号の周期が大きくずれた場合であっ
ても、位相同期ループの再引込みを短時間で行うことが
できる。In this manner, in this embodiment, regardless of the characteristics of the filter 3, even if the period of the horizontal synchronization signal deviates significantly, the phase-locked loop can be re-engaged in a short time.
なお、サンプルホールド制御回路10を単安定マルチバ
イブレータで構成し、判別信号の入力タイミングでホー
ルド指示信号を発生させてもよい。Note that the sample and hold control circuit 10 may be configured with a monostable multivibrator, and the hold instruction signal may be generated at the input timing of the discrimination signal.
また、サンプルホールド回路4は、判別信号入力後の所
定時間と、テープヘッド系に発生するドロツブアウトを
検出した時間とのオア条件をとって、フィルタ3の出力
の保持時間を決定するように構成してもよい。更に、ス
チル(静止画)再生等の特殊再生時において再生ヘッド
のアジマス角と異なるアジマス角で記録されたトラック
を再生することにより、ノイズが発生する場合には、こ
のノイズに基づいた判別信号入力後の所定時間にサンプ
ルホールド回路4が保持動作を行うように構成してもよ
い。Further, the sample and hold circuit 4 is configured to determine the holding time of the output of the filter 3 by taking an OR condition between a predetermined time after inputting the discrimination signal and a time when dropout occurring in the tape head system is detected. It's okay. Furthermore, if noise is generated by playing a track recorded at an azimuth angle different from the azimuth angle of the playback head during special playback such as still image playback, a discrimination signal based on this noise is input. The sample and hold circuit 4 may be configured to perform the holding operation at a later predetermined time.
[発明の効果]
以上説明したように本発明によれば、フィルタの特性に
拘らず、位相同期ループの再引込みを短時間に行うこと
ができ、スキュー歪等に対する応答特性を速くづること
ができと共にノイズ等の外乱に対する安定度を向上させ
るこ仁ができる。[Effects of the Invention] As explained above, according to the present invention, it is possible to re-entrain the phase-locked loop in a short time regardless of the characteristics of the filter, and the response characteristics to skew distortion etc. can be quickly determined. At the same time, stability against disturbances such as noise can be improved.
第1図は本発明に係る位相相同期型発娠回路の一実施例
を示すブロック図、第2図は実施例の動作を説明するた
めのタイミングチャートである。
1・・・入力端子、2・・・位相比較器、3・・・フィ
ルタ。
4・・・サンプルホールド回路、5・・・VCO。
6・・・出力端子、7・・・分周回路、8・・・パルス
発生回路、9・・・判別回路、10・・・サンプルホー
ルド制御回路、11・・・カウンタ制御回路。FIG. 1 is a block diagram showing an embodiment of a phase-locked starting circuit according to the present invention, and FIG. 2 is a timing chart for explaining the operation of the embodiment. 1... Input terminal, 2... Phase comparator, 3... Filter. 4...Sample hold circuit, 5...VCO. 6... Output terminal, 7... Frequency dividing circuit, 8... Pulse generation circuit, 9... Discrimination circuit, 10... Sample hold control circuit, 11... Counter control circuit.
Claims (2)
号の位相を帰還信号の位相と比較し位相差に基づく誤差
出力を出力する位相比較器と、前記誤差出力の所定の周
波数成分のみを通過させるフィルタと、 このフィルタの出力に基づく周波数の信号を出力する電
圧制御発振器と、 この電圧制御発振器の出力信号を分周して前記位相比較
器に帰還信号を出力する分周回路と、この分周回路の出
力に基づいたタイミングの検出パルスを発生するパルス
発生回路と、 前記検出パルスのタイミングでは前記位相比較器に同期
信号が入力されないことを示す判別信号を出力する判別
回路と、 前記判別信号の発生タイミングで前記フィルタの出力を
所定期間保持して前記電圧制御発振器に与えるサンプル
ホールド回路と、 前記判別信号の発生から前記位相比較器に次の同期信号
が入力されるまでの間前記分周回路の分周動作を停止さ
せるカウンタ制御回路とを具備したことを特徴とする位
相同期型発振回路。(1) A phase comparator that compares the phase of the synchronization signal obtained from the reproduced video signal from the video head with the phase of the feedback signal and outputs an error output based on the phase difference, and passes only a predetermined frequency component of the error output. a voltage controlled oscillator that outputs a signal with a frequency based on the output of this filter; a frequency dividing circuit that divides the output signal of this voltage controlled oscillator and outputs a feedback signal to the phase comparator; a pulse generation circuit that generates a detection pulse at a timing based on the output of the circuit; a discrimination circuit that outputs a discrimination signal indicating that a synchronization signal is not input to the phase comparator at the timing of the detection pulse; and the discrimination signal. a sample-and-hold circuit that holds the output of the filter for a predetermined period and supplies it to the voltage-controlled oscillator at the generation timing of the frequency divider; 1. A phase synchronized oscillator circuit comprising: a counter control circuit for stopping frequency division operation of the circuit.
力後から予め設定した期間又はドロップアウトの検出期
間だけ前記フィルタの出力を保持することを特徴とする
請求項1に記載の位相同期型発振回路。(2) The phase-locked oscillator circuit according to claim 1, wherein the sample and hold circuit holds the output of the filter for a preset period or a dropout detection period after inputting the discrimination signal. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1143132A JPH039615A (en) | 1989-06-07 | 1989-06-07 | Phase locked loop type oscillation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1143132A JPH039615A (en) | 1989-06-07 | 1989-06-07 | Phase locked loop type oscillation circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH039615A true JPH039615A (en) | 1991-01-17 |
Family
ID=15331662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1143132A Pending JPH039615A (en) | 1989-06-07 | 1989-06-07 | Phase locked loop type oscillation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH039615A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0661686A2 (en) * | 1993-12-28 | 1995-07-05 | Canon Kabushiki Kaisha | Display control apparatus |
EP0661685B1 (en) * | 1993-12-28 | 1998-12-02 | Canon Kabushiki Kaisha | Apparatus for generating a display clock signal |
-
1989
- 1989-06-07 JP JP1143132A patent/JPH039615A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0661686A2 (en) * | 1993-12-28 | 1995-07-05 | Canon Kabushiki Kaisha | Display control apparatus |
EP0661686A3 (en) * | 1993-12-28 | 1995-11-22 | Canon Kk | Display control apparatus. |
US5721570A (en) * | 1993-12-28 | 1998-02-24 | Canon Kabushiki Kaisha | Display control apparatus |
EP0661685B1 (en) * | 1993-12-28 | 1998-12-02 | Canon Kabushiki Kaisha | Apparatus for generating a display clock signal |
US5912713A (en) * | 1993-12-28 | 1999-06-15 | Canon Kabushiki Kaisha | Display control apparatus using display synchronizing signal |
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