JPH0773369B2 - Time axis error correction device - Google Patents
Time axis error correction deviceInfo
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- JPH0773369B2 JPH0773369B2 JP63016064A JP1606488A JPH0773369B2 JP H0773369 B2 JPH0773369 B2 JP H0773369B2 JP 63016064 A JP63016064 A JP 63016064A JP 1606488 A JP1606488 A JP 1606488A JP H0773369 B2 JPH0773369 B2 JP H0773369B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダ(VTR)等の時間軸変
動をともなった再生映像信号の時間軸変動を補正する時
間軸誤差補正装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time axis error correction device for correcting a time axis fluctuation of a reproduced video signal accompanied by a time axis fluctuation of a video tape recorder (VTR) or the like.
従来の技術 VTRなど各種記録再生装置では、信号検出媒体と記録媒
体との相対的な速度変動によって再生映像信号に時間軸
変動を生じる。このような時間軸変動を伴った再生映像
信号を補正する手法として時間軸誤差補正装置(T、
B、C)が用いられている。2. Description of the Related Art In various recording / reproducing apparatuses such as VTRs, a time base fluctuation occurs in a reproduced video signal due to a relative speed fluctuation between a signal detection medium and a recording medium. As a method of correcting the reproduced video signal accompanied by such time-axis fluctuation, a time-axis error correction device (T,
B, C) are used.
このような時間軸誤差補正装置は、例えば第3図に示す
ようなものが知られている。同図において入力端子25か
ら入力された時間軸変動を持った入力再生映像信号は、
アナログ・ディジタル変換器28に入力されると共に水平
同期信号分離回路31に入力され水平同期信号を分離され
る。分離された水平同期信号は、その水平同期信号の後
エッジに同期して固定クロックを発振させ次の水平同期
信号の前エッジで発振を停止させるようなスタート・ス
トップ発振器33に入力される。そのスタート・ストップ
発振器33より出力された信号は、書き込みクロックとし
て、前記再生映像信号を前記アナログ・ディジタル変換
器28でサンプリングし、前記水平同期信号に同期した書
き込みリセットパルス発生器34からの書き込みリセット
パルスのタイミングでメモリ29に書き込む。メモリ29に
書き込まれた再生映像信号は、水晶発振器32より出力さ
れる基準クロックを基準同期信号発生回路36内で分周し
た出力信号に位相同期した読み出しリセットパルス発生
器35からの読み出しリセットパルスのタイミングで、前
記基準クロックに従って読み出されディジタル・アナロ
グ変換器30を通り出力される。前記水晶発振器32からの
基準クロックは、前記基準同期信号発生回路36に入力さ
れ基準クロックに位相同期した基準垂直同期パルスを発
生させ出力端子26に出力される。As such a time axis error correction device, for example, one shown in FIG. 3 is known. In the figure, the input playback video signal with time axis fluctuation input from the input terminal 25 is
The signal is input to the analog / digital converter 28 and is also input to the horizontal sync signal separation circuit 31 to separate the horizontal sync signal. The separated horizontal sync signal is input to a start / stop oscillator 33 that oscillates a fixed clock in synchronization with the trailing edge of the horizontal sync signal and stops the oscillation at the leading edge of the next horizontal sync signal. The signal output from the start / stop oscillator 33 is used as a write clock by sampling the reproduced video signal by the analog / digital converter 28 and resetting the write by the write reset pulse generator 34 synchronized with the horizontal synchronizing signal. Write to the memory 29 at the pulse timing. The reproduced video signal written in the memory 29 is a read reset pulse from the read reset pulse generator 35 that is phase-synchronized with the output signal obtained by dividing the reference clock output from the crystal oscillator 32 in the reference synchronization signal generation circuit 36. At the timing, it is read out according to the reference clock and output through the digital-analog converter 30. The reference clock from the crystal oscillator 32 is input to the reference synchronization signal generation circuit 36 to generate a reference vertical synchronization pulse that is phase-locked with the reference clock and output to the output terminal 26.
前記書き込みリセットパルスと、前記読み出しリセット
パルスは、何んら同期関係をとっていないため、前記基
準垂直周期パルスを、VTRのサーボへ基準垂直同期信号
として返送し、メモリへの書き込みを読み出しを垂直同
期期間で位相同期するように構成している。また前記デ
ィジタル・アナログ変換器30より出力された再生映像信
号の同期信号部分と、前記基準同期信号発生器36から発
生させた基準同期信号とを同期信号すげかえ回路37です
げかえることにより、出力端子26には時間軸補正され、
しかも同期信号をすげかえた再生映像信号を得ることが
できる。Since the write reset pulse and the read reset pulse do not have any synchronization relationship, the reference vertical cycle pulse is returned to the VTR servo as a reference vertical synchronization signal, and writing to the memory is performed vertically. The phase synchronization is performed during the synchronization period. In addition, the sync signal replacement circuit 37 replaces the sync signal portion of the reproduced video signal output from the digital-analog converter 30 and the reference sync signal generated from the reference sync signal generator 36 to output the sync signal. Terminal 26 is time-axis corrected,
Moreover, it is possible to obtain a reproduced video signal that replaces the synchronization signal.
発明が解決しようする課題 上記のような時間軸誤差補正装置においては、入力再生
映像信号と時間軸補正後の再生映像信号とを、垂直期間
で位相同期を保つように構成しているため、応答性が悪
く、水平期間での時間軸変動成分が大きい。従って、例
えば1水平期間のメモリを用いて上記構成の時間軸補正
を行った場合、入力再生映像信号に同期した書き込みリ
セットパルスと固定の基準クロックより形成した読み出
しリセットパルスの位相が徐々にずれ、書き込み期間が
1水平期間内に納まらない、いわゆるメモリのオーバー
フロー状態が発生することがある。これらを改善するた
めには、メモリの容量を大きくして行う方法があるが、
家庭用VTRを考えた場合、コスト的に問題となる。ま
た、基準クロックよりVTRのサーボの基準垂直同期信号
を作成しているため、本時間軸誤差補正装置をアダプタ
ーとして用いる場合に、VTR本体の基準垂直同期信号を
外部から切り替え入力できるように改良する必要が生じ
る。さらに、VTRの基準垂直同期信号を制御する場合、
ドラムのイナージャーが大きいため系を安定に、しかも
応答よく制御させることはかなり難しい。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention In the above-described time-axis error correction device, the input reproduction video signal and the reproduction video signal after the time-axis correction are configured so as to maintain phase synchronization in the vertical period. Poor performance and large time axis fluctuation component in the horizontal period. Therefore, for example, when the time axis correction of the above configuration is performed using a memory for one horizontal period, the phase of the write reset pulse synchronized with the input reproduction video signal and the read reset pulse formed from the fixed reference clock gradually shifts, A so-called memory overflow state may occur in which the writing period is less than one horizontal period. To improve these, there is a method of increasing the memory capacity,
When considering a home VTR, there is a cost problem. In addition, since the VTR servo reference vertical sync signal is created from the reference clock, when the time axis error correction device is used as an adapter, the VTR main reference vertical sync signal can be switched and input externally. The need arises. Furthermore, when controlling the VTR reference vertical sync signal,
Since the drum inertia is large, it is quite difficult to control the system stably and with good response.
本発明はかかる点に鑑み、1水平期間のメモリにおいて
もオーバーフローさせることなく、時間軸補正が行な
え、しかもVTRへの改良を一切行うことなく、本時間軸
誤差補正装置を、VTRのアダプターとしても使用できる
構成としたものである。In view of such a point, the present invention can perform time axis correction without overflowing even in a memory of one horizontal period, and does not make any improvement to VTR, and this time axis error correction device can be used as a VTR adapter. It has a configuration that can be used.
課題を解決するための手段 本発明の時間軸誤差補正装置は、入力再生映像信号をサ
ンプリングし書き込むメモリと、再生映像信号から分離
した水平同期信号の平均周波数に同期するように構成し
た基準クロック発生手段と、水平同期信号に基準クロッ
クが1水平期間毎に瞬時位相同期するように位相変調さ
せ、その出力を書き込みクロックとして、水平同期信号
に同期した書き込みリセットパルスのタイミングでメモ
リに書き込む信号書き込み手段と、基準クロックを読み
出しクロックとして、その基準クロックを分周した信号
に位相同期した読み出しリセットパルスのタイミングで
メモリから信号を読み出す手段と、読み出された再生映
像信号から垂直同期信号を分離し、取り出された垂直同
期信号が、基準クロックを分周した信号に位相同期する
ように作られた基準同期信号発生器と1垂直期間毎に位
相同期するようにした基準同期信号発生手段とを具備し
た構成とすることにより、上記目的を達成するものであ
る。Means for Solving the Problems A time base error correction device of the present invention is a memory for sampling and writing an input reproduction video signal, and a reference clock generator configured to synchronize with an average frequency of a horizontal synchronization signal separated from the reproduction video signal. And a signal writing means for phase-modulating the horizontal synchronization signal so that the reference clock is instantaneously phase-synchronized for each horizontal period, and writing the output to the memory at the timing of the write reset pulse synchronized with the horizontal synchronization signal as a writing clock. And a means for reading a signal from the memory at the timing of a read reset pulse that is phase-synchronized with a signal obtained by dividing the reference clock by using the reference clock as a read clock, and a vertical synchronizing signal is separated from the read playback video signal, The extracted vertical synchronizing signal is in phase with the signal obtained by dividing the reference clock. The object described above is achieved by adopting a configuration including a reference synchronization signal generator which is made to be synchronized and a reference synchronization signal generating means which is phase-locked every vertical period.
作用 本発明は、上記構成よりなる時間軸誤差補正装置であっ
て、その位相変調手段によって得られた時間軸変動成分
を持った出力信号を書き込みクロックとして再生映像信
号をサンプリングし、所定メモリに逐次書き込み、基準
クロックでメモリから読み出すことにより出力信号には
時間軸補正された再生映像信号が得られる。このときメ
モリへの書き込みは、再生映像信号より分離された水平
同期信号に位相同期した書き込みリセットパルスにより
開始され、メモリからの読み出しは、基準クロックを分
周した読み出しリセットパルスにより開始される。これ
により書き込み時の入力再生映像信号と読み出し時の再
生映像信号が1水平期間内でロック関係を保ちつつ時間
軸補正を行うことができる。The present invention is a time-axis error correction apparatus having the above-mentioned configuration, in which a reproduced video signal is sampled using an output signal having a time-axis fluctuation component obtained by the phase modulation means as a writing clock, and is sequentially stored in a predetermined memory. By writing and reading from the memory at the reference clock, a reproduction video signal whose time axis is corrected can be obtained as an output signal. At this time, writing to the memory is started by a writing reset pulse that is phase-synchronized with a horizontal synchronizing signal separated from the reproduced video signal, and reading from the memory is started by a reading reset pulse that is a reference clock divided. As a result, the time axis correction can be performed while the input reproduction video signal at the time of writing and the reproduction video signal at the time of reading keep the lock relationship within one horizontal period.
また本構成を行うことによりVTRへの改良を一切行うこ
となく本時間軸誤差補正装置を、VTRのアダプターとし
ても使用できるようにしたものである。In addition, by making this configuration, the time axis error correction device can be used as an adapter for the VTR without any modification to the VTR.
実 施 例 本発明の一実施例を第1図を参照しながら説明する。入
力端子1より入力された再生映像信号をアナログ・ディ
ジタル変換器3に入力すると同時に水平同期信号分離回
路6で水平同期信号を分離する。基準クロック18は、例
えば、電圧制御水晶発振器8、ローパスフィルタ9、分
周器11、及び前記水平同期信号と前記分周器11からの出
力信号とを位相比較する位相比較器10からなる基準クロ
ックPLL17により発生される。この基準クロック18は、
前記水平同期信号と共に位相変調器7に入力され書き込
みクロックを発生させ、アナログ・ディジタル変換器
3、メモリ4にそれぞれ入力される。また基準クロック
18は、同時に読み出しクロックとしてメモリ4、ディジ
タル・アナログ変換器5に入力される。Example An example of the present invention will be described with reference to FIG. The reproduced video signal input from the input terminal 1 is input to the analog / digital converter 3 and at the same time, the horizontal sync signal separation circuit 6 separates the horizontal sync signal. The reference clock 18 is, for example, a reference clock including a voltage controlled crystal oscillator 8, a low-pass filter 9, a frequency divider 11, and a phase comparator 10 that compares the phase of the horizontal synchronization signal with the output signal of the frequency divider 11. Generated by PLL17. This reference clock 18 is
It is input to the phase modulator 7 together with the horizontal synchronizing signal to generate a write clock, which is input to the analog / digital converter 3 and the memory 4, respectively. Also the reference clock
18 is simultaneously input to the memory 4 and the digital / analog converter 5 as a read clock.
このとき、再生映像信号のメモリへの書き込みは、書き
込みリセットパルス発生器12から出力される前記水平同
期信号に位相同期した書き込みリセットパルスによって
開始され、メモリから読み出しは、読み出しリセットパ
ルス発生器13から出力される前記分周器11より出力され
る基準水平周期信号に位相同期した読み出しリセットパ
ルスによって開始される。At this time, the writing of the reproduced video signal to the memory is started by the writing reset pulse that is phase-synchronized with the horizontal synchronizing signal output from the writing reset pulse generator 12, and the reading from the memory is performed from the reading reset pulse generator 13. It is started by a read reset pulse phase-synchronized with the reference horizontal cycle signal output from the frequency divider 11 output.
ディジタル・アナログ変換器5の出力信号は、垂直同期
信号分離回路15によって垂直同期信号を分離され、前記
基準同期信号発生回路14の垂直周期リセットパルスとし
て基準同期信号発生回路14に入力される。The output signal of the digital-analog converter 5 is separated into a vertical synchronizing signal by the vertical synchronizing signal separating circuit 15, and is input to the reference synchronizing signal generating circuit 14 as a vertical cycle reset pulse of the reference synchronizing signal generating circuit 14.
次に、本実施例の具体的動作についてさらに詳細に説明
する。入力端子1から入力された再生映像信号は、位相
変調器7より作成された時間軸変動成分を持った書き込
みクロックによりサンプリングされ、書き込みリセット
パルス発生器12からの書き込みリセットパルスのタイミ
ングでメモリ4に逐次入力される。位相変調器7は、例
えば第2図に示すような位相変調回路が用いられる。第
2図に示した位相変調回路は、第1図の水平同期信号分
離回路6より取り出された水平同期信号を第2図の入力
端子19より位相検出器23に入力すると共に同図における
基準クロック入力端子21からの基準クロックを位相シフ
ト回路24によって2π/nずつ位相の異なるn個の信号に
位相シフトし位相検出器23に入力する。さらに位相シフ
ト器24より出力されたn個の信号は、クロック信号選択
器22に入力され位相検出器23によって上記水平同期信号
に最も近い位相の信号を検出し、その検出出力信号から
クロック信号選択器22より書き込みクロックを選択して
出力端子20に出力させる。以上のような位相変調回路で
発生した書き込みクロックを第1図の書き込みクロック
として用いる。Next, the specific operation of this embodiment will be described in more detail. The reproduced video signal input from the input terminal 1 is sampled by the write clock having the time base fluctuation component created by the phase modulator 7, and is stored in the memory 4 at the timing of the write reset pulse from the write reset pulse generator 12. Input sequentially. As the phase modulator 7, for example, a phase modulation circuit as shown in FIG. 2 is used. The phase modulation circuit shown in FIG. 2 inputs the horizontal synchronizing signal extracted from the horizontal synchronizing signal separation circuit 6 of FIG. 1 to the phase detector 23 from the input terminal 19 of FIG. The reference clock from the input terminal 21 is phase-shifted by the phase shift circuit 24 into n signals having different phases by 2π / n and input to the phase detector 23. Further, the n signals output from the phase shifter 24 are input to the clock signal selector 22 and the phase detector 23 detects the signal having the phase closest to the horizontal synchronizing signal, and the clock signal is selected from the detected output signals. The write clock is selected from the device 22 and output to the output terminal 20. The write clock generated by the above phase modulation circuit is used as the write clock in FIG.
第1図における基準クロック18は、その基準クロック18
より基準同期信号発生回路14で形成した基準水平周期信
号と水平同期信号分離回路6からの水平同期信号とを位
相比較器10で位相比較し、ローパスフィルタ9でロック
範囲を調整した出力誤差電圧から電圧制御水晶発振器8
で周波数制御した信号を基準クロック18とする基準クロ
ック発生PLL17により得られる。この時間軸変動成分の
ない基準クロック18を用いて読み出しリセットパルス発
生器13からの読み出しリセットパルスのタイミングで再
生映像信号を読み出すことにより、入力再生映像信号
と、読み出された再生映像信号との位相関係を1水平期
間内に納め、メモリを1水平期間分だけで行うと共に時
間軸補正された再生映像信号を得ることができ、また出
力した再生映像信号を垂直同期分離回路15で同期分離し
出力した垂直同期信号を基準同期信号発生回路14の垂直
周期リセット端子に入力することにより基準同期信号発
生回路14から得られる基準同期信号は、メモリから読み
出された再生映像信号と水平期間で位相同期すると共に
垂直期間でも同期するため、この再生映像信号の同期信
号を同期信号すげかえ回路16で基準同期信号とすげかえ
が可能となる。従って出力端子2には時間軸補正され、
同期信号をすげかえた再生映像信号を得ることができ
る。以上の構成はすべてVTRより出力された後の信号処
理で行えるため、VTR本体への改良を一切行うことなく
アダプターとしても導入することができる。The reference clock 18 in FIG.
The reference horizontal cycle signal formed by the reference synchronization signal generation circuit 14 and the horizontal synchronization signal from the horizontal synchronization signal separation circuit 6 are phase-compared by the phase comparator 10, and the lock error range is adjusted by the low-pass filter 9. Voltage controlled crystal oscillator 8
It is obtained by the reference clock generation PLL 17 whose reference clock 18 is the signal whose frequency is controlled by. By reading the reproduction video signal at the timing of the read reset pulse from the read reset pulse generator 13 using the reference clock 18 having no time axis fluctuation component, the input reproduction video signal and the read reproduction video signal The phase relationship can be stored within one horizontal period, the memory can be stored only for one horizontal period, and the reproduced video signal whose time axis is corrected can be obtained, and the output reproduced video signal is synchronously separated by the vertical sync separation circuit 15. By inputting the output vertical synchronization signal to the vertical cycle reset terminal of the reference synchronization signal generation circuit 14, the reference synchronization signal obtained from the reference synchronization signal generation circuit 14 is in phase with the reproduced video signal read from the memory in the horizontal period. In addition to synchronizing, even in the vertical period, the sync signal of the reproduced video signal is replaced by the sync signal replacement circuit 16 as the reference sync signal. The ability. Therefore, the output terminal 2 is time-axis corrected,
It is possible to obtain a reproduced video signal that replaces the synchronization signal. All of the above configurations can be performed by signal processing after being output from the VTR, so it can be installed as an adapter without making any modifications to the VTR itself.
発明の効果 本発明による時間軸誤差補正装置は、以上のような構成
よりなるものであり、入力再生映像信号と時間軸補正さ
れた出力再生映像信号の位相関係を常に1水平期間内で
同期させることができメモリの容量を1水平期間分のみ
で行うことができる。またメモリから読み出された再生
映像信号と基準同期信号発生回路からの基準同期信号
は、水平期間で位相同期すると共に垂直期間でも同期す
るため、読み出された再生映像信号の同期信号を基準同
期信号とすげかえることができる。以上の構成はすべて
VTRより出力された後の信号処理で行えるため、VTR本体
への改良を一切行なうことなくアダプターとしても導入
することができる。The time axis error correction device according to the present invention is configured as described above, and always synchronizes the phase relationship between the input reproduction video signal and the time axis corrected output reproduction video signal within one horizontal period. Therefore, the capacity of the memory can be reduced to one horizontal period. Further, the reproduced video signal read from the memory and the reference sync signal from the reference sync signal generation circuit are phase-synchronized in the horizontal period and also in the vertical period. It can be replaced with a signal. All of the above configurations
Since it can be done by signal processing after being output from the VTR, it can be installed as an adapter without making any modifications to the VTR itself.
第1図は本発明の一実施例における時間軸誤差補正装置
のブロック図、第2図は同装置の書き込みクロック発生
回路のブロック図、第3図は従来の時間軸誤差補正装置
の一例を示したブロック図である。 1……入力端子、2……出力端子、3……アナログディ
ジタル変換器、4……メモリ、5……ディジタル・アナ
ログ変換器、6……水平同期信号分離回路、7……位相
変調器、8……電圧制御水晶発振器、9……ローパスフ
ィルタ、10……位相比較器、11……分周器、12……書き
込みリセットパルス発生器、13……読み出しリセットパ
ルス発生器、14……基準同期信号発生回路、15……垂直
同期信号分離回路、16……同期信号すげかえ回路、17…
…基準クロック発生PLL、18……基準クロック。FIG. 1 is a block diagram of a time axis error correction apparatus according to an embodiment of the present invention, FIG. 2 is a block diagram of a write clock generation circuit of the apparatus, and FIG. 3 is an example of a conventional time axis error correction apparatus. FIG. 1 ... input terminal, 2 ... output terminal, 3 ... analog digital converter, 4 ... memory, 5 ... digital / analog converter, 6 ... horizontal sync signal separation circuit, 7 ... phase modulator, 8 ... Voltage controlled crystal oscillator, 9 ... Low pass filter, 10 ... Phase comparator, 11 ... Divider, 12 ... Write reset pulse generator, 13 ... Read reset pulse generator, 14 ... Reference Sync signal generation circuit, 15 ... Vertical sync signal separation circuit, 16 ... Sync signal replacement circuit, 17 ...
… Reference clock generation PLL, 18 …… Reference clock.
Claims (2)
レコーダにおける再生映像信号の時間軸誤差補正装置に
おいて、再生映像信号をサンプリングし書き込むメモリ
と、前記再生映像信号から分離された水平同期信号の平
均周波数に同期した基準クロックを発生させる基準クロ
ック発生手段と、前記水平同期信号に、前記基準クロッ
クが1水平期間毎に瞬時に位相同期するように位相変調
させる位相変調手段と、前記水平同期信号と位相同期し
た書き込みリセットパルスを発生させる書き込みリセッ
トパルス発生手段と、前記位相変調手段より出力される
信号を書き込みクロックとして、前記再生映像信号をサ
ンプリングし、前記書き込みリセットパルス発生手段か
らの書き込みリセットパルスのタイミングで、前記メモ
リに書き込む信号書き込み手段と、前記基準クロックを
分周した信号に、位相同期した読み出しリセットパルス
を発生させる読み出しリセットパルス発生手段と、前記
基準クロックを読み出しクロックとして、前記読み出し
リセットパルス発生手段からの読み出しリセットパルス
のタイミングで、前記メモリから再生映像信号を読み出
す信号読み出し手段と、読み出された前記再生映像信号
から垂直同期信号を分離する垂直同期信号分離手段と、
前記基準クロックを分周した信号に位相同期し、しかも
前記垂直同期信号に、1垂直期間毎に位相同期するよう
な基準同期信号を発生させる基準同期信号発生手段とを
具備して成ることを特徴とした時間軸誤差補正装置。1. A time axis error correction device for a reproduced video signal in a video tape recorder for FM-modulating and recording a video signal, comprising a memory for sampling and writing the reproduced video signal, and a horizontal synchronizing signal separated from the reproduced video signal. Reference clock generating means for generating a reference clock synchronized with an average frequency, phase modulating means for phase-modulating the horizontal synchronizing signal so that the reference clock is instantaneously phase-synchronized every horizontal period, and the horizontal synchronizing signal. Write reset pulse generating means for generating a write reset pulse that is phase-synchronized with and a write reset pulse from the write reset pulse generating means for sampling the reproduced video signal using a signal output from the phase modulating means as a write clock. Signal to be written to the memory at the timing Read-in reset pulse generating means for generating a read-out reset pulse in phase synchronization with a signal obtained by dividing the reference clock, and read-out reset pulse from the read-out reset pulse generating means using the reference clock as a read clock. Signal reading means for reading a reproduction video signal from the memory at a timing of, and vertical synchronization signal separating means for separating a vertical synchronization signal from the read reproduction video signal,
A reference synchronization signal generating means for generating a reference synchronization signal which is phase-synchronized with the frequency-divided signal of the reference clock and which is also phase-synchronized with the vertical synchronization signal every vertical period. And time axis error correction device.
同期信号と、読み出し手段より読み出された再生映像信
号の同期信号とをすげかえることを特徴とした特許請求
の範囲第1項記載の時間軸誤差補正装置。2. The reference sync signal output from the reference sync signal generating means and the sync signal of the reproduced video signal read out from the reading means are replaced with each other. Time axis error correction device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63016064A JPH0773369B2 (en) | 1988-01-27 | 1988-01-27 | Time axis error correction device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63016064A JPH0773369B2 (en) | 1988-01-27 | 1988-01-27 | Time axis error correction device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01191588A JPH01191588A (en) | 1989-08-01 |
JPH0773369B2 true JPH0773369B2 (en) | 1995-08-02 |
Family
ID=11906146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63016064A Expired - Fee Related JPH0773369B2 (en) | 1988-01-27 | 1988-01-27 | Time axis error correction device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0773369B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0193273A (en) * | 1987-10-05 | 1989-04-12 | Hitachi Ltd | Digital time base collector |
-
1988
- 1988-01-27 JP JP63016064A patent/JPH0773369B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH01191588A (en) | 1989-08-01 |
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