JPH0384932A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0384932A JPH0384932A JP22214289A JP22214289A JPH0384932A JP H0384932 A JPH0384932 A JP H0384932A JP 22214289 A JP22214289 A JP 22214289A JP 22214289 A JP22214289 A JP 22214289A JP H0384932 A JPH0384932 A JP H0384932A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
バイポーラトランジスタの構造およびその製造方法に関
し、 急峻な接合界面を有し薄くかつ低抵抗のベース層を形成
することを目的とし、 一導電型の半導体基板上に連続エピタキシャル成長させ
た反対導電型のコレクタ層及び一導電型のベース層と、
該ベース層上に形成された絶縁膜の開口部内にエピタキ
シャル成長させた反対導電型のエミツタ層を有するよう
に構成する。
し、 急峻な接合界面を有し薄くかつ低抵抗のベース層を形成
することを目的とし、 一導電型の半導体基板上に連続エピタキシャル成長させ
た反対導電型のコレクタ層及び一導電型のベース層と、
該ベース層上に形成された絶縁膜の開口部内にエピタキ
シャル成長させた反対導電型のエミツタ層を有するよう
に構成する。
本発明は半導体装置およびその製造方法に係り、特にバ
イポーラトランジスタの構造およびその製造方法に関す
る。
イポーラトランジスタの構造およびその製造方法に関す
る。
バイポーラトランジスタの高速化のためには、半導体基
板内に急峻な不純物分布を高精度で形成する技術が要求
される。
板内に急峻な不純物分布を高精度で形成する技術が要求
される。
第３図は従来のｎｐｎバイポーラトランジスタの断面図
を示したものであり、以下述べるような方法で形成され
る。まず、ｐ型のシリコン基板３１上にｎ型不純物の熱
拡散によりｎ゛型の埋込層３２を形成し、この上にエピ
タキシャル成長によりｎ型のコレクタ層３３を形成する
。ついで、コレクタ層３３上においてｎ型不純物を選択
的に熱拡散することにより埋込層３２に達するｎ゛型の
コレクタ引き出し層３７を形成する。さらに、コレクタ
層３３表面にｐ型不純物を選択的にイオン注入してｐ型
のベース層３５を形成し、このベース層３５内にｎ型不
純物をイオン注入してｎ型のエミツタ層３６を形成した
後、エミツタ層３６、ベース層３５およびコレクタ引き
出し層３７上に選択的にエミッタ電極３８、ベース電極
３９およびコレクタ電極４０を形成する。
を示したものであり、以下述べるような方法で形成され
る。まず、ｐ型のシリコン基板３１上にｎ型不純物の熱
拡散によりｎ゛型の埋込層３２を形成し、この上にエピ
タキシャル成長によりｎ型のコレクタ層３３を形成する
。ついで、コレクタ層３３上においてｎ型不純物を選択
的に熱拡散することにより埋込層３２に達するｎ゛型の
コレクタ引き出し層３７を形成する。さらに、コレクタ
層３３表面にｐ型不純物を選択的にイオン注入してｐ型
のベース層３５を形成し、このベース層３５内にｎ型不
純物をイオン注入してｎ型のエミツタ層３６を形成した
後、エミツタ層３６、ベース層３５およびコレクタ引き
出し層３７上に選択的にエミッタ電極３８、ベース電極
３９およびコレクタ電極４０を形成する。
上述のバイポーラトランジスタの高速化のためには第３
図に示した工旦ツタ層３６直下のエミッタ・ベース接合
界面Ａとベース・コレクタ接合界面Ｂに挟まれたベース
層３５を薄くするとともに、ベース層３５自体を低抵抗
化することが必要である。
図に示した工旦ツタ層３６直下のエミッタ・ベース接合
界面Ａとベース・コレクタ接合界面Ｂに挟まれたベース
層３５を薄くするとともに、ベース層３５自体を低抵抗
化することが必要である。
ところが上述のようにベース層３５およびエミツタ層３
６を形成するためにイオン注入法を用いた場合には、チ
ャネリング現象等によるイオン侵入深さのバラツキに起
因して接合界面の不純物分布がなだらかになってしまい
、接合界面を急峻にすることが困難である。このような
なだらかな接合界面で挟まれたベース層を薄＜シていく
とベース層内の不純物濃度が低くなり低抵抗化すること
ができず、バイポーラトランジスタの高速化を図る上で
問題がある。
６を形成するためにイオン注入法を用いた場合には、チ
ャネリング現象等によるイオン侵入深さのバラツキに起
因して接合界面の不純物分布がなだらかになってしまい
、接合界面を急峻にすることが困難である。このような
なだらかな接合界面で挟まれたベース層を薄＜シていく
とベース層内の不純物濃度が低くなり低抵抗化すること
ができず、バイポーラトランジスタの高速化を図る上で
問題がある。
そこで本発明は、急峻な接合界面を有し薄くかつ低抵抗
のベース層を得ることを目的とする。
のベース層を得ることを目的とする。
上記課題の解決は、一導電型の半導体基板上に連続エピ
タキシャル成長させた反対導電型のコレクタ層及び一導
電型のベース層と、該ベース層上に形成された絶縁膜の
開口部内にエピタキシャル成長させた反対導電型のエミ
ツタ層を有することを特徴とする半導体装置、あるいは
、一導電型の半導体基板上に反対導電型のコレクタ層及
び一導電型のベース層を連続エピタキシャル成長させる
工程と、該ベース層上に絶縁膜を形成する工程と、該絶
縁膜にコレクタコンタクト開口部及びエミッタ開口部を
窓開けするとともに該コレクタコンタクト開口部内の該
ベース層を選択的にエツチング除去し該コレクタ層表面
を露出させる工程と、反対導電型層をエピタキシャル成
長させることにより該コレクタコンタクト開口部内のコ
レクタ層上にコレクタコンタクト層、エミッタ開口部内
のベース層上にエミツタ層を形成する工程と、全面に導
電体膜続いて保護膜を堆積する工程と、該導電体膜と該
保護膜をパターニングし該コレクタコンタクト層上にコ
レクタ電極、該エミツタ層上にエミッタ電極を形成する
工程と、該コレクタ電極および該エミッタ電極の端部に
側壁を形成する工程と、該側壁をマスクとして該ベース
層表面の絶縁膜をセルファラインでエツチング除去する
工程と、該ベース層表面と接続しかつ該エミッタ電極を
覆うベース電極を形成する工程を含むことを特徴とする
半導体装置の製造方法によって達成される。
タキシャル成長させた反対導電型のコレクタ層及び一導
電型のベース層と、該ベース層上に形成された絶縁膜の
開口部内にエピタキシャル成長させた反対導電型のエミ
ツタ層を有することを特徴とする半導体装置、あるいは
、一導電型の半導体基板上に反対導電型のコレクタ層及
び一導電型のベース層を連続エピタキシャル成長させる
工程と、該ベース層上に絶縁膜を形成する工程と、該絶
縁膜にコレクタコンタクト開口部及びエミッタ開口部を
窓開けするとともに該コレクタコンタクト開口部内の該
ベース層を選択的にエツチング除去し該コレクタ層表面
を露出させる工程と、反対導電型層をエピタキシャル成
長させることにより該コレクタコンタクト開口部内のコ
レクタ層上にコレクタコンタクト層、エミッタ開口部内
のベース層上にエミツタ層を形成する工程と、全面に導
電体膜続いて保護膜を堆積する工程と、該導電体膜と該
保護膜をパターニングし該コレクタコンタクト層上にコ
レクタ電極、該エミツタ層上にエミッタ電極を形成する
工程と、該コレクタ電極および該エミッタ電極の端部に
側壁を形成する工程と、該側壁をマスクとして該ベース
層表面の絶縁膜をセルファラインでエツチング除去する
工程と、該ベース層表面と接続しかつ該エミッタ電極を
覆うベース電極を形成する工程を含むことを特徴とする
半導体装置の製造方法によって達成される。
本発明ではエミツタ層、ベース層およびコレクタ層をす
べてエピタキシャル成長によって形成しているため、各
々の層の厚み及び不純物濃度を高精度で制御することが
でき、また、エミツタ層とベース層の接合界面及びベー
ス層とコレクタ層の接合界面の不純物分布を急峻にする
ことができる。
べてエピタキシャル成長によって形成しているため、各
々の層の厚み及び不純物濃度を高精度で制御することが
でき、また、エミツタ層とベース層の接合界面及びベー
ス層とコレクタ層の接合界面の不純物分布を急峻にする
ことができる。
その結果、上記の接合界面で挟まれたベース層の厚みも
高精度で薄くかつ低抵抗とすることが可能となる。また
、エミッタ電極の端部に形成された側壁をマスクとして
セルファラインでベース電極の位置が決められるため、
エミッタ電極とベース電極間の距離を短くすることがで
きる。そのためベース抵抗の低減、素子の微細化をも図
ることができる。
高精度で薄くかつ低抵抗とすることが可能となる。また
、エミッタ電極の端部に形成された側壁をマスクとして
セルファラインでベース電極の位置が決められるため、
エミッタ電極とベース電極間の距離を短くすることがで
きる。そのためベース抵抗の低減、素子の微細化をも図
ることができる。
第１図（ａ）〜■は本発明の実施例を示す工程断面図で
ある。
ある。
まず同図（ａ）に示すように、ｐ形シリコン基板１１上
に膜厚０．５−のｎ゛形埋込１１２、膜厚０．２ ｔｒ
ｍのｎ−形コレクタ層１３、膜厚０．１−のｐ形ベース
層１４を連続的にエピタキシャル成長させる。上記エピ
タキシャル成長では、基板温度を約８００°Ｃとし、圧
力１０Ｔｏｒｒ下でＨ！ガス及びＳｉ、Ｈ，ガスを流し
、ｎ゛形埋込層１２およびｎ−形コレクタ層１３の成長
にはドーピングガスとしてＰＨ３ガスを用い、ｐ形ベー
ス層１４の成長にはドーピングガスをＢＪ６ガスに切り
換えた。以上のように、ドーピングガスの切替えにより
上記各層の厚みおよび不純物濃度を各々独立に高精度で
制御することができ、また、各層界面の不純物分布を急
峻にすることができる。
に膜厚０．５−のｎ゛形埋込１１２、膜厚０．２ ｔｒ
ｍのｎ−形コレクタ層１３、膜厚０．１−のｐ形ベース
層１４を連続的にエピタキシャル成長させる。上記エピ
タキシャル成長では、基板温度を約８００°Ｃとし、圧
力１０Ｔｏｒｒ下でＨ！ガス及びＳｉ、Ｈ，ガスを流し
、ｎ゛形埋込層１２およびｎ−形コレクタ層１３の成長
にはドーピングガスとしてＰＨ３ガスを用い、ｐ形ベー
ス層１４の成長にはドーピングガスをＢＪ６ガスに切り
換えた。以上のように、ドーピングガスの切替えにより
上記各層の厚みおよび不純物濃度を各々独立に高精度で
制御することができ、また、各層界面の不純物分布を急
峻にすることができる。
なお、分子線エピタキシャル成長法あるいは光反応を利
用したエピタキシャル成長法を用いて、より低温でエピ
タキシャル成長を行い上記各層界面の不純物分布をさら
に急峻にすることもできる。
用したエピタキシャル成長法を用いて、より低温でエピ
タキシャル成長を行い上記各層界面の不純物分布をさら
に急峻にすることもできる。
続いて通常のＣＶＤ法により膜厚０．１ ｎの酸化膜１
５および膜厚０．２ ｎの窒化膜１６を堆積する。続い
て酸化膜１５および窒化膜１６をパターニングして素子
分離領域１７及びベース・コレクタ分離領域１８を窓開
けし、これをマスクとして素子分離領域１７にはｐ形シ
リコン基板１１に達する溝、ベース・コレクタ分離領域
１８にはｎ−形コレクタ層１３に達する溝を反応性イオ
ンエツチング（ＲＩ Ｅ）法による選択エツチングによ
って形成する。ついで同図（ロ）に示すように、上記溝
が埋め込まれるまでＣＶＤ法により酸化膜１９を堆積す
る。ついで同図（Ｃ）に示すように、酸化膜１９を表面
からエツチングし、上記溝内にのみ酸化膜１９を残す。
５および膜厚０．２ ｎの窒化膜１６を堆積する。続い
て酸化膜１５および窒化膜１６をパターニングして素子
分離領域１７及びベース・コレクタ分離領域１８を窓開
けし、これをマスクとして素子分離領域１７にはｐ形シ
リコン基板１１に達する溝、ベース・コレクタ分離領域
１８にはｎ−形コレクタ層１３に達する溝を反応性イオ
ンエツチング（ＲＩ Ｅ）法による選択エツチングによ
って形成する。ついで同図（ロ）に示すように、上記溝
が埋め込まれるまでＣＶＤ法により酸化膜１９を堆積す
る。ついで同図（Ｃ）に示すように、酸化膜１９を表面
からエツチングし、上記溝内にのみ酸化膜１９を残す。
ついで同図（ｄ）に示すように、酸化膜１５及び窒化膜
１６上のコレクタコンタクト開口部２０及び工業ツタ開
口部２１を窓開けし、さらにコレクタコンタクト開口部
２０内のｐ形ベース層１４を選択的にエツチング除去す
る。ついで同図（ｅ）に示すように、コレクタコンタク
ト開口部２０およびエミッタ開口部２１内にｎ°型エピ
タキシャル層を成長させ、コレクタコンタクト開口部２
０内に成長したエピタキシャル層をコレクタコンタクト
層２２、工４ツタ開口部２１内に成長したエピタキシャ
ル層をエミツタ層２３とする。ついで同図（ｆ）に示す
ように、全面に高融点金属膜、例えばＷ膜２４を堆積し
、続いて酸化膜からなる保護膜２５を堆積する。ついで
同図（８）に示すように、Ｗ膜２４及び保護膜２５をパ
ターニングして上面を保護膜２５で覆われたＷ膜からな
るコレクタ電極２６およびエミッタ電極２７を形成する
。さらに全面に酸化膜を堆積し異方性エツチングを行っ
て上記コレクタ電極２６及びエミッタ電極２７の端部に
上記の酸化膜からなる側壁２８を形成する。ついで同図
（ロ）に示すように、側壁２８をマスクにしてベース層
１４上の酸化膜１５および窒化膜１６をセルファライン
でエツチング除去しベース層１４表面を露出させた後、
０膜を堆積しエミッタ電極２７を覆うようにパターニン
グしてベース電極２９を形成する。第２図は以上の工程
によって形成されたバイポーラトランジスタの平面図で
あり、同図ＡＡ’断面図は第１図（１１）に対応するも
のである。
１６上のコレクタコンタクト開口部２０及び工業ツタ開
口部２１を窓開けし、さらにコレクタコンタクト開口部
２０内のｐ形ベース層１４を選択的にエツチング除去す
る。ついで同図（ｅ）に示すように、コレクタコンタク
ト開口部２０およびエミッタ開口部２１内にｎ°型エピ
タキシャル層を成長させ、コレクタコンタクト開口部２
０内に成長したエピタキシャル層をコレクタコンタクト
層２２、工４ツタ開口部２１内に成長したエピタキシャ
ル層をエミツタ層２３とする。ついで同図（ｆ）に示す
ように、全面に高融点金属膜、例えばＷ膜２４を堆積し
、続いて酸化膜からなる保護膜２５を堆積する。ついで
同図（８）に示すように、Ｗ膜２４及び保護膜２５をパ
ターニングして上面を保護膜２５で覆われたＷ膜からな
るコレクタ電極２６およびエミッタ電極２７を形成する
。さらに全面に酸化膜を堆積し異方性エツチングを行っ
て上記コレクタ電極２６及びエミッタ電極２７の端部に
上記の酸化膜からなる側壁２８を形成する。ついで同図
（ロ）に示すように、側壁２８をマスクにしてベース層
１４上の酸化膜１５および窒化膜１６をセルファライン
でエツチング除去しベース層１４表面を露出させた後、
０膜を堆積しエミッタ電極２７を覆うようにパターニン
グしてベース電極２９を形成する。第２図は以上の工程
によって形成されたバイポーラトランジスタの平面図で
あり、同図ＡＡ’断面図は第１図（１１）に対応するも
のである。
以上のように本発明によれば、高精度で薄くかつ低抵抗
のベース層を形成することができるためバイポーラトラ
ンジスタの高速化に有益である。
のベース層を形成することができるためバイポーラトラ
ンジスタの高速化に有益である。
また、エミッタ電極の端部に形成された側壁をマスクと
してセルファラインでベース電極の位置が決められるた
め、エミッタ電極とベース電極間の距離を短くすること
ができる。そのためベース抵抗の低減、素子の微細化を
も図ることができる。
してセルファラインでベース電極の位置が決められるた
め、エミッタ電極とベース電極間の距離を短くすること
ができる。そのためベース抵抗の低減、素子の微細化を
も図ることができる。
第１図は本発明の実施例を示す工程断面図、第２図は本
発明の実施例を示す平面図、第３図は従来例の問題点を
示す断面図、である。 図において、 １１．３１は半導体基板、 １２．３２は埋込層、 １３．３３はコレクタ層、 １４．３５はベース層、 １５．１９．３４は酸化膜、 １６は窒化膜、 １７は素子分離領域、 １８はベース・コレクタ分離領域、 ２０はコレクタコンタクト開口部、 ２１はエミッタ開口部 ２２はコレクタコンタクト層、 ２３．３６はエミツタ層、 ２４はＷ膜、 ２５は保護膜、 ２６．４０はコレクタ電極、 ２７．３８はエミッタ電極、 ２７ａは工２ツタ電極開口部、 ２８は側壁、 ２９．３９はベース電極、 ３７はコレクタ引き出し層、 である。 本発明の実施例と示す平面朔 第２図 従来す・１の間悲点と天才断面図 第３０
発明の実施例を示す平面図、第３図は従来例の問題点を
示す断面図、である。 図において、 １１．３１は半導体基板、 １２．３２は埋込層、 １３．３３はコレクタ層、 １４．３５はベース層、 １５．１９．３４は酸化膜、 １６は窒化膜、 １７は素子分離領域、 １８はベース・コレクタ分離領域、 ２０はコレクタコンタクト開口部、 ２１はエミッタ開口部 ２２はコレクタコンタクト層、 ２３．３６はエミツタ層、 ２４はＷ膜、 ２５は保護膜、 ２６．４０はコレクタ電極、 ２７．３８はエミッタ電極、 ２７ａは工２ツタ電極開口部、 ２８は側壁、 ２９．３９はベース電極、 ３７はコレクタ引き出し層、 である。 本発明の実施例と示す平面朔 第２図 従来す・１の間悲点と天才断面図 第３０
Claims (2)
- （１）一導電型の半導体基板（１１）上に連続エピタキ
シャル成長させた反対導電型のコレクタ層（１３）及び
一導電型のベース層（１４）と、該ベース層（１４）上
に形成された絶縁膜のエミッタ開口部（２１）内にエピ
タキシャル成長させた反対導電型のエミッタ層（２３）
を有することを特徴とする半導体装置。 - （２）一導電型の半導体基板（１１）上に反対導電型の
コレクタ層（１３）及び一導電型のベース層（１４）を
連続エピタキシャル成長させる工程と、該ベース層（１
４）上に絶縁膜（１５、１６）を形成する工程と、該絶
縁膜（１５、１６）にコレクタコンタクト開口部（２０
）及びエミッタ開口部（２１）を窓開けするとともに該
コレクタコンタクト開口部（２０）内の該ベース層（１
４）を選択的にエッチング除去し該コレクタ層（１３）
表面を露出させる工程と、反対導電型層をエピタキシャ
ル成長させることにより該コレクタコンタクト開口部（
２０）内のコレクタ層（１３）上にコレクタコンタクト
層（２２）、エミッタ開口部（２１）内のベース層（１
４）上にエミッタ層（２３）を形成する工程と、全面に
導電体膜（２４）続いて保護膜（２５）を堆積する工程
と、該導電体膜（２４）と該保護膜（２５）をパターニ
ングし該コレクタコンタクト層（２２）上にコレクタ電
極（２６）、該エミッタ層（２３）上にエミッタ電極（
２７）を形成する工程と、該コレクタ電極（２６）およ
び該エミッタ電極（２７）の端部に側壁（２８）を形成
する工程と、該側壁（２８）をマスクとして該ベース層
（１４）表面の絶縁膜（１５、１６）をセルフアライン
でエッチング除去する工程と、該ベース層（１４）表面
と接続しかつ該エミッタ電極（２７）を覆うベース電極
（２９）を形成する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22214289A JPH0384932A (ja) | 1989-08-28 | 1989-08-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22214289A JPH0384932A (ja) | 1989-08-28 | 1989-08-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0384932A true JPH0384932A (ja) | 1991-04-10 |
Family
ID=16777836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22214289A Pending JPH0384932A (ja) | 1989-08-28 | 1989-08-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0384932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272121B1 (ko) * | 1995-11-22 | 2000-12-01 | 가네꼬 히사시 | 반도체 장치 형성 방법 |
-
1989
- 1989-08-28 JP JP22214289A patent/JPH0384932A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272121B1 (ko) * | 1995-11-22 | 2000-12-01 | 가네꼬 히사시 | 반도체 장치 형성 방법 |
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