JPH0377456A - データ値決定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 装置内または装置間の信号伝送系に関し、伝送路上にノ
イズが乗っても真のデータを求めることにより、正常な
データ伝送を行うことが出来るデータ値決定方式を提供
することを目的とし、サンプリング・クロック発生回路
と、 サンプリング・クロックの位相を入力データ信号に合わ
せる位相補正回路と、 入力データ信号をサンプリング・クロックで１データ当
たり複数回サンプリングするサンプリング回路と、 サンプリング回路から出力される複数個のサンプリング
出力の多数決を取る多数決手段と、多数決手段の出力を
所定の時間長のデータに補正するデータ補正回路と を有することを構成としている。

〔産業上の利用分野〕

本発明は、装置内または装置間の信号伝送系に関する。

近年、システムの小型化の要求に伴い、ケーブルの細線
化およびプリント板パターン配線の微細化をする必要が
ある。

〔従来の技術〕

従来、システムの小型化においては、ケーブルの細線化
、素子の小型化、プリント板パターン配線の微細化が行
われている。

ところが、信号伝送系の小型化によるクロストークや輻
射ノイズの影響により、伝送信号にノイズが乗ることに
なる。

〔発明が解決しようとする課題〕

従って、伝送信号に乗ったノイズにより正常なデータ転
送が出来ず、システム・エラーを起こすと言う問題が生
じていた。

本発明は、この点に鑑みて創作されたものであって、伝
送路上にノイズが乗っても真のデータを求めることによ
り、正常なデータ伝送を行うことが出来るデータ値決定
方式を提供することを目的としている。

〔課題を解決するための手段］ 第１図は本発明の原理説明図である。第１図（ａ）は本
発明の原理的なハードウェア構成を示す図であり、同図
において、６はサンプリング回路、９は多数決手段、１
０はデータ長補正回路、１１はサンプリング・クロック
発生回路、１２は位相補正回路をそれぞれ示している。

サンプリング回路６は、１データ当たり複数回サンプリ
ングを行うものである。多数決手段９は、サンプリング
回路６から出力される複数個のデータの多数決を取り、
そのデータを真のデータとするものである。データ長補
正回路１０は、多数決手段９の出力を１データ長に補正
するものである。

サンプリング・クロック発生回路１１は、入力データ信
号をサンプリングするサンプリング回路６にクロックを
提供するものである。位相補正回路１２は、入力データ
信号とサンプリング・クロックの位相を合わすものであ
る。

（作用〕 本発明では、第１図（ｂ）のように、入力データ信号の
１データ長をサンプリング・クロックで複数回サンプリ
ングし、複数個のデータの多数決を取るようにしている
。したがって、サンプリング回路６から出力されるデー
タの中に偽のデータがあっても、真のデータを多数決に
より求めることが出来る。

〔実施例〕

第２図は本発明の１実施例のブロック図である。

同図において、１は電圧制御発振器（ＶＣＯ）、２はロ
ーパス・フィルタ、３は１　／　ｎの分周器、４は位相
比較器、５はタイミング抽出器、６−１ないし６−ｎは
サンプリング回路６を構成するｎ個のフリップ・フロッ
プ、７はインバータ、８はＡＮＤ回路、９′は多数決回
路、１０はデータ長補正回路である。

第１図のサンプリング・クロック発生回路１１は、例え
ば電圧制御発振器１やｌ　／　ｎの分周器３で構成され
る。第１図の位相補正回路１２は、例えばローパス・フ
ィルタ２や位相比較器４．タイミング抽出器５で構成さ
れる。第１図のサンプリング回路６は、例えばフリップ
・フロンブロー１ないし６−ｎで構成される。第１図の
多数決手段９は、例えばＡＮＤ回路８や多数決回路９′
で構成される。データ長補正回路１０は、例えばフリッ
プ・フロップ１０で構成される。Ｎ　ｉ　ｎは、ｎが偶
数のときは“Ｌ”となり、ｎが奇数のときは“Ｈ”とな
って、ＡＮＤ回路８を制御し、ｎが偶数のときはフリッ
プ・フロップ６−１の出力が多数決回路９′に人力する
ことを禁止し、また、ｎが奇数のときはフリップ・フロ
ップ６−１の出力を多数決回路９′に入力する様にする
。

第３図は多数決回路９′の構成例を示す図である。同図
において、１３はＡＮＤ回路、１４はＯＲ回路をそれぞ
れ示す。また、ｎが偶数のときはｍ＝ｎ−１，ｎが奇数
のときはｍ＝ｎである。

ＡＮＤ回路１３の個数はｍ　ＣＦであり、各ＡＮＤ回路
１３は、Ｐ個の入力を持っている。ただし、Ｐ＝（ｍ＋
１）／２である。

ＡＮＤ回路１３の入力に１．２．３．＝ｍと言う符号が
付されているが、ｎが奇数の場合にはＡＮＤ回路の入力
１，２，３．・・・１ｍはフリップ・フロップ６−１．
６−２．６−３．・・・、６−ｎの出力に対応し、ｎが
偶数の場合には、ＡＮＤ回路８によりフリップ・フロッ
プ６−１の出力が禁止されるので、ＡＮＤ回路の入力１
，２，３．・・・ｍはフリップ・フロップ６−２．６−
３．６−４・・・、６−ｎの出力に対応する。全てのＡ
ＮＤ回路１３の出力は、ＯＲ回路１４に入力される。Ｏ
Ｒ回路１４の出力が多数決回路９′の出力となる。

通常の動作においては、データ長補正回路１０のクロッ
クＣＸの立上がり時は、多数決回路９′の入力データは
全て同じ真のデータであり、Ｄ　ａｕ、は真のデータと
なる。一方、入力データ中に偽のデータが発生すると、
次のように動作する。

第４図は第２図の実施例において入力データ中に偽のデ
ータが発生した時のタイムチャートである。同図におい
て、（ｂ）の部分が偽のデータである。

クロックＣＸの立ち上がり時、データＤＸは多数決の結
果、真のデータとなり、クロックＣＸにより１ビツト長
のデータを得ることが出来る。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、ノイ
ズにより伝送信号の途中に偽のデータが発生しても、真
のデータを求めることが出来る。

これにより、ケーブルの細線化、プリント板配線の細線
化が出来、システムの小型化に寄与する所が大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の１実施
例のブロック図、第３図は多数決回路の構成例を示す図
、第４図は第２図の実施例のタイムチャートを示す図で
ある。 １・・・電圧制御発振器、２・・・ローパス・フィルタ
、３・・・１　／　ｎの分周器、４・・・位相比較器、
５・・・タイミング抽出器、６−１〜６−ｎ・・・フリ
ップ・フロップ、７・・・インバータ、８・・・ＡＮＤ
回路、９′・・・多数決回路、１０・・・データ長補正
回路。

Claims (1)

1. 【特許請求の範囲】 サンプリング・クロック発生回路（１１）と、サンプリ
   ング・クロックの位相を入力データ信号に合わせる位相
   補正回路（１２）と、 入力データ信号をサンプリング・クロックで１データ当
   たり複数回サンプリングするサンプリング回路（６）と
   、 サンプリング回路（６）から出力される複数個のサンプ
   リング出力の多数決を取る多数決手段（９）と、多数決
   手段（９）の出力を所定の時間長のデータに補正するデ
   ータ補正回路（１０）と を有する ことを特徴とするデータ値決定方式。