JPH0376791B2 - - Google Patents
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- JPH0376791B2 JPH0376791B2 JP60112259A JP11225985A JPH0376791B2 JP H0376791 B2 JPH0376791 B2 JP H0376791B2 JP 60112259 A JP60112259 A JP 60112259A JP 11225985 A JP11225985 A JP 11225985A JP H0376791 B2 JPH0376791 B2 JP H0376791B2
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超電導線路の形成方法よりくわしくコ
ンタクトホール部分の形成方法に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates more particularly to a method for forming a contact hole portion than a method for forming a superconducting line.
ジヨセフソン接合を含む超電導集積回路は、ジ
ヨセフソン接合の高速スイツチング特性、低消費
電力特性、及び超電導線路の無損失性により、高
速信号伝送が可能であり、また消費電力が非常に
小さいという特徴をもつ。該超電導集積回路は、
ジヨセフソン接合と、多層超電導線路からなる多
層構造である。この回路を実現する製造方法とし
ては、信頼性、微細加工性の点ですぐれた、Nb
等の高融点金属を用いた反応性イオンエツチング
等のドライエツチングプロセスが多用される。 Superconducting integrated circuits containing Josephson junctions are characterized by high-speed signal transmission and very low power consumption due to the high-speed switching characteristics and low power consumption characteristics of Josephson junctions, and the lossless nature of superconducting lines. The superconducting integrated circuit is
It has a multilayer structure consisting of Josephson junctions and multilayer superconducting lines. The manufacturing method for realizing this circuit is Nb, which has excellent reliability and microfabriability.
Dry etching processes such as reactive ion etching using high melting point metals are often used.
該製造方法によれば、超電導集積回路の多層配
線間の電気的接続をとるために層間絶縁層にコン
タクトホールをあける必要がある。回路が高集積
化されればされるほどコンタクトホールの数は多
くなり、コンタクト部分の回路中に占める面積は
大きくなる。従つてコンタクト部分を小さくする
事は回路全体の小型化に非常に有効である。 According to this manufacturing method, it is necessary to make contact holes in the interlayer insulating layer in order to establish electrical connections between the multilayer interconnections of the superconducting integrated circuit. As a circuit becomes more highly integrated, the number of contact holes increases, and the area occupied by the contact portion in the circuit increases. Therefore, reducing the size of the contact portion is very effective in reducing the size of the entire circuit.
（従来技術とその問題点）
第３図ａ，ｂはコンタクト形成法の従来例を説
明するための図である。第３図ａは、超電導線路
の一例を示す平面図であり、ｂはａのCC′部分の
断面図である。第１及び第２の超電導線路３１，
３２は第１のSiO絶縁体層３５の上部に、例えば
反応性イオンエツチング法により、パターン形成
される。この時の線幅はt3３７であり、線間の幅
はt3′３８、またはt4′３９である。続いて第１，
及び第２の超電導線路３１，３２をおおうように
第２のSiO絶縁体層３４を形成し、次に第２の超
電導線路３２上の第２のSiO絶縁体層３４にコン
タクトホール３６を例えば反応性イオンエツチン
グ法により形成する。コンタクトホール３６の幅
はW3４１である。該コンタクトホール３６の上
部に第３の超電導線路３３を例えば反応性イオン
エツチング法によりパターン形成する。前記第
１，第２，第３の超電導線路３１，３２，３３に
は例えばNbを選ぶことができる。前記コンタク
トホール３６形成時のエツチング条件は、SiOの
エツチングレートが、Nbのエツチングレートよ
りも大なるように設定する。(Prior art and its problems) FIGS. 3a and 3b are diagrams for explaining a conventional example of a contact forming method. FIG. 3a is a plan view showing an example of a superconducting line, and FIG. 3b is a sectional view of the CC' portion of a. first and second superconducting lines 31,
A pattern 32 is formed on the first SiO insulating layer 35 by, for example, reactive ion etching. The line width at this time is t 3 37, and the width between lines is t 3 '38 or t 4 '39. Next, the first
Then, a second SiO insulator layer 34 is formed to cover the second superconducting lines 31 and 32, and then a contact hole 36 is formed in the second SiO insulator layer 34 on the second superconducting line 32 by, for example, reaction. It is formed by a chemical ion etching method. The width of the contact hole 36 is W 3 41. A third superconducting line 33 is patterned above the contact hole 36 by, for example, reactive ion etching. For example, Nb can be selected for the first, second, and third superconducting lines 31, 32, and 33. The etching conditions for forming the contact hole 36 are set so that the etching rate of SiO is higher than the etching rate of Nb.
本従来例の形成方法によれば、コンタクトホー
ル３６下部の第２の超電導線路３２の大きさをコ
ンタクトホール３６よりも目合わせ寸法ｎだけ大
きくする必要がある。なぜなら、コンタクトホー
ル３６が第２の超電導線路をはみ出したならば、
第１のSiO絶縁体層３５までもがエツチングされ
てしまい、第１のSiO絶縁体層３５下部に超電導
配線層が存在する場合には、コンタクトホール部
で層間シヨートが発生する可能性があるからであ
る。今、最小寸法をt0とし、また第１の超電導線
路３１と第２の超電導線路３２との線間幅をコン
タクト部でt4′３９、それ以外でt3′３８とした場
合、回路の寸法を最小にするためにt3＝t4′＝Ｗ＝
t0、とする事が望ましい。しかし上記したコンタ
クト部での層間シヨートを除くために、線間幅
t3′は目合わせ寸法ｎだけ最小寸法t0より大きくと
なる必要があつた。集積回路ではこのようなコン
タクト部分が多数使われなければならず、線間を
最小寸法まで近ずける事は困難であつた。これら
の事から、従来の超電導線路の形成方法では回路
小型化に限界があつた。 According to the forming method of this conventional example, it is necessary to make the size of the second superconducting line 32 below the contact hole 36 larger than the contact hole 36 by the alignment dimension n. This is because if the contact hole 36 protrudes from the second superconducting line,
Even the first SiO insulator layer 35 is etched, and if there is a superconducting wiring layer below the first SiO insulator layer 35, there is a possibility that interlayer shorts will occur in the contact hole area. It is. Now, if the minimum dimension is t 0 and the line width between the first superconducting line 31 and the second superconducting line 32 is t 4 '39 at the contact part and t 3 '38 at other parts, then the circuit To minimize the dimensions t 3 = t 4 ′=W=
It is desirable to set it to t 0 . However, in order to eliminate the interlayer short at the contact part mentioned above, the line width is
t 3 ' had to be larger than the minimum dimension t 0 by the alignment dimension n. In an integrated circuit, a large number of such contact portions must be used, and it has been difficult to make the lines close to the minimum dimensions. For these reasons, conventional methods for forming superconducting lines have limits to circuit miniaturization.
（発明の目的）
本発明の目的は前記従来例の問題点を解決し、
回路の小型化を可能とする超電導線路の形成方法
を提案する事にある。(Object of the invention) The object of the present invention is to solve the problems of the conventional example,
The purpose of this project is to propose a method for forming superconducting lines that enables miniaturization of circuits.
（発明の構成）
本発明によれば少なくとも、第１及び第２の絶
縁体と、超電導配線のパターン形成をエツチング
により行なう工程を含む超電導線路の形成方法に
おいて、該第１の絶縁体とその上方の第２の絶縁
体の間に該超電導配線を配置し、第２の絶縁体の
エツチング速度が、前記第１の絶縁体と前記超電
導配線のエツチング速度より大きな条件のもとで
前記第２の絶縁体に、少なくともその一部が前記
超電導配線にかかるような適当な大きさのコンタ
クトホールをエツチングする工程を含む事を特徴
とする超電導線路の形成方法が得られる。(Structure of the Invention) According to the present invention, in a method for forming a superconducting line, which includes at least a step of forming a pattern of a first insulator and a second insulator and a superconducting line by etching, The superconducting wiring is arranged between a second insulator, and the second insulator is etched under the condition that the etching rate of the second insulator is higher than the etching rate of the first insulator and the superconducting wiring. A method for forming a superconducting line is obtained, which includes the step of etching a contact hole of an appropriate size in an insulator so that at least a portion of the contact hole extends over the superconducting wiring.
（発明の作用）
反応性イオンエツチング等のドライエツチング
プロセスにおいてはウエハー上のエツチングの不
均一性や成膜時の膜厚のバラツキ等により、ある
程度のオーバーエツチングが必要となる。そのた
め、被エツチング物とその下地材料とのエツチン
グ速度比が大なる事が重要となる。本発明におい
て第２の絶縁体のエツチング速度が超電導配線、
第２の絶縁体のエツチング速度よりも大きくなる
ような条件のもとで、第２絶縁体にコンタクトホ
ールをエツチングすれば、コンタクトホールが超
電導配線より大きな場合でも、第１の絶縁体でエ
ツチングをとめる事ができる。従つてコンタクト
部分での層間シヨートを防ぐ事ができる。のみな
らずコンタクトホールの最大深さを正確に決定す
る事ができ、上部配線の厚みを確実に決める事が
できる。(Function of the Invention) In a dry etching process such as reactive ion etching, a certain degree of overetching is required due to non-uniformity of etching on a wafer, variation in film thickness during film formation, and the like. Therefore, it is important that the etching speed ratio between the object to be etched and the underlying material is high. In the present invention, the etching rate of the second insulator is
If a contact hole is etched in the second insulator under conditions such that the etching rate is higher than the etching rate of the second insulator, even if the contact hole is larger than the superconducting wiring, the first insulator can be etched. It can be stopped. Therefore, it is possible to prevent interlayer shorting at the contact portion. In addition, the maximum depth of the contact hole can be determined accurately, and the thickness of the upper wiring can be determined with certainty.
以下本発明の実施例について図面を用いて説明
する。 Embodiments of the present invention will be described below with reference to the drawings.
実施例 １
第１図ａ，ｂは本発明の第１の実施例を説明す
るための図である。第１図ａは第１の実施例の平
面図を示したもので、第１図ｂは第１図ａの
AA′における断面図である。第１の絶縁体層５例
えば陽極酸化法により形成されたAI2O3膜あるい
はRFプラズマ酸化法により形成されたAI2O3膜
あるいはスパツタ蒸着法により形成されたAI2O3
膜等の上に、超電導層例えばNb膜をスパツタ蒸
着法により堆積し例えば反応性イオンエツチング
法により第１，第２の超電導線路１，２を形成す
る。該超電導線路をおおうように第２の絶縁体層
４例えば抵抗加熱蒸着法により形成されるSiO
膜、あるいはスピン塗布及びーキングにより形成
されるシリカフイルム、あるいはバイアススパツ
タ法により形成されるSiO2膜などを堆積する。
該第２の絶縁体層４上に、少なくともその一部が
前記第２の超電導線路２にかかるような開口部を
もつエツチングマスクをホトレジストにより形成
し、このエツチングマスクを通し、第２の絶縁体
層を例えば反応性イオンエツチングによりエツチ
ングしてコンタクトホール６を形成する。この時
のエツチング条件は第２の絶縁体のエツチング速
度が、超電導線路、第１の絶縁体のエツチング速
度より大なるように設定する。続いてエツチング
マスクを除去した後該第２の絶縁体層４及びコン
タクトホール６の上部に超電導層、例えばNb膜
をスパツタ蒸着法によりコンタクトホール６の深
さ以上の膜厚で堆積し例えば反応性イオンエツチ
ング法により第３の超電導線路３を形成する。該
第３の超電導線路３と前記第２の超電導線路２と
は前記コンタクトホール６を介して電気的に接続
する。Embodiment 1 FIGS. 1a and 1b are diagrams for explaining a first embodiment of the present invention. Fig. 1a shows a plan view of the first embodiment, and Fig. 1b shows the plan view of Fig. 1a.
It is a cross-sectional view at AA'. First insulator layer 5 For example, an AI 2 O 3 film formed by an anodic oxidation method, an AI 2 O 3 film formed by an RF plasma oxidation method, or an AI 2 O 3 film formed by a sputter deposition method.
A superconducting layer, such as a Nb film, is deposited on the film by sputter deposition, and first and second superconducting lines 1 and 2 are formed by, for example, reactive ion etching. A second insulating layer 4, for example SiO formed by resistance heating vapor deposition, covers the superconducting line.
A film, a silica film formed by spin coating and baking, or a SiO 2 film formed by bias sputtering is deposited.
On the second insulator layer 4, an etching mask having an opening so that at least a part thereof covers the second superconducting line 2 is formed using photoresist, and the second insulator layer is etched through the etching mask. The layer is etched, for example by reactive ion etching, to form contact holes 6. The etching conditions at this time are set so that the etching rate of the second insulator is higher than the etching rate of the superconducting line and the first insulator. Subsequently, after removing the etching mask, a superconducting layer such as a Nb film is deposited on the second insulating layer 4 and the contact hole 6 by sputter deposition to a thickness equal to or greater than the depth of the contact hole 6. A third superconducting line 3 is formed by ion etching. The third superconducting line 3 and the second superconducting line 2 are electrically connected through the contact hole 6.
本発明の形成方法によれば、コンタクトホール
６の形成時にエツチングの不均一や膜厚のバラツ
キなどの理由で、コンタクトホール部分のエツチ
ング時にオーバーエツチングを行つたとしてもエ
ツチングは第１の絶縁体層５でストツプされる。
従つてもし第１の絶縁体層５の下部に超電導層が
存在した場合にもコンタクトホール６部分での層
間シヨートなどのエラーは生じない。そのため第
１及び第２の超電導線路１，２の線幅t1７及び線
間幅t1′８を、コンタクトホールの有無にかかわ
りなく最小寸法t0と選ぶことができ、回路の小型
化がはかれる。この時コンタクトホールの幅は、
第２の超電導線路の線幅に目合わせ寸法2nを加
えたものとする事が適当である。また、コンタク
トホール６の深さは最も深い場合でも第１の絶縁
体層５までであるので、第３の超電導線路３の膜
厚を設定する事が容易である。さらに第１の絶縁
体層５の膜厚は薄く選ぶ事が可能であり、第１，
第２の超電導線路１，２のインダクタンスを低く
する事ができる。この事は回路の高速化にもつな
がる。 According to the formation method of the present invention, even if over-etching is performed when etching the contact hole portion due to non-uniform etching or variation in film thickness when forming the contact hole 6, the etching will not occur in the first insulating layer. Stopped at 5.
Therefore, even if a superconducting layer exists under the first insulator layer 5, errors such as interlayer shorts at the contact hole 6 portion will not occur. Therefore, the line width t 1 7 and the inter-line width t 1 '8 of the first and second superconducting lines 1 and 2 can be selected as the minimum dimension t 0 regardless of the presence or absence of a contact hole, and the circuit can be miniaturized. It is measured. At this time, the width of the contact hole is
It is appropriate to add the alignment dimension 2n to the line width of the second superconducting line. Further, since the depth of the contact hole 6 is up to the first insulating layer 5 at its deepest, it is easy to set the film thickness of the third superconducting line 3. Furthermore, the film thickness of the first insulating layer 5 can be selected to be thin, and the first insulating layer 5 can be made thinner.
The inductance of the second superconducting lines 1 and 2 can be lowered. This also leads to faster circuits.
実施例 ２
第２図ａ，ｂは本発明の第２の実施例を説明す
るための図である。第２図ａは第２の実施例の平
面図を示したもので第２図ｂは第２図ａのBB′に
おける断面図である。第１の絶縁体層１５、例え
ば陽極酸化法により形成されたAI2O3膜あるいは
RFプラズマ酸化法により形成されたAI2O3膜、
あるいはスパツタ蒸着法により形成されたAI2O3
膜等の上に超電導層例えばNb膜をスパツタ蒸着
法により堆積し例えば反応性イオンエツチング法
により第１，第２の超電導線路１１，１２を形積
する。該超電導線路をおおうように第２の絶縁体
層１４、例えば抵抗加熱蒸着法により形成される
SiO膜、あるいはスピン塗布及びベーキングによ
り形成されるシリカフイルム、あるいはバイアス
スパツタ法により形成されるSiO2膜などを堆積
する。該第２の絶縁体層１４上に少なくともその
一部が前記第２の超電導線路１２にかかるような
開口部を有する第３の絶縁体１６、例えば陽極酸
化法により形成されたAI2O3膜、あるいはRFプ
ラズマ酸化法により形成されたAI2O3膜、あるい
はスパツタ蒸着法により形成されたAI2O3膜等を
堆積する。該開口部は例えばリフトオフ等により
形成する。すなわち第３の絶縁体１６を堆積する
前に開口部分にホトレジスタにパターニングして
残し、堆積後に第３の絶縁体１６とともにホトレ
ジストを除去することにより開口部を形成する。
該第３の絶縁体層１６をエツチングとし第２の絶
縁体層１４を例えば反応性イオンエツチング法に
よりエツチングしてコンタクトホール１７を形成
する。この時のエツチング条件は第２の絶縁体の
エツチング速度が超電導線路、第１，及び第３の
絶縁体のエツチング速度より大なるように設定す
る。続いて該第２の絶縁体層１４及びコンタクト
ホール１６の上部に超電導層例えばNb膜をスパ
ツタ蒸着法によりコンタクトホール１７の深さ以
上の膜厚で堆積し、例えば反応性イオンエツチン
グ法により第３の超電導線路１３を形成する。該
第３の超電導線路１３と前記第２の超電導線路１
２とは前記コンタクトホール１６を介して電気的
に接続される。Embodiment 2 FIGS. 2a and 2b are diagrams for explaining a second embodiment of the present invention. FIG. 2a shows a plan view of the second embodiment, and FIG. 2b is a sectional view taken along BB' of FIG. 2a. The first insulator layer 15 is, for example, an AI 2 O 3 film formed by an anodic oxidation method or
AI 2 O 3 film formed by RF plasma oxidation method,
Or AI 2 O 3 formed by sputter deposition method
A superconducting layer, such as a Nb film, is deposited on the film by sputter deposition, and first and second superconducting lines 11 and 12 are formed by, for example, reactive ion etching. A second insulator layer 14 is formed to cover the superconducting line, for example, by a resistance heating vapor deposition method.
A SiO film, a silica film formed by spin coating and baking, or an SiO 2 film formed by bias sputtering is deposited. A third insulator 16 having an opening on the second insulator layer 14 so that at least a portion thereof extends over the second superconducting line 12, for example, an AI 2 O 3 film formed by an anodic oxidation method. Alternatively, an AI 2 O 3 film formed by an RF plasma oxidation method, an AI 2 O 3 film formed by a sputter deposition method, or the like is deposited. The opening is formed, for example, by lift-off. That is, before depositing the third insulator 16, a photoresist is patterned and left in the opening, and after the deposition, the photoresist is removed together with the third insulator 16 to form the opening.
The third insulating layer 16 is etched and the second insulating layer 14 is etched, for example, by reactive ion etching to form a contact hole 17. The etching conditions at this time are set so that the etching rate of the second insulator is higher than the etching rate of the superconducting line, first and third insulators. Subsequently, a superconducting layer such as a Nb film is deposited on the second insulating layer 14 and the contact hole 16 to a thickness equal to or greater than the depth of the contact hole 17 by sputter deposition, and a third layer is deposited by, for example, reactive ion etching. A superconducting line 13 is formed. The third superconducting line 13 and the second superconducting line 1
2 and is electrically connected through the contact hole 16.
本発明の形成方法によれば、コンタクトホール
１７の形成時に、エツチングの不均一や膜厚のバ
ラツキなどの理由でコンタクトホール部分のエツ
チング時に、オーバーエツチング行つたとして
も、エツチングは第１の絶縁体層１５でストツプ
される。従つて第１の絶縁体層の下部に超電導層
が存在した場合にもコンタクトホール部分での層
間シヨートなどのエラーが生じる可能性はない。
そのため第１及び第２の超電導線路１１，１２の
線幅t1１８及び線間幅t2′１９をコンタクトホール
の有無にかかわりなく最小寸法t0と選ぶことがで
き、回路の小型化がはかれる。この時コンタクト
ホールの幅は第２の超電導線路の線幅に目合わせ
寸法2nを加えたものとする事が適当である。ま
た、コンタクトホール１７の深さは最も深い場合
でも第１の絶縁体層１５まであるので、第３の超
電導線路１３の膜厚を設定する事が容易である。
さらに第１の絶縁体層１５はほとんどエツチング
されないためその膜厚は薄く選ぶことが可能であ
る。従つて第１，第２の超電導線路１１，１２の
インダクタンスを低くする事ができる。この事は
回路の高速化につながる。また本実施例の形成方
法を用いれば第３の超電導線路とその上層とのコ
ンタクトをとる場合にも連続的に本発明を応用す
る事ができる。 According to the forming method of the present invention, even if over-etching is performed when etching the contact hole portion due to non-uniform etching or variation in film thickness when forming the contact hole 17, the etching will not be performed on the first insulator. It is stopped at layer 15. Therefore, even if a superconducting layer exists under the first insulator layer, there is no possibility of errors such as interlayer shorts occurring in the contact hole portion.
Therefore, the line width t 1 18 and inter-line width t 2 '19 of the first and second superconducting lines 11 and 12 can be selected as the minimum dimension t 0 regardless of the presence or absence of a contact hole, and the circuit can be miniaturized. . At this time, it is appropriate that the width of the contact hole is the line width of the second superconducting line plus the alignment dimension 2n. Further, since the contact hole 17 has a depth up to the first insulating layer 15 even when it is at its deepest, it is easy to set the thickness of the third superconducting line 13.
Furthermore, since the first insulating layer 15 is hardly etched, its film thickness can be selected to be thin. Therefore, the inductance of the first and second superconducting lines 11 and 12 can be reduced. This leads to faster circuits. Furthermore, by using the formation method of this embodiment, the present invention can be continuously applied to the case where contact is made between the third superconducting line and its upper layer.
（発明の効果）
本発明の超電導線路の形成方法によれば、超電
導線路の線幅及び線間を、コンタクトホールの有
無にかかわらず最小寸法とすることができ回路を
大幅に小型化することが可能である。またコンタ
クトホールの最大深さが確定され、上部線路の膜
厚を設定する事が容易である。さらに超電導線路
下の絶縁体を薄くする事によりインダクタンスの
低下がはかれる。(Effects of the Invention) According to the method for forming a superconducting line of the present invention, the line width and line spacing of the superconducting line can be minimized regardless of the presence or absence of contact holes, and the circuit can be significantly miniaturized. It is possible. Furthermore, the maximum depth of the contact hole is determined, and it is easy to set the film thickness of the upper line. Furthermore, the inductance can be reduced by thinning the insulator under the superconducting line.
第１図，第２図は本発明の実施例を説明するた
めの図で、第１図ａは第１の実施例の平面図、第
１図ｂは第１の実施例の断面図である。第２図ａ
は第２の実施例の平面図、第２図ｂは第２の実施
例の断面図である。第３図は本発明の従来例を説
明するための図で、第３図ａは従来例の平面図、
第３図ｂは従来例の断面図である。
それぞれの図において、１，１１，３１…第１
の超電導線路、２，１２，３２…第２の超電導線
路、３，１３，３３…第３の超電導線路、５，１
５，３５…第１の絶縁体層、４，１４，３４…第
２の絶縁体層、１６…第３の絶縁体層、６，１
７，３６…コンタクトホール、７，１８，３８…
超電導線路の線幅、８，１９，３８，３９…超電
導線路間の幅、９，２０，４０…目合わせ寸法、
４１…コンタクトホールの幅を示す。
Figures 1 and 2 are diagrams for explaining embodiments of the present invention; Figure 1a is a plan view of the first embodiment, and Figure 1b is a sectional view of the first embodiment. . Figure 2a
2 is a plan view of the second embodiment, and FIG. 2b is a sectional view of the second embodiment. FIG. 3 is a diagram for explaining a conventional example of the present invention, and FIG. 3 a is a plan view of the conventional example;
FIG. 3b is a sectional view of a conventional example. In each figure, 1st, 11th, 31st...
superconducting line, 2, 12, 32... second superconducting line, 3, 13, 33... third superconducting line, 5, 1
5, 35...first insulator layer, 4,14,34...second insulator layer, 16...third insulator layer, 6,1
7, 36...contact hole, 7, 18, 38...
Line width of superconducting lines, 8, 19, 38, 39... Width between superconducting lines, 9, 20, 40... Alignment dimension,
41... Indicates the width of the contact hole.
Claims (1)
導配線のパターン形成をエツチングにより行なう
工程を含む超電導線路の形成方法において、該第
１の絶縁体とその上方の第２の絶縁体の間に前記
超電導配線を配置し第２の絶縁体のエツチング速
度が、前記第１の絶縁体と前記超電導配線のエツ
チング速度より大きな条件のもとで前記第２の絶
縁体に、少なくともその一部が前記超電導配線に
かかるような適当な大きさのコンタクトホールを
エツチングする工程を含む事を特徴とする超電導
線路の形成方法。1. In a method for forming a superconducting line, which includes at least a step of forming a pattern of first and second insulators and superconducting wiring by etching, there is a step between the first insulator and the second insulator above the first insulator. Under conditions in which the superconducting wiring is arranged and the etching rate of the second insulator is higher than the etching rate of the first insulator and the superconducting wiring, at least a portion thereof is etched into the second insulator. A method for forming a superconducting line, the method comprising the step of etching a contact hole of an appropriate size that spans the superconducting line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112259A JPS61271880A (en) | 1985-05-27 | 1985-05-27 | Forming method for superconductive wire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112259A JPS61271880A (en) | 1985-05-27 | 1985-05-27 | Forming method for superconductive wire |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61271880A JPS61271880A (en) | 1986-12-02 |
| JPH0376791B2 true JPH0376791B2 (en) | 1991-12-06 |
Family
ID=14582227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60112259A Granted JPS61271880A (en) | 1985-05-27 | 1985-05-27 | Forming method for superconductive wire |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271880A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817689A (en) * | 1981-07-24 | 1983-02-01 | Fujitsu Ltd | Manufacture of josephson circuit |
| JPS605235A (en) * | 1983-06-23 | 1985-01-11 | 井関農機株式会社 | Grain supply apparatus |
-
1985
- 1985-05-27 JP JP60112259A patent/JPS61271880A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817689A (en) * | 1981-07-24 | 1983-02-01 | Fujitsu Ltd | Manufacture of josephson circuit |
| JPS605235A (en) * | 1983-06-23 | 1985-01-11 | 井関農機株式会社 | Grain supply apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61271880A (en) | 1986-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |