JPH0374514B2 - - Google Patents
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- JPH0374514B2 JPH0374514B2 JP60103664A JP10366485A JPH0374514B2 JP H0374514 B2 JPH0374514 B2 JP H0374514B2 JP 60103664 A JP60103664 A JP 60103664A JP 10366485 A JP10366485 A JP 10366485A JP H0374514 B2 JPH0374514 B2 JP H0374514B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超電導線路の形成方法、よりくわしく
はコンタクトホール部分の形成方法に関するもの
である。ジヨセフソン接合を含む超電導集積回路
は、ジヨセフソン接合の高速スイツチング特性、
低消費電力特性及び超電導線路の無損失性によ
り、高速信号伝送が可能であり、また、消費電力
が非常に小さいという特徴をもつ。該超電導集積
回路は、ジヨセフソン接合と、多層超電導線路か
らなる多層構造である。この回路を実現する製造
方法としては、信頼性、微細加工性の点ですぐれ
た、Nb等の高融点金属を材料とし、反応性イオ
ンエツチング技術等を用いたドライエツチングプ
ロセスが多用される。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method for forming a superconducting line, and more particularly to a method for forming a contact hole portion. Superconducting integrated circuits containing Josephson junctions are based on the high-speed switching characteristics of Josephson junctions,
Due to the low power consumption characteristics and lossless nature of superconducting lines, high-speed signal transmission is possible, and power consumption is extremely low. The superconducting integrated circuit has a multilayer structure consisting of Josephson junctions and multilayer superconducting lines. As a manufacturing method for realizing this circuit, a dry etching process using reactive ion etching technology, etc. is often used, using a high melting point metal such as Nb, which is excellent in terms of reliability and microfabrication.
該製造方法によれば、超電導集積回路の多層配
線間の電気的接続をとるために層間絶縁層にコン
タクトホールをあける必要がある。回路が高集積
化されればされるほどコンタクトホールの数は多
くなり、コンタクト部分の回路中に占める面積は
大きくなる。従つてコンタクト部分を小さくする
事は回路全体の小型化に非常に有効である。 According to this manufacturing method, it is necessary to make contact holes in the interlayer insulating layer in order to establish electrical connections between the multilayer interconnections of the superconducting integrated circuit. As a circuit becomes more highly integrated, the number of contact holes increases, and the area occupied by the contact portion in the circuit increases. Therefore, reducing the size of the contact portion is very effective in reducing the size of the entire circuit.
（従来技術とその問題点）
第３図ａ，ｂはコンタクトホール形成法の従来
例を説明するための図である。第３図ａは、超電
導線路の一例を示す平面図であり、ｂはａの
cc′部分の断面図である。第１及び第２の超電導
線路３１，３２は第１のSiO絶縁体層３５の上部
に例えば反応性イオンエツチング法によりパター
ン形成される。この時の線幅はt3３７であり、線
間の幅はt3′３８、またはt4′３９である。続いて
第１、及び第２の超電導線路３１，３２をおおう
ように第２のSiO絶縁体層３４を形成し、次に第
２の超電導線路３２上の第２のSiO絶縁体層３４
にコンタクトホール３６を例えば反応性イオンエ
ツチング法により形成する。コンタクトホール３
６の幅はｗ４１である。該コンタクトホール３６
の上部に第３の超電導線路３３を例えば反応性イ
オンエツチング法によりパターン形成する。前記
第１、第２、第３の超電導線路３１，３２，３３
には例えばNbを選ぶことができる。前記コンタ
クトホール３６形成時のエツチング条件は、SiO
のエツチング速度が、Nbのエツチング速度より
も大なるように設定する。(Prior art and its problems) FIGS. 3a and 3b are diagrams for explaining a conventional example of a contact hole forming method. FIG. 3a is a plan view showing an example of a superconducting line, and b is a plan view of an example of a superconducting line.
FIG. 3 is a cross-sectional view of the cc′ portion. The first and second superconducting lines 31 and 32 are patterned on the first SiO insulator layer 35 by, for example, reactive ion etching. The line width at this time is t 3 37, and the width between lines is t 3 '38 or t 4 '39. Subsequently, a second SiO insulator layer 34 is formed to cover the first and second superconducting lines 31 and 32, and then a second SiO insulator layer 34 is formed on the second superconducting line 32.
A contact hole 36 is formed by, for example, reactive ion etching. contact hole 3
The width of 6 is w41. The contact hole 36
A third superconducting line 33 is patterned on the upper part by, for example, reactive ion etching. The first, second and third superconducting lines 31, 32, 33
For example, you can choose Nb. The etching conditions for forming the contact hole 36 are SiO
The etching rate of Nb is set to be higher than that of Nb.
本従来例の形成方法によれば、コンタクトホー
ル３６下部の第２の超電導線路３２の大きさをコ
ンタクトホール３６よりも目合わせ寸法ｎだけ大
きくする必要がある。なぜなら、コンタクトホー
ルエツチングの時コンタクトホール３６が第２の
超電導線路３２をはみ出したならば、第１のSiO
絶縁体層３５までもがエツチングされてしまい、
もし第１のSiO絶縁体層３５下部に超電導配線層
が存在した場合には、コンタクトホール部で層間
シヨートする可能性があるからである。今、最小
寸法をt0とし、また第１の超電導線路３１と第２
の超電導線路３２との線間幅をコンタクト部で
t4′、それ以外でt3′とした場合、回路の寸法を最
小にするためにt3＝t4′＝ｗ＝t0、とする事が望ま
しい。しかしながら線間幅t3′は目合わせ寸法ｎ
だけ最小寸法t0より大きくなる事になる。集積回
路ではこのようなコンタクト部分が多数使われな
ければならず、線間を最小寸法まで近づける事は
困難である。これらの事から、従来の超電導線路
の形成方法では回路小型化に限界があつた。 According to the forming method of this conventional example, it is necessary to make the size of the second superconducting line 32 below the contact hole 36 larger than the contact hole 36 by the alignment dimension n. This is because if the contact hole 36 extends beyond the second superconducting line 32 during contact hole etching, the first SiO
Even the insulator layer 35 is etched,
This is because if a superconducting wiring layer exists under the first SiO insulator layer 35, there is a possibility that interlayer shorting may occur at the contact hole portion. Now, the minimum dimension is t 0 , and the first superconducting line 31 and the second
The line width with the superconducting line 32 at the contact part
t 4 ′, otherwise t 3 ′, it is desirable to set t 3 =t 4 ′=w=t 0 in order to minimize the circuit size. However, the line width t 3 ′ is the alignment dimension n
is larger than the minimum dimension t 0 . In an integrated circuit, a large number of such contact portions must be used, and it is difficult to make the line spacing close to the minimum dimension. For these reasons, conventional methods for forming superconducting lines have limits to circuit miniaturization.
（発明の目的）
本発明の目的は前記従来例の問題点を解決し、
回路の小型化を可能とする超電導線路の形成方法
を提案する事にある。(Object of the invention) The object of the present invention is to solve the problems of the conventional example,
The purpose of this project is to propose a method for forming superconducting lines that enables miniaturization of circuits.
（発明の構成）
本発明によれば、少なくとも第１の絶縁体の上
部に第１の超電導配線を形成する第１の工程と、
前記第１の絶縁体の上部かつ前記第１の超電導配
線以外の部分に第２の絶縁体を堆積する第２の工
程と、前記第１の超電導配線と前記第２の絶縁体
の上部に第３の絶縁体を形成する第３の工程と、
該第３の絶縁体のエツチングレートが、前記第１
の超電導配線及び第２の絶縁体のエツチングレー
トより大なる条件のもとで、少なくともその一部
が前記第１の超電導配線にかかるような適当な大
きさのコンタクトホールをエツチングする第４の
工程とを含む事を特徴とする超電導線路の形成方
法が得られる。(Structure of the Invention) According to the present invention, a first step of forming a first superconducting wiring on at least the first insulator;
a second step of depositing a second insulator on a portion of the first insulator other than the first superconducting wiring; and depositing a second insulator on the first superconducting wiring and the second insulator. a third step of forming an insulator of No. 3;
The etching rate of the third insulator is higher than that of the first insulator.
a fourth step of etching a contact hole of an appropriate size so that at least a portion of the contact hole covers the first superconducting wiring under conditions that are higher than the etching rate of the superconducting wiring and the second insulator; A method for forming a superconducting line is obtained, the method comprising:
（発明の作用）
反応性イオンエツチング等のドライエツチング
プロセスにおいてはウエハー上のエツチングの不
均一性や成膜時の膜厚のバラツキ等によりある程
度のオーバーエツチングが必要となる。そのた
め、被エツチング物とその下地材料とのエツチン
グ速度比が大なる事が重要となる。本発明におい
て第２の絶縁体及び超電導配線のエツチング速度
が第３の絶縁体のエツチング速度よりも小さくな
るような条件のもとで、第３の絶縁体にコンタク
トホールをエツチングすれば、もしコンタクトホ
ールが超電導配線より大きな場合でも、第２の絶
縁体でエツチングをとめる事ができる。従つてコ
ンタクト部分での層間シヨートを防ぐ事ができ
る。そのため配線の幅をコンタクトの有無にかか
わらず決める事が可能となる。(Operation of the Invention) In a dry etching process such as reactive ion etching, a certain degree of overetching is required due to non-uniformity of etching on a wafer, variation in film thickness during film formation, and the like. Therefore, it is important that the etching speed ratio between the object to be etched and the underlying material is high. In the present invention, if a contact hole is etched in the third insulator under conditions such that the etching rate of the second insulator and superconducting wiring is smaller than the etching rate of the third insulator, if the contact hole is Even if the hole is larger than the superconducting wire, etching can be stopped with the second insulator. Therefore, it is possible to prevent interlayer shorting at the contact portion. Therefore, the width of the wiring can be determined regardless of the presence or absence of contacts.
以下本発明の実施例について図面を用いて説明
する。 Embodiments of the present invention will be described below with reference to the drawings.
実施例 １
第１図ａ，ｂは本発明の第１の実施例を説明す
るための図である。第１図ａは第１の実施例の平
面図を示したもので、第１図ｂは第１図ａの
AA′における断面図である。第１の絶縁体層５、
例えば抵抗加熱蒸着により形成されるSiO膜、あ
るいはスピン塗布及びベーキングにより形成され
るシリカフイルム、あるいはバイアススパツタ法
により形成されるSiO膜等の上部に超電導層、例
えばNb膜をスパツタ蒸着法により堆積する。続
いてホトレジストを所望のパターンにパターニン
グして、該レジストマスクをエツチングマスクと
して、例えば反応性イオンエツチング法により第
１、第２の超電導線路１，２を形成する。次に、
第２の絶縁体層１０例えば電子ビーム蒸着法によ
り形成されるAl2O3膜等を堆積した後、ホトレジ
ストマスクを除去し、第１、第２の超電導線路
１，２の平坦化を行う。前記第１、第２の超電導
線路１，２及び第２の絶縁体層１０の上部に第３
の絶縁体層４、例えば抵抗加熱蒸着法により形成
されるSiO膜、あるいはスピン塗布及びベーキン
グにより形成されるシリカフイルム、あるいはバ
イアススパツタ法により形成されるSiO膜などを
堆積する。該第２の絶縁体層４上に、少なくとも
その一部が前記第２の超電導線路２にかかるよう
な開口部をもつエツチングマスクをホトレジスト
により形成し、このエツチングマスクを通し、第
３の絶縁体層を例えば反応性イオンエツチング法
によりエツチングしてコンタクトホール６を形成
する。この時のエツチング条件は、第３の絶縁体
のエツチング速度が超電導線路及び第２の絶縁体
のエツチング速度より大なるように設定する。続
いてエツチングマスクを除去した後、該第３の絶
縁体層４及びコンタクトホール６の上部に超電導
層、例えばNb膜をスパツタ蒸着法によりコンタ
クトホール６の深さ以上の膜厚で堆積し、例えば
反応性イオンエツチング法により第３の超電導線
路３を形成する。該第３の超電導線路３と前記第
２の超電導線路２とは前記コンタクトホール６を
介して電気的に接続される。Embodiment 1 FIGS. 1a and 1b are diagrams for explaining a first embodiment of the present invention. Fig. 1a shows a plan view of the first embodiment, and Fig. 1b shows the plan view of Fig. 1a.
It is a cross-sectional view at AA'. a first insulator layer 5;
For example, a superconducting layer such as a Nb film is deposited by sputter deposition on top of a SiO film formed by resistance heating evaporation, a silica film formed by spin coating and baking, or an SiO film formed by bias sputtering. do. Subsequently, the photoresist is patterned into a desired pattern, and the first and second superconducting lines 1 and 2 are formed by, for example, reactive ion etching using the resist mask as an etching mask. next,
After depositing the second insulator layer 10, such as an Al 2 O 3 film formed by electron beam evaporation, the photoresist mask is removed and the first and second superconducting lines 1 and 2 are planarized. A third layer is formed on the first and second superconducting lines 1 and 2 and the second insulator layer 10.
The insulating layer 4 is deposited, for example, a SiO film formed by resistance heating vapor deposition, a silica film formed by spin coating and baking, or a SiO film formed by bias sputtering. On the second insulator layer 4, an etching mask having an opening so that at least a part thereof covers the second superconducting line 2 is formed using photoresist, and the third insulator layer is etched through the etching mask. The layer is etched, for example by reactive ion etching, to form contact holes 6. The etching conditions at this time are set so that the etching rate of the third insulator is higher than the etching rate of the superconducting line and the second insulator. Subsequently, after removing the etching mask, a superconducting layer such as a Nb film is deposited on the third insulating layer 4 and the contact hole 6 by sputter deposition to a thickness equal to or greater than the depth of the contact hole 6, for example. A third superconducting line 3 is formed by reactive ion etching. The third superconducting line 3 and the second superconducting line 2 are electrically connected through the contact hole 6.
本発明の形成方法によれば、コンタクトホール
６の形成時に、エツチングの不均一や膜厚のバラ
ツキなどの理由で、コンタクトホール部分をオー
バーエツチングしたとしても、エツチングは第２
の絶縁体層１０でストツプされる。従つてもし、
第１の絶縁体層５の下部に超電導層が存在した場
合にも、コンタクトホール６部分での層間シヨー
トなどのエラーが生じる可能性はない。そのため
第１及び第２の超電導線路１，２の線路t1７及び
線間幅t1′８を、コンタクトホールの有無にかか
わりなく最小寸法t0と選ぶことができ、回路の小
型化がはかれる。この時コンタクトホールの幅
は、第２の超電導線路の線幅に目合わせ寸法2n
を加えたものとする事が適当である。コンタクト
ホール６の深さは、第３の絶縁体層４の膜厚で決
まり、第３の超電導線路３の膜厚を設定する事が
容易である。また第１、第２の超電導線路は、第
２の絶縁体層の膜厚を適当に選ぶ事で平坦下でき
る。さらに、第１の絶縁体層５の膜厚は薄く選ぶ
事が可能であり、第１、第２の超電導線路１，２
のインダクタンスを低くする事ができる。この事
は回路を高速化にもつながる。 According to the forming method of the present invention, even if the contact hole portion is over-etched due to non-uniform etching or variation in film thickness when forming the contact hole 6, the second etching will not be completed.
It is stopped by an insulating layer 10. If you follow me,
Even if a superconducting layer exists under the first insulator layer 5, there is no possibility of errors such as interlayer shorts occurring in the contact hole 6 portion. Therefore, the line t 1 7 and the line width t 1 '8 of the first and second superconducting lines 1 and 2 can be selected as the minimum dimension t 0 regardless of the presence or absence of a contact hole, and the circuit can be miniaturized. . At this time, the width of the contact hole is 2n, which is aligned with the line width of the second superconducting line.
It is appropriate to add . The depth of the contact hole 6 is determined by the thickness of the third insulating layer 4, and it is easy to set the thickness of the third superconducting line 3. Further, the first and second superconducting lines can be made flat by appropriately selecting the thickness of the second insulating layer. Furthermore, the film thickness of the first insulator layer 5 can be selected to be thin, so that the first and second superconducting lines 1, 2
The inductance can be lowered. This also leads to faster circuits.
実施例 ２
第２図ａ，ｂは、本発明の第２の実施例を説明
するための図である。第２図ａは第２の実施例の
平面図を示したもので、第２図ｂは第２図ａの
BB′における断面図である。第１の絶縁体層１
５、例えば抵抗加熱蒸着により形成されるSiO
膜、あるいはスピン塗布及びベーキングにより形
成されるシリカフイルム、あるいはバイアススパ
ツタ法により形成されるSiO2膜等の上部に超電
導層、例えばNb膜をスパツタ蒸着法により堆積
する。続いてホトレジストを所望のパターンにパ
ターニングし、該レジストマスクをエツチングマ
スクとして、例えば反応性イオンエツチング法に
より第１、第２の超電導線路１１，１２を形成す
る。次に、第４の絶縁体層２１例えば抵抗加熱蒸
着により形成されるSiO膜等を堆積し、続いて第
２の絶縁体層１６、例えば電子ビーム蒸着法によ
り形成されるAl2O3膜等を堆積した後、ホトレジ
ストマスクを除去し、第１、第２の超電導線路１
１，１２の平坦化を行う。前記第１、第２の超電
導線路１１，１２及び第２の絶縁体層１６の上部
に第３の絶縁体層４例えば抵抗加熱蒸着法により
形成されるSiO膜あるいはスピン塗布及びベーキ
ングにより形成されるシリカフイルム、あるいは
バイアススパツタ法により形成されるSiO膜など
を堆積する。該第２の絶縁体層１４上に、少なく
ともその一部が前記第２の超電導線路１２にかか
るような開口部をもつエツチングマスクをホトレ
ジストにより形成し、このエツチングマスクを通
し、第３の絶縁体層１４を例えば反応性イオンエ
ツチング法によりエツチングしてコンタクトホー
ル１７を形成する。この時のエツチング条件は、
第３の絶縁体のエツチング速度が、超電導線路及
び第２の絶縁体のエツチング速度より大なるよう
に設定する。続いてエツチングマスクを除去した
後、該第３の絶縁体層１４及びコンタクトホール
１７の上部に超電導層、例えばNb膜をスパツタ
蒸着法によりコンタクトホール１７を深さ以上の
膜厚で堆積し、例えば反応性イオンエツチング法
により第３の超電導線路１３を形成する。該第３
の超電導線路１３と前記第２の超電導線路１２と
は前記コンタクトホール１７を介して電気的に接
続される。Embodiment 2 FIGS. 2a and 2b are diagrams for explaining a second embodiment of the present invention. Figure 2a shows a plan view of the second embodiment, and Figure 2b shows the plan view of the second embodiment.
It is a sectional view at BB'. first insulator layer 1
5. For example, SiO formed by resistance heating evaporation
A superconducting layer, such as a Nb film, is deposited by sputter deposition on top of a film, a silica film formed by spin coating and baking, or an SiO 2 film formed by bias sputtering. Subsequently, the photoresist is patterned into a desired pattern, and using the resist mask as an etching mask, the first and second superconducting lines 11 and 12 are formed by, for example, reactive ion etching. Next, a fourth insulator layer 21 such as a SiO film formed by resistance heating evaporation is deposited, followed by a second insulator layer 16 such as an Al 2 O 3 film formed by electron beam evaporation. After depositing, the photoresist mask is removed and the first and second superconducting lines 1
1 and 12 are flattened. A third insulating layer 4 is formed on the first and second superconducting lines 11, 12 and the second insulating layer 16, for example, by a SiO film formed by resistance heating vapor deposition or by spin coating and baking. A silica film or a SiO film formed by bias sputtering is deposited. On the second insulator layer 14, an etching mask having an opening so that at least a part thereof covers the second superconducting line 12 is formed using photoresist, and the third insulator layer is etched through the etching mask. Contact holes 17 are formed by etching layer 14, for example by reactive ion etching. The etching conditions at this time are
The etching rate of the third insulator is set to be higher than the etching rate of the superconducting line and the second insulator. Subsequently, after removing the etching mask, a superconducting layer, such as a Nb film, is deposited on the third insulating layer 14 and the contact hole 17 by sputter deposition to a thickness greater than the depth of the contact hole 17, for example. A third superconducting line 13 is formed by reactive ion etching. The third
The superconducting line 13 and the second superconducting line 12 are electrically connected through the contact hole 17.
本発明の形成方法によれば、コンタクトホール
１７の形成時に、エツチングの不均一や膜厚のバ
ラツキなどの理由で、コンタクトホール部分をオ
ーバエツチング行なつたとしても、エツチングは
第２の絶縁体層１６でストツプされる。従つても
し、第１の絶縁体層１５の下部に超電導層が存在
した場合にも、コンタクトホール１７部分での層
間シヨートなどのエラーが生じる可能性はない。
そのため第１及び第２の超電導線路１１，１２の
線幅t1１８、及び線間幅t1′１９を、コンタクトホ
ールの有無にかかわりなく最小寸法t0と選ぶこと
ができ、回路の小型化がはかれる。この時コンタ
クトホールの幅は、第２の超電導線路の線幅に目
合わせ寸法2nを加えたものとする事が適当であ
る。コンタクトホール１７の深さは、第３の絶縁
体層１４の膜厚で決まり、第３の超電導線路１３
の膜厚を設定する事が容易である。また第１、第
２の超電導線路は、第２及び第４の絶縁体層の膜
厚を適当に選ぶことで平坦下できる。さらに、第
１の絶縁体層１５の膜厚は薄く選ぶ事が可能であ
り、第１、第２の超電導線路１１，１２のインダ
クタンスを低くする事ができる。この事は回路の
高速化にもつながる。 According to the formation method of the present invention, even if the contact hole portion is over-etched due to non-uniform etching or variation in film thickness when forming the contact hole 17, the etching will not be performed on the second insulating layer. Stopped at 16. Therefore, even if a superconducting layer exists under the first insulator layer 15, there is no possibility of errors such as interlayer shorts occurring in the contact hole 17 portion.
Therefore, the line width t 1 18 and the inter-line width t 1 '19 of the first and second superconducting lines 11 and 12 can be selected as the minimum dimension t 0 regardless of the presence or absence of a contact hole, resulting in miniaturization of the circuit. is measured. At this time, it is appropriate that the width of the contact hole is the line width of the second superconducting line plus the alignment dimension 2n. The depth of the contact hole 17 is determined by the thickness of the third insulating layer 14, and the depth of the contact hole 17 is determined by the thickness of the third insulating layer 14.
It is easy to set the film thickness. Further, the first and second superconducting lines can be made flat by appropriately selecting the thicknesses of the second and fourth insulating layers. Furthermore, the film thickness of the first insulator layer 15 can be selected to be thin, and the inductance of the first and second superconducting lines 11 and 12 can be lowered. This also leads to faster circuits.
（発明の効果）
本発明の超電導線路の形成方法によれば、超電
導線路の線幅及び線間を、コンタクトホールの有
無にかかわらず、最小寸法とすることができ、回
路を大幅に小型化することが可能でる。またコン
タクトホールの最大深さが確定され、上部線路の
膜厚を設定する事が容易である。さらに第２の、
及び第４の絶縁体の膜厚を選ぶことにより超電導
配線の平坦化がはかれる。(Effects of the Invention) According to the method for forming a superconducting line of the present invention, the line width and line spacing of the superconducting line can be minimized regardless of the presence or absence of contact holes, and the circuit can be significantly miniaturized. It is possible. Furthermore, the maximum depth of the contact hole is determined, and it is easy to set the film thickness of the upper line. Furthermore, the second
By selecting the film thickness of the fourth insulator, the superconducting wiring can be planarized.
第１図、第２図は本発明の実施例を説明するた
めの図で、第１図ａは第１の実施例の平面図、第
１図ｂは第１の実施例の断面図である。第２図ａ
は第２の実施例の平面図、第２図ｂは第２の実施
例の断面図である。第３図は本発明の従来例を説
明するための図で、第３図ａは従来例の平面図、
第３図ｂは従来例の断面図である。
それぞれの図において、１，１１，３１……第
１の超電導線路、２，１２，３２……第２の超電
導線路、３，１３，３３……第３の超電導線路、
５，１５，３５……第１の絶縁体層、１０，１
６，３４……第２の絶縁体層、４，１４……第３
の絶縁体層、２１……第４の絶縁体層、６，１
７，３６……コンタクトホール、７，１８，３８
……超電導線路の線幅、８，１９，３８，３９…
…超電導線路間の幅、９，２０，４０……目合わ
せ寸法、４１……コンタクトホールの幅を示す。
Figures 1 and 2 are diagrams for explaining embodiments of the present invention; Figure 1a is a plan view of the first embodiment, and Figure 1b is a sectional view of the first embodiment. . Figure 2a
2 is a plan view of the second embodiment, and FIG. 2b is a sectional view of the second embodiment. FIG. 3 is a diagram for explaining a conventional example of the present invention, and FIG. 3 a is a plan view of the conventional example;
FIG. 3b is a sectional view of a conventional example. In each figure, 1, 11, 31...first superconducting line, 2, 12, 32... second superconducting line, 3, 13, 33... third superconducting line,
5, 15, 35...first insulator layer, 10, 1
6, 34... second insulator layer, 4, 14... third
insulator layer, 21... fourth insulator layer, 6,1
7, 36...Contact hole, 7, 18, 38
...Line width of superconducting line, 8, 19, 38, 39...
...width between superconducting lines, 9, 20, 40... alignment dimension, 41... width of contact hole.
Claims (1)
導配線を形成する第１の工程と、前記第１の絶縁
体の上部かつ前記第１の超電導配線以外の部分に
第２の絶縁体を堆積する第２の工程と、前記第１
の超電導配線と前記第２の絶縁体の上部に第３の
絶縁体を形成する第３の工程と、該第３の絶縁体
のエツチング速度が、前記第１の超電導配線及び
第２の絶縁体のエツチング速度より大なる条件の
もとで、少なくともその一部が前記第１の超電導
配線にかかるような適当な大きさのコンタクトホ
ールをエツチングする第４の工程とを含む事を特
徴とする超電導線路の形成方法。1. A first step of forming a first superconducting wiring on at least an upper part of the first insulator, and depositing a second insulating material on the upper part of the first insulator and other than the first superconducting wiring. a second step of
a third step of forming a third insulator on top of the superconducting wire and the second insulator, and an etching rate of the third insulator that is higher than that of the first superconducting wire and the second insulator; a fourth step of etching a contact hole of an appropriate size so that at least a part of the contact hole covers the first superconducting wiring under conditions that are higher than the etching rate of the superconductor. How to form tracks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103664A JPS61263181A (en) | 1985-05-17 | 1985-05-17 | Formation of superconducting line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103664A JPS61263181A (en) | 1985-05-17 | 1985-05-17 | Formation of superconducting line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263181A JPS61263181A (en) | 1986-11-21 |
| JPH0374514B2 true JPH0374514B2 (en) | 1991-11-27 |
Family
ID=14360051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103664A Granted JPS61263181A (en) | 1985-05-17 | 1985-05-17 | Formation of superconducting line |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263181A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817689A (en) * | 1981-07-24 | 1983-02-01 | Fujitsu Ltd | Manufacture of josephson circuit |
| JPS605235A (en) * | 1983-06-23 | 1985-01-11 | 井関農機株式会社 | Grain supply apparatus |
-
1985
- 1985-05-17 JP JP60103664A patent/JPS61263181A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817689A (en) * | 1981-07-24 | 1983-02-01 | Fujitsu Ltd | Manufacture of josephson circuit |
| JPS605235A (en) * | 1983-06-23 | 1985-01-11 | 井関農機株式会社 | Grain supply apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61263181A (en) | 1986-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |