JPH0375863A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH0375863A JPH0375863A JP2125652A JP12565290A JPH0375863A JP H0375863 A JPH0375863 A JP H0375863A JP 2125652 A JP2125652 A JP 2125652A JP 12565290 A JP12565290 A JP 12565290A JP H0375863 A JPH0375863 A JP H0375863A
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- 238000012545 processing Methods 0.000 title claims description 142
- 238000003860 storage Methods 0.000 claims abstract description 388
- 238000012546 transfer Methods 0.000 claims description 367
- 230000015654 memory Effects 0.000 claims description 364
- 238000012360 testing method Methods 0.000 claims description 39
- 230000008878 coupling Effects 0.000 claims description 31
- 238000010168 coupling process Methods 0.000 claims description 31
- 238000005859 coupling reaction Methods 0.000 claims description 31
- 238000001514 detection method Methods 0.000 claims description 29
- 238000007726 management method Methods 0.000 claims description 28
- 238000011084 recovery Methods 0.000 claims description 20
- 230000000977 initiatory effect Effects 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 8
- 230000013011 mating Effects 0.000 claims description 6
- 238000013468 resource allocation Methods 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 claims 2
- 238000013523 data management Methods 0.000 claims 1
- 230000002829 reductive effect Effects 0.000 abstract description 2
- 108091006146 Channels Proteins 0.000 description 270
- 230000006870 function Effects 0.000 description 134
- 239000000872 buffer Substances 0.000 description 133
- 238000000034 method Methods 0.000 description 107
- 239000013598 vector Substances 0.000 description 71
- 230000008569 process Effects 0.000 description 64
- 230000007246 mechanism Effects 0.000 description 42
- 240000007320 Pinus strobus Species 0.000 description 38
- 230000004044 response Effects 0.000 description 37
- 238000010586 diagram Methods 0.000 description 35
- 238000004891 communication Methods 0.000 description 33
- 230000002093 peripheral effect Effects 0.000 description 25
- 238000005192 partition Methods 0.000 description 24
- 238000013461 design Methods 0.000 description 23
- 230000009977 dual effect Effects 0.000 description 15
- 230000008859 change Effects 0.000 description 14
- 238000012423 maintenance Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 13
- 238000013507 mapping Methods 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 12
- 102100036409 Activated CDC42 kinase 1 Human genes 0.000 description 11
- 101000928956 Homo sapiens Activated CDC42 kinase 1 Proteins 0.000 description 11
- 230000007704 transition Effects 0.000 description 11
- 230000002457 bidirectional effect Effects 0.000 description 10
- 238000013519 translation Methods 0.000 description 10
- 230000009471 action Effects 0.000 description 9
- 238000007667 floating Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 6
- 230000000737 periodic effect Effects 0.000 description 6
- 229910052717 sulfur Inorganic materials 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 230000001976 improved effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 210000003127 knee Anatomy 0.000 description 5
- 230000036961 partial effect Effects 0.000 description 5
- 235000015108 pies Nutrition 0.000 description 5
- 230000001052 transient effect Effects 0.000 description 5
- 102100035589 Distal membrane-arm assembly complex protein 2 Human genes 0.000 description 4
- 101000930307 Homo sapiens Distal membrane-arm assembly complex protein 2 Proteins 0.000 description 4
- 238000013459 approach Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 101100243951 Caenorhabditis elegans pie-1 gene Proteins 0.000 description 3
- 241001137251 Corvidae Species 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000010076 replication Effects 0.000 description 3
- SQMCFUSVGSBKFK-UHFFFAOYSA-M sodium;5-(cyclohexen-1-yl)-1,5-dimethylpyrimidin-3-ide-2,4,6-trione Chemical compound [Na+].O=C1N(C)C(=O)[N-]C(=O)C1(C)C1=CCCCC1 SQMCFUSVGSBKFK-UHFFFAOYSA-M 0.000 description 3
- ZGRQPKYPJYNOKX-XUXIUFHCSA-N Cys-Cys-His-His Chemical group C([C@H](NC(=O)[C@H](CS)NC(=O)[C@H](CS)N)C(=O)N[C@@H](CC=1NC=NC=1)C(O)=O)C1=CN=CN1 ZGRQPKYPJYNOKX-XUXIUFHCSA-N 0.000 description 2
- 101000609959 Homo sapiens Protein piccolo Proteins 0.000 description 2
- 102100039154 Protein piccolo Human genes 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000000414 obstructive effect Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000006187 pill Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 230000003362 replicative effect Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000008093 supporting effect Effects 0.000 description 2
- 101100288236 Arabidopsis thaliana KRP4 gene Proteins 0.000 description 1
- 241001186557 Arrup Species 0.000 description 1
- 101100433979 Bos taurus TNK2 gene Proteins 0.000 description 1
- 102100021703 C3a anaphylatoxin chemotactic receptor Human genes 0.000 description 1
- 101710102078 C3a anaphylatoxin chemotactic receptor Proteins 0.000 description 1
- 101150009981 C5AR1 gene Proteins 0.000 description 1
- 102100032957 C5a anaphylatoxin chemotactic receptor 1 Human genes 0.000 description 1
- 241000725101 Clea Species 0.000 description 1
- 244000301850 Cupressus sempervirens Species 0.000 description 1
- 230000009271 DNA damage immune response Effects 0.000 description 1
- 240000000018 Gnetum gnemon Species 0.000 description 1
- 235000008612 Gnetum gnemon Nutrition 0.000 description 1
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 101100108967 Human herpesvirus 6B (strain Z29) U70 gene Proteins 0.000 description 1
- 101100276984 Mus musculus Ccdc88c gene Proteins 0.000 description 1
- 235000008331 Pinus X rigitaeda Nutrition 0.000 description 1
- 235000011613 Pinus brutia Nutrition 0.000 description 1
- 241000018646 Pinus brutia Species 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 101100381534 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BEM2 gene Proteins 0.000 description 1
- 241000965606 Saccopharyngidae Species 0.000 description 1
- 241000555745 Sciuridae Species 0.000 description 1
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 1
- 101710123669 Sodium/nucleoside cotransporter 2 Proteins 0.000 description 1
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 101100385394 Zea mays ACK2 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 210000003746 feather Anatomy 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000003116 impacting effect Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000819 phase cycle Methods 0.000 description 1
- 238000013439 planning Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000012536 storage buffer Substances 0.000 description 1
- 235000012976 tarts Nutrition 0.000 description 1
- 210000003813 thumb Anatomy 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1658—Data re-synchronization of a redundant component, or initial sync of replacement, additional or spare unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
- G06F11/1679—Temporal synchronisation or re-synchronisation of redundant processing components at clock signal level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
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- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer Security & Cryptography (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
- Soil Working Implements (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ、産業上の利用分野
Ｂ、従来の技術
Ｃ６発明が解決しようとする課題
り９課題を解決するための手段
Ｅ９実施例
Ｅｌ、序論
Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すことＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥ５．異なる仮想記憶オペレーティング・シ
ステムを実行する２つまソとはそれ以上のプロセッサの
間で実記憶を共用すること Ｅ６．単一システム・イメージ Ｅ７．要約 Ｅ８．序論−従来のシステム／８８ Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォール１〜・トレランｌ−３／３７０モジュール Ｅｌｏ、２重化プロセッサ対ユニット２１．２３の一般
的説明 Ｅｌｌ、Ｓ／３’７０及びＳ／８８プロセツサ要素の結
合（第１１及び第１０図） Ｅｌ２．プロセッサ間インターフェース８９Ｅ１２Ａ、
、Ｉ１０アダプタ１５４ Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
バヌ（第１６図） Ｅｌ、２Ｃ，バス制御ユニット１５Ｇ−一般的な説明（
第１６及び第１７図） Ｅｌ、２Ｄ、直接メモリ・アクセス・コントローラＥ
１２Ｅ、バス制御ユニット１５６−詳細な説明（第１９
Ａ乃至第１９Ｃ図と第２０図）Ｅｌ３．Ｓ／３７０プロ
セツサ要素ＰＥ８５Ｅ１４．プロセッサ・バス１７０（
第１１及び３０図）とプロセッサ・バス・コマンド Ｅ１６．Ｓ／３７０記憶管理ユニット８１Ｅ１６．３／
３７０ Ｉ１０サポート（第３７図） Ｅｌ７．Ｓ／３７０ ■／○動作、ファームウェアの概
要 Ｅｌ８．システム−マイクロコート・デザインＥ１９．
バス制御ユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／３７０
Ｉ１０開始シーケンス・フロー、概要及び詳細説明 Ｅ２１．−３／３７０ Ｉ１０データ転送シーケンス
・フロー −船釣説明 Ｅ２２．カラン１〜、キー 及びデータ・フＡ−マツ１
〜・エミコレーション（第４６Ａないし■く図） Ｅ２３．Ｓ／８８とＳ／３７０による実目己４．＠１６
の共有 Ｅ２４．Ｓ／３７０によって開始されるＳ／８８割り込
みのための初期化機能 Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・ハードウェア同期化 Ｆ１発明の効果 Ａ、産業上の利用分野 本発明は、１つまたはそれ以上のプロセッサと、記憶管
理などのシステム全体の資源管理や、エラーの検出、分
離及び回復や、動的再構成や、Ｉ１０動作なとのための
第１のオペレーティング・システムとをもつ手段を有す
る第１のデータ処理システムに関し、特に、該資源管理
手段は、第１のデータ処理システムと同一または、第１
のデータ処理システムに対して異種の別のオペレーティ
ング・システムをもつ第２のデータ処理システムに同様
の機能を与えるためにも使用され、すなわち、第１のオ
ペレーティング・システムが該異種のシステムを識別す
る情報をその装置構成テーブル中にもたず、該異種のシ
ステムと通信する機能をもたないような場合に関する。
ールト・トレラントであるプロセッサを動作させること Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すことＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥ５．異なる仮想記憶オペレーティング・シ
ステムを実行する２つまソとはそれ以上のプロセッサの
間で実記憶を共用すること Ｅ６．単一システム・イメージ Ｅ７．要約 Ｅ８．序論−従来のシステム／８８ Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォール１〜・トレランｌ−３／３７０モジュール Ｅｌｏ、２重化プロセッサ対ユニット２１．２３の一般
的説明 Ｅｌｌ、Ｓ／３’７０及びＳ／８８プロセツサ要素の結
合（第１１及び第１０図） Ｅｌ２．プロセッサ間インターフェース８９Ｅ１２Ａ、
、Ｉ１０アダプタ１５４ Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
バヌ（第１６図） Ｅｌ、２Ｃ，バス制御ユニット１５Ｇ−一般的な説明（
第１６及び第１７図） Ｅｌ、２Ｄ、直接メモリ・アクセス・コントローラＥ
１２Ｅ、バス制御ユニット１５６−詳細な説明（第１９
Ａ乃至第１９Ｃ図と第２０図）Ｅｌ３．Ｓ／３７０プロ
セツサ要素ＰＥ８５Ｅ１４．プロセッサ・バス１７０（
第１１及び３０図）とプロセッサ・バス・コマンド Ｅ１６．Ｓ／３７０記憶管理ユニット８１Ｅ１６．３／
３７０ Ｉ１０サポート（第３７図） Ｅｌ７．Ｓ／３７０ ■／○動作、ファームウェアの概
要 Ｅｌ８．システム−マイクロコート・デザインＥ１９．
バス制御ユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／３７０
Ｉ１０開始シーケンス・フロー、概要及び詳細説明 Ｅ２１．−３／３７０ Ｉ１０データ転送シーケンス
・フロー −船釣説明 Ｅ２２．カラン１〜、キー 及びデータ・フＡ−マツ１
〜・エミコレーション（第４６Ａないし■く図） Ｅ２３．Ｓ／８８とＳ／３７０による実目己４．＠１６
の共有 Ｅ２４．Ｓ／３７０によって開始されるＳ／８８割り込
みのための初期化機能 Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・ハードウェア同期化 Ｆ１発明の効果 Ａ、産業上の利用分野 本発明は、１つまたはそれ以上のプロセッサと、記憶管
理などのシステム全体の資源管理や、エラーの検出、分
離及び回復や、動的再構成や、Ｉ１０動作なとのための
第１のオペレーティング・システムとをもつ手段を有す
る第１のデータ処理システムに関し、特に、該資源管理
手段は、第１のデータ処理システムと同一または、第１
のデータ処理システムに対して異種の別のオペレーティ
ング・システムをもつ第２のデータ処理システムに同様
の機能を与えるためにも使用され、すなわち、第１のオ
ペレーティング・システムが該異種のシステムを識別す
る情報をその装置構成テーブル中にもたず、該異種のシ
ステムと通信する機能をもたないような場合に関する。
Ｂ、従来の技術
典型的には、別のプロセッサのためのサービス・プロセ
ッサまたは資源マネジャとしてイ動〈従来技術のプロセ
ッサは、それらのプロセッサの間の対話を制御するため
の機能をもつオペレーティング・システムによって特徴
づけられる。
ッサまたは資源マネジャとしてイ動〈従来技術のプロセ
ッサは、それらのプロセッサの間の対話を制御するため
の機能をもつオペレーティング・システムによって特徴
づけられる。
Ｃ８発明が解決しようとする課題
この発明の目的は、サービスを与えるそのプロセッサの
オペレーティング・システムを、そのような通常の制御
機能を含むように変更することなくそのようなサービス
を提供することにある。
オペレーティング・システムを、そのような通常の制御
機能を含むように変更することなくそのようなサービス
を提供することにある。
９１課題を解決するフニめの手段
上記目的は、上記異種のシステムのための資源管理／サ
ービス処理機能を制御するためのアプリケーション・プ
ログラム・ルーチンを含む手段の資源管理システムの使
用を通じて、その機能がその資源管理システムのオペレ
ーティング・システムによって認識されないようにして
達成される。
ービス処理機能を制御するためのアプリケーション・プ
ログラム・ルーチンを含む手段の資源管理システムの使
用を通じて、その機能がその資源管理システムのオペレ
ーティング・システムによって認識されないようにして
達成される。
Ｅ、実施例
Ｅｌ、序論
本発明を実現するための好適な実施例は、フォールト・
トレラント・システムを有する。
トレラント・システムを有する。
フォールト・１〜レラン）〜・システムは、典型的には
、フメールト・トレラント動作のためのボＩ〜ム・アッ
プから設計されブこものである。それにおいては、プロ
セッサ、記憶、１１０装置及びオペレーティング・シス
テムが特別にフォールト・ｌ・レラント環境のために仕
立てられている。しかし、顧客ベースの広がりと、その
オペレーティング・システムの成熟度と、可屈ユーザー
・プログラムの数と範囲は、インターナショナル・ビジ
ネス・マシーンズ・コーポレーションもこまって販売さ
れているシステム３７０ （Ｓ／３７０）などのいくつ
かの製造メーカーの際立って古いメインフレーム・シス
テムはどには大きくない。
、フメールト・トレラント動作のためのボＩ〜ム・アッ
プから設計されブこものである。それにおいては、プロ
セッサ、記憶、１１０装置及びオペレーティング・シス
テムが特別にフォールト・ｌ・レラント環境のために仕
立てられている。しかし、顧客ベースの広がりと、その
オペレーティング・システムの成熟度と、可屈ユーザー
・プログラムの数と範囲は、インターナショナル・ビジ
ネス・マシーンズ・コーポレーションもこまって販売さ
れているシステム３７０ （Ｓ／３７０）などのいくつ
かの製造メーカーの際立って古いメインフレーム・シス
テムはどには大きくない。
今日のフ１−Ｊし１〜・１〜レラン１−・データ処理シ
ステムのあるものは、旧来の非フォールト・トレラント
・メインフレーム上で可屈でない、またはメインフレー
ム・オペレーティング・システムによってサポートされ
ない多くの先進機能を提供する。これらの機能としては
、分散処理ネットワークに亙る単一のシステム・イメー
ジや、プロセッサ及びＩ１０コントローラをホットプラ
グする（電源オンによりカードを除去しまブニは導入す
る）能力や、瞬間的にエラーを検出して故障を分離し、
コンピュータ・ユーザに対する割り込みなしで故障素子
のサービスから電気的に除去する機能や、素子の故障か
ら生じる動的再構成またはシステムが連続的に動作して
いる間にシステム乙こ対して追加の装置を加えることが
ある。
ステムのあるものは、旧来の非フォールト・トレラント
・メインフレーム上で可屈でない、またはメインフレー
ム・オペレーティング・システムによってサポートされ
ない多くの先進機能を提供する。これらの機能としては
、分散処理ネットワークに亙る単一のシステム・イメー
ジや、プロセッサ及びＩ１０コントローラをホットプラ
グする（電源オンによりカードを除去しまブニは導入す
る）能力や、瞬間的にエラーを検出して故障を分離し、
コンピュータ・ユーザに対する割り込みなしで故障素子
のサービスから電気的に除去する機能や、素子の故障か
ら生じる動的再構成またはシステムが連続的に動作して
いる間にシステム乙こ対して追加の装置を加えることが
ある。
そのようなフォール）−・トレラント・システムの１つ
の例として、インターナショナル・ビジネス・マシーン
ズ・コーポレーションによって販売されているシステム
８８ （Ｓ／８８）がある。本発明の好適な形態の統合
部分を形成するのが、このＩＢＭ Ｓ／８８の１つの
モデル及びＩＢＭＳ／３７０の１つのモデルである。
の例として、インターナショナル・ビジネス・マシーン
ズ・コーポレーションによって販売されているシステム
８８ （Ｓ／８８）がある。本発明の好適な形態の統合
部分を形成するのが、このＩＢＭ Ｓ／８８の１つの
モデル及びＩＢＭＳ／３７０の１つのモデルである。
−に述の機能をＳ ／ ３７０ 環境及びアーキテクチ
ャに組み込もうとすることは、典型的には、オペレーテ
ィング・システム及びアプリケーション・プログラムの
大幅な書き直しと、スクラッチから開発された新しいハ
ードウェアを要する。しかし、ＶＭ、ＶＳＥ、ｌＸ３７
０なとのオペレーティング・システムの書き直しは、ま
さに途方もない作業であって、膨大な数のプログラマと
、和尚の期間を要するというのが多数の者が考えるとこ
ろである。ＩＢＭ Ｓ／３７０またはＭＶＳなどの複
雑なオペレーティング・システムが成熟するには通常５
年以上かかる。現時点まで、大抵のシステム故障は、オ
ペレーティング・システｔ８・エラーの結果である。ま
ブこ、ユーザーがオペレーティング・システムの使用に
収益全見出すようｔこなるには多くの年月を要する。不
幸にも、あるオペレーティング・システムが一旦成熟し
大きいユーザー・ベースを形成してしまうと、そのコー
ドを、フォールト・トレランス、動的再構成、単一シス
テム・イメージなどの新しい機能を導入するように変更
することは容易な努力ではない。
ャに組み込もうとすることは、典型的には、オペレーテ
ィング・システム及びアプリケーション・プログラムの
大幅な書き直しと、スクラッチから開発された新しいハ
ードウェアを要する。しかし、ＶＭ、ＶＳＥ、ｌＸ３７
０なとのオペレーティング・システムの書き直しは、ま
さに途方もない作業であって、膨大な数のプログラマと
、和尚の期間を要するというのが多数の者が考えるとこ
ろである。ＩＢＭ Ｓ／３７０またはＭＶＳなどの複
雑なオペレーティング・システムが成熟するには通常５
年以上かかる。現時点まで、大抵のシステム故障は、オ
ペレーティング・システｔ８・エラーの結果である。ま
ブこ、ユーザーがオペレーティング・システムの使用に
収益全見出すようｔこなるには多くの年月を要する。不
幸にも、あるオペレーティング・システムが一旦成熟し
大きいユーザー・ベースを形成してしまうと、そのコー
ドを、フォールト・トレランス、動的再構成、単一シス
テム・イメージなどの新しい機能を導入するように変更
することは容易な努力ではない。
成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受は入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ペースを決して形成すること
が出来ないかもじれず、はとんどの問題が解決される前
に多年のフィールドでの使用を経ることになろう。
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受は入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ペースを決して形成すること
が出来ないかもじれず、はとんどの問題が解決される前
に多年のフィールドでの使用を経ることになろう。
従って、本発明は、オペレーティング・システムをあま
り書き直すことなく、通常非フォールト・トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム７８８の１つのモデルが、ＩＢＭ Ｓ／
３７０の１つのモデルに接続される。
り書き直すことなく、通常非フォールト・トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム７８８の１つのモデルが、ＩＢＭ Ｓ／
３７０の１つのモデルに接続される。
異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８■などのある種の通信コードを使用するこ
とを通じての方法がある。通常、ネッ１−ワーク中の端
点コンピュータの間のデータ通信を達成するためには、
それらの端点がめいめい、交換されるべきデータに対す
るサービスの一貫したセットを理解し適用することが必
要である。
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８■などのある種の通信コードを使用するこ
とを通じての方法がある。通常、ネッ１−ワーク中の端
点コンピュータの間のデータ通信を達成するためには、
それらの端点がめいめい、交換されるべきデータに対す
るサービスの一貫したセットを理解し適用することが必
要である。
それらの設計上の複雑さを低減するために、はとんどの
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。
層の数、各層の名称、及び各層の機能は、ネットワーク
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやりとりする。この会話で使用される規則と会話は
、層ｎプロトコルとして集合的に知られている。異なる
マシン上の対応層を有するエンティティは、対等（ｐｅ
ｅｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信すると言われるのがこの対等プロセスである。
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやりとりする。この会話で使用される規則と会話は
、層ｎプロトコルとして集合的に知られている。異なる
マシン上の対応層を有するエンティティは、対等（ｐｅ
ｅｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信すると言われるのがこの対等プロセスである。
実際上、１つのマシン上の層ｎから別のマシンの層ｎに
直接転送されるデータはない（＠下位まブこは物理層の
場合は例外）。すなわち、異なるまたは相違するシステ
ム上で動作するアプリケーション・プログラムの直接的
結合はあり得ない。
直接転送されるデータはない（＠下位まブこは物理層の
場合は例外）。すなわち、異なるまたは相違するシステ
ム上で動作するアプリケーション・プログラムの直接的
結合はあり得ない。
そうではなくて、各層は、最下位層に達するまでデータ
及び制御情報をその直ぐ下の層に渡すのである。最下位
層では、より上位の層によって使用される仮想通信とは
対照的に、別のマシンとの物理的通信が存在する。
及び制御情報をその直ぐ下の層に渡すのである。最下位
層では、より上位の層によって使用される仮想通信とは
対照的に、別のマシンとの物理的通信が存在する。
これらのサービスのセットの定義は上述の複数の異なる
ネットワーク中に存在し、よＶ）最近は、異なるベンダ
からのシステムの相互接続を容易ならしめるだめのプロ
１〜フルの提供に興味が集まっている。これらのプロ）
・フルの開発の１つの構成として、ＩＳＯの７層０３Ｉ
（解放システム相互接続）モデルによって定義される枠
組みがある。
ネットワーク中に存在し、よＶ）最近は、異なるベンダ
からのシステムの相互接続を容易ならしめるだめのプロ
１〜フルの提供に興味が集まっている。これらのプロ）
・フルの開発の１つの構成として、ＩＳＯの７層０３Ｉ
（解放システム相互接続）モデルによって定義される枠
組みがある。
このモデルの各層は、その下の層からサービスを要求し
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく適
用することができるようしこ良好に定義されている。こ
れは、異なるベンダの装置の相互接続を可能ならしめる
ということである。あるノード内の層から層へのサービ
スの実現は、その実現構成に特有であり、あるステーシ
ョン内で与えられたサービスに基づきベンダ差別化を可
能ならしめる。
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく適
用することができるようしこ良好に定義されている。こ
れは、異なるベンダの装置の相互接続を可能ならしめる
ということである。あるノード内の層から層へのサービ
スの実現は、その実現構成に特有であり、あるステーシ
ョン内で与えられたサービスに基づきベンダ差別化を可
能ならしめる。
そのようなプロ１〜フルの構造化されｌ゛ニセツト実現
する全体の目的は、データの端点から端点への転送を実
現することにある、ということに留意することは重要で
ある。０８丁モデル内の主な区分けは、ユーザー・ノー
ドが、ソース側アプリケーション・プログラムから受信
側アプリケーション・プログラムへのデータの引き渡し
に関与していると考えてみるならよりよく理解されよう
。このデータを引き渡すために、Ｏ３Ｉプロ１〜コルは
、各レベルのデータにｍきかけ、ネットワークに対して
フレームを供給する。それらのフレームは次に、ビット
のセットとして物理媒体に与えられ、それはその物理媒
体を通じて伝送される。それらは次に、受取りステーシ
ョン側のアプリケーション・プログラムにデータを提供
するために、逆の手続を受ける。
する全体の目的は、データの端点から端点への転送を実
現することにある、ということに留意することは重要で
ある。０８丁モデル内の主な区分けは、ユーザー・ノー
ドが、ソース側アプリケーション・プログラムから受信
側アプリケーション・プログラムへのデータの引き渡し
に関与していると考えてみるならよりよく理解されよう
。このデータを引き渡すために、Ｏ３Ｉプロ１〜コルは
、各レベルのデータにｍきかけ、ネットワークに対して
フレームを供給する。それらのフレームは次に、ビット
のセットとして物理媒体に与えられ、それはその物理媒
体を通じて伝送される。それらは次に、受取りステーシ
ョン側のアプリケーション・プログラムにデータを提供
するために、逆の手続を受ける。
異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
） またはＯ３■なとのある種の通信コードを使用する
ことを通じての方法がある。第３図は、ローカル・エリ
ア・ネットワーク（Ｌ Ａ Ｎ ）による２つのコンピ
ュータ・システムの標準的な相互接続を示すものである
。特に、ＩＢＭ システム／８８アーキテクチヤに接
続されたＩＢＭ Ｓ／３７０アーキテクチヤが示され
ている。ここで、めいめいの場合、アプリケーション・
プログラムが、プロセッサを制御しＩ１０チャネルまた
４ｄバスにアクセスするために、オペレーティング・シ
ステムとのインターフェースを通じて動作することが見
て取れよう。各アーキテクチャ装置は、データを交換す
るための通信コントローラをもっている。通信するため
には、データが対応するアプリケーション・プログラム
の間で交換されることを可能ならしめるように多層プロ
１〜コルを利用しなくてはならない。
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
） またはＯ３■なとのある種の通信コードを使用する
ことを通じての方法がある。第３図は、ローカル・エリ
ア・ネットワーク（Ｌ Ａ Ｎ ）による２つのコンピ
ュータ・システムの標準的な相互接続を示すものである
。特に、ＩＢＭ システム／８８アーキテクチヤに接
続されたＩＢＭ Ｓ／３７０アーキテクチヤが示され
ている。ここで、めいめいの場合、アプリケーション・
プログラムが、プロセッサを制御しＩ１０チャネルまた
４ｄバスにアクセスするために、オペレーティング・シ
ステムとのインターフェースを通じて動作することが見
て取れよう。各アーキテクチャ装置は、データを交換す
るための通信コントローラをもっている。通信するため
には、データが対応するアプリケーション・プログラム
の間で交換されることを可能ならしめるように多層プロ
１〜コルを利用しなくてはならない。
データを交換するための別の方法として、コプロセッサ
がシステム・バス上にあってシステム・バスを調停し、
そのＩｌｏをホスト・プロセッサとして使用するような
、コプロセッサもこよる方法がある。このコプロセッサ
による方法の欠点は、同種でない（相違する）ホストＩ
１０をサポー１〜するために必要なコードの書き直しの
量である。別の欠点として、コプロセッサとホスト・オ
ペレーティング・システムの間で切り換えを行うために
ユーザーが両方のシステム・アーキテクチャに慣れ親し
まなくてはならず、すなわちユーザー・フレンドリでな
い環境である、ということがある。
がシステム・バス上にあってシステム・バスを調停し、
そのＩｌｏをホスト・プロセッサとして使用するような
、コプロセッサもこよる方法がある。このコプロセッサ
による方法の欠点は、同種でない（相違する）ホストＩ
１０をサポー１〜するために必要なコードの書き直しの
量である。別の欠点として、コプロセッサとホスト・オ
ペレーティング・システムの間で切り換えを行うために
ユーザーが両方のシステム・アーキテクチャに慣れ親し
まなくてはならず、すなわちユーザー・フレンドリでな
い環境である、ということがある。
従来技術のフォール）・・１〜レラント・コンビコータ
・システムは、処理装置と、ランダム・アクセス・メモ
リ装置と、周辺制御装置と、幾つかのモジュール単位間
のすべての情張転送を与える単一バス構造を含むプロセ
ッサ・モジュールを有する。各プロセッサ・モジュール
内のシステム・バス構造は、重複相手（ｄｕｐｌｉｃａ
ｔｅ ｐａｒｔｎｅｒ）バスを有し、プロセッサ・モジ
ュール内の各機能ユニッ１〜もまた重複相手ユニッ１−
をもつ。このバス構造は、モジュールのユニットに対す
る動作電力と、主クロックがらのシステム・タイミング
信号を与える。
・システムは、処理装置と、ランダム・アクセス・メモ
リ装置と、周辺制御装置と、幾つかのモジュール単位間
のすべての情張転送を与える単一バス構造を含むプロセ
ッサ・モジュールを有する。各プロセッサ・モジュール
内のシステム・バス構造は、重複相手（ｄｕｐｌｉｃａ
ｔｅ ｐａｒｔｎｅｒ）バスを有し、プロセッサ・モジ
ュール内の各機能ユニッ１〜もまた重複相手ユニッ１−
をもつ。このバス構造は、モジュールのユニットに対す
る動作電力と、主クロックがらのシステム・タイミング
信号を与える。
第２図は、機能ブロック図の形式でプロセッサ・モジュ
ールのプロセッサ・ユニットの構造を示すものである。
ールのプロセッサ・ユニットの構造を示すものである。
共通の交換カート上に取り付けられ同期して同一の動作
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するブニめの比較を行うこ
とができる。
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するブニめの比較を行うこ
とができる。
各カードは通常、同一の構造の、相手となる冗長ユニッ
）・をもっ。
）・をもっ。
このコンピュータ・システムは、全体のプロセッサ・モ
ジコール内の各機能ユニットのレベルで故障検出を行う
。エラー検出器は、各ユニッｌ〜内のハードウェア動作
を監視し、ユニット間の情報転送をチエツクする。エラ
ーの検出によって、プロセッサ・モジュールがそのエラ
ーを引き起こしたユニットを分離し、そのユニットが別
のユニットに情報を伝送するのを禁止し、モジュールは
、その故障ユニットの相手側のユニットを使用すること
によって動作を継続する。
ジコール内の各機能ユニットのレベルで故障検出を行う
。エラー検出器は、各ユニッｌ〜内のハードウェア動作
を監視し、ユニット間の情報転送をチエツクする。エラ
ーの検出によって、プロセッサ・モジュールがそのエラ
ーを引き起こしたユニットを分離し、そのユニットが別
のユニットに情報を伝送するのを禁止し、モジュールは
、その故障ユニットの相手側のユニットを使用すること
によって動作を継続する。
どれかのユニットで故障が検出されると、そのユニット
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状態（ｏｆｆ−ｌｉ
ｎｅ）に置かれる。この今や切りはなされたユニットの
相手は動作を継続し、以てモジュール全体が動作を継続
するのを可能ならしめる。ユーザーは、その切りはなさ
れたユニットにサービスする保守要求の表示を除けば、
そのような故障検出及び切り放し状況への転移に気付く
ことはめったにない。このカード配置は、除去及び交換
を容易ならしめる。
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状態（ｏｆｆ−ｌｉ
ｎｅ）に置かれる。この今や切りはなされたユニットの
相手は動作を継続し、以てモジュール全体が動作を継続
するのを可能ならしめる。ユーザーは、その切りはなさ
れたユニットにサービスする保守要求の表示を除けば、
そのような故障検出及び切り放し状況への転移に気付く
ことはめったにない。このカード配置は、除去及び交換
を容易ならしめる。
メモリ・ユニットにはまた、システム・バスをチエツク
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストシ、そのバス構造上のデータ
信号をテストするパリティ°チエッカをもつ。どのバス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジコールの他のユニット乞こ、非故障バス乙このみ従う
ように通知する。プロセッサ・モジコールの電源ユニッ
トは、２つの電源を使用し、そのめいめいが、組となっ
た対のユニットのうちの１つのユニットに対してのみ電
力を与える。そして、障害供給電圧が検出されると、そ
れによって影響を受けるユニットからバス構造に至るす
べての出力線がアース電位にクランプされ、以て電力の
障害がバス構造に対する障害情報の伝送を引き起こすの
を防止する。
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストシ、そのバス構造上のデータ
信号をテストするパリティ°チエッカをもつ。どのバス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジコールの他のユニット乞こ、非故障バス乙このみ従う
ように通知する。プロセッサ・モジコールの電源ユニッ
トは、２つの電源を使用し、そのめいめいが、組となっ
た対のユニットのうちの１つのユニットに対してのみ電
力を与える。そして、障害供給電圧が検出されると、そ
れによって影響を受けるユニットからバス構造に至るす
べての出力線がアース電位にクランプされ、以て電力の
障害がバス構造に対する障害情報の伝送を引き起こすの
を防止する。
第１図は、機能ブロック図の形式で、データの直接交換
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセツサと対Ｓ／８８プロセツ
サの相互接続を示す図である。従来技術のＳ／８８構造
（第４図）に対する類似性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの両方の手段による独特の相互接続である。
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセツサと対Ｓ／８８プロセツ
サの相互接続を示す図である。従来技術のＳ／８８構造
（第４図）に対する類似性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの両方の手段による独特の相互接続である。
このとき、Ｓ／３７０プロセツサが、Ｓ／８８タイプ比
較論理以外に記憶制御論理及びバス・インターフェース
にも接続されていることが見て取れよう。後述するが、
その比較論理は、Ｓ／８８プロセツサの比較論理と同様
に機能する。さらに、Ｓ／３７０プロセツサはシステム
・バスを介して対応するＳ／８８プロセツサに直接接続
されている。Ｓ／８８プロセツサの場合と同様に、Ｓ／
３７０プロセツサは対に接続され、その灯心も、フィー
ルド交換可能で、ホットプラグ可能な回路カード上に取
り付けられるように意図されている。いくつかのドライ
バの相互接続の詳細は、後で詳細に説明する。
較論理以外に記憶制御論理及びバス・インターフェース
にも接続されていることが見て取れよう。後述するが、
その比較論理は、Ｓ／８８プロセツサの比較論理と同様
に機能する。さらに、Ｓ／３７０プロセツサはシステム
・バスを介して対応するＳ／８８プロセツサに直接接続
されている。Ｓ／８８プロセツサの場合と同様に、Ｓ／
３７０プロセツサは対に接続され、その灯心も、フィー
ルド交換可能で、ホットプラグ可能な回路カード上に取
り付けられるように意図されている。いくつかのドライ
バの相互接続の詳細は、後で詳細に説明する。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセッサをヰ目互接続す
る。これらは、対応するＳ／８８プロセツサ、Ｉ１０装
置及び主記憶に接続され、それらはすべて、Ｓ／８８オ
ペレーテイング・システムの制御の下で同一のＳ／８８
命令を同時に実行する。また、後述するが、Ｓ／８８プ
ロセツサが結合されていない間にＳ／３７０プロセツサ
からのＳ／３７０ Ｉ１０コマンド及びデータをＳ／
８８プロセツサに渡し、Ｓ／８８プロセツサがＩ１０装
置及び主記憶に再結合されたときに後でＳ／８８プロセ
ツサによって処理するためにＳ／８８によって使用可能
な形式にそのコマンド及びデータを変換するために、Ｓ
／８８プロセツサをそのＩ１０装置及び記憶がら非同期
的に切り放すための手段も含まれている。
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセッサをヰ目互接続す
る。これらは、対応するＳ／８８プロセツサ、Ｉ１０装
置及び主記憶に接続され、それらはすべて、Ｓ／８８オ
ペレーテイング・システムの制御の下で同一のＳ／８８
命令を同時に実行する。また、後述するが、Ｓ／８８プ
ロセツサが結合されていない間にＳ／３７０プロセツサ
からのＳ／３７０ Ｉ１０コマンド及びデータをＳ／
８８プロセツサに渡し、Ｓ／８８プロセツサがＩ１０装
置及び主記憶に再結合されたときに後でＳ／８８プロセ
ツサによって処理するためにＳ／８８によって使用可能
な形式にそのコマンド及びデータを変換するために、Ｓ
／８８プロセツサをそのＩ１０装置及び記憶がら非同期
的に切り放すための手段も含まれている。
Ｅ２．フォール１〜・トレラント環境において通常非フ
ォールト・トレラントであるプロセッサ舎動作させるこ
と 前記にリストしたフォールト・トリラン１〜機能は、１
つのＳ／３７０オペレーテイング・システムの制御の下
で同一のＳ／３７０命令を同時に実行する第１の対とし
てＳ／３７０プロセツサなどの通常非フォールト・トレ
ラントであるプロセッサを結合することによって好適な
実施例で達成される。また、一方または両方のプロセッ
サ中のエラーを瞬間的に検出するために、一方のプロセ
ッサ中のさまざまな信号の状態を他方のプロセッサ中の
それらと比較するための手段も設けられている。
ォールト・トレラントであるプロセッサ舎動作させるこ
と 前記にリストしたフォールト・トリラン１〜機能は、１
つのＳ／３７０オペレーテイング・システムの制御の下
で同一のＳ／３７０命令を同時に実行する第１の対とし
てＳ／３７０プロセツサなどの通常非フォールト・トレ
ラントであるプロセッサを結合することによって好適な
実施例で達成される。また、一方または両方のプロセッ
サ中のエラーを瞬間的に検出するために、一方のプロセ
ッサ中のさまざまな信号の状態を他方のプロセッサ中の
それらと比較するための手段も設けられている。
さらに、第１の対と同時に同一のＳ／３７０命令を実行
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセツサが設け
られている。各Ｓ／３７０プロセツサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８ Ｉ１０装置
と、Ｓ／８８主記憶をもつＳ／８８データ処理システム
などのフォールト・トレラント・システムの個別のＳ／
８８プロセツサに結合されている。各Ｓ／８８プロセツ
サは、それを１１０装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセツサが設け
られている。各Ｓ／３７０プロセツサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８ Ｉ１０装置
と、Ｓ／８８主記憶をもつＳ／８８データ処理システム
などのフォールト・トレラント・システムの個別のＳ／
８８プロセツサに結合されている。各Ｓ／８８プロセツ
サは、それを１１０装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。
個別のＳ／３７０及びＳ／８８プロセツサはそれぞれ、
バス制御ユニットを含む手段によってそのプロセッサ・
バスを互いに接続されてなる。各パス制御ユニツｌ−＋
１；ｌ、個別のＳ／８８プロセツサをそれの関連ハード
ウェアから非同期的に切′ｔつ放し、（１）Ｓ／３７０
プロセツサからのＳ／３７０コマンド及びデータをＳ／
８８プロセツサに転送しく２）そのＳ／３７０コマンド
及びデータを、Ｓ／８８プロセツサによって実行可能な
コマンド及び使用可能なデータに変換するため乙こＳ／
８８プロセツサをバス制御ユニットに結合するために、
個々のＳ／８８プロセツサ上で走るアプリケーション・
プログラムと対話する手段を含む。
バス制御ユニットを含む手段によってそのプロセッサ・
バスを互いに接続されてなる。各パス制御ユニツｌ−＋
１；ｌ、個別のＳ／８８プロセツサをそれの関連ハード
ウェアから非同期的に切′ｔつ放し、（１）Ｓ／３７０
プロセツサからのＳ／３７０コマンド及びデータをＳ／
８８プロセツサに転送しく２）そのＳ／３７０コマンド
及びデータを、Ｓ／８８プロセツサによって実行可能な
コマンド及び使用可能なデータに変換するため乙こＳ／
８８プロセツサをバス制御ユニットに結合するために、
個々のＳ／８８プロセツサ上で走るアプリケーション・
プログラムと対話する手段を含む。
Ｓ／８８データ処理システム（ｊその後、Ｓ／８８オペ
レーテイング・システムの制御の下でそのコマンド及び
データを処理する。Ｓ／８８データ処理システムはまた
、Ｓ／３７０プロセツサ対のどちらか１つ、または個々
のＳ／８８プロセッサ結合対におけるエラー信号に応答
し、その結合対をサービスから除去して他方のＳ／３７
０及びＳ／８８対によってフォールト・トレラント動作
の継続を可能ならしめる。この構成により、Ｓ／３７０
プログラムは、＜１／○動作のためのＳ／８８システム
の援助により）、Ｓ／３７０及びＳ／８８オペレーテイ
ング・システムにあまり変更を刃口えることなくＳ／８
８の有利な機能を以てフォールト・トレラント （ＦＴ
）環境でＳ／３７０プロセツサによって実行される。
レーテイング・システムの制御の下でそのコマンド及び
データを処理する。Ｓ／８８データ処理システムはまた
、Ｓ／３７０プロセツサ対のどちらか１つ、または個々
のＳ／８８プロセッサ結合対におけるエラー信号に応答
し、その結合対をサービスから除去して他方のＳ／３７
０及びＳ／８８対によってフォールト・トレラント動作
の継続を可能ならしめる。この構成により、Ｓ／３７０
プログラムは、＜１／○動作のためのＳ／８８システム
の援助により）、Ｓ／３７０及びＳ／８８オペレーテイ
ング・システムにあまり変更を刃口えることなくＳ／８
８の有利な機能を以てフォールト・トレラント （ＦＴ
）環境でＳ／３７０プロセツサによって実行される。
さらに、Ｓ／８８プロセツサの記憶管理は、Ｓ／８８主
記憶中の専用領域を、Ｓ／８８オペレーテイング・シス
テムの知識なく重複化されたＳ／３７０プロセツサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセツサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
びＳ／８８パス・インターフェースを介してＳ／８８の
共通バス構造に個別に結合される。
記憶中の専用領域を、Ｓ／８８オペレーテイング・シス
テムの知識なく重複化されたＳ／３７０プロセツサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセツサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
びＳ／８８パス・インターフェースを介してＳ／８８の
共通バス構造に個別に結合される。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０バー１にウェア中でフォール１〜・ト
レランスを実現するブこめの方法と手段を提供する。そ
して、フォールト・トレランスをサボーｌ−するように
プロセッサをカスタム設計することなく、完全なＳ／３
７０ ＣＰＵハードウェア冗長性及び同期が与えられ
る。Ｓ／３７０オペレーテイング・システム及びフォー
ル１〜・１〜レラント・オペレーティング・システム（
どちらも仮想メモリ・システ１８である）は、どちらの
オペレーティング・システムをもあまり書き直す必要な
く同時に走る。この好適な実施例においては、対等プロ
セッサ対の間にはハードウェア／マイクロコード・イン
ターフェースが与えられ、各プロセッサは異なるオペレ
ーティング・システムを実行する。一方のプロセッサは
、ＪＢＭオペレーティング・システム（例えばＶＭ、Ｖ
ＳＥ、ｌＸ３７０など）を実行する、マイクロコード制
御されるＩＢＭ、 Ｓ／３７０エンジンであり、好適
な実施例の第２のプロセッサは、Ｓ／、８８ＶＯＳ（仮
想オペレーティング・システム）を実行する、ハードウ
ェア・フォール１−・）−レラント環境を制御すること
のできるオペレーティング・システム（例えばＩＢＭシ
ステム７８８）を実行するハードウェア・フォールト・
トレラント・エンジンである。
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０バー１にウェア中でフォール１〜・ト
レランスを実現するブこめの方法と手段を提供する。そ
して、フォールト・トレランスをサボーｌ−するように
プロセッサをカスタム設計することなく、完全なＳ／３
７０ ＣＰＵハードウェア冗長性及び同期が与えられ
る。Ｓ／３７０オペレーテイング・システム及びフォー
ル１〜・１〜レラント・オペレーティング・システム（
どちらも仮想メモリ・システ１８である）は、どちらの
オペレーティング・システムをもあまり書き直す必要な
く同時に走る。この好適な実施例においては、対等プロ
セッサ対の間にはハードウェア／マイクロコード・イン
ターフェースが与えられ、各プロセッサは異なるオペレ
ーティング・システムを実行する。一方のプロセッサは
、ＪＢＭオペレーティング・システム（例えばＶＭ、Ｖ
ＳＥ、ｌＸ３７０など）を実行する、マイクロコード制
御されるＩＢＭ、 Ｓ／３７０エンジンであり、好適
な実施例の第２のプロセッサは、Ｓ／、８８ＶＯＳ（仮
想オペレーティング・システム）を実行する、ハードウ
ェア・フォール１−・）−レラント環境を制御すること
のできるオペレーティング・システム（例えばＩＢＭシ
ステム７８８）を実行するハードウェア・フォールト・
トレラント・エンジンである。
プロセッサ対の間のハードウェア／マイクロコード・イ
ンターフェースは、その２つのオペレーティング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資源（メモリ、システム・
バス、ディスクＩ１０、テープ、通信Ｉ１０端末、電源
及び筐体）は、各オペレーティング・システムがそのシ
ステム機能の部分を処理する間に互いに独立に作用する
。尚、メモリという用語と記憶という用語は、ここでは
同じように使用される。ＦＴプロセッサとオペレーティ
ング・システムは、エラー検出／分離及び回復と、動的
再構成と、■１０動作を管理する。非フォールト・トレ
ラン１〜（ＮＦＴ）プロセッサは、ＦＴプロセッサを意
識することなく本来の命令を実行する。ＦＴプロ＝３１ セッサは、ＮＦＴプロセッサには、多重Ｉ１０チャネル
のように見える。
ンターフェースは、その２つのオペレーティング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資源（メモリ、システム・
バス、ディスクＩ１０、テープ、通信Ｉ１０端末、電源
及び筐体）は、各オペレーティング・システムがそのシ
ステム機能の部分を処理する間に互いに独立に作用する
。尚、メモリという用語と記憶という用語は、ここでは
同じように使用される。ＦＴプロセッサとオペレーティ
ング・システムは、エラー検出／分離及び回復と、動的
再構成と、■１０動作を管理する。非フォールト・トレ
ラン１〜（ＮＦＴ）プロセッサは、ＦＴプロセッサを意
識することなく本来の命令を実行する。ＦＴプロ＝３１ セッサは、ＮＦＴプロセッサには、多重Ｉ１０チャネル
のように見える。
ハードウェア／マイクロコード・インターフェースは、
両方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、Ｆ′丁プロセッサのメモリ割り振
りテーブルからの連続的な記憶ブロックが割当てられる
。、ＮＦＴプロセッサの動的アドレス変換機能は、ＦＴ
プロセッサによって割り振られた記憶のブロックを制御
する。ＮＦＴプロセッサは、オフセラ１〜・レジスタの
使用を通じて、そのメモリがアドレス・ゼロでスタート
することを認識する。そして、ＮＦＴプロセッサをその
記憶境界に維持するため乙こ限界チエツクが実行される
。ＦＴプロセッサは、ＮＦＴ ｉｅ憶及びＮ ＩＦ’
Ｔアドレス空間の内及び外のデータのＤＭＡ、 Ｉ１
０ブロックにアクセスすることができるが、ＮＦＴプロ
セッサは、その割当てられたアドレス空間の外の記憶に
アクセスすることは禁止されている。ＮＦ前記憶サイズ
は、構成テーブルを変更することによって変えることが
できる。
両方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、Ｆ′丁プロセッサのメモリ割り振
りテーブルからの連続的な記憶ブロックが割当てられる
。、ＮＦＴプロセッサの動的アドレス変換機能は、ＦＴ
プロセッサによって割り振られた記憶のブロックを制御
する。ＮＦＴプロセッサは、オフセラ１〜・レジスタの
使用を通じて、そのメモリがアドレス・ゼロでスタート
することを認識する。そして、ＮＦＴプロセッサをその
記憶境界に維持するため乙こ限界チエツクが実行される
。ＦＴプロセッサは、ＮＦＴ ｉｅ憶及びＮ ＩＦ’
Ｔアドレス空間の内及び外のデータのＤＭＡ、 Ｉ１
０ブロックにアクセスすることができるが、ＮＦＴプロ
セッサは、その割当てられたアドレス空間の外の記憶に
アクセスすることは禁止されている。ＮＦ前記憶サイズ
は、構成テーブルを変更することによって変えることが
できる。
Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
−船釣に、バスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善されブこ「−切り放し」機能は、一
方のプロセッサをバスまたはチャネルに接続することな
く、まブニバスの占有権を巡って調停することなく、２
つの異なるプロセッサが互いに通信することが可能とな
る。それらのプロセッサは、オペレーティング・システ
ムをあまり変更することなく、デバイス−ドライバを追
加する必要なく、通信する。本発明の機能は、２つの相
違するプロセッサが組み合わされた時、たとえめいめい
のプロセッサが自分本来のオペレーティング・システム
を実行していても、ユーザーには単一のシステムのイメ
ージを与える。
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
−船釣に、バスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善されブこ「−切り放し」機能は、一
方のプロセッサをバスまたはチャネルに接続することな
く、まブニバスの占有権を巡って調停することなく、２
つの異なるプロセッサが互いに通信することが可能とな
る。それらのプロセッサは、オペレーティング・システ
ムをあまり変更することなく、デバイス−ドライバを追
加する必要なく、通信する。本発明の機能は、２つの相
違するプロセッサが組み合わされた時、たとえめいめい
のプロセッサが自分本来のオペレーティング・システム
を実行していても、ユーザーには単一のシステムのイメ
ージを与える。
この機能は、より最近になって開発されたオペレーティ
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア）を
結合して新しい第３のシステムを形成する。この分野の
邑業者には、この好適な実施例がＳ／８８システムに結
合されたＳ／３７０システムを示しているけれども、任
意の２つの異なるシステムを結合することができること
を理解するであろう。この慨念の設計基準は、信頼性を
維持するために成熟したオペレーティング・システムに
はほとんどあるいは全く変更を加えないこと、及びコー
ドの開発期間のためより最近になって開発されたオペレ
ーティング・システムに対するインバクｌ−が最初であ
ることである。
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア）を
結合して新しい第３のシステムを形成する。この分野の
邑業者には、この好適な実施例がＳ／８８システムに結
合されたＳ／３７０システムを示しているけれども、任
意の２つの異なるシステムを結合することができること
を理解するであろう。この慨念の設計基準は、信頼性を
維持するために成熟したオペレーティング・システムに
はほとんどあるいは全く変更を加えないこと、及びコー
ドの開発期間のためより最近になって開発されたオペレ
ーティング・システムに対するインバクｌ−が最初であ
ることである。
この機能は、２つの相違するオペレーティング・システ
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
（ＤＭＡＣ）として機能するシステムの間の結合論理を
必要とする。この機能の主要な目的は、フォールト・１
〜レラント・プロセッサ（例えば好適な実施例でζ４ｓ
／８８）中で走りフォールト・トレラント・オペレーテ
ィング・システム上にあるアプリケーション・プログラ
ムに、異種プロセッサ（例えば好適な実施例ではＳ／３
７０）及びそのオペレーティング・システムがらデータ
及びコマンドを獲得する方法を与えることにある。侵入
（すなわち、監視プログラム対ユーザー状態、メモリ・
マツプ・チェツキングなど）を防止するために、どのプ
ロセッサにもハードウェアとソフトウェアの両方の防止
機構が存在する。典型的には、オペレーティング・シス
テムは、割り込み、ＤＭＡチャネル、Ｉ１０装置及びコ
ン１〜ローラなどのすべてのシステム資源を制御する傾
向がある。それゆえ、異なＧ る２つのアーキテクチャを結合し、この機能を徹底的に
設計してしまうことなくこれらのマシンの間でコマンド
及びデータを転送することを、多くの人々は、膨大な作
業であり、現実的でないと考えている。
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
（ＤＭＡＣ）として機能するシステムの間の結合論理を
必要とする。この機能の主要な目的は、フォールト・１
〜レラント・プロセッサ（例えば好適な実施例でζ４ｓ
／８８）中で走りフォールト・トレラント・オペレーテ
ィング・システム上にあるアプリケーション・プログラ
ムに、異種プロセッサ（例えば好適な実施例ではＳ／３
７０）及びそのオペレーティング・システムがらデータ
及びコマンドを獲得する方法を与えることにある。侵入
（すなわち、監視プログラム対ユーザー状態、メモリ・
マツプ・チェツキングなど）を防止するために、どのプ
ロセッサにもハードウェアとソフトウェアの両方の防止
機構が存在する。典型的には、オペレーティング・シス
テムは、割り込み、ＤＭＡチャネル、Ｉ１０装置及びコ
ン１〜ローラなどのすべてのシステム資源を制御する傾
向がある。それゆえ、異なＧ る２つのアーキテクチャを結合し、この機能を徹底的に
設計してしまうことなくこれらのマシンの間でコマンド
及びデータを転送することを、多くの人々は、膨大な作
業であり、現実的でないと考えている。
第２図は、この好適な実施例の環境でＳ／８８プロセツ
サに結合されたＳ／３７０プロセツサを図式的に示して
いる。第１図に示すＳ／３７０プロセツサと対照的に、
メモリはＳ／８８バス・インターフェース論理によって
置き換えられ、Ｓ／３７０チヤネル・プロセッサは、バ
ス・アダプタ及びバス制御ユニットにまって置き換えら
れている。注目すべきであるのは、２重の破線で示すＳ
／３７０バヌ制御ユニツトとＳ／８８プロセツサの間の
相互接続である。
サに結合されたＳ／３７０プロセツサを図式的に示して
いる。第１図に示すＳ／３７０プロセツサと対照的に、
メモリはＳ／８８バス・インターフェース論理によって
置き換えられ、Ｓ／３７０チヤネル・プロセッサは、バ
ス・アダプタ及びバス制御ユニットにまって置き換えら
れている。注目すべきであるのは、２重の破線で示すＳ
／３７０バヌ制御ユニツトとＳ／８８プロセツサの間の
相互接続である。
この特徴は、プロセッサ結合論理を、大抵の装置が接続
されるシステム・バスまたはチャネルではなく、Ｓ／８
８フォール１−・トレラント・プロセッサの仮想アドレ
ス・バス、データ・バス、制御バス及び割り込みバス構
造に接続することにある。有効アドレスがフォールト・
トレラント・プロセッサの仮想アドレス・バス上にある
ことを示すストローブ線は、アドレス信号が活動化され
た後の数ナノ秒活動化される。バス・アダプタ及びバス
制御ユニットをもつ結合論理は、ストローブ信号があら
れれる前にＳ／８８アプリケーシヨン・プログラムによ
って、予め選択されブこアドレス範囲が提供されている
かどうかを決定する。もしこのアドレス範囲が検出され
たなら、アドレス・ストローブ信号は、フォール１〜・
トレラン１〜・プロセッサ・ハードウェアへ行くことを
ブロックされる。この信号がブロックされることは、フ
ォールト・トレラント・ハードウェア及びオペレーティ
ング・システムが、マシン・サイクルが生じたことを知
るのを防止する。このハードウェア中のフォールト・ト
レラント・チエツク論理は、このサイクルの間に分離さ
れ、この期間に起こったいかなる活動をも完全に見逃す
ことになる。そして、そのプロセッサ・バス上のすべて
のキャッシユ、仮想アドレス・マツピング論理及び浮動
小数点プロセッサは、マシン・サイクルが発生しブニこ
とを認識しないことになる。ずなわち、ずべてのＳ／８
８ＣＰＵ機能は「凍結コされ、Ｓ／８８プロセツサによ
るアドレス・ストローブ信号の確認を待つ。
されるシステム・バスまたはチャネルではなく、Ｓ／８
８フォール１−・トレラント・プロセッサの仮想アドレ
ス・バス、データ・バス、制御バス及び割り込みバス構
造に接続することにある。有効アドレスがフォールト・
トレラント・プロセッサの仮想アドレス・バス上にある
ことを示すストローブ線は、アドレス信号が活動化され
た後の数ナノ秒活動化される。バス・アダプタ及びバス
制御ユニットをもつ結合論理は、ストローブ信号があら
れれる前にＳ／８８アプリケーシヨン・プログラムによ
って、予め選択されブこアドレス範囲が提供されている
かどうかを決定する。もしこのアドレス範囲が検出され
たなら、アドレス・ストローブ信号は、フォール１〜・
トレラン１〜・プロセッサ・ハードウェアへ行くことを
ブロックされる。この信号がブロックされることは、フ
ォールト・トレラント・ハードウェア及びオペレーティ
ング・システムが、マシン・サイクルが生じたことを知
るのを防止する。このハードウェア中のフォールト・ト
レラント・チエツク論理は、このサイクルの間に分離さ
れ、この期間に起こったいかなる活動をも完全に見逃す
ことになる。そして、そのプロセッサ・バス上のすべて
のキャッシユ、仮想アドレス・マツピング論理及び浮動
小数点プロセッサは、マシン・サイクルが発生しブニこ
とを認識しないことになる。ずなわち、ずべてのＳ／８
８ＣＰＵ機能は「凍結コされ、Ｓ／８８プロセツサによ
るアドレス・ストローブ信号の確認を待つ。
フメールト・１〜レラント・プロセッサ論理からブロッ
クされたアドレス・ストローブ信号は、結合論理に送ら
れる。これによりＳ／８８フオールト・トレラント・プ
ロセッサに、フォールト・トレラント特殊アプリケーシ
ョン・プログラムとそれに接続されたＳ／３７０プロセ
ツサの間のインターフェースである結合論理に対する完
全な制御が与えられる。アドレス・ストローブ信号と仮
想アドレスは、結合論理の要素である論理記憶、レジス
タ及びＤ Ｍ、 Ａ Ｃを選択するために使用される。
クされたアドレス・ストローブ信号は、結合論理に送ら
れる。これによりＳ／８８フオールト・トレラント・プ
ロセッサに、フォールト・トレラント特殊アプリケーシ
ョン・プログラムとそれに接続されたＳ／３７０プロセ
ツサの間のインターフェースである結合論理に対する完
全な制御が与えられる。アドレス・ストローブ信号と仮
想アドレスは、結合論理の要素である論理記憶、レジス
タ及びＤ Ｍ、 Ａ Ｃを選択するために使用される。
第５区は、適切なレベルにあり適切なアドレスに対応し
ていると決定される、Ｓ／３７０バス制御論理からの割
り込みの検出の結果を図式的に示すものである。それゆ
え、その最も広い側面においては、切り放し機構は、そ
の関連ハードウェアからプロセッサを切断し、データを
そのエンティティとともに有効に転送するためにプロセ
ッサを異種エンティティに接続する。
ていると決定される、Ｓ／３７０バス制御論理からの割
り込みの検出の結果を図式的に示すものである。それゆ
え、その最も広い側面においては、切り放し機構は、そ
の関連ハードウェアからプロセッサを切断し、データを
そのエンティティとともに有効に転送するためにプロセ
ッサを異種エンティティに接続する。
結合論理は、入来Ｓ／３７０コマンド全キユーし、Ｓ／
３７０との間で行来するデータを記憶するために使用さ
れる局所記憶をもつ。データ及びコマンドは、結合論理
中の多重ＤＭＡチャネルによって局所記憶へと移動され
る。フォール１−・１〜レラント・アプリケーション・
プログラムは、ＤＭ、 Ａ Ｃを初期化してＤ Ｍ、
Ａ Ｃからの割ト〕込みにサービスし、ＤＭＡＣは、コ
マンドが到来した時またはデータのブロックが送信ある
いは受信された時、アプリケーション・プログラムに通
知する働きを行う。動作を完了するためには、結合論理
は、フォールト・トレラント・プロセッサの両側が同期
状態にあることを保証するために、プロセッサのクロッ
ク端の前に、データ・ストローブ承認線に信号を返さな
くてはならない。
３７０との間で行来するデータを記憶するために使用さ
れる局所記憶をもつ。データ及びコマンドは、結合論理
中の多重ＤＭＡチャネルによって局所記憶へと移動され
る。フォール１−・１〜レラント・アプリケーション・
プログラムは、ＤＭ、 Ａ Ｃを初期化してＤ Ｍ、
Ａ Ｃからの割ト〕込みにサービスし、ＤＭＡＣは、コ
マンドが到来した時またはデータのブロックが送信ある
いは受信された時、アプリケーション・プログラムに通
知する働きを行う。動作を完了するためには、結合論理
は、フォールト・トレラント・プロセッサの両側が同期
状態にあることを保証するために、プロセッサのクロッ
ク端の前に、データ・ストローブ承認線に信号を返さな
くてはならない。
アプリケーション・プログラムは、スター１− Ｉｌｏ
、テストＩ１０などのＳ／３７０タイプのコマントを受
は取る。アプリケーション・プログラムは次に、各Ｓ／
３７０ Ｉ１０コマソドをフォールト・トレラントＩ
１０コマンドに変換して通常のフォールＩ・・１〜レラ
ントＩ１０コマンド・シーケンスを初期化する。
、テストＩ１０などのＳ／３７０タイプのコマントを受
は取る。アプリケーション・プログラムは次に、各Ｓ／
３７０ Ｉ１０コマソドをフォールト・トレラントＩ
１０コマンドに変換して通常のフォールＩ・・１〜レラ
ントＩ１０コマンド・シーケンスを初期化する。
これはオペレーティング・システムの周辺でアプリケー
ション・プログラムに対してデータのブロックを人手す
る新規な方法であると考える。それはまた、通常はオペ
レーティング・システムによって実行される機能である
割り込みをアプリケーションが処理することを可能なら
しめる方法でもある。このアプリケーション・プログラ
ムは、フォール１−・トレラント・プロセッサをその通
常プロセッサ機能からＩ１０コントローラ機能に随意に
切り換えることができ、それは１サイクル・ベースで単
にそれが選択する仮想アドレスによって行なわれる。
ション・プログラムに対してデータのブロックを人手す
る新規な方法であると考える。それはまた、通常はオペ
レーティング・システムによって実行される機能である
割り込みをアプリケーションが処理することを可能なら
しめる方法でもある。このアプリケーション・プログラ
ムは、フォール１−・トレラント・プロセッサをその通
常プロセッサ機能からＩ１０コントローラ機能に随意に
切り換えることができ、それは１サイクル・ベースで単
にそれが選択する仮想アドレスによって行なわれる。
このように、異種の命令及びメモリ・アドレシング・ア
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的りとアクセスすることを可能ならしめる
ように緊密に結合される。その他方のシステム中の特殊
なコードは、バス上に特殊アドレスを配置することによ
ってハードウェアを介して一方のシステムと通信する。
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的りとアクセスすることを可能ならしめる
ように緊密に結合される。その他方のシステム中の特殊
なコードは、バス上に特殊アドレスを配置することによ
ってハードウェアを介して一方のシステムと通信する。
ハードウェアは、そのアドレスが特殊なものかどうかを
判断する。そしてもしそうなら、ス１〜ローブが別のシ
ステムの回路によって感知されるのをブロックされ、別
のシステムのＣＰＵが特殊なハードウェアと、両方のシ
ステムにアクセス可能なメモリ空間を制御することがで
きるように方向転換される。
判断する。そしてもしそうなら、ス１〜ローブが別のシ
ステムの回路によって感知されるのをブロックされ、別
のシステムのＣＰＵが特殊なハードウェアと、両方のシ
ステムにアクセス可能なメモリ空間を制御することがで
きるように方向転換される。
その他方のシステムは、必要時、初期化及び構成タスク
などのために、一方のシステムを完全に制御することが
できる。その一方のシステムは、いかようにしてもその
他方のシステムを制御することができないが、その他方
のシステムに対して、次のようにしてサービスの要求を
出すことができる。
などのために、一方のシステムを完全に制御することが
できる。その一方のシステムは、いかようにしてもその
他方のシステムを制御することができないが、その他方
のシステムに対して、次のようにしてサービスの要求を
出すことができる。
すなわち、その一方のシステムは、丁１０コマンドまた
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステージし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステージし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
その他方のシステムは、ステージされた情報を含むメモ
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ」二で本来のＩ１０動作を実行するよう
にその他方のシステムの本来のオペレーティング・シス
テムを指令する。このように、上述のすべてのことは両
方のシステムの本来のオペレーティング・システムに対
して完全に透過的であって、両方のシステムの本来のオ
ペレーティング・システムにあまり変更をくわえること
なく起こるのである。
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ」二で本来のＩ１０動作を実行するよう
にその他方のシステムの本来のオペレーティング・シス
テムを指令する。このように、上述のすべてのことは両
方のシステムの本来のオペレーティング・システムに対
して完全に透過的であって、両方のシステムの本来のオ
ペレーティング・システムにあまり変更をくわえること
なく起こるのである。
Ｅ４．オペレーティング・システムに対して透過的なシ
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つくまたはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケーション・プログラムはユーザー状態で
実行し、割り込みなどの機能は監視状態で走る。
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つくまたはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケーション・プログラムはユーザー状態で
実行し、割り込みなどの機能は監視状態で走る。
アプリケーションはＩ１０ポートに接続し、そのポート
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受は取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受は取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。
オペレーティング・システムはすべての割り込みベクタ
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ１０要求を通知する外部割り
込みなどの新しい機能には可屈でない。
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ１０要求を通知する外部割り
込みなどの新しい機能には可屈でない。
好適な実施例のＳ／８８においては、可屈な割り込みベ
クタの大部分乙才実際には未使用であり、これらは、オ
ペレーティング・システムにおいて慣用である「非初期
化」または「疑似」割り込みのための共通エラー・ハン
ドラに対するベクタリングをもたらすためのセットアツ
プである。本発明の好適な実施例は、これらの、さもな
くば未使用であるところのベクタのサブセットを、Ｓ／
３７０結合論理割り込みのための特殊な割り込みハンド
ラに対する適切なベクタと交換する。この変更されたＳ
／８８オペレーテイング・システムは、次に、適所に新
規に構成されたベクタによる使用のために再構Ｑ （ｒ
ｅｂｏｕｎｄ）される。
クタの大部分乙才実際には未使用であり、これらは、オ
ペレーティング・システムにおいて慣用である「非初期
化」または「疑似」割り込みのための共通エラー・ハン
ドラに対するベクタリングをもたらすためのセットアツ
プである。本発明の好適な実施例は、これらの、さもな
くば未使用であるところのベクタのサブセットを、Ｓ／
３７０結合論理割り込みのための特殊な割り込みハンド
ラに対する適切なベクタと交換する。この変更されたＳ
／８８オペレーテイング・システムは、次に、適所に新
規に構成されたベクタによる使用のために再構Ｑ （ｒ
ｅｂｏｕｎｄ）される。
好適な実施例のシステム／８８は、８つの割り込みレベ
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖｅｃｔｏｒ ）を使用する。本発明のこの
実施例乙コ、これらの自動ベクタ・レベルのうちの１つ
、すなわち最高レベルの次のレベルであるレベル６を使
用する。このレベル６は、通常、システム／８８によっ
てＡ／Ｃ電力擾乱割り込みのために使用される。
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖｅｃｔｏｒ ）を使用する。本発明のこの
実施例乙コ、これらの自動ベクタ・レベルのうちの１つ
、すなわち最高レベルの次のレベルであるレベル６を使
用する。このレベル６は、通常、システム／８８によっ
てＡ／Ｃ電力擾乱割り込みのために使用される。
システム／３７０をシステム／８８に結合する論理は、
その割り込み要求ＧＡ／Ｃ電力擾乱の割り込みとＯＲす
ることによってレベル６に対する割り込みを提供する。
その割り込み要求ＧＡ／Ｃ電力擾乱の割り込みとＯＲす
ることによってレベル６に対する割り込みを提供する。
システム初期化の間に、論理割り込みを接合するための
特殊な割り込みハンドラに対する適切なベクタ番号が、
Ｓ／８８オペレーテイング・システムに対して透過的で
あるアプリケーション・プログラムによって、結合論理
中に（例えばＤＭＡＣレジスタ中に）ｌＸｌ］−ドされ
る。
特殊な割り込みハンドラに対する適切なベクタ番号が、
Ｓ／８８オペレーテイング・システムに対して透過的で
あるアプリケーション・プログラムによって、結合論理
中に（例えばＤＭＡＣレジスタ中に）ｌＸｌ］−ドされ
る。
なんらかの割り込みがシステム／８８によって受は取ら
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及びＳ／８８プロセツサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ）サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され透過的な様式で与えられなく
てはならない。このことは、好適な実施例では、レベル
６の割り込みが結合論理によって提供されるときＳ／８
８を（Ａ／Ｃ電力擾乱のための割り込み提供機構を含む
）その関連バー１にウェアから切り放し、Ｓ／３７０−
Ｓ／８８結合論理にＳ／８８プロセツサを結合すること
によって達成される。
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及びＳ／８８プロセツサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ）サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され透過的な様式で与えられなく
てはならない。このことは、好適な実施例では、レベル
６の割り込みが結合論理によって提供されるときＳ／８
８を（Ａ／Ｃ電力擾乱のための割り込み提供機構を含む
）その関連バー１にウェアから切り放し、Ｓ／３７０−
Ｓ／８８結合論理にＳ／８８プロセツサを結合すること
によって達成される。
より詳しくは、Ｓ／８８プロセツサはその出力に機能コ
ートと割り込みレベルを設定し、ＩＡＣｌ〈サイクルの
開始時点でアドレス・ス１−ローブ（ＡＳ）及びデータ
・ストローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ）る
。アドレス・ストローブＬｔ、もし結合論理割り込み提
供信号が活動状態にあるなら、Ａ、 Ｃ電力擾乱割り込
み機構を含むＳ／８８ハードウエアからブロックされ、
適切なベクタ番号を読みだすためにＡＳが結合論理に送
られ、その適切なベクタ番号は、データ・ストローブに
よってＳ／８８プロセツサ中にゲートされる。データ・
ストローブはＳ／８８ハードウエアからブロックされる
ので、マシン・サイクル＜ＩＡＣＫ）は、結合論理割り
込みベクタ番号を取得することに関連してＳ／８８オペ
レーテイング・システムに対して透過的である。
ートと割り込みレベルを設定し、ＩＡＣｌ〈サイクルの
開始時点でアドレス・ス１−ローブ（ＡＳ）及びデータ
・ストローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ）る
。アドレス・ストローブＬｔ、もし結合論理割り込み提
供信号が活動状態にあるなら、Ａ、 Ｃ電力擾乱割り込
み機構を含むＳ／８８ハードウエアからブロックされ、
適切なベクタ番号を読みだすためにＡＳが結合論理に送
られ、その適切なベクタ番号は、データ・ストローブに
よってＳ／８８プロセツサ中にゲートされる。データ・
ストローブはＳ／８８ハードウエアからブロックされる
ので、マシン・サイクル＜ＩＡＣＫ）は、結合論理割り
込みベクタ番号を取得することに関連してＳ／８８オペ
レーテイング・システムに対して透過的である。
もし結合論理割り込み信号がＩＡＣＫサイクルの開始時
点で活動状態でなかったなら、通常のＳ／８８レベル６
割り込みが行なわれることになる。
点で活動状態でなかったなら、通常のＳ／８８レベル６
割り込みが行なわれることになる。
Ｅ５、異なる仮想記憶オペレーティング・システムを実
行する２つまたはそれ以上のプロセッサの間で実記憶全
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコード
、すなわちホットプラギングを介しての記憶ボートの除
去及び挿入と、こわれたデータの瞬間的検出と、もし適
当ならその回復をサポートするためのコードをもたない
異種プロセッサ及びオペレーティング・システムに結合
する。
行する２つまたはそれ以上のプロセッサの間で実記憶全
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコード
、すなわちホットプラギングを介しての記憶ボートの除
去及び挿入と、こわれたデータの瞬間的検出と、もし適
当ならその回復をサポートするためのコードをもたない
異種プロセッサ及びオペレーティング・システムに結合
する。
この機能は、めいめいが異なる仮想オペレーティング・
システムを実行する２つまたはそれ以上のプロセッサが
両方のオペレーティング・システムに対して透過的であ
るような様式で単一の実記憶を共有し、これら複数のプ
ロセッサの間のデータ転送を行うことができるように１
つのプロセッサが、別のプロセッサの記憶にアクセスす
ることができるような手段と方法を提供する。
システムを実行する２つまたはそれ以上のプロセッサが
両方のオペレーティング・システムに対して透過的であ
るような様式で単一の実記憶を共有し、これら複数のプ
ロセッサの間のデータ転送を行うことができるように１
つのプロセッサが、別のプロセッサの記憶にアクセスす
ることができるような手段と方法を提供する。
この機能は、ユーザーには２つに見えるオペレーティン
グ・システム環境を結合して、ユーザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
グ・システム環境を結合して、ユーザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
この発明は、共通システム・バスを介して両方のプロセ
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き直されることはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在し
、あるいは実記憶が共有されていることを知らない。こ
の機能は、第１のオペレーティング・システムの記憶割
り振りキューを検索するために第１のプロセッサ上で走
るアプリケーション・プログラムを使用する。そして、
第２のオペレーティング・システムの必要条件を満足す
るに十分な連続的な記憶空間が見出されると、この記憶
空間は、ポインタを操作することによって、第１のオペ
レーティング・システムの記憶割り振りテーブルから除
去される。第１のオペレーティング・システムは、もし
アプリケーション・プログラムが第１のオペレーティン
グ・システムに記憶を返さないなら、この除去された記
憶の使用権（例えば、再割り振りする能力〉をもつ。
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き直されることはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在し
、あるいは実記憶が共有されていることを知らない。こ
の機能は、第１のオペレーティング・システムの記憶割
り振りキューを検索するために第１のプロセッサ上で走
るアプリケーション・プログラムを使用する。そして、
第２のオペレーティング・システムの必要条件を満足す
るに十分な連続的な記憶空間が見出されると、この記憶
空間は、ポインタを操作することによって、第１のオペ
レーティング・システムの記憶割り振りテーブルから除
去される。第１のオペレーティング・システムは、もし
アプリケーション・プログラムが第１のオペレーティン
グ・システムに記憶を返さないなら、この除去された記
憶の使用権（例えば、再割り振りする能力〉をもつ。
第１のオペレーティング・システムは、Ｉｌｏの立場か
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対してＩ
１０コントローラとして応答する。
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対してＩ
１０コントローラとして応答する。
第１のオペレーティング・システムは、全てのシステム
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・トレラント・オペレーティング・システム
である。第１のオペレーティング・システムは、初期的
にはく第２のオペレーティング・システムのために「盗
まれた」記憶を例外として）記憶を割り振り且つ割り振
り解除し、全ての関連ハードウェア障害及び回復を処理
する。その目的は、オペレーティング・システムに大幅
な変更を加えることなく２つのオペレーティング・シス
テムを結合することである。各オペレーティング・シス
テムは、自分がすべてのシステム記憶を制御していると
信じなくてはならない。なぜなら、それが両方のプロセ
ッサによって使用されつつある単一の資源だからである
。
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・トレラント・オペレーティング・システム
である。第１のオペレーティング・システムは、初期的
にはく第２のオペレーティング・システムのために「盗
まれた」記憶を例外として）記憶を割り振り且つ割り振
り解除し、全ての関連ハードウェア障害及び回復を処理
する。その目的は、オペレーティング・システムに大幅
な変更を加えることなく２つのオペレーティング・シス
テムを結合することである。各オペレーティング・シス
テムは、自分がすべてのシステム記憶を制御していると
信じなくてはならない。なぜなら、それが両方のプロセ
ッサによって使用されつつある単一の資源だからである
。
システムに電源が投入されたとき、第１のオペレーティ
ング・システムとそのプロセッサは、システムの制御を
引き受け、ハードウェアが第２のプロセッサをリセット
状態に保持する。第１のオペレーティング・システムは
システムをブートし、どれだけの量の実記憶があるかを
決定する。
ング・システムとそのプロセッサは、システムの制御を
引き受け、ハードウェアが第２のプロセッサをリセット
状態に保持する。第１のオペレーティング・システムは
システムをブートし、どれだけの量の実記憶があるかを
決定する。
オペレーティング・システムは結局はすべての記憶を４
ＫＢ （４０９ＧバイＩ−）ブロックに構成し、可用な
各ブロックを記憶割り振りキュー中にリストする。キュ
ー中にリストされた各４ Ｋ Ｂブロックは、可用な次
の４ＫＢブロツクを指し示す。第１のシステムによって
使用される記憶は、除去されるか、キューの先頭から４
ＫＢブロツクとして追加されるかのどちらかである。そ
してブロック・ポインタは適宜調節される。ユーザーが
オペレーティング・システムからメモリ空間を要求する
時、その要求は、キューから実メモリの必要な数の４Ｋ
Ｂブロツクを割当てることによって満足される。その記
憶が最早必要でなくなったとき、ブロックはキューに戻
される。
ＫＢ （４０９ＧバイＩ−）ブロックに構成し、可用な
各ブロックを記憶割り振りキュー中にリストする。キュ
ー中にリストされた各４ Ｋ Ｂブロックは、可用な次
の４ＫＢブロツクを指し示す。第１のシステムによって
使用される記憶は、除去されるか、キューの先頭から４
ＫＢブロツクとして追加されるかのどちらかである。そ
してブロック・ポインタは適宜調節される。ユーザーが
オペレーティング・システムからメモリ空間を要求する
時、その要求は、キューから実メモリの必要な数の４Ｋ
Ｂブロツクを割当てることによって満足される。その記
憶が最早必要でなくなったとき、ブロックはキューに戻
される。
次に、第１のオペレーティング・システムが、システム
を構成する、モジュール・スタートアップと呼ばれる一
連の機能を実行する。このモジュール・スタートアップ
によって実行されるアプリケーション・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリングを見出ず。このアプリ
ケーション・プログラムは次に、そのキューの一部ｑポ
インタをブロックのその連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモリ割り振りリストから記憶の連続的なブロックを
除去する。好適な実施例においては、除去された第１の
４ Ｋ Ｂブロックもこ先行する４ Ｋ Ｂブロックの
ポインタが、その除去されたブロックの連続的なストリ
ングの直ぐ次に続＜ ４ＫＢブロツクを指し示すように
変更される。
を構成する、モジュール・スタートアップと呼ばれる一
連の機能を実行する。このモジュール・スタートアップ
によって実行されるアプリケーション・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリングを見出ず。このアプリ
ケーション・プログラムは次に、そのキューの一部ｑポ
インタをブロックのその連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモリ割り振りリストから記憶の連続的なブロックを
除去する。好適な実施例においては、除去された第１の
４ Ｋ Ｂブロックもこ先行する４ Ｋ Ｂブロックの
ポインタが、その除去されたブロックの連続的なストリ
ングの直ぐ次に続＜ ４ＫＢブロツクを指し示すように
変更される。
この時点で第１のオペレーティング°システムは、もし
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のことを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないがらである。
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のことを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないがらである。
除去されたアドレス空間は次に、第２のオペレーティン
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、第２のオペ
レーティング・システムに対してアドレス・ゼロから始
まるようむこ見せるハードウェア・オフセット論理が存
在する。、第２のオペレーティング・システムは次に、
あたかも自己の実記憶であるかのように、第１のオペレ
ーティング・システムから取得した記憶を制御し、自己
の仮想記憶マネジャを通じてその記憶を制御する。すな
わち、第２のシステムによって発行された仮想アドレス
を、その割当てられた実記憶アドレス空間内の実アドレ
スに変換する。
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、第２のオペ
レーティング・システムに対してアドレス・ゼロから始
まるようむこ見せるハードウェア・オフセット論理が存
在する。、第２のオペレーティング・システムは次に、
あたかも自己の実記憶であるかのように、第１のオペレ
ーティング・システムから取得した記憶を制御し、自己
の仮想記憶マネジャを通じてその記憶を制御する。すな
わち、第２のシステムによって発行された仮想アドレス
を、その割当てられた実記憶アドレス空間内の実アドレ
スに変換する。
第１のオペレーティング・システムは、第２のプロセッ
サの記憶空間にＩ１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きすることができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作が生じると、ハードウェア・ｌ・ラップが
、第２のオペレーティング・システムが第１のオペレー
ティング・システムの空間に不用意に書き込みを行うの
を防止することになる。
サの記憶空間にＩ１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きすることができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作が生じると、ハードウェア・ｌ・ラップが
、第２のオペレーティング・システムが第１のオペレー
ティング・システムの空間に不用意に書き込みを行うの
を防止することになる。
第２のオペレーティング・システムに割り振られた記憶
空間の量は、ユーザーによって、モジュール・スター）
・アップ・プログラム中のテーブルに定義される。もし
ユーザーが、第２のプロセッサが１６メガバイｌ〜をも
つように望むなら、ユーザーはそのことをモジコール・
スタートアップ・テーブル中に定義し、アプリケーショ
ン・プログラムがそれだけの空間を第１のオペレーティ
ング・システムから獲得することになる。特殊５ＶＣ（
サービス・コール）にまり、アプリケーション・プロゲ
ラｔ８が、ポインタを変更することができるように、第
１のオペレーティング・システムの監視領域にアクセス
することが可能ならしめられる。
空間の量は、ユーザーによって、モジュール・スター）
・アップ・プログラム中のテーブルに定義される。もし
ユーザーが、第２のプロセッサが１６メガバイｌ〜をも
つように望むなら、ユーザーはそのことをモジコール・
スタートアップ・テーブル中に定義し、アプリケーショ
ン・プログラムがそれだけの空間を第１のオペレーティ
ング・システムから獲得することになる。特殊５ＶＣ（
サービス・コール）にまり、アプリケーション・プロゲ
ラｔ８が、ポインタを変更することができるように、第
１のオペレーティング・システムの監視領域にアクセス
することが可能ならしめられる。
両方のオペレーティング・システムが同一の記憶を共有
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフメールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・トレラント記
憶及び■／○を使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたないにも
かかわらず、事実上、フォールト・トレラント・マシン
となる。また、各異種プロセッサ毎に設けられた個別の
実記憶を用いることにより、第２のタイプのプロセッサ
及びオペレーティング・システムを２つ以上、第１のタ
イプのオペレーティング・システムに結合することがで
きる。
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフメールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・トレラント記
憶及び■／○を使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたないにも
かかわらず、事実上、フォールト・トレラント・マシン
となる。また、各異種プロセッサ毎に設けられた個別の
実記憶を用いることにより、第２のタイプのプロセッサ
及びオペレーティング・システムを２つ以上、第１のタ
イプのオペレーティング・システムに結合することがで
きる。
好適な実施例では、第１のオペレーティング・システム
は、フォールト・トレラントＳ／８８の＝ ５６ オペレーティング・システムであり、第２のオペレーテ
ィング・システムは、Ｓ／３７０のオペレーティング・
システムのうちの１つであり、第１及び第２のプロセッ
サはそれぞれＳ／８８及びＳ／３７０プロセツサである
。この機能は、通常非フォール１−・トレラントである
システムをして、フォール１−・トレラント・システム
によって維持されるフメールト・１−レラント記憶を使
用することを可能ならしめるのみならず、非フォールト
・トレラント・システムをして、（１）フォールト・ト
レラン１〜・システムによって維持されるフォールト・
トレラン１〜Ｉ１０装置に対するアクセスを共有し、（
２）チャネル対チャネル結合の対した遅延を生じること
なくより効率的な様式でシステム間のデータ交換を可能
ならしめるのである。
は、フォールト・トレラントＳ／８８の＝ ５６ オペレーティング・システムであり、第２のオペレーテ
ィング・システムは、Ｓ／３７０のオペレーティング・
システムのうちの１つであり、第１及び第２のプロセッ
サはそれぞれＳ／８８及びＳ／３７０プロセツサである
。この機能は、通常非フォール１−・トレラントである
システムをして、フォール１−・トレラント・システム
によって維持されるフメールト・１−レラント記憶を使
用することを可能ならしめるのみならず、非フォールト
・トレラント・システムをして、（１）フォールト・ト
レラン１〜・システムによって維持されるフォールト・
トレラン１〜Ｉ１０装置に対するアクセスを共有し、（
２）チャネル対チャネル結合の対した遅延を生じること
なくより効率的な様式でシステム間のデータ交換を可能
ならしめるのである。
Ｅ６．単一システム・イメージ
単一システム・イメージという用語は、ユーザーの遠隔
データ及び資源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスが、ユーザーにとって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスすることができる。
データ及び資源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスが、ユーザーにとって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスすることができる。
ここで、「誘導された（ｄｅｒｉｖｅｄ）単一システム
・イメージ」という概念が新しい用語として導入され、
これは、単一システム・イメージをもつネットワークに
直接接続するための設備は欠くけれども、効果的な単一
システム・イメージによってそれに直接接続するために
ネットワークのハードウェア及びソフトウェア資源を利
用するネットワークのコンピュータ要素に適用すること
を意図している。
・イメージ」という概念が新しい用語として導入され、
これは、単一システム・イメージをもつネットワークに
直接接続するための設備は欠くけれども、効果的な単一
システム・イメージによってそれに直接接続するために
ネットワークのハードウェア及びソフトウェア資源を利
用するネットワークのコンピュータ要素に適用すること
を意図している。
説明の便宜上、「誘導された単一システム・イメージ」
の効果を生じさせるための、コンピュータ・システムの
直接接続は、そのシステム及びネットワークの要素の間
のさまざまな程度の結合によって有効化することができ
る。ここで使用する「緩い結合」という用語は、ネット
ワークの一部である、誘導されたコンピュータと「本来
の」コンピュータの■／○チャネルを介して有効化され
た結合である。「緊密結合」とは、誘導されノニコンピ
ュータと「本来の１コンピユータのおのおのをして、直
接的に（すなわち、既存の丁１０チャネルを使用するこ
となく）互いに通信することを可能ならしめる特殊なハ
ードウェアを通じて確立される、それらの関係を記述す
るために使用される。
の効果を生じさせるための、コンピュータ・システムの
直接接続は、そのシステム及びネットワークの要素の間
のさまざまな程度の結合によって有効化することができ
る。ここで使用する「緩い結合」という用語は、ネット
ワークの一部である、誘導されたコンピュータと「本来
の」コンピュータの■／○チャネルを介して有効化され
た結合である。「緊密結合」とは、誘導されノニコンピ
ュータと「本来の１コンピユータのおのおのをして、直
接的に（すなわち、既存の丁１０チャネルを使用するこ
となく）互いに通信することを可能ならしめる特殊なハ
ードウェアを通じて確立される、それらの関係を記述す
るために使用される。
いま考慮する、「透過的緊密結合」と称する特殊なタイ
プの緊密結合は、各コンピュータ（誘導されたコンビコ
ータと「本来の」コンビコータ）のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの資源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。
プの緊密結合は、各コンピュータ（誘導されたコンビコ
ータと「本来の」コンビコータ）のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの資源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。
結合ハードウェアのコスｌ〜は、設計の複雑さにも拘ら
ず、さもなければ必要とされるであろうところのオペレ
ーティング・システム・ソフトウェアの大幅な変更を回
避することによって実減される節約による埋め合わせ以
上のものである。性能上の利点は、結合インターフェー
スにおける直接結合及び帯域干渉の低減によるより迅速
な接続から生じてくる。
ず、さもなければ必要とされるであろうところのオペレ
ーティング・システム・ソフトウェアの大幅な変更を回
避することによって実減される節約による埋め合わせ以
上のものである。性能上の利点は、結合インターフェー
スにおける直接結合及び帯域干渉の低減によるより迅速
な接続から生じてくる。
「ネットワーク」という用言吾は、ここでは、ある特殊
なプロトコルに従い多くの相違するマシン・タイプのも
のが接続されるような大規模な国際遠隔通信／衛星接続
の構成である、現在より一般的なネットワークの概念よ
りも限定的である。
なプロトコルに従い多くの相違するマシン・タイプのも
のが接続されるような大規模な国際遠隔通信／衛星接続
の構成である、現在より一般的なネットワークの概念よ
りも限定的である。
ここではむしろ、「ネットワークｊは、システム／８８
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合体に当ては
まるように使用される。
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合体に当ては
まるように使用される。
ここで考慮する単一システム・イメージの概念を説明す
るためにいくつかの庄意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠とし
て使用することにする。
るためにいくつかの庄意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠とし
て使用することにする。
（ａ）高速データ相互接続（Ｈ３ＤＩ）とは、個別のハ
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケーブル）のことをいう。
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケーブル）のことをいう。
（］））リンクとは、完全に、別のソフトウェア・オブ
ジェクトに対する多重部分ポインタからなり、別名のキ
ャラクタを大部分もつソフトウェア構成またはオブジェ
ク１〜のことをいう。
ジェクトに対する多重部分ポインタからなり、別名のキ
ャラクタを大部分もつソフトウェア構成またはオブジェ
ク１〜のことをいう。
（ｅ）モジュールとは、筺体、電源、ＣＰＵ、メモリ及
び１１０装置のそれぞれを少なくとも１つもつ自立的処
理装置のことをいう。モジコールは、追加の周辺装置を
取り囲んでより大型の単一モジコールを形成するように
複数の筐体をボルトで繋ぎあわせることによって拡張す
ることができる。■／○には外部的なものもあって（＠
末、プリンタ）、ケーブルによって筐体に接続される。
び１１０装置のそれぞれを少なくとも１つもつ自立的処
理装置のことをいう。モジコールは、追加の周辺装置を
取り囲んでより大型の単一モジコールを形成するように
複数の筐体をボルトで繋ぎあわせることによって拡張す
ることができる。■／○には外部的なものもあって（＠
末、プリンタ）、ケーブルによって筐体に接続される。
それらは、単一モジュールの一部と見なされる。
モジュールはＣＰＵ複合体を１つだけもつ。
（ｄ）ＣＰＵ複合体とは、同一の筺体内にある１つまた
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ラフ１〜ウエアによって管理され
制御される。導入されるプロセッサ・ボードの実際の数
に関係なく、とのユーザー・プログラムまたはアプリケ
ーション・プログラムは、あたかも−個のＣＰＵが存在
するかのように書かれ実行される。処理作業量は、可屈
なＣＰＵボードの間でおおまかには共用され、複数のタ
スクを並行して実行することもできるが、各アプリケー
ション・プログラムに与えられるのは「単一ＣＰＵイメ
ージ」である。
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ラフ１〜ウエアによって管理され
制御される。導入されるプロセッサ・ボードの実際の数
に関係なく、とのユーザー・プログラムまたはアプリケ
ーション・プログラムは、あたかも−個のＣＰＵが存在
するかのように書かれ実行される。処理作業量は、可屈
なＣＰＵボードの間でおおまかには共用され、複数のタ
スクを並行して実行することもできるが、各アプリケー
ション・プログラムに与えられるのは「単一ＣＰＵイメ
ージ」である。
（ｄ）オブジェクトとは、階層的な名称によって一意的
に識別することができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。丁１０ボートは、特殊１１０装置
（データ・ソースまたζｊシタ−ット）を指し示す、一
意的に名付けられたラフ１〜ウエア構成であり、よって
やはりオブジェクトである。オペレーティング・システ
ムは、オブジェクト名の重複を効率的に防止する。
に識別することができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。丁１０ボートは、特殊１１０装置
（データ・ソースまたζｊシタ−ット）を指し示す、一
意的に名付けられたラフ１〜ウエア構成であり、よって
やはりオブジェクトである。オペレーティング・システ
ムは、オブジェクト名の重複を効率的に防止する。
「単一システム・イメージ」という用語は、従来の文献
で一貫的に使用されている訳ではないので、ここでは「
誘導された単一システム・イメージ」について詳細に説
明することにする。「単一システム・イメージ」という
用語を定義し記述することにおいて、「イメージ」とは
、システム及び環境に対するアプリケーション・プログ
ラムの視点のことを言うものとする。この文脈での「シ
ステム」とは、アプリケーションのプログラマが命令を
指向するところのハードウェア（ｃ ｐ ｕ 複合体）
及びソフトウェア（オペレーティング・システムとその
ユーティリイ）の結合を意味する。
で一貫的に使用されている訳ではないので、ここでは「
誘導された単一システム・イメージ」について詳細に説
明することにする。「単一システム・イメージ」という
用語を定義し記述することにおいて、「イメージ」とは
、システム及び環境に対するアプリケーション・プログ
ラムの視点のことを言うものとする。この文脈での「シ
ステム」とは、アプリケーションのプログラマが命令を
指向するところのハードウェア（ｃ ｐ ｕ 複合体）
及びソフトウェア（オペレーティング・システムとその
ユーティリイ）の結合を意味する。
「環境」とは、オペレーティング・システムに対するザ
ービヌ要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによって間接
的にアクセス可能であるすべてのＩ１０装置及びその他
の接続された設備を意味する。
ービヌ要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによって間接
的にアクセス可能であるすべてのＩ１０装置及びその他
の接続された設備を意味する。
真に単一の、オペレーティング・システムをもつ自立的
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ１０装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するＪこめ
に、プログラマに、２つの環境を理解しその処理を習得
することを強いるのである。
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ１０装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するＪこめ
に、プログラマに、２つの環境を理解しその処理を習得
することを強いるのである。
−船釣に、別の環境の設備にアクセスするためには、プ
ログラマは、自分のローカルのオペレーティング・シス
テムＬこ、別のオペレーティング・システムに対する必
要条件を通信するように要求し、これらの必要条件を詳
細に記述しなくしはならない。
ログラマは、自分のローカルのオペレーティング・シス
テムＬこ、別のオペレーティング・システムに対する必
要条件を通信するように要求し、これらの必要条件を詳
細に記述しなくしはならない。
プログラマは次に、任意の長さの遅延の後、（適切な順
序で）要求の結果を非同期的に受は取る能力をもたなく
てはならない。複数メツセージの処理と制御及びマシン
間のデータ転送は、両方のマシンに相邑な処理オーバー
ヘラＦをもたらし、そのような双対システム環境ではプ
ログラマにとってやっかいで、非能率で困難な状況にな
ることがある。また、そのように慣用的に接続されたマ
シンの数が増大するにつれて、プログラマにとっての複
雑度は激増する。
序で）要求の結果を非同期的に受は取る能力をもたなく
てはならない。複数メツセージの処理と制御及びマシン
間のデータ転送は、両方のマシンに相邑な処理オーバー
ヘラＦをもたらし、そのような双対システム環境ではプ
ログラマにとってやっかいで、非能率で困難な状況にな
ることがある。また、そのように慣用的に接続されたマ
シンの数が増大するにつれて、プログラマにとっての複
雑度は激増する。
システム／８８のもとのデザインは、この状況を簡単化
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジコール間のＩ−Ｉ Ｓ
Ｄ Ｉ接続、及び各モジュール内のＨＳ Ｄ Ｉ駆動
ソフトウェアを含んでいた。このとき、例えば２モジコ
ール・システムにおいては、２つのオペレーティング・
システムの各々がシステム全体について「知り」、他方
のオペレーティング・システムの動的な介在なく Ｉ（
Ｓ １） Ｉを亙る設備にアクセスすることができる。
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジコール間のＩ−Ｉ Ｓ
Ｄ Ｉ接続、及び各モジュール内のＨＳ Ｄ Ｉ駆動
ソフトウェアを含んでいた。このとき、例えば２モジコ
ール・システムにおいては、２つのオペレーティング・
システムの各々がシステム全体について「知り」、他方
のオペレーティング・システムの動的な介在なく Ｉ（
Ｓ １） Ｉを亙る設備にアクセスすることができる。
通信オーバーヘッドの低減も相当である。
さまざまなサイズとモデル・タイプの多数のモジュール
をＨＳ Ｄ Ｉを介して接続し、プログラマにとって（
拡張可能な）環境のように見えるシステム複合体全形成
することができる。そして、プログラマの製作物、すな
わちアプリケーション・プログラムは、このシステム複
合体のディスクに記憶し、複合体中の任意のＣＰＵで実
行し、複合体の実質的に任意の端末から制御あるいはモ
ニタし、データを複合体の任意のＩ１０装置の間で転送
することができ、しかもそれにはいかなる特殊なプログ
ラミング的配慮は要さず、従来の方法よりも実行効率が
改善されている、という次第である。
をＨＳ Ｄ Ｉを介して接続し、プログラマにとって（
拡張可能な）環境のように見えるシステム複合体全形成
することができる。そして、プログラマの製作物、すな
わちアプリケーション・プログラムは、このシステム複
合体のディスクに記憶し、複合体中の任意のＣＰＵで実
行し、複合体の実質的に任意の端末から制御あるいはモ
ニタし、データを複合体の任意のＩ１０装置の間で転送
することができ、しかもそれにはいかなる特殊なプログ
ラミング的配慮は要さず、従来の方法よりも実行効率が
改善されている、という次第である。
オペレーティング・システム及びそのさまざまの機能と
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーション
、データ、言語プロセッサなど）が存在する場所に係わ
−ったりそれに制御を及ぼす必要がないような環境内で
動作するような方法で書かれている。このことの全てを
可能ならしめるための重要な点は、各オブジェクトが固
有な名前をもつなくてはならない、という強制された規
則である。この規則は、最も基本的な名前修飾子がモジ
ュール名であり、それ自体が複合体内で固有でなくては
ならないので、システム複合体全体に容易に拡張される
。それゆえ、複合体全体でどれかのオブジェクトを見付
けだすのは、それに正しく名前をつけるのと同じ位に簡
単である。オフヘジェク１〜に名前を付けることは、リ
ンクを与えることによってプログラマのために簡易化さ
れ、それにより、非常に短い別名ポインタが、極めて長
く複雑な名前をもつオブジェクトの名前に置き換えられ
ることが可能となる。
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーション
、データ、言語プロセッサなど）が存在する場所に係わ
−ったりそれに制御を及ぼす必要がないような環境内で
動作するような方法で書かれている。このことの全てを
可能ならしめるための重要な点は、各オブジェクトが固
有な名前をもつなくてはならない、という強制された規
則である。この規則は、最も基本的な名前修飾子がモジ
ュール名であり、それ自体が複合体内で固有でなくては
ならないので、システム複合体全体に容易に拡張される
。それゆえ、複合体全体でどれかのオブジェクトを見付
けだすのは、それに正しく名前をつけるのと同じ位に簡
単である。オフヘジェク１〜に名前を付けることは、リ
ンクを与えることによってプログラマのために簡易化さ
れ、それにより、非常に短い別名ポインタが、極めて長
く複雑な名前をもつオブジェクトの名前に置き換えられ
ることが可能となる。
この相互接続されたＳ／８８モジコール内で「誘導され
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセツサが、Ｓ／８８プロセツサに
対して、Ｓ／３７０ユーザーのために、Ｓ／８８単一シ
ステム・イメージの少なくともある側面を提供するよう
に結合される。Ｓ／３７０プロセツサ及びオペレーティ
ング・システムは、これらの機能を与えない Ｓ／８８モジコール内には、１つまたはそれ以上のＳ／
３７０プロセツサが与えられる。Ｓ／８８プロセツサは
、各Ｓ／３７０プロセツサに一意的に結合される。見て
取れるように、各Ｓ／３７０プロセツサは重複化され、
フォールト・トレラント動作のためにＳ／８８ソフトウ
エアによって制御される。Ｓ／８８とＳ／３７０プロセ
ツサのこの一意的な直接結合は、好適には前述の切り放
し及び割り込み機構によって行なわれ、Ｓ／８８及びＳ
／３７０オペレーテイング・システムの両方に対して透
過的であるプロセッサの間でデータ転送を行う。そして
、どちらのオペレーティング・システムも、他方のプロ
セッサまたはオペレーティング・システｔえの存在に気
づかない。
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセツサが、Ｓ／８８プロセツサに
対して、Ｓ／３７０ユーザーのために、Ｓ／８８単一シ
ステム・イメージの少なくともある側面を提供するよう
に結合される。Ｓ／３７０プロセツサ及びオペレーティ
ング・システムは、これらの機能を与えない Ｓ／８８モジコール内には、１つまたはそれ以上のＳ／
３７０プロセツサが与えられる。Ｓ／８８プロセツサは
、各Ｓ／３７０プロセツサに一意的に結合される。見て
取れるように、各Ｓ／３７０プロセツサは重複化され、
フォールト・トレラント動作のためにＳ／８８ソフトウ
エアによって制御される。Ｓ／８８とＳ／３７０プロセ
ツサのこの一意的な直接結合は、好適には前述の切り放
し及び割り込み機構によって行なわれ、Ｓ／８８及びＳ
／３７０オペレーテイング・システムの両方に対して透
過的であるプロセッサの間でデータ転送を行う。そして
、どちらのオペレーティング・システムも、他方のプロ
セッサまたはオペレーティング・システｔえの存在に気
づかない。
各Ｓ／３７０プロセッサＩｉ、 Ｓ／ ３７０主記憶、
及びエミュレートされたＳ／３７０ Ｉ１０チャネル
とＩ１０装置を完全に提供するために、フォールト・ｌ
・レラントｓ／８８システムを使用する。このＳ／３７
０は、Ｓ／８８の一部でない主記憶、チャネル、まブこ
はＩ１０装置をもたず、これらの設備は全て設計により
フォールト・トレラン１−である。
及びエミュレートされたＳ／３７０ Ｉ１０チャネル
とＩ１０装置を完全に提供するために、フォールト・ｌ
・レラントｓ／８８システムを使用する。このＳ／３７
０は、Ｓ／８８の一部でない主記憶、チャネル、まブこ
はＩ１０装置をもたず、これらの設備は全て設計により
フォールト・トレラン１−である。
システム構成時に、各Ｓ／３７０プロセツサには、Ｓ／
８８スプールがらの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。
８８スプールがらの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。
このブロックは、Ｓ／８８オペレーテイング・システム
が不意にすらもアクセスすることができないように、Ｓ
／８８の構成テーブルがら除去される。フォールト・１
〜レラン１〜・ハードウェア・レジスタは、各Ｓ／３７
０のための記憶ポインタを保持し、以てＳ／３７０は、
側進てられた以外の主記憶にアクセスするすべがない。
が不意にすらもアクセスすることができないように、Ｓ
／８８の構成テーブルがら除去される。フォールト・１
〜レラン１〜・ハードウェア・レジスタは、各Ｓ／３７
０のための記憶ポインタを保持し、以てＳ／３７０は、
側進てられた以外の主記憶にアクセスするすべがない。
その結果は、Ｓ／３７０によって完全に慣用的な単一シ
ステムの視点が与えられ、メモリのフメール１〜・１〜
レラントな側面は、完全に透過的である。Ｓ／８８中の
アプリケーション・プログラム（ＥＸＥＣ３７０）は、
実際のＳ／８８装置及びＳ／８８オペレーテイング・シ
ステム・コールを使用してＳ／３７０チヤネル及びＩ１
０装置をエミュレートする。それはアプリケーション・
プログラムであるのでＳ／８８複合体の単一システム・
イメージをもち、以てこの視点は、Ｓ／３７０の「疑似
チャネル」全体に拡張される。
ステムの視点が与えられ、メモリのフメール１〜・１〜
レラントな側面は、完全に透過的である。Ｓ／８８中の
アプリケーション・プログラム（ＥＸＥＣ３７０）は、
実際のＳ／８８装置及びＳ／８８オペレーテイング・シ
ステム・コールを使用してＳ／３７０チヤネル及びＩ１
０装置をエミュレートする。それはアプリケーション・
プログラムであるのでＳ／８８複合体の単一システム・
イメージをもち、以てこの視点は、Ｓ／３７０の「疑似
チャネル」全体に拡張される。
その逆の観点、すなわちＳ／３７０オペレーテイング・
システムの観点く拡張によるアプリケーション・プログ
ラム）がらは、全てのＩ１０動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず、すなわちＳ／３７０プログラマは変わ
る必要がないが、その窓が拡大される視点は、「単一シ
ステム・イメージ」属性を有している。そうして、わず
かな概念的なステップが、Ｓ／８８によって管理される
ものである、単一のデータベースを効率的に管理する多
数のＳ／３７０を描き出すのである。
システムの観点く拡張によるアプリケーション・プログ
ラム）がらは、全てのＩ１０動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず、すなわちＳ／３７０プログラマは変わ
る必要がないが、その窓が拡大される視点は、「単一シ
ステム・イメージ」属性を有している。そうして、わず
かな概念的なステップが、Ｓ／８８によって管理される
ものである、単一のデータベースを効率的に管理する多
数のＳ／３７０を描き出すのである。
この接続技術の結論は、比較的簡単で迅速な各Ｓ／３７
０の動的再構成である。チャネル「窓」は双方向であり
、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反対
側にある。ＥＸＥＣ３７０は、Ｓ／３７０ＣＰｔＪを停
止し、再初期化し、再構成し、再開させる完全な能力を
もつ。こうして、単一システム・イメージ属性（Ｓ／８
８ Ｉｌｏ及びオペレーティング・システム）全所有
する別の設備を使用したＳ／３７０ Ｉ／○設備の透
過的なエミユレーションによって、この属性は拡張され
Ｓ／３７０に供される。
０の動的再構成である。チャネル「窓」は双方向であり
、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反対
側にある。ＥＸＥＣ３７０は、Ｓ／３７０ＣＰｔＪを停
止し、再初期化し、再構成し、再開させる完全な能力を
もつ。こうして、単一システム・イメージ属性（Ｓ／８
８ Ｉｌｏ及びオペレーティング・システム）全所有
する別の設備を使用したＳ／３７０ Ｉ／○設備の透
過的なエミユレーションによって、この属性は拡張され
Ｓ／３７０に供される。
Ｓ／３７０には、それゆえ、オブジェクト位置型属性が
与えられている。そのユーザーは、Ｓ／８８オペレーテ
イング・システム・ブイレフ１〜りにおいて割当てられ
た名前である、その名前もこまってデータ′ファイルま
たは他の資源にアクセスすることができる。ユーザーは
、Ｓ／３７０及びＳ／８８モジユールの複合体における
データ・ファイルの位置について知る必要はない。
与えられている。そのユーザーは、Ｓ／８８オペレーテ
イング・システム・ブイレフ１〜りにおいて割当てられ
た名前である、その名前もこまってデータ′ファイルま
たは他の資源にアクセスすることができる。ユーザーは
、Ｓ／３７０及びＳ／８８モジユールの複合体における
データ・ファイルの位置について知る必要はない。
１つのモジュール中のＳ／３７０処理装置によって発行
されたＳ／３７０１１０コマンドは、同一または他の接
続されたモジュール中にあるデータ・ファイルなどにア
クセスするために、同一モジュール中のＳ／３７０処理
装置に緊密に結合された関連Ｓ／８８処理装置によって
（あるいは、モジュール９に相互接続され、マルチプロ
セッシングをサポートするＳ／８８仮想オペレーテイン
グ・システムの同一のコピーによって制御される別のＳ
／８８処理装置によって）処理される。そのコマンドは
、アクセスされたファイルを、要求側Ｓ／３７０処理装
置に戻すか、例えば別のファイルと組合せるためにそれ
らを別のモジコールへと送る。
されたＳ／３７０１１０コマンドは、同一または他の接
続されたモジュール中にあるデータ・ファイルなどにア
クセスするために、同一モジュール中のＳ／３７０処理
装置に緊密に結合された関連Ｓ／８８処理装置によって
（あるいは、モジュール９に相互接続され、マルチプロ
セッシングをサポートするＳ／８８仮想オペレーテイン
グ・システムの同一のコピーによって制御される別のＳ
／８８処理装置によって）処理される。そのコマンドは
、アクセスされたファイルを、要求側Ｓ／３７０処理装
置に戻すか、例えば別のファイルと組合せるためにそれ
らを別のモジコールへと送る。
Ｅ７．要約
このようにして、２つの仮想オペレーティング・システ
ム（Ｓ／３７０ ＶＭ、ＶＳＥ、またはｌＸ３７０及
びＳ／８８ ０Ｓ）の機能が１つの物理的システムに組
み合わされる。Ｓ／８８プロセツサはＳ／８８ ０Ｓを
走らせ、そのシステムのフォールト・トレラント的側面
を処理する。
ム（Ｓ／３７０ ＶＭ、ＶＳＥ、またはｌＸ３７０及
びＳ／８８ ０Ｓ）の機能が１つの物理的システムに組
み合わされる。Ｓ／８８プロセツサはＳ／８８ ０Ｓを
走らせ、そのシステムのフォールト・トレラント的側面
を処理する。
それと同時に、１つまたはそれ以上のＳ／３７０プロセ
ッサがＳ／８８ラツクに差し込まれ、各Ｓ／３７０プロ
セツサ毎に、Ｓ／８８０Ｓによって、１乃至１６メガバ
イトの連続的なメモリが割り振られる。各Ｓ／３７０仮
想オペレーテイング・システムは、そのメモリ位置がア
ドレス○で開始すると考え、そのメモリを、通常のＳ／
３７０動的メモリ割り振り及びベージング接衝を用いて
管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモリ
空間にアクセスするのを防止するために限界チエツクさ
れる。Ｓ／８８は、Ｓ／８８が■１０データをＳ／３７
０ Ｉ１０バッファに移動しなくてはならないので、
Ｓ／３７０アドレス空間にアクセスしなくてはならない
。Ｓ／８８オペレーテイング・システムは、全てのハー
ドウェア及び■１０装置に対して支配権をもつ。単一シ
ステム環境において対等プロセッサ対は、どちらのオペ
レーティング−システムをもあまり書き直すことなく、
めいめいのオペレーティング・システムを実行する。
ッサがＳ／８８ラツクに差し込まれ、各Ｓ／３７０プロ
セツサ毎に、Ｓ／８８０Ｓによって、１乃至１６メガバ
イトの連続的なメモリが割り振られる。各Ｓ／３７０仮
想オペレーテイング・システムは、そのメモリ位置がア
ドレス○で開始すると考え、そのメモリを、通常のＳ／
３７０動的メモリ割り振り及びベージング接衝を用いて
管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモリ
空間にアクセスするのを防止するために限界チエツクさ
れる。Ｓ／８８は、Ｓ／８８が■１０データをＳ／３７
０ Ｉ１０バッファに移動しなくてはならないので、
Ｓ／３７０アドレス空間にアクセスしなくてはならない
。Ｓ／８８オペレーテイング・システムは、全てのハー
ドウェア及び■１０装置に対して支配権をもつ。単一シ
ステム環境において対等プロセッサ対は、どちらのオペ
レーティング−システムをもあまり書き直すことなく、
めいめいのオペレーティング・システムを実行する。
Ｅ８．序論−従来のシステム／８８
本発明ノ実施例ハ、（ＶＭ、ＶＳＥ、ｌＸ３７０などの
Ｓ／３７０オペレーテイング・システムのどれかの制御
の下でＳ／３７０命令を実行する）ＩＢＭシステム／３
７０ （Ｓ／３７０）が、単一システム・イメージのシ
ステム７８８機能と、ホットプラグ可能性と、瞬間的エ
ラー検出と、Ｉ１０負荷分散と、故障分離及び動的再構
成可能性をもつＳ／３７０処理装置のフォールト・トレ
ラント動作を可能ならしめるような方法で、（Ｓ／８８
システム命令を、フォールト・トレラント環境で、Ｓ／
８８オペレーテイング・システムの制御の下でフォール
ト・トレラント的に実行する）１Ｂ Ｍシステム／８８
（Ｓ／８１３）処理装置に緊密に結合されてなる好適
な形式に関して説明される。
Ｓ／３７０オペレーテイング・システムのどれかの制御
の下でＳ／３７０命令を実行する）ＩＢＭシステム／３
７０ （Ｓ／３７０）が、単一システム・イメージのシ
ステム７８８機能と、ホットプラグ可能性と、瞬間的エ
ラー検出と、Ｉ１０負荷分散と、故障分離及び動的再構
成可能性をもつＳ／３７０処理装置のフォールト・トレ
ラント動作を可能ならしめるような方法で、（Ｓ／８８
システム命令を、フォールト・トレラント環境で、Ｓ／
８８オペレーテイング・システムの制御の下でフォール
ト・トレラント的に実行する）１Ｂ Ｍシステム／８８
（Ｓ／８１３）処理装置に緊密に結合されてなる好適
な形式に関して説明される。
インターナショナル・ビジネス・マシーンズ・コーポレ
ーションによって販売されているＩＢＭシステム／８８
は、１９８６年に発行された、ＩＢＭ Ｓｙｓｔｅｍ
Ｄｉｇｅｓｔ第２版、及び他の入手可能なＳ／８８刊行
物に説明されている。モジコール１０（第６Ａ図）を含
むシステム／８８のコンピュータ・システムは、高信頼
性オンライン・システム処理を必要とする顧客の要請を
満たすように設計された高可用性システムである。シス
テム／８８は、２重化されナニハードウエア・アーキテ
クチャを、フォールト・ｌ・レラント・システムを提供
するように、複雑なオペレーティング・システム・ソフ
トウェアと結合する。システム／８８はまた、システム
７８８高速データ相互接続（Ｈ３ＤＩ）（第６Ｂ区）を
通した多重システム／８８モジユール１０ ａ、１０ｂ
、１０ｅ、及びシステム７８８ネットワークを通じた（
第６ｅ図）モジコール１０ｄ乃至Ｌｏｇの接続によって
垂直方向の拡張を与える。
ーションによって販売されているＩＢＭシステム／８８
は、１９８６年に発行された、ＩＢＭ Ｓｙｓｔｅｍ
Ｄｉｇｅｓｔ第２版、及び他の入手可能なＳ／８８刊行
物に説明されている。モジコール１０（第６Ａ図）を含
むシステム／８８のコンピュータ・システムは、高信頼
性オンライン・システム処理を必要とする顧客の要請を
満たすように設計された高可用性システムである。シス
テム／８８は、２重化されナニハードウエア・アーキテ
クチャを、フォールト・ｌ・レラント・システムを提供
するように、複雑なオペレーティング・システム・ソフ
トウェアと結合する。システム／８８はまた、システム
７８８高速データ相互接続（Ｈ３ＤＩ）（第６Ｂ区）を
通した多重システム／８８モジユール１０ ａ、１０ｂ
、１０ｅ、及びシステム７８８ネットワークを通じた（
第６ｅ図）モジコール１０ｄ乃至Ｌｏｇの接続によって
垂直方向の拡張を与える。
システム／８８は、要素の故障が発生した時それがどこ
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム／
８８バーｌζウエア設計の一部であるので、アプリケー
ション・プログラムの開発者によるプログラミングを必
要としない。すなわち、フォールト・トレランスは、ソ
フトウェアのオーバーヘッドまたは性能の低下をもたら
すことなく達成される。システム／８８は、プロセッサ
、直接アクセス記憶装置（ＤＡＳＤ）、ディスク、メモ
リ及びコントローラなどの主要な構成要素を複写（２重
化）することによってフォールト・トレランスを達成す
る。もし２重化された要素が故障すると、その２重化さ
れた４目手が自動的に処理を継続し、システムは末端ユ
ーザーに対して可屈的であり続ける。システム／８８及
びそのソフトウェア製品は、拡張の容易性と、ユーザー
間の資源の共有と、複雑な必要条件に対する解決を与え
つつ、末端ユーザーに対して単一システム・イメージを
維持するのである。
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム／
８８バーｌζウエア設計の一部であるので、アプリケー
ション・プログラムの開発者によるプログラミングを必
要としない。すなわち、フォールト・トレランスは、ソ
フトウェアのオーバーヘッドまたは性能の低下をもたら
すことなく達成される。システム／８８は、プロセッサ
、直接アクセス記憶装置（ＤＡＳＤ）、ディスク、メモ
リ及びコントローラなどの主要な構成要素を複写（２重
化）することによってフォールト・トレランスを達成す
る。もし２重化された要素が故障すると、その２重化さ
れた４目手が自動的に処理を継続し、システムは末端ユ
ーザーに対して可屈的であり続ける。システム／８８及
びそのソフトウェア製品は、拡張の容易性と、ユーザー
間の資源の共有と、複雑な必要条件に対する解決を与え
つつ、末端ユーザーに対して単一システム・イメージを
維持するのである。
単一システム・イメージは、ネットワークまたはＬ Ａ
、 Ｈによって相互接続され、めいめいが自分のファイ
ルとＩｌｏをもつ多くのプロセッサからなり、ユーザー
に対して、単一マシンにログオンしているかのごとき印
象を与える分散処理環境である。オペレーティング・シ
ステムは、ユーザーをして、ディレクトリを変更するだ
けで、１つのマシンから別のマシンへ移行することを可
能ならしめる。
、 Ｈによって相互接続され、めいめいが自分のファイ
ルとＩｌｏをもつ多くのプロセッサからなり、ユーザー
に対して、単一マシンにログオンしているかのごとき印
象を与える分散処理環境である。オペレーティング・シ
ステムは、ユーザーをして、ディレクトリを変更するだ
けで、１つのマシンから別のマシンへ移行することを可
能ならしめる。
適切な計画により、システム／８８が走っている間に、
末端ユーザーに対する単一システム・イメージを保った
ままで、システム７８８の処理容量を拡張することがで
きる。システム／ ８８ ＨＳＤＩを使用して複数の処
理モジュール全システムに結合し、システム／８８ネツ
トワークを使用して複数のシステムをネットワークに結
合することにより、水平方向の拡張が達成される。
末端ユーザーに対する単一システム・イメージを保った
ままで、システム７８８の処理容量を拡張することがで
きる。システム／ ８８ ＨＳＤＩを使用して複数の処
理モジュール全システムに結合し、システム／８８ネツ
トワークを使用して複数のシステムをネットワークに結
合することにより、水平方向の拡張が達成される。
システム／８８処理モジユールは、第ＧＡ図に示すよう
に、完全な、単独コンピュータである。
に、完全な、単独コンピュータである。
システム７８８システムは、単一モジコールであるか、
または、第６Ｂ図に示すようにＩＢＭＩ−１ＳＤＩを用
いた、ローカル・ネットワークである。遠隔伝送設備を
使用したシステム／８８ネツトワークは、ユーザーに対
して単一システム・イメージを形成するように複数のシ
ステムを相互接続するために使用される設備である。長
距離ネットワークを形成するため；こ、通信回線りこよ
って、２つまブニはそれ以上のシステムを相互接続する
ことができる。この接続は、直接ケーブル、リースされ
た電話回線、またはＸ、２５ネツ１〜ワークを通じて行
うことができる。システム／８８ネツトワークは、遠隔
資源に対する参照を検出し、ユーザーには完全に透過的
に、モジコールとシステムの間でメツセージを経路指示
する。
または、第６Ｂ図に示すようにＩＢＭＩ−１ＳＤＩを用
いた、ローカル・ネットワークである。遠隔伝送設備を
使用したシステム／８８ネツトワークは、ユーザーに対
して単一システム・イメージを形成するように複数のシ
ステムを相互接続するために使用される設備である。長
距離ネットワークを形成するため；こ、通信回線りこよ
って、２つまブニはそれ以上のシステムを相互接続する
ことができる。この接続は、直接ケーブル、リースされ
た電話回線、またはＸ、２５ネツ１〜ワークを通じて行
うことができる。システム／８８ネツトワークは、遠隔
資源に対する参照を検出し、ユーザーには完全に透過的
に、モジコールとシステムの間でメツセージを経路指示
する。
ホットプラグ可能性とは、システム動作を中断させるこ
となく多くのハードウェア交換を可能ならしめるもので
ある。システム／８Ｂは、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボートを除去し交換する
ことができる。このとき、顧客に対する恩恵として、タ
イムリーに修理できることと、保守コストが低いことが
ある。
となく多くのハードウェア交換を可能ならしめるもので
ある。システム／８Ｂは、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボートを除去し交換する
ことができる。このとき、顧客に対する恩恵として、タ
イムリーに修理できることと、保守コストが低いことが
ある。
システム／８８は、フォールト・１−レラント、連続動
作マシンではあるけれども、マシン動作を停止させる必
要がある時もある。そのような例としては、システム／
８８オペレーテイング・システムのアップグレード、ハ
ードウェア構成の変更（主記憶の追加）、またはある種
のサービス手続がある。
作マシンではあるけれども、マシン動作を停止させる必
要がある時もある。そのような例としては、システム／
８８オペレーテイング・システムのアップグレード、ハ
ードウェア構成の変更（主記憶の追加）、またはある種
のサービス手続がある。
２重化されブこシステム／８８の要素とシステム／８８
ソフトウエアは、データの完全性を維持することを支援
する。システム／８８は、故障または故障時点の過渡エ
ラーを検出し、それをアプリケーション・プログラムま
たはデータに伝搬しないようにする。データは汚染から
保護され、システムの完全性が維持される。各要素は、
自己のエラー検出論理及び診断手段をもっている。この
エラー検出論理は、各マシン・サイクルの並列動作の結
果を比較する。
ソフトウエアは、データの完全性を維持することを支援
する。システム／８８は、故障または故障時点の過渡エ
ラーを検出し、それをアプリケーション・プログラムま
たはデータに伝搬しないようにする。データは汚染から
保護され、システムの完全性が維持される。各要素は、
自己のエラー検出論理及び診断手段をもっている。この
エラー検出論理は、各マシン・サイクルの並列動作の結
果を比較する。
もしシステムが要素誤動作を検出したなら、その要素は
自動的にサービスから除去される。そして、故障要素が
内部診断によってチエツクされている間に、処理は、２
重化した他方の側で続けられる。この故障検出機能は、
処理が２重化した他方の側で続けられる間に、サービス
から除去された故障要素上で自動的に診断ルーチンを走
らせる。もしその診断によりある要素の交換の必要あり
、との決定がなされたなら、システム／８８は、その問
題を報告するために、自動的にサポート・センターを呼
び出すことができる。すると、顧客は、迅速な修理と、
低い保守コストから恩恵を受ける訳である。
自動的にサービスから除去される。そして、故障要素が
内部診断によってチエツクされている間に、処理は、２
重化した他方の側で続けられる。この故障検出機能は、
処理が２重化した他方の側で続けられる間に、サービス
から除去された故障要素上で自動的に診断ルーチンを走
らせる。もしその診断によりある要素の交換の必要あり
、との決定がなされたなら、システム／８８は、その問
題を報告するために、自動的にサポート・センターを呼
び出すことができる。すると、顧客は、迅速な修理と、
低い保守コストから恩恵を受ける訳である。
システム／８８は一般的には、米国特許第４４５３２１
５号、同第４５９７０８４号、同第４６５４８６７号及
び同第４８１．６９９０号に基づく。米国特許第４４．
５３２１５号の一部が本願の第７図及び第８図に図式的
に示されている。
５号、同第４５９７０８４号、同第４６５４８６７号及
び同第４８１．６９９０号に基づく。米国特許第４４．
５３２１５号の一部が本願の第７図及び第８図に図式的
に示されている。
第７図及び第８図のコンピュータ・システムは、処理装
置１２と、ランダム・アクセス記憶装置１６と、周辺制
御装置２０．２４．３２と、モジュールの複数の装置の
間の全ての情報を与える単一のバス構造をもつプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のバス構造は、２重化対バスＡ、Ｂをもち、各機能ユニ
ット１２．１Ｇ、２０．２４．３２も同一の相手ユニッ
トをもつ。非同期周辺装置によって動作する制御装置以
外の各ユニットは、通常、その相手ユニットと、ステッ
プをロックされて同期的に動作する。例えば、プロセッ
サ・モジュールの２つのメモリ・ユニット１６．１８は
通常、ともに２つの対バスＡ、Ｂを駆動し、ともにバス
構造３０によって完全に同期して駆動される。
置１２と、ランダム・アクセス記憶装置１６と、周辺制
御装置２０．２４．３２と、モジュールの複数の装置の
間の全ての情報を与える単一のバス構造をもつプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のバス構造は、２重化対バスＡ、Ｂをもち、各機能ユニ
ット１２．１Ｇ、２０．２４．３２も同一の相手ユニッ
トをもつ。非同期周辺装置によって動作する制御装置以
外の各ユニットは、通常、その相手ユニットと、ステッ
プをロックされて同期的に動作する。例えば、プロセッ
サ・モジュールの２つのメモリ・ユニット１６．１８は
通常、ともに２つの対バスＡ、Ｂを駆動し、ともにバス
構造３０によって完全に同期して駆動される。
コンピュータ・システムは、プロセッサ・モジュール内
の各機能レベルで故障検出を行う。この機能を達成する
ブこめに、エラー検出器が各ユニット内のハードウェア
動作を監視し、ユニット間の情報転送をチエツクする。
の各機能レベルで故障検出を行う。この機能を達成する
ブこめに、エラー検出器が各ユニット内のハードウェア
動作を監視し、ユニット間の情報転送をチエツクする。
エラーの検出により、プロセッサ・モジュールが、エラ
ーを生じたバスまたはユニッ）・が別のユニットに情報
を転送しないようにエラーを生じブこバスまたはユニツ
１−を分離し、そのモジュールは動作を継続する。その
継続される動作は、故障のバスまたはユニッｌ〜の相手
側のバスまたはユニットを使用する。エラーの検出が情
報の転送に先行する場合、継続される動作は、その転送
を、故障がない場合にその転送が行なわれるであろう時
間と同一の時間にその転送を行うことができる。エラー
検出が情報転送と同時である時には、継続される動作は
、転送を反復することができる。
ーを生じたバスまたはユニッ）・が別のユニットに情報
を転送しないようにエラーを生じブこバスまたはユニツ
１−を分離し、そのモジュールは動作を継続する。その
継続される動作は、故障のバスまたはユニッｌ〜の相手
側のバスまたはユニットを使用する。エラーの検出が情
報の転送に先行する場合、継続される動作は、その転送
を、故障がない場合にその転送が行なわれるであろう時
間と同一の時間にその転送を行うことができる。エラー
検出が情報転送と同時である時には、継続される動作は
、転送を反復することができる。
コンピュータ・システムは、上述の故障検出及び回復動
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればよい。
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればよい。
プロセッサ・モジュールは、フォールト・トレラント動
作を与えるために、相当なバーｌにウェア冗長性をもっ
ているけれども、２重化ユニットをもっていないモジコ
ールでも、やはり完全に動作する。
作を与えるために、相当なバーｌにウェア冗長性をもっ
ているけれども、２重化ユニットをもっていないモジコ
ールでも、やはり完全に動作する。
この機能的ユニット冗長性は、とれかのユニッ＝８１
トで故障が生じた時、モジュールが動作を継続するのを
可能ならしめる。−船釣に、プロセッサ・モジュールは
、故障が検出されない限り、選択された同期性を以て、
連続的に動作する。そして、どれかのユニットで故障が
検出されると、そのユニットは、モジコールの他の１ニ
ツトに情報を転送することができないように、分離され
、切り放される。切り放されたユニットの相手は、通常
、実質的に中断なく動作を継続する。
可能ならしめる。−船釣に、プロセッサ・モジュールは
、故障が検出されない限り、選択された同期性を以て、
連続的に動作する。そして、どれかのユニットで故障が
検出されると、そのユニットは、モジコールの他の１ニ
ツトに情報を転送することができないように、分離され
、切り放される。切り放されたユニットの相手は、通常
、実質的に中断なく動作を継続する。
フォールト・）・レラント動作を与えるための、モジュ
ール内の機能ｌニットの双対２重化に加えて、プロセッ
サ・モジュール内の各ユニットは、−船釣に、データ転
送に関連するハードウェアの複製をもつ。この機能ユニ
ット内の複製の目的は、別のユニットとは独立に、その
ユニット内で障害をテストすることにある。エラー検出
構造などの、モジコール内の別の構造は、−船釣には２
重化されない。
ール内の機能ｌニットの双対２重化に加えて、プロセッ
サ・モジュール内の各ユニットは、−船釣に、データ転
送に関連するハードウェアの複製をもつ。この機能ユニ
ット内の複製の目的は、別のユニットとは独立に、その
ユニット内で障害をテストすることにある。エラー検出
構造などの、モジコール内の別の構造は、−船釣には２
重化されない。
プロセッサ・モジュールの全てのユニツ）〜にサービス
を行う共通バス構造は、好適には、前述の２レベルの複
製と、Ａバスと、Ａバスを複製するＢバスと、Ｘバスを
形成する３組の導体をもつ。Ａ及びＢバスのおのおのは
、同一のセットのサイクル定義、アドレス、データ、パ
リティ及び、ユニットの間のエラー情報の転送を警告す
るために比較することのできる他の信号を流す。２重化
されていないＸバスの導体は、−船釣には、タイミング
、エラー状態、及び電力などの、モジュール全体の信号
及び他の動作信号を流す。追加的なＣバスは、相手のユ
ニットとの間のローカル通信のために設けられている。
を行う共通バス構造は、好適には、前述の２レベルの複
製と、Ａバスと、Ａバスを複製するＢバスと、Ｘバスを
形成する３組の導体をもつ。Ａ及びＢバスのおのおのは
、同一のセットのサイクル定義、アドレス、データ、パ
リティ及び、ユニットの間のエラー情報の転送を警告す
るために比較することのできる他の信号を流す。２重化
されていないＸバスの導体は、−船釣には、タイミング
、エラー状態、及び電力などの、モジュール全体の信号
及び他の動作信号を流す。追加的なＣバスは、相手のユ
ニットとの間のローカル通信のために設けられている。
プロセッサーモジュールは、ユニットの２重化部分の動
作を比較し、パリティ及び他のエラー・チエツク・コー
ドを使用することなどの、各機能ユニット内の技術の結
合と、供給電圧などの動作パラメータの監視によって、
故障を検出する。各中央処理装置は２つの冗長処理部分
をもち、もし比較結果が無効を示すなら、その処理ユニ
ットを、バス構造へ情報を転送しないように分離する。
作を比較し、パリティ及び他のエラー・チエツク・コー
ドを使用することなどの、各機能ユニット内の技術の結
合と、供給電圧などの動作パラメータの監視によって、
故障を検出する。各中央処理装置は２つの冗長処理部分
をもち、もし比較結果が無効を示すなら、その処理ユニ
ットを、バス構造へ情報を転送しないように分離する。
このことは、プロセッサ・モジュールの他の機能ユニッ
トを、問題の処理装置から生じ得る障害情報から分離す
ることになる。各処理装置は、複製されない仮想メモリ
動作を実行するための段ももつ。この段では、処理装置
は寧ろ、障害を検出するためのパリティ接衝を採用する
。
トを、問題の処理装置から生じ得る障害情報から分離す
ることになる。各処理装置は、複製されない仮想メモリ
動作を実行するための段ももつ。この段では、処理装置
は寧ろ、障害を検出するためのパリティ接衝を採用する
。
ランダム・アクセス・メモリ装置１Ｇは、２つの非冗長
メモリ区画しこよって配列され、そのおのおのは、メモ
リ・ワードの異なるバイトの記憶毎に配列されている。
メモリ区画しこよって配列され、そのおのおのは、メモ
リ・ワードの異なるバイトの記憶毎に配列されている。
この装置は、エラー訂正コードによって、各メモリ区画
、及び２つの区画の複合体の両方で障害を検出する。こ
こでも、エラー検出器は、そのメモリ・ユニットを、潜
在的にエラーの可能性がある情報がバス構造、ひいては
別のユニットに転送されないように無効化する。
、及び２つの区画の複合体の両方で障害を検出する。こ
こでも、エラー検出器は、そのメモリ・ユニットを、潜
在的にエラーの可能性がある情報がバス構造、ひいては
別のユニットに転送されないように無効化する。
メモリ・ユニット１６にはまた、２重化されｌニバス導
体、すなわちバスＡ及びバスＢをチエツクする、という
タスクが割当てられている。このため、ユニットは、ア
ドレス信号をテストし、バス構造上のデータ信号をテス
トするパリティ・チエッカをもっている。さらに、コン
パレータが、バスＡ」二の全ての信号を、Ｂバス上の全
てのデータと比較する。このようもこして２ｔ５らかの
バスが故障していることを検出すると、メモリ・ユニッ
トは、Ｘバスによって、モジュールの他のユニットに、
故障していない側のバスにのみ従うように通知する。
体、すなわちバスＡ及びバスＢをチエツクする、という
タスクが割当てられている。このため、ユニットは、ア
ドレス信号をテストし、バス構造上のデータ信号をテス
トするパリティ・チエッカをもっている。さらに、コン
パレータが、バスＡ」二の全ての信号を、Ｂバス上の全
てのデータと比較する。このようもこして２ｔ５らかの
バスが故障していることを検出すると、メモリ・ユニッ
トは、Ｘバスによって、モジュールの他のユニットに、
故障していない側のバスにのみ従うように通知する。
プロセッサ・モジュールのブニめの周辺制御ユニットは
、共通バス構造との接続のためのバス・インターフェー
ス区画と、「駆動」及び「チエツク」と称される２重化
制御区画と、ユニットがサービスを行う周辺入出力装置
とを採用する。また、ディスク・メモリ５２ａ、５２ｂ
を＠作させるためのディスク制御卸ユニット２０，２２
と、通信パネル５０を通して、端末、プリンタ及びモデ
ムをもつ通信装置を動作するための通信制御ユニット２
４．２６と、１つのプロセッサ・モジュールを、多重プ
ロセッサ・システム中の他のプロセッサと相互接続する
ためのＩ−Ｉ Ｓ Ｄ Ｉ制御ユニット３２．３４が存
在する。各側で、バス・インターフェース区画が、Ａバ
スまたはＢバスの、駆動及びチエツク制御区画に入力信
号を供給し、バス構造のある人力信号の論理エラーをテ
ストし、駆動及びチエツク・チャネルからの信号出力の
同一性をチエツクする。各周辺制御ユニット中の駆動制
御区画は、そのユニットにサービスする■１０装置に適
切な、制御、アドレス、状況及びデータ操作機能を与え
る。そのユニットのデータ制御区画は、駆動制御区画を
チエツクする、という目的のためには実質的に同一であ
る。各制御ユニットの周辺インターフェース区画は、制
御ユニットと、周辺装置の間を通過する信号にエラーが
ないかどうがをテストするためのパリティ及びコンパレ
ータ装置の組み合わせをもつ。
、共通バス構造との接続のためのバス・インターフェー
ス区画と、「駆動」及び「チエツク」と称される２重化
制御区画と、ユニットがサービスを行う周辺入出力装置
とを採用する。また、ディスク・メモリ５２ａ、５２ｂ
を＠作させるためのディスク制御卸ユニット２０，２２
と、通信パネル５０を通して、端末、プリンタ及びモデ
ムをもつ通信装置を動作するための通信制御ユニット２
４．２６と、１つのプロセッサ・モジュールを、多重プ
ロセッサ・システム中の他のプロセッサと相互接続する
ためのＩ−Ｉ Ｓ Ｄ Ｉ制御ユニット３２．３４が存
在する。各側で、バス・インターフェース区画が、Ａバ
スまたはＢバスの、駆動及びチエツク制御区画に入力信
号を供給し、バス構造のある人力信号の論理エラーをテ
ストし、駆動及びチエツク・チャネルからの信号出力の
同一性をチエツクする。各周辺制御ユニット中の駆動制
御区画は、そのユニットにサービスする■１０装置に適
切な、制御、アドレス、状況及びデータ操作機能を与え
る。そのユニットのデータ制御区画は、駆動制御区画を
チエツクする、という目的のためには実質的に同一であ
る。各制御ユニットの周辺インターフェース区画は、制
御ユニットと、周辺装置の間を通過する信号にエラーが
ないかどうがをテストするためのパリティ及びコンパレ
ータ装置の組み合わせをもつ。
通信制御ユニット２４などの、同期的Ｉ１０装置により
動作する周辺制御ユニッ）・は、その相手ユニット２４
と、ステップをロックされた同期状態で動作する。しか
し、対のディスク制御ユニット２０．２２８４、異なる
非同期ディスク・メモリにより動作するので、その同期
は限定的である。
動作する周辺制御ユニッ）・は、その相手ユニット２４
と、ステップをロックされた同期状態で動作する。しか
し、対のディスク制御ユニット２０．２２８４、異なる
非同期ディスク・メモリにより動作するので、その同期
は限定的である。
対のディスク制御ユニッ１〜２０．２２は、同時に書き
こみ動作を行うが、ディスク・メモリが互いに非同期的
に動作する限りにおいて、厳密な同期にはない。制御ユ
ニット３２及びその相手もまた、典型的には、限定され
た程度の同期で動作する。
こみ動作を行うが、ディスク・メモリが互いに非同期的
に動作する限りにおいて、厳密な同期にはない。制御ユ
ニット３２及びその相手もまた、典型的には、限定され
た程度の同期で動作する。
モジュールのための電源ユニットは、２つのバルク電源
を使用し、そのおのおのは、対のユニットの一方のユニ
ッｌ〜にのみ動作電力を提供する。
を使用し、そのおのおのは、対のユニットの一方のユニ
ッｌ〜にのみ動作電力を提供する。
このように、１つのバルク電源が、バス構造の１つの２
重化部分と、２つの対メモリ・二ニットの１つト、周辺
制御ユニットの各対の１つのユニットに給電する。バル
ク電源はまた、プロセッサ・モジュールの非２重化ユニ
ッ１〜にも電力を与える。このモジュールの各ユニット
は、１つのバルク電源から動作電力を受取り、そのユニ
ットが必要とする動作電圧を発生ずる電力供給段をもつ
。
重化部分と、２つの対メモリ・二ニットの１つト、周辺
制御ユニットの各対の１つのユニットに給電する。バル
ク電源はまた、プロセッサ・モジュールの非２重化ユニ
ッ１〜にも電力を与える。このモジュールの各ユニット
は、１つのバルク電源から動作電力を受取り、そのユニ
ットが必要とする動作電圧を発生ずる電力供給段をもつ
。
この電力供給段は、さらに、供給電圧を監視する。そし
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからバス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、バス構造への障害的な情報
の伝送をもたらすのを防止する。
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからバス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、バス構造への障害的な情報
の伝送をもたらすのを防止する。
プロセッサ・モジュールのうちには、実際の情報転送の
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニツ
１−は、このようにして、障害が検出される際の情報転
送を禁止する。
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニツ
１−は、このようにして、障害が検出される際の情報転
送を禁止する。
しかし、このモジュールは、中断または遅延なく動作を
継続することができ、非禁止相手ユニットから情報転送
を行う。
継続することができ、非禁止相手ユニットから情報転送
を行う。
一般的には、動作時間がより重要である中央処理装置と
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出と同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに直ぐ前の情報転送を無視するように報知する信号を
発生ずる。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手がらその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生じることなく実行される、という点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、どのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのバス調停手段が設けられている。
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出と同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに直ぐ前の情報転送を無視するように報知する信号を
発生ずる。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手がらその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生じることなく実行される、という点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、どのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのバス調停手段が設けられている。
Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォールト・ｌ・レラントＳ／３７０モジユール 第７図は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ対１２．１４の
相互接続を示す。これらは、モジュール１０の２重化Ｓ
／ ８８ ：ｌ ：： ッｌ□ １２．１４に置き換
えられた時、新規且つ独特のｓ／３７０モジュール９を
形成する。そのような独特のモジュール９が、モジュー
ル１０のための、第６Ｂ及びｓＣ図に示すのと同様の様
式でＳ／８８Ｈ６ＤＩとネットワークによって相互接続
されている時、それらは、フォールト・トレランスと、
単一システム・イメージと、ホットプラグ可能性と、同
一モジュール内の複数Ｓ／８Ｂ処理装置間でのＩ１０負
荷共有などのＳ／８８の機能をもつ（Ｓ／８８複合体で
なくて）Ｓ／３７０複合体を形成する。
ォールト・ｌ・レラントＳ／３７０モジユール 第７図は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ対１２．１４の
相互接続を示す。これらは、モジュール１０の２重化Ｓ
／ ８８ ：ｌ ：： ッｌ□ １２．１４に置き換
えられた時、新規且つ独特のｓ／３７０モジュール９を
形成する。そのような独特のモジュール９が、モジュー
ル１０のための、第６Ｂ及びｓＣ図に示すのと同様の様
式でＳ／８８Ｈ６ＤＩとネットワークによって相互接続
されている時、それらは、フォールト・トレランスと、
単一システム・イメージと、ホットプラグ可能性と、同
一モジュール内の複数Ｓ／８Ｂ処理装置間でのＩ１０負
荷共有などのＳ／８８の機能をもつ（Ｓ／８８複合体で
なくて）Ｓ／３７０複合体を形成する。
特に、独自モジコール９の相手ユニツ１−２１．２３中
のＳ／３７０プロセツサは、個々のＳ／３７０オペレー
テイング・システムの制御の下でＳ／３７０命令を実行
し、相互接続されたＳ／８８プロセツサは、Ｓ／８８ア
プリケーシヨン・プログラムと連結したＳ／８８オペレ
ーテイング・システムの制御の下で、個別のＳ ／ ８
８ Ｍｅ憶及びＳ／８８周辺装置と連結したＳ／３７０
Ｉ１０１００全てを実行する。
のＳ／３７０プロセツサは、個々のＳ／３７０オペレー
テイング・システムの制御の下でＳ／３７０命令を実行
し、相互接続されたＳ／８８プロセツサは、Ｓ／８８ア
プリケーシヨン・プログラムと連結したＳ／８８オペレ
ーテイング・システムの制御の下で、個別のＳ ／ ８
８ Ｍｅ憶及びＳ／８８周辺装置と連結したＳ／３７０
Ｉ１０１００全てを実行する。
さらに、この新規なモジュール９内には、モジュール９
内でのＳ／３７０複数プロセツザ環境を可能ならしめる
ために、Ｓ／３７０− Ｓ／８８プロセツサ対ユニツト
２５及び２７と、２９及び３１を収容することができる
。さらに、対ユニット２１．２３と、２５．２７と、２
９．３１内のＳ／３７０プロセツサは、各組対毎に異な
るＳ／３７０オペレーテイング・システムの下で動作す
ることができる。
内でのＳ／３７０複数プロセツザ環境を可能ならしめる
ために、Ｓ／３７０− Ｓ／８８プロセツサ対ユニツト
２５及び２７と、２９及び３１を収容することができる
。さらに、対ユニット２１．２３と、２５．２７と、２
９．３１内のＳ／３７０プロセツサは、各組対毎に異な
るＳ／３７０オペレーテイング・システムの下で動作す
ることができる。
Ｅｌｏ、２重化プロセッサ対ユニット２１．２３の一般
的説明 第８図は、Ｓ／３７０及びＳ／８８プロセツサをユニッ
ト２１内で相互接続するための好適な形式を示す図であ
る。
的説明 第８図は、Ｓ／３７０及びＳ／８８プロセツサをユニッ
ト２１内で相互接続するための好適な形式を示す図であ
る。
ユニット２１の下部分は、各プロセッサ要素の対６０．
６２において単一のプロセッサ要素を除けば、前述の米
国特許第４４５３２１５号のプロセッサ１２と実質的に
同一の中央プロセッサ１２をもつ。米国特許第４４．５
３２１５号においては、それぞれがユーザー・コードと
オペレーティング・システム・コードとを実行するため
に、参照番号６０及び６２のところに双対プロセッサが
設けられている。
６２において単一のプロセッサ要素を除けば、前述の米
国特許第４４５３２１５号のプロセッサ１２と実質的に
同一の中央プロセッサ１２をもつ。米国特許第４４．５
３２１５号においては、それぞれがユーザー・コードと
オペレーティング・システム・コードとを実行するため
に、参照番号６０及び６２のところに双対プロセッサが
設けられている。
本発明では、その両方の機能が、単一のマイクロプロセ
ッサ、好適にはモトローラＭＣ６８０２０マイクロプロ
セツサによって実行される。尚、ＭＣ６８０２０マイク
ロプロセツサは、モトローラ社発行の、著作権１９８９
．１９８８、Ｍ、Ｃ６８０２０Ｕｓｅｒｓ Ｍａｎ、
ｎｕａｌ、第３版もと説明されている。
ッサ、好適にはモトローラＭＣ６８０２０マイクロプロ
セツサによって実行される。尚、ＭＣ６８０２０マイク
ロプロセツサは、モトローラ社発行の、著作権１９８９
．１９８８、Ｍ、Ｃ６８０２０Ｕｓｅｒｓ Ｍａｎ、
ｎｕａｌ、第３版もと説明されている。
このように、各プロセッサ要素（ＰＥ）６０及び６２は
、好適りこはモトローラＭＣ６８０２０マイクロプロせ
ツサである。マルチプレクサ（ＭＰＬＸ）６１．６３が
プロセッサ要素６０．６２を、米国特許第４４５３２１
．５号に詳述されるような方法で、アドレス／デーク／
制御Ａ及びＢバスとトランシーバ１２ｅによってバス構
造３０に接続する。また、要素６０．６２のためにロー
カル制御６４．６６と仮想記憶マツプ１２ｅが設けられ
ている。コンパレータ（比較）１２ｆは、バス３０とプ
ロセッサ要素６０ 、＋ ６２の間を行来する制御、デ
ータ及びアドレス線上の信号を比較することによって、
エラーをもたらす障害をチエツクする。その信号の不一
致は、コンパレータ１２ｆから共通制御回路８６へ至る
エラー１３号を引き起こし、共通制御回路８６は、バス
構造３０のＸバス上にエラー信号を送出し、処理ユニッ
ト１２を切り放すためにトランシーバ１２ｅ中のドライ
バ（図示しない）を無効化する。クランプ回路８９．９
０は、ユニット１２の電力障害に応答して、ユニッ１−
１２からの全ての出力線をアースにクランプする。これ
らの要素は、米国特許第４４５３２１５号に詳述されて
いる。
、好適りこはモトローラＭＣ６８０２０マイクロプロせ
ツサである。マルチプレクサ（ＭＰＬＸ）６１．６３が
プロセッサ要素６０．６２を、米国特許第４４５３２１
．５号に詳述されるような方法で、アドレス／デーク／
制御Ａ及びＢバスとトランシーバ１２ｅによってバス構
造３０に接続する。また、要素６０．６２のためにロー
カル制御６４．６６と仮想記憶マツプ１２ｅが設けられ
ている。コンパレータ（比較）１２ｆは、バス３０とプ
ロセッサ要素６０ 、＋ ６２の間を行来する制御、デ
ータ及びアドレス線上の信号を比較することによって、
エラーをもたらす障害をチエツクする。その信号の不一
致は、コンパレータ１２ｆから共通制御回路８６へ至る
エラー１３号を引き起こし、共通制御回路８６は、バス
構造３０のＸバス上にエラー信号を送出し、処理ユニッ
ト１２を切り放すためにトランシーバ１２ｅ中のドライ
バ（図示しない）を無効化する。クランプ回路８９．９
０は、ユニット１２の電力障害に応答して、ユニッ１−
１２からの全ての出力線をアースにクランプする。これ
らの要素は、米国特許第４４５３２１５号に詳述されて
いる。
第８図の上方部分は、Ｓ／３７０プロセツサ要素８５．
８７の対をＳ／８８パス構造、及び５７８８プロセツサ
要素６０．６２に接続する好適な形式を示す図である。
８７の対をＳ／８８パス構造、及び５７８８プロセツサ
要素６０．６２に接続する好適な形式を示す図である。
プロセッサ要素８５．８７は、マルチプレクサ７１．７
３及びトランシーバ１３を介して、要素６０，６２がバ
ス構造３０に接続されているのと論理的に同様の様式で
バス構造３０に接続されている。
３及びトランシーバ１３を介して、要素６０，６２がバ
ス構造３０に接続されているのと論理的に同様の様式で
バス構造３０に接続されている。
コンパレータ（比較回路）１５（第３２Ａ及び３２Ｂ図
に詳述）と、クランプ回路７７及び７９と、共通制御７
５が設けられ、制御回ｍ ８６６Ｊ、プロセッサ要素６
０．６２のＳ／８８割り込み機構に結合されている。Ｓ
／３７０プロセツサ８５．８７とその関連ハードウェア
は、エラー処理と回復を行うためにＳ／８８を使用する
。このため、共通制御回路７５は、共通制御回路８Ｇが
、比較回路１５によって検出されたエラーを処理するこ
とを可能ならしめるＪ二めに、線９５を介して共通制御
回路８Ｇに結合される。この結合線９５はまた、共通制
御７５及び８Ｇが、どちらかのプロセッサ対にエラーが
生じた場合に、その両方のプロセッサを切り放すことを
可能ならしめる。
に詳述）と、クランプ回路７７及び７９と、共通制御７
５が設けられ、制御回ｍ ８６６Ｊ、プロセッサ要素６
０．６２のＳ／８８割り込み機構に結合されている。Ｓ
／３７０プロセツサ８５．８７とその関連ハードウェア
は、エラー処理と回復を行うためにＳ／８８を使用する
。このため、共通制御回路７５は、共通制御回路８Ｇが
、比較回路１５によって検出されたエラーを処理するこ
とを可能ならしめるＪ二めに、線９５を介して共通制御
回路８Ｇに結合される。この結合線９５はまた、共通制
御７５及び８Ｇが、どちらかのプロセッサ対にエラーが
生じた場合に、その両方のプロセッサを切り放すことを
可能ならしめる。
ユニット２１中のＳ／３７０プロセツサ装置の好適な構
成は、中央処理（プロセッサ）要素８５．８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８８）インターフェース８９．９１をもつ
。記憶管理ユニット８１，８３は、マルチプレクサ７１
．７３と、１〜ランシーバ】３と、バス構造３０を介し
て、プロセッサ要素８５．８７をＳ／８８主記憶１６に
結合する。
成は、中央処理（プロセッサ）要素８５．８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８８）インターフェース８９．９１をもつ
。記憶管理ユニット８１，８３は、マルチプレクサ７１
．７３と、１〜ランシーバ】３と、バス構造３０を介し
て、プロセッサ要素８５．８７をＳ／８８主記憶１６に
結合する。
インターフェース８９．９１は、Ｓ／３７０プロセツサ
要素８５．８７をそれぞれ、Ｓ／８８プロセツサ要素６
２．６０のプロセッサ・バスに結合する。
要素８５．８７をそれぞれ、Ｓ／８８プロセツサ要素６
２．６０のプロセッサ・バスに結合する。
相手のプロセッサ・ユニット２３は、プロセッサ・ユニ
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０．６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一のＳ／８８オペレーテイング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０．６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一のＳ／８８オペレーテイング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
同様に、ユニット２１中の２つのプロセッサ要素８５．
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーテイング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーテイング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。
ユニット２１または２３にエラーが生じた場合、そのユ
ニツ１〜は、別のユニットによる７２−ルト・トレラン
ト動作の継続を可能ならしめるブニめに、サービスから
除去される。
ニツ１〜は、別のユニットによる７２−ルト・トレラン
ト動作の継続を可能ならしめるブニめに、サービスから
除去される。
さて、Ｓ／３７０処理ユニツトのある特定の実現構成に
ついて以下説明するけれども、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションから発行され入
手可能な、］ＢＭ Ｓｙｓｔｅｍ／３７０Ｐｒｉｎｃｉ
ｐｌｅｓ ｏｆｏｐｅｒａｔｉｏｎ （発行番号Ｇ人２
２−７０００−１０、第１１版、１９８７年９月）乙こ
記述されている必要条件と互換な別の実現構成を使用し
てもよいことが理解されよう。
ついて以下説明するけれども、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションから発行され入
手可能な、］ＢＭ Ｓｙｓｔｅｍ／３７０Ｐｒｉｎｃｉ
ｐｌｅｓ ｏｆｏｐｅｒａｔｉｏｎ （発行番号Ｇ人２
２−７０００−１０、第１１版、１９８７年９月）乙こ
記述されている必要条件と互換な別の実現構成を使用し
てもよいことが理解されよう。
第９Ａ及び第９Ｂ図は、第８図のプロセッサ・ユニット
２１のＳ／３７０及びＳ／８８構成要素の物理的パッケ
ージングの一形態舎示す図である。対の処理要素８５．
８７を含むＳ／３７０要素が１つのボード１．０１上に
取り付けられ、対の処理要素ＧＯ，６２を含むＳ／８８
要素が別のボード１０２上に取り付けられる。２つのボ
ード１０１及び１０２は、サンドイッチ対１０３を形成
するように互いに剛性的に接着され、モジュール９の背
面パネル（図示しない）の２つのスロットに押入するよ
うに適合され、慣用的な背面パネル結線技術によって、
ボード１．０１及び１０２上の要素が、第８図及び米国
特許第４４５３２１５号に示されているように、互いに
且つバス構造３０に接続される。
２１のＳ／３７０及びＳ／８８構成要素の物理的パッケ
ージングの一形態舎示す図である。対の処理要素８５．
８７を含むＳ／３７０要素が１つのボード１．０１上に
取り付けられ、対の処理要素ＧＯ，６２を含むＳ／８８
要素が別のボード１０２上に取り付けられる。２つのボ
ード１０１及び１０２は、サンドイッチ対１０３を形成
するように互いに剛性的に接着され、モジュール９の背
面パネル（図示しない）の２つのスロットに押入するよ
うに適合され、慣用的な背面パネル結線技術によって、
ボード１．０１及び１０２上の要素が、第８図及び米国
特許第４４５３２１５号に示されているように、互いに
且つバス構造３０に接続される。
Ｓ／３７０プロセツサの、Ｓ／８８プロセツサに対する
直接結合を説明する前に、Ｓ／３７０プロセツサをして
、＜１）Ｓ／８８主記憶の一部を使用し、（２）Ｓ／８
８仮想記憶空間のあるものを利用するＳ／８８とコマン
ド及びデータを交換することを可能ならしめる機構につ
いて簡単に説明しておくことは、本発明の理解を助ける
であろう。これらの機構については後でも詳細に説明す
る。
直接結合を説明する前に、Ｓ／３７０プロセツサをして
、＜１）Ｓ／８８主記憶の一部を使用し、（２）Ｓ／８
８仮想記憶空間のあるものを利用するＳ／８８とコマン
ド及びデータを交換することを可能ならしめる機構につ
いて簡単に説明しておくことは、本発明の理解を助ける
であろう。これらの機構については後でも詳細に説明す
る。
第１０図は、１つのモジュール９の記憶管理ユニット１
０５による、実記憶１６に対するＳ／８８仮想記憶のマ
ツピングの好適な形式を示す図である。仮想記憶空間１
０Ｇは、Ｓ／８８オペレーテイング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスベーヌ内で、領域１０９（アドレス００
７ＥＯ０００からＯ○７ＥＦＦＦＦ）は、各Ｓ／３７０
プロセツサ要素を、ユニット２１などのプロセッサ・ユ
ニット中のＳ／８８プロセツサ要素に結合するために使
用されるハードウェア及びコードのために予約されてい
る。アドレス空間１０９ζＪ、通常のシステム動作の間
Ｓ／８８オペレーティング・システムに対して透過的に
なされている。この空間１．０９の用途については後で
詳細に説明する。
０５による、実記憶１６に対するＳ／８８仮想記憶のマ
ツピングの好適な形式を示す図である。仮想記憶空間１
０Ｇは、Ｓ／８８オペレーテイング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスベーヌ内で、領域１０９（アドレス００
７ＥＯ０００からＯ○７ＥＦＦＦＦ）は、各Ｓ／３７０
プロセツサ要素を、ユニット２１などのプロセッサ・ユ
ニット中のＳ／８８プロセツサ要素に結合するために使
用されるハードウェア及びコードのために予約されてい
る。アドレス空間１０９ζＪ、通常のシステム動作の間
Ｓ／８８オペレーティング・システムに対して透過的に
なされている。この空間１．０９の用途については後で
詳細に説明する。
システム初期化の間に、記憶管理ユニット１０５は、Ｓ
／８８主記憶装置１Ｇ内に、ユニット２１及び２３など
の組（ｐａｒｔｎｅｒｅｄ）ユニッｔ−中の４つのＳ／
３７０プロセツサ要素からなる各セラ）・毎に、Ｓ／３
７０主記憶領域を割当てる。こうして、組みユニット２
１．２３と、２５．２７と、２９．３１のそれぞれに、
３つのＳ／３７０主記憶領域１６２．１６３及び１６４
が設けられる。
／８８主記憶装置１Ｇ内に、ユニット２１及び２３など
の組（ｐａｒｔｎｅｒｅｄ）ユニッｔ−中の４つのＳ／
３７０プロセツサ要素からなる各セラ）・毎に、Ｓ／３
７０主記憶領域を割当てる。こうして、組みユニット２
１．２３と、２５．２７と、２９．３１のそれぞれに、
３つのＳ／３７０主記憶領域１６２．１６３及び１６４
が設けられる。
組みのユニッ１〜内のＳ／８８プロセツサ要素は、米国
特許第４４５３２１５号に示すような様式で、記憶装置
１６の残りの部分にアクセスする。
特許第４４５３２１５号に示すような様式で、記憶装置
１６の残りの部分にアクセスする。
Ｓ／３７０記憶領域１６２乃至１Ｇ４は、後述するよう
に、Ｓ／８８オペレーテイング・システムが、これらの
領域が「盗られて」おり、Ｓ／８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることがないような様式で、割当てられる。
に、Ｓ／８８オペレーテイング・システムが、これらの
領域が「盗られて」おり、Ｓ／８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることがないような様式で、割当てられる。
Ｓ／３７０システムは仮想システムであるので、それは
アトレス変換を介して主記憶領域にアクセスする。紹の
主記憶装置１８も、同一のＳ／３７０主記憶領域（図示
しない）を必要とする。各Ｓ／３７０プロセツサ要素は
、その個別のＳ／３７０主記憶領域にのみアクセスする
ことができ、それがＳ／８８主記憶にアクセスしようと
する試みであるならエラー信号を発生する。５７８８プ
ロセツサはしかし、５７８８プロセツサ要素がそれのＳ
／３７０プロセツサ要素のための■／○コントローラと
して動作するときに、Ｓ／３７０ Ｉ１０１００間に
、Ｓ／３７０プロセツサ要素のＳ／３７０主記１、ＯＯ 憶領域にアクセス（またはアクセスを導く）ことができ
る。
アトレス変換を介して主記憶領域にアクセスする。紹の
主記憶装置１８も、同一のＳ／３７０主記憶領域（図示
しない）を必要とする。各Ｓ／３７０プロセツサ要素は
、その個別のＳ／３７０主記憶領域にのみアクセスする
ことができ、それがＳ／８８主記憶にアクセスしようと
する試みであるならエラー信号を発生する。５７８８プ
ロセツサはしかし、５７８８プロセツサ要素がそれのＳ
／３７０プロセツサ要素のための■／○コントローラと
して動作するときに、Ｓ／３７０ Ｉ１０１００間に
、Ｓ／３７０プロセツサ要素のＳ／３７０主記１、ＯＯ 憶領域にアクセス（またはアクセスを導く）ことができ
る。
Ｅ １．］、、Ｓ／３７０及びＳ／８８プロセツサ要素
の結合 第８図は、ユニツ１−２１．２３のおのおので２つずつ
の組みとなった、プロセッサ要素８５などの４つのＳ／
３７０プロセツサ要素と、ユニット２１．２３のおのお
ので２つずつの組みとなった、プロセッサ要素６８など
の４つのプロセッサ要素Ｓ／８８が与えられ、それらが
、全てのＳ／３７０プロセツサ要素が同時に同一のｓ／
３７０命令を実行し、全てのＳ／８８プロセツサ要素が
同時に同一のＳ／８８命令を実行するように結合される
様子を図式的に示している。このよう乞こ、４つのＳ／
３７０プロセツサは全て、プログラム実行に関する限り
、１つのＳ／３７０プロセツサ・ユニットとして動作す
る。同様に、４つのＳ／８８プロセツサ要素は全て、１
つのＳ／８８プロセツサ・ユニットとしてイ動く。
の結合 第８図は、ユニツ１−２１．２３のおのおので２つずつ
の組みとなった、プロセッサ要素８５などの４つのＳ／
３７０プロセツサ要素と、ユニット２１．２３のおのお
ので２つずつの組みとなった、プロセッサ要素６８など
の４つのプロセッサ要素Ｓ／８８が与えられ、それらが
、全てのＳ／３７０プロセツサ要素が同時に同一のｓ／
３７０命令を実行し、全てのＳ／８８プロセツサ要素が
同時に同一のＳ／８８命令を実行するように結合される
様子を図式的に示している。このよう乞こ、４つのＳ／
３７０プロセツサは全て、プログラム実行に関する限り
、１つのＳ／３７０プロセツサ・ユニットとして動作す
る。同様に、４つのＳ／８８プロセツサ要素は全て、１
つのＳ／８８プロセツサ・ユニットとしてイ動く。
それゆえ、説明を容易にするために、要素の多重複製に
ついて説明が必要である場合を除き、以下の説明は、主
として１つのＳ／３７０プロセツサ要素８５及び１つの
Ｓ／８８プロセツサ要素６２と、それに関連するハード
ウェア及びプログラム・コードに言及するものとする。
ついて説明が必要である場合を除き、以下の説明は、主
として１つのＳ／３７０プロセツサ要素８５及び１つの
Ｓ／８８プロセツサ要素６２と、それに関連するハード
ウェア及びプログラム・コードに言及するものとする。
同様に、例えばマルチプレクサ６１．６３．７１．７３
及びトランシーバ１２ｅ、１１による、バス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこととする。この結合に関しては、第３
２図を参照されたい それゆえ、第１１図は、プロセッサ・バス１７０と、Ｓ
／３７０記憶管理ユニツ１〜８１を含む第１の経路によ
って、システム・バス３ｏ及びＳ／８８記憶１Ｇにプロ
セッサ要素８５が結合された様子を示している。プロセ
ッサ要素８５は、フロセッサ要素間インターフェース８
９を含む第２の経路によって、プロセッサ要素６２のプ
ロセッサ・バス１６１に結合されているものとして示さ
れている。プロセッサ要素８５は、記憶１６中＝ １０
２ の、割当てられたＳ／３７０主記憶領域１６２からデー
タ及び命令をフェッチ（及び記憶）するためのＳ ／／
３７０プログラム実行の間に第１の経路を使用する。
及びトランシーバ１２ｅ、１１による、バス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこととする。この結合に関しては、第３
２図を参照されたい それゆえ、第１１図は、プロセッサ・バス１７０と、Ｓ
／３７０記憶管理ユニツ１〜８１を含む第１の経路によ
って、システム・バス３ｏ及びＳ／８８記憶１Ｇにプロ
セッサ要素８５が結合された様子を示している。プロセ
ッサ要素８５は、フロセッサ要素間インターフェース８
９を含む第２の経路によって、プロセッサ要素６２のプ
ロセッサ・バス１６１に結合されているものとして示さ
れている。プロセッサ要素８５は、記憶１６中＝ １０
２ の、割当てられたＳ／３７０主記憶領域１６２からデー
タ及び命令をフェッチ（及び記憶）するためのＳ ／／
３７０プログラム実行の間に第１の経路を使用する。
また、プロセッサ要素６２は、インターフェース８９を
含む第２の経路上で、プロセッサ要素８５のためのＳ／
３７０ Ｉ１０動作を実行する。
含む第２の経路上で、プロセッサ要素８５のためのＳ／
３７０ Ｉ１０動作を実行する。
好適な実施例においては、Ｓ／３７０チツプ・セット１
５０（第１１図）は、プロセッサ要素８５と、クロック
１５２と、ディレクトリ・ルックアサイド・テーブル（
ＤＬＡ、Ｔ）３４１をもつキャッシユ・コントローラ１
５３と、バス゛アダプタ１５４と、オプションの浮動小
数点コプロセッサ１５１と、Ｓ／３７０アーキテクチヤ
をサポートするマイクロコードのセットをａ己１．＠す
るための制御記憶１７１のための個別の機能チップを含
む。このＳ／３７０チツプは、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションによって販売さ
れている、（ＶＳＥ／ＳＰ、ＶＭ／ＳＰ、ＪＸ／３７０
などの）既存のＳ／３７０オペレーテイング・システム
のどれかによって動作されるように適合することができ
る。
５０（第１１図）は、プロセッサ要素８５と、クロック
１５２と、ディレクトリ・ルックアサイド・テーブル（
ＤＬＡ、Ｔ）３４１をもつキャッシユ・コントローラ１
５３と、バス゛アダプタ１５４と、オプションの浮動小
数点コプロセッサ１５１と、Ｓ／３７０アーキテクチヤ
をサポートするマイクロコードのセットをａ己１．＠す
るための制御記憶１７１のための個別の機能チップを含
む。このＳ／３７０チツプは、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションによって販売さ
れている、（ＶＳＥ／ＳＰ、ＶＭ／ＳＰ、ＪＸ／３７０
などの）既存のＳ／３７０オペレーテイング・システム
のどれかによって動作されるように適合することができ
る。
キャッシユ・コントローラ１５３は、記憶制御インター
フェース（ＳＴＣＩ）１５５とともに、Ｓ／３７０記憶
管理ユニツト８１を形成する。バス・アダプタ１５４及
びバス制御ユニット（ＢＣＵ）１５６は、プロセッサ要
素インターフェース８９のためのプロセッサ要素を含む
。
フェース（ＳＴＣＩ）１５５とともに、Ｓ／３７０記憶
管理ユニツト８１を形成する。バス・アダプタ１５４及
びバス制御ユニット（ＢＣＵ）１５６は、プロセッサ要
素インターフェース８９のためのプロセッサ要素を含む
。
好適な実施例に４５いては、プロセッサ要素８５なとの
Ｓ／３７０ＣＰＵは、３２ビツト・データ・フローと、
３２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのボ
ート・データ・ローカル記憶中の３２ピッ１−・レジス
タと、８バイトＳ／３７０命令バッファをもつ３２ビッ
ト−マイクロプロセッサである。Ｓ／３７０命令は、ハ
ードウェア中で実行されるがまたは、マイクロ命令によ
って解釈される。チップ１５３は、Ｓ／３７０プログラ
ム命令及びデータと、関連記憶制御機能のためのキャッ
シュ記憶を与える。チップ１５３は、プロセッサ要素８
５がそのプログラム命令を＝ １０４ 実行するときに、プロセッサ要素８５から発行される全
ての記憶要求を処理する。チップ１５３はまた、■／○
データの転送時に、バス・アダプタ１５４からの要求を
も処理する。
Ｓ／３７０ＣＰＵは、３２ビツト・データ・フローと、
３２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのボ
ート・データ・ローカル記憶中の３２ピッ１−・レジス
タと、８バイトＳ／３７０命令バッファをもつ３２ビッ
ト−マイクロプロセッサである。Ｓ／３７０命令は、ハ
ードウェア中で実行されるがまたは、マイクロ命令によ
って解釈される。チップ１５３は、Ｓ／３７０プログラ
ム命令及びデータと、関連記憶制御機能のためのキャッ
シュ記憶を与える。チップ１５３は、プロセッサ要素８
５がそのプログラム命令を＝ １０４ 実行するときに、プロセッサ要素８５から発行される全
ての記憶要求を処理する。チップ１５３はまた、■／○
データの転送時に、バス・アダプタ１５４からの要求を
も処理する。
バス・アダプタ１５４及びＢ ＣＵ １．５６は、入出
力動作の間に、内部Ｓ／３７０プロセツサ・バス１７０
をＳ／８８プロセツサ・バス１６１！こ直接に（あるい
は緊密に）相互接続するｌ二めの論理及び制御を与える
。ＢＣＵ］、５６は、プロセッサ要素８５及び６２のプ
ロセッサ・バスを互いに直接結合するための主要な機構
である。後述するように、プロセッサ要素８５及び６２
の間でデータ及びコマンドを転送するために、プロセッ
サ要素６２がその関連システム・ハードウェアから「切
り放された」とき、Ｓ／８８プロセツサ要素（ＰＥ）６
２と対話するのがこのハードウェア機構である。
力動作の間に、内部Ｓ／３７０プロセツサ・バス１７０
をＳ／８８プロセツサ・バス１６１！こ直接に（あるい
は緊密に）相互接続するｌ二めの論理及び制御を与える
。ＢＣＵ］、５６は、プロセッサ要素８５及び６２のプ
ロセッサ・バスを互いに直接結合するための主要な機構
である。後述するように、プロセッサ要素８５及び６２
の間でデータ及びコマンドを転送するために、プロセッ
サ要素６２がその関連システム・ハードウェアから「切
り放された」とき、Ｓ／８８プロセツサ要素（ＰＥ）６
２と対話するのがこのハードウェア機構である。
クロック・チップ１５２（第１２図）６Ｊ、クロック信
号発生のための集中化論理を使用し、別のチップ８５．
１５１．１５３及び１５４のおのおのに適切なりロック
信号を供給する。クロック１５２は一方、Ｓ／３７０プ
ロセツサ要素８５とＳ／８８プロセツサ要素６２の両方
を同期させるために、システム７８８バス３０からのク
ロック信号によって制御される。
号発生のための集中化論理を使用し、別のチップ８５．
１５１．１５３及び１５４のおのおのに適切なりロック
信号を供給する。クロック１５２は一方、Ｓ／３７０プ
ロセツサ要素８５とＳ／８８プロセツサ要素６２の両方
を同期させるために、システム７８８バス３０からのク
ロック信号によって制御される。
プロセッサ結合／切り放しハードウェア以外に、２つの
異なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント・バス構
造３０に前以て同期的に接続する手段である。好適な実
施例では、このインターフェースは、Ｓ／３７０ギヤツ
シユ・コントローラ１５３及びＳ／８８システム・バス
３０と通信しなくてはならないＳＴＣＩ論理１５５によ
って処理される。さらに、非フォールト・トレラント・
ハードウェアは、互いに相手ユニットをもってロックス
テップで走る能力をもつ「チエツク」及び「駆動」論理
を形成するように、第８図に示すようにボード」ユで複
製されなくてはならない。このように、ボート１０１及
び１０２」二のシステム要素からなる「単一の」ＣＰＵ
は、その２重化された相手ユニットとロックステップで
走らなくてはならない。最適な性能及び機能性を維持し
つつ」二連の必要条件全実現するためのタスクは、異な
るクロック源の同期化を要する。
異なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント・バス構
造３０に前以て同期的に接続する手段である。好適な実
施例では、このインターフェースは、Ｓ／３７０ギヤツ
シユ・コントローラ１５３及びＳ／８８システム・バス
３０と通信しなくてはならないＳＴＣＩ論理１５５によ
って処理される。さらに、非フォールト・トレラント・
ハードウェアは、互いに相手ユニットをもってロックス
テップで走る能力をもつ「チエツク」及び「駆動」論理
を形成するように、第８図に示すようにボード」ユで複
製されなくてはならない。このように、ボート１０１及
び１０２」二のシステム要素からなる「単一の」ＣＰＵ
は、その２重化された相手ユニットとロックステップで
走らなくてはならない。最適な性能及び機能性を維持し
つつ」二連の必要条件全実現するためのタスクは、異な
るクロック源の同期化を要する。
好適な実施例では、Ｓ／８８システム・クロック３８（
第７図）が、共通バス構造３０に接続された全ての装置
によって受は取られ、２つのＳ／８８クロツク・サイク
ルがバス３０のサイクル毎に決定される。このシステム
・クロック３８は、そのバス上の同期的通信を保証し、
個々のプロセッサまたはコントローラによって、そのシ
ステム・クロックＬこ基づき内部クロック周波数源を作
成するために使用される。Ｓ／３７０ハードウエアは、
Ｓ／３７０クロツク・チップ１５２への発振器入力を利
用し、Ｓ／３７０クロツク・チップ１５２は、それぞれ
別のＳ／３７０チツプ８５．１５１、コ５３．１５４．
１５５に対する固有のクロックの組を発生する。このク
ロック・チップ１５２は、動作温度、製造偏差などのさ
まざまなパラメータに基づく本来的な遅延を有する。こ
の遅延偏差は、冗長チエツク及び駆動論理の間のロック
ステップ同期を維持することと、ＳＴＣ１１５５及びバ
ス構造３０の間の完全バイブラインを維持することの両
方において許容できない。
第７図）が、共通バス構造３０に接続された全ての装置
によって受は取られ、２つのＳ／８８クロツク・サイク
ルがバス３０のサイクル毎に決定される。このシステム
・クロック３８は、そのバス上の同期的通信を保証し、
個々のプロセッサまたはコントローラによって、そのシ
ステム・クロックＬこ基づき内部クロック周波数源を作
成するために使用される。Ｓ／３７０ハードウエアは、
Ｓ／３７０クロツク・チップ１５２への発振器入力を利
用し、Ｓ／３７０クロツク・チップ１５２は、それぞれ
別のＳ／３７０チツプ８５．１５１、コ５３．１５４．
１５５に対する固有のクロックの組を発生する。このク
ロック・チップ１５２は、動作温度、製造偏差などのさ
まざまなパラメータに基づく本来的な遅延を有する。こ
の遅延偏差は、冗長チエツク及び駆動論理の間のロック
ステップ同期を維持することと、ＳＴＣ１１５５及びバ
ス構造３０の間の完全バイブラインを維持することの両
方において許容できない。
第１２Ｃ及び第１９Ｃ図に示すように、好適な実施例は
、ボード１．０１をして、Ｓ／３７０プロセツサ・サイ
クルを、Ｓ／８８バス３０サイクルと同期させつつ、リ
セット後（すなわち、電源投入など）ロックステップで
走らせることを可能ならしめるように、冗長クロ・ツク
同期論理１５８（及び、その相手のＳ／３７０プロセツ
サ・ユニットのための冗長クロック同期論理（図示しな
い））を利用する。Ｓ／８８クロツク３８からのクロッ
ク信号は、バス構造３０を介して、Ｓ／８８とＳ／３７
０の同期のためと、システム・バス３０を介しての主記
憶へのアクセスのために、同期論理１５８とＳＴＣＩ論
理１５５に供給される。
、ボード１．０１をして、Ｓ／３７０プロセツサ・サイ
クルを、Ｓ／８８バス３０サイクルと同期させつつ、リ
セット後（すなわち、電源投入など）ロックステップで
走らせることを可能ならしめるように、冗長クロ・ツク
同期論理１５８（及び、その相手のＳ／３７０プロセツ
サ・ユニットのための冗長クロック同期論理（図示しな
い））を利用する。Ｓ／８８クロツク３８からのクロッ
ク信号は、バス構造３０を介して、Ｓ／８８とＳ／３７
０の同期のためと、システム・バス３０を介しての主記
憶へのアクセスのために、同期論理１５８とＳＴＣＩ論
理１５５に供給される。
この同期化は、先ず、Ｓ／３７０クロツク・チップ１５
２への所望のＳ／３７０発振器入力周波数を達成するた
めに、Ｓ／８８クロツクを乗算することによって達成さ
れる。この場合、それはＳ／８８及びＳ／３７０クロツ
ク・サイクルの２倍である。第２に、Ｓ／３７０サイク
ルの開始を表す線１５９上のフィードバック・パルスが
、それ自体はＳ／８８半サイクル周期に等しい、３７３
７０発振器人カクロック周期の前端及び後端を表すＳ／
８８クロツクによってサンプルされる。
２への所望のＳ／３７０発振器入力周波数を達成するた
めに、Ｓ／８８クロツクを乗算することによって達成さ
れる。この場合、それはＳ／８８及びＳ／３７０クロツ
ク・サイクルの２倍である。第２に、Ｓ／３７０サイク
ルの開始を表す線１５９上のフィードバック・パルスが
、それ自体はＳ／８８半サイクル周期に等しい、３７３
７０発振器人カクロック周期の前端及び後端を表すＳ／
８８クロツクによってサンプルされる。
次に、線１５９上のサンプルされたＳ／３７０クロツク
・フィードバック・パルスがサンプルされる窓から外れ
、またはＳ／８８クロツクの開始に重なるリセットの場
合、３７３７０発振器人力が１つのＳ／３７０サイクル
について否定される。
・フィードバック・パルスがサンプルされる窓から外れ
、またはＳ／８８クロツクの開始に重なるリセットの場
合、３７３７０発振器人力が１つのＳ／３７０サイクル
について否定される。
このことは、この実施例では、次のＳ／３７０クロツク
・フィードバック・パルス（線１５９」二）のサンプリ
ングが、その所望の窓内にＬ１５１ｊまることを保証す
るようもこ、現在のＳ／３７０クロツクを拡張する働き
を行う。第３２図に詳細に示す（例えば参照番号４０２
ａ乃至４０２ ｇ）全ての比較論理１５（第８図）は、
チエツク及び駆動ハードウェアの同期を可能ならしめる
ナニめに、この期間は無視される。
・フィードバック・パルス（線１５９」二）のサンプリ
ングが、その所望の窓内にＬ１５１ｊまることを保証す
るようもこ、現在のＳ／３７０クロツクを拡張する働き
を行う。第３２図に詳細に示す（例えば参照番号４０２
ａ乃至４０２ ｇ）全ての比較論理１５（第８図）は、
チエツク及び駆動ハードウェアの同期を可能ならしめる
ナニめに、この期間は無視される。
それゆえ、Ｓ／３７０プロセツサ・サイクルは、Ｓ／８
８クロツク周期の開始のＳ／８８半サイクル周期内に開
始することが保証される。バス構造３０及びＳ／３７０
キヤツシコ・コン１−ローラ１５３の間の全ての転送タ
イミングは、最悪でもこの半サイクルの遅延しか呈さな
い。さらに、比較論理１５は、Ｓ／８８クロツクでサン
プルされる線によってのみ供給され、以て「破断」論理
４０３の、随伴Ｓ／８８プロセツサ・ボード１０２との
同期を保証する。よって、チエツク及び駆動Ｓ／３７０
ハードウエアは実際はその個々のクロック発生論理にお
ける遅延偏差によってわずかに同期から外れるかもしれ
ないが、そのクロックの前後端はバス構造３０に共通な
現在のＳ／８８クロツク３８に相対的にロックステップ
的に走ることになり、遅延がＳ／８８クロツク・サイク
ル＝ １０９ の開始後半サイクル以上になることは決してない。同期
論理１５８は、半サイクル周期を超えるドリフトがない
ことを保証するブこめに、線１５９上のＳ／３７０クロ
ツク・フィー１４バツクを連続的にモニタする。この実
施例においては、任意のシステム・リセットの間に両端
を同期させるには最大１バス３０サイクルが必要である
。しかし、１つのクロック端をしてそのＳ／３７０クロ
ツクを「延長」させる、リセットがらの全体の遅延にお
ける何らかのドリフ）・は、ボード「破断」状態、すな
わち、障害をもたらすことになる。
８クロツク周期の開始のＳ／８８半サイクル周期内に開
始することが保証される。バス構造３０及びＳ／３７０
キヤツシコ・コン１−ローラ１５３の間の全ての転送タ
イミングは、最悪でもこの半サイクルの遅延しか呈さな
い。さらに、比較論理１５は、Ｓ／８８クロツクでサン
プルされる線によってのみ供給され、以て「破断」論理
４０３の、随伴Ｓ／８８プロセツサ・ボード１０２との
同期を保証する。よって、チエツク及び駆動Ｓ／３７０
ハードウエアは実際はその個々のクロック発生論理にお
ける遅延偏差によってわずかに同期から外れるかもしれ
ないが、そのクロックの前後端はバス構造３０に共通な
現在のＳ／８８クロツク３８に相対的にロックステップ
的に走ることになり、遅延がＳ／８８クロツク・サイク
ル＝ １０９ の開始後半サイクル以上になることは決してない。同期
論理１５８は、半サイクル周期を超えるドリフトがない
ことを保証するブこめに、線１５９上のＳ／３７０クロ
ツク・フィー１４バツクを連続的にモニタする。この実
施例においては、任意のシステム・リセットの間に両端
を同期させるには最大１バス３０サイクルが必要である
。しかし、１つのクロック端をしてそのＳ／３７０クロ
ツクを「延長」させる、リセットがらの全体の遅延にお
ける何らかのドリフ）・は、ボード「破断」状態、すな
わち、障害をもたらすことになる。
第１２図は、第１１図の構成をより詳細に示すものであ
る。ここでは、Ｓ／３７０制御記憶１７１がプロセッサ
要素８５に接続されているものとして示されている。こ
の好適な実施例における制御配憶１７１は、プロセッサ
要素８５内のプログラム命令の実行及びＩ１０動作を制
御するマイクロ命令を記憶するための１６ＫＢのランダ
ム・アクセス・メモリからなる。制御記憶１７１は、主
記憶装置１６内のＳ／３７０専用記憶１６２の一部であ
る内部オブジェクト領域（ＩＯＡ）１８７（第２８図）
からの要求に応じてロードされた過渡的マイクロコード
を保持するためのバッファとして使用される６４Ｂブロ
ツク１８６をも含む。
る。ここでは、Ｓ／３７０制御記憶１７１がプロセッサ
要素８５に接続されているものとして示されている。こ
の好適な実施例における制御配憶１７１は、プロセッサ
要素８５内のプログラム命令の実行及びＩ１０動作を制
御するマイクロ命令を記憶するための１６ＫＢのランダ
ム・アクセス・メモリからなる。制御記憶１７１は、主
記憶装置１６内のＳ／３７０専用記憶１６２の一部であ
る内部オブジェクト領域（ＩＯＡ）１８７（第２８図）
からの要求に応じてロードされた過渡的マイクロコード
を保持するためのバッファとして使用される６４Ｂブロ
ツク１８６をも含む。
この図では、プロセッサ要素６２のバス構造１６１が仮
想アドレス・バス１６１Ａ及びデータ・バス１６１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシコ１７３中に記憶
されるマイクロコート及びアプリケーション・プログラ
ムは、プロセッサ要素８５のためのＩ１０動作を実行す
るべくプロセッサ要素６２及びＢＣＵ論理１５６を制御
するために使用される。
想アドレス・バス１６１Ａ及びデータ・バス１６１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシコ１７３中に記憶
されるマイクロコート及びアプリケーション・プログラ
ムは、プロセッサ要素８５のためのＩ１０動作を実行す
るべくプロセッサ要素６２及びＢＣＵ論理１５６を制御
するために使用される。
プロセッサ要素６２はまた、アドレス変換機構１７５を
有する。書込バイブ１７Ｇは、システム／８８動作の高
速化のために次のサイクルの間にシステム・バス３０に
対するデータの適用のために、１書込サイクルの間に一
時的にデータを記憶する。米国特許第４．４．５３２１
５号に記述されているタイプのシステム／８８バス論理
１７７は、米国特許第４４５３２１５号に概略的に説明
されているような様式で変換機構】７５と書込パイプ」
７６をシステム・バス３０に結合する。また、同様のシ
ステム／８８バス論理ユニツト１７８が、記憶制御イン
ターフェース１５５をシステム・バス３０に結合する。
有する。書込バイブ１７Ｇは、システム／８８動作の高
速化のために次のサイクルの間にシステム・バス３０に
対するデータの適用のために、１書込サイクルの間に一
時的にデータを記憶する。米国特許第４．４．５３２１
５号に記述されているタイプのシステム／８８バス論理
１７７は、米国特許第４４５３２１５号に概略的に説明
されているような様式で変換機構】７５と書込パイプ」
７６をシステム・バス３０に結合する。また、同様のシ
ステム／８８バス論理ユニツト１７８が、記憶制御イン
ターフェース１５５をシステム・バス３０に結合する。
バッファ１８０と、プログラム可能読取専用メモリ１８
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム／８８及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素６２に結合されている。ＦＲ
ＯＭＩ ８１は、電源投入シーケンスからシステムをブ
ートするために必要なテスト・コードとＩＤＣ０ＤＥを
もつ。ＰＲＯＭＩ ８ ］は、Ｓ／８８のための同期化
コードをもつ。レジスタ１８３は、システム状況及び制
御レジスタをもつ。
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム／８８及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素６２に結合されている。ＦＲ
ＯＭＩ ８１は、電源投入シーケンスからシステムをブ
ートするために必要なテスト・コードとＩＤＣ０ＤＥを
もつ。ＰＲＯＭＩ ８ ］は、Ｓ／８８のための同期化
コードをもつ。レジスタ１８３は、システム状況及び制
御レジスタをもつ。
Ｓ／３７０チツプのうちの２つは同一の物理ボート上に
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃパス１５７及びチャネル０，１バスは、Ｓ／３７０プ
ロセツサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃパス１５７及びチャネル０，１バスは、Ｓ／３７０プ
ロセツサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
インターフェース８９のＢＣＵ１５６及びアダプタ１５
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素６２及び８５）が他方のプロセッサに対して適当な制
御をもっことを可能ならしめる。各プロセッサの機能は
、インターフェース８９及び、各プロセッサで走るマイ
クロコードによって制御される。
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素６２及び８５）が他方のプロセッサに対して適当な制
御をもっことを可能ならしめる。各プロセッサの機能は
、インターフェース８９及び、各プロセッサで走るマイ
クロコードによって制御される。
Ｅ１２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ アダプタ１５４（第１３図）は、その出力チャ＝ １１
４ ネル０，１を介して、Ｓ／３７０プロセツサ８５をＢＣ
Ｕ１５６ヘインターフエースする。そのチャネルは、非
同期２バイト幅データ・バス２５０．２５１の対をもつ
。バス２５０，２５１は、一対の６４バイト・バッファ
２５９．２６０を介して、プロセッサ・バス１．７０中
の同期４バイ１〜幅データ経路に結合されている。デー
タは、バス２５１を介してＢ ＣＵ １．５６からアダ
プタ１５４（及びＳ／３７０主配憶１６２）へ、そして
バス２５０全介してアダプタ１５４からＢＣＵｌ、５６
へ転送される。
Ｉ１０アダプタ１５４ アダプタ１５４（第１３図）は、その出力チャ＝ １１
４ ネル０，１を介して、Ｓ／３７０プロセツサ８５をＢＣ
Ｕ１５６ヘインターフエースする。そのチャネルは、非
同期２バイト幅データ・バス２５０．２５１の対をもつ
。バス２５０，２５１は、一対の６４バイト・バッファ
２５９．２６０を介して、プロセッサ・バス１．７０中
の同期４バイ１〜幅データ経路に結合されている。デー
タは、バス２５１を介してＢ ＣＵ １．５６からアダ
プタ１５４（及びＳ／３７０主配憶１６２）へ、そして
バス２５０全介してアダプタ１５４からＢＣＵｌ、５６
へ転送される。
アダプタ１５４は、次のようなレジスタを有する。
（１）ベース・レジスタ１１０は、ベース・アドレスと
、キュー及びメイルボックス・アドレッシングのために
使用されるキュー長さを含む。
、キュー及びメイルボックス・アドレッシングのために
使用されるキュー長さを含む。
（２）読取ポインタ（ＲＰ Ｎ Ｔ Ｒ，） レジス
タ１１１及び書込ポインタ（Ｗ Ｐ Ｎ Ｔ Ｒ）レジ
スタ］１２は、ベース−アドレスがら、それぞれ読取及
び書込のためにアクセスすべき次のエントリへのオフセ
ットを含む。その値は、コマンＦまたはアドレスがバス
１７０を介してキャッシコ制御１．５３に転送されるべ
きときに、コマンドとともにバス送信レジスタ（ＢＳＲ
）１１６中にロードされることになる。
タ１１１及び書込ポインタ（Ｗ Ｐ Ｎ Ｔ Ｒ）レジ
スタ］１２は、ベース−アドレスがら、それぞれ読取及
び書込のためにアクセスすべき次のエントリへのオフセ
ットを含む。その値は、コマンＦまたはアドレスがバス
１７０を介してキャッシコ制御１．５３に転送されるべ
きときに、コマンドとともにバス送信レジスタ（ＢＳＲ
）１１６中にロードされることになる。
（３）状況レジスタ（■○ＳＲ，）１１８は、全ての、
プロセッサ装置がらＢＣＵへの、及びＢ ＣｔＪからプ
ロセッサ装置への要求と、インバウンド・メツセージ−
キューの状況と、ＢＣＵインターフェースの状況を含む
。
プロセッサ装置がらＢＣＵへの、及びＢ ＣｔＪからプ
ロセッサ装置への要求と、インバウンド・メツセージ−
キューの状況と、ＢＣＵインターフェースの状況を含む
。
（４）もし例外イネーブル・レジスタ（ＥＲ）１１９中
のビットが１であり対応するＴＯ３ＲＯ３上が１である
なら、プロセッサ要素８５中に例外が立ち上げられる。
のビットが１であり対応するＴＯ３ＲＯ３上が１である
なら、プロセッサ要素８５中に例外が立ち上げられる。
（５）制御ワード・レジスタ（ｃＷ）１２０は、いくつ
かのＩ Ｏ３Ｒビットのセット／リセットを間目卸する
。
かのＩ Ｏ３Ｒビットのセット／リセットを間目卸する
。
（６）アドレス・チエツク境界レジスタ（ＡＣＢＲ）１
．２１は、内部オブジェクト領域（ＩＯＡ）１８７の開
始ページ・アドレスを保持する。
．２１は、内部オブジェクト領域（ＩＯＡ）１８７の開
始ページ・アドレスを保持する。
（７）アドレス・キー・レジスタ（Ａ、 Ｄ Ｄ Ｒ，
／ ＫＥＹ）１．２２．１２３は通常、記憶１６２中の
ある位置にアクセスするために、アドレス／データ・バ
ス２５０及び２５１を介Ｌ テＢ ＣＵ １５６によっ
てロートされる。これらのレジスタは、ステトのために
、プロセッサ要素８５によってロードすることができる
。
／ ＫＥＹ）１．２２．１２３は通常、記憶１６２中の
ある位置にアクセスするために、アドレス／データ・バ
ス２５０及び２５１を介Ｌ テＢ ＣＵ １５６によっ
てロートされる。これらのレジスタは、ステトのために
、プロセッサ要素８５によってロードすることができる
。
（８） コマンド・レジタ’？ （ｃＭＤｏ、１ ）１
２４．１．２５ ニハ通常、Ｂ ＣＵ １５６ ニＪ：
−） テ、コマンド及びバイト・カウントがロードさ
れる。これらのレジスタは、ステｊ〜のために、プロセ
ッサ要素８５によってロードすることができる。
２４．１．２５ ニハ通常、Ｂ ＣＵ １５６ ニＪ：
−） テ、コマンド及びバイト・カウントがロードさ
れる。これらのレジスタは、ステｊ〜のために、プロセ
ッサ要素８５によってロードすることができる。
アダプタ１５４は、プロセッサ要素８５とＢＣＵ１５６
の間のインターフェースである。論理的には、アダプタ
１５４は、Ｂ ＣＵ １５ Ｇに対して次のようなサー
ビスを提供する。
の間のインターフェースである。論理的には、アダプタ
１５４は、Ｂ ＣＵ １５ Ｇに対して次のようなサー
ビスを提供する。
Ｓ／３７０主記憶１６２に対するアクセスＳ／３７０主
記憶１６２中のメイルボックス及びメツセージ・キュー
に対するアクセスプロセッサ要素８５とＢ ＣＵ ｉ
５６の間の要求／応答機構 ＢＣＵｌ、５６は、そのＩＯＡ領域１８７（第２８図）
を含む、記憶１６２の全体にアクセスを有する。アダプ
タ１５４は、アダプタ１５４からプロセッサ・バス１７
０を介して、キー コマンド及び記憶１６２アドレス・
データを受は取った後キー・チエツクがキャッシュ・コ
ントローラ１５３によって実行されている間に、ＩＯＡ
領域１８７とユーザー領域１６５の間のアドレス境界チ
エツク（ＡＣＢチエツク）を行う。もし記憶すべきデー
タのアドレスされた線がキャッシュに保持されているな
ら、そのデータはキャッシコに記憶される。そうでない
なら、コントローラ１５３はそのデータを主記憶１６２
に転送する。データ・フェッチのためにも、それと同一
の機構がキャッシュ・コントローラ１！５３中で使用さ
れる。
記憶１６２中のメイルボックス及びメツセージ・キュー
に対するアクセスプロセッサ要素８５とＢ ＣＵ ｉ
５６の間の要求／応答機構 ＢＣＵｌ、５６は、そのＩＯＡ領域１８７（第２８図）
を含む、記憶１６２の全体にアクセスを有する。アダプ
タ１５４は、アダプタ１５４からプロセッサ・バス１７
０を介して、キー コマンド及び記憶１６２アドレス・
データを受は取った後キー・チエツクがキャッシュ・コ
ントローラ１５３によって実行されている間に、ＩＯＡ
領域１８７とユーザー領域１６５の間のアドレス境界チ
エツク（ＡＣＢチエツク）を行う。もし記憶すべきデー
タのアドレスされた線がキャッシュに保持されているな
ら、そのデータはキャッシコに記憶される。そうでない
なら、コントローラ１５３はそのデータを主記憶１６２
に転送する。データ・フェッチのためにも、それと同一
の機構がキャッシュ・コントローラ１！５３中で使用さ
れる。
プロセッサ要素（ＰＥ）８５及びＢＣＵ１５Ｇの間のＩ
１０コマンド及びメツセージの転送は、第２８図に示す
予定の記憶１６２位置（メイルボックス領域１８８及び
インバウンド・メッセ−ジ・キーｊ、 −１８９）を通
じて行なわれるわＢＣＵ１５６は、１６バイトのメイル
ボックス領域１８８からＩ１０コマンドをフェッチする
。
１０コマンド及びメツセージの転送は、第２８図に示す
予定の記憶１６２位置（メイルボックス領域１８８及び
インバウンド・メッセ−ジ・キーｊ、 −１８９）を通
じて行なわれるわＢＣＵ１５６は、１６バイトのメイル
ボックス領域１８８からＩ１０コマンドをフェッチする
。
メイルボックス領域へのアクセスのブニめのアドレスは
次のようにして計算さ４する。
次のようにして計算さ４する。
ベース・アドレス＋メツセージ・キコー長さ＋メイルボ
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タ１１０によって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
１１０中の２つのビットにまって、Ｊ１２．４または８
ＫＢ（ずなわち、６４乃至５１２エンドす）にセットさ
れる。 そのベースは、ベース・レジスタ１１０中で、
バッファ・サイズの２倍（すなわち、２乃至１６ＫＢ）
にセットされる。
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タ１１０によって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
１１０中の２つのビットにまって、Ｊ１２．４または８
ＫＢ（ずなわち、６４乃至５１２エンドす）にセットさ
れる。 そのベースは、ベース・レジスタ１１０中で、
バッファ・サイズの２倍（すなわち、２乃至１６ＫＢ）
にセットされる。
インバウンド・メツセージ・キュー１８９は、ＢＣＵ１
５４を介して受は取っｒこ全てのメツセージを、時系列
順に記憶する。各エン）〜りは、１６バイト長である。
５４を介して受は取っｒこ全てのメツセージを、時系列
順に記憶する。各エン）〜りは、１６バイト長である。
レジスタ１１１．１１２中の読取ポインタ（ＲＰＮＴＲ
）及び書込ポインタ（ＷＰＮＴＲ，）は、ＢＣｌＪｌ、
５６によって、キュー１８９に対してエントリを読み出
し、または書き込むために使用される。プロセッサ要素
８５は、センス動作によって読取ポインタにアクセスす
る。そして、レジスタ１１０中のベース・アドレス＋Ｗ
Ｐ Ｎ Ｔ Ｒが、書き込むべき次のキュー・エント
リを指し示し、レジスタ１１０中のベース・アドレス＋
Ｒ，Ｐ Ｎ ＴＲが、読み収るべき次のキュー・エント
リを指し示す。
）及び書込ポインタ（ＷＰＮＴＲ，）は、ＢＣｌＪｌ、
５６によって、キュー１８９に対してエントリを読み出
し、または書き込むために使用される。プロセッサ要素
８５は、センス動作によって読取ポインタにアクセスす
る。そして、レジスタ１１０中のベース・アドレス＋Ｗ
Ｐ Ｎ Ｔ Ｒが、書き込むべき次のキュー・エント
リを指し示し、レジスタ１１０中のベース・アドレス＋
Ｒ，Ｐ Ｎ ＴＲが、読み収るべき次のキュー・エント
リを指し示す。
これらのポインタは、各キュー動作毎に更新される。
ＷＰＮＴＲ＋１６＝ＷＰＮＴＲ（書き込み後）ＲＰＮＴ
Ｒ＋１６＝ＲＰＮＴＲ，（読取り後）次の状態は、ポイ
ンタの比較から生じる。
Ｒ＋１６＝ＲＰＮＴＲ，（読取り後）次の状態は、ポイ
ンタの比較から生じる。
Ｒ，Ｐ Ｎ Ｔ Ｒ＝ Ｗ Ｐ Ｎ Ｔ Ｒ（キューが
空）ＲＰ Ｎ Ｔ Ｒ＝ Ｗ Ｐ Ｎ Ｔ
Ｒ−１−１，６（−１ｉ−コ、 −が −杯、もし
Ｂ ＣＵ ｉ−５６がキューに対する書き込みを要求す
るなら、バッファ使用不可能（ＢＮＡ）信号が状況バス
を介してＢＣＵに送られる）メイルボックス領域１８８
に記憶されｌニデータの有効性は、次のような機構によ
ってプロセッサ要素８５からＢＣＵ１５６へ、あるいは
その逆へ報知される。
空）ＲＰ Ｎ Ｔ Ｒ＝ Ｗ Ｐ Ｎ Ｔ
Ｒ−１−１，６（−１ｉ−コ、 −が −杯、もし
Ｂ ＣＵ ｉ−５６がキューに対する書き込みを要求す
るなら、バッファ使用不可能（ＢＮＡ）信号が状況バス
を介してＢＣＵに送られる）メイルボックス領域１８８
に記憶されｌニデータの有効性は、次のような機構によ
ってプロセッサ要素８５からＢＣＵ１５６へ、あるいは
その逆へ報知される。
線２５６ａ （第１６図）上のプロセッサ装置からＢＣ
Ｕへの要求は、制御マイクロ命令を用いてプロセッサ要
素８５によってセットされる。その要求は、Ｂ（ｌＪ１
５６に、メイルボックス１８８から命令をフェッチし、
それを実行するように伝える。その要求は、その命令の
実行後は、ＢＣＵによってリセットされる。その要求の
状態は、プロセッサ要素８５によってセンスすることが
できる。
Ｕへの要求は、制御マイクロ命令を用いてプロセッサ要
素８５によってセットされる。その要求は、Ｂ（ｌＪ１
５６に、メイルボックス１８８から命令をフェッチし、
それを実行するように伝える。その要求は、その命令の
実行後は、ＢＣＵによってリセットされる。その要求の
状態は、プロセッサ要素８５によってセンスすることが
できる。
ＢＣＵ１５６は、プロセッサ要素８５によって開始され
た命令の実行の間または任意の時点で問題が生じた時に
、要求をイヤ威する。それは、もし選択的にマスクされ
ないなら、プロセッサ要素８５中に例外を引き起こす。
た命令の実行の間または任意の時点で問題が生じた時に
、要求をイヤ威する。それは、もし選択的にマスクされ
ないなら、プロセッサ要素８５中に例外を引き起こす。
アダプタ１５４は、非同期アダプタ・チャネル０．１の
転送速度を、同期プロセッサ・バス１７０に一致させる
。それゆえ、ＢＣＵ１５６は、ＢＣＵ １．５６との間
のデータ転送のためにアダプタ１５４中にある６４バイ
ト・データ・バッファ２５９．２６０によってサポート
される。そのアレイは、チャネル０，１と、プロセッサ
・バス１７０に対する４バイト・ボートをもつ。
転送速度を、同期プロセッサ・バス１７０に一致させる
。それゆえ、ＢＣＵ１５６は、ＢＣＵ １．５６との間
のデータ転送のためにアダプタ１５４中にある６４バイ
ト・データ・バッファ２５９．２６０によってサポート
される。そのアレイは、チャネル０，１と、プロセッサ
・バス１７０に対する４バイト・ボートをもつ。
同期レジスタ１１３及び１１４は、ＢＣＵ１５６及びバ
ッファ・アレイ２６０，２５９の間のデータ転送をバッ
ファする。バス送信及び受信レジスタ１１５及び１１Ｇ
は、それぞれ、プロセッサ・バス１７０との間で受信さ
れ、または転送されたデータを記憶する。
ッファ・アレイ２６０，２５９の間のデータ転送をバッ
ファする。バス送信及び受信レジスタ１１５及び１１Ｇ
は、それぞれ、プロセッサ・バス１７０との間で受信さ
れ、または転送されたデータを記憶する。
記憶動作（■１０データ記憶、キュー動作）は、チャネ
ル１バスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
５６によって開始される。そのコマンド／バイト・カウ
ントは、コマンド・バス２５２（第１３図）上で受は取
られ、コマンド・レジスタ１２５に格納される。キー及
び＝ １２２− アドレス・データは、アドレス／データ・バス２５１
（第１３図）を介してＥ ＣＵ １．５６から受は取ら
れ、キー／アドレス・レジスタ１２３中に格納される。
ル１バスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
５６によって開始される。そのコマンド／バイト・カウ
ントは、コマンド・バス２５２（第１３図）上で受は取
られ、コマンド・レジスタ１２５に格納される。キー及
び＝ １２２− アドレス・データは、アドレス／データ・バス２５１
（第１３図）を介してＥ ＣＵ １．５６から受は取ら
れ、キー／アドレス・レジスタ１２３中に格納される。
アレイ書込及び読取アドレス・ボ、インクは、レジスタ
１２８中の開始アドレスにセットされる。バス２５１」
二のデータ転送の回数（−度に２バイト）は、バイト・
カウントによって決定される。１回の記憶動作によって
、６４バイｌ−までのデータを転送することができる。
１２８中の開始アドレスにセットされる。バス２５１」
二のデータ転送の回数（−度に２バイト）は、バイト・
カウントによって決定される。１回の記憶動作によって
、６４バイｌ−までのデータを転送することができる。
ある記憶動作内の任意のバイトの記憶アドレスは、６４
バイト境界と交差してはならない。
バイト境界と交差してはならない。
そのコマンド／アドレスには、バス２５１」二のデータ
・サイクルが続く。全てのデータは、６４バイト・バッ
ファ２６０中に集められる。最後のデータがＢＣＵＩ５
６から受信された後、アダプタ１５４は最初に２つのデ
ータ・バッファ２５９．２６０のための内部優先権チエ
ツク（図示しない）を実行し、次にプロセッサ・バス１
７０上の支配権く図示しない）を要求し、そこでアダプ
タ１５４は、最も高い要求優先権をもっことになる。
・サイクルが続く。全てのデータは、６４バイト・バッ
ファ２６０中に集められる。最後のデータがＢＣＵＩ５
６から受信された後、アダプタ１５４は最初に２つのデ
ータ・バッファ２５９．２６０のための内部優先権チエ
ツク（図示しない）を実行し、次にプロセッサ・バス１
７０上の支配権く図示しない）を要求し、そこでアダプ
タ１５４は、最も高い要求優先権をもっことになる。
どちらの場合にも、バッファ２５９．２６０は、内部優
先権制御が最初にバッファ２５９に対してバス１７０を
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもつことになる。
先権制御が最初にバッファ２５９に対してバス１７０を
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもつことになる。
バスの支配権が許可されたとき、コマンド／バイト・カ
ウント、保護キー及び開始アドレスがキャッシュ−コン
トローラ１５３に転送される。
ウント、保護キー及び開始アドレスがキャッシュ−コン
トローラ１５３に転送される。
コマンド転送サイクルの後に（コ、データ転送サイクル
が続く。
が続く。
キャッシュ・コントローラ１５３は、保護キー・チエツ
クを実行する。キー違反は、バス１７０状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２によって検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１５４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１５６に送られることになる。
クを実行する。キー違反は、バス１７０状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２によって検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１５４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１５６に送られることになる。
ＢＣＵ１５６によって報告され得る２つの可能なアダプ
タ１５４状況がある。どちらのチエツク状況の場合にも
、記憶１６２に対するアクセスは抑止される。
タ１５４状況がある。どちらのチエツク状況の場合にも
、記憶１６２に対するアクセスは抑止される。
ＢＣＵ１５６から受は取った各主記憶アドレスは、その
アクセスが、Ｉ ＯＡ １．８７に対するものか、また
は記憶１６２のカスタマ領域１６５に対するものかを決
定するために、ＡＣＢレジスタ中に保持されているアド
レスと比較される。ＢＣＵ１５６から各コマンドととも
に受は取った「カスタマ」ビットが、その主１ｉｉ８憶
アクセスがＩＯＡ領域１８７とカスタマ領域１６５のど
ちらに意図されているのかを決定し、不正なアクセスを
チエツクする。
アクセスが、Ｉ ＯＡ １．８７に対するものか、また
は記憶１６２のカスタマ領域１６５に対するものかを決
定するために、ＡＣＢレジスタ中に保持されているアド
レスと比較される。ＢＣＵ１５６から各コマンドととも
に受は取った「カスタマ」ビットが、その主１ｉｉ８憶
アクセスがＩＯＡ領域１８７とカスタマ領域１６５のど
ちらに意図されているのかを決定し、不正なアクセスを
チエツクする。
以下で説明するバッファ利用不能（ＢＮＡ）条件は、キ
ュー動作に対してのみ報告される。
ュー動作に対してのみ報告される。
読取動作（Ｉ１０読取、メイルボックス読取）は、格納
動作と実質的に同一の動作でＢＣＵ１５６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣＵ１５６から受は取られると直ぐに、ア
ダプタ１５４内部優先権チエツクが実行され、プロセッ
サ・バス１７０支配権が要求される。もしバス支配権が
許されると、コマンド／バイ１〜・カウントと、保護キ
ーと、主記憶開始アドレスが読取サイクルを開始するた
めにキャッシュ・コントローラ１５３に転送される。ア
ダプタ１５４は先ず、要求されたデータをそのバッファ
２５９にロードし、次にバス２５０を介してのＢＣＵ要
求上により、それをＢＣＵ１５６にロードする。
動作と実質的に同一の動作でＢＣＵ１５６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣＵ１５６から受は取られると直ぐに、ア
ダプタ１５４内部優先権チエツクが実行され、プロセッ
サ・バス１７０支配権が要求される。もしバス支配権が
許されると、コマンド／バイ１〜・カウントと、保護キ
ーと、主記憶開始アドレスが読取サイクルを開始するた
めにキャッシュ・コントローラ１５３に転送される。ア
ダプタ１５４は先ず、要求されたデータをそのバッファ
２５９にロードし、次にバス２５０を介してのＢＣＵ要
求上により、それをＢＣＵ１５６にロードする。
動作を記憶するための状況及び報告＠構は、読取動作に
も適用される。
も適用される。
プロセッサ要素（ＰＥ）８５は、バス１７０を介するセ
ンス（読取）及び制御（書込）動作乙こより、アダプタ
１５４中のほとんどのレジスタにアクセスすることがで
きる。
ンス（読取）及び制御（書込）動作乙こより、アダプタ
１５４中のほとんどのレジスタにアクセスすることがで
きる。
センス動作の場合、コマンドは、アダプタ１５４に転送
され、レジスタ１２９にラッチされる。
され、レジスタ１２９にラッチされる。
次のサイクルで、センス・マルチプレクサ１２Ｇがコマ
ンドに従い選択され、そのコマンドは、次１２ 日 のバス１７０サイクルで有効な期待されるデータを取得
するために、Ｂ５Ｒ１１６中にロードされる。
ンドに従い選択され、そのコマンドは、次１２ 日 のバス１７０サイクルで有効な期待されるデータを取得
するために、Ｂ５Ｒ１１６中にロードされる。
センスずべきレジスタ上の内部パリティ・エラーが検出
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況バ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況バ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
制御動作の場合、バス１７０コマンドの後データが続き
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。
もしセンスまたは制御動作のためのコマン１ζ・サイク
ルにおいて、または制御動作のためのデータ・サイクル
において、パリティ・エラーがバス１７０」二で検出さ
れたなら、アダプタ１５４はクロックの停止を強制する
。
ルにおいて、または制御動作のためのデータ・サイクル
において、パリティ・エラーがバス１７０」二で検出さ
れたなら、アダプタ１５４はクロックの停止を強制する
。
ベース・レジスタ１１０は、キュー及びメイルボックス
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。
キューは、ベース・アドレスで開始し、メイルボックス
領域は、ベース＋キュー長さで開始する。
領域は、ベース＋キュー長さで開始する。
ＲＰＮＴＲ及びＷＰＮＴＲレジスタ１１１及び１１２は
、それぞれ、ベース・アドレスから読取及び書込のため
にアクセスすべき次のキュー・エントリに対するオフセ
ットを与える。
、それぞれ、ベース・アドレスから読取及び書込のため
にアクセスすべき次のキュー・エントリに対するオフセ
ットを与える。
センスされた時、読取ポインタと書込ポインタは、アダ
プタ１５４中のセンス・マルチプレクサ１２Ｇによって
ベース・アドレスと連結される。
プタ１５４中のセンス・マルチプレクサ１２Ｇによって
ベース・アドレスと連結される。
それゆえ、センス動作によって返されるワードは、アク
セスすべき次のキュー・エントリの完全なアドレスであ
る。
セスすべき次のキュー・エントリの完全なアドレスであ
る。
Ｉ１０状況レジスタは、次に示すビット（及び、ここに
は説明しないその他のビット）を含む。
は説明しないその他のビット）を含む。
チエツク（ビット０）−もしＣＨ３Ｒ＜０゜２４〉中に
何らかのチエツク状態があり、対応するＣ ＨＥ Ｒビ
ットが１なら、１にセットされる。
何らかのチエツク状態があり、対応するＣ ＨＥ Ｒビ
ットが１なら、１にセットされる。
チエツクは、Ａ Ｔ Ｔ Ｎ −Ｒ，Ｅ Ｑを引き起こ
す。もしＭＯＤＥ−ＲＥＱ＜ １ ＞＝ １なら、信号
ＣＴ−、ＯＣＫ ５ＴＯＰ ＤＩＡＮＡが活動的に
なる。
す。もしＭＯＤＥ−ＲＥＱ＜ １ ＞＝ １なら、信号
ＣＴ−、ＯＣＫ ５ＴＯＰ ＤＩＡＮＡが活動的に
なる。
ＢＮＡ送信（ピッ）・６）−バッファ利用不可能（ＤＮ
Ａ） ビットは、ＢＣＵ１５６がインバウンド・メツセ
ージをキューに格納しまうと試み、キューが一杯、すな
わちＲＰＮＴＲがＷＰＮＴＲ＋１６に等しいとき１にセ
ットされる。このビットは、ＣＷレジスタ１２０のビッ
ト６に１を害くことによってしかリセットすることはで
きない。
Ａ） ビットは、ＢＣＵ１５６がインバウンド・メツセ
ージをキューに格納しまうと試み、キューが一杯、すな
わちＲＰＮＴＲがＷＰＮＴＲ＋１６に等しいとき１にセ
ットされる。このビットは、ＣＷレジスタ１２０のビッ
ト６に１を害くことによってしかリセットすることはで
きない。
キコー空でない（ビット７）−このビットは、ＲＰ Ｎ
Ｔ ＲがＷＰＮＴＲに等しくないならｌにセットされ
る。これは、プロセッサ８５に、新しいメツセージが受
は取られたことを通知するために使用される手段である
。
Ｔ ＲがＷＰＮＴＲに等しくないならｌにセットされ
る。これは、プロセッサ８５に、新しいメツセージが受
は取られたことを通知するために使用される手段である
。
ＢＣＵからプロセッサ装置への要求（ビット１０及び１
４）−これは、チャネル０及び１の「ＢＣＵからプロセ
ッサ装置への要求」線２５Ｇｃ上の信号を介してＢ Ｃ
Ｕ ｉ ５６によってセットされる。プロセッサ要素８
５によるピッ１〜１０及び１４のリセットは、チャネル
Ｏ及び１０線２５６ｄ上に、ＢＣＵからプロセッサ装置
への肯定応答を発生させる。
４）−これは、チャネル０及び１の「ＢＣＵからプロセ
ッサ装置への要求」線２５Ｇｃ上の信号を介してＢ Ｃ
Ｕ ｉ ５６によってセットされる。プロセッサ要素８
５によるピッ１〜１０及び１４のリセットは、チャネル
Ｏ及び１０線２５６ｄ上に、ＢＣＵからプロセッサ装置
への肯定応答を発生させる。
プロセッサ装置からＢＣＵへの要求（ピッｌ−１１）−
チャネルＯのＣＷレジスタ１２０のビット１１と、チャ
ネル１のＣＷレジスタ１２０のビット１５をセットする
ことによってプロセッサ要素８５によって線２５６ａ上
でセットされる。また、線２５６ｂ上のプロセッサ装置
からＢ ＣＵへの肯定応答信号によってリセットされる
。
チャネルＯのＣＷレジスタ１２０のビット１１と、チャ
ネル１のＣＷレジスタ１２０のビット１５をセットする
ことによってプロセッサ要素８５によって線２５６ａ上
でセットされる。また、線２５６ｂ上のプロセッサ装置
からＢ ＣＵへの肯定応答信号によってリセットされる
。
Ｂ ＣＵ を力損失（ビット１３）−このビットは、Ｂ
ＣＵが電力を失い、または「電源投入リセット」が生じ
た時、ＢＣＵ１５Ｇによってセットされる。それは、Ｃ
Ｗレジスタ１２０の「リセットＢＣＵ電力損失」ビット
に「１」が書かれ、ＢＣＵが最早電力損失状態にないと
き、０にリセットされる。
ＣＵが電力を失い、または「電源投入リセット」が生じ
た時、ＢＣＵ１５Ｇによってセットされる。それは、Ｃ
Ｗレジスタ１２０の「リセットＢＣＵ電力損失」ビット
に「１」が書かれ、ＢＣＵが最早電力損失状態にないと
き、０にリセットされる。
調停許容くビット２９）−このビットは、アダプタ・モ
ート・レジスタのビット３が活動的でないなら、チャネ
ル・バス信号「調停許容」を活動化させる。
ート・レジスタのビット３が活動的でないなら、チャネ
ル・バス信号「調停許容」を活動化させる。
ＢＣＵ１５６がら受は取ったコマンド／アドレス信号の
一部であるカスタマ・アクセス・ピッ）・は、そのａ己
憶アクセスがＩＯＡまブニはカスタマ領域のどちら乙こ
あるのがを決定する。もしカスタマ・アクセス・ビット
が°０゛であるなら、その記憶アクセスのページ・アド
レスは、■ＯＡ領域１８７内になくてはならない。これ
らのアクセスにはキー・チエツクは行なわれず、従って
、アダプタ・ハードウェアは、そのキーをゼロに強制す
る（すべてのキー・二ントりと一致する）。
一部であるカスタマ・アクセス・ピッ）・は、そのａ己
憶アクセスがＩＯＡまブニはカスタマ領域のどちら乙こ
あるのがを決定する。もしカスタマ・アクセス・ビット
が°０゛であるなら、その記憶アクセスのページ・アド
レスは、■ＯＡ領域１８７内になくてはならない。これ
らのアクセスにはキー・チエツクは行なわれず、従って
、アダプタ・ハードウェアは、そのキーをゼロに強制す
る（すべてのキー・二ントりと一致する）。
もしもしカスタマ・アクセス・ピッ１〜が１゛であるな
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶領域１６５内になくてはならない。そうでないなら
、そのアクセスに対してＡＣＢチエツク条件が立ち上げ
られる。
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶領域１６５内になくてはならない。そうでないなら
、そのアクセスに対してＡＣＢチエツク条件が立ち上げ
られる。
プロセッサ要素８５は、アダプタ１５４レジスタを読取
（センス）しまたは書き込む（制御）ためにメツセージ
・コマンドを使用する。
（センス）しまたは書き込む（制御）ためにメツセージ
・コマンドを使用する。
これらのコマンドのフォーマットは次のとおりである。
ビット０−７ ＣＭＤ −コマンド・タイプ８−
１．Ｉ ＳＲＣ−要求元バス・ユニット・アドレス １２−１５ ＤＳＴ−受信バス・ユニット・アドレス １６−２３ ＭＳＧ−コマンド・サイクルで伝送すべ
きデータ ２４−２７ ＲＥＧＩ−制御のレジスタ番号 ２８−３１ ＲＥＧ２−センスのレジメタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ゛８゛である。
１．Ｉ ＳＲＣ−要求元バス・ユニット・アドレス １２−１５ ＤＳＴ−受信バス・ユニット・アドレス １６−２３ ＭＳＧ−コマンド・サイクルで伝送すべ
きデータ ２４−２７ ＲＥＧＩ−制御のレジスタ番号 ２８−３１ ＲＥＧ２−センスのレジメタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ゛８゛である。
アダプタ１５４はＳＲＣ及びＭＳＧフィールドをデコー
トしない。というのは、そこにはコマンド実行のための
情報が含まれていないからである。
トしない。というのは、そこにはコマンド実行のための
情報が含まれていないからである。
制御及びセンス動作の間、ＲＥ Ｇ １及びＲ，Ｅ Ｇ
２ビツトはそれぞれ、読み書きすべきアダプタ１５４
中のレジスタを決定する。
２ビツトはそれぞれ、読み書きすべきアダプタ１５４
中のレジスタを決定する。
Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
バス（第１６図） １１０アダプタ・チャネル０及びチャネル１バスは、■
／○アダプタ１５４からバス制御ユニット１５Ｇへの高
速相互接続である。
バス（第１６図） １１０アダプタ・チャネル０及びチャネル１バスは、■
／○アダプタ１５４からバス制御ユニット１５Ｇへの高
速相互接続である。
チャネル○は、次のものを有する。
アドレス／データ・バス２５ｏ（ビット０−１６、ＰＯ
，Ｐｌ、） コマンド／状況バス２４９（ビットｏ−３゜Ｐ） タグ・アップ（ＢＣＵがらバッファへ）線２６ａ タグ・ダウン（バッファがらＢＣＵへ）線２６ｂ プロセッサ装置がらＢＣＵへの要求線２５６ａＢＣＵか
らプロセッサ装置への肯定応答線２５チャネル１は、ア
ドレス／データ・バス２５１と、コマンド／状況バス２
５２と、タグ・アップ及びタグ・ダウン線２６２ｅ及び
２６２ｄを有する。
，Ｐｌ、） コマンド／状況バス２４９（ビットｏ−３゜Ｐ） タグ・アップ（ＢＣＵがらバッファへ）線２６ａ タグ・ダウン（バッファがらＢＣＵへ）線２６ｂ プロセッサ装置がらＢＣＵへの要求線２５６ａＢＣＵか
らプロセッサ装置への肯定応答線２５チャネル１は、ア
ドレス／データ・バス２５１と、コマンド／状況バス２
５２と、タグ・アップ及びタグ・ダウン線２６２ｅ及び
２６２ｄを有する。
チャネル○は、Ｓ ／ ３７０ 記憶１６２（及びプロ
セッサ要素８５）がらＢＣＵ１５６へのデータ転送に使
用され、チャネル１は、ＢＣＵ］５６がら配憶１６２（
及びプロセッサ要素８５）へのデータ転送に使用される
。
セッサ要素８５）がらＢＣＵ１５６へのデータ転送に使
用され、チャネル１は、ＢＣＵ］５６がら配憶１６２（
及びプロセッサ要素８５）へのデータ転送に使用される
。
チャネル・バス２４９．２５０．２５１及び２５２は、
実質的には６４バイトまでのデータをめいめいが記憶す
ることができる制御論理をもつ一対のデーターバッファ
である■／○アダプタ１５４に由来する。これらのバス
は、ＢＣＵ１５６で終端する。１１０アダプタ１５４は
、１ワード・フォーマット（３２ビツト）をもつ内部プ
ロセッサ・バス１７０と、半ワード（１６ビツｌ−）フ
ォーマットをもつより低速のバス２４９乃至２５２との
間の速度一致手段として働く。
実質的には６４バイトまでのデータをめいめいが記憶す
ることができる制御論理をもつ一対のデーターバッファ
である■／○アダプタ１５４に由来する。これらのバス
は、ＢＣＵ１５６で終端する。１１０アダプタ１５４は
、１ワード・フォーマット（３２ビツト）をもつ内部プ
ロセッサ・バス１７０と、半ワード（１６ビツｌ−）フ
ォーマットをもつより低速のバス２４９乃至２５２との
間の速度一致手段として働く。
各チャネルは、２バイト幅（半ワード）データ・バス（
２５０，２５１）と、半バイト幅（４ビツト）コマンド
／状況バス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、要求／応答、及び特
殊信号を介して動作を制御するための手段を与える。
２５０，２５１）と、半バイト幅（４ビツト）コマンド
／状況バス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、要求／応答、及び特
殊信号を介して動作を制御するための手段を与える。
各チャネル上のデータ転送は、（２バイト・バスを介し
て４バイトを転送するために）常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣＵ１５Ｇを含むＩ１０サブシステ
ムの間の転送である。ＢＣＵ１５６？ｊマスターであっ
て、すなわち、プロセッサ要素８５が−・旦転送の必要
性を知らせると、いかなる転送であれそれを開始させる
。
て４バイトを転送するために）常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣＵ１５Ｇを含むＩ１０サブシステ
ムの間の転送である。ＢＣＵ１５６？ｊマスターであっ
て、すなわち、プロセッサ要素８５が−・旦転送の必要
性を知らせると、いかなる転送であれそれを開始させる
。
コマンド／状況バス（２４９，２５２）は、選択サイク
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの量を決定するために使用される。アドレス／
データ・バス（２６０゜２５１）は、選択サイクルの間
に主記憶アドレスを転送し、実際の転送サイクルの間に
データを弓き渡す働きをする。アドレス／データ・バス
はまた、「メイルボックス」及び「メツセージ・キュー
」として知られる記１．＠１６２中の特定領域１８８．
１８９を指示するためにも使用される。これらの領域は
、プロセッサ要素８５をして、ＢＣＵ１５Ｇとある情報
を交換することを可能ならしめる。
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの量を決定するために使用される。アドレス／
データ・バス（２６０゜２５１）は、選択サイクルの間
に主記憶アドレスを転送し、実際の転送サイクルの間に
データを弓き渡す働きをする。アドレス／データ・バス
はまた、「メイルボックス」及び「メツセージ・キュー
」として知られる記１．＠１６２中の特定領域１８８．
１８９を指示するためにも使用される。これらの領域は
、プロセッサ要素８５をして、ＢＣＵ１５Ｇとある情報
を交換することを可能ならしめる。
フェッチ動作（記憶１６２がらの）の間に、その状況は
、コマンド／状況バス２４９」二で、バス２５０上の２
バイトのデータとともに転送される。この状況は、なん
らかのアドレス・チエツク、キー・チエツクなどであり
、あるいは動作の成功を示すためにゼロである。
、コマンド／状況バス２４９」二で、バス２５０上の２
バイトのデータとともに転送される。この状況は、なん
らかのアドレス・チエツク、キー・チエツクなどであり
、あるいは動作の成功を示すためにゼロである。
もし記憶動作（記憶１６２への）が実行されるなら、全
てのデータが主記憶１６２に渡されブニ後、状況サイク
ルが続ぐ。
てのデータが主記憶１６２に渡されブニ後、状況サイク
ルが続ぐ。
第１４Ａ及び第１４Ｂ図は、フェッチ及び記憶のそれぞ
れのサブサイクル１及びサブサイクル２の間のバス部分
の論理的用途を示す。ここで、ａａａ、、、 デー
タ・フィールド中の第１のく左側の）パイ１〜のアドレ
ス Ａ：１＝アドレス・チエツク Ｂ：】＝バッファが可屈でない Ｃ： カスタマ記憶（１６５）アクセス ３
Ｇ の場合１で、マイクロコート領域アクセス（１０Ａ
１８７）の場合０ ｄｄｄｌｏ、 記憶との間の４−バイト・データ
ｆｆｆ、 、 、 バイト単位でのフィールド長
マイナス１（１０進０．．６３） ｋ ｋ ｋ ｋ 記憶キー（１０進０．．１５）
１＜１−キーチエツク ｏｏｏｏｏ： ３２バイ１〜・メールボックス領
域内のオフセット ｐｐ 優先度（０，，３，３が最高）考慮せず ／／／： バスが浮動（未定義） イン インバウンド（ＢＣＵからバッファへ） アウト アウトバウンド：（バッファからＢＣＵへ
ン データ転送動作のために次のタグ線が使用される。
れのサブサイクル１及びサブサイクル２の間のバス部分
の論理的用途を示す。ここで、ａａａ、、、 デー
タ・フィールド中の第１のく左側の）パイ１〜のアドレ
ス Ａ：１＝アドレス・チエツク Ｂ：】＝バッファが可屈でない Ｃ： カスタマ記憶（１６５）アクセス ３
Ｇ の場合１で、マイクロコート領域アクセス（１０Ａ
１８７）の場合０ ｄｄｄｌｏ、 記憶との間の４−バイト・データ
ｆｆｆ、 、 、 バイト単位でのフィールド長
マイナス１（１０進０．．６３） ｋ ｋ ｋ ｋ 記憶キー（１０進０．．１５）
１＜１−キーチエツク ｏｏｏｏｏ： ３２バイ１〜・メールボックス領
域内のオフセット ｐｐ 優先度（０，，３，３が最高）考慮せず ／／／： バスが浮動（未定義） イン インバウンド（ＢＣＵからバッファへ） アウト アウトバウンド：（バッファからＢＣＵへ
ン データ転送動作のために次のタグ線が使用される。
（１）バス・アダプタ１５４からＢＣＵ１５６への、プ
ロセッサ装置がらＥＣＵへの要求線２５６ａは、プロセ
ッサ要素８５にまって■／○動作の必要性を示すために
使用される。−旦セットされると、その信号は、ＢＣＵ
ｌ、５６によってリセットされるまでアクティブのまま
である。
ロセッサ装置がらＥＣＵへの要求線２５６ａは、プロセ
ッサ要素８５にまって■／○動作の必要性を示すために
使用される。−旦セットされると、その信号は、ＢＣＵ
ｌ、５６によってリセットされるまでアクティブのまま
である。
（２）ＢＣＵ１５６からアダプタ１５４へのタグ・アッ
プ線２６２ａは、アダプタ１５４からアウトバウンド・
データを要求し、または人力データがバス上で可屈であ
ることを示すために使用される。タグ・アップ線２６２
ｅも同様に機能する。
プ線２６２ａは、アダプタ１５４からアウトバウンド・
データを要求し、または人力データがバス上で可屈であ
ることを示すために使用される。タグ・アップ線２６２
ｅも同様に機能する。
（３）バス・アダプタ１５４からＢＣＵ１５６への、ダ
ウン線２６２ｂは、もし存在するならは、ＢＣＵ１５６
へのデータの一時的な欠乏を示すノコめに使用される。
ウン線２６２ｂは、もし存在するならは、ＢＣＵ１５６
へのデータの一時的な欠乏を示すノコめに使用される。
タグ・ダウンの下降端は、すると、そのバス上のアウト
バウンド・データの可用性を示すために使用される。タ
グ・ダウン線２６２ｄも同様に機能する。
バウンド・データの可用性を示すために使用される。タ
グ・ダウン線２６２ｄも同様に機能する。
（４）ＢＣＵｉ５６からアダプタ１５４への、ＢＣＵか
らプロセッサ装置肯定応答線２５６ｂは、プロセッサ装
置からＢＣＵへの要求信号をリセッ卜するブこめに使用
される。このリセットは、■１０メイルボックス動作が
完了されたときに実行される。
らプロセッサ装置肯定応答線２５６ｂは、プロセッサ装
置からＢＣＵへの要求信号をリセッ卜するブこめに使用
される。このリセットは、■１０メイルボックス動作が
完了されたときに実行される。
プロセッサ要素８５が開始１１０命令（ＳＩＯ）を命令
ストリーム中で検出した時、プロセッサ要素８５は、Ｉ
１０サブシステム、すなわちＢＣＵ１５６に、「プロセ
ッサ装置からＢＣＵへの要求」線２５６ａを活動化させ
ることによって、Ｉ１０１００必要性を警告する。この
タグは、ＢＣＵ１５６をして、この動作がフェッチまた
は記憶のどちらであるのか、何バイトが転送されるのか
、などを見出すためにｇｉｌ意ＩＣ１２内の「メイルボ
ックス」１８８を調べさせる。メイルボックスは実際に
は、関連１１０動作のチャネルＳＩ○、ＣＵＡ、ＣＡＷ
及びコマンド・ワード（ｃＣＷ ）を含む。
ストリーム中で検出した時、プロセッサ要素８５は、Ｉ
１０サブシステム、すなわちＢＣＵ１５６に、「プロセ
ッサ装置からＢＣＵへの要求」線２５６ａを活動化させ
ることによって、Ｉ１０１００必要性を警告する。この
タグは、ＢＣＵ１５６をして、この動作がフェッチまた
は記憶のどちらであるのか、何バイトが転送されるのか
、などを見出すためにｇｉｌ意ＩＣ１２内の「メイルボ
ックス」１８８を調べさせる。メイルボックスは実際に
は、関連１１０動作のチャネルＳＩ○、ＣＵＡ、ＣＡＷ
及びコマンド・ワード（ｃＣＷ ）を含む。
記憶動作は、一般的には、ＢＣＵ１５ｅがプロセッサ要
素８５１．こデータを送るような動作である。このデー
タは、選択サイクルで送られるコマンド、キーまたはア
ドレスであるか、主言己憶１６２中に記憶すべき実Ｉ１
０データである。どちらの場合も、事象のシーケンスは
同一である。
素８５１．こデータを送るような動作である。このデー
タは、選択サイクルで送られるコマンド、キーまたはア
ドレスであるか、主言己憶１６２中に記憶すべき実Ｉ１
０データである。どちらの場合も、事象のシーケンスは
同一である。
第１５Ａないし１５Ｃ図は、データ及び状況情報が、ア
ダプタ１５４及びＢＣＵ１５６中の３２ビツト・バッフ
ァ／レジスタにゲート・インされ、またはゲート・アウ
トされる様子、及びその情報の高位（左側）及び低位（
右側）ビットがアダプタ］５４の１８ピッ１−・チャネ
ルに配置される様子を図式的に示すものである。
ダプタ１５４及びＢＣＵ１５６中の３２ビツト・バッフ
ァ／レジスタにゲート・インされ、またはゲート・アウ
トされる様子、及びその情報の高位（左側）及び低位（
右側）ビットがアダプタ］５４の１８ピッ１−・チャネ
ルに配置される様子を図式的に示すものである。
第２５及び２６図は、ＥＣＵ１５６及びアダプタ１５４
の間のデータ転送のための特定の信号セットを示す。
の間のデータ転送のための特定の信号セットを示す。
記憶動作（第１６Ａ図）の間のＥＣＵクロック・サイク
ルの開始により、ＢＣＵｉ５６は、第１のサイクルのた
めのデータをバス２５１上に配置する。もしこれが主記
憶データ動作のための選択サイクルなら、コマンド、バ
イト・カウント、アクセス・キー 及び主記憶アドレス
の第１バイトがそれぞれ、コマンド／状況バス２５２及
びアドレス／データ・バス２５１上にそれぞれ配置され
る。もしこれが、メイルボックス・ルックアップのため
の選択サイクルであるなら、コマンドが、固定位置にあ
るメイルボックスを示すため、主記憶アドレスは配置さ
れない。その第１のサブサイクルは、２サブサイクル期
間に亙ってバス上で有効状態に維持される。
ルの開始により、ＢＣＵｉ５６は、第１のサイクルのた
めのデータをバス２５１上に配置する。もしこれが主記
憶データ動作のための選択サイクルなら、コマンド、バ
イト・カウント、アクセス・キー 及び主記憶アドレス
の第１バイトがそれぞれ、コマンド／状況バス２５２及
びアドレス／データ・バス２５１上にそれぞれ配置され
る。もしこれが、メイルボックス・ルックアップのため
の選択サイクルであるなら、コマンドが、固定位置にあ
るメイルボックスを示すため、主記憶アドレスは配置さ
れない。その第１のサブサイクルは、２サブサイクル期
間に亙ってバス上で有効状態に維持される。
選択サイクルの間にバス２５１上にデータを配置したＩ
ＢＣＵクロック・サイクルの後、ＢＣＵ１５６が「タ
グ・アップ」信号線を立ち上げる。
ＢＣＵクロック・サイクルの後、ＢＣＵ１５６が「タ
グ・アップ」信号線を立ち上げる。
タグ・アップ線２６２ａは、アダプタ１５４をして、そ
の最初の２パイ１〜をレジスタ１１３の左部分に記憶さ
せる。次のクロック・サイクルの開始により、ＢＣＵ１
５Ｇは、レジスタ１１３のあと半分にデータを格納する
ブニめに、アドレス／データ・バス２５１上に次のサブ
サイクルのためのデータ（第２の２バイト）を配置する
。このデータは、主記憶アドレスの残りの部分であるが
または、（もしメイルボックス・ルックアップ選択サイ
クルに属するなら）オフセットであるか、である。ＢＣ
Ｕ１５６は、３ＢＣＵクロツク・サイクルの間第２の２
パイ１〜を保持し、「タグ・アップ」信号を下降させる
。
の最初の２パイ１〜をレジスタ１１３の左部分に記憶さ
せる。次のクロック・サイクルの開始により、ＢＣＵ１
５Ｇは、レジスタ１１３のあと半分にデータを格納する
ブニめに、アドレス／データ・バス２５１上に次のサブ
サイクルのためのデータ（第２の２バイト）を配置する
。このデータは、主記憶アドレスの残りの部分であるが
または、（もしメイルボックス・ルックアップ選択サイ
クルに属するなら）オフセットであるか、である。ＢＣ
Ｕ１５６は、３ＢＣＵクロツク・サイクルの間第２の２
パイ１〜を保持し、「タグ・アップ」信号を下降させる
。
フェッチ動作は、一般的には、Ｂ ＣＴＪ １．５ Ｇ
が、主記憶データ空間１６２、主記憶１６２中のマイク
ロコード領域、まブこ（，４メイルボツクスあるいはメ
ツセージ・キコーがらデータを求めるような動作である
。いかなる場合にも、アダプタ１５４の論理に、実行し
なくて（ｊならない動作を命令するためには、選択サイ
クルがそのようなフェッチ・サイクルに先行しなくては
ならない。選択サイクルは、コマンド／状況バス２４９
上のコマンドが「フェッチ」コマンドであることを除い
ては、バス２５２を使用する記憶記憶動作と同様の様式
でバス２４９上乙こコマンド／キー／アドレスを配置す
ることによって実行される。
が、主記憶データ空間１６２、主記憶１６２中のマイク
ロコード領域、まブこ（，４メイルボツクスあるいはメ
ツセージ・キコーがらデータを求めるような動作である
。いかなる場合にも、アダプタ１５４の論理に、実行し
なくて（ｊならない動作を命令するためには、選択サイ
クルがそのようなフェッチ・サイクルに先行しなくては
ならない。選択サイクルは、コマンド／状況バス２４９
上のコマンドが「フェッチ」コマンドであることを除い
ては、バス２５２を使用する記憶記憶動作と同様の様式
でバス２４９上乙こコマンド／キー／アドレスを配置す
ることによって実行される。
（選択サイクルの完了後〉次のサイクルの開始により、
ＢＣＵ１５６が「タグ・アップ」信号を立ち上げ、それ
を３ＢＣＵクロツク・サイクル維持する（第１５Ｂ図）
。タグ・アップは、バッファからデータを要求する。す
ると、もしそのバッファがデータを渡すことができるの
なら、データは１サイクル後に可屈となる。その動作は
、半同期的であるので、ＢＣＵ：１．５６は、データの
最初の２バイトが２サイクルの間有効に維持され、次に
１サイクル切り換え時間があって、その後２バイトのデ
ータをＢ ＣＵ １５６へとゲー１−することができる
。
ＢＣＵ１５６が「タグ・アップ」信号を立ち上げ、それ
を３ＢＣＵクロツク・サイクル維持する（第１５Ｂ図）
。タグ・アップは、バッファからデータを要求する。す
ると、もしそのバッファがデータを渡すことができるの
なら、データは１サイクル後に可屈となる。その動作は
、半同期的であるので、ＢＣＵ：１．５６は、データの
最初の２バイトが２サイクルの間有効に維持され、次に
１サイクル切り換え時間があって、その後２バイトのデ
ータをＢ ＣＵ １５６へとゲー１−することができる
。
しかし、アダプタ１５４が、「タグ・アップ」立上りの
瞬間音用なデータをもっていないような状況が存在する
。これは、典型的には、「初期」データ・フェッチにお
いて生じ、そのとき、フェッチ要求がキャッシュ・コン
トローラ１５３及び記憶コントローラ１５５を介して処
理され、アダプタ１５４に戻されるまでいくらか時間が
かがるような新しいアドレスからデータがフェッチされ
る。主記憶１６２における再試行も同様の一時的な遅延
を引き起こすことがある。
瞬間音用なデータをもっていないような状況が存在する
。これは、典型的には、「初期」データ・フェッチにお
いて生じ、そのとき、フェッチ要求がキャッシュ・コン
トローラ１５３及び記憶コントローラ１５５を介して処
理され、アダプタ１５４に戻されるまでいくらか時間が
かがるような新しいアドレスからデータがフェッチされ
る。主記憶１６２における再試行も同様の一時的な遅延
を引き起こすことがある。
アダプタ１５４がデータを引き渡すことができないとき
（第１５Ｃ図）、アダプタ１５４は、「タグ・アップ」
が検出されると直ぐに「タグ・ダウン」線を立ち上げる
。ＢＣＵ１５６は、「タグ・アップ」を立ち上げブニ後
５サイクル以内に「タグ・ダウン」線をサンプルしなく
てはならない アダプタ１５４は、第１のデータ・ワード（４バイト）
が可屈となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをバス２５０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣＵの論理２５３をトリガす
る。
（第１５Ｃ図）、アダプタ１５４は、「タグ・アップ」
が検出されると直ぐに「タグ・ダウン」線を立ち上げる
。ＢＣＵ１５６は、「タグ・アップ」を立ち上げブニ後
５サイクル以内に「タグ・ダウン」線をサンプルしなく
てはならない アダプタ１５４は、第１のデータ・ワード（４バイト）
が可屈となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをバス２５０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣＵの論理２５３をトリガす
る。
ＢＣＵ１５６は、「タグ・ダウン」の下降に続く２サイ
クルの間その第１のバイトが有効であり、そのあと第２
の２バイトが可屈であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−度に２バ
イトずつ、６０バイトまでのバイトがそれに続くことが
できる。
クルの間その第１のバイトが有効であり、そのあと第２
の２バイトが可屈であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−度に２バ
イトずつ、６０バイトまでのバイトがそれに続くことが
できる。
選択サイクルで指令された全てのメイルボックス・デー
タが受は取られた時、ＢＣＵ１６６は、その動作を開始
させた線２５６ａ上の、プロセッサ装置からＢＣＵへの
要求をリセットするために、アダプタ１５４に対して線
２５６ｂＪ二の「ＢＣＵからプロセッサ装置への肯定応
答」信号を立ち」二げる。
タが受は取られた時、ＢＣＵ１６６は、その動作を開始
させた線２５６ａ上の、プロセッサ装置からＢＣＵへの
要求をリセットするために、アダプタ１５４に対して線
２５６ｂＪ二の「ＢＣＵからプロセッサ装置への肯定応
答」信号を立ち」二げる。
プロセッサ要素８５とＢ−ＣＵ１５６の間の大抵のデー
タ転送は、アダプタ１５４中のベース・レジスタ１１０
に記憶されたベース・アドレスとキュー長を使用して、
予定の記憶位置１８８．１８９を通じて行なわれる。イ
ンバウンド・メツセージ・キュー１８９は、ＢＣＵＩ
５６によって送られた全てのメツセージを時系列順に記
憶する。
タ転送は、アダプタ１５４中のベース・レジスタ１１０
に記憶されたベース・アドレスとキュー長を使用して、
予定の記憶位置１８８．１８９を通じて行なわれる。イ
ンバウンド・メツセージ・キュー１８９は、ＢＣＵＩ
５６によって送られた全てのメツセージを時系列順に記
憶する。
Ｅｉ２Ｃ，バス制御ユニツｌ−１，５６−一般的な説明
（第１６及び第１７図） バス制御ユニット（ＢＣＩＪ）１５６は、Ｓ／３７０プ
ロセツサ８５及び、Ｓ／３７０ Ｉ１０命令を実行する
ために利用される関連Ｓ／８８プロセツサ６２との間の
主要な結合ハードウェアである。
（第１６及び第１７図） バス制御ユニット（ＢＣＩＪ）１５６は、Ｓ／３７０プ
ロセツサ８５及び、Ｓ／３７０ Ｉ１０命令を実行する
ために利用される関連Ｓ／８８プロセツサ６２との間の
主要な結合ハードウェアである。
ＢＣＵｌ、５６は、プロセッサ６２に対して割り込みを
与え、プロセッサ６２をその関連ハードウェアから非同
期的に切り放し、プロセッサ６２をＢＣＵ１５６に対し
て結合することを、Ｓ／８８オペレーテイング・システ
ムに対して透過的に実行するために、Ｓ／８８プロセツ
サ６２」二で走っているアプリケーション・プログラム
（ＥＸＥＣ３７０）及びマイクロコード（ＥＴＩＯ）と
対話する手段を有している。その透過的割り込み及び切
り放し機構は、所望のＳ／３７０ Ｉ１０動作を実行
するべくＳ／８８プロセツサ６２によって使用可能な形
式にコマンド及びデータを変換するために、Ｓ／３７０
Ｉ／○コマンド及びデータをＳ／３７０プロセツサ
８５からＳ／８８プロセツサ６２へ効率的に転送するた
めにＳ／３７０及びＳ／８８プロセツサの直接転送を可
能ならしめるために利用される。
与え、プロセッサ６２をその関連ハードウェアから非同
期的に切り放し、プロセッサ６２をＢＣＵ１５６に対し
て結合することを、Ｓ／８８オペレーテイング・システ
ムに対して透過的に実行するために、Ｓ／８８プロセツ
サ６２」二で走っているアプリケーション・プログラム
（ＥＸＥＣ３７０）及びマイクロコード（ＥＴＩＯ）と
対話する手段を有している。その透過的割り込み及び切
り放し機構は、所望のＳ／３７０ Ｉ１０動作を実行
するべくＳ／８８プロセツサ６２によって使用可能な形
式にコマンド及びデータを変換するために、Ｓ／３７０
Ｉ／○コマンド及びデータをＳ／３７０プロセツサ
８５からＳ／８８プロセツサ６２へ効率的に転送するた
めにＳ／３７０及びＳ／８８プロセツサの直接転送を可
能ならしめるために利用される。
ＥＸＥＣ３７０及びＥＴＩＯはともに、マイクロコード
またはアプリケーション・プログラムのどちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。
またはアプリケーション・プログラムのどちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。
ＢＣＵｌ、５６＜第１６図）は、バス制御ユニツ１〜・
インターフェース論理及びレジスタ２０５と、直接メモ
リ・アクセス・コントローラ（ＤＭＡＣ）２０９と、ロ
ーカル記憶２１０を含む。
インターフェース論理及びレジスタ２０５と、直接メモ
リ・アクセス・コントローラ（ＤＭＡＣ）２０９と、ロ
ーカル記憶２１０を含む。
ローカル・アドレス及びデータ・バス２４７．２２３は
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アＦレス、データ・バス
１６１ａ、１．６１ｄに結合し、インターフェース論理
２０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を
介してアドレス・バス２４７に結合され、ドライバ／レ
シーバ２３４を介してデータ・データ・バス２２３に結
合されている。
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アＦレス、データ・バス
１６１ａ、１．６１ｄに結合し、インターフェース論理
２０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を
介してアドレス・バス２４７に結合され、ドライバ／レ
シーバ２３４を介してデータ・データ・バス２２３に結
合されている。
ＤＭＡＣ２０９は、好適な実施例では、以下で説明され
ている６８４５０ＤＭＡコントローラである。
ている６８４５０ＤＭＡコントローラである。
ＤＭＡ、Ｃ２０９＋よ、それぞれが特定の機能に専用で
ある、要求及び肯定応答経路によって、インターフェー
ス論理２０５（第１７図）に結合された４つのチャネル
○乃至３をもつ。チャネルＯは、Ｓ／３７０記憶１６２
中のメイルボックス領域１８８（第２８図）からローカ
ル記憶２１０へＳ／３７０ 丁／○コマンドを転送する
（メイルボックス読取）。チャネル１は、記憶１６２が
ら記憶２１０へＳ／３７０データを転送する（Ｓ／３７
０ １／○書込）。チャネル２は、記憶２１０から記憶
１６２ヘデータを転送する（Ｓ／３７０ Ｉ１０読取
）。チャネル３は、記憶２１０がら記憶１６２中のメツ
セージ・キュー領域１８９（第２８図）に高優先度Ｓ／
８８メツセージを転送する（Ｑメツセージ書込み）。
ある、要求及び肯定応答経路によって、インターフェー
ス論理２０５（第１７図）に結合された４つのチャネル
○乃至３をもつ。チャネルＯは、Ｓ／３７０記憶１６２
中のメイルボックス領域１８８（第２８図）からローカ
ル記憶２１０へＳ／３７０ 丁／○コマンドを転送する
（メイルボックス読取）。チャネル１は、記憶１６２が
ら記憶２１０へＳ／３７０データを転送する（Ｓ／３７
０ １／○書込）。チャネル２は、記憶２１０から記憶
１６２ヘデータを転送する（Ｓ／３７０ Ｉ１０読取
）。チャネル３は、記憶２１０がら記憶１６２中のメツ
セージ・キュー領域１８９（第２８図）に高優先度Ｓ／
８８メツセージを転送する（Ｑメツセージ書込み）。
バス・アダプタ１５４は、２つのチャネル０及び１をも
つ。アダプタ・チャネル０は、ＤＭＡＣチャネル０，１
のメイルボックス読取及びＳ／３７０ Ｉ１０書込（
すなわち、Ｓ／３７０がらＢＣ’［Ｊ １５６へのデー
タの流れ）を扱う。アダプタ・チャネル１は、ＤＭＡＣ
２，３のＳ／３７゜Ｉ１０読取及びＱメツセージ書込機
能（すなわち、ＢＣＵ１５６からＳ／３７０へのデータ
の流れ）を扱う。
つ。アダプタ・チャネル０は、ＤＭＡＣチャネル０，１
のメイルボックス読取及びＳ／３７０ Ｉ１０書込（
すなわち、Ｓ／３７０がらＢＣ’［Ｊ １５６へのデー
タの流れ）を扱う。アダプタ・チャネル１は、ＤＭＡＣ
２，３のＳ／３７゜Ｉ１０読取及びＱメツセージ書込機
能（すなわち、ＢＣＵ１５６からＳ／３７０へのデータ
の流れ）を扱う。
Ｅｉ２Ｄ、直接メモ））・アクセス・コントローラＤＭ
ＡＣ２０９は、好適には、モトローラ社が発行している
Ｍ６８０００Ｆａｍｉｌｙ Ｒｅｆｅｒｅｎｃｅ Ｍｎ
ｎｕａｌ、 ＦＲ６８１＜／Ｄ、 １９８８に記載され
ているタイプ（ＭＣ６８４５０）である。ＤＭＡＣ２０
９は、プロセッサからの最小の介入で、データのブロッ
クを迅速且つ効率的な方法で移動することによって、（
この実施例のＭ６８０２０プロセッサなとの）モトロー
ラＭ ６８０００フアミリ・マイクロプロセッサの性能
及びアーチテクキャ的な能力を補うように設計されてい
る。ＤＭＡＣ２０９は、メモリからメモリ、メモリから
装置、装置からメモリのデータ転送を実行する。
ＡＣ２０９は、好適には、モトローラ社が発行している
Ｍ６８０００Ｆａｍｉｌｙ Ｒｅｆｅｒｅｎｃｅ Ｍｎ
ｎｕａｌ、 ＦＲ６８１＜／Ｄ、 １９８８に記載され
ているタイプ（ＭＣ６８４５０）である。ＤＭＡＣ２０
９は、プロセッサからの最小の介入で、データのブロッ
クを迅速且つ効率的な方法で移動することによって、（
この実施例のＭ６８０２０プロセッサなとの）モトロー
ラＭ ６８０００フアミリ・マイクロプロセッサの性能
及びアーチテクキャ的な能力を補うように設計されてい
る。ＤＭＡＣ２０９は、メモリからメモリ、メモリから
装置、装置からメモリのデータ転送を実行する。
このＤ Ｍ Ａ Ｃは、プログラム可能な優先順位をも
つ独立な４つのＤ Ｍ Ａチャネルをもち、２４ビツト
・アドレスと１６ビツト・データ・バスをもつ非同期Ｍ
６８０００バス構造を使用する。それは、明示的にも暗
示的にもアドレスすることができる。
つ独立な４つのＤ Ｍ Ａチャネルをもち、２４ビツト
・アドレスと１６ビツト・データ・バスをもつ非同期Ｍ
６８０００バス構造を使用する。それは、明示的にも暗
示的にもアドレスすることができる。
参照番号２０９なとのＤ Ｍ Ａ、 Ｃの主要な目的は
、ソフトウェア制御下にあるマイクロプロセッサが扱う
よりも通常はるかに高速でデータを転送することにある
。直接メモリ・アクセス（Ｄ ＭＡ）という用語は、マ
イクロプロセッサが行うのと同様にしてシステム中のメ
モリに周辺装置がアクセスする能力のことである。この
実施例におけるそのメモリとは、ローカル記憶２１０の
ことである。ＤＭＡ動作は、システム・プロセッサが実
行する必要がある別の動作と並行的に行うことができ、
以て全体のシステム性能を著しく高めるのである。
、ソフトウェア制御下にあるマイクロプロセッサが扱う
よりも通常はるかに高速でデータを転送することにある
。直接メモリ・アクセス（Ｄ ＭＡ）という用語は、マ
イクロプロセッサが行うのと同様にしてシステム中のメ
モリに周辺装置がアクセスする能力のことである。この
実施例におけるそのメモリとは、ローカル記憶２１０の
ことである。ＤＭＡ動作は、システム・プロセッサが実
行する必要がある別の動作と並行的に行うことができ、
以て全体のシステム性能を著しく高めるのである。
ＤＭＡＣ２０９は、データのブロックを、ローカル・バ
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるパイ１〜、ワー
ドまたは長ワード・オペランドの列からなり、転送カウ
ントによって決定されるブロック長をもつ。単一チャネ
ル動作りこは、記憶２１０との間の複数ブロックのデー
タの転送が関与することができる。
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるパイ１〜、ワー
ドまたは長ワード・オペランドの列からなり、転送カウ
ントによって決定されるブロック長をもつ。単一チャネ
ル動作りこは、記憶２１０との間の複数ブロックのデー
タの転送が関与することができる。
ＤＭ、ＡＣ２０９に係わるどの動作も、プロセッサ要素
６２によるチャネル初期化、データ転送及びブロックの
終了、という同一の基本的ステップの後に続くことにな
る。初期化フェーズでは、プロセッサ６２がＤ Ｍ Ａ
Ｃのレジスタに、制御情報と、アドレス・ポインタと
、転送カウントをロードし、チャネルを開始させる。転
送フェーズの間、ＤＭＡＣ２０９はオペランド転送のた
めの要求を受は入れて、その転送のためのアドレシング
とバス制御を与える。終了フェーズは、動作の完了後行
なわれ、そのとき、Ｄ Ｍ、 Ａ Ｃは状況レジスタＣ
８Ｒ中に動作の状況を表示する。データ転送の全てのフ
ェーズの間、ＤＭＡＣ２０９は次の３つの動作モートの
うちの１つにある。
６２によるチャネル初期化、データ転送及びブロックの
終了、という同一の基本的ステップの後に続くことにな
る。初期化フェーズでは、プロセッサ６２がＤ Ｍ Ａ
Ｃのレジスタに、制御情報と、アドレス・ポインタと
、転送カウントをロードし、チャネルを開始させる。転
送フェーズの間、ＤＭＡＣ２０９はオペランド転送のた
めの要求を受は入れて、その転送のためのアドレシング
とバス制御を与える。終了フェーズは、動作の完了後行
なわれ、そのとき、Ｄ Ｍ、 Ａ Ｃは状況レジスタＣ
８Ｒ中に動作の状況を表示する。データ転送の全てのフ
ェーズの間、ＤＭＡＣ２０９は次の３つの動作モートの
うちの１つにある。
（１，）ＩＤＬＥ＜遊休）−これは、ＤＭＡＣ２０９が
、外部装置によってリセットされ、システム・プロセッ
サ６２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。
、外部装置によってリセットされ、システム・プロセッ
サ６２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。
（２）ＭＰＵ−これは、Ｄ Ｍ−Ａ Ｃがシステム中の
別のバス゛マスタ（通常、主システム・プロセッサ６２
）によってチップ選択されたとき入る状態である。この
モードでは、チャネル動作をチエツクし、あるいはブロ
ック転送の状況をチエツクするために、ＤＭＡＣ内部レ
ジスタが読み書きされる。
別のバス゛マスタ（通常、主システム・プロセッサ６２
）によってチップ選択されたとき入る状態である。この
モードでは、チャネル動作をチエツクし、あるいはブロ
ック転送の状況をチエツクするために、ＤＭＡＣ内部レ
ジスタが読み書きされる。
（３）ＤＭ−これは、ＤＭ、ＡＣ２０９が、オペランド
転送を実行するためにバス・マスクとして動作している
ときに入る状態である。
転送を実行するためにバス・マスクとして動作している
ときに入る状態である。
ＤＭＡＣは、暗示的アドレスまたは明示的アドレス・デ
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のバス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部的ＤＭＡＣバッフ
ァ動作なしでソースから宛先へ直接データが転送される
ので、１バス・サイクルしか要さない。
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のバス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部的ＤＭＡＣバッフ
ァ動作なしでソースから宛先へ直接データが転送される
ので、１バス・サイクルしか要さない。
さて、（Ａ）単一ブロック転送、（Ｂ）連続動作、（ｃ
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデータを転送するときには、メモ
リ・アドレス・レジスタＭＡＲ及び装置アドレス・レジ
スタＤＡＲは、ユ・−ザーによって、転送のソース及び
宛先を指定するように初期化される。さらにまブこ、ブ
ロックの、転送されるオペラン）この数をカウントする
ために、メモリ転送カラン１〜・レジスタも初期化され
る。
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデータを転送するときには、メモ
リ・アドレス・レジスタＭＡＲ及び装置アドレス・レジ
スタＤＡＲは、ユ・−ザーによって、転送のソース及び
宛先を指定するように初期化される。さらにまブこ、ブ
ロックの、転送されるオペラン）この数をカウントする
ために、メモリ転送カラン１〜・レジスタも初期化され
る。
２つの連鎖モードとして、アレイ連鎖と、連列アレイ連
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメン１−され、ベース
・アドレスは、次の新しいアレイ・エントリを指し示す
ようｔこインクリメントされる。ベース転送カラン１〜
がゼロに達したとき、フェッチされブこばかりのエント
リがそのアレイで定義される最後のブロックである。
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメン１−され、ベース
・アドレスは、次の新しいアレイ・エントリを指し示す
ようｔこインクリメントされる。ベース転送カラン１〜
がゼロに達したとき、フェッチされブこばかりのエント
リがそのアレイで定義される最後のブロックである。
件列アレイ連鎖モードは、アレイ連鎖モードに類似する
が、メモリ・アレイ中の各エントリがやはリアレイ中の
次のエントリを指し示す点で異なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされｔニリンク・アドレスを含む。ベース転送
カウント・レジスタＢＴＣは、このモードでは不要であ
る。ベース・アドレス・レジスタＢＡＲは、そのアレイ
の最初のエントリのアドレスに初期化される。連結アド
レスは、ベース−アドレスを、各ブロック転送の開始時
点で更新するために使用される。この連鎖モードは、ア
レイを順次的な順序に再構成する必要なくアレイ・エン
トリを容易に移動しまたは挿入することを可能ならしめ
る。また、アレイ中のエントリの数は、ＤＭＡＣ２０９
中で指定する必要はない。このアドレシング・モートは
、この実施例では、ＤＭＡＣ２０９によって、以下詳述
する方法でリンク・リス１〜から自由ワーク・キコー・
ブロック＜ Ｗ Ｑ Ｂ ）にアクセスするために使用
される。
が、メモリ・アレイ中の各エントリがやはリアレイ中の
次のエントリを指し示す点で異なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされｔニリンク・アドレスを含む。ベース転送
カウント・レジスタＢＴＣは、このモードでは不要であ
る。ベース・アドレス・レジスタＢＡＲは、そのアレイ
の最初のエントリのアドレスに初期化される。連結アド
レスは、ベース−アドレスを、各ブロック転送の開始時
点で更新するために使用される。この連鎖モードは、ア
レイを順次的な順序に再構成する必要なくアレイ・エン
トリを容易に移動しまたは挿入することを可能ならしめ
る。また、アレイ中のエントリの数は、ＤＭＡＣ２０９
中で指定する必要はない。このアドレシング・モートは
、この実施例では、ＤＭＡＣ２０９によって、以下詳述
する方法でリンク・リス１〜から自由ワーク・キコー・
ブロック＜ Ｗ Ｑ Ｂ ）にアクセスするために使用
される。
ＤＭＡＣ２０９は、Ｄ Ｍ、 Ａ動作の完了、またはＰ
ＣＬ線５７ａ乃至５７ｄを使用する装置の要求時などの
いくつかの事象発生に対応してプロセッサ要素６２に割
り込みをかけることになる。ＤＭＡＣ２０９は、プロセ
ッサ要素６２ベクタ割り込み構造で使用するために、８
個のチップ上ベクタ・レジスタに割り込みベクタを保持
する。２つの割り込みベクタ、すなわち、正常割り込み
ベクタ（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）
はどのチャネルにも利用可能である。
ＣＬ線５７ａ乃至５７ｄを使用する装置の要求時などの
いくつかの事象発生に対応してプロセッサ要素６２に割
り込みをかけることになる。ＤＭＡＣ２０９は、プロセ
ッサ要素６２ベクタ割り込み構造で使用するために、８
個のチップ上ベクタ・レジスタに割り込みベクタを保持
する。２つの割り込みベクタ、すなわち、正常割り込み
ベクタ（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）
はどのチャネルにも利用可能である。
各チャネルは、０１１．２または３の優先レベルを与え
られており、すなわち、チャネルＯ１１，２，３はそれ
ぞれ優先レベル０，２．２．１を割当てられている（優
先レベル０が最高である）。
られており、すなわち、チャネルＯ１１，２，３はそれ
ぞれ優先レベル０，２．２．１を割当てられている（優
先レベル０が最高である）。
要求は、装置によって外部的に発生されるか、ＤＭＡＣ
２０９の自動要求機構によって内部的に発生される。自
動要求は、チャネルが常に要求保留の場合は最大速度で
発生され、あるいはＤＭＡ活動に音用なバス帯域の一部
を選択することによって決定される限定されブこ速度で
発生される。外部要求は、各チャネル也こ関連する要求
信号によって発生されるバースト要求まブこはサイクル
・スチール要求のどちらかである。
２０９の自動要求機構によって内部的に発生される。自
動要求は、チャネルが常に要求保留の場合は最大速度で
発生され、あるいはＤＭＡ活動に音用なバス帯域の一部
を選択することによって決定される限定されブこ速度で
発生される。外部要求は、各チャネル也こ関連する要求
信号によって発生されるバースト要求まブこはサイクル
・スチール要求のどちらかである。
ＤＭＡＣ２０９は４つのチャネルに１つの汎用制御レジ
スタＧＣＲを加えたもののめいめいごとに、１７個のレ
ジスタ（第１８図）をもち、それらは全てソフトウェア
の制御下にある。
スタＧＣＲを加えたもののめいめいごとに、１７個のレ
ジスタ（第１８図）をもち、それらは全てソフトウェア
の制御下にある。
Ｄ Ｍ、 Ａ Ｃ２０９レジスタは、ソース及び宛先ア
ドレス及び機能コードと、転送カウントと、オペランド
・サイズと、装置ポート・サイズと、チャネル優先順位
と、連続アドレス及び転送カラン）・と、周辺制御線の
機能などのデータ転送についての情報を含む。１つのレ
ジスタＣＳＲがまた、チャネル活動、周辺入力、及びＤ
ＭＡ転送の間に生じたかもしれないさまざまな事象につ
いての状況及びエラー情報を与える。−膜制御レジスタ
ＧＣＲは、限定された自動要求Ｄ Ｍ Ａ動作で使用す
ベきバス利用係数を選択する。
ドレス及び機能コードと、転送カウントと、オペランド
・サイズと、装置ポート・サイズと、チャネル優先順位
と、連続アドレス及び転送カラン）・と、周辺制御線の
機能などのデータ転送についての情報を含む。１つのレ
ジスタＣＳＲがまた、チャネル活動、周辺入力、及びＤ
ＭＡ転送の間に生じたかもしれないさまざまな事象につ
いての状況及びエラー情報を与える。−膜制御レジスタ
ＧＣＲは、限定された自動要求Ｄ Ｍ Ａ動作で使用す
ベきバス利用係数を選択する。
入力及び出力信号は、機能的には、以下で説明する群に
構成される（第１９Ａ図参照）。
構成される（第１９Ａ図参照）。
アドレス／データ・バス（Ａ８−Ａ２３．Ｄ○−Ｄ１５
）は、１６ビツト・バスであって、ＤＭ、 Ａモードの
動作の間にアドレス出力を与えるように時間的に多重化
され、（プロセッサ要素６２書込みまたはＤＭＡＣ読取
の間に）外部装置からデータを入力し、（プロセッサ要
素６２読取またはＤ Ｍ、 Ａ Ｃ書込みの間に）外部
装置にデータを出力するための両方向データ・バスとし
て使用される。これは３状態パスであって、マルチプレ
クス線ＯＷＮ及びＤＤ、ＩＲによって制御される外部ラ
ッチ及びバッファ２３３．２３４を使用してデマルチプ
レクスされる。
）は、１６ビツト・バスであって、ＤＭ、 Ａモードの
動作の間にアドレス出力を与えるように時間的に多重化
され、（プロセッサ要素６２書込みまたはＤＭＡＣ読取
の間に）外部装置からデータを入力し、（プロセッサ要
素６２読取またはＤ Ｍ、 Ａ Ｃ書込みの間に）外部
装置にデータを出力するための両方向データ・バスとし
て使用される。これは３状態パスであって、マルチプレ
クス線ＯＷＮ及びＤＤ、ＩＲによって制御される外部ラ
ッチ及びバッファ２３３．２３４を使用してデマルチプ
レクスされる。
バス２４７の下位アドレス・バス線Ａ１乃至Ａ７は、Ｍ
ＰＵモードにおいてＤＭＡＣ内部レジスタにアクセスし
、且つＤ Ｍ、 Ａモートにおいて下位７アドレス出力
を与えるために使用される。
ＰＵモードにおいてＤＭＡＣ内部レジスタにアクセスし
、且つＤ Ｍ、 Ａモートにおいて下位７アドレス出力
を与えるために使用される。
機能コード線ＦＣＯ乃至ＦＣ２は、３状態出力であって
、Ｄ Ｍ Ａモードにおいて、ユーザーによって決定す
ることができる個別のアドレス空間を与えるようにアド
レス・バス２４７上の値をさらに修飾するために使用さ
れる。これらの線上に配置される値は、ＤＭＡバス・サ
イクルの間に使用されるアドレスを与えるレジスタに応
じて、内部機能コード・レジスタＭＦＣ，ＤＦＣ，ＢＦ
Ｃのうちの１つから持って来られる。
、Ｄ Ｍ Ａモードにおいて、ユーザーによって決定す
ることができる個別のアドレス空間を与えるようにアド
レス・バス２４７上の値をさらに修飾するために使用さ
れる。これらの線上に配置される値は、ＤＭＡバス・サ
イクルの間に使用されるアドレスを与えるレジスタに応
じて、内部機能コード・レジスタＭＦＣ，ＤＦＣ，ＢＦ
Ｃのうちの１つから持って来られる。
非同期バス制御線は、次の制御信号、すなわち、選択ア
ドレス・ス１〜ローブ、読取／書込、上方及び下方デー
タ・ス１〜ローブ、及びデータ転送肯定応答を使用して
非同期データ転送を制御する。
ドレス・ス１〜ローブ、読取／書込、上方及び下方デー
タ・ス１〜ローブ、及びデータ転送肯定応答を使用して
非同期データ転送を制御する。
選択人力線２９６は、ＭＰＵバス・サイクルのためにＤ
ＭＡＣ２０９を選択するために使用される。その線が立
ち」二げられた時、Ａ１乃至Ａ７上のアドレス及びデー
タ・ストローブ（あるいは８ビツト・バスを使用した時
のＡＯ）は、その転送に関与することになる内部ＤＭＡ
Ｃレジスタを選択する。選択は、アドレス・デコード信
号をアトレス及びデータ・ストローブで修飾することに
よって発生されるべきである。
ＭＡＣ２０９を選択するために使用される。その線が立
ち」二げられた時、Ａ１乃至Ａ７上のアドレス及びデー
タ・ストローブ（あるいは８ビツト・バスを使用した時
のＡＯ）は、その転送に関与することになる内部ＤＭＡ
Ｃレジスタを選択する。選択は、アドレス・デコード信
号をアトレス及びデータ・ストローブで修飾することに
よって発生されるべきである。
４９２７ Ｏｂ上のアドレス・ストローブ（ＡＳ）は、
ＤＭＡモードで、有効アドレスがアドレス・バス１６１
上にあることを示すために出力として使用される両方向
信号である。Ｍ、 Ｐ ＵまたはＩＤＬＥＤＭＡモード
それは（もしＤ Ｍ Ａ Ｃがバスの使用を要求しそれ
を許可されていたなら）ＤＭＡＣが何時バスの制御を得
ることができるかを決定するために入力として使用され
る。
ＤＭＡモードで、有効アドレスがアドレス・バス１６１
上にあることを示すために出力として使用される両方向
信号である。Ｍ、 Ｐ ＵまたはＩＤＬＥＤＭＡモード
それは（もしＤ Ｍ Ａ Ｃがバスの使用を要求しそれ
を許可されていたなら）ＤＭＡＣが何時バスの制御を得
ることができるかを決定するために入力として使用され
る。
読取／書込は、バス・サイクルの間にデータ転送の方向
を示すために使用される両方向信号（図示しない）であ
る。ＭＰＵモードでは、その高レベルが、転送がＤＭＡ
Ｃ２０９からデータ・バス２２３へ向かっていることを
示し、低レベルが、データ・バスがらＤＭＡＣ２０９へ
の転送を示す。ＤＭＡモードでは、高レベルは、アドレ
スされたメモリ２１０がらデータ・バス２２３への転送
を示し、低レベルが、データ・バス２２３がらアドレス
されたメモリ２１０への転送を示す。
を示すために使用される両方向信号（図示しない）であ
る。ＭＰＵモードでは、その高レベルが、転送がＤＭＡ
Ｃ２０９からデータ・バス２２３へ向かっていることを
示し、低レベルが、データ・バスがらＤＭＡＣ２０９へ
の転送を示す。ＤＭＡモードでは、高レベルは、アドレ
スされたメモリ２１０がらデータ・バス２２３への転送
を示し、低レベルが、データ・バス２２３がらアドレス
されたメモリ２１０への転送を示す。
上方及び下方データ・ストローブ両方向線（図示しない
）は、バス上でデータが有効である時と、Ｄ ８−１．
５またはＤＯ−７のうちバスのどの部分が転送に関与す
べきかを示す。
）は、バス上でデータが有効である時と、Ｄ ８−１．
５またはＤＯ−７のうちバスのどの部分が転送に関与す
べきかを示す。
データ転送肯定応答（ＤＴＡＣＫ）両方向線２６５は、
非同期バス・サイクルを終了してもよいことを知らせる
ために使用される。Ｍ Ｐ Ｕモードでは、この出力は
、ＤＭＡＣ２０９がプロセッサ要素６２からデータを受
は入れ、またはプロセッサ要素６２のためにバス上にデ
ータを配置したことを示す。ＤＭＡモードでは、この人
力２６５は、バス・サイクルを終了すべき時を決定する
ためにＤＭＡＣによってモニタされる。ＤＭＡＣ２６！
５が否定される状態にとどまっている限り、ＤＭＡＣは
バス・サイクルに待ちサイクルを挿入し、ＤＭＡＣ２６
６が立ち」二がった時、バス・サイクルは終了される（
イ旦し、ＰＣＬ２５７がレディ信号として使用されると
きは例外であって、その場合、両信号は、サイクルが完
了する前に立ち上げられなくてはならない）。
非同期バス・サイクルを終了してもよいことを知らせる
ために使用される。Ｍ Ｐ Ｕモードでは、この出力は
、ＤＭＡＣ２０９がプロセッサ要素６２からデータを受
は入れ、またはプロセッサ要素６２のためにバス上にデ
ータを配置したことを示す。ＤＭＡモードでは、この人
力２６５は、バス・サイクルを終了すべき時を決定する
ためにＤＭＡＣによってモニタされる。ＤＭＡＣ２６！
５が否定される状態にとどまっている限り、ＤＭＡＣは
バス・サイクルに待ちサイクルを挿入し、ＤＭＡＣ２６
６が立ち」二がった時、バス・サイクルは終了される（
イ旦し、ＰＣＬ２５７がレディ信号として使用されると
きは例外であって、その場合、両信号は、サイクルが完
了する前に立ち上げられなくてはならない）。
線ＯＷＮ及びＤＤＩＲ上の多重制御信号は、バス２４８
上のアドレス及びデータ情報を分離し、あるＤＭＡＣバ
ス・サイクルの間にデータ・バス２２３の上半分と下半
分の間でデータ会転送するべく外部マルヂプレクス／デ
マルチブレタス装置２３３．２３４を制御３１するため
に使用される。ＯＷＮ線は、ＤＭＡＣ２０９がバスを制
御しつつあることを示す出力である。それは、外部アド
レス・ドライバと、制御信号バッファとをターン・オン
させるために使用される。
上のアドレス及びデータ情報を分離し、あるＤＭＡＣバ
ス・サイクルの間にデータ・バス２２３の上半分と下半
分の間でデータ会転送するべく外部マルヂプレクス／デ
マルチブレタス装置２３３．２３４を制御３１するため
に使用される。ＯＷＮ線は、ＤＭＡＣ２０９がバスを制
御しつつあることを示す出力である。それは、外部アド
レス・ドライバと、制御信号バッファとをターン・オン
させるために使用される。
バス要求（Ｂ Ｒ，）線２６９は、ローカル・バス２２
３．２４７の制御を要求するためにＤ Ｍ Ａ Ｃによ
って立ち上げられる出力である。
３．２４７の制御を要求するためにＤ Ｍ Ａ Ｃによ
って立ち上げられる出力である。
バス許可（ＢＧ）線２６８は、ＤＭＡＣ２０９に、現在
のバス・サイクルが完了すると直ぐにバス支配権を引き
受けてよいことを知らせるために、外部バス・アービタ
１６によって立ち上げられる入力である。
のバス・サイクルが完了すると直ぐにバス支配権を引き
受けてよいことを知らせるために、外部バス・アービタ
１６によって立ち上げられる入力である。
線２５８ａ及び２５８ｂ上の２つの割り込み制御信号Ｉ
Ｒ，Ｑ及びＩＡＣＫは、割り込み論理２１２を介して、
プロセッサ要素６２との割り込み要求／肯定応答ハンド
シェーク・シーケンスを形成する。線２５８ｂ上の割り
込み肯定応答（ＩＡＣ）（）は、プロセッサ要素６２が
ＤＭＡＣ２０９から割り込みを受は取ったことを通知す
るために、論理２１６を介してプロセッサ要素６２によ
って立ち上げられる。Ｉ ＡＣＫの立ち上げに応答して
、ＤＭＡＣ２０９は、適正な割り込みハンドラ・ルーチ
ンのアドレスをフェッチするために、プロセッサ要素６
２によって使用されることになるバス２２３のＤｏ−Ｄ
７Ｊ−のベクタを配置する。
Ｒ，Ｑ及びＩＡＣＫは、割り込み論理２１２を介して、
プロセッサ要素６２との割り込み要求／肯定応答ハンド
シェーク・シーケンスを形成する。線２５８ｂ上の割り
込み肯定応答（ＩＡＣ）（）は、プロセッサ要素６２が
ＤＭＡＣ２０９から割り込みを受は取ったことを通知す
るために、論理２１６を介してプロセッサ要素６２によ
って立ち上げられる。Ｉ ＡＣＫの立ち上げに応答して
、ＤＭＡＣ２０９は、適正な割り込みハンドラ・ルーチ
ンのアドレスをフェッチするために、プロセッサ要素６
２によって使用されることになるバス２２３のＤｏ−Ｄ
７Ｊ−のベクタを配置する。
装置制御線は、ＤＭＡＣ２０９と、４つのＤＭＡＣチャ
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
線２６３ａ乃至２６３ｄ上の要求（ＲＥＱＯ乃至ＲＥＱ
３）人力は、主記憶１６２と記憶２１０の間のオペラン
ド転送を要求するために論理２５３によって立ち上げら
れる。
３）人力は、主記憶１６２と記憶２１０の間のオペラン
ド転送を要求するために論理２５３によって立ち上げら
れる。
線２６４ａ乃至２ｅ、４ｄ」−の肯定応答＜ＡＣＫＯ乃
至ＡＣＨ３）出力は、その前の転送要求上こ応答してオ
ペランドが転送されつつあることを知らせるため（こＤ
ＭＡＣ２０９ｆこまって立ち」二げられる。
至ＡＣＨ３）出力は、その前の転送要求上こ応答してオ
ペランドが転送されつつあることを知らせるため（こＤ
ＭＡＣ２０９ｆこまって立ち」二げられる。
周辺制御線（Ｐ ＣＬ Ｏ乃至ＰＣＬ３）２５７ａ乃至
２５７ｄは、レディ、収り消し、再ロード、状況、割り
込み、またはイネーブル・クロック入力として、あるい
は開始パルス出力として機能するようにセットされる、
インク−フェース論理２５３及びＤＭＡＣ２０９の間の
双方向線である。
２５７ｄは、レディ、収り消し、再ロード、状況、割り
込み、またはイネーブル・クロック入力として、あるい
は開始パルス出力として機能するようにセットされる、
インク−フェース論理２５３及びＤＭＡＣ２０９の間の
双方向線である。
データ転送完了（ＤＴＣ）２６７は、ＤＭＡＣバス・サ
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡＣ２０９によって立ち上げられる出力
である。
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡＣ２０９によって立ち上げられる出力
である。
完了（ＤＯＮＥ）。この双方向信号は、ＤＭＡＣバス・
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、Ｄ ＭＡ Ｃ
２０９または周辺装置によって立ち上げられる。Ｄ Ｍ
Ａ Ｃは、メモリ転送カウント・レジスタがゼロにデ
クリメントされるときのバス・サイクルの間にこの信号
を出す。
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、Ｄ ＭＡ Ｃ
２０９または周辺装置によって立ち上げられる。Ｄ Ｍ
Ａ Ｃは、メモリ転送カウント・レジスタがゼロにデ
クリメントされるときのバス・サイクルの間にこの信号
を出す。
Ｅ１２Ｅ、バス制御ユニット１５６−詳細な説明（第１
．９Ａ乃至第１９Ｃ図と第２０図）＜Ａ）高速データ転
送のためのインターフェース・レジスタ 第１９Ａ乃至第１．９ Ｃ図では、説明の便宜上、ＢＣ
Ｕインターフェース論理２０５（第１６図）がさまざま
な機能ユニットに分けられている。このため、論理２０
５は、アダプタ１５４とＢＣＵ１５６の間のデータ転送
の速度と性能を高めるためローカル・データ・バス２２
３とアダプタ・チャネル○、■との間に介在された複数
のインターフェース・レジスタをもつ。インターフェー
ス２０５のハードウェア論理２５３は、ＤＭＡＣ２０９
と、アドレス・デコード及び調停論理２１６と、アドレ
ス・ストローブ論理２１５とともに、ＢＣ１Ｊ１５Ｇの
動作を制御する。
．９Ａ乃至第１９Ｃ図と第２０図）＜Ａ）高速データ転
送のためのインターフェース・レジスタ 第１９Ａ乃至第１．９ Ｃ図では、説明の便宜上、ＢＣ
Ｕインターフェース論理２０５（第１６図）がさまざま
な機能ユニットに分けられている。このため、論理２０
５は、アダプタ１５４とＢＣＵ１５６の間のデータ転送
の速度と性能を高めるためローカル・データ・バス２２
３とアダプタ・チャネル○、■との間に介在された複数
のインターフェース・レジスタをもつ。インターフェー
ス２０５のハードウェア論理２５３は、ＤＭＡＣ２０９
と、アドレス・デコード及び調停論理２１６と、アドレ
ス・ストローブ論理２１５とともに、ＢＣ１Ｊ１５Ｇの
動作を制御する。
インターフェース・レジスタ（」、アダプタ１５４とＢ
ＣＵ１５６の間のデータ転送の状況を保持するプニめに
、チャネルＯ及び１コマンド状況バス２４９．２５２乙
こ結合されたチャネル○読取状況レジスタ２２９及びチ
ャネル１書込状況レジスタ２３０を有する。
ＣＵ１５６の間のデータ転送の状況を保持するプニめに
、チャネルＯ及び１コマンド状況バス２４９．２５２乙
こ結合されたチャネル○読取状況レジスタ２２９及びチ
ャネル１書込状況レジスタ２３０を有する。
チャネルＯ及び１コマンド・レジスタ２１４．２２５は
、ＢＣ１Ｊ１５Ｇからアダプタ１５４、Ｓ／３７０への
データ転送コマンドを一時的に保持する。
、ＢＣ１Ｊ１５Ｇからアダプタ１５４、Ｓ／３７０への
データ転送コマンドを一時的に保持する。
チャネル○、１アドレス／データ・レジスタ２１９．２
２７は、Ｓ／３７０ Ｉ／○データ転送の間に、アダ
プタ１５４に転送するためのＳ／３７０アドレスを保持
する。レジスタ２２７はまた、アダプタ１５４に対する
データ転送（アドレス転送毎に６４バイトまで）の成功
した１１０データ・ワード（４バイトまでンをも保持す
る。
２７は、Ｓ／３７０ Ｉ／○データ転送の間に、アダ
プタ１５４に転送するためのＳ／３７０アドレスを保持
する。レジスタ２２７はまた、アダプタ１５４に対する
データ転送（アドレス転送毎に６４バイトまで）の成功
した１１０データ・ワード（４バイトまでンをも保持す
る。
チャネル、０読取バッファ４Ｊ：、ＢＣＵメイルボック
ス読取及びＳ／３７０ Ｉ／○書込動作の間に、アダ
プタ１５４から転送されたデータを受は取る。
ス読取及びＳ／３７０ Ｉ／○書込動作の間に、アダ
プタ１５４から転送されたデータを受は取る。
チャネル０．１． Ｂ Ｓ Ｍ読取／書込セレクト・ア
ップ・バイト・カウンタ２２０，２２２及びＢＳＭ読取
／害込境界カウンタ２２１．２２４は、ＢＣＵ１５６か
らアダプタ１５４へのデータの転送のためのバイト・カ
ウントを保持する。その両カウンタは、データ転送によ
るＳ／３７０６４バイト・アドレスの交差を防止するた
めに各チャネル＠ｔこ必要である。後で詳細りこ説明す
るけれとも、カウンタ２２０．２２１は、初期的には■
１０１００ために転送されるべき全体のパイ１〜・カウ
ント（４ＫＢまで）を記憶し、最後のブロック（６４バ
イト）転送の場合にのみ、すなわち最後のコマンド／デ
ータ転送動作の場合に、Ｓ／３７０開始アドレスを部分
的に形成するようにレジスタ２１４．２２５にカウント
値を転送するために使用される。境界カウンタ２２１．
２２４は、どれかの単一のコマンド・データ転送動作の
場合に、ＢＣＵ１５６によって境界交差が検出されたと
き、またはバイト・カウントが６４バイトより１６ ！
５ ６ Ｇ も大きいとき、Ｓ／３７０アドレスを（部分的に）与え
るために使用される。
ップ・バイト・カウンタ２２０，２２２及びＢＳＭ読取
／害込境界カウンタ２２１．２２４は、ＢＣＵ１５６か
らアダプタ１５４へのデータの転送のためのバイト・カ
ウントを保持する。その両カウンタは、データ転送によ
るＳ／３７０６４バイト・アドレスの交差を防止するた
めに各チャネル＠ｔこ必要である。後で詳細りこ説明す
るけれとも、カウンタ２２０．２２１は、初期的には■
１０１００ために転送されるべき全体のパイ１〜・カウ
ント（４ＫＢまで）を記憶し、最後のブロック（６４バ
イト）転送の場合にのみ、すなわち最後のコマンド／デ
ータ転送動作の場合に、Ｓ／３７０開始アドレスを部分
的に形成するようにレジスタ２１４．２２５にカウント
値を転送するために使用される。境界カウンタ２２１．
２２４は、どれかの単一のコマンド・データ転送動作の
場合に、ＢＣＵ１５６によって境界交差が検出されたと
き、またはバイト・カウントが６４バイトより１６ ！
５ ６ Ｇ も大きいとき、Ｓ／３７０アドレスを（部分的に）与え
るために使用される。
カウンタ２２０．２２１．２２２及び２２４は、チャネ
ル０または１上での各データ転送の後に適宜デクリメン
トされる。
ル０または１上での各データ転送の後に適宜デクリメン
トされる。
キコー・カウンタ２５４は、アダプタ１５４を介するＳ
／３７０配憶への（１６バイ１〜までの）メツセージ転
送のために、同様の機能を与える。
／３７０配憶への（１６バイ１〜までの）メツセージ転
送のために、同様の機能を与える。
上記インターフェース・レジスタを選択するためのアド
レスは、記憶２】０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でバス２４７上のアドレスをデ
コードすることにより選択される。
レスは、記憶２】０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でバス２４７上のアドレスをデ
コードすることにより選択される。
アダプタ１５４から論理２５３に至る、プロセッサから
ＢＣＵへの要求線２５６ａ上の信号は、ＢＣＵｉ５６に
、Ｓ／３７０メイルボツクス読取要求がレディであるこ
とを通知する。この信号は、メイルボックス情報がロー
カル記憶２１０に格納されてしまうまで、線２５６ｂ上
のＢＣＵＰＵ肯定応答信号によってリセットされない。
ＢＣＵへの要求線２５６ａ上の信号は、ＢＣＵｉ５６に
、Ｓ／３７０メイルボツクス読取要求がレディであるこ
とを通知する。この信号は、メイルボックス情報がロー
カル記憶２１０に格納されてしまうまで、線２５６ｂ上
のＢＣＵＰＵ肯定応答信号によってリセットされない。
タグ・アップ及びタグ・ダウン線２６２ａ乃至２６２ｄ
は、アダプタ・チャネル０．１上で、ＢＣＵ １−５６
とアダプタ１５４の間のデータをストローブするために
使用される。
は、アダプタ・チャネル０．１上で、ＢＣＵ １−５６
とアダプタ１５４の間のデータをストローブするために
使用される。
ＢＣＵ論理２５３とＤＭＡＣ２０９の間には、ハンドシ
ェーク信号が与えられる。ＢＣＵ論理は、各Ｄ Ｍ Ａ
チャネルに１つづつ、線２６３ａ乃至２６３ｄ上にサー
ビス要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ
上の肯定応答信号で応える。選択２７０、データ転送応
答２６５、周辺制御線２５７ａ乃至２５７ｄ、データ転
送完了２６７などの他の線は、ＤＭＡＣ２０９に関連し
て既に説明済みである。
ェーク信号が与えられる。ＢＣＵ論理は、各Ｄ Ｍ Ａ
チャネルに１つづつ、線２６３ａ乃至２６３ｄ上にサー
ビス要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ
上の肯定応答信号で応える。選択２７０、データ転送応
答２６５、周辺制御線２５７ａ乃至２５７ｄ、データ転
送完了２６７などの他の線は、ＤＭＡＣ２０９に関連し
て既に説明済みである。
（Ｂ）ＢＣＵ切り放し及び割り込み論理２１５゜２１６
（第２０及び第２１図） 前に、フォールト・トレラント動作及び単一システム−
イメージ環境などのＳ／８８システムの固有の特徴の多
くをＳ／３７０システムのために用意するようにＳ／３
７０及びＳ／８８プロセツサの緊密結合を達成するには
２つの機能が重要であると述べた。これらの機能とは、
ここでは、Ｓ／８８プロセツサの、その関連ハードウェ
アからの切り放し、及び固有の割り込み機構である。そ
の両機能は、Ｓ／８８オペレーテイング・システムに透
過的な様式で働く。Ｂ ＣＵ １．５ Ｇには、切り放
し及び割り込み論理２１５．２１６が設けられている。
（第２０及び第２１図） 前に、フォールト・トレラント動作及び単一システム−
イメージ環境などのＳ／８８システムの固有の特徴の多
くをＳ／３７０システムのために用意するようにＳ／３
７０及びＳ／８８プロセツサの緊密結合を達成するには
２つの機能が重要であると述べた。これらの機能とは、
ここでは、Ｓ／８８プロセツサの、その関連ハードウェ
アからの切り放し、及び固有の割り込み機構である。そ
の両機能は、Ｓ／８８オペレーテイング・システムに透
過的な様式で働く。Ｂ ＣＵ １．５ Ｇには、切り放
し及び割り込み論理２１５．２１６が設けられている。
「切り放し」論理は、各命令実行サイクルの間、Ｓ／８
Ｂプロセツサアドレス・バス１６１Ａに印加される仮想
アドレスをデコードする。もしＢＣＵ１５６及びその記
憶２１０に割当てられた、予め選択されたＳ／８８仮想
アドレスのブロックの１つが検出されたなら、Ｓ／８８
ブロセツザ６２からのアドレス・ストローブ（ＡＳ）信
号が、関連Ｓ／８８ハードウエアに対してではなく、Ｂ
ＣＵ１５６に対してゲートされる。この動作は、Ｓ／８
８オペレーテイング・システム及びハードウェアが、マ
シン・サイクルが生じていることを知ることを禁止し、
すなわち、その動作は、Ｓ／８８には透過的である。
Ｂプロセツサアドレス・バス１６１Ａに印加される仮想
アドレスをデコードする。もしＢＣＵ１５６及びその記
憶２１０に割当てられた、予め選択されたＳ／８８仮想
アドレスのブロックの１つが検出されたなら、Ｓ／８８
ブロセツザ６２からのアドレス・ストローブ（ＡＳ）信
号が、関連Ｓ／８８ハードウエアに対してではなく、Ｂ
ＣＵ１５６に対してゲートされる。この動作は、Ｓ／８
８オペレーテイング・システム及びハードウェアが、マ
シン・サイクルが生じていることを知ることを禁止し、
すなわち、その動作は、Ｓ／８８には透過的である。
しかし、Ｓ／８８プロセツサ６２は、このマシン・サイ
クルの間ＢＣＵ１５６を制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０ Ｉ
１０動作に関連する機能を実行するために、ＢＣＵ１５
６中のさまざまな要素を選択し制御するために使用され
る。
クルの間ＢＣＵ１５６を制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０ Ｉ
１０動作に関連する機能を実行するために、ＢＣＵ１５
６中のさまざまな要素を選択し制御するために使用され
る。
Ｓ／８８プロセツサ６２」二で走る特殊アプリケーショ
ン・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５Ｇに、通
信を行わせる動作を実行するように指令するために、こ
れらの予め選択した仮想アドレスをＳ／８８バス１６１
Ａ上に配置することによって、Ｓ／３７０プロセツサ８
５との通信を開始する。
ン・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５Ｇに、通
信を行わせる動作を実行するように指令するために、こ
れらの予め選択した仮想アドレスをＳ／８８バス１６１
Ａ上に配置することによって、Ｓ／３７０プロセツサ８
５との通信を開始する。
ＢＣＵ１５６中のＤＭＡＣ２０９及び他の論理は、この
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル（６）でＳ／８８に割り込みを与える。各割り込み
の提供は、Ｓ／８８オペレーテイング・システムに対し
て透過的である。
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル（６）でＳ／８８に割り込みを与える。各割り込み
の提供は、Ｓ／８８オペレーテイング・システムに対し
て透過的である。
これらの割り込みに応答する割り込みハンドラ・ルーチ
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０ Ｉ１０１００ファームウェアの概要の
一例を参照して簡単りこ説明する。
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０ Ｉ１０１００ファームウェアの概要の
一例を参照して簡単りこ説明する。
さて、多重相手ユニットをもつモジュールにおいて、対
のユニット・ベースで、ＤＭＡＣ２０９を介してＳ／８
８に対するＳ／３７０割り込みを扱うための＠構及びＳ
／８８オペレーテイング・システムの変更について説明
する。
のユニット・ベースで、ＤＭＡＣ２０９を介してＳ／８
８に対するＳ／３７０割り込みを扱うための＠構及びＳ
／８８オペレーテイング・システムの変更について説明
する。
ここで、１つの相手ユニットが、双対ローカル記憶、Ｄ
Ｍ、 Ａ Ｃ、及びカスタム論理を含む双対Ｓ／３７
０プロセツサをもつ変更された双対Ｓ／８８プロセツサ
・ボードとサンドイッチ状に接続されていることを想起
されたい。この双対サンドイッチ・ボードの同一の要素
は、障害検出のため完全に同期してくロックステップ的
に）並列に動作する。
Ｍ、 Ａ Ｃ、及びカスタム論理を含む双対Ｓ／３７
０プロセツサをもつ変更された双対Ｓ／８８プロセツサ
・ボードとサンドイッチ状に接続されていることを想起
されたい。この双対サンドイッチ・ボードの同一の要素
は、障害検出のため完全に同期してくロックステップ的
に）並列に動作する。
このサンドイッチ構造全体は、通常、同一の相手サンド
イッチ構造をもち、そして、その相手がロックステップ
的ｔと動作するので、単一のフォールト・トレラントの
実態であるかのように見える。この２重に複製されたハ
ードウェアを、第２１図に示すように、単一の動作ユニ
ットと考えても以下の説明では差し支えなかろう。
イッチ構造をもち、そして、その相手がロックステップ
的ｔと動作するので、単一のフォールト・トレラントの
実態であるかのように見える。この２重に複製されたハ
ードウェアを、第２１図に示すように、単一の動作ユニ
ットと考えても以下の説明では差し支えなかろう。
好適な実施例では、単一のモジュール筐体中に８個まで
の動作ユニット２９５乃至２９５−８が存在することが
でき、それらは、Ｓ／８８オペレーテイング・システム
の単一コピーの制御の下で、主記憶と、Ｉ１０機能と、
電源とを共有する。ユニット２９５（及び他のユニット
２９５２と２９５−８）は、第７図のボード２１．２３
などの組ボードの対に対応する。重要なことは、この多
重ＣＰＵ構成において、Ｓ／８８プロセツサ・ユニット
６２乃至６２−８が、Ｓ／８８のワークロードを共有す
るマルチプロセッサとして動作するが、Ｓ／３７０ユニ
ツト８５乃至８５８は個別且つ独立に動作して、相互に
通信しないことである。ＢＳ／３７０ユニットは、それ
本来のオペレーティング・システムの制御のもとで動作
し、（Ｓ／３７０であれＳ／８８であれ）筐体内の他の
ＣＰＵについては関知しない。
の動作ユニット２９５乃至２９５−８が存在することが
でき、それらは、Ｓ／８８オペレーテイング・システム
の単一コピーの制御の下で、主記憶と、Ｉ１０機能と、
電源とを共有する。ユニット２９５（及び他のユニット
２９５２と２９５−８）は、第７図のボード２１．２３
などの組ボードの対に対応する。重要なことは、この多
重ＣＰＵ構成において、Ｓ／８８プロセツサ・ユニット
６２乃至６２−８が、Ｓ／８８のワークロードを共有す
るマルチプロセッサとして動作するが、Ｓ／３７０ユニ
ツト８５乃至８５８は個別且つ独立に動作して、相互に
通信しないことである。ＢＳ／３７０ユニットは、それ
本来のオペレーティング・システムの制御のもとで動作
し、（Ｓ／３７０であれＳ／８８であれ）筐体内の他の
ＣＰＵについては関知しない。
多重処理環境及びＳ／８８アーキテクチヤのため、通常
のＳ／８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、（丁１０、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセツサ
・ユニットｔこ対して並列りこ共通バス３０上乙こ提供
され、１つのユニットがそれにサービスする責任を負い
、別のユニットをしてそれを無視させることになる。
のＳ／８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、（丁１０、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセツサ
・ユニットｔこ対して並列りこ共通バス３０上乙こ提供
され、１つのユニットがそれにサービスする責任を負い
、別のユニットをしてそれを無視させることになる。
サービスを与えているユニットがとれであるかに拘らず
、ハンドラ・コードのためにオペレーティング・システ
ム内には（ベクタ毎に）単一のエン１へり点が存在し、
割り込みの後処理＋Ｊ、（単一の）オペレーティング・
システムによって決定され処理される。
、ハンドラ・コードのためにオペレーティング・システ
ム内には（ベクタ毎に）単一のエン１へり点が存在し、
割り込みの後処理＋Ｊ、（単一の）オペレーティング・
システムによって決定され処理される。
多重Ｓ／３７０構成においては、全ての正常Ｓ／８８割
り込みが上述のように動作し、Ｓ／８Ｂハンドラ・コー
Ｆは変更されない。また、ＤＭＡＣ２０９乃至２０９−
８の割り込み提供を可能ならしめるわずかなハードウェ
アの変更は、通常のＳ／８８割り込み機構及びソフトウ
ェアに対して完全に透過的である。
り込みが上述のように動作し、Ｓ／８Ｂハンドラ・コー
Ｆは変更されない。また、ＤＭＡＣ２０９乃至２０９−
８の割り込み提供を可能ならしめるわずかなハードウェ
アの変更は、通常のＳ／８８割り込み機構及びソフトウ
ェアに対して完全に透過的である。
必要条件として、ＤＭＡＣ割り込みが、ＤＭＡＣ，ＢＣ
Ｕ及びＳ／３７０が接続されるＳ／８８プロセツサ６２
によってのみ処理されなくさはならなす、以て複数のＳ
／３７０ユニット８５乃至８５−８は、互いもこ干渉す
ることができないようになっていなくてはならない、と
いうことがある。このため、ＤＭＡＣＩＲＱ線２５８ａ
は、Ｓ／８８プロセツサ６２に直接接続され、ＤＭＡＣ
２０９はＳ／８８プロセツサ６２に接続されて、通常の
Ｓ／８８割り込み要求線のようには共通Ｓ／８８バス３
０上にはあられれない。Ｓ／３７０サポートのために、
Ｓ／８８から奪われたタイム・スライスの間に、所与の
Ｓ／８８プロセツサ６２が、直接接続されたＳ／３７０
に対して専用となる。
Ｕ及びＳ／３７０が接続されるＳ／８８プロセツサ６２
によってのみ処理されなくさはならなす、以て複数のＳ
／３７０ユニット８５乃至８５−８は、互いもこ干渉す
ることができないようになっていなくてはならない、と
いうことがある。このため、ＤＭＡＣＩＲＱ線２５８ａ
は、Ｓ／８８プロセツサ６２に直接接続され、ＤＭＡＣ
２０９はＳ／８８プロセツサ６２に接続されて、通常の
Ｓ／８８割り込み要求線のようには共通Ｓ／８８バス３
０上にはあられれない。Ｓ／３７０サポートのために、
Ｓ／８８から奪われたタイム・スライスの間に、所与の
Ｓ／８８プロセツサ６２が、直接接続されたＳ／３７０
に対して専用となる。
主要Ｓ／８８ベクターテーブル内の８つのユーザー・ベ
クタ位置は、Ｄ Ｍ Ａ Ｃｉ：よる使用のために予約
され、これらのベクタは、Ｓ／８８オペレーティング・
システムに追加された８つのＤ ＭＡ、 Ｃ割り込みハ
ンドラのハード・コードされたアドレスである。これら
の８つの割り込みハンドラは、関連Ｓ／３７０プロセツ
サのために全てのＤＭＡＣによって提供される割り込み
を処理するブこめに全てのＳ／８８プロセツサによって
使用される。
クタ位置は、Ｄ Ｍ Ａ Ｃｉ：よる使用のために予約
され、これらのベクタは、Ｓ／８８オペレーティング・
システムに追加された８つのＤ ＭＡ、 Ｃ割り込みハ
ンドラのハード・コードされたアドレスである。これら
の８つの割り込みハンドラは、関連Ｓ／３７０プロセツ
サのために全てのＤＭＡＣによって提供される割り込み
を処理するブこめに全てのＳ／８８プロセツサによって
使用される。
各ＤＭＡＣ２０９は、単一の割り込み要求（ＩＲＱ）出
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作ヒＤ Ｍ、 ＡＣ検出エラーに
つき１個ずつ）をもつ。そして初期化時（後述）に、こ
れらのベクタ・レジスタは、上述の８個の予約主要ベク
タ・テーブルに対応するようにプログラムされる。この
ようにして、ＤＭＡＣは、ＩＲＱを提供する時に８個の
ハンドラ・ルーチンのうちの１つを要求することができ
る。これらのハンドラは、「隠蔽された」ローカル記憶
２１０のアドレス範囲内にある仮想アドレスを与えるこ
とによって、ＤＭＡＣ，ＢＣＵハードウェア、キュー
リンク・リス１〜、及び全ての制御パラメータにアクセ
スする。このハードウェア・デザインは、共通仮想アド
レス切り放し「窓」が複数のＳ／３７０ユニツトで共有
されていても、各Ｓ／８８Ｓ／３７０６２が、自己の記
憶２１０にアクセスできることを保証する。すなわち、
Ｓ／８８仮想アドレス空間００７ＥＸＸＸＸは、２１．
２３などの各組ユニットが第１０図に示すような専用Ｓ
／８８物理記憶をもっていても全てのＳ／８８− Ｓ／
３７０マイクロプロセツサによって使用される。
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作ヒＤ Ｍ、 ＡＣ検出エラーに
つき１個ずつ）をもつ。そして初期化時（後述）に、こ
れらのベクタ・レジスタは、上述の８個の予約主要ベク
タ・テーブルに対応するようにプログラムされる。この
ようにして、ＤＭＡＣは、ＩＲＱを提供する時に８個の
ハンドラ・ルーチンのうちの１つを要求することができ
る。これらのハンドラは、「隠蔽された」ローカル記憶
２１０のアドレス範囲内にある仮想アドレスを与えるこ
とによって、ＤＭＡＣ，ＢＣＵハードウェア、キュー
リンク・リス１〜、及び全ての制御パラメータにアクセ
スする。このハードウェア・デザインは、共通仮想アド
レス切り放し「窓」が複数のＳ／３７０ユニツトで共有
されていても、各Ｓ／８８Ｓ／３７０６２が、自己の記
憶２１０にアクセスできることを保証する。すなわち、
Ｓ／８８仮想アドレス空間００７ＥＸＸＸＸは、２１．
２３などの各組ユニットが第１０図に示すような専用Ｓ
／８８物理記憶をもっていても全てのＳ／８８− Ｓ／
３７０マイクロプロセツサによって使用される。
多重Ｓ／３７０構成においては、全てのＤＭＡＣ２０９
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
Ｓ／８８プロセツサ６２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセツサの分離
及び完全性と、Ｓｉ２０動作との非干渉性を保証する。
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
Ｓ／８８プロセツサ６２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセツサの分離
及び完全性と、Ｓｉ２０動作との非干渉性を保証する。
そして、「遺失ＪＳ／８８ＣＰＵｌ］％間を除き、これ
らの割り込みのサービスはＳ／８８オペレーテイング・
システムに透過的である。
らの割り込みのサービスはＳ／８８オペレーテイング・
システムに透過的である。
こうして、この割り込み設計構成の全体は、異なる割り
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ機能を奪うことによって、多重Ｓ／３７０ユニ
ツトの分離及び保護を行ないながらＳ／３７０ＤＭＡ、
Ｃ割り込みの間欠的「要求時専用」サービスを、多重処
理システム動作に実質的に影響を与えることなく、また
多重処理オペレーティング・システムを実質的に変更す
ることなく達成するのである。
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ機能を奪うことによって、多重Ｓ／３７０ユニ
ツトの分離及び保護を行ないながらＳ／３７０ＤＭＡ、
Ｃ割り込みの間欠的「要求時専用」サービスを、多重処
理システム動作に実質的に影響を与えることなく、また
多重処理オペレーティング・システムを実質的に変更す
ることなく達成するのである。
各Ｄ Ｍ Ａ Ｃ割り込み機構を詳細に説明するために
、ここで第１９Ａ及び第２０図を参照する。選択ベクタ
をもつＤＭＡＣ２０９などの周辺装置がＳ／８８プロセ
ツサ６２に割り込み要求を提供する時、単一ＩＲＱ線２
５８ａがその装置によってアクティブとなされる。この
ＩＲＱ線は、Ｓ／８８プロセツサ・アーキテクチャによ
って記述されているような様式でエンコーディング回路
２９３ｔこ結線され、以て、特定優先レベル６で人力ビ
ンＩＰＬＯ乃至Ｉ ＰＬ２を介してＳ／８８プロセツサ
６２にエンコードされた割り込み要求を提供する。
、ここで第１９Ａ及び第２０図を参照する。選択ベクタ
をもつＤＭＡＣ２０９などの周辺装置がＳ／８８プロセ
ツサ６２に割り込み要求を提供する時、単一ＩＲＱ線２
５８ａがその装置によってアクティブとなされる。この
ＩＲＱ線は、Ｓ／８８プロセツサ・アーキテクチャによ
って記述されているような様式でエンコーディング回路
２９３ｔこ結線され、以て、特定優先レベル６で人力ビ
ンＩＰＬＯ乃至Ｉ ＰＬ２を介してＳ／８８プロセツサ
６２にエンコードされた割り込み要求を提供する。
プロセッサ６２は、内部状況レジスタに保持されている
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ６２は、特殊な「割り込み
肯定応答＜ＩＡＣＫ）サイクル」を開始する。
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ６２は、特殊な「割り込み
肯定応答＜ＩＡＣＫ）サイクル」を開始する。
内部的にプロセッサ６２によって制御される■ＡＣＫサ
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・バス１
６１Ａ上に、固有のアドレス構成が提供される。これは
また、効率的にも、割り込み装置からのベクタ番号の要
求でもある。要求を出す全ての装置は、サービスされて
いる優先レベルを自己の優先レベルと比較し、一致する
優先レベルをもつ装置が、プロセッサ６２が読むために
、１バイトのベクタ番号をそのデータ・バス１６１Ｄ乙
こゲートする。
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・バス１
６１Ａ上に、固有のアドレス構成が提供される。これは
また、効率的にも、割り込み装置からのベクタ番号の要
求でもある。要求を出す全ての装置は、サービスされて
いる優先レベルを自己の優先レベルと比較し、一致する
優先レベルをもつ装置が、プロセッサ６２が読むために
、１バイトのベクタ番号をそのデータ・バス１６１Ｄ乙
こゲートする。
ベクタ番号が一旦得られると、プロセッサ６２は、監視
スタック」二に基本的内部状況をセーブし、次に、使用
すべき例外ベクタのアドレスを発生する。このことは、
装置のベクタ番号に内部的に４を掛け、この結果を内部
ベクタ・ベース・レジスタの内容に加えることによって
達成され、以て例外ベクタのメモリ・アドレスが与えら
れる。
スタック」二に基本的内部状況をセーブし、次に、使用
すべき例外ベクタのアドレスを発生する。このことは、
装置のベクタ番号に内部的に４を掛け、この結果を内部
ベクタ・ベース・レジスタの内容に加えることによって
達成され、以て例外ベクタのメモリ・アドレスが与えら
れる。
このベクタは、割り込みハンドラ・コードのための新し
いプログラム・カウンタ値である。
いプログラム・カウンタ値である。
この新しいカウンタ値を使用して最初の命令がフェッチ
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
最初の割り込みハンドラ命令をフェッチすることを通じ
てのＩ Ａ ＣＫサイクルの開始からの」二連のステッ
プは、ハードウェア及びプロセッサ６２の内部動作の組
合せによって行なわれ、プログラム命令実行を必要とし
ない。その正味の効果は、より高い優先順位割り込みハ
ンドラを実行するために、前以て走っている（より低い
優先順位の）プログラムの透過的優先使用である。
てのＩ Ａ ＣＫサイクルの開始からの」二連のステッ
プは、ハードウェア及びプロセッサ６２の内部動作の組
合せによって行なわれ、プログラム命令実行を必要とし
ない。その正味の効果は、より高い優先順位割り込みハ
ンドラを実行するために、前以て走っている（より低い
優先順位の）プログラムの透過的優先使用である。
好適な実施例におけるＤＭＡＣ２０９割り込みは、優先
レベル６に結び付けられ、プロセッサ６２アーキテクチ
ヤに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８個のベクタ番号をもち、８つの個別のハンドラ
・ルーチンが使用される。
レベル６に結び付けられ、プロセッサ６２アーキテクチ
ヤに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８個のベクタ番号をもち、８つの個別のハンドラ
・ルーチンが使用される。
デコード及び調停論理（第１．９Ａ図）とＡＳ制御論理
２１５は、Ｓ／８８プロセッサ６２切り放し機能を与え
ること以外に、Ｉ Ａ ＣＫサイクルの間にこの割り込
み機能を制御する。
２１５は、Ｓ／８８プロセッサ６２切り放し機能を与え
ること以外に、Ｉ Ａ ＣＫサイクルの間にこの割り込
み機能を制御する。
これらの詳細なハードウェア機能を、第１９Ａ図の論理
２１５及び２１６を詳細に示す第２０図を参照して説明
する。プロセッサ要素（ＰＥ）６２からのアドレス・ス
トローブ線２７０は、制御論理２１５の１・つの人力に
結合される。論理２１６は、一対のデコード回路２８０
．２８１をもつ。回路２８０の出力２８２は、論理２１
５に結合され、回路２８０の出力２８２もまた、ＡＮＤ
ゲート２９１及び２８７を介して論理２１５に結合され
る。通常、命令実行の間に、デコード回路２８０．２８
１が線２７０上のストローブ信号（ＡＳ）を、ＰＥ６２
に接続されたＳ／８８ハードウエアｔこ対する正常アド
レス・ストローブである線２７０ａに論理２１！５を介
して通過させる。
２１５及び２１６を詳細に示す第２０図を参照して説明
する。プロセッサ要素（ＰＥ）６２からのアドレス・ス
トローブ線２７０は、制御論理２１５の１・つの人力に
結合される。論理２１６は、一対のデコード回路２８０
．２８１をもつ。回路２８０の出力２８２は、論理２１
５に結合され、回路２８０の出力２８２もまた、ＡＮＤ
ゲート２９１及び２８７を介して論理２１５に結合され
る。通常、命令実行の間に、デコード回路２８０．２８
１が線２７０上のストローブ信号（ＡＳ）を、ＰＥ６２
に接続されたＳ／８８ハードウエアｔこ対する正常アド
レス・ストローブである線２７０ａに論理２１！５を介
して通過させる。
しかし、Ｓ／８８プロセツサ６２によって実行される命
令が、アドレス・バス１６１Ａ上に、“００７Ｅ”（こ
れは、ＰＥ６２をそのＳ／８８ハードウエアから切り放
し、ＰＥ６２をＳ／３７０１／○動作に関連する機能の
ためにＢＣＵ ｉ５６に結合することを意味する）に等
しい、１６進上位４桁をもつ仮想アドレスを印加するな
ら、デコード論理２８０は、線２７０ａ上のＡＳ信号を
ブロックするために線２８２七に信号を配置し、線２７
０ｂを介してＥ ＣＵ １．５６にＡＳを送る。デコー
ト論理２８０はまた、線ＦＣＯ−２」二の適当な機能コ
ードを検出するように設計することもできるが、それは
単なる設計事項である。第２２．２３及び２４図は、バ
ス１６１人上のアドレス信号と、線２７０上のアドレス
・ストローブとの間の遅延を示している。これは、ＡＳ
信号が立ち上げられる時点より前に線２７Ｏａ上のＡＳ
をブロックすることを可能ならしめる。尚、そのアドレ
ス・バスＬこ印加されるＳ／８８仮想アドレスの特殊な
グループ以外の手段を、ＰＥ６２をその関連Ｓ／８８ハ
ードウェアから切り放し、ＰＥ６２をＢＣＵ１５６に結
合することを示す条件をデコードするために使用するこ
ともできることが理解されよう。
令が、アドレス・バス１６１Ａ上に、“００７Ｅ”（こ
れは、ＰＥ６２をそのＳ／８８ハードウエアから切り放
し、ＰＥ６２をＳ／３７０１／○動作に関連する機能の
ためにＢＣＵ ｉ５６に結合することを意味する）に等
しい、１６進上位４桁をもつ仮想アドレスを印加するな
ら、デコード論理２８０は、線２７０ａ上のＡＳ信号を
ブロックするために線２８２七に信号を配置し、線２７
０ｂを介してＥ ＣＵ １．５６にＡＳを送る。デコー
ト論理２８０はまた、線ＦＣＯ−２」二の適当な機能コ
ードを検出するように設計することもできるが、それは
単なる設計事項である。第２２．２３及び２４図は、バ
ス１６１人上のアドレス信号と、線２７０上のアドレス
・ストローブとの間の遅延を示している。これは、ＡＳ
信号が立ち上げられる時点より前に線２７Ｏａ上のＡＳ
をブロックすることを可能ならしめる。尚、そのアドレ
ス・バスＬこ印加されるＳ／８８仮想アドレスの特殊な
グループ以外の手段を、ＰＥ６２をその関連Ｓ／８８ハ
ードウェアから切り放し、ＰＥ６２をＢＣＵ１５６に結
合することを示す条件をデコードするために使用するこ
ともできることが理解されよう。
線２８２上のブロッキング信号は、調停論理２８５に至
る線１９０上のＰＥ６２０−カル・バス要求信号を発生
するために、ＯＲ回路２８４に印加される。論理２８５
は、ＤＭＡＣ２０９がまだ線２６９上に要求を配置して
いない場合にのみＰＥ８２に対する要求を許可する。Ｐ
Ｅ６２バス許可線１９１は、ＤＭＡＣ要求がない場合に
のみ活動化される。線１９１上のＰＥ６２バモは、ＢＣ
Ｕ１５６によるＰＥ６２動作の準備のため！こドライバ
２１７及びドライバ／レシーバ２１８を介してローカル
・バス２４７．２２３にＰＥ６２バス１６１Ａ、Ｄを結
合するために論理２Ｓ３を介してイネーブル線２８６ａ
、ｂ （第１９Ａ図）を立ち上げる。データ及びコマン
ドは、プロセッサ・バス１６１Ａ、Ｄが、ＰＥ６２によ
って実行されつつある命令の制御の下でローカル・バス
２４７．２２３に結合されている間に、ＰＥ６２とＢＣ
Ｕ１５Ｂの要素の間で転送することができる。アプリケ
ーション・プログラムＥＸＥＣ３７０及びＥ Ｔ １．
０フアームウエアがそのような命令を含む。
る線１９０上のＰＥ６２０−カル・バス要求信号を発生
するために、ＯＲ回路２８４に印加される。論理２８５
は、ＤＭＡＣ２０９がまだ線２６９上に要求を配置して
いない場合にのみＰＥ８２に対する要求を許可する。Ｐ
Ｅ６２バス許可線１９１は、ＤＭＡＣ要求がない場合に
のみ活動化される。線１９１上のＰＥ６２バモは、ＢＣ
Ｕ１５６によるＰＥ６２動作の準備のため！こドライバ
２１７及びドライバ／レシーバ２１８を介してローカル
・バス２４７．２２３にＰＥ６２バス１６１Ａ、Ｄを結
合するために論理２Ｓ３を介してイネーブル線２８６ａ
、ｂ （第１９Ａ図）を立ち上げる。データ及びコマン
ドは、プロセッサ・バス１６１Ａ、Ｄが、ＰＥ６２によ
って実行されつつある命令の制御の下でローカル・バス
２４７．２２３に結合されている間に、ＰＥ６２とＢＣ
Ｕ１５Ｂの要素の間で転送することができる。アプリケ
ーション・プログラムＥＸＥＣ３７０及びＥ Ｔ １．
０フアームウエアがそのような命令を含む。
もしＤＭＡＣ要求が線２６９上にあるなら、論理２８５
はＤＭＡＣ２０９に線１９０ｈのＰＥ６２要求に対する
優先権を与え、線２６８上のＤＭＡＣバス許可信号がＤ
ＭＡＣ２０９に戻され、ローカル・バス２４７．２２３
が、高速インターフェース・レジスタを介してローカル
記憶２１０とアダプタ・チャネル○、１の間に接続され
るか、またはＢＣＵ１５６によるＤ Ｍ Ａ Ｃ動作の
準備のためにＤＭＡＣ２０９及びローカル記憶２１０の
間に接続される。
はＤＭＡＣ２０９に線１９０ｈのＰＥ６２要求に対する
優先権を与え、線２６８上のＤＭＡＣバス許可信号がＤ
ＭＡＣ２０９に戻され、ローカル・バス２４７．２２３
が、高速インターフェース・レジスタを介してローカル
記憶２１０とアダプタ・チャネル○、１の間に接続され
るか、またはＢＣＵ１５６によるＤ Ｍ Ａ Ｃ動作の
準備のためにＤＭＡＣ２０９及びローカル記憶２１０の
間に接続される。
それゆえ、アドレス００７ＥＸＸＸＸが論理２８０によ
ってデコードされるとき、論理２１５．２１ＧがＳ／８
８プロセツサ６２を関連ハードウェア（例えば１７５．
１７６．１７７）から切り放し、それをＢＣＵ１５６に
結合することが見て取れよう。この切り放し？ｊ：、Ｓ
／８８オペレーティング・システムには透過的である。
ってデコードされるとき、論理２１５．２１ＧがＳ／８
８プロセツサ６２を関連ハードウェア（例えば１７５．
１７６．１７７）から切り放し、それをＢＣＵ１５６に
結合することが見て取れよう。この切り放し？ｊ：、Ｓ
／８８オペレーティング・システムには透過的である。
同様に、デコード論理２８１ （及び関連ハードウェア
）は、アドレス・ストローブＡＳを線２７０ａからブロ
ックし、ＰＥ６２に対するＤＭＡＣ２０９割り込みシー
ケンスの間に調停論理２８５に対するローカル・バス要
求を開始する。
）は、アドレス・ストローブＡＳを線２７０ａからブロ
ックし、ＰＥ６２に対するＤＭＡＣ２０９割り込みシー
ケンスの間に調停論理２８５に対するローカル・バス要
求を開始する。
より詳しくは、ＤＭＡＣ２０９が割り込み信号を線２５
８ａ上に配置するとき、その割り込み信号は、ＯＲ回路
２９２ａ及び２９２と、Ｓ／８８割り込み優先順位論理
２９３のレベル６人力と、線Ｉ ＰＬＯ−２を介してＰ
Ｅ６２に印加される。
８ａ上に配置するとき、その割り込み信号は、ＯＲ回路
２９２ａ及び２９２と、Ｓ／８８割り込み優先順位論理
２９３のレベル６人力と、線Ｉ ＰＬＯ−２を介してＰ
Ｅ６２に印加される。
ＰＥ６２は、割り込み肯定応答サイクルで応答する。（
割り込みレベルを含む）予定の論理ビットが出力ＦＣＯ
−２及びアドレス・バス１６１Ａ（ビットＡ１−３、Ａ
、 １６−１９ ）東上こ配置され、それらのビットは
、線２８３上に出力を発生ずるために論理２８１によっ
てデコードされる。
割り込みレベルを含む）予定の論理ビットが出力ＦＣＯ
−２及びアドレス・バス１６１Ａ（ビットＡ１−３、Ａ
、 １６−１９ ）東上こ配置され、それらのビットは
、線２８３上に出力を発生ずるために論理２８１によっ
てデコードされる。
この出力及び線２５８Ｃ上の割り込み信号がＡＮＤゲー
１〜２９１をして線２８７に信号を印力目せしめ、以て
論理２１５をして、線２７０ｂを介してＢＣＵ論理２５
３にＡＳを印加させる。
１〜２９１をして線２８７に信号を印力目せしめ、以て
論理２１５をして、線２７０ｂを介してＢＣＵ論理２５
３にＡＳを印加させる。
線２８７」二のこの信号は、ＡＳを線２７０ａからブロ
ックし、ＯＲ回路２８４を介して線１９０上に、調停論
理２８５に対するＰＥ６２バス要求を配置する。アドレ
ス・ストローブ（ＡＳ）信号は、Ｓ／８８ハードウエア
に至るのをブロックされるので、この割り込みは、Ｓ／
８８オペレーテイング・システムには透過的である。
ックし、ＯＲ回路２８４を介して線１９０上に、調停論
理２８５に対するＰＥ６２バス要求を配置する。アドレ
ス・ストローブ（ＡＳ）信号は、Ｓ／８８ハードウエア
に至るのをブロックされるので、この割り込みは、Ｓ／
８８オペレーテイング・システムには透過的である。
特殊なＩ Ａ ＣＫビットが上述のようにバス１６１Ａ
及びＦＣＯ−２上で受は取られるとき、線２７０ａ上の
アドレス・ストローブ信号をブロックし、ＯＲ回路２８
４及び線１９０を介して調停論理２８５上乞こＰＥ６２
要求を配置するナニめに、デコート論理２８１が線２８
３上に出力信号を発生する。もし線２６９上にＤＭＡＣ
！求がないなら、ＡＮＤゲート２９４−１に対する線１
９１上でＰＥ６２バモ Ｄゲート２９４はＤＭ、ＡＣ２０９＋こ対する線２Ｓ８
ｂ上でＩＡＣＫ信号を発生する。これにより、ＤＭＡＣ
２０９に、その割り込みベクタを提供するように警告さ
れる。Ｄ Ｍ Ａ Ｃは次に、ローノＪル・バス上にベ
クタを配置して論理２５３に対する線２６５上で「ＤＴ
ＡＣ］を立ち上げる。論理２５３は、線２７０ｂＪ二の
ＡＳ信号に応答して、ＤＭＡＣ２０９からＰＥ６２に適
切なベクタを読み込むべく回路２１７．２１８を介して
ローカル・バス２４８及び２２３にプロセッサ・バス１
６１Ａ及びＤを結合するために線２８６ａ、２８６ｂ上
のイネーブル信号を立ち上げる。ＤＭＡＣ２０９は、ド
ライバ・レシーバ２３４及びローカル・データ・バス２
２３のビット２３−１６を介８ Ｇ して、そのデータ・バス２４８（第１．９Ａ図）の最下
位バイトからの割り込みベクタをＳ／８８プロセツサ・
データ・バス１６１Ｄに提供する。
及びＦＣＯ−２上で受は取られるとき、線２７０ａ上の
アドレス・ストローブ信号をブロックし、ＯＲ回路２８
４及び線１９０を介して調停論理２８５上乞こＰＥ６２
要求を配置するナニめに、デコート論理２８１が線２８
３上に出力信号を発生する。もし線２６９上にＤＭＡＣ
！求がないなら、ＡＮＤゲート２９４−１に対する線１
９１上でＰＥ６２バモ Ｄゲート２９４はＤＭ、ＡＣ２０９＋こ対する線２Ｓ８
ｂ上でＩＡＣＫ信号を発生する。これにより、ＤＭＡＣ
２０９に、その割り込みベクタを提供するように警告さ
れる。Ｄ Ｍ Ａ Ｃは次に、ローノＪル・バス上にベ
クタを配置して論理２５３に対する線２６５上で「ＤＴ
ＡＣ］を立ち上げる。論理２５３は、線２７０ｂＪ二の
ＡＳ信号に応答して、ＤＭＡＣ２０９からＰＥ６２に適
切なベクタを読み込むべく回路２１７．２１８を介して
ローカル・バス２４８及び２２３にプロセッサ・バス１
６１Ａ及びＤを結合するために線２８６ａ、２８６ｂ上
のイネーブル信号を立ち上げる。ＤＭＡＣ２０９は、ド
ライバ・レシーバ２３４及びローカル・データ・バス２
２３のビット２３−１６を介８ Ｇ して、そのデータ・バス２４８（第１．９Ａ図）の最下
位バイトからの割り込みベクタをＳ／８８プロセツサ・
データ・バス１６１Ｄに提供する。
ＤＭＡＣ２０９によって発行されるベクタ番号は、Ｓ／
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちのＩつにジャンプするため
にＳ／８８プロセツサ６２によって使用される。
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちのＩつにジャンプするため
にＳ／８８プロセツサ６２によって使用される。
線２６５上のＤ Ｔ Ａ ＣＫ、及び論理２５３は、一
対の○Ｒ回路２８８を介してＰＥ６２サイクルを終了さ
せるために、線２６６ａ、ｂ上のＤＳＡＣＫを活動化す
る。線２Ｔ３Ｃｉａ、ｂは、ＰＥ６２の最終的なり５Ａ
ＣＫ人力２６６ｅ、ｆを形成するために、標準のｓ／８
８ＤＳＡＣＸ線２６６ｃ。
対の○Ｒ回路２８８を介してＰＥ６２サイクルを終了さ
せるために、線２６６ａ、ｂ上のＤＳＡＣＫを活動化す
る。線２Ｔ３Ｃｉａ、ｂは、ＰＥ６２の最終的なり５Ａ
ＣＫ人力２６６ｅ、ｆを形成するために、標準のｓ／８
８ＤＳＡＣＸ線２６６ｃ。
ｄとＯＲされる。
統合サービス機能（第４９図）がら線５６２を介してＯ
Ｒ回路２９２ａに印加される割り込み要求は、ＤＭＡＣ
割り込み要求に関連して前記に説明した動作と同様の動
作のシーケンスを引き起こす。また、一対のＡＮＤゲー
ト２９４−２及び２９４−３ （第２０図）が、第４９
図の論理５６４、！５６５と、ローカル・データ・バス
２２３を介するＢＣＵ１５Ｇから５７８８プロセツサ装
置６２への適切なベクタ番号の転送全開始するブニめに
線２５８ｄ、ｅ上のＩＡＣＫ線を立ち上げる。
Ｒ回路２９２ａに印加される割り込み要求は、ＤＭＡＣ
割り込み要求に関連して前記に説明した動作と同様の動
作のシーケンスを引き起こす。また、一対のＡＮＤゲー
ト２９４−２及び２９４−３ （第２０図）が、第４９
図の論理５６４、！５６５と、ローカル・データ・バス
２２３を介するＢＣＵ１５Ｇから５７８８プロセツサ装
置６２への適切なベクタ番号の転送全開始するブニめに
線２５８ｄ、ｅ上のＩＡＣＫ線を立ち上げる。
尚、論理にわずかな変更を加えることによって、（Ｓ／
８８レベル６割り込み要求がＤＭＡＣまたはＢＣＵ割り
込み要求と並行しているとき）Ｓ／８８レベル６割り込
み要求に、Ｄ Ｍ Ａ ＣまたはＢＣＵ割り込み要求に
対する優先を与えることができることが理解されよう。
８８レベル６割り込み要求がＤＭＡＣまたはＢＣＵ割り
込み要求と並行しているとき）Ｓ／８８レベル６割り込
み要求に、Ｄ Ｍ Ａ ＣまたはＢＣＵ割り込み要求に
対する優先を与えることができることが理解されよう。
しかし、現在、電力障害を２次割り込み源として認識す
ることは、非常に適切である。
ることは、非常に適切である。
（ｃ）ＢＣＵアドレス・マツピング
ローカル記憶２１０（第４− Ｉ Ｃ図）は固定サイズ
であって、Ｓ／８８ＰＥ６２仮想アドレス空間にマツプ
されている。ローカル記憶２１０は、３つの目的を差別
化するために次の３つのアドレス範囲に分けられている
。
であって、Ｓ／８８ＰＥ６２仮想アドレス空間にマツプ
されている。ローカル記憶２１０は、３つの目的を差別
化するために次の３つのアドレス範囲に分けられている
。
＜１）Ｓ／８８ＰＥ６２がローカル・データ・バッファ
に対して直接読み書きを行ない、リンク・リス１〜舎含
む構造を制御し、 （２）Ｓ／８８ＰＥ６２がＢＣＵ１５Ｇとの間でコマン
ド、読取状況を読み害きし、コマンドは特定アドレスか
らデコードされ、 （３）Ｓ／８８ＰＥ６２は（初期化及び正常動作の両方
のために）ＤＭＡＣレジスタに読み書きし、レジヌク番
号が特定のアドレスからデコードされる。
に対して直接読み書きを行ない、リンク・リス１〜舎含
む構造を制御し、 （２）Ｓ／８８ＰＥ６２がＢＣＵ１５Ｇとの間でコマン
ド、読取状況を読み害きし、コマンドは特定アドレスか
らデコードされ、 （３）Ｓ／８８ＰＥ６２は（初期化及び正常動作の両方
のために）ＤＭＡＣレジスタに読み書きし、レジヌク番
号が特定のアドレスからデコードされる。
ローカル記憶アドレス空間は次のものを有する。
（１）データ・バッファ及び制御構造（６４にバイトで
あって、５１２バイ１〜以下が物理記憶２１０中にリン
ク・リストを含む）。
あって、５１２バイ１〜以下が物理記憶２１０中にリン
ク・リストを含む）。
（２）ＢＣＵコマンド領域（特定アドレスがらデコード
された２５６バイト・コマンド）。
された２５６バイト・コマンド）。
＜３）ＤＭＡＣアクセス領域（特定アドレスからデコー
ドされた２５６バイト・レジスタ番号）。
ドされた２５６バイト・レジスタ番号）。
ローカル−アドレス・デコード及びバス調停ユニット２
１６は、このローカル記憶空間内の全てのアドレスを検
出する。ＤＭＡＣ２０９は、それと同時に、上記領域（
１）内のアドレスを提供していてもよい。ＤＭＡＣは上
記（２）または（３）の領域をアドレスしてはならず、
このことは初期化マイクロコードによって保証される。
１６は、このローカル記憶空間内の全てのアドレスを検
出する。ＤＭＡＣ２０９は、それと同時に、上記領域（
１）内のアドレスを提供していてもよい。ＤＭＡＣは上
記（２）または（３）の領域をアドレスしてはならず、
このことは初期化マイクロコードによって保証される。
ＢＣＵ１５６は、ローカル・バス上の全てのアドレスを
モニタし、制御タグを介して、上記範囲（２）乃至（３
）内のアドレスをもつ動作を、ローカル記憶２１０では
なく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと再指
向させる。このようにして、上記範囲（２）乃至（３）
によって表されるローカル記憶２１０のアドレス領域は
、存在するけれども、そこに記憶するためには決して使
用されない。
モニタし、制御タグを介して、上記範囲（２）乃至（３
）内のアドレスをもつ動作を、ローカル記憶２１０では
なく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと再指
向させる。このようにして、上記範囲（２）乃至（３）
によって表されるローカル記憶２１０のアドレス領域は
、存在するけれども、そこに記憶するためには決して使
用されない。
好適な実施例では、第４のタイプの動作もまた、ローカ
ル・アドレス・デコード及びバス調停ユニット２１５に
よって処理される。
ル・アドレス・デコード及びバス調停ユニット２１５に
よって処理される。
すなわち、Ｓ／８８プロセツサ６２は、Ｓ／８８プロセ
ツサ６２に対するＤＭ、ＡＣ２０９割り込みを承認し、
前述のＭ Ｃ６８０２０アーキテクチャに従って各割り
込みを完了させる。
ツサ６２に対するＤＭ、ＡＣ２０９割り込みを承認し、
前述のＭ Ｃ６８０２０アーキテクチャに従って各割り
込みを完了させる。
この特殊動作は、その（アーキテクチャ的な特殊）デコ
ー１にかローカル記憶２１０の範囲内のアドレスでない
、という相違点により、Ｓ／８８ＰＥ６２が提供するア
ドレス及び機能コードによって検出される。
ー１にかローカル記憶２１０の範囲内のアドレスでない
、という相違点により、Ｓ／８８ＰＥ６２が提供するア
ドレス及び機能コードによって検出される。
それゆえ、ローカル・バス調停ユニット２１６は、この
場合のための特殊デコーダ全もち、ＤＭＡＣに、その予
めプログラムされた割り込みベクタを提供するように通
知する。その動作は、さもなけれは、ＤＭＡＣレジスタ
を読み取るＳ／８８プロセツサ６２と同様である。
場合のための特殊デコーダ全もち、ＤＭＡＣに、その予
めプログラムされた割り込みベクタを提供するように通
知する。その動作は、さもなけれは、ＤＭＡＣレジスタ
を読み取るＳ／８８プロセツサ６２と同様である。
アドレス・バス２４７は、高位桁が１６進００７Ｅにデ
コートするときＰＥ６２によって選択される。
コートするときＰＥ６２によって選択される。
残りの４つの１６進桁は、次のように割当てられる６
４ Ｋ Ｂのローカル記憶アドレス範囲を仔える。
４ Ｋ Ｂのローカル記憶アドレス範囲を仔える。
Ｉ１０装置 アドレス・デコード（またはコ
マンド） ＤＭＡＣレジスタ選択 ００７ＥＯＯＯＯ００７ＥＯＯ
ＦＦ （上記領域３） ＢＣＵリセット ００７ＥＯ１００（上記領域
２） ＢＳＭ書込セレク１〜・ ００７ＥＯ１０４アツプ
（上記領域２）ＢＳＭ読取セレクト・ ０
０７ＥＯ１０８アツプ （上記領域２）
ＢＣＵ状況読取 ００７ＥＯＩ ＱＣ（上記領域
２） ローカル記憶選択 ００７ＥＯ２００００７ＥＦＦ
ＦＦ （上記領域１） 次に示すデータが、選択されたＤＭＡＣメモリ転送カウ
ント・レジスタと、後のＢ Ｓ Ｍ読取／書込選択コマ
ンドで使用すべきＢＣＵ１５６のために、Ｓ／８８プロ
セツサ６２によってローカル・データ・バス２２３」二
に配置される。
マンド） ＤＭＡＣレジスタ選択 ００７ＥＯＯＯＯ００７ＥＯＯ
ＦＦ （上記領域３） ＢＣＵリセット ００７ＥＯ１００（上記領域
２） ＢＳＭ書込セレク１〜・ ００７ＥＯ１０４アツプ
（上記領域２）ＢＳＭ読取セレクト・ ０
０７ＥＯ１０８アツプ （上記領域２）
ＢＣＵ状況読取 ００７ＥＯＩ ＱＣ（上記領域
２） ローカル記憶選択 ００７ＥＯ２００００７ＥＦＦ
ＦＦ （上記領域１） 次に示すデータが、選択されたＤＭＡＣメモリ転送カウ
ント・レジスタと、後のＢ Ｓ Ｍ読取／書込選択コマ
ンドで使用すべきＢＣＵ１５６のために、Ｓ／８８プロ
セツサ６２によってローカル・データ・バス２２３」二
に配置される。
００００ ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ ｒ
ｓｐｐ ｋｋｋｋ ＣＬＸＸ ＸＸＸＸビット３
１−１６ （００００ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ）
： ＤＭ、 Ａ Ｃメモリ転送カウンタ中にセットさ
れるバイト転送カウン１〜 ２Ｇ−高位バイト・カウント・ビット（最大バイト・カ
ウント（４０９６のみ）の場合１）２５−１６−下位バ
イト・カウント・ビット。
ｓｐｐ ｋｋｋｋ ＣＬＸＸ ＸＸＸＸビット３
１−１６ （００００ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ）
： ＤＭ、 Ａ Ｃメモリ転送カウンタ中にセットさ
れるバイト転送カウン１〜 ２Ｇ−高位バイト・カウント・ビット（最大バイト・カ
ウント（４０９６のみ）の場合１）２５−１６−下位バ
イト・カウント・ビット。
ビット２６−１６は、実際のバイｌ−・カラン１〜の１
／４をあられすくダブル・ワード転送）。
／４をあられすくダブル・ワード転送）。
ＢＣＵ１５６は、後の８３Ｍ読取／書込セレクト・アッ
プ・コマンドのために次のようにしてデータを捉える。
プ・コマンドのために次のようにしてデータを捉える。
３ｌ−２７＝ＢＣＵによって無視される。
２６＝高位バイト・カウント・ビット。このビットは、
最大バイト・カウントが転送されつつあるときのみ１に
等しい。
最大バイト・カウントが転送されつつあるときのみ１に
等しい。
２６−１４ ＝ ４０９６バイトを転送する（バイト・
カラン１〜１）を転送するためには、レジスタ２２０ま
たは２２２アダプタ；こ対する転送バイト・カウント（
最大４０９６バイト）は、１１１１ １１１．１ １１
１．１というカウントを要する。それゆえ、ＢＣＵ１５
６＋；ｌ、（６４バイト・ブロックで）バイト・オフセ
ット・ビット１５１４とともにそれ全提供する前に一度
、ダブルワード境界ビット２６−１６をデクリメントす
る。
カラン１〜１）を転送するためには、レジスタ２２０ま
たは２２２アダプタ；こ対する転送バイト・カウント（
最大４０９６バイト）は、１１１１ １１１．１ １１
１．１というカウントを要する。それゆえ、ＢＣＵ１５
６＋；ｌ、（６４バイト・ブロックで）バイト・オフセ
ット・ビット１５１４とともにそれ全提供する前に一度
、ダブルワード境界ビット２６−１６をデクリメントす
る。
１６−１．４−下位パイ１〜・カウント・ビット。これ
らのビットは、ダブルワード境界からの（バス・アダプ
タ条件の場合）バイト・オフセット弓く１をあられす。
らのビットは、ダブルワード境界からの（バス・アダプ
タ条件の場合）バイト・オフセット弓く１をあられす。
これらのビットは、ダブルバイトのみを転送するので、
ＤＭ、ＡＣ２０９またはＢＣＵ１５ｆ３によっては使用
されない。それらは、Ｓ／３７０ ＢＳＭ１６２に提
供するためにバス・アダプタ１５４もこまって渡される
までＢＣＵ１５６中にラッチされている。
ＤＭ、ＡＣ２０９またはＢＣＵ１５ｆ３によっては使用
されない。それらは、Ｓ／３７０ ＢＳＭ１６２に提
供するためにバス・アダプタ１５４もこまって渡される
までＢＣＵ１５６中にラッチされている。
１３−１２−レジスタ２１９または２２７に対するアダ
プタ・バス・チャネル優先順位。
プタ・バス・チャネル優先順位。
１１−０８−レジスタ２１９または２２７に対する言己
憶キー ０７−レジスタ２１９または２２７に対するカスタマ／
Ｉ ＯＡ空間ピッ）〜 ０６ ＝ Ｓ／８８プロセツサＧ」、１つの追加ローカ
ル記憶アクセスが必要であることを示ずブこめｌこ、Ｂ
ｓＭｓ込みセレクト・アップのためにこのビットを活動
化させることになる。このことは、出発ローカル記憶ア
ドレスがダブルワード境界上にない場合に生じる。全て
のＢＣＵアクセスはダブルワード境界で開始しなくては
ならないので、最初のアクセスは指定された開始アドレ
スのバイトと、そのバブルワード・アドレスに含まれる
先行バイトとを含むことになる。その先行パイ１〜は捨
てられる。
憶キー ０７−レジスタ２１９または２２７に対するカスタマ／
Ｉ ＯＡ空間ピッ）〜 ０６ ＝ Ｓ／８８プロセツサＧ」、１つの追加ローカ
ル記憶アクセスが必要であることを示ずブこめｌこ、Ｂ
ｓＭｓ込みセレクト・アップのためにこのビットを活動
化させることになる。このことは、出発ローカル記憶ア
ドレスがダブルワード境界上にない場合に生じる。全て
のＢＣＵアクセスはダブルワード境界で開始しなくては
ならないので、最初のアクセスは指定された開始アドレ
スのバイトと、そのバブルワード・アドレスに含まれる
先行バイトとを含むことになる。その先行パイ１〜は捨
てられる。
０５−００−予約済み
次に示すのは、ＤＭＡＣメモリ転送力ウン１つ・レジス
タのためにＳ／８８プロセツサ６２によって、及び後の
キュー・セレクト・アップ・コマンドのためにＢＣＵ］
、６Ｇによって、ローカル・バス２２３上に配置される
ものである。
タのためにＳ／８８プロセツサ６２によって、及び後の
キュー・セレクト・アップ・コマンドのためにＢＣＵ］
、６Ｇによって、ローカル・バス２２３上に配置される
ものである。
００００００００００００ ｂｂｂｂ ００００ ｋｋ
ｋｋ ｃｘｘｘ ＸＸＸＸバイト転送カウンカランビッ
ト３１１Ｇ）は、Ｄ Ｍ、 Ａ Ｃチャネル３メモリ転
送カウンｌ−・レジスタＭ Ｔ Ｃにセラ１〜される。
ｋｋ ｃｘｘｘ ＸＸＸＸバイト転送カウンカランビッ
ト３１１Ｇ）は、Ｄ Ｍ、 Ａ Ｃチャネル３メモリ転
送カウンｌ−・レジスタＭ Ｔ Ｃにセラ１〜される。
ＥＣＵ１５Ｇは、後のキコー・セクレト・アップ・コマ
ンドのために次のようにしてデータを捉える。
ンドのために次のようにしてデータを捉える。
３ｌ−２０−ＢＣＵによって無視される。
１９−１６＝レジスタ２２０または２２２乙こ対するバ
イト・カラン１〜（最大６４バイ１〜）１５−１．２
＝ Ｂ ＣＵによって無視される。
イト・カラン１〜（最大６４バイ１〜）１５−１．２
＝ Ｂ ＣＵによって無視される。
１１、−０８−レジスタ２２７に対する記憶キー０７−
レジスタ２２７に対するカスタマ／１０Ａ空間ビット ０６−００＝ＢＣＵによって無視される。
レジスタ２２７に対するカスタマ／１０Ａ空間ビット ０６−００＝ＢＣＵによって無視される。
（Ｄ）ローカル・バス及びデータ・バス動作全てのロー
カル・バス動作Ｃ４、Ｓ／８８プロセツサ６２のブニは
ＤＭ、ＡＣ２０９からのバス要求を介して開始される。
カル・バス動作Ｃ４、Ｓ／８８プロセツサ６２のブニは
ＤＭ、ＡＣ２０９からのバス要求を介して開始される。
Ｓ／８８プロセツサ６２０−カル・バス動作には次のも
のがある。
のがある。
読取／書込ローカル記憶（３２ピツ）〜）読取／書込Ｄ
ＭＡＣレジスタ（８，１Ｇ、３２ビット） Ｄ Ｍ Ａ Ｃに対する割り込み肯定応答サイクル（８
ビット割り込みベクタ読取） ＥＣＵ状況読取（３２ビツトＢＣＵ読取）プログラムさ
れナニＢＣＵリセット ＤＭＡ、Ｃ２０９０−カル・バス動作には次のものがあ
る。
ＭＡＣレジスタ（８，１Ｇ、３２ビット） Ｄ Ｍ Ａ Ｃに対する割り込み肯定応答サイクル（８
ビット割り込みベクタ読取） ＥＣＵ状況読取（３２ビツトＢＣＵ読取）プログラムさ
れナニＢＣＵリセット ＤＭＡ、Ｃ２０９０−カル・バス動作には次のものがあ
る。
リンク・リスト・ロード（１６ビツト）Ｄ Ｍ Ａ、
Ｃ動作（３２ビット） ローカル記憶アドレスのみを与える ローカル・バス要求を与える 割り込み ４チヤネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビット） 不正Ｄ Ｍ Ａ Ｃ動作及び他のＤＭＡＣ検出エラーの
ためにエラー割り込みベクタを与える（８ビット） ＢＣＵ１５Ｇローカル・バス動作には次のものがある。
Ｃ動作（３２ビット） ローカル記憶アドレスのみを与える ローカル・バス要求を与える 割り込み ４チヤネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビット） 不正Ｄ Ｍ Ａ Ｃ動作及び他のＤＭＡＣ検出エラーの
ためにエラー割り込みベクタを与える（８ビット） ＢＣＵ１５Ｇローカル・バス動作には次のものがある。
Ｄ Ｍ、 Ａ ＠作の間に読取／書込データ（３２ビツ
ト）を与える。
ト）を与える。
ＤＭＡＣ２０９に対するデータ要求を開始する。
ＤＭＡＣ線ＰＣＬＯ２５７ａを介して、読取メイルボッ
クス割り込み要求を開始する。
クス割り込み要求を開始する。
Ｓ／８８プロセツサ６２が、有効ローカル・バス・デコ
ード（ＯＯ７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・バスを活動化する
ときはいつでも、ＢＣＵ １５６論理が次のことを実行
する。
ード（ＯＯ７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・バスを活動化する
ときはいつでも、ＢＣＵ １５６論理が次のことを実行
する。
Ｓ／８８に対するアドレス・ストローブ線をブロックす
る。
る。
競合論理２１６に対するバス要求を活動化する。
もしローカル・バスが使用状態にないなら、Ｓ／８８プ
ロセツサ・アドレス・バス１６１人及びデータ・バス１
６１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・バス２４７．２２３に結合される。そして、
読取、書込またはＩＡＣＫ動作が実行される。
ロセツサ・アドレス・バス１６１人及びデータ・バス１
６１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・バス２４７．２２３に結合される。そして、
読取、書込またはＩＡＣＫ動作が実行される。
ＤＳＡＣＫ線２６６ａ、ｂは、そのサイクルを閉じるた
めに、ＢＣＵ論理によって活動化される。
めに、ＢＣＵ論理によって活動化される。
全てのローカル記憶及びＢ ＣＵ指示コマンドの場合３
２ピッｌ−Ｄ Ｓ Ａ ＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツトＤ Ｓ
Ａ ＣＫ ＩＡＣＫサイクルの場合１６ビツトＤ Ｓ Ａ ＣＫＤ
ＭＡＣ２０９からのＤＭＡＣバス要求（ＢＲン線２６９
は、Ｄ Ｍ Ａ Ｃまブニはリンク・リスト・ロート・
シーケンスの場合に活動化される。
２ピッｌ−Ｄ Ｓ Ａ ＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツトＤ Ｓ
Ａ ＣＫ ＩＡＣＫサイクルの場合１６ビツトＤ Ｓ Ａ ＣＫＤ
ＭＡＣ２０９からのＤＭＡＣバス要求（ＢＲン線２６９
は、Ｄ Ｍ Ａ Ｃまブニはリンク・リスト・ロート・
シーケンスの場合に活動化される。
このことが生じると、ＢＣＵｌ、５Ｇは次のことを実行
する。
する。
もしローカル・バスが使用されていないなら、（Ｄ Ｍ
Ａ Ｃ読取／書込またはリンク・リスト・ロードの間
に）ＤＭ４Ｃアドレスがローカル・アドレス・バス２４
７にゲートされる。ＢＣＵｌ、５Ｇ論理は、Ｄ Ｍ Ａ
Ｃレジスタからのデータ（ローカル記憶２１０に対す
るＤＭＡＣ９込み）をローカル・データ・バス２２３に
ロードする。ローカル記憶２１０は、そのデータ（Ｄ
Ｍ Ａ Ｃ読取またはリンク・リス）・・ロード）をロ
ーカル・バス２２３にロードする。そして、税収／境界
動作が実行される。
Ａ Ｃ読取／書込またはリンク・リスト・ロードの間
に）ＤＭ４Ｃアドレスがローカル・アドレス・バス２４
７にゲートされる。ＢＣＵｌ、５Ｇ論理は、Ｄ Ｍ Ａ
Ｃレジスタからのデータ（ローカル記憶２１０に対す
るＤＭＡＣ９込み）をローカル・データ・バス２２３に
ロードする。ローカル記憶２１０は、そのデータ（Ｄ
Ｍ Ａ Ｃ読取またはリンク・リス）・・ロード）をロ
ーカル・バス２２３にロードする。そして、税収／境界
動作が実行される。
（Ｅ）ローカル記憶２１０との間のＳ／８８プロセツサ
６２及びＤＭＡＣ２０９アドレシングＳ／８８プロセツ
サ６２からローカル３己憶２１０へのアドレス・ピッ１
ル割当ては次のようである。すなわち、下位ビットＯ１
１（及び、図示しないがＰＥ６２のＳＩＺ○、１）が、
転送すべきパイ１〜の数とバス割当て（１−４）を決定
する。
６２及びＤＭＡＣ２０９アドレシングＳ／８８プロセツ
サ６２からローカル３己憶２１０へのアドレス・ピッ１
ル割当ては次のようである。すなわち、下位ビットＯ１
１（及び、図示しないがＰＥ６２のＳＩＺ○、１）が、
転送すべきパイ１〜の数とバス割当て（１−４）を決定
する。
ビット２−１５は、まとめて、記憶空間２１０のための
アドレス・ビットである。
アドレス・ビットである。
リンク・リス１〜・モードにおいては、ＤＭＡＣアドレ
ス・ビットＡ２がローカル記憶２１０に対する下位アド
レス・ビット（ダブルワード境界）として使用される。
ス・ビットＡ２がローカル記憶２１０に対する下位アド
レス・ビット（ダブルワード境界）として使用される。
ＤＭＡＣ２０９は、ワード指向（１６ビツト）装置＜Ａ
Ｉはその下位アドレス・ピッ１〜である）であり、また
、ローカル・アドレス２１０はダブルワード（３２ビツ
ト）にまってアクセスされるので、ＤＭＡＣ２０９が連
続的ローカル記憶位置からその内部リンク・リストへデ
ータ会読み込むことを可能ならしめるために、ハードウ
ェア中になんらかの手段が与えられる。このことは、Ａ
２を下位アドレス・ビットとじて使用して、記憶２１０
中で２度ダブルワード位置を読み収ることによって達成
される。ビットＡ１は、ローカル・バスから高／低ワー
１’を選択するために使用される。ローカル記憶２１０
に対するアドレス・ビット・シフトは、ハードウェア中
で、Ｄ Ｍ Ａ Ｃ機能コード・ビットによって達成さ
れる。Ｄ ＭＡ Ｃ２０９からの′７“′以外の任意の
機能コードは、アドレス・ピッ１〜Ａ１５−ＡＯ２をロ
ーカル記憶２１０に提供させる。この構成は、ＤＭＡ、
Ｃ２０９のためのローカル言己１．意リンク・リスト・
データを、記憶２１．０中の連続的位置に記憶すること
を可能ならしめる。
Ｉはその下位アドレス・ピッ１〜である）であり、また
、ローカル・アドレス２１０はダブルワード（３２ビツ
ト）にまってアクセスされるので、ＤＭＡＣ２０９が連
続的ローカル記憶位置からその内部リンク・リストへデ
ータ会読み込むことを可能ならしめるために、ハードウ
ェア中になんらかの手段が与えられる。このことは、Ａ
２を下位アドレス・ビットとじて使用して、記憶２１０
中で２度ダブルワード位置を読み収ることによって達成
される。ビットＡ１は、ローカル・バスから高／低ワー
１’を選択するために使用される。ローカル記憶２１０
に対するアドレス・ビット・シフトは、ハードウェア中
で、Ｄ Ｍ Ａ Ｃ機能コード・ビットによって達成さ
れる。Ｄ ＭＡ Ｃ２０９からの′７“′以外の任意の
機能コードは、アドレス・ピッ１〜Ａ１５−ＡＯ２をロ
ーカル記憶２１０に提供させる。この構成は、ＤＭＡ、
Ｃ２０９のためのローカル言己１．意リンク・リスト・
データを、記憶２１．０中の連続的位置に記憶すること
を可能ならしめる。
ローカル記憶読取／書込モードにおいては、ＤＭＡＣビ
ットＡ、 ］ζＪ、ローカル言己憶２１０に列する下位
アドレスめビットとして使用される。ひの読取データは
、アダプタ・バス・チャネル１書込バツフア２２８から
記憶２１０に供給される。
ットＡ、 ］ζＪ、ローカル言己憶２１０に列する下位
アドレスめビットとして使用される。ひの読取データは
、アダプタ・バス・チャネル１書込バツフア２２８から
記憶２１０に供給される。
データは、記憶２１０からアダプタ・バス・チャネル１
書込バツフア２２８に書き込まれる。ＤＭＡＣは１６ビ
ツト装置であるので、その下位アドレス・ピッ）−は、
ワード境界をあられずように意図されている。しかし、
各ＤＭＡＣ動作は、ダブルワードにアクセスする。ワー
ド・アクセス・アドレシング機構を用いてダブルワード
・アクセスに対処するためには、アドレス・シフトが必
要である。
書込バツフア２２８に書き込まれる。ＤＭＡＣは１６ビ
ツト装置であるので、その下位アドレス・ピッ）−は、
ワード境界をあられずように意図されている。しかし、
各ＤＭＡＣ動作は、ダブルワードにアクセスする。ワー
ド・アクセス・アドレシング機構を用いてダブルワード
・アクセスに対処するためには、アドレス・シフトが必
要である。
ローカル記憶２１０に対するアドレス・ピッ１〜・シフ
トは、ＤＭＡＣ機能コート・ピッ１〜を介してハードウ
ェア中で達成される。ＤＭＡＣ２０９からの「７」とい
う機能コードは、アｌζレス・ビットＡ、 １４．−
Ａ Ｏ１のローカル３己憶２１０への提供をもブニらず
。正確な動作を可能ならしめるために、ＤＭＡＣに実際
のバイト・カラン１〜の１／４（実際のワード・カウン
トの１／２）がロードされるＤＤＭＡＣ書込み動作のた
めに、全てのＴ〕ＭＡＣ動作が通常ダブルワード・アク
セスであるけれども、ＤＭＡＣ２０９がらのＵＤＳ及び
ＬＤＳ線（図示しない）を制御することによって、ワー
ド書込を許容するための手段が存在する。ＵＤＳ及びＬ
ＤＳ信号は、高位（Ｄ３１−Ｄｉ６）及び下位（Ｄ１５
−ＤＯ）部分ローカル記憶２１０のアクセスを引き起こ
す。
トは、ＤＭＡＣ機能コート・ピッ１〜を介してハードウ
ェア中で達成される。ＤＭＡＣ２０９からの「７」とい
う機能コードは、アｌζレス・ビットＡ、 １４．−
Ａ Ｏ１のローカル３己憶２１０への提供をもブニらず
。正確な動作を可能ならしめるために、ＤＭＡＣに実際
のバイト・カラン１〜の１／４（実際のワード・カウン
トの１／２）がロードされるＤＤＭＡＣ書込み動作のた
めに、全てのＴ〕ＭＡＣ動作が通常ダブルワード・アク
セスであるけれども、ＤＭＡＣ２０９がらのＵＤＳ及び
ＬＤＳ線（図示しない）を制御することによって、ワー
ド書込を許容するための手段が存在する。ＵＤＳ及びＬ
ＤＳ信号は、高位（Ｄ３１−Ｄｉ６）及び下位（Ｄ１５
−ＤＯ）部分ローカル記憶２１０のアクセスを引き起こ
す。
ＰＥ２からＤＭＡＣ２０９へのモードでは、Ｓ／８８プ
ロセツサＰＥ２は、ＤＭＡＣ動作の内部制御をセットア
ツプするために、４つのＤＭＡＣチャネルＯ−３のめい
めいのＤＭＡＣレジスタに書込を行うことになる。ＰＥ
６２はまた、全てのＤ Ｍ、 Ａ Ｃレジスタを読み取
る能力をもつ。ＤＭＡＣ２０９は、２つの線ＤＳＡＣＫ
Ｏ，ＤＳＡＣＫ１をもち、８．１６．３２ビツトのポー
ト・サイズを許容するバス２６６上にワード（１６ビツ
ト）ＤＳＡＣＫを戻す。このことはまた、ＤＭＡＣ２０
９が、ＤＭＡＣロードを適切に実行するために必要なだ
けの数のサイクルを用いることを可能ならしめる。
ロセツサＰＥ２は、ＤＭＡＣ動作の内部制御をセットア
ツプするために、４つのＤＭＡＣチャネルＯ−３のめい
めいのＤＭＡＣレジスタに書込を行うことになる。ＰＥ
６２はまた、全てのＤ Ｍ、 Ａ Ｃレジスタを読み取
る能力をもつ。ＤＭＡＣ２０９は、２つの線ＤＳＡＣＫ
Ｏ，ＤＳＡＣＫ１をもち、８．１６．３２ビツトのポー
ト・サイズを許容するバス２６６上にワード（１６ビツ
ト）ＤＳＡＣＫを戻す。このことはまた、ＤＭＡＣ２０
９が、ＤＭＡＣロードを適切に実行するために必要なだ
けの数のサイクルを用いることを可能ならしめる。
Ｓ／８８プロセツサ５ＩｚＯ１ＳＩＺ１ （図示しない
）及びＡＯ線は、ＤＭＡＣ２０９に対してＵＤＳ （上
方データ・ストローブ）及びＬＤＳ（下方データ・スト
ローブ）■入力を発生するために使用される。このこと
は、前述のＤＭＡＣに関連する刊行物に詳細に説明され
ているように、ＤＭＡＣ２０９中のパイ１〜幅レジスタ
をアクセスするために必要である。ＬＤＳ線は、アドレ
ス・バス１６１Ｄの、ＮＯＴ ５ＩＺＯと、５ＩＤＯ
と、ＡＯの論理ＯＲから発生される。ＵＤＳ線は、ＡＯ
の論理ＮＯＴから発生される。５ＩＺＯ線は、ワード幅
レジスタがアクセスされつつある時に（ＮＯＴ ５Ｉ
ＺＯ）下位バイトにアクセスするために使用される。５
ＩＺＩ線は、ワード幅レジスタが「３バイトが残るＪＳ
／８８プロセッサ動作を介してアクセスされている時に
、下位バイトにアクセスするために使用される。このこ
とは、Ｓ／８８プロセツサがダブルワード（３２ビツト
）読取／書込動作を奇数バイト境界」二でＤＭＡＣに対
して実行しているときのみ生じる。
）及びＡＯ線は、ＤＭＡＣ２０９に対してＵＤＳ （上
方データ・ストローブ）及びＬＤＳ（下方データ・スト
ローブ）■入力を発生するために使用される。このこと
は、前述のＤＭＡＣに関連する刊行物に詳細に説明され
ているように、ＤＭＡＣ２０９中のパイ１〜幅レジスタ
をアクセスするために必要である。ＬＤＳ線は、アドレ
ス・バス１６１Ｄの、ＮＯＴ ５ＩＺＯと、５ＩＤＯ
と、ＡＯの論理ＯＲから発生される。ＵＤＳ線は、ＡＯ
の論理ＮＯＴから発生される。５ＩＺＯ線は、ワード幅
レジスタがアクセスされつつある時に（ＮＯＴ ５Ｉ
ＺＯ）下位バイトにアクセスするために使用される。５
ＩＺＩ線は、ワード幅レジスタが「３バイトが残るＪＳ
／８８プロセッサ動作を介してアクセスされている時に
、下位バイトにアクセスするために使用される。このこ
とは、Ｓ／８８プロセツサがダブルワード（３２ビツト
）読取／書込動作を奇数バイト境界」二でＤＭＡＣに対
して実行しているときのみ生じる。
ビットＡＯは、２バイト・レジスタ中で、上位または下
位バイトを選択するために使用される。
位バイトを選択するために使用される。
ピッ１〜Ａ○、Ａ１は、４パイ１〜ＤＭＡＣレジスタ中
でバイトを選択するために使用される。ＰＥ６２アドレ
ス・バス１６１ＤのビットＡ６、Ａ７は、４つのＤ Ｍ
Ａ Ｃチャネルのうちの１つを選択する。
でバイトを選択するために使用される。ＰＥ６２アドレ
ス・バス１６１ＤのビットＡ６、Ａ７は、４つのＤ Ｍ
Ａ Ｃチャネルのうちの１つを選択する。
（Ｆ）ＢＣＵ ＢＳＭ読取／書込バイト・カウンタ動
作 ＢＣＵ１５６は、各アダプタ・バス２５０．２５１に亙
って４ Ｋ Ｂまでのデータを転送するＤＭ、 Ａ Ｃ
２０９からの単一コマンドを受は取ることができる。し
かし、各バスは、１回のデータ転送動作毎に６４バイト
のブロックしか処理することができない。プロトコル必
要条件を満たすためにハードウェアが従わなくてはなら
ない別のアダプタ・バスの制約がある。以下に、これを
達成するＢＣＵ１５６のハードウェアについて詳細に説
明する。
作 ＢＣＵ１５６は、各アダプタ・バス２５０．２５１に亙
って４ Ｋ Ｂまでのデータを転送するＤＭ、 Ａ Ｃ
２０９からの単一コマンドを受は取ることができる。し
かし、各バスは、１回のデータ転送動作毎に６４バイト
のブロックしか処理することができない。プロトコル必
要条件を満たすためにハードウェアが従わなくてはなら
ない別のアダプタ・バスの制約がある。以下に、これを
達成するＢＣＵ１５６のハードウェアについて詳細に説
明する。
ＢＣＵ１５６は、アダプタ・バスＢＳＭ読取及ＵＢＳＭ
書込動作のために使用される２つのフルワード（１１ビ
ツト）カウンタ２２０．２２２と、２つの境界（４ビツ
ト）カウンタ２２１．２２４を含む。境界カウンタ２２
１．２２４は、６４バイト境界交差が何らかの単一コマ
ンド／データ転送動作についてＢＣＵ １５６によって
検出されるか、またはバイト・カウントが６４パイ）・
ヨりも大きいとき、バス・アダプタに対する開始アドレ
スをあられす。そのバイト境界の内容は、最後のブロッ
ク転送以外の全ての場合に、バス・アダプタに提供され
る。フルワード・カウンタの内容は、最後のブロック転
送（最後のコマンド／データ転送動作）の場合にのみ提
供される。
書込動作のために使用される２つのフルワード（１１ビ
ツト）カウンタ２２０．２２２と、２つの境界（４ビツ
ト）カウンタ２２１．２２４を含む。境界カウンタ２２
１．２２４は、６４バイト境界交差が何らかの単一コマ
ンド／データ転送動作についてＢＣＵ １５６によって
検出されるか、またはバイト・カウントが６４パイ）・
ヨりも大きいとき、バス・アダプタに対する開始アドレ
スをあられす。そのバイト境界の内容は、最後のブロッ
ク転送以外の全ての場合に、バス・アダプタに提供され
る。フルワード・カウンタの内容は、最後のブロック転
送（最後のコマンド／データ転送動作）の場合にのみ提
供される。
Ｓ／８８プロセツサ６２は、レジスタ２２２または２２
０に対する転送のため、ローカル・バス２２３（第４５
Ｆ図）」二に、バイト・カウント、キー 及び優先順位
ビットを配置する。ｒビット（カウント・ビット１）は
、ワード（２バイト）境界をあられし、Ｓビット（カウ
ント・ビット０）はバイト境界をあられす。フルワード
・カラ０ Ｇ ンタ・ビットは、２ Ｋ Ｂ −１ダブルワード転送能
力をあられす。すべての転送は、ダブルワードを単位と
して行うので、ビット２が下位デクリメント・ビットで
ある。ｒ及びＳビットは、ＢＣＵによってラッチされ、
最終の６４Ｂ転送でバス・アダプタ１５４に提供される
。
０に対する転送のため、ローカル・バス２２３（第４５
Ｆ図）」二に、バイト・カウント、キー 及び優先順位
ビットを配置する。ｒビット（カウント・ビット１）は
、ワード（２バイト）境界をあられし、Ｓビット（カウ
ント・ビット０）はバイト境界をあられす。フルワード
・カラ０ Ｇ ンタ・ビットは、２ Ｋ Ｂ −１ダブルワード転送能
力をあられす。すべての転送は、ダブルワードを単位と
して行うので、ビット２が下位デクリメント・ビットで
ある。ｒ及びＳビットは、ＢＣＵによってラッチされ、
最終の６４Ｂ転送でバス・アダプタ１５４に提供される
。
以下のバス・アダプタ制約条件、及びローカル・バス２
２３」二ではダブルワード転送のみが行なわれるという
事実のため、バイト及びワード・カウント・ビットを扱
うことが必要になってくる。このことは、奇数バイト／
ワードをＳ／３７０ ＰＥ８４に転送することを可能
ならしめ、また、ダブルワード境界にない開始アドレス
にも対処するものである。バス・アダプタ１５４乙こ提
供されるバイト・カウントは、６４バイト以」二である
ことはできない。そのカウントは、バイト数１で与えら
れなくてはならない。いかなるブロック転送も６４バイ
ト境界に交差してはならない。
２３」二ではダブルワード転送のみが行なわれるという
事実のため、バイト及びワード・カウント・ビットを扱
うことが必要になってくる。このことは、奇数バイト／
ワードをＳ／３７０ ＰＥ８４に転送することを可能
ならしめ、また、ダブルワード境界にない開始アドレス
にも対処するものである。バス・アダプタ１５４乙こ提
供されるバイト・カウントは、６４バイト以」二である
ことはできない。そのカウントは、バイト数１で与えら
れなくてはならない。いかなるブロック転送も６４バイ
ト境界に交差してはならない。
バイト・カウントが６４バイトに等しいかそれよりも小
さく、境界交差がなく、開始アドレスがダブルワード境
界上にないとき、ダブルワード・カウントに対する追加
的な調節が必要となることがある。
さく、境界交差がなく、開始アドレスがダブルワード境
界上にないとき、ダブルワード・カウントに対する追加
的な調節が必要となることがある。
６４バイト境界交差が存在する時、カウント値に拘らず
、少なくとも２つのアダプタ・バス・コマンド／データ
転送動作が必要である。Ｓ／８８プロセツサは、前述の
係数の検査に基づき、ダブルワード・カラン１〜と、ｒ
、ｓ及びｉビットを予備計算し、またバイト転送総カウ
ントを予備計算する。ｒ及びＳビットは、最後のコマン
ド／データ転送動作までバス・アダプタ１５４に提供さ
れない。
、少なくとも２つのアダプタ・バス・コマンド／データ
転送動作が必要である。Ｓ／８８プロセツサは、前述の
係数の検査に基づき、ダブルワード・カラン１〜と、ｒ
、ｓ及びｉビットを予備計算し、またバイト転送総カウ
ントを予備計算する。ｒ及びＳビットは、最後のコマン
ド／データ転送動作までバス・アダプタ１５４に提供さ
れない。
Ｓ／８８ Ｐ Ｅ ６２がローカル・バス２２３〈第４
５Ｆ図）上にカウントを配置する時、ＤＭＡＣ２０９は
ビット３１−１６を捉え、ＢＣＵ１５６はビット２６−
６を捉える。ＢＣＵ１５６はレジスタ２２０または２２
２中にビット２Ｇ−１４を格納する。ピッ＋−２６−１
６は、ダブルワード・カウント・フィールドをあられす
。カウンタ２２０または２２２は、ダブルワード境界上
（ビット２）でデクリメントされる。Ｓ／８８プロセツ
サＰＥ６２は、ローカル・アドレス・バス２４７上にＢ
ＳＭ読取／書込セレクト・アップ・コマンドを配置し、
ローカル・データ・バス２２３上むこ８３Ｍ開始アドレ
スを配置する。
５Ｆ図）上にカウントを配置する時、ＤＭＡＣ２０９は
ビット３１−１６を捉え、ＢＣＵ１５６はビット２６−
６を捉える。ＢＣＵ１５６はレジスタ２２０または２２
２中にビット２Ｇ−１４を格納する。ピッ＋−２６−１
６は、ダブルワード・カウント・フィールドをあられす
。カウンタ２２０または２２２は、ダブルワード境界上
（ビット２）でデクリメントされる。Ｓ／８８プロセツ
サＰＥ６２は、ローカル・アドレス・バス２４７上にＢ
ＳＭ読取／書込セレクト・アップ・コマンドを配置し、
ローカル・データ・バス２２３上むこ８３Ｍ開始アドレ
スを配置する。
ＤＭＡＣ２０９は、３２ビツトに接続された１６ビツト
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタＭＡＲは
、各転送毎に１ワード（２バイト）だけインクリメン１
〜する。しかし、各転送は実際には３２ビツトであるた
め、ダブルワード（４バイ１〜）インクリメントが必要
である。これを達成するために、Ｓ／８８プロセツサＰ
Ｅ６２は常に、ＭＡＲを（記憶２１０中の）所望の開始
アＩζレスの半分にセットする。ＢＣＵ１５６は次に、
それをローカル・バス２２３に提供する前にＭ Ａ Ｒ
からのアドレスを２倍することによって補償し、以て、
記憶２１０にあられれる正しいアドレス順序付けがもた
らされる。
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタＭＡＲは
、各転送毎に１ワード（２バイト）だけインクリメン１
〜する。しかし、各転送は実際には３２ビツトであるた
め、ダブルワード（４バイ１〜）インクリメントが必要
である。これを達成するために、Ｓ／８８プロセツサＰ
Ｅ６２は常に、ＭＡＲを（記憶２１０中の）所望の開始
アＩζレスの半分にセットする。ＢＣＵ１５６は次に、
それをローカル・バス２２３に提供する前にＭ Ａ Ｒ
からのアドレスを２倍することによって補償し、以て、
記憶２１０にあられれる正しいアドレス順序付けがもた
らされる。
ＢＣＵ１５６は、次のことを実行する。
（１）境界カウンタ２２１または２２４が、ローカル・
データ・バス２２３の反転ビット２−５からロードされ
、それと同時に、８３Ｍアドレス・レジスタ２２８また
は２３１がロードされる。
データ・バス２２３の反転ビット２−５からロードされ
、それと同時に、８３Ｍアドレス・レジスタ２２８また
は２３１がロードされる。
（２）ダブルワード境界（ビット２）上で、フルワード
・カウンタ２２０または２２２をデクリメントする。
・カウンタ２２０または２２２をデクリメントする。
（３）ダブルワード境界（ビット２）上で、８３Ｍアド
レス・レジスタ２２８または２３１をインクリメントす
る。
レス・レジスタ２２８または２３１をインクリメントす
る。
６４バイト以上が残り、またはデータのブロック転送の
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、８３Ｍアドレス・レジスタ２
３１または２２８ビツト１、Ｏ（反転）からコマンド／
状況バス２４９または２３１に、８８Ｍ読取／書込コマ
ンド・バイト・カウントをロードする。そして次に、読
取／書込動作が実行される。Ｂ ＣＵ ］、 ５６は、
ダブルワード境界上で、境界カウント・レジスタ２２１
まブニＩＪ： ２２４とフルワード・カウント・レジス
タ２２０または２２２をデクリメントし、さらに、Ｂ
Ｓ Ｍ、 ７ ）’レヌ・レジスタ２３１まブニは２２
８をダブルワード境界上でインクリメントする。ＢＣＵ
１５６は、８３Ｍアドレス・レジスタ２３１または２２
８のピッ１〜５−２＝００００となったとき、すなわち
、６４バイト境界で停止する。境界カウンタ・ピッ１〜
はこのとき１Ｊ」１であるべきである。
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、８３Ｍアドレス・レジスタ２
３１または２２８ビツト１、Ｏ（反転）からコマンド／
状況バス２４９または２３１に、８８Ｍ読取／書込コマ
ンド・バイト・カウントをロードする。そして次に、読
取／書込動作が実行される。Ｂ ＣＵ ］、 ５６は、
ダブルワード境界上で、境界カウント・レジスタ２２１
まブニＩＪ： ２２４とフルワード・カウント・レジス
タ２２０または２２２をデクリメントし、さらに、Ｂ
Ｓ Ｍ、 ７ ）’レヌ・レジスタ２３１まブニは２２
８をダブルワード境界上でインクリメントする。ＢＣＵ
１５６は、８３Ｍアドレス・レジスタ２３１または２２
８のピッ１〜５−２＝００００となったとき、すなわち
、６４バイト境界で停止する。境界カウンタ・ピッ１〜
はこのとき１Ｊ」１であるべきである。
６４バイトまたはされ以下が残り、データのブロック転
送の間に境界交差がないなら、ＢＣＵ １５６はカウン
タ２２０または２２２のビット５２及び、ｒ、 ｓピッ
１〜から、アダプタ・バス・コマンド／状況バス２４９
上に、ＢＳＭ読取／書込コマンド・バイト・カウントを
ロードする。ＢＣＵ１５６は次に、読取／書込動作を実
行し、その間に、ＢＣＵｌ、５６は、ダブルワード境界
」二でレジスタ２２０または２２２をデクリメントし、
ダブルワード境界上で８３Ｍアドレス・レジスタ２３１
または２２８をインクリメントし、レジスタ２２０また
は２２２のビット１２−２が全て１であるとき停止する
。境界交差るＪ、カウント・レジスタ２２０または２２
２のビット２−５をその境界レジスタ２２１または２２
４と比較することによって検出される。もしカウント・
レジスタ２２０．２２２の値が境界レジスタ２２１．２
２４の値よりも大きいなら、境界交差が検出されている
。
送の間に境界交差がないなら、ＢＣＵ １５６はカウン
タ２２０または２２２のビット５２及び、ｒ、 ｓピッ
１〜から、アダプタ・バス・コマンド／状況バス２４９
上に、ＢＳＭ読取／書込コマンド・バイト・カウントを
ロードする。ＢＣＵ１５６は次に、読取／書込動作を実
行し、その間に、ＢＣＵｌ、５６は、ダブルワード境界
」二でレジスタ２２０または２２２をデクリメントし、
ダブルワード境界上で８３Ｍアドレス・レジスタ２３１
または２２８をインクリメントし、レジスタ２２０また
は２２２のビット１２−２が全て１であるとき停止する
。境界交差るＪ、カウント・レジスタ２２０または２２
２のビット２−５をその境界レジスタ２２１または２２
４と比較することによって検出される。もしカウント・
レジスタ２２０．２２２の値が境界レジスタ２２１．２
２４の値よりも大きいなら、境界交差が検出されている
。
（Ｇ）ＢＣＵ １６６／アダプタ１５／４ハンドシエー
ク・シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ビツ
ト・ワードの転送を行う読取メイルボックス・コマンド
及び記憶読取コマンドのための、ＢＣＵ１５Ｇとアダプ
タ１５４の間のハンドシェーク・シーケンスを示してい
る。
ク・シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ビツ
ト・ワードの転送を行う読取メイルボックス・コマンド
及び記憶読取コマンドのための、ＢＣＵ１５Ｇとアダプ
タ１５４の間のハンドシェーク・シーケンスを示してい
る。
メイルボックス読取または記憶読取コマンドがバス２９
０」二で発行されるとき（第１９Ａ図）、Ｓ／３７０記
憶１６２がら適切なデータをフェッチするために、左ゲ
ート（ＧＴ ＬＴ）及び右ゲート（ＧＴ ＲＴ）と
いう一対の信号が順次的に、アダプタｉ ５４に対して
、レジスタ２１４及び２１９（第１９Ｂ図）中のコマン
ド及びアドレスの右及び左部分をゲートする。タグ・ア
ップ・コマンドは、線２６２ａ上で立ち上げられ、それ
に周期的なレジスタ・データ信号が続く。タグ・ダウン
は、フェッチされたデータがバッファ２５９中に格納さ
れるまで線２６２ ｂ ｊ二で立ち」二げられている。
０」二で発行されるとき（第１９Ａ図）、Ｓ／３７０記
憶１６２がら適切なデータをフェッチするために、左ゲ
ート（ＧＴ ＬＴ）及び右ゲート（ＧＴ ＲＴ）と
いう一対の信号が順次的に、アダプタｉ ５４に対して
、レジスタ２１４及び２１９（第１９Ｂ図）中のコマン
ド及びアドレスの右及び左部分をゲートする。タグ・ア
ップ・コマンドは、線２６２ａ上で立ち上げられ、それ
に周期的なレジスタ・データ信号が続く。タグ・ダウン
は、フェッチされたデータがバッファ２５９中に格納さ
れるまで線２６２ ｂ ｊ二で立ち」二げられている。
次の周期的クロック左及びクロック右信号が立ち」二が
るとき、フェッチされた最初のワードの左及び右部分が
バス２５０を介してバッファ２２Ｇ中にゲー１〜される
。
るとき、フェッチされた最初のワードの左及び右部分が
バス２５０を介してバッファ２２Ｇ中にゲー１〜される
。
バス要求は、ＤＭＡＣチャネルＯまたは１の場合、線２
６３ａまたはｂ上で立ち上げられる。ＤＭＡＣは、線２
６９を介してローカル・バスの制御を巡って調停する。
６３ａまたはｂ上で立ち上げられる。ＤＭＡＣは、線２
６９を介してローカル・バスの制御を巡って調停する。
この要求が論理２１Ｇによって許可されたとき、線２６
８上にバス許可が立ち上げられる。ＤＭＡＣ２０９は、
線２６４ａまたは２６４ｂ上で肯定応答信号を立ち上げ
、そのことは、ＤＭＡＣ２０９が選択されたローカル記
憶アドレスをローカル・アドレス・バス２４７上に配置
する間にＢＣＵをしてバッファ２２６中のデータをロー
カル・バス２２３にゲートさせる。
８上にバス許可が立ち上げられる。ＤＭＡＣ２０９は、
線２６４ａまたは２６４ｂ上で肯定応答信号を立ち上げ
、そのことは、ＤＭＡＣ２０９が選択されたローカル記
憶アドレスをローカル・アドレス・バス２４７上に配置
する間にＢＣＵをしてバッファ２２６中のデータをロー
カル・バス２２３にゲートさせる。
ＤＭＡＣ２０９は次に、線２６７上ニＤ Ｔ Ｃを発行
して論理２５３に線２１Ｏａ上の記憶選択信号を立ち上
げさせる。バス２２３上のデータは、ローカル記憶２１
０中の適当なバッファに配置される。
して論理２５３に線２１Ｏａ上の記憶選択信号を立ち上
げさせる。バス２２３上のデータは、ローカル記憶２１
０中の適当なバッファに配置される。
継起する周期的タグ・アップ、クロック左及び右、ＤＭ
Ａ要求が、継起するデータ・ワードをバッファ２２Ｇに
ゲートする。そして、これらのワードは、ＤＭＡＣ２０
９が、調停論理２１Ｇを介してローカル・バス２４７．
２２３に対するアクセスを得て肯定応答及びＤＴＣ信号
を発生するとき、記憶２１０中の適当なバッファに転送
される。
Ａ要求が、継起するデータ・ワードをバッファ２２Ｇに
ゲートする。そして、これらのワードは、ＤＭＡＣ２０
９が、調停論理２１Ｇを介してローカル・バス２４７．
２２３に対するアクセスを得て肯定応答及びＤＴＣ信号
を発生するとき、記憶２１０中の適当なバッファに転送
される。
第２６図は、キュー−セレクト・アップ及び記憶書込み
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちらがのコマンドがバス２９０上で発行され
た時、ゲート左及び右信号が（前以てレジスタ２２５及
び２２７に記憶されていた）コマンド及びアドレスをア
ダプタ１５４に転送する。周期的データ信号に続くタグ
・アップ・コマンドが線２６２ａ上で立ち上げられる。
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちらがのコマンドがバス２９０上で発行され
た時、ゲート左及び右信号が（前以てレジスタ２２５及
び２２７に記憶されていた）コマンド及びアドレスをア
ダプタ１５４に転送する。周期的データ信号に続くタグ
・アップ・コマンドが線２６２ａ上で立ち上げられる。
そして、Ｄ Ｍ Ａ要求が線２６３ｅまたはｄ上で立ち
上げられる。ＤＭＡＣ２０９は、線２６９及び論理２１
６を介して、ローカルバス２４７．２２３を求めて調停
する。その要求が線２６８を介して許可された時、ＤＭ
ＡＣ２０９は線２６４ｏまたはｄ上で肯定応答を立ち上
げ、そのあと最初のデータ・ワードを記憶２１０からレ
ジスタ２２７へ転送するための線２６７上のＤＴＣが続
く。次の周期的ゲート左及び右信号は、その最初のデー
タ・ワードをレジスタ２２７からアダプタ１５４のバッ
ファ２６０に転送する。
上げられる。ＤＭＡＣ２０９は、線２６９及び論理２１
６を介して、ローカルバス２４７．２２３を求めて調停
する。その要求が線２６８を介して許可された時、ＤＭ
ＡＣ２０９は線２６４ｏまたはｄ上で肯定応答を立ち上
げ、そのあと最初のデータ・ワードを記憶２１０からレ
ジスタ２２７へ転送するための線２６７上のＤＴＣが続
く。次の周期的ゲート左及び右信号は、その最初のデー
タ・ワードをレジスタ２２７からアダプタ１５４のバッ
ファ２６０に転送する。
線２６３ｃまたはｄ上の継起するＤ Ｍ Ａ Ｃ要求信
号と、Ｄ Ｍ Ａ、 Ｃ肯定応答及びＤＴＣ信号は、Ｄ
ＭＡＣ２０９がローカル・バス２４７．２２３の制御を
求めて調停するとき、継起するデータ・ワードをレジス
タ２２７に転送する。そして、継起する周期的ゲート左
及び右信号がレジスタ２２７からバッファ２６０に各デ
ータ・ワードを転送する。
号と、Ｄ Ｍ Ａ、 Ｃ肯定応答及びＤＴＣ信号は、Ｄ
ＭＡＣ２０９がローカル・バス２４７．２２３の制御を
求めて調停するとき、継起するデータ・ワードをレジス
タ２２７に転送する。そして、継起する周期的ゲート左
及び右信号がレジスタ２２７からバッファ２６０に各デ
ータ・ワードを転送する。
Ｅ１３．Ｓ／３７０プロセツサ要素ＰＥ８５好適な実施
例におけるＰＥ８５などの各プロセッサ要素は、Ｓ／３
７０命令の処理のための基本的機能を含み、また次のよ
うな機構を有する。
例におけるＰＥ８５などの各プロセッサ要素は、Ｓ／３
７０命令の処理のための基本的機能を含み、また次のよ
うな機構を有する。
基本的３２ビツト・データ・フロー
３２ビツト算術／論理ユニツト（ＡＬＵ）３０３２ビツ
ト・シフト・ユニット３０７ ４８レジヌタ（めいめい３２ビツト）データ・ローカル
記憶 ３ボート・アドレス可能性を有する３０３８バイトＳ／
３７０命令バッファ３０９時間機構（ｃＰＵタイマ、コ
ンパレータなど）３１５ ＰＥ８５の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くのＳ／３７０プロセツサ構成が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８５の好適な態様は、Ｓ／３７０アーキテクチヤの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・バス１７０上
で記＠１６の実記憶領域ｊ６からフェッチする。この双
方向バス１７０は、ＰＥ８５とＳ／３７０チツプ・セッ
ト１５０の別のユニットとの間の汎用的な接続である。
ト・シフト・ユニット３０７ ４８レジヌタ（めいめい３２ビツト）データ・ローカル
記憶 ３ボート・アドレス可能性を有する３０３８バイトＳ／
３７０命令バッファ３０９時間機構（ｃＰＵタイマ、コ
ンパレータなど）３１５ ＰＥ８５の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くのＳ／３７０プロセツサ構成が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８５の好適な態様は、Ｓ／３７０アーキテクチヤの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・バス１７０上
で記＠１６の実記憶領域ｊ６からフェッチする。この双
方向バス１７０は、ＰＥ８５とＳ／３７０チツプ・セッ
ト１５０の別のユニットとの間の汎用的な接続である。
ＰＥ８５はマスターとして動作するが、システムでは最
も低い優先順位をもつ。その命令は、ハードウェアによ
って、及びマイクロ・モードにある時ひのプロセッサが
実行するマイクロ命令によって実行される。
も低い優先順位をもつ。その命令は、ハードウェアによ
って、及びマイクロ・モードにある時ひのプロセッサが
実行するマイクロ命令によって実行される。
ＰＥ８５は、４−っの主要な機能グループを有する。
送信及び受信レジスタ３００，３０１と、オペランド及
び命令記憶のためのアドレス・レジスタ３０２からなる
「バス・グループ」 ７’−１−１ｍ］、−力り記憶（ＤＬＳ）３０３、Ａ及
びＢオペランド・レジスタ３０４．３０５、Ａ、 ＬＵ
３０６、シフト・ユニット３０７からなる「算＃／論
理グループ」 制御記憶アドレス・レジスタ（ｃ３ＡＲ）３０８、Ｓ／
３７０命令バツフア（■−バッファ）３０９、○Ｐレジ
スタ３１０、とトラップ及び例外制御を有するサイクル
・カウンタ３１１からなる「動作デコーダ・グループ」 期間タイマ３１５、日付クロック、クロック・コンパレ
ータ、及びＣＰＵタイマからなる、小さい、比較的独立
のユニット３１５である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
び命令記憶のためのアドレス・レジスタ３０２からなる
「バス・グループ」 ７’−１−１ｍ］、−力り記憶（ＤＬＳ）３０３、Ａ及
びＢオペランド・レジスタ３０４．３０５、Ａ、 ＬＵ
３０６、シフト・ユニット３０７からなる「算＃／論
理グループ」 制御記憶アドレス・レジスタ（ｃ３ＡＲ）３０８、Ｓ／
３７０命令バツフア（■−バッファ）３０９、○Ｐレジ
スタ３１０、とトラップ及び例外制御を有するサイクル
・カウンタ３１１からなる「動作デコーダ・グループ」 期間タイマ３１５、日付クロック、クロック・コンパレ
ータ、及びＣＰＵタイマからなる、小さい、比較的独立
のユニット３１５である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
■−バッファ３０９は、Ｓ／３７０命令を、デコーダに
対して可能な限り高速で可屈にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡ、 Ｌ Ｕに供給される。■−
バッファ３０９は、Ｓ／３７０シーケンスの開始前に、
レジスタ３１３中の強制された動作（ＦＯＲ）を介して
ＩＰＬ、ＬＯＡＤ ＰＳＷ、まブこはＰ Ｓ Ｗスワ
ップによってロードされるダブルワード・レジスタであ
る。
対して可能な限り高速で可屈にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡ、 Ｌ Ｕに供給される。■−
バッファ３０９は、Ｓ／３７０シーケンスの開始前に、
レジスタ３１３中の強制された動作（ＦＯＲ）を介して
ＩＰＬ、ＬＯＡＤ ＰＳＷ、まブこはＰ Ｓ Ｗスワ
ップによってロードされるダブルワード・レジスタであ
る。
■−バッファ３０９は、命令が動作レジスタ３１０（及
びアドレス計算のためにＡＬＵ３０６）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に完
全乙こ再充填される。動作デコーダ３１２はどの動作を
実行すべきかを選択する。そのデコーダには動作及びマ
イクロコード動作レジスタ３１０から供給される。モー
ト・ビットは、とのデコーダ（強制動作の場合とれでも
ない〉がデコードするための制御を得るかを決定する。
びアドレス計算のためにＡＬＵ３０６）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に完
全乙こ再充填される。動作デコーダ３１２はどの動作を
実行すべきかを選択する。そのデコーダには動作及びマ
イクロコード動作レジスタ３１０から供給される。モー
ト・ビットは、とのデコーダ（強制動作の場合とれでも
ない〉がデコードするための制御を得るかを決定する。
■−バッファ３０９は、動作レジスタ３ ］、 Ｏに供
給され、それと並行して制御記憶１７１中のＯＰコード
をアドレスするためにＣ５ＡＲ３０８にも供給される。
給され、それと並行して制御記憶１７１中のＯＰコード
をアドレスするためにＣ５ＡＲ３０８にも供給される。
このテーブル中の各エントリは、２つの目的を果たす。
すなわち、まず、マイクロコード・ルーチンが存在する
かどうかを示し、そのルーチンの最初の命令をアドレス
する。マイクロコード・ルーチンは、可変フィールド長
命令、及びハードウェアによって直接実行されない他の
命令なとのより複雑な命令の実行のために存在している
。マイクロ命令中の特殊機能コードは、はとんどが１６
ビツトのマイクロ命令を使用して３２ビツト・データを
制御することが可能となるように、サポートするハード
ウェアを活動化させる。
かどうかを示し、そのルーチンの最初の命令をアドレス
する。マイクロコード・ルーチンは、可変フィールド長
命令、及びハードウェアによって直接実行されない他の
命令なとのより複雑な命令の実行のために存在している
。マイクロ命令中の特殊機能コードは、はとんどが１６
ビツトのマイクロ命令を使用して３２ビツト・データを
制御することが可能となるように、サポートするハード
ウェアを活動化させる。
全ての処理は、次のようにして３段バイブラインで行な
われる。
われる。
第１の段は、ＯＰレジスタ３１０に命令を読み込む。
第２の段は、データまたはアドレスを、Ａ／Ｂレジスタ
３０４．３０６と、パス送信レジスタ３００に読み込む
。○Ｐレジスタ３１０は、その内容を、第３の段を制御
するＯＰデコーダ３１２に渡すことによって、別の第１
の段のために解放される。
３０４．３０６と、パス送信レジスタ３００に読み込む
。○Ｐレジスタ３１０は、その内容を、第３の段を制御
するＯＰデコーダ３１２に渡すことによって、別の第１
の段のために解放される。
一第３の段は、必要に応じて、ＡＬＵ、シフ１〜、また
はバス動作を実行する。ＤＬＳ書込み動作もまた第３の
段で実行される。
はバス動作を実行する。ＤＬＳ書込み動作もまた第３の
段で実行される。
デコーダを複数のグループ（図示しない）で、すなわｆ
５１つは特にＡＬＵ専用、別のものはパス・グループ専
用、というように実現することによって効率的な処理が
さらに増強される。Ａ／Ｂレジスタ人力及びＡ Ｌ Ｕ
出力におけるバイト選択可能マルチプレクサ（図示しな
い）がさらに動作を増強する。このように、１サイクル
にのみめいめいのパイプライン設を占有するＳ／３７．
ＯＲ，Ｒ命令が存在する。
５１つは特にＡＬＵ専用、別のものはパス・グループ専
用、というように実現することによって効率的な処理が
さらに増強される。Ａ／Ｂレジスタ人力及びＡ Ｌ Ｕ
出力におけるバイト選択可能マルチプレクサ（図示しな
い）がさらに動作を増強する。このように、１サイクル
にのみめいめいのパイプライン設を占有するＳ／３７．
ＯＲ，Ｒ命令が存在する。
内部制御のブこめに、強制動作レジスタ（ＰＯＰ）３１
３が使用される。それらのレジスタは、トラップ及び例
外条件から人力を収得して、デコーダ３１２を別の・モ
ードへと強制する。典型的な動作は、■−バッファ・ロ
ード、トラップ・レベルへの転移、及び例外ルーチンの
開始である。
３が使用される。それらのレジスタは、トラップ及び例
外条件から人力を収得して、デコーダ３１２を別の・モ
ードへと強制する。典型的な動作は、■−バッファ・ロ
ード、トラップ・レベルへの転移、及び例外ルーチンの
開始である。
各動作レジスタ３１０は、自己のサイ′クル・カウンタ
３１１をもつ。マイクロコート・カウンタは、いくつか
の強制動作（ＦＯＲ）によって共有される。算術動作及
び大抵のマイクロ命令は１サイクルしか必要としない。
３１１をもつ。マイクロコート・カウンタは、いくつか
の強制動作（ＦＯＲ）によって共有される。算術動作及
び大抵のマイクロ命令は１サイクルしか必要としない。
プロセッサ・バス動作を実行するマイクロ命令は、２サ
イクルを要する。
イクルを要する。
データ・ローカル記憶３０３は、２つが出力ポートであ
り、１つが人力ポートである３つのポートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタますこ
は２つの異なるレジスタを、出力のために同時にアドレ
スすることができる。この３とおりのアドレシングは、
オペランド・フェッチが処理と重なることを可能ならし
める。コンパレータ論理及びデータ・ゲート（図示しな
い）により、書込み動作のためにアドレスしたばかりの
レジスタを同一のサイクル中で人力のためにも同様に使
用することができる。これにより、パイプライン動作が
容易ならしめられる。
り、１つが人力ポートである３つのポートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタますこ
は２つの異なるレジスタを、出力のために同時にアドレ
スすることができる。この３とおりのアドレシングは、
オペランド・フェッチが処理と重なることを可能ならし
める。コンパレータ論理及びデータ・ゲート（図示しな
い）により、書込み動作のためにアドレスしたばかりの
レジスタを同一のサイクル中で人力のためにも同様に使
用することができる。これにより、パイプライン動作が
容易ならしめられる。
ＡＬＵ３０６は、好適には、２つのフルワード・オペラ
ンＦ上で真または反転形式でＡＮＤ、ＯＲ，、ＸＯＲ及
びＡＤＤを実行することができるフルワード論理ユニッ
トである。１０進加算もまたサポートされている。パリ
ティ予測及び発生と、高速キャリー伝搬機能も含まれて
いる。セーブ・レジスタ３２０は、割り算をサポートす
る。
ンＦ上で真または反転形式でＡＮＤ、ＯＲ，、ＸＯＲ及
びＡＤＤを実行することができるフルワード論理ユニッ
トである。１０進加算もまたサポートされている。パリ
ティ予測及び発生と、高速キャリー伝搬機能も含まれて
いる。セーブ・レジスタ３２０は、割り算をサポートす
る。
状況論理３２１は、分岐判断及び符号評価のノニめのさ
まざまな条件を発生及び記憶する。
まざまな条件を発生及び記憶する。
制御記憶アドレス・レジスタ（ｃ３ＡＲ）３０８は、制
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ８ＡＲ３０８に対する入力＋Ｊ、関連修飾子か
らの更新されたアドレスであるか、成功裡の分岐からの
分岐ターゲット・アドレスであるか、テーブル・ルック
・アップのための強制されたアドレスである。テーブル
・ルック・アップは、各Ｓ／３７０命令の開始時点、及
びいくつかの強制された動作では絶対必要である。Ｃ３
ＡＲ３０８は、○Ｐコード・テーブル（第２９図）にア
クセスするためのアドレスとしてＯＰコード・パターン
を取得する。このＯＰコード・テーブルの出力が、動作
レジスタ３１０からの直接デコーディングであり得る実
行の形式を決定する。もし間接的実行が必要なら、適当
なマイクロ・ルーチンをアドレスするために、ＯＰコー
ド・テーブル出力がＣ３ＡＲにフィード・バックされる
。
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ８ＡＲ３０８に対する入力＋Ｊ、関連修飾子か
らの更新されたアドレスであるか、成功裡の分岐からの
分岐ターゲット・アドレスであるか、テーブル・ルック
・アップのための強制されたアドレスである。テーブル
・ルック・アップは、各Ｓ／３７０命令の開始時点、及
びいくつかの強制された動作では絶対必要である。Ｃ３
ＡＲ３０８は、○Ｐコード・テーブル（第２９図）にア
クセスするためのアドレスとしてＯＰコード・パターン
を取得する。このＯＰコード・テーブルの出力が、動作
レジスタ３１０からの直接デコーディングであり得る実
行の形式を決定する。もし間接的実行が必要なら、適当
なマイクロ・ルーチンをアドレスするために、ＯＰコー
ド・テーブル出力がＣ３ＡＲにフィード・バックされる
。
記憶ア１２レス・レジスタ３０２は、２４ビツト・アド
レスとして設計されている。関連修飾子３２３が、フェ
ッチされるデータ・ブロックのサイズに従いアドレスを
更新する。命令は、Ｉ＝バッファ３０９が空にされてい
るときに１ワード（４パイｌ−）のインクリメン１〜で
前板てフェッチされる。記憶アドレス・レジスタ３０２
に対する入力は、命令オペランド・アドレス・レジスタ
３２４から到来する。それはまた、高速化のため、命令
アドレス・レジスタ３２４と並列的にセットされる。
レスとして設計されている。関連修飾子３２３が、フェ
ッチされるデータ・ブロックのサイズに従いアドレスを
更新する。命令は、Ｉ＝バッファ３０９が空にされてい
るときに１ワード（４パイｌ−）のインクリメン１〜で
前板てフェッチされる。記憶アドレス・レジスタ３０２
に対する入力は、命令オペランド・アドレス・レジスタ
３２４から到来する。それはまた、高速化のため、命令
アドレス・レジスタ３２４と並列的にセットされる。
ＣＰＵデータ・フローは、−度に３つまでのＳ／３７０
命令の重なった処理を許容する。Ｓ／３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回また（ｊ複数回の８０ｎｓ
ステツプで実行される。高速乗算機構ＰＥ１．５１は、
２進及び浮動小数点乗算を高速化する。制御記憶１７１
からのマイクロ命令は、ハードウェア中で完全に実現す
るには複雑過ぎまた費用がかかり過ぎるＳ／３７０命令
の実行乙このみ採用される。そのマイクロ命令は、もし
必要なら、命令毎に６０ｎｓのレートで供給される。マ
イクロ命令セラ１〜は、Ｓ／３７０命令の解釈につき最
適化されている。マイクロ命令は、半ワード・ツメ−マ
ットをもち、２つのオペランＦにアクセスすることがで
きる。制御記憶１７１に含まれていないマイクロコード
は、Ｓ／３７０メモリ１６２の予約領域（第２８図及び
第２９図参照）であるＩＯＡ領域１８７に保持されてい
る。このマイクロコードは、例外のための性能をあまり
要求されないコードや、あまり頻繁に実行されないＳ／
３７０命令などを含む。これらのマイクロルーチンは、
要求に応じて、制御記憶１７１のＲＡＭ部分中の６４Ｂ
バツフアにフェッチされる。ＰＥ８５が制御記憶１７１
に実現されているよりも大きいアドレスに遭遇するとき
は何時でも、ＰＥ８５は、キャッシュ・コン１〜ローラ
１５３及び記憶コントローラ・インターフェース１５５
に対する６４Ｂブロツク。フェッチ動作を開始する。ユ
ニット１５３．１５５は、ｌ０Ａ１８７から６４Ｂブロ
ツクをフェッチし、それをＰＥ８５に送り、ＰＥ８５は
、それをバッファ１８６に記憶する。マイクロ命令は、
実行のためにＰＥ８５によってバッファ１８Ｇからフェ
ッチされる。全てのマイクロコードは、初期マイクロコ
ード・ロード（Ｉ Ｍ Ｌ ）時にメモリにロードされ
る。システムは、Ｓ／８８からメモリへのマイクロコー
ド・ロードを容易ならしめるためのＩ Ｍ Ｌサポート
を与える。
命令の重なった処理を許容する。Ｓ／３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回また（ｊ複数回の８０ｎｓ
ステツプで実行される。高速乗算機構ＰＥ１．５１は、
２進及び浮動小数点乗算を高速化する。制御記憶１７１
からのマイクロ命令は、ハードウェア中で完全に実現す
るには複雑過ぎまた費用がかかり過ぎるＳ／３７０命令
の実行乙このみ採用される。そのマイクロ命令は、もし
必要なら、命令毎に６０ｎｓのレートで供給される。マ
イクロ命令セラ１〜は、Ｓ／３７０命令の解釈につき最
適化されている。マイクロ命令は、半ワード・ツメ−マ
ットをもち、２つのオペランＦにアクセスすることがで
きる。制御記憶１７１に含まれていないマイクロコード
は、Ｓ／３７０メモリ１６２の予約領域（第２８図及び
第２９図参照）であるＩＯＡ領域１８７に保持されてい
る。このマイクロコードは、例外のための性能をあまり
要求されないコードや、あまり頻繁に実行されないＳ／
３７０命令などを含む。これらのマイクロルーチンは、
要求に応じて、制御記憶１７１のＲＡＭ部分中の６４Ｂ
バツフアにフェッチされる。ＰＥ８５が制御記憶１７１
に実現されているよりも大きいアドレスに遭遇するとき
は何時でも、ＰＥ８５は、キャッシュ・コン１〜ローラ
１５３及び記憶コントローラ・インターフェース１５５
に対する６４Ｂブロツク。フェッチ動作を開始する。ユ
ニット１５３．１５５は、ｌ０Ａ１８７から６４Ｂブロ
ツクをフェッチし、それをＰＥ８５に送り、ＰＥ８５は
、それをバッファ１８６に記憶する。マイクロ命令は、
実行のためにＰＥ８５によってバッファ１８Ｇからフェ
ッチされる。全てのマイクロコードは、初期マイクロコ
ード・ロード（Ｉ Ｍ Ｌ ）時にメモリにロードされ
る。システムは、Ｓ／８８からメモリへのマイクロコー
ド・ロードを容易ならしめるためのＩ Ｍ Ｌサポート
を与える。
Ｓ／３７０命令及びユーザー・データは、８ＫＢ高速キ
ヤツシユ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャリ＝ ２２６ シュ３４０に読取／書込される。キャッシュとのフルワ
ード読取／書込に必要な時間は、１２０ｎＳである。キ
ャッシュ３４０には、必要性が生じた時に、メモリ１６
２から自動的に６４バイト・ブロックが補給される。Ｐ
Ｅ８５は、プロセッサ・バス・コマンドを介してキャッ
シコ３４０と通信する。ＰＥ８５Ｌこまって与えられる
仮想アドレスは、ブイレフ１〜す・ルック・アサイド・
テーブル＜ＤＬＡＴ）３４１中の対応予備変換ページ・
アドレスをルック−アップするす：めに使用される。Ｐ
Ｅ８５中のデータ・ローカル言己憶３０３は、１６個の
汎用レジスタと、４個の浮動小数点レジスタと、２４個
のワーク・レジスタをもつ。
ヤツシユ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャリ＝ ２２６ シュ３４０に読取／書込される。キャッシュとのフルワ
ード読取／書込に必要な時間は、１２０ｎＳである。キ
ャッシュ３４０には、必要性が生じた時に、メモリ１６
２から自動的に６４バイト・ブロックが補給される。Ｐ
Ｅ８５は、プロセッサ・バス・コマンドを介してキャッ
シコ３４０と通信する。ＰＥ８５Ｌこまって与えられる
仮想アドレスは、ブイレフ１〜す・ルック・アサイド・
テーブル＜ＤＬＡＴ）３４１中の対応予備変換ページ・
アドレスをルック−アップするす：めに使用される。Ｐ
Ｅ８５中のデータ・ローカル言己憶３０３は、１６個の
汎用レジスタと、４個の浮動小数点レジスタと、２４個
のワーク・レジスタをもつ。
全てのレジスタは、３つの個別アドレス可能ボートを介
して個々にアドレスすることができる。こうして、記憶
３０３は、ＡＬＵ中に２つのオペランドを並列的に供給
することができ、同時に、その８０ｎｓサイクル内にＡ
ＬＵ３０Ｇまたはキャッシュ３４０からフルワードを受
は入れることができる。このとき、慣用的なデータ・ロ
ーカル記憶のように直列化はないので、算術及び論理動
作は、次の命令のための準備によって重なった様式で実
行することができる。
して個々にアドレスすることができる。こうして、記憶
３０３は、ＡＬＵ中に２つのオペランドを並列的に供給
することができ、同時に、その８０ｎｓサイクル内にＡ
ＬＵ３０Ｇまたはキャッシュ３４０からフルワードを受
は入れることができる。このとき、慣用的なデータ・ロ
ーカル記憶のように直列化はないので、算術及び論理動
作は、次の命令のための準備によって重なった様式で実
行することができる。
ＣＰＵは、Ｓ／３７０命令のための８バイト命令バツフ
ア（ニーバッファ）３０９を維持する。
ア（ニーバッファ）３０９を維持する。
このバッファは、成功裡のＳ／３７０分岐命令によって
初期化される。ＰＥ８５は、キャッシュ３４０からのＳ
／３７０命令ストリームからダブルワードのデータをフ
ェッチし、それをニーバッファ３０９にロードする。そ
の最初のフルワードがニーバッファ３０９にロードされ
た時、ＰＥ８５は、命令実行を再び開始する。ニーバッ
ファ・データは、Ｓ／３７０命令の実行と同時にキャッ
シュ３４０からフェッチされる。８ｓ／３７０命令実行
の最初のサイクルは非キャッシュ・サイクルであるので
、ＣＰＵは、キャッシコ３４０からニーバッファ３０９
にフルワードを予めフェッチするためにこのサイクルを
利用する。
初期化される。ＰＥ８５は、キャッシュ３４０からのＳ
／３７０命令ストリームからダブルワードのデータをフ
ェッチし、それをニーバッファ３０９にロードする。そ
の最初のフルワードがニーバッファ３０９にロードされ
た時、ＰＥ８５は、命令実行を再び開始する。ニーバッ
ファ・データは、Ｓ／３７０命令の実行と同時にキャッ
シュ３４０からフェッチされる。８ｓ／３７０命令実行
の最初のサイクルは非キャッシュ・サイクルであるので
、ＣＰＵは、キャッシコ３４０からニーバッファ３０９
にフルワードを予めフェッチするためにこのサイクルを
利用する。
第２の非キャッシュ・サイクルは、効率的アドレス計算
の間にインデクシングを必要とし、まナニはマイクロ命
令によって実行されるＳ／３７０命令により利用可能で
ある。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／
３７０命令の実行と完全に重なることができる。
の間にインデクシングを必要とし、まナニはマイクロ命
令によって実行されるＳ／３７０命令により利用可能で
ある。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／
３７０命令の実行と完全に重なることができる。
好適な実施例においてＧ；Ｊ：、Ｓ／３７０チツプ・セ
ット１５０は、送信チップの割り込みラッチをリセット
することによって肯定応答を行うために、割り込みを受
は取るチップを必要とする割り込み機構を介して通信す
る。
ット１５０は、送信チップの割り込みラッチをリセット
することによって肯定応答を行うために、割り込みを受
は取るチップを必要とする割り込み機構を介して通信す
る。
システムが（例えばＢＣＵを介して）アダプタ１５４の
状況レジスタ＜ＳＴＲ，）（後述）中の１つのまたはそ
れ以上のビットをセット（活動化）するときはいつでも
、システムはＮ ＡＴＴＮＲＥＱ制御線をも活動化し
なくてはならない。このことは、現在のＳ／３７０命令
が実行されたときプロセッサ要素８５中に例外を引き起
こし、以てプロセッサ要素８５に状況レジスタに注目す
るように強制する。次に例外ハンドラがＳＴＲ内容をセ
ンスし、「割り込みタイプ」を問い合わせ、適浩なシス
テム・マイクロルーチンをタスク指名する。プロセッサ
要素８５がＳＴＲ中のビットを活動化した時、システム
はそれに従って反応しなくてはならない。基本的には２
つのタイプの割り込み要求がある。
状況レジスタ＜ＳＴＲ，）（後述）中の１つのまたはそ
れ以上のビットをセット（活動化）するときはいつでも
、システムはＮ ＡＴＴＮＲＥＱ制御線をも活動化し
なくてはならない。このことは、現在のＳ／３７０命令
が実行されたときプロセッサ要素８５中に例外を引き起
こし、以てプロセッサ要素８５に状況レジスタに注目す
るように強制する。次に例外ハンドラがＳＴＲ内容をセ
ンスし、「割り込みタイプ」を問い合わせ、適浩なシス
テム・マイクロルーチンをタスク指名する。プロセッサ
要素８５がＳＴＲ中のビットを活動化した時、システム
はそれに従って反応しなくてはならない。基本的には２
つのタイプの割り込み要求がある。
（］）システム要求（Ｓ Ｙ Ｓ Ｒ，Ｅ Ｑ ）は（
ＢＣＵ１５６を介しての）Ｓ／３７０プロセツサ要素８
５に対する要求である。システムはその要求を指定する
ナニめにＳＴＲ中しこ割り込みタイプをセラ）・する。
ＢＣＵ１５６を介しての）Ｓ／３７０プロセツサ要素８
５に対する要求である。システムはその要求を指定する
ナニめにＳＴＲ中しこ割り込みタイプをセラ）・する。
このことは、プロセッサ要素８５中乞こ例外を引き起こ
し、プロセッサ要素８５は、例外ハンドラに制御を渡す
。例外ハンドラは、適当なマイクロルーチンをタスク指
名し、そのマイクロルーチンは、ＳＴＲ中の適当な割り
込みタイプをリセットし、その割り込みタイプによって
決定される機能を実行し、次のＳ／３７０命令を開始す
るためにアダプタ１５４に対してＰＲＯＣＢｕｓコマン
ドを発行することになる。
し、プロセッサ要素８５は、例外ハンドラに制御を渡す
。例外ハンドラは、適当なマイクロルーチンをタスク指
名し、そのマイクロルーチンは、ＳＴＲ中の適当な割り
込みタイプをリセットし、その割り込みタイプによって
決定される機能を実行し、次のＳ／３７０命令を開始す
るためにアダプタ１５４に対してＰＲＯＣＢｕｓコマン
ドを発行することになる。
（２）転送要求は、システムまたはＰＥ８５によって呼
び出され、システム・インターフェース」二の追加的な
データ転送に関与することがある。このブ′こめ、ＳＴ
Ｒ中には２つの割り込みラッチが設けられ、１つはプロ
セッサ通信要求（Ｐ ＣＲ）であり、もう１つは、シス
テム通信要求（Ｓ ＣＲ）である。ＰＣＲはＰＥ８５に
よってセットされシステムによってリセットされ、ＳＣ
Ｒはシステムによってセラ１〜され、ＰＥ８５によって
リセットされる。
び出され、システム・インターフェース」二の追加的な
データ転送に関与することがある。このブ′こめ、ＳＴ
Ｒ中には２つの割り込みラッチが設けられ、１つはプロ
セッサ通信要求（Ｐ ＣＲ）であり、もう１つは、シス
テム通信要求（Ｓ ＣＲ）である。ＰＣＲはＰＥ８５に
よってセットされシステムによってリセットされ、ＳＣ
Ｒはシステムによってセラ１〜され、ＰＥ８５によって
リセットされる。
高速データ転送動作のために、２つの追加的レジスタの
存在が想定され、それは、ＰＥ８５によってセットされ
、システムによって読取られるＢＲレジスタ１１５（第
１３図）と、システムによってリセットされＰＥ８５に
よって読取られるＢＳＳレジスフ１１である。
存在が想定され、それは、ＰＥ８５によってセットされ
、システムによって読取られるＢＲレジスタ１１５（第
１３図）と、システムによってリセットされＰＥ８５に
よって読取られるＢＳＳレジスフ１１である。
次ごと示すのは、ＰＥ８５からシステムへの転送要求の
一例である。すなわち、ＰＥ８５はシステムに対して転
送すべきデータをレジスタ１１５にセットシ、Ｐ ＣＲ
，１ラツチをオンにセットする。
一例である。すなわち、ＰＥ８５はシステムに対して転
送すべきデータをレジスタ１１５にセットシ、Ｐ ＣＲ
，１ラツチをオンにセットする。
システムはそのデータをレジスタ１１５から読取り、Ｐ
ＣＲラッチをリセットする。
ＣＲラッチをリセットする。
プロセッサ８５は、ＰＣＲラッチがリセッｌ〜されてい
るかどうかを見出すためにＰＣＲラッチをセンスするこ
とができる。ＰＥ８５は、上記シーケンスを反復するこ
とによって更なるデータを転送することができる。
るかどうかを見出すためにＰＣＲラッチをセンスするこ
とができる。ＰＥ８５は、上記シーケンスを反復するこ
とによって更なるデータを転送することができる。
システムは、次のように同様の様式でＰＥ８５にデータ
を転送することができる。システムはＰＥ８５に送信す
べきデータをレジスタ１１６乙こセットし、ＳＣＲラッ
チをオンにセットする。ＰＥ８５は割り込まれ、ＳＴＲ
を感知し、ＳＣＲラッチ・オンを見出し、レジスタ１．
１６からデータを読取り、ＳＣＲラッチをリセットする
。システムは、リセットされているかどうかを調べるた
めＳＣＲラッチを照会することができる。
を転送することができる。システムはＰＥ８５に送信す
べきデータをレジスタ１１６乙こセットし、ＳＣＲラッ
チをオンにセットする。ＰＥ８５は割り込まれ、ＳＴＲ
を感知し、ＳＣＲラッチ・オンを見出し、レジスタ１．
１６からデータを読取り、ＳＣＲラッチをリセットする
。システムは、リセットされているかどうかを調べるた
めＳＣＲラッチを照会することができる。
（３）システムは、上記シーケンス舎反復することによ
ってＰＥ８５に更なるデータを転送することができる。
ってＰＥ８５に更なるデータを転送することができる。
データはまた、ＩＯＡ記憶領域１８７を介して交換する
ことができる。ＰＥ８５及びアダプタ１５４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰ ＲＯＣ
Ｂ Ｕ Ｓコマンドが存在する。
ことができる。ＰＥ８５及びアダプタ１５４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰ ＲＯＣ
Ｂ Ｕ Ｓコマンドが存在する。
ＰＥ８５は、ｌ０ＡＩＩ８７に割当てられた１組のバッ
ファをもち、その中へとＰＥ８５が、システムによって
フェッチされるべきデータをセットする。それに対応し
て、システムは、ｌ０Ａ１８７に割当てられた別の１組
のバッファをもち、その中へ、ＰＥ８５によってフェッ
チされるべきデータをシステムがセットする。割り込み
タイプＩ ０ＡＳＹＳ／Ｉ ０ＡＰＵは、５ＹＳＲＥＱ
中で、互いにデータがＩＯＡバッファ中にセットされた
ことを示すために使用される。
ファをもち、その中へとＰＥ８５が、システムによって
フェッチされるべきデータをセットする。それに対応し
て、システムは、ｌ０Ａ１８７に割当てられた別の１組
のバッファをもち、その中へ、ＰＥ８５によってフェッ
チされるべきデータをシステムがセットする。割り込み
タイプＩ ０ＡＳＹＳ／Ｉ ０ＡＰＵは、５ＹＳＲＥＱ
中で、互いにデータがＩＯＡバッファ中にセットされた
ことを示すために使用される。
使用するシステムによって、ある主のマシン・チエツク
及び内部割り込み条件が立ち上げられる。システムは、
Ｓ Ｙ Ｓ Ｒ，Ｅ ＱまたはＸＦＥＲＲＥＱ通信要求
を発行すること；こまってＰ Ｅに割り込み条件を通信
する。ＰＥ８５は、次の機能を実行する。
及び内部割り込み条件が立ち上げられる。システムは、
Ｓ Ｙ Ｓ Ｒ，Ｅ ＱまたはＸＦＥＲＲＥＱ通信要求
を発行すること；こまってＰ Ｅに割り込み条件を通信
する。ＰＥ８５は、次の機能を実行する。
（Ａ）レジスタＳＴＲをセンスしてその内容を問い合わ
せる。
せる。
（Ｂ）システム提供マイクロルーチンを呼び出す。シス
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
Ｓ Ｙ Ｓ Ｒ，Ｅ ＱまたはＸＦＥＲＲＥＱをリセッ
トするためにアダプタ１５４にＰＲＯＣＢＵＳコマンド
を発行する。最後に、ＰＥ８５はＳ／３７０マイクロコ
ードに制御を返す。
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
Ｓ Ｙ Ｓ Ｒ，Ｅ ＱまたはＸＦＥＲＲＥＱをリセッ
トするためにアダプタ１５４にＰＲＯＣＢＵＳコマンド
を発行する。最後に、ＰＥ８５はＳ／３７０マイクロコ
ードに制御を返す。
（ｃ）ＰＥ８４は適当なＳ／３７０割り込みクラスのた
めにＰ Ｓ Ｗスワップを実行し、ＮＳＩ機能を実行す
る。
めにＰ Ｓ Ｗスワップを実行し、ＮＳＩ機能を実行す
る。
１１０割り込み要求は、ＳＴＲ中の丁１０ビットをセッ
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８５がＩ１０割り
込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８５
はＳ ’Ｉ” Ｒビットをリセットし、ＰＥ８６に対し
て内部の割り込み要求ラッチをセットする。このラッチ
は、現在のＰＳＷのＩ１０マスクでマスクされる。もし
このマスクが１で、より高い優先順位割り込み要求が保
留状態でないなら、例外ハンドラが、Ｉ１０割り込み要
求を保有する、システム提供Ｉ１０割り込み要求ハンド
ラに制御を渡す。
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８５がＩ１０割り
込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８５
はＳ ’Ｉ” Ｒビットをリセットし、ＰＥ８６に対し
て内部の割り込み要求ラッチをセットする。このラッチ
は、現在のＰＳＷのＩ１０マスクでマスクされる。もし
このマスクが１で、より高い優先順位割り込み要求が保
留状態でないなら、例外ハンドラが、Ｉ１０割り込み要
求を保有する、システム提供Ｉ１０割り込み要求ハンド
ラに制御を渡す。
Ｅ１４．プロセッサ・バス１７０（第１１及び３０図）
とプロセッサ・バス・コマンド プロセッサ・バス１７０は、全てのＳ／３７０チツプ・
セット要素の間の共通接続である。論理的には、以下に
リストする全ての線はこのバスｔこ属する。
とプロセッサ・バス・コマンド プロセッサ・バス１７０は、全てのＳ／３７０チツプ・
セット要素の間の共通接続である。論理的には、以下に
リストする全ての線はこのバスｔこ属する。
（１）プロセッサ・バス線（０−３１＋４パリテイ）は
、−船釣には、１サイクル中のアドレスとともにコマン
ドを転送し、次に次のサイクルで関連データを転送する
ために使用される。バス使用の許可は、好適にはバス・
アダブタ１５４中にあるアービタによって与えられる。
、−船釣には、１サイクル中のアドレスとともにコマン
ドを転送し、次に次のサイクルで関連データを転送する
ために使用される。バス使用の許可は、好適にはバス・
アダブタ１５４中にあるアービタによって与えられる。
ＰＥ８５は最も低い優先順位をもつ。バス許可ＰＥ８５
を介して許可が与えられた時、ＰＥ８５は次のサイクル
で、適当なバス線上に４つの項目を配置する。記憶アク
セス動作のために、コマンドがプロセッサ・バス線○−
７上に配置され、アドレスがプロセッサ・バス線８−３
１上に配置され、アクセス・キーがキー状況バス上に配
置され、それと同時に「Ｎコマンド有効」バスが立ち上
げられる。
を介して許可が与えられた時、ＰＥ８５は次のサイクル
で、適当なバス線上に４つの項目を配置する。記憶アク
セス動作のために、コマンドがプロセッサ・バス線○−
７上に配置され、アドレスがプロセッサ・バス線８−３
１上に配置され、アクセス・キーがキー状況バス上に配
置され、それと同時に「Ｎコマンド有効」バスが立ち上
げられる。
（２）キー／状況バス（０−４＋パリティ）は、記憶に
アクセス・キーを送ることと、状況レポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ制
御モデル・ビット（ＢＣまたはＥＣ）と動的アドレス変
換ビットのＡＮＤの結果を表す第５のビットが転送され
る。
アクセス・キーを送ることと、状況レポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ制
御モデル・ビット（ＢＣまたはＥＣ）と動的アドレス変
換ビットのＡＮＤの結果を表す第５のビットが転送され
る。
返された状況は、良好な動作の場合、ゼロであるべきで
ある。その非ゼロ状況は、大抵の場合ＰＥ８５中のトラ
ップを引き起こす。アドレスされたバス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。
ある。その非ゼロ状況は、大抵の場合ＰＥ８５中のトラ
ップを引き起こす。アドレスされたバス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。
（３）Ｎバス・ビジー線は、動作を、開始したそのサイ
クル中に完了することができない時にビジー表示を与え
る。Ｎバス・ビジーは、完了するのに２サイクル以上を
要する全てのコマンドの場合、Ｎコマンド有効信号と同
時に有効化される。
クル中に完了することができない時にビジー表示を与え
る。Ｎバス・ビジーは、完了するのに２サイクル以上を
要する全てのコマンドの場合、Ｎコマンド有効信号と同
時に有効化される。
コマンドの実行もこ２サイクル以上ががる場合にＮバス
・ビジーを活動レベルに引き上げるのは、アドレスされ
たバス・ユニットの役目である。Ｎバス・ビジーはまた
、アドレスされたバス・ユニットが対のサイクルの次の
コマンドを受は入れることができないときしこも、活動
レベルＬこ引き上げられる。この規則には例外があって
、もしＰＥ８５が８５Ｍアレイ主記憶１６２に記憶動作
コマンドを発行するなら、ＰＥ８５はＮバス・ビジーを
３サイクルの間活動化する。−船釣には、Ｎバス・ビジ
ーは、コマンドの実行が続くよりも少なくとも１サイク
ル分活動レベルにあることになる。
・ビジーを活動レベルに引き上げるのは、アドレスされ
たバス・ユニットの役目である。Ｎバス・ビジーはまた
、アドレスされたバス・ユニットが対のサイクルの次の
コマンドを受は入れることができないときしこも、活動
レベルＬこ引き上げられる。この規則には例外があって
、もしＰＥ８５が８５Ｍアレイ主記憶１６２に記憶動作
コマンドを発行するなら、ＰＥ８５はＮバス・ビジーを
３サイクルの間活動化する。−船釣には、Ｎバス・ビジ
ーは、コマンドの実行が続くよりも少なくとも１サイク
ル分活動レベルにあることになる。
（４）メモリ管理ユニット（ＭＭＵ） ビジー信号は、
キャッシュ・コントローラ１５３がら発生される。それ
は、ＰＥ８５に、実行に２サイクル以上かかる、全ての
記憶動作の場合の状況及びデータの到来を示すため乙こ
使用される。
キャッシュ・コントローラ１５３がら発生される。それ
は、ＰＥ８５に、実行に２サイクル以上かかる、全ての
記憶動作の場合の状況及びデータの到来を示すため乙こ
使用される。
フェッチ動作は、主として、次のサイクルまたはされ以
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、ＭＭＵビジー信号は、ダウン・レベ
ル（０）で不活性のままとどまる。ＭＭＵビジーは、１
に立」ユリ、データ及び状況が実際にバス上に配置され
るサイクルでＯに戻る。
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、ＭＭＵビジー信号は、ダウン・レベ
ル（０）で不活性のままとどまる。ＭＭＵビジーは、１
に立」ユリ、データ及び状況が実際にバス上に配置され
るサイクルでＯに戻る。
記憶動作の間、ＰＥ８５は（記憶動作の開始後）、次の
サイクルでキー状況バス上の状況を期待する。もしその
状況を次のサイクルで渡すことができるのなら、ＭＭＵ
ビジーは不活性（０）のままとどまり、そうでないなら
、ＭＭＵビジーは、１に立ち上がって、状況が渡される
サイクルで０に戻る。
サイクルでキー状況バス上の状況を期待する。もしその
状況を次のサイクルで渡すことができるのなら、ＭＭＵ
ビジーは不活性（０）のままとどまり、そうでないなら
、ＭＭＵビジーは、１に立ち上がって、状況が渡される
サイクルで０に戻る。
（５）線ＭＩＳＳ ＩＮＤ上のキャッシュ・ミス表示
子は、キャッシュ・コントローラボ５３によって、ＤＬ
ＡＴミス、キー・ミス、またはアドレシング違反をＰＥ
８５に示すために使用される。
子は、キャッシュ・コントローラボ５３によって、ＤＬ
ＡＴミス、キー・ミス、またはアドレシング違反をＰＥ
８５に示すために使用される。
その表示は、その状況上でも可屈である情報の複写であ
る。その線は、状況がキー状況バス」二に与えられてい
るサイクルでは有効であるが、ミス表本線は、数ナノ秒
前に活動化される。ミス表示は、次のサイクルで、ＰＥ
８６を介してｌ−ラップを強制する。
る。その線は、状況がキー状況バス」二に与えられてい
るサイクルでは有効であるが、ミス表本線は、数ナノ秒
前に活動化される。ミス表示は、次のサイクルで、ＰＥ
８６を介してｌ−ラップを強制する。
（６）線バス許可ＰＥ８５上の信号は、ＰＥ８５に対し
てバスを使用する許可を与える。、その信号は、アービ
タで発生する。ＰＥ８５はその後、所望の動作のための
コマンドとアドレスを、許可信号が活動的になりＮバス
・ビジーが活動的でないサイクルに続くサイクル中でバ
ス上に配置する。
てバスを使用する許可を与える。、その信号は、アービ
タで発生する。ＰＥ８５はその後、所望の動作のための
コマンドとアドレスを、許可信号が活動的になりＮバス
・ビジーが活動的でないサイクルに続くサイクル中でバ
ス上に配置する。
（７）用途：線Ｎ ＡＴＴ Ｒ，ＥＱＪ二の注意要
求信号は、「センス」動作を実行するようにＰＥ８５に
要求するために、（バス・アダプタ１５４などの）別の
バス・ユニットから発生する。ＰＥ８５は、現在進行中
の動作（例えば命令実行）が完了すると直ぐにその要求
に応じる。
求信号は、「センス」動作を実行するようにＰＥ８５に
要求するために、（バス・アダプタ１５４などの）別の
バス・ユニットから発生する。ＰＥ８５は、現在進行中
の動作（例えば命令実行）が完了すると直ぐにその要求
に応じる。
（８）線Ｎコマンド有効上のコマンｌ’有効信号は、Ｐ
Ｅ８５によって、プロセッサ・バス０−３１」二のビッ
ト・パターン及び（全てのパリティ線を含む）キー状況
バス線０−４が有効であることを示すために使用される
。その線は、バス許可ＰＥ８５が活動的になりＮバス・
ビジーが非活動性になるサイクルに続くサイクルで活動
性（ダウン・レベル）になる。
Ｅ８５によって、プロセッサ・バス０−３１」二のビッ
ト・パターン及び（全てのパリティ線を含む）キー状況
バス線０−４が有効であることを示すために使用される
。その線は、バス許可ＰＥ８５が活動的になりＮバス・
ビジーが非活動性になるサイクルに続くサイクルで活動
性（ダウン・レベル）になる。
（９）線アドレス・デクリメントは、ＰＥ８５によって
、開始アドレスから下降位置（例えば、データ転送を処
理する１０進データに必要とされる）まで進む記憶アク
セス動作のために使用される。この信号は、Ｎコマンド
有効が活動化されるのと同一のサイクルで活動化するこ
とができる。
、開始アドレスから下降位置（例えば、データ転送を処
理する１０進データに必要とされる）まで進む記憶アク
セス動作のために使用される。この信号は、Ｎコマンド
有効が活動化されるのと同一のサイクルで活動化するこ
とができる。
（１０）線コマンド・キャンセル上のコマンド・キャン
セル信号は、ＰＥ８５によって、記憶に対する既に開始
されているフェッチをキャンセルするために使用される
。このことは、ＰＥ８５が、要求されたデータの即時的
な使用を禁止する条件を検出する時にＮコマンド有効が
活動的になったあとのサイクルで生じ得る。
セル信号は、ＰＥ８５によって、記憶に対する既に開始
されているフェッチをキャンセルするために使用される
。このことは、ＰＥ８５が、要求されたデータの即時的
な使用を禁止する条件を検出する時にＮコマンド有効が
活動的になったあとのサイクルで生じ得る。
好適な実施例では、よく知られブニタイプの５つのグル
ープのコマンドがある。
ープのコマンドがある。
すなわち、Ｉ１０記憶、ＭＭＵ動作、メツセージ交換、
及び浮動小数点である。
及び浮動小数点である。
バス１７１の制御ヲ要求するバス・ユニッ１〜（ＰＥ８
５、アダプタ１５４またはキャッシュ・コントローラ１
５３）は、バス上にそのコマンドをセットする。ＣＰＵ
配憶及び１１０配憶コマンドの場合、バス・ユニットは
まブこ、キー状況バス上のアクセス・キー及び動的アド
レス変換ビットをもセットする。そのコマンドの完了後
、状況がその同一バス上で、要求側バス・ユニットに戻
される。
５、アダプタ１５４またはキャッシュ・コントローラ１
５３）は、バス上にそのコマンドをセットする。ＣＰＵ
配憶及び１１０配憶コマンドの場合、バス・ユニットは
まブこ、キー状況バス上のアクセス・キー及び動的アド
レス変換ビットをもセットする。そのコマンドの完了後
、状況がその同一バス上で、要求側バス・ユニットに戻
される。
アダプタ１５４は、ＣＰＵ記憶コマンド及び１１０記憶
コマンドを発行するが、ＰＥ８５は、ＣＰ Ｕ Ｓａ憶
コマンドしか発行することができない。
コマンドを発行するが、ＰＥ８５は、ＣＰ Ｕ Ｓａ憶
コマンドしか発行することができない。
これらのコマンド・グループは、次のとおりである。
動作 ＣＰＩＪメモリ・
コマンド
（１）Ｓ／３７０主記憶参照
（ａ）フェッチ
キャツシコ キャッシュから
Ｉ１０メモリ・
コマンド
キャッシュから
ヒツト
キャッシュ
ミス
（ｂ）Ｎ己 憶
キャッシュ
ヒツト
キャッシュ
ミス
のフェッチ
メモリからの
キャッシコ・
ラインの再
ロード（キャス
１〜・アウトを
含む）及び
キャッシコから
のフェッチ
キャッシコへの
ａ己 憶
のフェッチ
キャッシュへの
３己 憶
メモリからの
キャッシュ・
ラインの再
ロード（キャス
トーアウトを
含む）及び
キャッシュから
のフェッチ
メモリへの記憶
（２）内部オブジェクト領域（ＩＯＡ）参照あるＣＰＵ
メモリ・コマンドは、ＩＯＡ言己憶アドレス・チエツク
へのアクセスを許容する。
メモリ・コマンドは、ＩＯＡ言己憶アドレス・チエツク
へのアクセスを許容する。
■／○記憶コマンド（才、Ｓ／３７０主記憶アドレスを
チエツクすることなく、キャッシュ・コントローラ１５
３中で実行される。このチエツクは、５ＴＣ１１６５中
で実行される。ＣＰＵ記憶コマンドは、実行のためコン
１−ローラ１５３へと指向され、１バイト・コマンド・
フィールドと、３バイト実または仮想アドレス・フィー
ルドをもつ。これらのコマンド・フィールド・ビットＣ
Ｊ１次のとおりである。
チエツクすることなく、キャッシュ・コントローラ１５
３中で実行される。このチエツクは、５ＴＣ１１６５中
で実行される。ＣＰＵ記憶コマンドは、実行のためコン
１−ローラ１５３へと指向され、１バイト・コマンド・
フィールドと、３バイト実または仮想アドレス・フィー
ルドをもつ。これらのコマンド・フィールド・ビットＣ
Ｊ１次のとおりである。
コマンド・ビット 意味
０−１ ＝ １． ＯＣＰ Ｕメモリ・コマンド２−１
フェッチ動作 ２＝Ｏ記憶動作 ３＝１ キャッシュ・バイパス、アドレス・
チエツクなし ３−０ アドレス・チエツクっきＳ／３７０
アドレス比較 ４＝ ０ ’７＝ｎｎｎ ＡＣＢチエツク Ｄ Ｌ Ａ、 Ｔアクセスなし キー制御保護チエツクなし 参照及びチエツク・ビット 処理なし ＤＬＡＴアクセス 一キー制御保護チエツク 一参照及びチエツク・ピッ）〜 処理 バイト長カウント ０００＝ １ バイｌ− ００１＝２ バイト ０１０＝３ バイト ０１１＝４ バイト １００＝８ バイト １０１ ＝ ６４バイト １．１０＝６４バイト・ フェッチ！（ＢＳＭ から低速） ＩＪ１＝６４バイト・ フェッチ！ （アダプタ から低速） ＣＰＵ記憶コマンドの例は、次のとおりである。
フェッチ動作 ２＝Ｏ記憶動作 ３＝１ キャッシュ・バイパス、アドレス・
チエツクなし ３−０ アドレス・チエツクっきＳ／３７０
アドレス比較 ４＝ ０ ’７＝ｎｎｎ ＡＣＢチエツク Ｄ Ｌ Ａ、 Ｔアクセスなし キー制御保護チエツクなし 参照及びチエツク・ビット 処理なし ＤＬＡＴアクセス 一キー制御保護チエツク 一参照及びチエツク・ピッ）〜 処理 バイト長カウント ０００＝ １ バイｌ− ００１＝２ バイト ０１０＝３ バイト ０１１＝４ バイト １００＝８ バイト １０１ ＝ ６４バイト １．１０＝６４バイト・ フェッチ！（ＢＳＭ から低速） ＩＪ１＝６４バイト・ フェッチ！ （アダプタ から低速） ＣＰＵ記憶コマンドの例は、次のとおりである。
（１）実アドレスをもつ記憶１６２に対する６４バイト
までのフェッチまたは記憶を行うための、実Ｎバイト・
フェッチ＜ １．０１１． ｉ ｎ ｎ ｎ ） ／記
憶（１００１，ｊ−ｎ、 ｎ ｎ ） （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キャッシュ実Ｎバー（１
−・）ｘｙ−ｆ−＜１０１０１０ｎｎ） ／ｉｊ己憶（
１０００１０ｎ、ｎ） （３）実アｐレス（１０００００ｎｎ）をモつＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ（１ｏ１０１１ｎｎ）／記憶
（１０００］、１ｎｎ）（４）仮想アドレスをもつキャ
ッシュに対する４バイト−までの読取／書込を行うため
の、キャッシュ仮想Ｎバイト・フェッチ（ｉ−０１，Ｏ
ＯＯｎｎ）／ ３己 憶 （１，００００Ｏｎ、
ｎ ＞■／○言己憶コマンドは、アダプタ１５４に
よって初期化され、キャッシュ・コントローラ１５３へ
と向けられる。それらは、長さ１乃至６４バイトのデー
タ・ストリングをアドレス降順に転送する。その３２ビ
ツト・コマンド・フォーマットは、３つの下位バイトに
実アドレスを含み、その高位バイトは、最高位ビット°
゛Ｏ゛をもち、次の高位ビットがフェッチまたは記憶動
作を決定し、残りの６ビツトがデータ転送の長さ（１乃
至６４バイト）を決定する。データ・ストリングは、バ
ス上で位置整列を要することがある最初及び最後の転送
を除いてはワード境界上に転送される。
までのフェッチまたは記憶を行うための、実Ｎバイト・
フェッチ＜ １．０１１． ｉ ｎ ｎ ｎ ） ／記
憶（１００１，ｊ−ｎ、 ｎ ｎ ） （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キャッシュ実Ｎバー（１
−・）ｘｙ−ｆ−＜１０１０１０ｎｎ） ／ｉｊ己憶（
１０００１０ｎ、ｎ） （３）実アｐレス（１０００００ｎｎ）をモつＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ（１ｏ１０１１ｎｎ）／記憶
（１０００］、１ｎｎ）（４）仮想アドレスをもつキャ
ッシュに対する４バイト−までの読取／書込を行うため
の、キャッシュ仮想Ｎバイト・フェッチ（ｉ−０１，Ｏ
ＯＯｎｎ）／ ３己 憶 （１，００００Ｏｎ、
ｎ ＞■／○言己憶コマンドは、アダプタ１５４に
よって初期化され、キャッシュ・コントローラ１５３へ
と向けられる。それらは、長さ１乃至６４バイトのデー
タ・ストリングをアドレス降順に転送する。その３２ビ
ツト・コマンド・フォーマットは、３つの下位バイトに
実アドレスを含み、その高位バイトは、最高位ビット°
゛Ｏ゛をもち、次の高位ビットがフェッチまたは記憶動
作を決定し、残りの６ビツトがデータ転送の長さ（１乃
至６４バイト）を決定する。データ・ストリングは、バ
ス上で位置整列を要することがある最初及び最後の転送
を除いてはワード境界上に転送される。
Ｍ、 Ｍ Ｕコマンドは、キャッシュ・コントローラ１
５３と、ＤＬＡＴ、ＡＣＢ、ディレクトリを含むそのレ
ジスタを制御するために使用される。
５３と、ＤＬＡＴ、ＡＣＢ、ディレクトリを含むそのレ
ジスタを制御するために使用される。
メツセージ・コマンドは、バス１５１に接続されたバス
・スニットの間でメツセージを転送するために使用され
る。
・スニットの間でメツセージを転送するために使用され
る。
Ｅｌ、５．Ｓ／３７０記憶管理ユニツト８１（１）キャ
ッシュ・コントローラ１５３キャッシュ・コン１〜ロー
ラ１５３（第３１図）は、キャッシュ記憶３４０と、ア
ドレシング及び比較論理３４７．３４８と、フェッチ整
列器３４３と、高速アドレス変換のためのブイレフＩ・
す・ルックアサイド・テーブル（ＤＬＡＴ）３４１ｅ有
する。キャッシュ・コン１〜ローラ１５３は、プロセッ
サ・バス１７０から仮想アドレス及び記憶コマンドを受
は入れ、それがキャッシュ記憶３４０を介する要求を満
足することができないとき、マルチプレクサ３４９及び
ＳＴＣバス１５７を介してフェッチ及び記憶コマンドを
記憶制御インターフェース↑５５（第１１図）に転送す
る。
ッシュ・コントローラ１５３キャッシュ・コン１〜ロー
ラ１５３（第３１図）は、キャッシュ記憶３４０と、ア
ドレシング及び比較論理３４７．３４８と、フェッチ整
列器３４３と、高速アドレス変換のためのブイレフＩ・
す・ルックアサイド・テーブル（ＤＬＡＴ）３４１ｅ有
する。キャッシュ・コン１〜ローラ１５３は、プロセッ
サ・バス１７０から仮想アドレス及び記憶コマンドを受
は入れ、それがキャッシュ記憶３４０を介する要求を満
足することができないとき、マルチプレクサ３４９及び
ＳＴＣバス１５７を介してフェッチ及び記憶コマンドを
記憶制御インターフェース↑５５（第１１図）に転送す
る。
Ｄ Ｌ Ａ Ｔ ３１４−は、仮想ページ・アドレスの
実ページ・アドレスへの高速変換を行う。それの２×３
２エントリは、６４１個の予め変換されたページ・アド
レスを保持する。ＤＬＡ、Ｔ３４１は、２路セツト連想
的アドレシング・スキームを使用してアクセスされる。
実ページ・アドレスへの高速変換を行う。それの２×３
２エントリは、６４１個の予め変換されたページ・アド
レスを保持する。ＤＬＡ、Ｔ３４１は、２路セツト連想
的アドレシング・スキームを使用してアクセスされる。
その仮想ページ・サイズは、好適には４． Ｋ Ｂであ
る。ＤＬＡＴミスの場合、ＰＥ８５が割り込まれ、Ｓ／
３７０主記憶１６２中のセグメント及びページ・テーブ
ル（図示しない）を使用してよく知られブこ方法でマイ
クロプログラムによって仮想アドレス変換が行なわれる
。
る。ＤＬＡＴミスの場合、ＰＥ８５が割り込まれ、Ｓ／
３７０主記憶１６２中のセグメント及びページ・テーブ
ル（図示しない）を使用してよく知られブこ方法でマイ
クロプログラムによって仮想アドレス変換が行なわれる
。
Ｄ Ｌ Ａ Ｔ ３４．１は、次に、記憶からフェッチ
されキャッシュ中しこ配置されすこ情報の新しい仮想及
び実ページ・アドレスを反映するように更新される。、
記憶キーのコピーが５７３７０キー記憶からフェッチさ
れてＤＬＡＴエントリ中に入れられる。
されキャッシュ中しこ配置されすこ情報の新しい仮想及
び実ページ・アドレスを反映するように更新される。、
記憶キーのコピーが５７３７０キー記憶からフェッチさ
れてＤＬＡＴエントリ中に入れられる。
キャッシュ・ディレクトリ３４２をもつ８ Ｋ Ｂキャ
ッシュ３４０は、プロセッサ性能を著しく改善する高速
バッファを与える。データ及びディレクトリ・アレイは
、４つの区画に区分される。
ッシュ３４０は、プロセッサ性能を著しく改善する高速
バッファを与える。データ及びディレクトリ・アレイは
、４つの区画に区分される。
キャッシュ中の各区画は、２５６Ｘ８Ｂで構成されてい
る。キャッシュ３４０からデータをフェッチする場合、
ＤＬＡＴ３４１と、キャッシュ・デイレクトす３４２ヒ
、キャッシュ３４０を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チエツクは、選択されたＤＬＡＴエン１〜り中の
記憶＝ ２４８ キーを使用して比較回路３４５によって実行される。４
×８Ｂのデータがキャッシュ３４０の出力３４０ａにラ
ッチ・アップされる。そして、もし要求されたデータが
キャッシュ３４０中にあるなら、適当なデータをフェッ
チ整列器３４３中にゲートするために、晩期選択信号が
使用される。
る。キャッシュ３４０からデータをフェッチする場合、
ＤＬＡＴ３４１と、キャッシュ・デイレクトす３４２ヒ
、キャッシュ３４０を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チエツクは、選択されたＤＬＡＴエン１〜り中の
記憶＝ ２４８ キーを使用して比較回路３４５によって実行される。４
×８Ｂのデータがキャッシュ３４０の出力３４０ａにラ
ッチ・アップされる。そして、もし要求されたデータが
キャッシュ３４０中にあるなら、適当なデータをフェッ
チ整列器３４３中にゲートするために、晩期選択信号が
使用される。
記憶動作の場合、バイト単位の部分記憶が実行される。
キャッシュ・ミスの場合、キャッシュ・コントローラ］
５３は要求されたＴ３４Ｂキャツシコ・ラインをバース
ト・モードでフェッチするために８５Ｍコマンドを自動
的にセット・アップする。もし新しいキャッシュ・ライ
ンによって置換すべきキャッシュ・ラインが、ロードさ
れて以・来変更されていたなら、新しいキャッシュ・ラ
インがロードされる前に、記憶１６２に対するキャッシ
ュ・ライン・キャストアウト動作が開始される。■１０
デークは、キャッシュ・ライン・キャストアウト及びロ
ード動作を決して引き起こさない。記憶１６２からフェ
ッチすべきＩ１０データは、主記憶１６２とキャッシュ
記憶３４０の両方の機構にアクセスすることによって検
索される。そして、キャッシュ・ヒツトが生じると、メ
モリ動作がキャンセルされて、キャッシュ記憶がデータ
を供給する。もしＩ１０データがキャッシュ中にないな
ら、それはメモリから直接フェッチされるけれども、キ
ャッシュ・ラインは置き換えられない。
５３は要求されたＴ３４Ｂキャツシコ・ラインをバース
ト・モードでフェッチするために８５Ｍコマンドを自動
的にセット・アップする。もし新しいキャッシュ・ライ
ンによって置換すべきキャッシュ・ラインが、ロードさ
れて以・来変更されていたなら、新しいキャッシュ・ラ
インがロードされる前に、記憶１６２に対するキャッシ
ュ・ライン・キャストアウト動作が開始される。■１０
デークは、キャッシュ・ライン・キャストアウト及びロ
ード動作を決して引き起こさない。記憶１６２からフェ
ッチすべきＩ１０データは、主記憶１６２とキャッシュ
記憶３４０の両方の機構にアクセスすることによって検
索される。そして、キャッシュ・ヒツトが生じると、メ
モリ動作がキャンセルされて、キャッシュ記憶がデータ
を供給する。もしＩ１０データがキャッシュ中にないな
ら、それはメモリから直接フェッチされるけれども、キ
ャッシュ・ラインは置き換えられない。
記憶中に格納すべきＩ１０データは、もしアドレスされ
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら直接記憶１６２中に入
れられる。
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら直接記憶１６２中に入
れられる。
４ＫＢキー記憶３４４は、１６ＭＢメモリのす：めの記
憶キーを保持する。そのキー記憶し、４に×８に構成さ
れたアレイである。各バイトは、１つの記憶キーを保持
する。各ＤＬＡＴエントリは、その４ＫＢブロツク・ア
ドレスに関連付けられた記憶キーのコピーを保持する。
憶キーを保持する。そのキー記憶し、４に×８に構成さ
れたアレイである。各バイトは、１つの記憶キーを保持
する。各ＤＬＡＴエントリは、その４ＫＢブロツク・ア
ドレスに関連付けられた記憶キーのコピーを保持する。
そのことは、反復的にページにアクセスする間のキー記
憶に対するアクセスの回数を著しく低減させる。記憶キ
ー割当てにおける変更は、キー記憶と、キャラシュ記憶
におけるコピーの両方に影響を与える。
憶に対するアクセスの回数を著しく低減させる。記憶キ
ー割当てにおける変更は、キー記憶と、キャラシュ記憶
におけるコピーの両方に影響を与える。
レシーバ回１１３６５を介してプロセッサ・バス１７０
からキャッシュ・コントローラ１５３が受は取ったコマ
ンド、データ及びアドレスは、コマンド、データ及びア
ドレス・レジスタ３５０１．３５１及び３５２にそれぞ
れ格納される。アドレス・レジスタ３４−７は、関連す
るＳ／３７０プロセツサ要素ＰＥ８６のための有効アド
レスの範囲を記憶する。比較論理３４８は、受信したア
ドレスの有効性を検証する。Ｓ／３７０アドレス比較論
理３４８は、ＰＥ８６及びＩ１０バス・アダプタ１５４
の両方からのアドレスを処理する。
からキャッシュ・コントローラ１５３が受は取ったコマ
ンド、データ及びアドレスは、コマンド、データ及びア
ドレス・レジスタ３５０１．３５１及び３５２にそれぞ
れ格納される。アドレス・レジスタ３４−７は、関連す
るＳ／３７０プロセツサ要素ＰＥ８６のための有効アド
レスの範囲を記憶する。比較論理３４８は、受信したア
ドレスの有効性を検証する。Ｓ／３７０アドレス比較論
理３４８は、ＰＥ８６及びＩ１０バス・アダプタ１５４
の両方からのアドレスを処理する。
アドレス比較境界（ＡＣＢ）レジスタ３５３比較機能は
、カスタマ領域を意図しているＳ／３７０主記憶参照が
ＩＯＡをアドレスしないことを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０記憶１６２中の予約ＩＯＡ領域
と、非予約領域の間の分割（境界）線を記憶する。Ｓ／
３７０記憶に対するめいめいのアクセスは、比較論理３
５４が受信アドレスをＡＣＢ値と比較する動作をも１′
二らす。
、カスタマ領域を意図しているＳ／３７０主記憶参照が
ＩＯＡをアドレスしないことを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０記憶１６２中の予約ＩＯＡ領域
と、非予約領域の間の分割（境界）線を記憶する。Ｓ／
３７０記憶に対するめいめいのアクセスは、比較論理３
５４が受信アドレスをＡＣＢ値と比較する動作をも１′
二らす。
（２）ＳＴＣＩ １６５ （第３２Ａ及び３２Ｂ図）（
Ａ）序論 記憶制御インターフェース（ＳＴＣＩ）１．５５は、Ｓ
／３７０チツプ・セット１５０を、バス論理１７８及び
システム・バス３０（第１図）を介して、Ｓ／８８２重
化フォールト・トレラント記憶ＩＧ、１８に接続する。
Ａ）序論 記憶制御インターフェース（ＳＴＣＩ）１．５５は、Ｓ
／３７０チツプ・セット１５０を、バス論理１７８及び
システム・バス３０（第１図）を介して、Ｓ／８８２重
化フォールト・トレラント記憶ＩＧ、１８に接続する。
記憶制御インターフェース（ＳＴＣＩ）１．５５は、コ
マンド毎の１乃至６４バイトからのデータ転送を決定す
る全てのプロセッサ及びＩ１０記憶／フェッチ・コマン
ドをサポートする。全てのＦＣＣ，リフレッシュ、メモ
リ初期化及び構成、再試行などは、Ｓ／８８プロセツサ
６２及び配憶１６．１８によって処理される。５ＴＣ１
１５５の詳細なデータ・フローが第３２Ａ及び３２Ｂ図
に示されている。
マンド毎の１乃至６４バイトからのデータ転送を決定す
る全てのプロセッサ及びＩ１０記憶／フェッチ・コマン
ドをサポートする。全てのＦＣＣ，リフレッシュ、メモ
リ初期化及び構成、再試行などは、Ｓ／８８プロセツサ
６２及び配憶１６．１８によって処理される。５ＴＣ１
１５５の詳細なデータ・フローが第３２Ａ及び３２Ｂ図
に示されている。
５ＴＣ１１５５は、記憶管理ユニット８３中の相手５Ｔ
ＣＩ １５５ａ （図示しない）と、相手ユニット２３
（第８図中の）対応ＳＴＣＩ対とともに、各ＳＴＣＩ中
の論理４０８（第２３Ｂ図）などの調停によって、シス
テム・バス構造３０の制御を求めて調停する。５ＴＣ１
１５５は第７図から見て取れるようにモジュール９のＩ
１０コントローラ及び他のＣＰＵ２５．２７及び２９．
３１に対抗して調停するのみならず、Ｉ１０機能または
慣用的Ｓ／８８機能のためにバスの制御を要求し得る関
連Ｓ／８８プロセツサ６２（及びそのプロセッサの対及
び第８図のＣＰＵ２１．２３中の相手プロセッサ）に対
抗して調停しなくてはならない。
ＣＩ １５５ａ （図示しない）と、相手ユニット２３
（第８図中の）対応ＳＴＣＩ対とともに、各ＳＴＣＩ中
の論理４０８（第２３Ｂ図）などの調停によって、シス
テム・バス構造３０の制御を求めて調停する。５ＴＣ１
１５５は第７図から見て取れるようにモジュール９のＩ
１０コントローラ及び他のＣＰＵ２５．２７及び２９．
３１に対抗して調停するのみならず、Ｉ１０機能または
慣用的Ｓ／８８機能のためにバスの制御を要求し得る関
連Ｓ／８８プロセツサ６２（及びそのプロセッサの対及
び第８図のＣＰＵ２１．２３中の相手プロセッサ）に対
抗して調停しなくてはならない。
しかし、調停論理は、それ以外の点では、今から説明す
るプロセッサ及び■／○ボードのモジュール・バックパ
ネル・スロット位置に主として基づき、前述の米国特許
筒４４，５３２１５号に記載されているものとほぼ類似
している。調停フェーズの間に、バス−マスタとなる能
力をもちバス・サイクルを開始する準備ができているプ
ロセッサ・モジュール９のどのユニットも、バス構造の
使用を求めて調停する。そのユニットは、バス・サイク
ル要求信号を立ち上げ、それと同時に調停ネットワーク
によって、やはりバス・サイクル要求を主張しているよ
り高い優先順位のユニットがないかどうかをチエツクす
る。調停フェーズの間にバス構造に対するアクセスを得
ることに成功したユニットまたは対ユニットがバス・マ
スクと称され、次のクロック・フェーズで転送サイクル
を開始させる。各メモリ・ユニット１６．１８は、決し
てマスクとはならず、調停はしない。サイクルの決定フ
ェーズの間に、そのサイクルのバス・マスクであると判
断されたユニットが、サイクル決定または機能信号のセ
ットを発生することによりサイクルのタイプを決定する
。バス・マスクはまた、アドレス信号を出して、アドレ
ス・パリティ線上にそのアドレス及び機能信号のための
偶パリティを配置する。プロセッサ・モジュールの全て
のユニットは、その内部動作状態に拘らず、機能及びア
ドレス信号を運ぶバス導体上の信号を常に受は取るけれ
ども、周辺制御ユニットは、パリティ信号を受は取るこ
となく動作することができる。決定されているサイクル
は、もしバス待機（ｉｔ号がその時点で出されたなら取
り消される。
るプロセッサ及び■／○ボードのモジュール・バックパ
ネル・スロット位置に主として基づき、前述の米国特許
筒４４，５３２１５号に記載されているものとほぼ類似
している。調停フェーズの間に、バス−マスタとなる能
力をもちバス・サイクルを開始する準備ができているプ
ロセッサ・モジュール９のどのユニットも、バス構造の
使用を求めて調停する。そのユニットは、バス・サイク
ル要求信号を立ち上げ、それと同時に調停ネットワーク
によって、やはりバス・サイクル要求を主張しているよ
り高い優先順位のユニットがないかどうかをチエツクす
る。調停フェーズの間にバス構造に対するアクセスを得
ることに成功したユニットまたは対ユニットがバス・マ
スクと称され、次のクロック・フェーズで転送サイクル
を開始させる。各メモリ・ユニット１６．１８は、決し
てマスクとはならず、調停はしない。サイクルの決定フ
ェーズの間に、そのサイクルのバス・マスクであると判
断されたユニットが、サイクル決定または機能信号のセ
ットを発生することによりサイクルのタイプを決定する
。バス・マスクはまた、アドレス信号を出して、アドレ
ス・パリティ線上にそのアドレス及び機能信号のための
偶パリティを配置する。プロセッサ・モジュールの全て
のユニットは、その内部動作状態に拘らず、機能及びア
ドレス信号を運ぶバス導体上の信号を常に受は取るけれ
ども、周辺制御ユニットは、パリティ信号を受は取るこ
となく動作することができる。決定されているサイクル
は、もしバス待機（ｉｔ号がその時点で出されたなら取
り消される。
応答フェーズの間に、ビジーであるシステムのアドレス
されたユニットは、そのサイクルを取り消すためにバス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならバス・ビジー信号を発生
することができる。応答フェーズの間に発生されたバス
・エラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
両方のサイクルについて、データ転送サイクルの間もこ
バスＡ及びＢ上で転送される。このことにより、システ
ムが、データ線の使用を求める再調停を依頼したり、ソ
ース・ユニットまたは宛先ユニットに関連するタグ・デ
ータをもつ必要なくバス構造」ユで読取サイクルと書込
サイクルの混合をパイプラインすることができる。
されたユニットは、そのサイクルを取り消すためにバス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならバス・ビジー信号を発生
することができる。応答フェーズの間に発生されたバス
・エラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
両方のサイクルについて、データ転送サイクルの間もこ
バスＡ及びＢ上で転送される。このことにより、システ
ムが、データ線の使用を求める再調停を依頼したり、ソ
ース・ユニットまたは宛先ユニットに関連するタグ・デ
ータをもつ必要なくバス構造」ユで読取サイクルと書込
サイクルの混合をパイプラインすることができる。
フルワード転送は、ＵＤＳ及びＬＤＳ （上下のデータ
・ストローブ）信号の両方を出すことによって達成され
る。半ワードまたはバイト転送は、これらのストローブ
信号のうちの１つだけを出すことによって達成される転
送として定義される。
・ストローブ）信号の両方を出すことによって達成され
る。半ワードまたはバイト転送は、これらのストローブ
信号のうちの１つだけを出すことによって達成される転
送として定義される。
書込転送は、単にどのストローブ信号も出さないように
することによって、バス・マスクによってそのサイクル
の初期に取り消すことができる。読取られるスレーブ・
ユニットは、データとともにストローブ信号を出さなく
てはならない。ストローブ信号は、バス・データ・パリ
ティの計算に含まれる。
することによって、バス・マスクによってそのサイクル
の初期に取り消すことができる。読取られるスレーブ・
ユニットは、データとともにストローブ信号を出さなく
てはならない。ストローブ信号は、バス・データ・パリ
ティの計算に含まれる。
データ転送フェーズの間に検出されたエラーは、そのエ
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでバス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しかし
、システムの中央処理ユニット２１及び主要メモリ・ユ
ニット１Ｇは、受は取るや否やそのデータを使用し、エ
ラーの場合、事実上バックアップして、正しいデータを
待つ。データ後ザイクルの間のバス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを繰り返させる。このことは、この第２のデータ
後、すなわち第６のフェーズの間にバス構造上にデータ
を伝送したであろうところのサイクルを取り消すことに
なる。
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでバス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しかし
、システムの中央処理ユニット２１及び主要メモリ・ユ
ニット１Ｇは、受は取るや否やそのデータを使用し、エ
ラーの場合、事実上バックアップして、正しいデータを
待つ。データ後ザイクルの間のバス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを繰り返させる。このことは、この第２のデータ
後、すなわち第６のフェーズの間にバス構造上にデータ
を伝送したであろうところのサイクルを取り消すことに
なる。
示されているシステムの動作の正常バックブレーン−モ
ードは、全てのユニットが服従両（○）） ｅ ｙ
Ｂ ｏ ｔ ｈ ）モードにある時であり、そのときＡ
バスとＢバスの両方にエラーがないように見える。例え
ば、Ａバス上のエラーに応答して、全てのユニットが同
期的に服従Ｂ （ＯｂｅｙＢ）モードに切り替わる。モ
ジュール９は、Ｓ／８８中央処理ユニツト上で走る監視
ソフトウェアによって動作の服従両モードに戻る。
ードは、全てのユニットが服従両（○）） ｅ ｙ
Ｂ ｏ ｔ ｈ ）モードにある時であり、そのときＡ
バスとＢバスの両方にエラーがないように見える。例え
ば、Ａバス上のエラーに応答して、全てのユニットが同
期的に服従Ｂ （ＯｂｅｙＢ）モードに切り替わる。モ
ジュール９は、Ｓ／８８中央処理ユニツト上で走る監視
ソフトウェアによって動作の服従両モードに戻る。
動作の服従Ｂ及び服従Ａ（ＯｂｅｙＡ）モードの両方に
おいて、ＡバスとＢバスの両方がシステム・ユニットに
よって駆動され、全てのユニッ１〜は依然として完全エ
ラー・チエツクを実行する。服従両モードの動作との違
いは、ユニットが、データを反復させる必要なく、また
サイクルを打ち切ることなく、服従していない１つのバ
ス上の更なるエラーを単にログするということだけであ
る。しかし、服従バス上のバス・エラー信号は、上述の
ようにして処理され、全てのユニットをしてもう一方の
バスに服従するようにスイッチさせる。
おいて、ＡバスとＢバスの両方がシステム・ユニットに
よって駆動され、全てのユニッ１〜は依然として完全エ
ラー・チエツクを実行する。服従両モードの動作との違
いは、ユニットが、データを反復させる必要なく、また
サイクルを打ち切ることなく、服従していない１つのバ
ス上の更なるエラーを単にログするということだけであ
る。しかし、服従バス上のバス・エラー信号は、上述の
ようにして処理され、全てのユニットをしてもう一方の
バスに服従するようにスイッチさせる。
（Ｂ）システム・バス・フェーズ
第３３図は、モジュール９のための、バス構造３０上の
４つのパイプラインされた多重フェーズ転送サイクルを
もつ上述の動作を示す図である。
４つのパイプラインされた多重フェーズ転送サイクルを
もつ上述の動作を示す図である。
波形５６ａ及び５６ｂは、第３３図の一番上にラベルさ
れている１乃至２１と番号付けされた２１個の連続的タ
イミング・フェーズのために、Ｘバス４Ｇにクロック３
８が印加するＳ／８８マスター・クロック及びマスター
同期信号を示す。波形６８ｂで表される、バス構造上の
調停信号は、図示されている２１のサイクルのおのおの
もこむいて、４↑１、甘２、廿３．．．＃２１のサイク
ル番号で記されている新しいサイクルを求める調停を開
始するために、各タイミング・フェーズの開始時点で変
化する。第３３図は、波形５８ｂでサイクル決定信号を
表す。各サイクル毎のサイクル決定信号は、そのサイク
ルのすこめの調停信号よりも１クロツク・サイクル後に
発生ずる。第３３図はさらに、ビジー 待機、データ、
Ａバス・エラー、及びＢバス・エラー信号を示している
。第３３図の最下行は、システムが動作するバックブレ
ーン・モードをあられし、異なるモードの間の転移を示
す。
れている１乃至２１と番号付けされた２１個の連続的タ
イミング・フェーズのために、Ｘバス４Ｇにクロック３
８が印加するＳ／８８マスター・クロック及びマスター
同期信号を示す。波形６８ｂで表される、バス構造上の
調停信号は、図示されている２１のサイクルのおのおの
もこむいて、４↑１、甘２、廿３．．．＃２１のサイク
ル番号で記されている新しいサイクルを求める調停を開
始するために、各タイミング・フェーズの開始時点で変
化する。第３３図は、波形５８ｂでサイクル決定信号を
表す。各サイクル毎のサイクル決定信号は、そのサイク
ルのすこめの調停信号よりも１クロツク・サイクル後に
発生ずる。第３３図はさらに、ビジー 待機、データ、
Ａバス・エラー、及びＢバス・エラー信号を示している
。第３３図の最下行は、システムが動作するバックブレ
ーン・モードをあられし、異なるモードの間の転移を示
す。
第３３図をさらに参照すると、タイミング・フェーズ番
号１の間に、モジコール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスク・ユニット
が、サイクル決定信号波形６８ｂ上の指標計１で指定さ
れるように、タイミング−フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイクル４士２を求める
調停が実行される。
号１の間に、モジコール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスク・ユニット
が、サイクル決定信号波形６８ｂ上の指標計１で指定さ
れるように、タイミング−フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイクル４士２を求める
調停が実行される。
タイミング・フェーズ３の間にはサイクル＃１に対して
はバス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング・フェーズ４の間に生じ、データ波
形５８ｂ上で記号せ１で指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイクル＃２のサイクル決定が実行さ
れ、更なるサイクル＃３の調停が実行される。
はバス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング・フェーズ４の間に生じ、データ波
形５８ｂ上で記号せ１で指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイクル＃２のサイクル決定が実行さ
れ、更なるサイクル＃３の調停が実行される。
タイミング・フェーズ４では、サイクル＃１のデータ転
送が行なわれ、サイクル＃３の決定が実行される。、ま
た、波形６８ｆで示されるように、バス穴エラーがこの
タイミング・フェーズの間に出される。このエラー信号
は、サイクル羽２を取り消し、そのモジコール中の全て
のユニットを服従Ｂモードにスイッチする。タイミング
・フェーズ４のパス穴エラー信号は、前のタイミング・
フェーズ３において、システムの少なくとも１つのユニ
ットがＡバス４２からの信号に関連して工ラーを検出し
たことを示す。そのエラーは、タイミング・フェーズ３
の間の波形５８のデータの欠如によって示されるように
、バス構造上にデータがないときに生じたものであり、
それゆえ、データ転送を繰り返す必要はない。
送が行なわれ、サイクル＃３の決定が実行される。、ま
た、波形６８ｆで示されるように、バス穴エラーがこの
タイミング・フェーズの間に出される。このエラー信号
は、サイクル羽２を取り消し、そのモジコール中の全て
のユニットを服従Ｂモードにスイッチする。タイミング
・フェーズ４のパス穴エラー信号は、前のタイミング・
フェーズ３において、システムの少なくとも１つのユニ
ットがＡバス４２からの信号に関連して工ラーを検出し
たことを示す。そのエラーは、タイミング・フェーズ３
の間の波形５８のデータの欠如によって示されるように
、バス構造上にデータがないときに生じたものであり、
それゆえ、データ転送を繰り返す必要はない。
タイミング・フェーズ５の間に、服従Ｂモードで動作す
るシステムによって第５のサイクルが調停され、サイク
ル＃＋４の機能が調停され、バス構造上には、サイクル
＃３のための応答が存在しない。従って、そのサイクル
は、タイミング・フェーズ６の間にデータ転送へと進む
。またタイミング・フェーズ６で、波形５８ｄで示すよ
うにバス待機が出され、これはサイクル４４４と関連す
る。その効果は、そのサイクル舎別のタイミング・フェ
ーズの間延長し、サイクル１］５を取り消すことである
。
るシステムによって第５のサイクルが調停され、サイク
ル＃＋４の機能が調停され、バス構造上には、サイクル
＃３のための応答が存在しない。従って、そのサイクル
は、タイミング・フェーズ６の間にデータ転送へと進む
。またタイミング・フェーズ６で、波形５８ｄで示すよ
うにバス待機が出され、これはサイクル４４４と関連す
る。その効果は、そのサイクル舎別のタイミング・フェ
ーズの間延長し、サイクル１］５を取り消すことである
。
新しいサイクル＃７は、タイミング・フェーズ、１４７
で調停され、その決定動作がサイクル＃６のために進行
する。タイミング・フェーズ８では、サイクル朴４のフ
ニめのデータが転送のためにデータ・バスに印加される
。また、タイミング・フェーズ８で、ビジー−バス信号
が出され、この信号は、サイクル＃６の応答の一部であ
って、そのサイクルを取り？肖す。
で調停され、その決定動作がサイクル＃６のために進行
する。タイミング・フェーズ８では、サイクル朴４のフ
ニめのデータが転送のためにデータ・バスに印加される
。また、タイミング・フェーズ８で、ビジー−バス信号
が出され、この信号は、サイクル＃６の応答の一部であ
って、そのサイクルを取り？肖す。
別のバス・エラーが出されるまでに、タイミング・フェ
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
タイミング・フェーズ１０中で出されタイミング・フェ
ーズＩＪへと続くバス待機信号は、サイクル４ｔ８をさ
らに２期間フェーズ延長し、従って、そのサイクルのた
めのデータが、指定されているように、タイミング・フ
ェーズ１３で転送される。これらのフェーズの間に出さ
れたバス待機信号はまた、示されているように、サイク
ル＃Ｉ９及び＃１０を取り消しする。待機信号によるサ
イクル］↓８の延長におけるフェーズ１０．１１、また
は１２の間に出されたビジー信号は、サイクル＃８を取
り消すことになる。尚、サイクル＃７の＝ ２６１ たるのデータ転送は、タイミング・フェーズ１０におい
て、このタイミング・フェーズの間の待機及びビジー導
体上の信号とは独立に行なわれる。
ーズＩＪへと続くバス待機信号は、サイクル４ｔ８をさ
らに２期間フェーズ延長し、従って、そのサイクルのた
めのデータが、指定されているように、タイミング・フ
ェーズ１３で転送される。これらのフェーズの間に出さ
れたバス待機信号はまた、示されているように、サイク
ル＃Ｉ９及び＃１０を取り消しする。待機信号によるサ
イクル］↓８の延長におけるフェーズ１０．１１、また
は１２の間に出されたビジー信号は、サイクル＃８を取
り消すことになる。尚、サイクル＃７の＝ ２６１ たるのデータ転送は、タイミング・フェーズ１０におい
て、このタイミング・フェーズの間の待機及びビジー導
体上の信号とは独立に行なわれる。
タイミング・フェーズ１１、Ｉ２及び１４の間に生じる
更なるバスＡエラー信号もまた、システムに対して、ロ
グする以外の影響を及ぼさない。
更なるバスＡエラー信号もまた、システムに対して、ロ
グする以外の影響を及ぼさない。
というのは、システムは既に服従Ｂモードで動作してい
るからである。タイミング・フェーズ１４の間に出され
た待機信号は、サイクル＃１３を打ち消す。また、それ
は、サイクル羽１２を延長し、しかし、サイクル−１１
１２は、タイミング・フェーズ１４の間に出されるビジ
ー信号によって打ち消される。サイクル＃１１のための
データは、タイミング・フェーズ１４の間に通常シーケ
ンスで転送される。更に、サイクル＃１４のデータ転送
は、タイミング・フェーズ１７で行なわれる。
るからである。タイミング・フェーズ１４の間に出され
た待機信号は、サイクル＃１３を打ち消す。また、それ
は、サイクル羽１２を延長し、しかし、サイクル−１１
１２は、タイミング・フェーズ１４の間に出されるビジ
ー信号によって打ち消される。サイクル＃１１のための
データは、タイミング・フェーズ１４の間に通常シーケ
ンスで転送される。更に、サイクル＃１４のデータ転送
は、タイミング・フェーズ１７で行なわれる。
タイミング・フェーズ１９では、タイミング・フェーズ
１８のサイクル材１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル＃１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル＃２０の間Ｃと行なわれる。さらに、この
エラー信号は、モジュール全服従Ａモードに切り換える
。
１８のサイクル材１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル＃１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル＃２０の間Ｃと行なわれる。さらに、この
エラー信号は、モジュール全服従Ａモードに切り換える
。
バス待機信号は、バス・マスクによってアドレスされた
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、■／○デバイスに
はアドレスしないから、この線は、５ＴＣＩ］５５によ
っては利用されない。
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、■／○デバイスに
はアドレスしないから、この線は、５ＴＣＩ］５５によ
っては利用されない。
システム・バス論理１７８（第１９Ｃ図）は、５ＴＣＩ
１６５からＳ／８８メモリ・ボード１６．１８へのリ
ンクを与え、調停論理４０８（第３２Ｂ図）を含む。バ
ス３０のために前記に定義したのと同一の基本的バス転
送サイクルが論理１７８によって使用される。すなわち （１）調停フェーズ−このフェーズは、どのサイクルで
もバス・コントローラがバスの支配権を巡って争うにつ
れて進行する。典型的には、調停の優先順位は、調停装
置のバックパネル・スロットＩＤに基づく。ＳＴＣＩデ
ザインの好適な形式の場合、調停優先順位は、単一ＣＰ
Ｕのヌロッｌ−ＩＤに基づき、一方、優先順位を割当て
るための各ＣＰＵ （ＰＥ８５及びその対の、ユニッ１
〜）上のＦＩＦＯ殆ど満杯／殆ど空（Ａ、ＦＥ）フラグ
及び半満杯（ＨＦ）フラグ線４０９は、多重ＣＰＵ実装
構威構成ける実タスク要求に基づく。
１６５からＳ／８８メモリ・ボード１６．１８へのリ
ンクを与え、調停論理４０８（第３２Ｂ図）を含む。バ
ス３０のために前記に定義したのと同一の基本的バス転
送サイクルが論理１７８によって使用される。すなわち （１）調停フェーズ−このフェーズは、どのサイクルで
もバス・コントローラがバスの支配権を巡って争うにつ
れて進行する。典型的には、調停の優先順位は、調停装
置のバックパネル・スロットＩＤに基づく。ＳＴＣＩデ
ザインの好適な形式の場合、調停優先順位は、単一ＣＰ
Ｕのヌロッｌ−ＩＤに基づき、一方、優先順位を割当て
るための各ＣＰＵ （ＰＥ８５及びその対の、ユニッ１
〜）上のＦＩＦＯ殆ど満杯／殆ど空（Ａ、ＦＥ）フラグ
及び半満杯（ＨＦ）フラグ線４０９は、多重ＣＰＵ実装
構威構成ける実タスク要求に基づく。
（２）サイクル決定フェーズ−このフェーズは、以前の
サイクル中のバス許可に続く。それは、１６．３２また
は６４ビット読取／書込転送を、記憶１Ｇに対する２７
ビツト開始物理アドレスとともに指定するための、バス
３０のバスＦＮコードＡ及びＢ上の４ビット機能コード
を含む。
サイクル中のバス許可に続く。それは、１６．３２また
は６４ビット読取／書込転送を、記憶１Ｇに対する２７
ビツト開始物理アドレスとともに指定するための、バス
３０のバスＦＮコードＡ及びＢ上の４ビット機能コード
を含む。
記憶１Ｇは、好適な実施例では２６６ＭＢである。全て
の記憶アクセスは、アドレス・ピッ１〜０が使用されな
いように１．６．３２または６４ビツト境界上にある。
の記憶アクセスは、アドレス・ピッ１〜０が使用されな
いように１．６．３２または６４ビツト境界上にある。
、２：り正確には、バイト及びワード・アクセスは、バ
スＦＮコード定義と連結して第１４図にＵＤＳおよびＬ
ＤＳ信号によって示されている。
スＦＮコード定義と連結して第１４図にＵＤＳおよびＬ
ＤＳ信号によって示されている。
（３）サイクル応答フェーズ−このフェーズは、５ＴＣ
Ｉ １５５を、再調停し前のサイクル決定フェーズを再
発行するように強制することになるメモリからの、バス
３０上のバス・エラーまたはバス・ビジー条件を含み得
る。
Ｉ １５５を、再調停し前のサイクル決定フェーズを再
発行するように強制することになるメモリからの、バス
３０上のバス・エラーまたはバス・ビジー条件を含み得
る。
（４）データ・フェーズ−（サイクル応答フェーズを過
ぎて）記憶要求が一旦受は入れられると、サイクル応答
フェーズに続く （サイクル決定フェーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内に１６．３２または６４ビツトのデ
ータを転送することができる。
ぎて）記憶要求が一旦受は入れられると、サイクル応答
フェーズに続く （サイクル決定フェーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内に１６．３２または６４ビツトのデ
ータを転送することができる。
（５）後データ・フェーズ−データが最初に転送された
２サイクル後システム・バス３０上で（ＳＴＣ１１５５
７たはメモ１）１６から）データの反復を強制するバス
・エラーがないかどうかをチニックするために必要であ
る。Ａ及びＢバスは同一のデータを運ぶので、後データ
・フェーズの間はＡまたはＢバス・エラーが生じてもよ
い。
２サイクル後システム・バス３０上で（ＳＴＣ１１５５
７たはメモ１）１６から）データの反復を強制するバス
・エラーがないかどうかをチニックするために必要であ
る。Ａ及びＢバスは同一のデータを運ぶので、後データ
・フェーズの間はＡまたはＢバス・エラーが生じてもよ
い。
バス３０を求めて調停するＳ／８８プロセツサ６２と、
バス３０を求めて調停する５ＴＣ１１５５の間の重要な
相違点を次に説明する。典型的には、Ｓ／８８プロセツ
サ６２は、任意の時点で５つのフェーズのうちの１つで
動作する。しかし、ＳＴ’ＣＩ］５５のフェッチ及び記
憶パイプライン能力のため、ＳＴＣＩは同時に５つまで
のフェーズ全てで動作することができる。例えば、６４
バイト読取動作の間に、５ＴＣ１１５５は、もしエラー
がないなら５つの全てのフェーズで動作するコトカでき
、ＳＴＣＩは、連続する５つのサイクルの各々でバス３
０の調停制御を許可される。このことは、特にモジュー
ル９の単一プロセッサ・バージョンで、システム性能を
向上させる。
バス３０を求めて調停する５ＴＣ１１５５の間の重要な
相違点を次に説明する。典型的には、Ｓ／８８プロセツ
サ６２は、任意の時点で５つのフェーズのうちの１つで
動作する。しかし、ＳＴ’ＣＩ］５５のフェッチ及び記
憶パイプライン能力のため、ＳＴＣＩは同時に５つまで
のフェーズ全てで動作することができる。例えば、６４
バイト読取動作の間に、５ＴＣ１１５５は、もしエラー
がないなら５つの全てのフェーズで動作するコトカでき
、ＳＴＣＩは、連続する５つのサイクルの各々でバス３
０の調停制御を許可される。このことは、特にモジュー
ル９の単一プロセッサ・バージョンで、システム性能を
向上させる。
（ｃ）ＳＴＣＩ機能
ＳＴＣ′Ｊ機能のいくっがを以下説明する。
（１）ＦＩＦ０４００−４個（６４Ｘ９ビツト）先入れ
先出し高速ＲＡＭが、４回までの６４バイト記憶コマン
ドをユニット１５５がビジーになる前に保持することを
可能ならしめるバッファを形成する。それはまた、全て
のデータのための入来パリティを出力まで保持する。Ｓ
／３７０クロツク１５２は、コマンド及びデータをＦ
Ｉ ＦＯ４００中にクロックする。そして、Ｓ／８８ク
ロツク３８がＦＩＦＯ４００からコマンド及びデータを
クロックする。Ｆ Ｉ Ｆ Ｏ４，ＯＯの好適な実施例
は、ＣｙｐｒｅｓｓＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏ
ｒｐ、によって１９８８年１月１６１ヨに発行された製
品情根マニコアルの５乃至３４ページに詳細に記載され
ているＣＹ７Ｃ４０９である。
先出し高速ＲＡＭが、４回までの６４バイト記憶コマン
ドをユニット１５５がビジーになる前に保持することを
可能ならしめるバッファを形成する。それはまた、全て
のデータのための入来パリティを出力まで保持する。Ｓ
／３７０クロツク１５２は、コマンド及びデータをＦ
Ｉ ＦＯ４００中にクロックする。そして、Ｓ／８８ク
ロツク３８がＦＩＦＯ４００からコマンド及びデータを
クロックする。Ｆ Ｉ Ｆ Ｏ４，ＯＯの好適な実施例
は、ＣｙｐｒｅｓｓＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏ
ｒｐ、によって１９８８年１月１６１ヨに発行された製
品情根マニコアルの５乃至３４ページに詳細に記載され
ているＣＹ７Ｃ４０９である。
業界標準のハンドシェーク信号以外に、殆ど満杯／殆ど
空（ＡＰＥ）及び半分満杯（ＨＦ）フラグが与えられる
。ＡＦＥは、ＦＩＦＯが殆ど満杯または殆ど空のときＡ
ＦＥが高レベルとなる。そうでなければＡＦＥは低レベ
ルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高レベ
ルとなり、さもなければ低レベルである。
空（ＡＰＥ）及び半分満杯（ＨＦ）フラグが与えられる
。ＡＦＥは、ＦＩＦＯが殆ど満杯または殆ど空のときＡ
ＦＥが高レベルとなる。そうでなければＡＦＥは低レベ
ルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高レベ
ルとなり、さもなければ低レベルである。
メモリは、人力準備完了（ＩＲ）制御信号が高レベルの
時シフトアウト（Ｓｌ）信号の制御の下で９その人力に
９ビットの並列ワードを受領する。そのデータは、出力
準備完了（ＯＲ）制御信号が高レベルの時、シフトアウ
ト（Ｓｏ）信号の制御の下で記憶されたのと同じ順序で
出力される。もしＦＩＦＯが満杯＜ＩＲ低レベル）であ
るなら、８１人力のパルスが無視され、もしＰ Ｉ Ｆ
’Ｏが空（ＯＲが低レベル）ならＳ○大入力パルスが無
視される。
時シフトアウト（Ｓｌ）信号の制御の下で９その人力に
９ビットの並列ワードを受領する。そのデータは、出力
準備完了（ＯＲ）制御信号が高レベルの時、シフトアウ
ト（Ｓｏ）信号の制御の下で記憶されたのと同じ順序で
出力される。もしＦＩＦＯが満杯＜ＩＲ低レベル）であ
るなら、８１人力のパルスが無視され、もしＰ Ｉ Ｆ
’Ｏが空（ＯＲが低レベル）ならＳ○大入力パルスが無
視される。
ユリ広いワードのための並列拡張は、個々のＦＩＦＯの
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡＮＤすること
によって実現される。そのＡＮＤ演算は、全てのＦＩＦ
Ｏがそれ以上のデータを受は入れる用意がある（ＩＲ高
レベル）が、またはデータを出力する用意がある（ＯＲ
高レベル）ことを保証し、以て装置の間の伝搬遅延時間
の偏差をイ呆言正する。
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡＮＤすること
によって実現される。そのＡＮＤ演算は、全てのＦＩＦ
Ｏがそれ以上のデータを受は入れる用意がある（ＩＲ高
レベル）が、またはデータを出力する用意がある（ＯＲ
高レベル）ことを保証し、以て装置の間の伝搬遅延時間
の偏差をイ呆言正する。
読取及び書込動作は、完全に非同期的であって、以てＦ
ＩＦＯを、動作クロック周波数またはクロック位相が相
当に異なる２つのディジタル装置の間のバッファとして
使用することを可能ならしめる。Ｐ Ｉ ＦＯ４００は
、読取ポインタと、書込ポインタと、既知のハンドシェ
ーキング（ＳＩ／ＩＲ，５ｏ１０Ｒ）信号と、ＡＦＥ及
びＨＦフラグを発生するもめに必要な制御論理を含む。
ＩＦＯを、動作クロック周波数またはクロック位相が相
当に異なる２つのディジタル装置の間のバッファとして
使用することを可能ならしめる。Ｐ Ｉ ＦＯ４００は
、読取ポインタと、書込ポインタと、既知のハンドシェ
ーキング（ＳＩ／ＩＲ，５ｏ１０Ｒ）信号と、ＡＦＥ及
びＨＦフラグを発生するもめに必要な制御論理を含む。
ＦＩＦＯが空の場合、ＳＴＣＩ論理はＳｏを高レベルに
保持し、以て、ワードが書かれた時、それが出力へ直接
伝えられる（ｒｉｐｐｌｅ）。そのＯＲ信号は、１内部
サイクルの間高レベルで、次に再び低レベルに下がる。
保持し、以て、ワードが書かれた時、それが出力へ直接
伝えられる（ｒｉｐｐｌｅ）。そのＯＲ信号は、１内部
サイクルの間高レベルで、次に再び低レベルに下がる。
もし更なるワードがＦＩＦＯに書かれるなら、それらは
最初のワードに足並を揃え、Ｓｏが低れべるに引き下げ
られるまで出力上には現れないことになる。
最初のワードに足並を揃え、Ｓｏが低れべるに引き下げ
られるまで出力上には現れないことになる。
データは物理的にはメモリを伝搬しない。データを移動
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳＩ大入力ら空
のＦＩＦＯのＯＲ出力へ信号を伝搬するために必要な時
間（フォールスルー時間）または、読取ポインタをイン
クリメントし２７ 〇 − ５０人力から満杯のＦＩＦＯのＩＲ出力へ信号を伝搬す
るために必要な時間（バブルスルー時間）がデータをＦ
Ｉ ＦＯ４００を通じて渡すことができる速度を決定
する。
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳＩ大入力ら空
のＦＩＦＯのＯＲ出力へ信号を伝搬するために必要な時
間（フォールスルー時間）または、読取ポインタをイン
クリメントし２７ 〇 − ５０人力から満杯のＦＩＦＯのＩＲ出力へ信号を伝搬す
るために必要な時間（バブルスルー時間）がデータをＦ
Ｉ ＦＯ４００を通じて渡すことができる速度を決定
する。
電源投入時に、ＦＩＦＯは、マスター・リセット信号に
よってリセッ１〜される。このことは、装置を空条件に
入らしめ、それはＯＲ信号が低レベルであると同時に■
Ｒ信号が高レベルであることによって通知される。この
条件では、データ出力（ＤＯＯ−ＤＯ８）は低レベルで
ある。ＡＦＥフラグは高レベルであって、ＨＦフラグは
低レベルである。
よってリセッ１〜される。このことは、装置を空条件に
入らしめ、それはＯＲ信号が低レベルであると同時に■
Ｒ信号が高レベルであることによって通知される。この
条件では、データ出力（ＤＯＯ−ＤＯ８）は低レベルで
ある。ＡＦＥフラグは高レベルであって、ＨＦフラグは
低レベルである。
空位置の可用性は、人力レディ（ＩＲ，）信号の高レベ
ル状態によって示される。ＩＲが高レベルであるとき、
シフトイン（ＳＩ）ピン上の低レベルから高レベルへの
遷移は、人力上のデータのＦＩＦＯ４００へのロードを
引き起こす。ＩＲ倍信号次に低レベルになり、そのデー
タがサンプルされたことを示す、、、ＳＩ信号の高レベ
ルから低レベルへの遷移は、もしＰ Ｉ ＦＯ４００が
殆ど満杯であるか殆ど空であるなら、ＩＲ倍信号低レベ
ルからへの遷移と、ＡＰＥフラグの低レベルから高レベ
ルへの遷移を示す。
ル状態によって示される。ＩＲが高レベルであるとき、
シフトイン（ＳＩ）ピン上の低レベルから高レベルへの
遷移は、人力上のデータのＦＩＦＯ４００へのロードを
引き起こす。ＩＲ倍信号次に低レベルになり、そのデー
タがサンプルされたことを示す、、、ＳＩ信号の高レベ
ルから低レベルへの遷移は、もしＰ Ｉ ＦＯ４００が
殆ど満杯であるか殆ど空であるなら、ＩＲ倍信号低レベ
ルからへの遷移と、ＡＰＥフラグの低レベルから高レベ
ルへの遷移を示す。
ＦＩＦＯ４００の出力におけるデータの可用性は、出力
レディ（ＯＲ）信号の高レベル状態によって示される。
レディ（ＯＲ）信号の高レベル状態によって示される。
ＦＩＦＯがリセットされた後、全てのデータ出力＜ＤＯ
Ｏ−ＤＯ８）は低レベルになる。ＦＩＦＯが空である限
り、ＯＲ（、ｉｉ号は低レベルにとどまり、それに印加
された全てのシフトアウト（Ｓ○）パルスは無視される
ことになる。
Ｏ−ＤＯ８）は低レベルになる。ＦＩＦＯが空である限
り、ＯＲ（、ｉｉ号は低レベルにとどまり、それに印加
された全てのシフトアウト（Ｓ○）パルスは無視される
ことになる。
データがＦＩＦＯにシフ１〜して入れられた後、ＯＲ信
号は高レベルになる。
号は高レベルになる。
２つのフラグ、ＡＰＥ及びＨＦは、どれだけのワードが
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８個またはそれ以下、あるいは５６個またはそれ以上の
ワードがＦＩＦＯに存在するとき高レベルとなる。さも
なければ、ＡＦＥは低レベルである。ＨＰは、３２個ま
たはそれ以上のワードがＦＩＦＯに格納されているとき
高レベルとなり、さもなければＨＦフラグは低レベルで
ある。フラグ遷移は、ＳＩ及びＳ○の下降端に関連して
生じる。
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８個またはそれ以下、あるいは５６個またはそれ以上の
ワードがＦＩＦＯに存在するとき高レベルとなる。さも
なければ、ＡＦＥは低レベルである。ＨＰは、３２個ま
たはそれ以上のワードがＦＩＦＯに格納されているとき
高レベルとなり、さもなければＨＦフラグは低レベルで
ある。フラグ遷移は、ＳＩ及びＳ○の下降端に関連して
生じる。
（２）ＳＢ工論理−８／３７０プロセツサ８５をして５
７８８記憶１６に対する読取／書込を開始することを可
能ならしめるシステム／８８バス・インターフェース（
ＳＢＩ）論理１７８ｏこれは、１Ｇ、３２または６４ビ
ツト転送を開始するべくバス３０にアクセスするために
、毎サイクル調停するための論理４０８をもつ。論理１
７８インターフエース線及び調停論理４０８は好適には
、ここで変更している個所を除いては米国特許第４４５
３２１５号に記述されているタイプのものと同様である
。
７８８記憶１６に対する読取／書込を開始することを可
能ならしめるシステム／８８バス・インターフェース（
ＳＢＩ）論理１７８ｏこれは、１Ｇ、３２または６４ビ
ツト転送を開始するべくバス３０にアクセスするために
、毎サイクル調停するための論理４０８をもつ。論理１
７８インターフエース線及び調停論理４０８は好適には
、ここで変更している個所を除いては米国特許第４４５
３２１５号に記述されているタイプのものと同様である
。
（３）フォールト・トレランス−ＦＩＦＯバッファ４０
０を含む全てのＳＴＣＩ論理は、Ｓ／３７０プロセツサ
・ボード上で自己チエツクを行うために、２重化されて
いる。単一の論理は、比較論理４０２ａ乃至ｇと、破断
論理４０３と、クロック発生論理（図示しない）のみで
ある。このように、５ＴＣ１１，５５は、第８図の記憶
管理ユニッ１−８３の一部である実質的に同一の対の５
ＴＣＩ １５５ａ （図示しない）をもつ。
０を含む全てのＳＴＣＩ論理は、Ｓ／３７０プロセツサ
・ボード上で自己チエツクを行うために、２重化されて
いる。単一の論理は、比較論理４０２ａ乃至ｇと、破断
論理４０３と、クロック発生論理（図示しない）のみで
ある。このように、５ＴＣ１１，５５は、第８図の記憶
管理ユニッ１−８３の一部である実質的に同一の対の５
ＴＣＩ １５５ａ （図示しない）をもつ。
比較論理４０２ａ乃至ｇは、第８図の比較論理１５を形
成し、破断論理４０３は、第８図の共通制御論理７５を
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、バス構造３ｏを介してのエラー・データの分散から
保護するために対の５ＴＣ１１５５，１５５ａでのみ実
行される。しかし、Ｓ／３７０マシン・チエツク及びパ
リティ・エラーは、バス４６０を介して論理４０３に供
給される。ＢＣＵバス２４７．２２３上のいくつかのエ
ラーは、Ｓ／８８比較回路１２ｆ（第８図）によって取
り上げられる。
成し、破断論理４０３は、第８図の共通制御論理７５を
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、バス構造３ｏを介してのエラー・データの分散から
保護するために対の５ＴＣ１１５５，１５５ａでのみ実
行される。しかし、Ｓ／３７０マシン・チエツク及びパ
リティ・エラーは、バス４６０を介して論理４０３に供
給される。ＢＣＵバス２４７．２２３上のいくつかのエ
ラーは、Ｓ／８８比較回路１２ｆ（第８図）によって取
り上げられる。
（４）アドレス・チエツク−８／８８記憶１Ｇ中に有効
物理Ｓ／３７０ユーザー・アドレスを生成するため【こ
ベース−オフセット（第１０図）を使用する間に、各Ｓ
／３７０プロセッサ記憶空間１６２などのサイズが違反
されないことを保証するために、メモリーマツプされた
２つのレジスタ４０４．４０５ （ＭＥＭベース及びＭ
ＥＭサイズ）が与えられる。
物理Ｓ／３７０ユーザー・アドレスを生成するため【こ
ベース−オフセット（第１０図）を使用する間に、各Ｓ
／３７０プロセッサ記憶空間１６２などのサイズが違反
されないことを保証するために、メモリーマツプされた
２つのレジスタ４０４．４０５ （ＭＥＭベース及びＭ
ＥＭサイズ）が与えられる。
（５）同期的動作−８／３７０クロツク１５２は、バス
３０及び同期化ユニット１５８（第１９Ｃ図）を介して
、Ｓ／８８クロツク３８（第７図）から導出され、Ｓ／
８８クロツク３８の開始からのＳ／３７０発振器入力周
期内のクロック間の同期をもたらす。このことは、連続
読取（例えば６４−バイト読取コマンド）をメモリ１６
２からＳ／３７０チツプ・セットへと待機状態をはさむ
ことなくバイブラインさせる（システム・バス３０上で
５ＴＣ１１６６に許可された連続的サイクルを想定して
）ことを可能ならしめる。
３０及び同期化ユニット１５８（第１９Ｃ図）を介して
、Ｓ／８８クロツク３８（第７図）から導出され、Ｓ／
８８クロツク３８の開始からのＳ／３７０発振器入力周
期内のクロック間の同期をもたらす。このことは、連続
読取（例えば６４−バイト読取コマンド）をメモリ１６
２からＳ／３７０チツプ・セットへと待機状態をはさむ
ことなくバイブラインさせる（システム・バス３０上で
５ＴＣ１１６６に許可された連続的サイクルを想定して
）ことを可能ならしめる。
（６）ＳＴＣバス・インターフェース−全ての標準的Ｓ
／３７０フエツチ／配憶コマンドは、そのコマンドーキ
ャンセリングとともに実行される。
／３７０フエツチ／配憶コマンドは、そのコマンドーキ
ャンセリングとともに実行される。
パリティ・エラーまたはＦＣＣエラーは、Ｓ／３７０オ
ペレーテイング・システムに報告されずに、再試行（Ｅ
ＣＣまたはバス・パリティ・エラー）として処理される
が、破壊される（内部ボード・パリティ・エラー）。６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。
ペレーテイング・システムに報告されずに、再試行（Ｅ
ＣＣまたはバス・パリティ・エラー）として処理される
が、破壊される（内部ボード・パリティ・エラー）。６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。
第１１図に示すように、５ＴＣＩｉ５５は、Ｓ／３７０
動的（仮想）アドレス変換を処理し、８ＫＢ命令／デー
タ・キャッシュと６４エンドすＤＬＡＴ３４．１（デイ
レクトす・ルックアサイド・テーブル）を利用するキャ
ッシュ・コントローラ・ユニツ１〜１５３を介してＳ／
３７０プロセツサ８５にインターフェースする。こうし
て、全ての実／仮想Ｉ１０またはプロセッサ転送は、ユ
ニット１５３によってＳＴＣバス１５７上に発行される
「実」アドレスをもたらす。典型的には、バス・アダプ
タ１５４またはＳ／３７０プロセツサ８５が「実」記憶
動作を行う時、ユニット１５３は、５ＴＣ１５７上で発
行された後でコマンドのキャンセルをもたらし得るキャ
ッシュ・ヒツトの場合を除いては、単にプロセッサ・バ
ス１７０からＳＴＣバヌバス７への移行段として働くだ
けである。
動的（仮想）アドレス変換を処理し、８ＫＢ命令／デー
タ・キャッシュと６４エンドすＤＬＡＴ３４．１（デイ
レクトす・ルックアサイド・テーブル）を利用するキャ
ッシュ・コントローラ・ユニツ１〜１５３を介してＳ／
３７０プロセツサ８５にインターフェースする。こうし
て、全ての実／仮想Ｉ１０またはプロセッサ転送は、ユ
ニット１５３によってＳＴＣバス１５７上に発行される
「実」アドレスをもたらす。典型的には、バス・アダプ
タ１５４またはＳ／３７０プロセツサ８５が「実」記憶
動作を行う時、ユニット１５３は、５ＴＣ１５７上で発
行された後でコマンドのキャンセルをもたらし得るキャ
ッシュ・ヒツトの場合を除いては、単にプロセッサ・バ
ス１７０からＳＴＣバヌバス７への移行段として働くだ
けである。
次に、４１本のＳＴＣバスバス第３２Ａ図及び第３０図
）について簡単に説明する。ＳＴＣデータ／アドレス／
コマンド・バス４０Ｇは、３２本の双方向データ・バス
線に加えてバイト毎の奇数パリティをもつ。このバスは
、１サイクルでコマンド及びアドレスを、記憶動作の後
の各サイクル上で３２ビツトまでのデータを運ぶために
使用される。ＳＴＣ有効線は、５ＴＣ１１，５５に対し
て、コマンド／アドレスが同一サイクル中のＳＴＣバス
バス有効であることを知らせるために、ユニット１５３
によって使用される。ＳＴＣキャンセル線は、５ＴＣ１
１５５に対して前に発行したコマンドをキャンセルする
ためにユニット１５３によって駆動される。ＳＴＣビジ
ー線４４０は、ｒｓＴｃ有効」が発行された１サイクル
後、５ＴＣＩがビジーであって新しいコマンドを受は入
れることができないことをユニット１５３知らせるため
に、５ＴＣ１１５５によって駆動される。ＳＴＣビジー
線４４０は、二ニット１５５が新しいコマンドを受は取
ることができる１サイクル前に解放される。
）について簡単に説明する。ＳＴＣデータ／アドレス／
コマンド・バス４０Ｇは、３２本の双方向データ・バス
線に加えてバイト毎の奇数パリティをもつ。このバスは
、１サイクルでコマンド及びアドレスを、記憶動作の後
の各サイクル上で３２ビツトまでのデータを運ぶために
使用される。ＳＴＣ有効線は、５ＴＣ１１，５５に対し
て、コマンド／アドレスが同一サイクル中のＳＴＣバス
バス有効であることを知らせるために、ユニット１５３
によって使用される。ＳＴＣキャンセル線は、５ＴＣ１
１５５に対して前に発行したコマンドをキャンセルする
ためにユニット１５３によって駆動される。ＳＴＣビジ
ー線４４０は、ｒｓＴｃ有効」が発行された１サイクル
後、５ＴＣＩがビジーであって新しいコマンドを受は入
れることができないことをユニット１５３知らせるため
に、５ＴＣ１１５５によって駆動される。ＳＴＣビジー
線４４０は、二ニット１５５が新しいコマンドを受は取
ることができる１サイクル前に解放される。
線４３３上のＳＴＣデータ無効は、データがフェッチで
戻されるのと同じサイクル中でユニット１５３に対して
データ転送を無効化するためにＳＴＣ工１５５によって
発行される。ユニット１５３は、もしその線が活動化さ
れているならそのデータ・サイクルを無視する。この線
は、高速ＥＣＣエラーがバス３０」二で発生し、５ＴＣ
１１，５５，１５５ａの対論理の間でデータの不一致が
生じ、あるいはバス３０読取サイクルの間に不正なパリ
ティが検出されたとき、データと一致して送られる。
戻されるのと同じサイクル中でユニット１５３に対して
データ転送を無効化するためにＳＴＣ工１５５によって
発行される。ユニット１５３は、もしその線が活動化さ
れているならそのデータ・サイクルを無視する。この線
は、高速ＥＣＣエラーがバス３０」二で発生し、５ＴＣ
１１，５５，１５５ａの対論理の間でデータの不一致が
生じ、あるいはバス３０読取サイクルの間に不正なパリ
ティが検出されたとき、データと一致して送られる。
ＳＴＣデータ転送線４４１は、後のサイクル中のＳＴＣ
バス１５７上のデータ転送を通知するためにユニット１
５３に対して５ＴＣ１１５５によって駆動される。記憶
の場合、線４４１は、ユニット１５３が次のサイクルで
次の３２ピッｌ−−ワードを供給すべきことを指示する
。フェッチの場合、線４４１は、ユニット１５３に、も
し次のサイクルでＳＴＣデータ無効によって拒否されな
いなら次のサイクルが有効なデータを含むであろうこと
を知らせる。５ＴＣ１１６５デザインは、」二連の全て
の状態が１つのＳ／３７ＯＣＰＵ内で同時にアクティブ
であることを可能ならしめるように完全にパイプライン
されている。このようにして、連続的にバスが許可され
エラーがないと想定すると、５ＴＣ１１５５は、３２ビ
ツト、６２．５ｎｓＳＴＣバス１５７上へ＜１．２５ｎ
ｓシステム・バス３０サイクル毎の）６４ビツト読取を
利用して待機状態なく、フェッチ上のバイブラインされ
たデータを維持することができる。
バス１５７上のデータ転送を通知するためにユニット１
５３に対して５ＴＣ１１５５によって駆動される。記憶
の場合、線４４１は、ユニット１５３が次のサイクルで
次の３２ピッｌ−−ワードを供給すべきことを指示する
。フェッチの場合、線４４１は、ユニット１５３に、も
し次のサイクルでＳＴＣデータ無効によって拒否されな
いなら次のサイクルが有効なデータを含むであろうこと
を知らせる。５ＴＣ１１６５デザインは、」二連の全て
の状態が１つのＳ／３７ＯＣＰＵ内で同時にアクティブ
であることを可能ならしめるように完全にパイプライン
されている。このようにして、連続的にバスが許可され
エラーがないと想定すると、５ＴＣ１１５５は、３２ビ
ツト、６２．５ｎｓＳＴＣバス１５７上へ＜１．２５ｎ
ｓシステム・バス３０サイクル毎の）６４ビツト読取を
利用して待機状態なく、フェッチ上のバイブラインされ
たデータを維持することができる。
システム７８８インターフエース４１０は、ＳＴ ＣＩ
１．５ Ｓ中で、ＢＣＵローカル仮想アドレス空間内
のＭ Ｅ Ｍサイズ・レジスタ４０５及びＭＥＭベース
・レジスタ４０４に対するアクセスをサポートするため
乙と使用される。また、「破断」４０３及び「バス割り
込み要求（ＩＲＱ）、エラーは、バス３０上の低優先順
位保守割り込みを単一ＣＰＵとして駆動するために、Ｓ
／８８プロセツサ・ボード上のエラーと結合される。
１．５ Ｓ中で、ＢＣＵローカル仮想アドレス空間内
のＭ Ｅ Ｍサイズ・レジスタ４０５及びＭＥＭベース
・レジスタ４０４に対するアクセスをサポートするため
乙と使用される。また、「破断」４０３及び「バス割り
込み要求（ＩＲＱ）、エラーは、バス３０上の低優先順
位保守割り込みを単一ＣＰＵとして駆動するために、Ｓ
／８８プロセツサ・ボード上のエラーと結合される。
バスＩＲ，Ｑエラーは、それらのエラーが、通常、同一
または相手ボードによって異なることが検出されたバス
３０からの非保護信号のため、「破断」エラーが切断す
るようにはバス３０をボードから切断しない、という点
で破断エラーとは異なる。これらのエラーは、ボードが
服従両モードにあるときのみアクティブとなる。
または相手ボードによって異なることが検出されたバス
３０からの非保護信号のため、「破断」エラーが切断す
るようにはバス３０をボードから切断しない、という点
で破断エラーとは異なる。これらのエラーは、ボードが
服従両モードにあるときのみアクティブとなる。
さらに、線４１１．４１２．４１３上の「服従Ａ」、「
服従Ｂ」及び「２重化」４３号は、Ｓ／３７０プロセツ
サ内で再び実現されるのではなくてＳ／８８プロセツザ
・ボード論理から駆動される。服従Ａ／服従Ｂ信号は、
チエツク及び駆動側データ人力マルチプレクサのための
人力マルチプレクサ７１．７３を制御し、バス・エラー
条件中でゲートするために使用される。線４１３上の２
重化信号は、ボードが対になっていることを知らせるた
めに使用される（すなわち、対のボードが連続的スロッ
トにあるときそれらが一緒に調停することを保証するた
めにバス調停論理４０８中で使用される）。
服従Ｂ」及び「２重化」４３号は、Ｓ／３７０プロセツ
サ内で再び実現されるのではなくてＳ／８８プロセツザ
・ボード論理から駆動される。服従Ａ／服従Ｂ信号は、
チエツク及び駆動側データ人力マルチプレクサのための
人力マルチプレクサ７１．７３を制御し、バス・エラー
条件中でゲートするために使用される。線４１３上の２
重化信号は、ボードが対になっていることを知らせるた
めに使用される（すなわち、対のボードが連続的スロッ
トにあるときそれらが一緒に調停することを保証するた
めにバス調停論理４０８中で使用される）。
服従Ａ及びＢ信号は、十服従Ａ、−服従Ａ、十服従Ｂ、
−服従Ｂを提供するために反転される。
−服従Ｂを提供するために反転される。
十服従Ａ、−服従Ａ信号は、レジスタ４２８及び４２９
にそれぞれ印加される。レジスタ４２Ｂ及び４２９は、
バス構造３０のＡ及びＢバスにそれぞれ結合される。Ｓ
／８８クロック信号（図示しない）は、３つのモードＡ
、Ｂ及び両について、Ａ及びＢバスからのデータをレジ
スタ４２８及び４２９にクロックする。レジスタ４２Ｂ
中のデータは、バスが服従Ａまたは服従Ｂモードで動作
しているときバス４３５．４３６にゲート・アラ）・さ
れ、レジスタ４２９は、服従Ｂモードの間のみバス４３
５．４２８上にグー１−アウトされる。同様に、第３４
図で見て取れるように、５ＴＣＩＩ５５ａのレジスタ４
２８ａの内容は、服従Ｂまたは服従両モードの間に同様
にゲートアウトされる。レジスタ４２９ａの内容は、服
従Ａモードの間にゲートアウトされる。レジスタ４２８
．４２９及び４２８ａ、４２９ａの出力を○Ｒすること
によりめいめいのデータ入力マルチプレクサ機能７１．
７３（第３図）が実行される。
にそれぞれ印加される。レジスタ４２Ｂ及び４２９は、
バス構造３０のＡ及びＢバスにそれぞれ結合される。Ｓ
／８８クロック信号（図示しない）は、３つのモードＡ
、Ｂ及び両について、Ａ及びＢバスからのデータをレジ
スタ４２８及び４２９にクロックする。レジスタ４２Ｂ
中のデータは、バスが服従Ａまたは服従Ｂモードで動作
しているときバス４３５．４３６にゲート・アラ）・さ
れ、レジスタ４２９は、服従Ｂモードの間のみバス４３
５．４２８上にグー１−アウトされる。同様に、第３４
図で見て取れるように、５ＴＣＩＩ５５ａのレジスタ４
２８ａの内容は、服従Ｂまたは服従両モードの間に同様
にゲートアウトされる。レジスタ４２９ａの内容は、服
従Ａモードの間にゲートアウトされる。レジスタ４２８
．４２９及び４２８ａ、４２９ａの出力を○Ｒすること
によりめいめいのデータ入力マルチプレクサ機能７１．
７３（第３図）が実行される。
レジスタ４０５．４０４中のＭＥＭサイズ／ＭＥＭベー
ス値は、ＢＣＵローカル・アドレス空間によって、Ｓ／
８８プロセッサ６２仮想アドレス空間中にメモリ・マツ
プされる。それらは、所与のＳ／３７０ＣＰＵ空間が一
旦呼えられると、Ｓ／８８ブート処理の間にセットしな
くてはならない。それらは、ＳＴＣＩ記＠／フェッチ動
作が進行中でない限りＳ／８８によって変更することが
できる。
ス値は、ＢＣＵローカル・アドレス空間によって、Ｓ／
８８プロセッサ６２仮想アドレス空間中にメモリ・マツ
プされる。それらは、所与のＳ／３７０ＣＰＵ空間が一
旦呼えられると、Ｓ／８８ブート処理の間にセットしな
くてはならない。それらは、ＳＴＣＩ記＠／フェッチ動
作が進行中でない限りＳ／８８によって変更することが
できる。
レジスタ４０４．４０５は、ローカル・アドレス（００
７Ｅ○ＩＦＣ）を介して第１９Ａ図のアドレス・デコー
ド論理２１６によってアクセスされ、次のデータを含む
。すなわち、ＰＡビット２０−２３及びＰＡビット２０
−２７であって、それらはそれぞれ、Ｓ／３７０記憶１
６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス（
ＭＥＭベース）に等しく、 ＭＥＭサイズ−５／３７０から記憶領域１６２に割当て
られた主記憶のメガバイト（１乃至１ＭＥＭベース−記
憶領域１６２に割当てられた記憶１Ｇの物理的アドレス
空間のアドレス・ゼロからのオフセラ）・のメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス） 論理２１６がアドレス００７ Ｅ ０１． Ｆ Ｃをデ
コードする時、そのサイズ及びアドレス・ビットは、そ
のバス１６１Ｄを介してプロセッサ６２によってレジス
タ４０５．４０４中にセットされる。この動作の間、論
理２１６は、プロセッサ６２をその関連ハードウェアか
ら切り放し、以てレジスタ４０４．４０５のローディン
グがＳ／８８オペレーテイング・システムに対して透過
的となる。さらに、Ｓ／３７０オペレーテイング・シス
テムは、Ｓ／３７０言己憶１６２（こアクセスする際に
、それらの存在または用途に気づかない。
７Ｅ○ＩＦＣ）を介して第１９Ａ図のアドレス・デコー
ド論理２１６によってアクセスされ、次のデータを含む
。すなわち、ＰＡビット２０−２３及びＰＡビット２０
−２７であって、それらはそれぞれ、Ｓ／３７０記憶１
６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス（
ＭＥＭベース）に等しく、 ＭＥＭサイズ−５／３７０から記憶領域１６２に割当て
られた主記憶のメガバイト（１乃至１ＭＥＭベース−記
憶領域１６２に割当てられた記憶１Ｇの物理的アドレス
空間のアドレス・ゼロからのオフセラ）・のメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス） 論理２１６がアドレス００７ Ｅ ０１． Ｆ Ｃをデ
コードする時、そのサイズ及びアドレス・ビットは、そ
のバス１６１Ｄを介してプロセッサ６２によってレジス
タ４０５．４０４中にセットされる。この動作の間、論
理２１６は、プロセッサ６２をその関連ハードウェアか
ら切り放し、以てレジスタ４０４．４０５のローディン
グがＳ／８８オペレーテイング・システムに対して透過
的となる。さらに、Ｓ／３７０オペレーテイング・シス
テムは、Ｓ／３７０言己憶１６２（こアクセスする際に
、それらの存在または用途に気づかない。
第３２Ａ、Ｂ及び３０図はまた、記憶制御インターフェ
ース１５５によって使用される信号Ｉ１０線をもあられ
している。更にこれは、ＳＴＣバス１５７に加えて、Ｓ
／８８システム・バス３０と、Ｓ／８８プロセツサ６２
と、Ｓ／８８ＣＰＵボード１０２上の論理４１５にイン
ターフェースするために必要な全ての線を含む。説明の
便宜上、第８図のトランシーバ１３は第３２Ａ、Ｂ図に
は示されていない。
ース１５５によって使用される信号Ｉ１０線をもあられ
している。更にこれは、ＳＴＣバス１５７に加えて、Ｓ
／８８システム・バス３０と、Ｓ／８８プロセツサ６２
と、Ｓ／８８ＣＰＵボード１０２上の論理４１５にイン
ターフェースするために必要な全ての線を含む。説明の
便宜上、第８図のトランシーバ１３は第３２Ａ、Ｂ図に
は示されていない。
（Ｄ）データ記憶動作
キャッシュ・コントローラ１５３からの記憶コマンド上
で、Ｓ Ｔ ＣＩ １６６はそのコマンドをアドレス／
データ・バス４０６（これはＳＴＣバス１５７の一部で
ある）のビット０−７上にクロックにより乗せ、それを
、ＳＴＣ有効ビットとともにコマンド・バッファ４１６
に格納し、またバッファ４１７に格納する。ＳＴＣビジ
ーは、そのユニット１５５がビジーであることを示すた
めに論理４０１によって次のサイクルの間に線４４０上
で立ち上げられることになる。ところで、バス４０６上
の２４ビツト実アドレスもまた、アドレス・レジスタ４
１７中ヘクロツクされる。
で、Ｓ Ｔ ＣＩ １６６はそのコマンドをアドレス／
データ・バス４０６（これはＳＴＣバス１５７の一部で
ある）のビット０−７上にクロックにより乗せ、それを
、ＳＴＣ有効ビットとともにコマンド・バッファ４１６
に格納し、またバッファ４１７に格納する。ＳＴＣビジ
ーは、そのユニット１５５がビジーであることを示すた
めに論理４０１によって次のサイクルの間に線４４０上
で立ち上げられることになる。ところで、バス４０６上
の２４ビツト実アドレスもまた、アドレス・レジスタ４
１７中ヘクロツクされる。
Ｆ Ｉ ＦＯ４００が満杯でなく、コマンｌ−’中に指
定されている全データ転送長（６４バイトまで）を受は
入れることができる（ＦＩＦＯオーバーフ０−なし）限
り、ＳＴＣデータ転送が論理４０１によって立ち上げら
れ、このコマンドのための全てのデータ転送が完了する
まで各サイクルでアクティブにとどまることになる。記
憶時、ＳＴＣデータ転送は、キャンセルが発行されてい
ないことが確認されるまで（ＳＴＣ有効後の２サイクル
まで）発行されない（そしてこれにより、そのコマンド
はＦＩＦＯにシストされない）。
定されている全データ転送長（６４バイトまで）を受は
入れることができる（ＦＩＦＯオーバーフ０−なし）限
り、ＳＴＣデータ転送が論理４０１によって立ち上げら
れ、このコマンドのための全てのデータ転送が完了する
まで各サイクルでアクティブにとどまることになる。記
憶時、ＳＴＣデータ転送は、キャンセルが発行されてい
ないことが確認されるまで（ＳＴＣ有効後の２サイクル
まで）発行されない（そしてこれにより、そのコマンド
はＦＩＦＯにシストされない）。
しかし、この期間、論理４０１はレジスタ４１７からレ
ジスタ４４２に２４ビツト・アドレスをシフトし、その
データの最初の４ビツトがユニット１５３からレジスタ
４１７にシフトされる。さらに、ＦＩＰＯＨＦ及びＡＦ
Ｅフラグ４０９が、コマンド・バッファ４１６がらデコ
ードされたバイト転送長に比較される。ＦＩＦＯフラグ
は、バッファ・フラグの４つの範囲のうちの使用されて
いる１つを示す。もし、最悪の場合のバッファ深さに追
加された時、バイト転送長にコマンド・ワード・データ
の４バイトを加えた値がＰＩＦ０６４ワード容量を超え
るなら（それはＦ、ＩＦ０フラグによって示される）、
全てのＳＴＣデータ転送活動は、このオーバーフロー条
件が消滅するまで保留される。このことは、フラグ状況
の変化を引き起こすようにＦＩＦＯから十分なワードが
シフトアウトされるや否や起こる。
ジスタ４４２に２４ビツト・アドレスをシフトし、その
データの最初の４ビツトがユニット１５３からレジスタ
４１７にシフトされる。さらに、ＦＩＰＯＨＦ及びＡＦ
Ｅフラグ４０９が、コマンド・バッファ４１６がらデコ
ードされたバイト転送長に比較される。ＦＩＦＯフラグ
は、バッファ・フラグの４つの範囲のうちの使用されて
いる１つを示す。もし、最悪の場合のバッファ深さに追
加された時、バイト転送長にコマンド・ワード・データ
の４バイトを加えた値がＰＩＦ０６４ワード容量を超え
るなら（それはＦ、ＩＦ０フラグによって示される）、
全てのＳＴＣデータ転送活動は、このオーバーフロー条
件が消滅するまで保留される。このことは、フラグ状況
の変化を引き起こすようにＦＩＦＯから十分なワードが
シフトアウトされるや否や起こる。
もしキャンセルが生じず、ＦＩＦＯオーバーフローも存
在しないなら、ブロック４−０１からデコードされ、マ
ルチプレクサ４４７を介してレジスタ４４２からの２４
ビツト・アドレスと組み合わされたコマンドが、Ｆ Ｉ
ＦＯ４００に格納される。アドレス・レジスタ４１７
からのその後の３２ビツト・データ・ブロックは、−旦
最初の記憶コマンドがＦＩＦＯにシフトされると、連続
サイクルでレジスタ４４２を介してＦＩＦＯ４００に格
納される。ゲート４２３は、バス３０上への１６ビツト
転送のため、下位１６ビツトを」二位１６ビツト上へマ
ルチプしクスするために使用される。
在しないなら、ブロック４−０１からデコードされ、マ
ルチプレクサ４４７を介してレジスタ４４２からの２４
ビツト・アドレスと組み合わされたコマンドが、Ｆ Ｉ
ＦＯ４００に格納される。アドレス・レジスタ４１７
からのその後の３２ビツト・データ・ブロックは、−旦
最初の記憶コマンドがＦＩＦＯにシフトされると、連続
サイクルでレジスタ４４２を介してＦＩＦＯ４００に格
納される。ゲート４２３は、バス３０上への１６ビツト
転送のため、下位１６ビツトを」二位１６ビツト上へマ
ルチプしクスするために使用される。
Ｓビットは、記憶をフェッチとは区別するために使用さ
れ、Ｃ／Ａビットは、第３５図から見て取れるように、
ＦＩＦＯ中でコマンド・ワードとデーターワードを区別
するために使用される。パリティは、ＦＩＦＯを通じて
維持される。
れ、Ｃ／Ａビットは、第３５図から見て取れるように、
ＦＩＦＯ中でコマンド・ワードとデーターワードを区別
するために使用される。パリティは、ＦＩＦＯを通じて
維持される。
ＦＩＦＯ人力及び出力は、異なるようにクロックされる
。データは、Ｓ／３７０クロツクによってＰ Ｉ ＦＯ
４００ヘシフトされ、その間Ｓ／８８クロックによって
シフ）・アウトされる。そのタイミングは、ＦＩＦＯが
空のときのＦＩＦＯの最悪の場合のフォールスルー時間
（６０ｎｓ）に対処するようにセットされる。ＦＩＦ○
コマンドは、第３５図に示されており、ここで、 ５−（１−記憶、２−フェッチ） Ｃ／Ａ−（１−コマンド／アドレス、０＝データ） ＰＯＩ−バイｌ−０，１偶パリティ Ｐ２３−バイト２．３偶パリテイ ＬＤＷ−下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
１＝Ｐ２３） ６４Ｂ、０ＶＦＬ−奇数アドレス配置のための１６ワー
ド転送超過追加的な３２ピツ１〜・データ転送サイクル
を要する ３２Ｂ、１６Ｂ、８Ｂ、４Ｂ−重み付けされたバイト転
送カウント ＴＲＬＩ、０−ｒ後端」ワード中の有効バイトのエンコ
ード（最後の３２ビツト転送）ＦＩＦＯ４００の入出力
の両側上のブロック４０１における個々のシーケンサが
、ＦＴＦＯから出入する転送を追跡する。出力シーケン
サは、実際に、現在のフェッチまたは記憶コマンドのた
めに保留であるバス３０データ転送の数を追跡する。コ
マンド・ワードが一旦ＦＩＦＯ出力に到達すると、Ｃ／
Ａビット＝１が論理４０１でデコードされ、以前のコマ
ンドが未了で保留状態にない限り、ＦＩＦＯ４００から
のＳ／３７０実アドレスが論理４２２及び４２３を介し
てベース・レジスタ４０４と組み合わされ、それは次に
、転送カウントが出力シーケンサにロードされている間
に、アドレス・バッファ４２’Ｏ中に開始「物理」アド
レスとしてロードされる。また、調停論理４０８が調停
を開始するようにセラｌ−される。
。データは、Ｓ／３７０クロツクによってＰ Ｉ ＦＯ
４００ヘシフトされ、その間Ｓ／８８クロックによって
シフ）・アウトされる。そのタイミングは、ＦＩＦＯが
空のときのＦＩＦＯの最悪の場合のフォールスルー時間
（６０ｎｓ）に対処するようにセットされる。ＦＩＦ○
コマンドは、第３５図に示されており、ここで、 ５−（１−記憶、２−フェッチ） Ｃ／Ａ−（１−コマンド／アドレス、０＝データ） ＰＯＩ−バイｌ−０，１偶パリティ Ｐ２３−バイト２．３偶パリテイ ＬＤＷ−下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
１＝Ｐ２３） ６４Ｂ、０ＶＦＬ−奇数アドレス配置のための１６ワー
ド転送超過追加的な３２ピツ１〜・データ転送サイクル
を要する ３２Ｂ、１６Ｂ、８Ｂ、４Ｂ−重み付けされたバイト転
送カウント ＴＲＬＩ、０−ｒ後端」ワード中の有効バイトのエンコ
ード（最後の３２ビツト転送）ＦＩＦＯ４００の入出力
の両側上のブロック４０１における個々のシーケンサが
、ＦＴＦＯから出入する転送を追跡する。出力シーケン
サは、実際に、現在のフェッチまたは記憶コマンドのた
めに保留であるバス３０データ転送の数を追跡する。コ
マンド・ワードが一旦ＦＩＦＯ出力に到達すると、Ｃ／
Ａビット＝１が論理４０１でデコードされ、以前のコマ
ンドが未了で保留状態にない限り、ＦＩＦＯ４００から
のＳ／３７０実アドレスが論理４２２及び４２３を介し
てベース・レジスタ４０４と組み合わされ、それは次に
、転送カウントが出力シーケンサにロードされている間
に、アドレス・バッファ４２’Ｏ中に開始「物理」アド
レスとしてロードされる。また、調停論理４０８が調停
を開始するようにセラｌ−される。
論理４０８中のサイクル制御論理は、フェッチと記憶の
両方の動作につき、全てのアクティブ５ＴＣ１１５５バ
ス−フェーズを追跡することになる。バス３０状況線（
すなわち、バス・ビジーバス・エラー）とともに、この
論理は、通常のバス３０フ工−ズ動作を処理し、またキ
ャンセルされるサイクル決定またはデータ・フェーズを
もｌ二らずエラー条件を処理するために、５ＴＣ１１５
５内で使用される。
両方の動作につき、全てのアクティブ５ＴＣ１１５５バ
ス−フェーズを追跡することになる。バス３０状況線（
すなわち、バス・ビジーバス・エラー）とともに、この
論理は、通常のバス３０フ工−ズ動作を処理し、またキ
ャンセルされるサイクル決定またはデータ・フェーズを
もｌ二らずエラー条件を処理するために、５ＴＣ１１５
５内で使用される。
物理アドレスはまず、論理４２２でＦ Ｉ ＦＯ４００
からのＳ／３７０２４ビツト実アドレスの」三位４ビッ
トをレジスタ４０６中のＳ／３７０記憶サイズ値と比較
することによって形成される。もしＳ／３７０アドレス
・ビットがＳ／３７０プロセツサ８５のために割部てら
れたサイズ領域を超えないなら、その上位４ビツトは次
に論理４２３によってレジスタ４０４中のＳ ／ ３７
０ 記憶ベース値に加えられ、バッファ４２０中の下位
ビット１９−１に連結されて、Ｓ／３７０領域１Ｇ２へ
の開始Ｓ／８８アドレスとして使用される物理的２７ビ
ツト・ワード・アドレスとなる。さもなければ、ソフト
・プログラム・チエツクが報告される。何らかの６４バ
イト・アドレス境界交差は、開始アドレスへの巻返しを
もたらすことになる。
からのＳ／３７０２４ビツト実アドレスの」三位４ビッ
トをレジスタ４０６中のＳ／３７０記憶サイズ値と比較
することによって形成される。もしＳ／３７０アドレス
・ビットがＳ／３７０プロセツサ８５のために割部てら
れたサイズ領域を超えないなら、その上位４ビツトは次
に論理４２３によってレジスタ４０４中のＳ ／ ３７
０ 記憶ベース値に加えられ、バッファ４２０中の下位
ビット１９−１に連結されて、Ｓ／３７０領域１Ｇ２へ
の開始Ｓ／８８アドレスとして使用される物理的２７ビ
ツト・ワード・アドレスとなる。さもなければ、ソフト
・プログラム・チエツクが報告される。何らかの６４バ
イト・アドレス境界交差は、開始アドレスへの巻返しを
もたらすことになる。
アドレスＵ／Ｄレジスタ４２１は、外出物理アドレスの
ビット５−２を保持するために使用される。それは出力
シーケンサと同期してクロックされ、正常にインクリメ
ントされている間に、サイクル応答フェーズのバス・ビ
ジーまたはバス・エラー条件に応答する時、デクリメン
トすることができる。出力シーケンサが一旦ロードされ
ると、関連する論理が、バス・エラー及びバス・ビジー
条件に応答する間に、論理４０８を介してのバス調停許
可に基づき記憶サイクルを開始する。通商なＳ／８８機
能コードがＳ／８８記憶コマンドに対応して論理４０１
により発生され、その機能コードは、調停要求が許可さ
れた時バス構造３０のＡ、Ｂバスに対して印加するため
にレジスタ４４３に配置される。
ビット５−２を保持するために使用される。それは出力
シーケンサと同期してクロックされ、正常にインクリメ
ントされている間に、サイクル応答フェーズのバス・ビ
ジーまたはバス・エラー条件に応答する時、デクリメン
トすることができる。出力シーケンサが一旦ロードされ
ると、関連する論理が、バス・エラー及びバス・ビジー
条件に応答する間に、論理４０８を介してのバス調停許
可に基づき記憶サイクルを開始する。通商なＳ／８８機
能コードがＳ／８８記憶コマンドに対応して論理４０１
により発生され、その機能コードは、調停要求が許可さ
れた時バス構造３０のＡ、Ｂバスに対して印加するため
にレジスタ４４３に配置される。
出力シーケンサは、通常、各許可毎に、バス３０に対す
る３２ビツト転送の場合１ノどけ、６４ビツト転送の場
合２だけデクリメントされ、それはゼロに到達してそれ
以」二のバイトが現在のコマンドによって転送されない
ようになるまで続く。
る３２ビツト転送の場合１ノどけ、６４ビツト転送の場
合２だけデクリメントされ、それはゼロに到達してそれ
以」二のバイトが現在のコマンドによって転送されない
ようになるまで続く。
サイクル決定フェーズと重なるザイクル応答フェーズの
間のバス・ビジーまたはバス・エラーの場合（背中合せ
の許可） 出力シーケンサはキャンセルされた３２ビッ
ト転送について１．６４ピツｌ〜転送（フェッチのみ）
につき２だけインクリメンｌ〜されることになる。
間のバス・ビジーまたはバス・エラーの場合（背中合せ
の許可） 出力シーケンサはキャンセルされた３２ビッ
ト転送について１．６４ピツｌ〜転送（フェッチのみ）
につき２だけインクリメンｌ〜されることになる。
同時に、アドレスＵ／Ｄカウンタ４．２１が、キャンセ
ルされた３２ビツト転送の場合１だけ、６４ビツト転送
の場合（フェッチのみ）２だけデクリメントされる。
ルされた３２ビツト転送の場合１だけ、６４ビツト転送
の場合（フェッチのみ）２だけデクリメントされる。
データ・アウト−レジスタ４２５は、外出データをバッ
ファするために使用される。データ・アウト保持レジス
タ４２Ｇは、後のバス・エラー（ＡまたはＢバス）のた
めにデータを再駆動する必要がある場合に必要である。
ファするために使用される。データ・アウト保持レジス
タ４２Ｇは、後のバス・エラー（ＡまたはＢバス）のた
めにデータを再駆動する必要がある場合に必要である。
この場合、（高位アドレスまでの）後のデータは、その
データ転送は初期転送の後２サイクル繰り返さなくては
ならないのでバス・エラーに関連する以前のサイクル・
データよりも前２こ受は入れ記憶１６．１８乙こ格納す
ることができる（記憶とは異なり、フェッチされたデー
タは、シーケンスから外れて受けてることはできない）
。ところで、バス調停論理４０８は、全ての転送が開始
されバス３０上に受は入れられるまでサイクルを求めて
連続的に調停する。バス３０及び配憶１６．１８に対す
る調停とデータ転送は、上記（Ｂ）章で説明したのと同
様である。
データ転送は初期転送の後２サイクル繰り返さなくては
ならないのでバス・エラーに関連する以前のサイクル・
データよりも前２こ受は入れ記憶１６．１８乙こ格納す
ることができる（記憶とは異なり、フェッチされたデー
タは、シーケンスから外れて受けてることはできない）
。ところで、バス調停論理４０８は、全ての転送が開始
されバス３０上に受は入れられるまでサイクルを求めて
連続的に調停する。バス３０及び配憶１６．１８に対す
る調停とデータ転送は、上記（Ｂ）章で説明したのと同
様である。
最後に、このＦＩＦ○デザインは、ビジーになる前に６
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受は入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセツサ８５をして実行の継続
が可能ならしめられる。ユニッｌ−１”５３における高
いキャッシュ・ヒラ１〜率を仮定すると、ＦＩＦＯ中の
ほぼ４回の６４バイト記憶または３２回の１乃至４バイ
ト記憶に等価なものをバッファすることにより性能が相
部に改善される。
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受は入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセツサ８５をして実行の継続
が可能ならしめられる。ユニッｌ−１”５３における高
いキャッシュ・ヒラ１〜率を仮定すると、ＦＩＦＯ中の
ほぼ４回の６４バイト記憶または３２回の１乃至４バイ
ト記憶に等価なものをバッファすることにより性能が相
部に改善される。
さて、５ＴＣ１１５６がＳＴＣＩ対」５５．１５５ａの
”駆動側」であり、５ＴＣ１１５５ａが「エラー・チエ
ツク側」であると仮定する。それゆえ、第３２Ｂ図に示
すように、５ＴＣ１１５５のみがバス構造３０上に信号
（制御、アドレス、データ）を駆動する。信号がバスＡ
及びＢの両方に意図されている場合、５ＴＣ１１５５駆
動線は（第３２Ｂ図には示さないトランシーバ１３を通
じて）Ｌ）両方のバスに結合されるものとして示される
。５ＴＣＩ Ｉ Ｅｉ５ａにおいては、対応する線は、
バス構造３０には結合されず、端に比較論理４０２ａ乃
至ｇｔこ結合される。
”駆動側」であり、５ＴＣ１１５５ａが「エラー・チエ
ツク側」であると仮定する。それゆえ、第３２Ｂ図に示
すように、５ＴＣ１１５５のみがバス構造３０上に信号
（制御、アドレス、データ）を駆動する。信号がバスＡ
及びＢの両方に意図されている場合、５ＴＣ１１５５駆
動線は（第３２Ｂ図には示さないトランシーバ１３を通
じて）Ｌ）両方のバスに結合されるものとして示される
。５ＴＣＩ Ｉ Ｅｉ５ａにおいては、対応する線は、
バス構造３０には結合されず、端に比較論理４０２ａ乃
至ｇｔこ結合される。
比較論理４０２ｇは、バッファ４．２０からのアドレス
・ビット２７−６と、アドレスＵ／Ｄカウンタ４２１か
らのアドレス・ビット５−２と、パリティ発生器論理４
４５からの変更されたアドレス・ピッｌ−１及びパリテ
ィ・ビットと、レジスタ４４３からの機能コードを、５
ＴＣ１１，５５ａからの対応するビットと比較する。そ
して、不一致の場合、論理４０２ｇが破断論理４０３と
、バス・エラーＡ及びＢ線に対してエラー信号を印加す
る。
・ビット２７−６と、アドレスＵ／Ｄカウンタ４２１か
らのアドレス・ビット５−２と、パリティ発生器論理４
４５からの変更されたアドレス・ピッｌ−１及びパリテ
ィ・ビットと、レジスタ４４３からの機能コードを、５
ＴＣ１１，５５ａからの対応するビットと比較する。そ
して、不一致の場合、論理４０２ｇが破断論理４０３と
、バス・エラーＡ及びＢ線に対してエラー信号を印加す
る。
論理４０２ｅは、データ・アウト・レジスタ４２５から
のデータ・アウト・ビットを５ＴＣＩ５５ａからの対応
するビットと比較し、論理４０３と、バス・エラーＡ及
びＢ線に対して不一致信号舎印加する。論理４０２ｄは
、ＦＩＦＯ論理４０１からのビットを５ＴＣ１１５５ａ
からの対応するビットと比較する。ＡＮＤゲート４４６
は、ＳＴＣビジー信号が線４４０上でアクティブである
間にＳＴＣ有効信号が立ち上げられたなら、論理４０３
に対してエラー信号を与える。
のデータ・アウト・ビットを５ＴＣＩ５５ａからの対応
するビットと比較し、論理４０３と、バス・エラーＡ及
びＢ線に対して不一致信号舎印加する。論理４０２ｄは
、ＦＩＦＯ論理４０１からのビットを５ＴＣ１１５５ａ
からの対応するビットと比較する。ＡＮＤゲート４４６
は、ＳＴＣビジー信号が線４４０上でアクティブである
間にＳＴＣ有効信号が立ち上げられたなら、論理４０３
に対してエラー信号を与える。
（Ｅ）データ・フェッチ動作
フェッチ・コマンドは、上述のレジスタ４１６．４１７
．４４２とＦ Ｉ Ｆ Ｏ４００を通じて、記憶コマン
ドと同一の経路に従う。１つの相違点は、バス３０を介
して記憶１６２からレジスタ４２８または４２９にデー
タが受領されたことが知られるまで、ＳＴＣデータ転送
信号がＳ ’Ｉ” Ｃバス論理４０８上で立ち」ユげら
れない、ということである。フェッチ・コマンド及びＳ
ＴＣ有効コマンドが受領されてレジスタ４１６に格納さ
れる。そのコマンドと内部記憶アドレスは、レジスタ４
１７に格納される。ＳＴＣビジーが除去されるまでキャ
ッシュ・コントローラ１５３が別のコマンドを送るのを
防ぐために、次のＳＴＣバス・サイクルの間にＳＴＣビ
ジー信号を発行する。
．４４２とＦ Ｉ Ｆ Ｏ４００を通じて、記憶コマン
ドと同一の経路に従う。１つの相違点は、バス３０を介
して記憶１６２からレジスタ４２８または４２９にデー
タが受領されたことが知られるまで、ＳＴＣデータ転送
信号がＳ ’Ｉ” Ｃバス論理４０８上で立ち」ユげら
れない、ということである。フェッチ・コマンド及びＳ
ＴＣ有効コマンドが受領されてレジスタ４１６に格納さ
れる。そのコマンドと内部記憶アドレスは、レジスタ４
１７に格納される。ＳＴＣビジーが除去されるまでキャ
ッシュ・コントローラ１５３が別のコマンドを送るのを
防ぐために、次のＳＴＣバス・サイクルの間にＳＴＣビ
ジー信号を発行する。
次に、フェッチ・コマンドが受領された時、キャッシュ
・コン）・ローラ１５３がフェッチされたデータが受領
されるのを待っているので、フェッチされたコマンドが
完全に実行されるまでＳＴＣビジー信号が論理４０１に
よって維持される（記憶サイクルの間に、全ての記憶デ
ータがコントローラ１５３から転送されるや否やＳＴＣ
ビジーが除去されている）。フェッチ・コマンド・サイ
クルの間に、ＳＴＣビジーは、Ｐ Ｉ ＦＯ４００中の
どれか及び全ての記憶コマンドが実行されるまで維持さ
れなくてはならず、次にフェッチ・コマンドが実行され
る。５ＴＣ１１５５に則する次のコマンドの転送を許容
するためにＳＴＣビジーを除去することができるのはよ
うやくそれからである。
・コン）・ローラ１５３がフェッチされたデータが受領
されるのを待っているので、フェッチされたコマンドが
完全に実行されるまでＳＴＣビジー信号が論理４０１に
よって維持される（記憶サイクルの間に、全ての記憶デ
ータがコントローラ１５３から転送されるや否やＳＴＣ
ビジーが除去されている）。フェッチ・コマンド・サイ
クルの間に、ＳＴＣビジーは、Ｐ Ｉ ＦＯ４００中の
どれか及び全ての記憶コマンドが実行されるまで維持さ
れなくてはならず、次にフェッチ・コマンドが実行され
る。５ＴＣ１１５５に則する次のコマンドの転送を許容
するためにＳＴＣビジーを除去することができるのはよ
うやくそれからである。
レジスタ４１Ｇ、４１７にコマンドを記憶することに続
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＰＩＦ０４００に転送される
。
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＰＩＦ０４００に転送される
。
Ｓ／３７０フエツチ・コマンドがＰＩＦ○４００の最後
の段に受領された （そして、上述のように出力レディ
が高レベルになった）時、Ｃ／Ａ及び他のコマンド・ビ
ットが論理４０１でデコードされる。調停サイクル要求
が許可された時、デコードされたＳ／３７０コマンド・
ビットに対応するＳ／８８機能コードが、バス構造３０
に則する印加のためレジスタ４４３に配置される。
の段に受領された （そして、上述のように出力レディ
が高レベルになった）時、Ｃ／Ａ及び他のコマンド・ビ
ットが論理４０１でデコードされる。調停サイクル要求
が許可された時、デコードされたＳ／３７０コマンド・
ビットに対応するＳ／８８機能コードが、バス構造３０
に則する印加のためレジスタ４４３に配置される。
許可及びその後のサイクル決定フェーズと、サイクル応
答フェーズに続いて、サイクル応答フェーズの間にバス
・ビジーまたはバス・エラーが報告されなかったと仮定
すると、５ＴＣ１１５５はデータ・フェーズに入る。最
初の３２ビツトは、ＤＰ、ＵＤＳ、ＬＤＳとともに、記
憶１６とその相手の領域１６２中の適当な位置からの＠
造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロツクの
バス３０サイクルの後半の開始により、レジスタ４２８
．４２９中にそれぞれラッチされる。
答フェーズに続いて、サイクル応答フェーズの間にバス
・ビジーまたはバス・エラーが報告されなかったと仮定
すると、５ＴＣ１１５５はデータ・フェーズに入る。最
初の３２ビツトは、ＤＰ、ＵＤＳ、ＬＤＳとともに、記
憶１６とその相手の領域１６２中の適当な位置からの＠
造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロツクの
バス３０サイクルの後半の開始により、レジスタ４２８
．４２９中にそれぞれラッチされる。
服従両モードまたは服従Ａモードがアクティブであると
仮定すると、データは次のＳ／８８クロツク・サイクル
（次のバス３０サイクルの開始）でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
、第２の３２ビツトが、以前のデータのバッファ４３０
への転送と同時にレジスタ４２８及び４２９にラッチさ
れる。
仮定すると、データは次のＳ／８８クロツク・サイクル
（次のバス３０サイクルの開始）でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
、第２の３２ビツトが、以前のデータのバッファ４３０
への転送と同時にレジスタ４２８及び４２９にラッチさ
れる。
パリティ発生器４３１は、バッファ４３０に記憶されて
いるデータ・ワードに奇パリティを追加する。これらの
データ及びパリティ・ビットは、受領されたＵＤＳ、Ｌ
ＤＳ、及びＤＰビットとともに、バス４３５及び４３６
を介して論理４０２Ｃもこ印加される。論理４０２Ｃは
、これらのビットを、対の５ＴＣ１１５５ａ中で発生さ
れた対応ビットと比較する。バッファ４３０はここで、
第１のデーターワードとパリティとを、ＳＴＣバス１５
７のバス４０Ｇを介してキャッシュ・コントローラ１５
３に転送するために次のＳＴＣバス・サイクルの間に駆
動すべきバッファ４３２上にゲートする。バッファ４３
２は、Ｓ／８８クロツクの活動化の後同期化されるＳ／
３７０クロツクによって刻時される。Ｓ／８８とＳ／３
７０の両方のクロックに対して同一の６２．５ｎｓ周期
が決定されているので、このことは、バス３０からＳＴ
Ｃバスへの連続的な読取のパイプライン化を可能ならし
める。こうして、好適な実施例では、２’：＋ノＳＴＣ
Ｉ １５５サイクルが１２５ｎｓの各バス３０サイクル
の間ｔこ実行される。
いるデータ・ワードに奇パリティを追加する。これらの
データ及びパリティ・ビットは、受領されたＵＤＳ、Ｌ
ＤＳ、及びＤＰビットとともに、バス４３５及び４３６
を介して論理４０２Ｃもこ印加される。論理４０２Ｃは
、これらのビットを、対の５ＴＣ１１５５ａ中で発生さ
れた対応ビットと比較する。バッファ４３０はここで、
第１のデーターワードとパリティとを、ＳＴＣバス１５
７のバス４０Ｇを介してキャッシュ・コントローラ１５
３に転送するために次のＳＴＣバス・サイクルの間に駆
動すべきバッファ４３２上にゲートする。バッファ４３
２は、Ｓ／８８クロツクの活動化の後同期化されるＳ／
３７０クロツクによって刻時される。Ｓ／８８とＳ／３
７０の両方のクロックに対して同一の６２．５ｎｓ周期
が決定されているので、このことは、バス３０からＳＴ
Ｃバスへの連続的な読取のパイプライン化を可能ならし
める。こうして、好適な実施例では、２’：＋ノＳＴＣ
Ｉ １５５サイクルが１２５ｎｓの各バス３０サイクル
の間ｔこ実行される。
５ＴＣ１１５５に対する順次的な許可を仮定すると、第
２のデータ・フェーズが上述の第（のデータ・フェーズ
に続くこと乙こなる（バス・エラーがないものとする）
。６４ビツト・データ転送を想定すると、データはこの
とき、バッファ４２８（服従Ｂモードの場合バッファ４
２９）からバッファ４３０へとクロックされるデータと
同時にレジスタ４２８及び４２９へとクロックされるこ
とになる。よって、好適な実施例においてパイプライン
されたデータ・フローを維持するために、連続的な６４
ビツト転送がどのようにして利用され得るかが理解され
よう。
２のデータ・フェーズが上述の第（のデータ・フェーズ
に続くこと乙こなる（バス・エラーがないものとする）
。６４ビツト・データ転送を想定すると、データはこの
とき、バッファ４２８（服従Ｂモードの場合バッファ４
２９）からバッファ４３０へとクロックされるデータと
同時にレジスタ４２８及び４２９へとクロックされるこ
とになる。よって、好適な実施例においてパイプライン
されたデータ・フローを維持するために、連続的な６４
ビツト転送がどのようにして利用され得るかが理解され
よう。
データ・フェーズの間に高速ＦＣＣエラーまたはデータ
ネ一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・バス４０Ｂ上のデータと同時に、論
理４０２ＣによってＳＴＣ無効がａ４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに続いて、Ａ及びＢバスの両方で、ＳＴ（、ｌ
５ＢＩ論理によってバス・エラー条件が強制される。こ
のことは、２サイクル後に（すなわちバス・エラーが報
告されてから１サイクル後に）データが再駆動され、以
てフェッチされブこデータを順序に従って転送すること
によってＳＴＣバスバスデータの完全性と機能性を維持
することを保証する。Ａ及びＢバス上の駆動バス・エラ
ーは、「真の」バス・エラーに対するＦＣＣエラー条件
を報告するメモリ１６に等価であり、以てシステム・バ
ス３０上の全てのコントローラに沿うバス服従論理中に
変化を引き起こさないようにする。
ネ一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・バス４０Ｂ上のデータと同時に、論
理４０２ＣによってＳＴＣ無効がａ４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに続いて、Ａ及びＢバスの両方で、ＳＴ（、ｌ
５ＢＩ論理によってバス・エラー条件が強制される。こ
のことは、２サイクル後に（すなわちバス・エラーが報
告されてから１サイクル後に）データが再駆動され、以
てフェッチされブこデータを順序に従って転送すること
によってＳＴＣバスバスデータの完全性と機能性を維持
することを保証する。Ａ及びＢバス上の駆動バス・エラ
ーは、「真の」バス・エラーに対するＦＣＣエラー条件
を報告するメモリ１６に等価であり、以てシステム・バ
ス３０上の全てのコントローラに沿うバス服従論理中に
変化を引き起こさないようにする。
同様に、バス４３５．４３６を介する入来データとチエ
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・バス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｅにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・バス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｅにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。
このことは、ボード１０１上でトランシーバ１３の問題
をより迅速に識別することを支援し、もし不一致が存在
し、バス・エラーが次のバス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４０２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢバスの両方
でバス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。
をより迅速に識別することを支援し、もし不一致が存在
し、バス・エラーが次のバス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４０２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢバスの両方
でバス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。
記憶の場合とは異なり、フェッチの場合、そのユニット
がＳＴＣビジー線４４０を降下させて別のコマンドを受
領することができるようになる前に、ＦＩＦＯに前取て
存在する全てのコマンド及び現在のフェッチが実行され
なくてはならない。
がＳＴＣビジー線４４０を降下させて別のコマンドを受
領することができるようになる前に、ＦＩＦＯに前取て
存在する全てのコマンド及び現在のフェッチが実行され
なくてはならない。
キャッシュ・コントローラ１５３は、別の記憶コマンド
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。
可屈な読取／書込サイクル・タイプの定義が第３６Ａ乃
至り図に示されており、そこでは、ＵＵ−上位ワードの
上位バイト ＵＭ−中間ワードの上位バイト ＬＭ＝中間ワードの下位バイト ＬＬ−下位ワードの下位バイト ＭＥＭ１６＝１６ビツト・メモリ・サイクルＭＥＭ３２
＝３２ビット・メモリ・サイクルＭ、 Ｅ Ｍ ６４
＝ ６４ビツト・メモリ・サイクル決定フェ−ズ（３２
ビツト） ＵＤＳ−上方データ・ストローブ ＬＤＳ−下方データ・ストローブ ６４ビツト書込は、装置１５５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので可
屈ではない。６４Ｘ３６ＦＩＦＯは、Ｓ／３７０からの
３２ビット記憶転送をサポートするに十分である。３２
ビツト書込しか使用しないことによる性能上の制約とし
て、インターリーブされた記憶１６中の各Ｓ／８８メモ
リ・ボード「葉体」は３２ビツト長（６４ビツトに８Ｅ
ＣＣビツトを追加したもの）であるので、各葉体は、−
旦書込に関してアクセスされると、３つの追加的（１２
６ｎｓ）サイクルの間ビジーにととまる。このことは、
連続的な書込において、５サイクル（６２５ｎｓ）毎に
一度だけしか同一の葉体にアクセスすることができない
ことを意味する。全てのＳ／３７０の３２ビツト書込は
連続的アドレスに対して決定されるので、このことは、
同一の６４ビット境界内の連続的転送が５サイクル（６
２６ｎｓ）毎まりも速く発行することができず、一方、
異なる６４ビツト境界」二の連続的転送はく調停に勝つ
と仮定すると）、順次的な１．２５ ｎ ｓサイクルで
発行することができることを意味する。
至り図に示されており、そこでは、ＵＵ−上位ワードの
上位バイト ＵＭ−中間ワードの上位バイト ＬＭ＝中間ワードの下位バイト ＬＬ−下位ワードの下位バイト ＭＥＭ１６＝１６ビツト・メモリ・サイクルＭＥＭ３２
＝３２ビット・メモリ・サイクルＭ、 Ｅ Ｍ ６４
＝ ６４ビツト・メモリ・サイクル決定フェ−ズ（３２
ビツト） ＵＤＳ−上方データ・ストローブ ＬＤＳ−下方データ・ストローブ ６４ビツト書込は、装置１５５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので可
屈ではない。６４Ｘ３６ＦＩＦＯは、Ｓ／３７０からの
３２ビット記憶転送をサポートするに十分である。３２
ビツト書込しか使用しないことによる性能上の制約とし
て、インターリーブされた記憶１６中の各Ｓ／８８メモ
リ・ボード「葉体」は３２ビツト長（６４ビツトに８Ｅ
ＣＣビツトを追加したもの）であるので、各葉体は、−
旦書込に関してアクセスされると、３つの追加的（１２
６ｎｓ）サイクルの間ビジーにととまる。このことは、
連続的な書込において、５サイクル（６２５ｎｓ）毎に
一度だけしか同一の葉体にアクセスすることができない
ことを意味する。全てのＳ／３７０の３２ビツト書込は
連続的アドレスに対して決定されるので、このことは、
同一の６４ビット境界内の連続的転送が５サイクル（６
２６ｎｓ）毎まりも速く発行することができず、一方、
異なる６４ビツト境界」二の連続的転送はく調停に勝つ
と仮定すると）、順次的な１．２５ ｎ ｓサイクルで
発行することができることを意味する。
６４ピッｌ−読取サイクルはサポートされ、この場合、
連続的な読取が同一の葉体にアクセスしない限り、それ
らは連続的サイクルで実行することができる。さもなけ
れば、それらは、２サイクル（２５０ｎｓ）毎に実行す
ることができる。各３２ビツトは、６２．５ｎｓ＠！こ
６４ビツト読取るこついてバス３０がら受は取ることが
できるので（例えば、１２５ｎｓのバス・サイクル毎に
２回）、ＳＴＣバス及びバス３０の時間は、受領された
後システム・バス３０からＳＴＣバス１５７ヘデータを
パイプラインさせることができるように一致している。
連続的な読取が同一の葉体にアクセスしない限り、それ
らは連続的サイクルで実行することができる。さもなけ
れば、それらは、２サイクル（２５０ｎｓ）毎に実行す
ることができる。各３２ビツトは、６２．５ｎｓ＠！こ
６４ビツト読取るこついてバス３０がら受は取ることが
できるので（例えば、１２５ｎｓのバス・サイクル毎に
２回）、ＳＴＣバス及びバス３０の時間は、受領された
後システム・バス３０からＳＴＣバス１５７ヘデータを
パイプラインさせることができるように一致している。
サイクルを適切に同期化し、各データ・バイトのパリテ
ィ発生を可能ならしめるために、レジスタ４２８及び４
２９によりバッファの２つの追加のレベル（バッファ４
３０及び４３２）が使用される。
ィ発生を可能ならしめるために、レジスタ４２８及び４
２９によりバッファの２つの追加のレベル（バッファ４
３０及び４３２）が使用される。
各２７ビツト・アドレス及び４ビット機能コードは、バ
ス３０サイクル決定フエーズの間に、随伴パリティ・ビ
ットとともに送られる。３２ビツト・データはまた、バ
ス３０データ・フェーズの間に、関連するパリティ・ビ
ットをもつ。バス３０上の基本的１２５ｎｓサイクルは
、正常の１６及び３２ビツト転送のみならず、１２５ｎ
ｓ窓内の６４ビツト読取転送をも許容する。オプション
として、５ＴＣＩ １６５中の連続的６４ピッｌ−書込
転送をサポートするために、追加的ハードウェアを使用
することができる。
ス３０サイクル決定フエーズの間に、随伴パリティ・ビ
ットとともに送られる。３２ビツト・データはまた、バ
ス３０データ・フェーズの間に、関連するパリティ・ビ
ットをもつ。バス３０上の基本的１２５ｎｓサイクルは
、正常の１６及び３２ビツト転送のみならず、１２５ｎ
ｓ窓内の６４ビツト読取転送をも許容する。オプション
として、５ＴＣＩ １６５中の連続的６４ピッｌ−書込
転送をサポートするために、追加的ハードウェアを使用
することができる。
Ｅｉ６．Ｓ／３７０ Ｉ１０サポート（第３７図）
第３７図は、Ｓ／３７０ Ｉ１０機能をサポートする
ために使用することができるＳ／８８ハードウエア及び
アプリケーション・コードの概要を図式的に示す図であ
る。ハードウェア装置は、６０１．６０２．６１５乃至
６１９．６２１及び６２３乃至６２５である。ソフトウ
ェア（ファームウェア）ルーチンは、６０３乃至６１４
と、６２０．６２２及び６２６である。
ために使用することができるＳ／８８ハードウエア及び
アプリケーション・コードの概要を図式的に示す図であ
る。ハードウェア装置は、６０１．６０２．６１５乃至
６１９．６２１及び６２３乃至６２５である。ソフトウ
ェア（ファームウェア）ルーチンは、６０３乃至６１４
と、６２０．６２２及び６２６である。
次にこれらの要素の機能について説明する。ブロック６
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーシヨン・コードのための主要制御であ
る。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーション及びサポートに関連する
全てのＳ／８８アプリケーシヨン・コード機能を実行す
る。
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーシヨン・コードのための主要制御であ
る。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーション及びサポートに関連する
全てのＳ／８８アプリケーシヨン・コード機能を実行す
る。
ブロック６０３は、Ｓ／３７０マイクロプロセツサで走
るマイクロコーＦである。それはＳ／３７０ＣＰＵ機能
をサポートする。ブロック６０３とブロック６０Ｇの間
のプロトコルは、それらの間で互いにＳ／３７０ １１
０動作の開始及びその完了と、Ｓ／３７０ Ｉ１０装
置及びチャネル状況情報に関連して要求及び応答を通信
することを可能ならしめる。そのプロトコルはまた、ブ
ロック６０６が、ブロック６０３に特定のＳ／３７０Ｃ
ＰＵ機能を実行するように要求することを可能ならしめ
る。ブロック６０５はＳ／３７０記憶であり、それはブ
ロック６０３とブロック６０６の両方に直接アクセス可
能である。ブロック６０６は、Ｓ／８８データ・ファイ
ルであるブロック６０２に含まれているデータを介して
適切なＳ／３７０構成を実行する。
るマイクロコーＦである。それはＳ／３７０ＣＰＵ機能
をサポートする。ブロック６０３とブロック６０Ｇの間
のプロトコルは、それらの間で互いにＳ／３７０ １１
０動作の開始及びその完了と、Ｓ／３７０ Ｉ１０装
置及びチャネル状況情報に関連して要求及び応答を通信
することを可能ならしめる。そのプロトコルはまた、ブ
ロック６０６が、ブロック６０３に特定のＳ／３７０Ｃ
ＰＵ機能を実行するように要求することを可能ならしめ
る。ブロック６０５はＳ／３７０記憶であり、それはブ
ロック６０３とブロック６０６の両方に直接アクセス可
能である。ブロック６０６は、Ｓ／８８データ・ファイ
ルであるブロック６０２に含まれているデータを介して
適切なＳ／３７０構成を実行する。
ブロック６０４は、Ｓ ／ ８８ ｍ末装置を通じてＳ
／３７０オペレータのパネルを与える別個の動作タスク
である。このタスクは、Ｓ／３７０処理の論理機能を妨
害することなく任意の時点で開始または停止することが
できる。ブロック６０７は、ＥＸＥＣ３７０の一部であ
って、Ｓ／３７０処理とブロック６０４の間のインター
フェース・エミコレーション機能を提供する。
／３７０オペレータのパネルを与える別個の動作タスク
である。このタスクは、Ｓ／３７０処理の論理機能を妨
害することなく任意の時点で開始または停止することが
できる。ブロック６０７は、ＥＸＥＣ３７０の一部であ
って、Ｓ／３７０処理とブロック６０４の間のインター
フェース・エミコレーション機能を提供する。
ブロック６０１は、特にＢＣＵ］５６を含むＳ／３７０
のデバッグの目的のため舎外・れたＳ／３７０オブジエ
ク１〜・コードを含むＳ／８８データ「バッチ゛ファイ
ル」のセットである。ブロック６０４によって与えられ
、これらの「パッチ・ファイル」のうちの１つのブロッ
ク６０５を選択しそれへのロードを行うデバッグ・パネ
ルが存在する。
のデバッグの目的のため舎外・れたＳ／３７０オブジエ
ク１〜・コードを含むＳ／８８データ「バッチ゛ファイ
ル」のセットである。ブロック６０４によって与えられ
、これらの「パッチ・ファイル」のうちの１つのブロッ
ク６０５を選択しそれへのロードを行うデバッグ・パネ
ルが存在する。
ブロック６０８−１は、Ｓ／３７０チヤネルをエミュレ
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック６０５との間のデータ
の移動と、ブロック６０３に対するＳ／３７０ Ｉ１０
割り込み情報の報告と、適正な制御ユニット・コード・
エミュレータの選択を実行する。２つ以上のＳ／３７０
チヤネル（例えば６０８−２）が存在するけれども、同
一のコードがイ史用される。
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック６０５との間のデータ
の移動と、ブロック６０３に対するＳ／３７０ Ｉ１０
割り込み情報の報告と、適正な制御ユニット・コード・
エミュレータの選択を実行する。２つ以上のＳ／３７０
チヤネル（例えば６０８−２）が存在するけれども、同
一のコードがイ史用される。
ブロック６０９−１は、Ｓ／３７０制御ユニツトエミユ
レータ・コードである。システム／３７０は、多くの異
なるタイプの制御装置、すなわち、ＤＡＳＤコントロー
ラ、テープ・コントローラ、通信コントローラをもつ。
レータ・コードである。システム／３７０は、多くの異
なるタイプの制御装置、すなわち、ＤＡＳＤコントロー
ラ、テープ・コントローラ、通信コントローラをもつ。
Ｓ／３７０コントロ一ラ機能は、ブロック６０９−１と
、ブロック６１０乃至６１４の間で区画されている。ブ
ロック６０９−１の主要な目的はアドレス分離機能であ
るが、別の制御ユニット特定機能もブロックＧ０９−１
に存在していてもよい。それゆえ、このタイプのブロッ
ク（例えばブロック６０９−２）は２つ以上、すなわち
ＤＡＳＤコントローラ・エミュレータ、通信コントロー
ラ・エミュレータなどが存在するが、サポートされてい
るそれらのＳ／３７０制御ユニツトと一対一対応が存在
する訳ではない。
、ブロック６１０乃至６１４の間で区画されている。ブ
ロック６０９−１の主要な目的はアドレス分離機能であ
るが、別の制御ユニット特定機能もブロックＧ０９−１
に存在していてもよい。それゆえ、このタイプのブロッ
ク（例えばブロック６０９−２）は２つ以上、すなわち
ＤＡＳＤコントローラ・エミュレータ、通信コントロー
ラ・エミュレータなどが存在するが、サポートされてい
るそれらのＳ／３７０制御ユニツトと一対一対応が存在
する訳ではない。
ブロック６１０は、Ｓ／３７０コンソールをエミュレー
トするために必要なコードをあられす。
トするために必要なコードをあられす。
ブロック６１１は、Ｓ／３７０端末をエミュレートする
ために必要なコードをあられす。ブロック６１２は、Ｓ
／３７０リーダをエミュレ−１・するためｔこ必要なコ
ードをあられす。これは、標をＶＭリーダの後でパター
ン化される仮想人力装置である。これは、典型的にはテ
ープまたはディスケットである別のソースから発生され
た順次ファイルに人力に対処する。
ために必要なコードをあられす。ブロック６１２は、Ｓ
／３７０リーダをエミュレ−１・するためｔこ必要なコ
ードをあられす。これは、標をＶＭリーダの後でパター
ン化される仮想人力装置である。これは、典型的にはテ
ープまたはディスケットである別のソースから発生され
た順次ファイルに人力に対処する。
ブロック６１３は、Ｓ／３７０プリンタをエミュレート
するために必要なコードをあられす。
するために必要なコードをあられす。
実際のＳ／８８プリンタを駆動することもでき、あるい
は後でスプール・プリントするためにＳ／３７０データ
をＳ／８８フアイルに書くこともできる。ブロック６１
４は、Ｓ／３７０デイスクをエミュレートするために必
要なコードをあられす。２つの異なるフォーマット、す
なわち、カウント、キー及びデータと、固定ブロックが
２つの異なるコードのセットによってサポートされてい
る。
は後でスプール・プリントするためにＳ／３７０データ
をＳ／８８フアイルに書くこともできる。ブロック６１
４は、Ｓ／３７０デイスクをエミュレートするために必
要なコードをあられす。２つの異なるフォーマット、す
なわち、カウント、キー及びデータと、固定ブロックが
２つの異なるコードのセットによってサポートされてい
る。
ブロック６１５は、典型的にはＳ／８８コンソール出力
装置である、Ｓ ／ ８８ Ｒ末をあられす。Ｓ／８８
コンソールは、Ｓ／３７０に対して３２７８または３２
７９ 端末として見えることになるディスク上のログも
と対してメツセージをログすることに加えて、Ｓ／８８
オペレータ・メツセージとＳ／３７０オペレータ・メツ
セージの両方を表示する。
装置である、Ｓ ／ ８８ Ｒ末をあられす。Ｓ／８８
コンソールは、Ｓ／３７０に対して３２７８または３２
７９ 端末として見えることになるディスク上のログも
と対してメツセージをログすることに加えて、Ｓ／８８
オペレータ・メツセージとＳ／３７０オペレータ・メツ
セージの両方を表示する。
ブロック６１６は、Ｓ／８８端末をあられす。
ブロック６１７は、Ｓ／８８デイスク上の順次データ・
ファイルをあられす。ブロック６１８は、Ｓ／８８デイ
スク上のＳ／８８プリンタまたは順次データ・ファイル
をあられす。ブロック６１９は、Ｓ／８８デイスク上の
Ｓ／８８データ・ファイルをあられす。ブロック６２０
は、Ｓ／８８テープ装置上に取り付けられたシステム／
３７０テープを読取り、それがもとのＳ／３７０テープ
上にあられれるようにブロック６１７中へとフォーマッ
トするコードである。ブロック６２１は、Ｓ／３７０で
書かれたテープを取り付けられてなるＳ／８８テープ・
ドライブをあられす。
ファイルをあられす。ブロック６１８は、Ｓ／８８デイ
スク上のＳ／８８プリンタまたは順次データ・ファイル
をあられす。ブロック６１９は、Ｓ／８８デイスク上の
Ｓ／８８データ・ファイルをあられす。ブロック６２０
は、Ｓ／８８テープ装置上に取り付けられたシステム／
３７０テープを読取り、それがもとのＳ／３７０テープ
上にあられれるようにブロック６１７中へとフォーマッ
トするコードである。ブロック６２１は、Ｓ／３７０で
書かれたテープを取り付けられてなるＳ／８８テープ・
ドライブをあられす。
ブロック６２２は、パーソナル・コンビコータからＳ／
８８に入力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもともとあられれるよう
乙こブロック６１７にフォーマットするコードである。
８８に入力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもともとあられれるよう
乙こブロック６１７にフォーマットするコードである。
ブロック６２３は、Ｓ／８８及びＳ／３７０との間でデ
ータを送受信するようｔこ構成されＪこパーソナル・コ
ンピュータである。ブロック６２４は、Ｓ／３７０シス
テムである。ブロック６２５は、Ｓ／８８ヌブール・プ
リンタをあられす。ブロック６２６は、Ｓ／８８フアイ
ルをエミュレートされたシステム／３７０ＤＡＳＤ装置
にフォーマットするコードである。これは、ファイルを
、Ｓ／３７０ ＤＡＳＤによってサポートされる所望
のものにフォーマツ１−する５７８８の個別に走るタス
クである。
ータを送受信するようｔこ構成されＪこパーソナル・コ
ンピュータである。ブロック６２４は、Ｓ／３７０シス
テムである。ブロック６２５は、Ｓ／８８ヌブール・プ
リンタをあられす。ブロック６２６は、Ｓ／８８フアイ
ルをエミュレートされたシステム／３７０ＤＡＳＤ装置
にフォーマットするコードである。これは、ファイルを
、Ｓ／３７０ ＤＡＳＤによってサポートされる所望
のものにフォーマツ１−する５７８８の個別に走るタス
クである。
Ｅ１７．Ｓ／３７０ Ｉ１０１００ファームウェアの
概要 システム／３７０ Ｉｌｏの簡略化された概要を説明
Ｊ−る。Ｓ／３７０アーキテクチヤは、いくつかのタイ
プのＩ１０命令と、プログラムがテスト可能な条件コー
ド（ｃＣ）スキームと、プログラム割り込み機構を提供
する。概念的には、■１０命令は「■１０チャネル」に
向けられ、これは別のＣＰＵ処理と並列的にＩ１０１０
０作業を指令及び制御し、Ｉ１０命令が（条件コードを
介して〉実行するとき、まナニは１／○動作が（プログ
ラム割り込みにより）完了されたとき、ＣＰＵに対して
状況を報告する。
概要 システム／３７０ Ｉｌｏの簡略化された概要を説明
Ｊ−る。Ｓ／３７０アーキテクチヤは、いくつかのタイ
プのＩ１０命令と、プログラムがテスト可能な条件コー
ド（ｃＣ）スキームと、プログラム割り込み機構を提供
する。概念的には、■１０命令は「■１０チャネル」に
向けられ、これは別のＣＰＵ処理と並列的にＩ１０１０
０作業を指令及び制御し、Ｉ１０命令が（条件コードを
介して〉実行するとき、まナニは１／○動作が（プログ
ラム割り込みにより）完了されたとき、ＣＰＵに対して
状況を報告する。
Ｓ／３７０命令と、条件コードと、割り込みと、■／○
装置（ＤＡＳＤ、テープ、端末など）は、緊密に設計さ
れている。しかし、Ｉ１０チャネルは、デザインの幅を
与えるように疎に設計され、多くの異なる実現構成が存
在する。
装置（ＤＡＳＤ、テープ、端末など）は、緊密に設計さ
れている。しかし、Ｉ１０チャネルは、デザインの幅を
与えるように疎に設計され、多くの異なる実現構成が存
在する。
フォールト・トレラント・システム／３７０の全体の概
要は従って、Ｓ／３７０ＣＰＵ （カスタマイズされた
ファームウェアをもつチップセット）と、Ｓ／８８ＣＰ
Ｕとオペレーティング−システムのタイムスライスから
なる「疑似Ｉ１０チャネル」に、Ｓ／３７０ Ｉ１０
装置エミコレーションと、システム複合体の全体的制御
の両方を与える特殊ファームウェアとアブリケーション
・レベル・ラフ１〜ウエア（ＥＸＥＣ３７０）を追加し
たものである。この複合体のＳ／８８部分は、フォール
ト・トレラントＣＰＵ、Ｏ３，Ｉ１０装置、電源／パッ
ケージ、バス及びメモリを与え、Ｓ／３７０ＣＰ’［Ｊ
は、ハードウェア冗長性及び追加された比較論理を通じ
てフォールト・１−レラントになされる。
要は従って、Ｓ／３７０ＣＰＵ （カスタマイズされた
ファームウェアをもつチップセット）と、Ｓ／８８ＣＰ
Ｕとオペレーティング−システムのタイムスライスから
なる「疑似Ｉ１０チャネル」に、Ｓ／３７０ Ｉ１０
装置エミコレーションと、システム複合体の全体的制御
の両方を与える特殊ファームウェアとアブリケーション
・レベル・ラフ１〜ウエア（ＥＸＥＣ３７０）を追加し
たものである。この複合体のＳ／８８部分は、フォール
ト・トレラントＣＰＵ、Ｏ３，Ｉ１０装置、電源／パッ
ケージ、バス及びメモリを与え、Ｓ／３７０ＣＰ’［Ｊ
は、ハードウェア冗長性及び追加された比較論理を通じ
てフォールト・１−レラントになされる。
必要なカスタム・ファームウェア（すなわちマイクロコ
ード）は、次の２つのグループＬこ分けられる。
ード）は、次の２つのグループＬこ分けられる。
ａ、Ｓ／８８プロセツサ」二で走るＳ／８８ＢＣ１Ｊフ
アームウエア＜ＥＴＩＯ）−これは、ＢＣＵ／ＤＭＡＣ
ハードウェア、ＤＭＡＣ割り込みサービス、及び状況と
エラー処理の初期化及び制御のためのサービス・ルーチ
ンである。
アームウエア＜ＥＴＩＯ）−これは、ＢＣＵ／ＤＭＡＣ
ハードウェア、ＤＭＡＣ割り込みサービス、及び状況と
エラー処理の初期化及び制御のためのサービス・ルーチ
ンである。
ｂ、Ｓ／３７０ （プロセッサ８５）マイクロコード−
これは、Ｉ１０命令、１７０割り込み処理、及びリセッ
トの呼び出し、ＩＰＬ、停止などのいくつかの特殊処理
である。
これは、Ｉ１０命令、１７０割り込み処理、及びリセッ
トの呼び出し、ＩＰＬ、停止などのいくつかの特殊処理
である。
さまざまなファームウェア動作の文脈を理解するための
補助として、次のような典型的Ｉ１０動作、すなわちエ
ミュレートされたＳ／３７０ ３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０書込みにおいて
生じる次のような簡略化された事象のシーケンスを考慮
してみよう。
補助として、次のような典型的Ｉ１０動作、すなわちエ
ミュレートされたＳ／３７０ ３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０書込みにおいて
生じる次のような簡略化された事象のシーケンスを考慮
してみよう。
この例の場合、初期化は既に完了しており、Ｓ／３７０
とＳ／８８は正常に動作しており、別のＳ／３７０
Ｉ１０１００進行中でないと仮定して第４３図及び第１
． ’９ ＡないしＣ図を参照する。
とＳ／８８は正常に動作しており、別のＳ／３７０
Ｉ１０１００進行中でないと仮定して第４３図及び第１
． ’９ ＡないしＣ図を参照する。
ＰＥ６２とＢＣＵ１５６の要素の間のデータ／コマンド
転送のおのおのは、第２０図に関連して説明される「切
り放し」機構を使用して実行される。第４３図のフロー
チャートは、この典型的な開始Ｉ１０動作を図式的に示
している。
転送のおのおのは、第２０図に関連して説明される「切
り放し」機構を使用して実行される。第４３図のフロー
チャートは、この典型的な開始Ｉ１０動作を図式的に示
している。
Ａ、Ｓ／３７０プロセツサ８５が開始Ｉ１０命令に遭遇
する（チップセット１５０中の全ての■／○命令は、好
適な実施例ではマイクロコード化されている）。
する（チップセット１５０中の全ての■／○命令は、好
適な実施例ではマイクロコード化されている）。
Ｂ、ＳＩ○のためのカスタム・ファームウェアが呼び出
される。それはいくつかのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣＵ１６６に対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。
される。それはいくつかのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣＵ１６６に対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。
Ｃ，ＢＣＵハードウェアがその要求を検出し、Ｓ／３７
０ Ｉ○Ａ固定位置から１６バイト・メイルボックス
を読み取るための命令を発生し、次にＢＣＵからプロセ
ッサへの肯定応答（「要求がサービスされたことを意味
する」）によりその要求をリセットすることによってそ
の要求に応える。
０ Ｉ○Ａ固定位置から１６バイト・メイルボックス
を読み取るための命令を発生し、次にＢＣＵからプロセ
ッサへの肯定応答（「要求がサービスされたことを意味
する」）によりその要求をリセットすることによってそ
の要求に応える。
Ｄ、Ｓ／３７０プロセツサ８５においては、ＳＩＯ命令
を終了させ次の順次的命令で処理を続けるためにＳＩ○
ファームウェアが解放される。
を終了させ次の順次的命令で処理を続けるためにＳＩ○
ファームウェアが解放される。
Ｅ、事象Ｃの結果として、事象りと同時に、Ｓ／３７０
ハードウエアがバス１７０を介して、アダプタ」５４中
のＢ ＣＵインターフェース・バッファ２５９に１６バ
イトのメイルボックス・データを転送する。
ハードウエアがバス１７０を介して、アダプタ」５４中
のＢ ＣＵインターフェース・バッファ２５９に１６バ
イトのメイルボックス・データを転送する。
Ｆ、データが（４バイト・ブロック中に）バッファされ
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の）メイ
ルボックス・データを転送するように、ＢＣＵハードウ
ェアが反復的にＤＭＡＣ２０９（チャネル０）に通知す
る。
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の）メイ
ルボックス・データを転送するように、ＢＣＵハードウ
ェアが反復的にＤＭＡＣ２０９（チャネル０）に通知す
る。
０．１６バイト転送が完了した時、ＤＭＡＣ２０９は、
５７８８プロセツサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ６２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち「正常Ｊ ＤＭＡＣチャネル０割
り込みである。
５７８８プロセツサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ６２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち「正常Ｊ ＤＭＡＣチャネル０割
り込みである。
Ｈ，Ｓ／８８が（マスクによる遅延にさらされ得る）Ｄ
ＭＡＣ割り込みを受は入れる時、（ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが実行する。これは、Ｄ
ＭＡＣ２０９状況をチエツクし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０アプリケーション・
プロゲラムに渡すためにそのブロックをキューに入れる
。
ＭＡＣ割り込みを受は入れる時、（ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが実行する。これは、Ｄ
ＭＡＣ２０９状況をチエツクし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０アプリケーション・
プロゲラムに渡すためにそのブロックをキューに入れる
。
１、ＥＸＥＣ３７０はワーク・キューをチエツクし、そ
のワーク・キュー・ブロックをキューがら出し、ワーク
・キュー・ブロック中にデータ要求を構成し、３２７８
端末に送るべき８０バイトのデータを得るために、ファ
ームウェア・ルーチンを呼び出す。
のワーク・キュー・ブロックをキューがら出し、ワーク
・キュー・ブロック中にデータ要求を構成し、３２７８
端末に送るべき８０バイトのデータを得るために、ファ
ームウェア・ルーチンを呼び出す。
Ｊ、ファームウェアは、ＤＭＡＣ２０９（チャネル１）
を用意して開始し、次に、アダプタ１５４、パス１７０
、及び記憶コントローラ１５５を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＵハードウェアにコマンドを送る。
を用意して開始し、次に、アダプタ１５４、パス１７０
、及び記憶コントローラ１５５を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＵハードウェアにコマンドを送る。
Ｋ、ＢＣＵｌ、５６、アダプタ１５４及びＤＭＡＣ２０
９は、ワーク・キュー・ブロックに８０バイトを転送し
、ＤＭＡＣ２０９はＳ／８８に割り込みを提供する。こ
のことは、上記Ｆ、及びＧ、の動作に類似している。こ
の割り込み、すなわち「正常」ＤＭＡｃチャネル１割り
込みは、前述の８つのＤＭＡＣ割り込みのうちの１つで
ある。
９は、ワーク・キュー・ブロックに８０バイトを転送し
、ＤＭＡＣ２０９はＳ／８８に割り込みを提供する。こ
のことは、上記Ｆ、及びＧ、の動作に類似している。こ
の割り込み、すなわち「正常」ＤＭＡｃチャネル１割り
込みは、前述の８つのＤＭＡＣ割り込みのうちの１つで
ある。
Ｌ、ファームウェア割り込みサービス・ルーチンが再び
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
Ｍ、ＥＸＥＣ３７０が必要なデータ会話を行ない、その
データを、Ｓ／８８オペレーテイング・システムのサー
ビスを使用してエミュレートされた３２７８＠末にデー
タを書き込む。いくらか時間が経って、ＥＸＥＣ３７０
は、その動作の終了（正常またはエラー）の通知を受は
取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロッ
ク中に、状況を含む適当なＳ／３７０割り込みメツセー
ジを構築し、それをＳ／３７０メツセージ・キューに入
れるためにファームウェア・ルーチンを呼び出す。
データを、Ｓ／８８オペレーテイング・システムのサー
ビスを使用してエミュレートされた３２７８＠末にデー
タを書き込む。いくらか時間が経って、ＥＸＥＣ３７０
は、その動作の終了（正常またはエラー）の通知を受は
取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロッ
ク中に、状況を含む適当なＳ／３７０割り込みメツセー
ジを構築し、それをＳ／３７０メツセージ・キューに入
れるためにファームウェア・ルーチンを呼び出す。
Ｎ、ファームウェアは、ＤＭＡＣ（チャネル３）を用意
して開始させ、１６バイトをＳ／３７０メツセージ・キ
ューに書き込むためにＢＣＵハードウェアにコマンドを
送る。このことは、この場合、アダプタ１５４がその動
作の終了時点でＳｉ３７０プロセツサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（マフニ
、マスギング遅延にもさらされる）ことを除き、反対方
向のメイルボックス読取と同様である。
して開始させ、１６バイトをＳ／３７０メツセージ・キ
ューに書き込むためにＢＣＵハードウェアにコマンドを
送る。このことは、この場合、アダプタ１５４がその動
作の終了時点でＳｉ３７０プロセツサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（マフニ
、マスギング遅延にもさらされる）ことを除き、反対方
向のメイルボックス読取と同様である。
ＤＭ、ＡＣ２０９はまた、上記Ｇ、及びＫ 、 と同様
に、Ｓ／８８プロセツサ６２に割り込みをかける（第４
３図の「通知」）。この割り込み、すなわち「正常Ｊ
ＤＭＡＣチャネル３割り込みは、８つのＤＭＡＣ割り込
みのうちの１つである。
に、Ｓ／８８プロセツサ６２に割り込みをかける（第４
３図の「通知」）。この割り込み、すなわち「正常Ｊ
ＤＭＡＣチャネル３割り込みは、８つのＤＭＡＣ割り込
みのうちの１つである。
０、Ｓ／３７０プロセツサ８５において、カスタム・フ
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてｌコならない。
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてｌコならない。
そして、割り込み舎、実行中のプログラムに提供するこ
とができないようにマスクされているなら、実質的なデ
ータがメツセージ・ギコー領域１８９から保留割り込み
キューへと移動され、そのチャネルが次に割り込みをイ
ネーブルされた時に別のファームウェア・ハンドラがそ
れをサービスする。もしマスクされていないなら、この
ファームウェアはＳ／３７０の文脈を即時にそのプログ
ラムの割り込みルーチンに切り換える。
とができないようにマスクされているなら、実質的なデ
ータがメツセージ・ギコー領域１８９から保留割り込み
キューへと移動され、そのチャネルが次に割り込みをイ
ネーブルされた時に別のファームウェア・ハンドラがそ
れをサービスする。もしマスクされていないなら、この
ファームウェアはＳ／３７０の文脈を即時にそのプログ
ラムの割り込みルーチンに切り換える。
この改良されたフォールト・トレラント・システムの広
い視点は、接続されたスレーブ■／○プロセッサとして
のＳ／８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＪ／○ハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）、 Ｓ、／ ８．８から
初期化されなくてはならない。また、Ｓ／８８は、ＥＸ
ＥＣ３７０を介してＳ／３７０メモリ及びマイクロコー
ドの全てにアクセスすることができるけれども、その逆
は真ではなく、Ｓ／３７０プロセツサ８５は偶然にさえ
、Ｓ／８８記憶に全くアクセスすることができない。こ
のように、Ｓ／８８に対するスレーブとしてのＳ／３７
０がＳ／３７０のより真実に近い姿であるが、その内部
イメージはＳ／３７０ Ｉｌｏをもつ通常の単独Ｓ／
３７０である。Ｓ／３７０はＳ／８８が現存しているこ
とを「知らない」。
い視点は、接続されたスレーブ■／○プロセッサとして
のＳ／８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＪ／○ハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）、 Ｓ、／ ８．８から
初期化されなくてはならない。また、Ｓ／８８は、ＥＸ
ＥＣ３７０を介してＳ／３７０メモリ及びマイクロコー
ドの全てにアクセスすることができるけれども、その逆
は真ではなく、Ｓ／３７０プロセツサ８５は偶然にさえ
、Ｓ／８８記憶に全くアクセスすることができない。こ
のように、Ｓ／８８に対するスレーブとしてのＳ／３７
０がＳ／３７０のより真実に近い姿であるが、その内部
イメージはＳ／３７０ Ｉｌｏをもつ通常の単独Ｓ／
３７０である。Ｓ／３７０はＳ／８８が現存しているこ
とを「知らない」。
しかし、Ｓ／３７０プログラムはＳ／８８とは非同期的
に走り妨害されてはならないので、Ｓ／３７０ Ｉ／
○命令は動作を開始することができなくてはならず、こ
の機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ１０命令で
ある）を待つ最高優先順位メツセージをもつという単一
の意味をもつＰＵ、 −Ｂ ＣＵ要求線２５６ａによっ
て提供される。
に走り妨害されてはならないので、Ｓ／３７０ Ｉ／
○命令は動作を開始することができなくてはならず、こ
の機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ１０命令で
ある）を待つ最高優先順位メツセージをもつという単一
の意味をもつＰＵ、 −Ｂ ＣＵ要求線２５６ａによっ
て提供される。
このサービス要求の優先順位の性質は、自動メイルボッ
クス・スキーム及び、Ｄ Ｍ、 Ａ Ｃチャネル０のリ
ンク・リス１〜・プログラミングのブニめの理由である
。
クス・スキーム及び、Ｄ Ｍ、 Ａ Ｃチャネル０のリ
ンク・リス１〜・プログラミングのブニめの理由である
。
ＤＭＡＣ２０９は、ＢＣＵハードウェア・デザインの統
合部分である。それは、Ｓ／８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ人力線２６
３ａ乃至ｄを駆動するＢＣＵによってタイミング制御さ
れる。さらに、外部ＢＣＵ論理乙Ｊ１各メイルボックス
転送が完了する時チャネルＯＰ ＣＬ線２５７ａを活動
化し、以てＤＭＡＣ２０９に、Ｓ／８８プロセツサ６２
に対する割り込み要求を提供させる。
合部分である。それは、Ｓ／８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ人力線２６
３ａ乃至ｄを駆動するＢＣＵによってタイミング制御さ
れる。さらに、外部ＢＣＵ論理乙Ｊ１各メイルボックス
転送が完了する時チャネルＯＰ ＣＬ線２５７ａを活動
化し、以てＤＭＡＣ２０９に、Ｓ／８８プロセツサ６２
に対する割り込み要求を提供させる。
Ｓ／３７０とＳ／８８の間には、次の４つの基本的デー
タ転送動作がある。
タ転送動作がある。
（１）メイルボックス読取
これは、サイズが１６バイトで、アダプタ１５４チヤネ
ルが０で、ＤＭＡＣ２０９チヤネルがＯで、ＤＭＡＣ動
作タイプが、連続なリンク・リストである。
ルが０で、ＤＭＡＣ２０９チヤネルがＯで、ＤＭＡＣ動
作タイプが、連続なリンク・リストである。
（２）データ読取
これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チヤネルが０で、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
５４チヤネルが０で、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
（３）データ書込
これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チヤネルが１で、Ｄ Ｍ Ａ、 Ｃ２０９チヤネル
が２で、ＤＭＡＣ動作タイプが、スタート・ストップ優
先使用可能である。
５４チヤネルが１で、Ｄ Ｍ Ａ、 Ｃ２０９チヤネル
が２で、ＤＭＡＣ動作タイプが、スタート・ストップ優
先使用可能である。
（４）メツセージ・キュー書込
これは、サイズが１６バイトで、アダプタ１５４チヤネ
ルが１で、ＤＭＡＣ２０９チヤネルが３で、Ｄ Ｍ Ａ
Ｃ動作タイプが、スタート・ス）・ツブである。
ルが１で、ＤＭＡＣ２０９チヤネルが３で、Ｄ Ｍ Ａ
Ｃ動作タイプが、スタート・ス）・ツブである。
ＤＭＡＣ２０９の初期化及びプログラミングは、完全に
標準的であり、好適にはＭ−Ｃ６８４５０アーキテクチ
ヤに合致するものである。要約すると、 ４チヤネル全て一ワード（１６ビツト）転送サイズ、要
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする、装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレヌ／単一アトレシング・モードを有
する装置、１６ビツト装置ボート、ＰＣＬ−状況人力上
記に追加してさらに、 チャネルＯ１装置からメモリ（記憶２１０）転送、リン
クされたれたアレイ・チエイニング、ＰＣＬ−割り込み
による状況入力 チャネル１：装置からメモリ（記憶２１０）転送、チエ
イニングなし チャネル２及び３：メモリ（記憶２１０）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもつと「考慮
」するが、外部論理は、３２ビツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネル０で使用されるリンクされたア
レイ・チエイニング・モードは、リンクされたリストが
存在することを意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネル０が一旦開
始されると、それは、エラー条件によるか、またはリン
クされたリストの最後の有効エントリに遭遇することに
よってのみ停止する。正常動作では、Ｓ／８８に対する
割り込みはＤＭＡＣ２０９がメイルボックス読取を完了
する度毎に生じ、ファームウェアがリンクされたリスト
をリアルタイムでモニタして供給する。こうして、リス
トの最後のエントリには決して到達することがなく、チ
ャネルＯは連続的に走る（アイドルする）。
標準的であり、好適にはＭ−Ｃ６８４５０アーキテクチ
ヤに合致するものである。要約すると、 ４チヤネル全て一ワード（１６ビツト）転送サイズ、要
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする、装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレヌ／単一アトレシング・モードを有
する装置、１６ビツト装置ボート、ＰＣＬ−状況人力上
記に追加してさらに、 チャネルＯ１装置からメモリ（記憶２１０）転送、リン
クされたれたアレイ・チエイニング、ＰＣＬ−割り込み
による状況入力 チャネル１：装置からメモリ（記憶２１０）転送、チエ
イニングなし チャネル２及び３：メモリ（記憶２１０）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもつと「考慮
」するが、外部論理は、３２ビツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネル０で使用されるリンクされたア
レイ・チエイニング・モードは、リンクされたリストが
存在することを意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネル０が一旦開
始されると、それは、エラー条件によるか、またはリン
クされたリストの最後の有効エントリに遭遇することに
よってのみ停止する。正常動作では、Ｓ／８８に対する
割り込みはＤＭＡＣ２０９がメイルボックス読取を完了
する度毎に生じ、ファームウェアがリンクされたリスト
をリアルタイムでモニタして供給する。こうして、リス
トの最後のエントリには決して到達することがなく、チ
ャネルＯは連続的に走る（アイドルする）。
各ＤＭＡＣチャネルには２つの割り込みべフタ・レジス
タＮＩＶ、ＥＩＶ（第１８図）が設けられ、１つは正常
の動作終了のブニめのものであり、もう１つは検出され
たエラーによって強制された終了のためのものである。
タＮＩＶ、ＥＩＶ（第１８図）が設けられ、１つは正常
の動作終了のブニめのものであり、もう１つは検出され
たエラーによって強制された終了のためのものである。
この実施例ζＪ、マイクロコード記憶１７４中に８つの
個別のＥＴＩＯ割り込みルーチンをもつ、全部で８つの
ベクタを使用する。さらに、チャネル０の正常側し）込
みは、２つの可能的意味、すなわち、ＰＣＬによって引
き起こされブ°二「メイルボックス受信」、及びより一
般的でない「リンク・リストの終了によるチャネルの停
止」を意味する。割り込みハンドラは、Ｄ Ｍ Ａ、
Ｃ状況リストをテストすることによってこれらを識別す
る。
個別のＥＴＩＯ割り込みルーチンをもつ、全部で８つの
ベクタを使用する。さらに、チャネル０の正常側し）込
みは、２つの可能的意味、すなわち、ＰＣＬによって引
き起こされブ°二「メイルボックス受信」、及びより一
般的でない「リンク・リストの終了によるチャネルの停
止」を意味する。割り込みハンドラは、Ｄ Ｍ Ａ、
Ｃ状況リストをテストすることによってこれらを識別す
る。
Ｓ／８８フアームウエアはまた、初期化と、上述の３つ
の基本的データ転送の開始と、データ読取と、データ書
込と、メツセージ・キュー書込というＥＸＥ Ｃ３７０
のための４つのサービス・エン１へりを提供する。
の基本的データ転送の開始と、データ読取と、データ書
込と、メツセージ・キュー書込というＥＸＥ Ｃ３７０
のための４つのサービス・エン１へりを提供する。
ＥＴＩＯ初期化エントリ（ｊ、通常、電源投入の直ぐ後
で呼び出されるが、エラー回復試行のための再初期化の
ためにも使用することができる。それは、ＢＣｔＪハー
ドウェアとＤＭ、ＡＣ２０９をリセットし、構成及び制
御値で以て４つの全てのチャネル中のＤＭＡＣレジスタ
をプログラムする。それはまた、必要なリンク・リスト
及びチャネルＯを開始して、ＤＭＡＣ２０９をして最初
のリンク・リスト−パラメータを自動ロードさせ次に線
２６３ａ上のＢＣＵハードウェアからの要求遷移を待た
せる。
で呼び出されるが、エラー回復試行のための再初期化の
ためにも使用することができる。それは、ＢＣｔＪハー
ドウェアとＤＭ、ＡＣ２０９をリセットし、構成及び制
御値で以て４つの全てのチャネル中のＤＭＡＣレジスタ
をプログラムする。それはまた、必要なリンク・リスト
及びチャネルＯを開始して、ＤＭＡＣ２０９をして最初
のリンク・リスト−パラメータを自動ロードさせ次に線
２６３ａ上のＢＣＵハードウェアからの要求遷移を待た
せる。
別の３つのサービス・エントリは、ＤＭＡＣチャネル１
（データ読取）、２（データ書込）、及び３（メツセ
ージ・キュー書込）を開始させるために呼び出される。
（データ読取）、２（データ書込）、及び３（メツセ
ージ・キュー書込）を開始させるために呼び出される。
呼び出しプログラム（ＥＸＥＣ３７０）は、データ・ア
ドレス、カウントなどをプリセットされているワーク・
キュー・ブロックに対するポインタを提供する。これら
のルーチンは、ＤＭＡＣ２０９及びＢＣＵバー（ζウェ
アを即時に開始させるか、または、もしＤ ＭＡＣチャ
ネルがビジーなら動作をキューに入わるく第４． Ｉ
Ｅ図に示す個別の「作業保留」キューが２ Ｇ これら３つのチャネルのめいめいのために保持されてい
る） 要求されたサービスが一旦開始され、またはキュ
ーに入れられると、制御は呼び出し側プログラムに戻さ
れ、割り込みハンドラは、完了まで動作を続ける。
ドレス、カウントなどをプリセットされているワーク・
キュー・ブロックに対するポインタを提供する。これら
のルーチンは、ＤＭＡＣ２０９及びＢＣＵバー（ζウェ
アを即時に開始させるか、または、もしＤ ＭＡＣチャ
ネルがビジーなら動作をキューに入わるく第４． Ｉ
Ｅ図に示す個別の「作業保留」キューが２ Ｇ これら３つのチャネルのめいめいのために保持されてい
る） 要求されたサービスが一旦開始され、またはキュ
ーに入れられると、制御は呼び出し側プログラムに戻さ
れ、割り込みハンドラは、完了まで動作を続ける。
Ｓ／８８カスタム・ファームウェアの第３の、小さいけ
れども極めて重要な領域は、カスタム・ハンドラに対す
るものであるがＳ／８８オペレーテイング・システムに
は透過的でる８つのＤＭＡ０割り込みに介入してベクタ
するための、Ｓ／８８オペレーテイング・システムの変
更部分である。それには、レベル６（通常、電源障害の
とき自動ベクタされる）としてオペレーティング・シス
テム中の標準アーキテクチャのＭ Ｃ６８０２０のベク
タ・テーブルに変更を加え、オペレーティング・システ
ム中にそのカスタム割り込みハンドラを配置することに
関与する。これは好適な実施例であるが、割り込みのた
めの初期化ルーチンに関連する章で後で説明するように
、論理バス２２３上にベクタを配置するための論理をＢ
ＣＵｌ、５６中に与え、以てベクタ変更の必要性を解消
することもできる。
れども極めて重要な領域は、カスタム・ハンドラに対す
るものであるがＳ／８８オペレーテイング・システムに
は透過的でる８つのＤＭＡ０割り込みに介入してベクタ
するための、Ｓ／８８オペレーテイング・システムの変
更部分である。それには、レベル６（通常、電源障害の
とき自動ベクタされる）としてオペレーティング・シス
テム中の標準アーキテクチャのＭ Ｃ６８０２０のベク
タ・テーブルに変更を加え、オペレーティング・システ
ム中にそのカスタム割り込みハンドラを配置することに
関与する。これは好適な実施例であるが、割り込みのた
めの初期化ルーチンに関連する章で後で説明するように
、論理バス２２３上にベクタを配置するための論理をＢ
ＣＵｌ、５６中に与え、以てベクタ変更の必要性を解消
することもできる。
好適な実施例のＳ／８８フアームウエアは全てＭＣ６８
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられる。
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられる。
Ｓ／３７０プロセツサ８５のために必要なカスタマイズ
されたファームウェアには４つのカテゴリがある。
されたファームウェアには４つのカテゴリがある。
（１）Ｓ／８８疑似チヤネルに至るマイクロコート化さ
れたＩ１０命令 （２）Ｉ１０命令を含む、Ｓ／８８から入来する非同期
メツセージの処理 （３）全てのくエミュレートされた）Ｓ／３７０ ■１
０装置の構成データ及び状況の維持（４）ユーザー・マ
ニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
トで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
れたＩ１０命令 （２）Ｉ１０命令を含む、Ｓ／８８から入来する非同期
メツセージの処理 （３）全てのくエミュレートされた）Ｓ／３７０ ■１
０装置の構成データ及び状況の維持（４）ユーザー・マ
ニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
トで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
Ｓ／３７０には１０個のＩ１０タイプ命令が存在し、こ
れは、第４４Ａないし１図を参照してより詳細に説明す
る。
れは、第４４Ａないし１図を参照してより詳細に説明す
る。
ＣＬ ＲＣＨ−チャネル・クリア（チャネルのみの動作
） ＣＬＲ，ｌｏ−Ｉ１０クリア Ｉ−Ｉ Ｄ Ｖ−装置停止 ＨＩ○−Ｉ１０停止 ＲＩ○−Ｉ１０再開 ＳＩ〇−丁１０開始 ８１０Ｆ−Ｉ１０高速開始 ５ＴＩＤＣ−チャネル■Ｄａ己１意（チャネルのみの動
作） Ｔ ＣＨ−チャネル・テスト（チャネルのみの動作〉 Ｔｌ０−Ｉ１０テスｌ〜 これらの命令のおのおのは、Ｓ／３７０アーキテクチヤ
との整合性を維持しつつメイルボックス機構全弁してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
） ＣＬＲ，ｌｏ−Ｉ１０クリア Ｉ−Ｉ Ｄ Ｖ−装置停止 ＨＩ○−Ｉ１０停止 ＲＩ○−Ｉ１０再開 ＳＩ〇−丁１０開始 ８１０Ｆ−Ｉ１０高速開始 ５ＴＩＤＣ−チャネル■Ｄａ己１意（チャネルのみの動
作） Ｔ ＣＨ−チャネル・テスト（チャネルのみの動作〉 Ｔｌ０−Ｉ１０テスｌ〜 これらの命令のおのおのは、Ｓ／３７０アーキテクチヤ
との整合性を維持しつつメイルボックス機構全弁してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
アダプタ１５４中のいくつかの異なるハードウェア条件
は、Ｓ／３７０プロセツサ８５中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。
は、Ｓ／３７０プロセツサ８５中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。
マイクロコードもとよるこの例外のサービスは、（もし
プロセッサ８５が待機状態にあるなら即時に）Ｓ／３７
０命令の間で生じる。「アダプタ注意」の最も頻度が高
く共通の原因は、ＰＥ８６が、Ｉ１０疑似チャネルＳ／
８８からＳ／３７０主記憶のＩＯＡ区画の固定メツセー
ジ・キュー領域１８９へのメツセージを受は収ることで
ある。
プロセッサ８５が待機状態にあるなら即時に）Ｓ／３７
０命令の間で生じる。「アダプタ注意」の最も頻度が高
く共通の原因は、ＰＥ８６が、Ｉ１０疑似チャネルＳ／
８８からＳ／３７０主記憶のＩＯＡ区画の固定メツセー
ジ・キュー領域１８９へのメツセージを受は収ることで
ある。
既存のＳ／３７０マイクロコ一ド例外ハンドラは、「ア
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」 （これは、メツセージが受は取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」 （これは、メツセージが受は取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。
受信されたメツセージの決定されるカテゴリは、次のと
おりである。
おりである。
００００ ＮＯＰ： 動作しない。
０００１ ＲＥＳＥＴ： 既存のＳ／３７０プログ
ラム・リセット・ルーチンを呼び出す。
ラム・リセット・ルーチンを呼び出す。
０００２ ＣＬＥＡ、ＲＲＥＳＥＴ、： 既存のＳ
／３７０クリア・リセット・ル−チンをｎ乎び出す。
／３７０クリア・リセット・ル−チンをｎ乎び出す。
０００３ ＨＡＬＴ： Ｓ／３７０プログラム実行
を停止し、ｌ５ＴＥＰモードをターン・オンする。
を停止し、ｌ５ＴＥＰモードをターン・オンする。
０００４ ５ＴＥＰ： 命令ステップ、１つの命令を
実行し、停止する。
実行し、停止する。
０００５ ＲＵＮ； ｌ５ＴＥＰモードをリセット
し、プログラムの実行を再開する。
し、プログラムの実行を再開する。
０００６４ＰＳＷ’： メツセージ内に与えられたＰ
ＳＷを使用して、Ｓ／３７０ｒロ一ドＰＳＷＪ機能を実
行する。停止状態を離れる。
ＳＷを使用して、Ｓ／３７０ｒロ一ドＰＳＷＪ機能を実
行する。停止状態を離れる。
０００７ ５Ｍ５Ｇ： ローカル＜ｌ０Ａ）装置状況
テーブル中で、１つまたはそれ以上の構成された装置の
ために、状況メツセージ−状況ビットを更新する。
テーブル中で、１つまたはそれ以上の構成された装置の
ために、状況メツセージ−状況ビットを更新する。
０００８ １Ｍ５Ｇ＋ 割り込みメツセージチャネル
・マスク状況に応じて、Ｓ／３７０ Ｔ１０割り込み
をキューに入れるかまたは、Ｓ／３７０１７０割つ込み
を直ちに提供する。
・マスク状況に応じて、Ｓ／３７０ Ｔ１０割り込み
をキューに入れるかまたは、Ｓ／３７０１７０割つ込み
を直ちに提供する。
上記メツセージ・タイプＯＯＯ１−，０００６は、（エ
ミュレートされた）Ｓ／３７０システム・コンソールで
のユーザー人力から生じた状態制御のためのＳ／３７０
マニュアル動作である。
ミュレートされた）Ｓ／３７０システム・コンソールで
のユーザー人力から生じた状態制御のためのＳ／３７０
マニュアル動作である。
それらは、エラー回復または同期のために必要に応じて
、ＥＸＥＣ３７０によって直接強制するとともできる。
、ＥＸＥＣ３７０によって直接強制するとともできる。
メツセージ・タイプ０００７は、Ｓ／３７０に、電源損
失、オン／オフライン変更、装置検出エラーなどのＩ１
０装置の状況の非同期的変化を通知するために使用され
る。それはまた、Ｓ／８８からＳ／３７０への汎用通信
用に拡張することもできる。メツセージ・タイプＯ○０
８は、正常終了、またはエラー終了条件のどちらである
かについて、Ｉ１０１００終了状況をＳ／３７０に報告
するための手段である。これは常に、Ｓ／３７０におい
て、最終的なプログラム割り込み及び装置テーブル変更
をもたらすことになる。
失、オン／オフライン変更、装置検出エラーなどのＩ１
０装置の状況の非同期的変化を通知するために使用され
る。それはまた、Ｓ／８８からＳ／３７０への汎用通信
用に拡張することもできる。メツセージ・タイプＯ○０
８は、正常終了、またはエラー終了条件のどちらである
かについて、Ｉ１０１００終了状況をＳ／３７０に報告
するための手段である。これは常に、Ｓ／３７０におい
て、最終的なプログラム割り込み及び装置テーブル変更
をもたらすことになる。
次に、ＥＴＴｅ３びＥＸＥＣ３７０機能と、インターフ
ェースと、プロトコルと、命令フローについて説明する
。
ェースと、プロトコルと、命令フローについて説明する
。
Ｅ１８．システム・マイクロコード・デザイン（１）序
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。Ｓ／３７０プロセツサ装
置８５内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８５によって実行される時にＳ／３７０命令を解
釈する。Ｉ１０開始、割り込み処理、オペレータ機能、
マシン・チエツク、及び初期マイクロプログラム・ロー
ド／プログラム・ロード（ＩＭＬ／Ｉ Ｐｌ）のための
マイクロコード化された命令は、特に、図乙こ示されて
いるようにＳ／８８マイクロコードとインターフェース
するようにデザインされている。そのインターフェース
は、ローカル言己憶２１０と、Ｓ／３７０キャッシュ３
４−Ｏと、プロセッサ８５及び６２の両方乙こ対して割
り込み能力をもつＳ／３７０実記憶空間１６２とをもつ
インターフェース論理８１の共通ハードウェア設備を有
する。Ｓ／８８コードにおいては、Ｓ／３７’Ｏマイク
ロコード・トライバがＣＣＷ変換と、割り込みハンドラ
と、エラー・ハンドラと、ＩＭ、Ｌ／ｌＰＬと、Ｓ／８
８アプリケーシヨン・インターフェース（ＥＸＥＣ／３
７０）及びＳ／８８オペレーテイング・システムと対話
する同期化コードを含む。
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。Ｓ／３７０プロセツサ装
置８５内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８５によって実行される時にＳ／３７０命令を解
釈する。Ｉ１０開始、割り込み処理、オペレータ機能、
マシン・チエツク、及び初期マイクロプログラム・ロー
ド／プログラム・ロード（ＩＭＬ／Ｉ Ｐｌ）のための
マイクロコード化された命令は、特に、図乙こ示されて
いるようにＳ／８８マイクロコードとインターフェース
するようにデザインされている。そのインターフェース
は、ローカル言己憶２１０と、Ｓ／３７０キャッシュ３
４−Ｏと、プロセッサ８５及び６２の両方乙こ対して割
り込み能力をもつＳ／３７０実記憶空間１６２とをもつ
インターフェース論理８１の共通ハードウェア設備を有
する。Ｓ／８８コードにおいては、Ｓ／３７’Ｏマイク
ロコード・トライバがＣＣＷ変換と、割り込みハンドラ
と、エラー・ハンドラと、ＩＭ、Ｌ／ｌＰＬと、Ｓ／８
８アプリケーシヨン・インターフェース（ＥＸＥＣ／３
７０）及びＳ／８８オペレーテイング・システムと対話
する同期化コードを含む。
フォールト・トレラント・プロセッサ６２は、システム
のための全てのＩｌｏ、診断、障害分離、Ｉ Ｐ Ｌ
／ Ｉ Ｍ Ｌ及び同期化を実行する。このシステムは
、ユーザーの観点からは、Ｓ／３７０プログラムが実行
している唯一のプログラムであるため、コプロセッサ・
システムのようにはみえない。システム管理者は、Ｓ／
８８フオールト・１〜＝ ３３４ レラント・オペレーティング・システムを通じてシステ
ム属性を制御することができる。Ｓ／８８オペレーテイ
ング・システムの主要な機能は、多重３７０ヂヤネル外
観をもつ１／○変換である。
のための全てのＩｌｏ、診断、障害分離、Ｉ Ｐ Ｌ
／ Ｉ Ｍ Ｌ及び同期化を実行する。このシステムは
、ユーザーの観点からは、Ｓ／３７０プログラムが実行
している唯一のプログラムであるため、コプロセッサ・
システムのようにはみえない。システム管理者は、Ｓ／
８８フオールト・１〜＝ ３３４ レラント・オペレーティング・システムを通じてシステ
ム属性を制御することができる。Ｓ／８８オペレーテイ
ング・システムの主要な機能は、多重３７０ヂヤネル外
観をもつ１／○変換である。
全てのエラー及び回復機能と、動的資源割当て機能は、
Ｓ／８８オペレーテイング・システムによって処理され
る。Ｓ／３７０オペレーテイング・システムによって以
前処理されていたマシン・チエツク及びオペレータ機能
は、今やＳ／８８オペレーテイング・システムに渡され
、従って、その機能は、フメールｌ〜・トレラント様式
で処理することができる。
Ｓ／８８オペレーテイング・システムによって処理され
る。Ｓ／３７０オペレーテイング・システムによって以
前処理されていたマシン・チエツク及びオペレータ機能
は、今やＳ／８８オペレーテイング・システムに渡され
、従って、その機能は、フメールｌ〜・トレラント様式
で処理することができる。
第３９図は、この例では開始■／○コマンドである、Ｓ
／３７０ Ｉ１０コマンドの実行をあられす。Ｓ／３
７０命令、（ＰＥ８５からＰＥ６２への）結合ハードウ
ェア、（ＰＥ６２上で実行される）結合マイクロコード
ＥＴＩＯ１及びＳ／８８プログラムＥＸＥＣ３７０によ
って行なわれる動作が簡単に示され、その最終ステップ
は、Ｓ／８８プロセツサＰＥ６２上のＳ／３７０ Ｉ
ｌｏの実行である。
／３７０ Ｉ１０コマンドの実行をあられす。Ｓ／３
７０命令、（ＰＥ８５からＰＥ６２への）結合ハードウ
ェア、（ＰＥ６２上で実行される）結合マイクロコード
ＥＴＩＯ１及びＳ／８８プログラムＥＸＥＣ３７０によ
って行なわれる動作が簡単に示され、その最終ステップ
は、Ｓ／８８プロセツサＰＥ６２上のＳ／３７０ Ｉ
ｌｏの実行である。
第４０図は、ＥＸＥＣ３７０に関連するシステムの要素
及び機能と、ＳＩＯ実行の間に使用されるマイクロコー
ドを、制御フロー データ・フロー、信号及びハードウ
ェア／コード区画とともに示す簡略化された概要図であ
る。
及び機能と、ＳＩＯ実行の間に使用されるマイクロコー
ドを、制御フロー データ・フロー、信号及びハードウ
ェア／コード区画とともに示す簡略化された概要図であ
る。
（２）ＥＴＩＯ／ＥＸＥＣ３７０プログラム・インター
フェース（第４１． Ａ乃至Ｈ図と第４２図）この章で
は、次の用語が使用される。
フェース（第４１． Ａ乃至Ｈ図と第４２図）この章で
は、次の用語が使用される。
ＥＸＥＣ３７０−Ｓ／３７０外部装置、サービス、構成
、オペレータのコンソールのエミュレーション及びサポ
ートに関連してＰＥ６２上で走り、マイクロコード記憶
１７４に記憶される全てのＳ／８８ソフトウエア。使用
頻度が小さいＥＸＥＣ３７０コードは、キャッシュ１７
３に記憶することができる。
、オペレータのコンソールのエミュレーション及びサポ
ートに関連してＰＥ６２上で走り、マイクロコード記憶
１７４に記憶される全てのＳ／８８ソフトウエア。使用
頻度が小さいＥＸＥＣ３７０コードは、キャッシュ１７
３に記憶することができる。
Ｓ／３７０マイクロコード−３／３７０プロセッサ動作
をサポートするＳ／３７０プロセツサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ＝記憶１７４に保持されるＥＸＥＣ３７０とＢ
ＣＵ１６６の間のマイクロコード−インターフェース。
をサポートするＳ／３７０プロセツサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ＝記憶１７４に保持されるＥＸＥＣ３７０とＢ
ＣＵ１６６の間のマイクロコード−インターフェース。
Ｓ／３７０ ＰＥ８５マイクロコード及びＥＸＥＣ３
７０は、第４１． Ａ図の「プロ１〜コル」を介して互
いに通信する。ＰＥ８５マイクロコードは、Ｉｌｏなど
の機能の実行を要求するＥＸＥＣ３７０に対してメツセ
ージを送り、ＥＸＥＣ３７０は、Ｉ１０機能の完了を示
すメツセージと、Ｉ１０装置及びチャネル状況変更に関
するメツセージと、ＰＥ８５マイクロコードに、特定の
ＣＰＵ機能を実行するように要求するメツセージを送る
。これらのメツセージ（詳細は後述）は、キャッシュ・
コントローラ１５３、アダプタ１５４、ＢＣＵ１５６、
及びＤＭ、ＡＣ２０９などをもつハードウェアを介して
ＰＥ８５マイクロコードとＥＸＥＣ３７０の間で伝送さ
れる。このメツセージ伝送サービスは、ＥＴＩＯによっ
て、ＥＸＥＣ３７０に対して可屈となされる。
７０は、第４１． Ａ図の「プロ１〜コル」を介して互
いに通信する。ＰＥ８５マイクロコードは、Ｉｌｏなど
の機能の実行を要求するＥＸＥＣ３７０に対してメツセ
ージを送り、ＥＸＥＣ３７０は、Ｉ１０機能の完了を示
すメツセージと、Ｉ１０装置及びチャネル状況変更に関
するメツセージと、ＰＥ８５マイクロコードに、特定の
ＣＰＵ機能を実行するように要求するメツセージを送る
。これらのメツセージ（詳細は後述）は、キャッシュ・
コントローラ１５３、アダプタ１５４、ＢＣＵ１５６、
及びＤＭ、ＡＣ２０９などをもつハードウェアを介して
ＰＥ８５マイクロコードとＥＸＥＣ３７０の間で伝送さ
れる。このメツセージ伝送サービスは、ＥＴＩＯによっ
て、ＥＸＥＣ３７０に対して可屈となされる。
ＥＴＩＯとＥＸＥＣ３７０の間のイン
ターフェース、及びＰＥ８５及びＥＸＥＣ３７０の間の
インターフェースについて次に説明する。
インターフェースについて次に説明する。
ＥＸＥＣ３７０、Ｓ／８８によって実行されるＳ／３７
０外部サポート・ソフトウェア、及びＰＥ６２上で走る
ＢＣＵマイクロコード・ドライバ（ＥＴＩＯ）の間のイ
ンターフェース（第４１Ｂ図）は、記憶２１０上に在駐
する一組のキュー及びバッファと、１つの事象ＩＤと、
ＥＸＢＵＳＹ変数と、サブルーチン呼び出しシーケンス
からなる。サブルーチン呼び出しインターフェースは、
Ｓ／８８とＳ／３７０の間のデータ転送動作を開始し、
Ｓ／８８再ブ一ト時にＤＭＡＣ２０９とＢＣＵ１５６を
初期化する。キュー・インターフェースは、作業項目を
、処理することができるようになるまで追跡するために
使用され、事象ＩＤインターフェース（Ｓ／８８に対す
る割り込み）は、作業がキューに追加された時にＥＸＥ
Ｃ３７０に通知する。
０外部サポート・ソフトウェア、及びＰＥ６２上で走る
ＢＣＵマイクロコード・ドライバ（ＥＴＩＯ）の間のイ
ンターフェース（第４１Ｂ図）は、記憶２１０上に在駐
する一組のキュー及びバッファと、１つの事象ＩＤと、
ＥＸＢＵＳＹ変数と、サブルーチン呼び出しシーケンス
からなる。サブルーチン呼び出しインターフェースは、
Ｓ／８８とＳ／３７０の間のデータ転送動作を開始し、
Ｓ／８８再ブ一ト時にＤＭＡＣ２０９とＢＣＵ１５６を
初期化する。キュー・インターフェースは、作業項目を
、処理することができるようになるまで追跡するために
使用され、事象ＩＤインターフェース（Ｓ／８８に対す
る割り込み）は、作業がキューに追加された時にＥＸＥ
Ｃ３７０に通知する。
記憶２１０において、第４１Ｃ図に示すように１６個の
４ＫＢブロツクが存在する。その１４個（５００−０乃
至５００−１３）は、４ Ｋ Ｂブロック・バッファと
して使用される。残りの２つは、３２個の２５６バイト
・ブロック５０１−０乃至６０１−３１に分割される。
４ＫＢブロツクが存在する。その１４個（５００−０乃
至５００−１３）は、４ Ｋ Ｂブロック・バッファと
して使用される。残りの２つは、３２個の２５６バイト
・ブロック５０１−０乃至６０１−３１に分割される。
４つのブロック５０１−０乃至５０１−３は、ハードウ
ェア通信のために使用され、５０１−４はキュー及び他
のＥＸＥＣ３７０及びＥＴＩＯに対する共通変数として
使用される。残りの２７個は、ワーク・キュー・バッフ
ァ（ＷＱＢ）５０１−５乃至５０１−３１として使用さ
れる。ブロック５０１−０及び５０１．− Ｉ Ｌこ等
価なアドレス空間しこおいて、ＢＣＵｌ、５６コマンド
（ＰＥｆ３２によって実行される）には２５６バイトが
割当てられ、ＤＭＡＣレジスタ・アドレスもこは、ＢＣ
Ｕ１６６の動作しこ関連して説明したようにＰＥ６２に
よってアクセスするために、２５６バイトが割当てられ
ている。２７個のワーク・キュー・バッファのおのおの
は、１つの特定タスクまたはサービス要求に関連するデ
ータを保持する。２６個のＷＱＢは、ＰＥ８５のマイク
ロコードによって開始されブ二要求にサービスするため
に使用される。残りのＷＱ Ｂ（ＥＸＷＱＢ）５０１−
３１は、Ｓ／８８しこよって発起され、ＰＥ８６マイク
ロコードに送られる要求にサービスするために予約され
ている。各ＷＱＢは、ベース・アドレスと、ＤＭＡＣ２
０９に記憶されるオフセット値によってアドレスされる
。
ェア通信のために使用され、５０１−４はキュー及び他
のＥＸＥＣ３７０及びＥＴＩＯに対する共通変数として
使用される。残りの２７個は、ワーク・キュー・バッフ
ァ（ＷＱＢ）５０１−５乃至５０１−３１として使用さ
れる。ブロック５０１−０及び５０１．− Ｉ Ｌこ等
価なアドレス空間しこおいて、ＢＣＵｌ、５６コマンド
（ＰＥｆ３２によって実行される）には２５６バイトが
割当てられ、ＤＭＡＣレジスタ・アドレスもこは、ＢＣ
Ｕ１６６の動作しこ関連して説明したようにＰＥ６２に
よってアクセスするために、２５６バイトが割当てられ
ている。２７個のワーク・キュー・バッファのおのおの
は、１つの特定タスクまたはサービス要求に関連するデ
ータを保持する。２６個のＷＱＢは、ＰＥ８５のマイク
ロコードによって開始されブ二要求にサービスするため
に使用される。残りのＷＱ Ｂ（ＥＸＷＱＢ）５０１−
３１は、Ｓ／８８しこよって発起され、ＰＥ８６マイク
ロコードに送られる要求にサービスするために予約され
ている。各ＷＱＢは、ベース・アドレスと、ＤＭＡＣ２
０９に記憶されるオフセット値によってアドレスされる
。
各ＷＱＢ （第４１図）は、１Ｇバイ）・のメイル・ブ
ロック５０５と、１６バイト・パラメータ・ブロック５
０６と、２２４バイト装置特定作業領域５０７を含む。
ロック５０５と、１６バイト・パラメータ・ブロック５
０６と、２２４バイト装置特定作業領域５０７を含む。
メイル・ブロック５０５は、ＥＸＥＣ３７０及びＰＥ８
６マイクロコードの間で渡されるデータを含む。その内
容は、Ｅ ＴＩＯインターフェースＬこ亙って透過的で
ある。パラメータ・ブロック５０６４Ｊ：、 ＥＴ Ｉ
ＯとＥＸＥＣ３７０の間で渡され、通常、ローカル記
憶２１０ヒ主記憶１６２の間の転送に関連するパラメー
タを含む。作業領域５０７は、ＥＸＥＣ３７０によって
所有される。それは、要求された動作の進行と、現在の
Ｓ／３７０装置状況と、可能なニーザー・データと、Ｓ
／８８装置のタイプと、他のＥＸＥＣ３７０制御ブロッ
クに対するポインタと、エラー生起情報などに関するデ
ータを含む。
６マイクロコードの間で渡されるデータを含む。その内
容は、Ｅ ＴＩＯインターフェースＬこ亙って透過的で
ある。パラメータ・ブロック５０６４Ｊ：、 ＥＴ Ｉ
ＯとＥＸＥＣ３７０の間で渡され、通常、ローカル記
憶２１０ヒ主記憶１６２の間の転送に関連するパラメー
タを含む。作業領域５０７は、ＥＸＥＣ３７０によって
所有される。それは、要求された動作の進行と、現在の
Ｓ／３７０装置状況と、可能なニーザー・データと、Ｓ
／８８装置のタイプと、他のＥＸＥＣ３７０制御ブロッ
クに対するポインタと、エラー生起情報などに関するデ
ータを含む。
メイル・ブロック５０５は、ＰＥ８５マイクロコードと
ＥＸＥＣ３７０の間で渡されるＳ／３７０ Ｉ／○情
報を含む次の４つのフィールドを有する。
ＥＸＥＣ３７０の間で渡されるＳ／３７０ Ｉ／○情
報を含む次の４つのフィールドを有する。
ＯＰ −このフィールドは、ＥＸＥＣ３７０またはＰＥ
８５マイクロコードからの要求を含む。
８５マイクロコードからの要求を含む。
ＣＵＡ −１６ビツト・チャネル・ユニット・アドレ
ス ＣＡＷ −関連Ｉ１０命令が発行された時の、Ｓ／３
７０記憶１６２中の１６進位置４８の３２ビツトＳ／３
７０チヤネル・アドレス・ワードＣＣＷ −上記ＣＡＷ
によってアドレスされるＳ／３７０チヤネル・コマンド
・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、こ
のフィールドは、ＣＳＷ、Ｓ／３７０チヤネル状況ワー
ドを含む。
ス ＣＡＷ −関連Ｉ１０命令が発行された時の、Ｓ／３
７０記憶１６２中の１６進位置４８の３２ビツトＳ／３
７０チヤネル・アドレス・ワードＣＣＷ −上記ＣＡＷ
によってアドレスされるＳ／３７０チヤネル・コマンド
・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、こ
のフィールドは、ＣＳＷ、Ｓ／３７０チヤネル状況ワー
ドを含む。
パラメータ・ブロック５０６は、データ転送がＥＸＥＣ
３７０によって記憶２１０と主記憶１６２の間で要求さ
れる時に使用される１６個のパラメータを含む。
３７０によって記憶２１０と主記憶１６２の間で要求さ
れる時に使用される１６個のパラメータを含む。
（１） ｒｅｑ−ＥＴ Ｉ Ｏ要求フィールド： ○
動作なし １ メイル・ブロックの内容を記憶１６２のＰＥ８５メ
ツセージ・キューに書込み、次に線２５６ａ上にＢＣＵ
からＰＵへの要求を発行する。
動作なし １ メイル・ブロックの内容を記憶１６２のＰＥ８５メ
ツセージ・キューに書込み、次に線２５６ａ上にＢＣＵ
からＰＵへの要求を発行する。
２ Ｓ／３７０メモリからデータを読取る。
３ データをＳ／３７０メモリに書き込む。
（２） ｒｅｔ −「ｒｅｑ」フィールドによってなさ
れた要求の結果。このフィールドは、ＥＸＥＣ３７０に
よって初期的にはゼロに保証される。もしゼロでない値
が戻るなら、ＥＴＩＯはある種のタイプのエラーを表示
している。
れた要求の結果。このフィールドは、ＥＸＥＣ３７０に
よって初期的にはゼロに保証される。もしゼロでない値
が戻るなら、ＥＴＩＯはある種のタイプのエラーを表示
している。
（３）カウント−転送されるべきバイトの数（４）Ｓ／
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。
＝ ３４１
（５）キー−この１６ビツ１〜・フィールドは、次のよ
うなビット・パターンを含む。
うなビット・パターンを含む。
ｐｐｋｋｋｋｌｏ ００００００００
ここで、ｐｐ（優先順位）−００で、ｋ ｋ、ｋ ｋ−
適正なＳ／３７０記憶保護キーである。
適正なＳ／３７０記憶保護キーである。
バッファ・アドレス−データ領域が始まる記憶２１０中
の位置。これ４；ｊ： ４ ｋバッファまたはＷＱＢの
中にあってよい。ＥＸＥＣ３７０は、次のような関係を
保証する。
の位置。これ４；ｊ： ４ ｋバッファまたはＷＱＢの
中にあってよい。ＥＸＥＣ３７０は、次のような関係を
保証する。
（Ｓ／３７０アドレス ＭＯＤ４）−（バッファ・アド
レス ＭＯＤ ４） ＥＸＥＣ３７０は、Ｗ Ｑ Ｂを維持するためにキュー
を使用する。このキュー通信領域５０１４は、２５６バ
イト長であって、記憶２１０中のオフセット４００ （
１６進）に存在する。第４１Ｅ図は、ＷＱＢに対するポ
インタ・エントリを保持するフニめにＷＱＢに対するＥ
ＴＩＯとＥＸＥＣ３７０の間で決定されたキューを示す
。
レス ＭＯＤ ４） ＥＸＥＣ３７０は、Ｗ Ｑ Ｂを維持するためにキュー
を使用する。このキュー通信領域５０１４は、２５６バ
イト長であって、記憶２１０中のオフセット４００ （
１６進）に存在する。第４１Ｅ図は、ＷＱＢに対するポ
インタ・エントリを保持するフニめにＷＱＢに対するＥ
ＴＩＯとＥＸＥＣ３７０の間で決定されたキューを示す
。
ＦＲＥＥＱ５１０ 現在使用されていない）へＩＱＢ
に対するポインタを保持する。
に対するポインタを保持する。
ＷＯＲＫＱ （ワークキュー）５１１ ＥＸＥＣ３７
０によってサービスされるのを待つＷＱＢに対するポイ
ンタを保持する。
０によってサービスされるのを待つＷＱＢに対するポイ
ンタを保持する。
Ｓ／３７１Ｑ５１２ ＥＸＥＣ３７０からＰＥ８５へ
のメツセージ転送を待つＷＱＢに対するポインタを保持
する。
のメツセージ転送を待つＷＱＢに対するポインタを保持
する。
Ｓ／３７２Ｑ５１３ キャッシコ・コントローラ１５
３からＳ／８８へのデータ転送を待つＷ ＱＢへのポイ
ンタを保持する。
３からＳ／８８へのデータ転送を待つＷ ＱＢへのポイ
ンタを保持する。
Ｓ／３７３Ｑ５１４ Ｓ／８８からキャッシュ・コン
トローラ１５３へのデータ転送を待つＷＱＢへのポイン
タを保持する。
トローラ１５３へのデータ転送を待つＷＱＢへのポイン
タを保持する。
５８８Ｑ５１５ ＥＴＩＯサービスが完了した後のＷ
ＱＢに対するポインタを保持する。
ＱＢに対するポインタを保持する。
第４１Ｅ図は、キューを通るＷＱＢの経路を示す。全て
のキューは、Ｓ／８８再ブートの間に、ＥＸＥＣ３７０
によって初期化される。空のＷ ＱＢは、ＦＲＥＥＱ上
に保持される。ＥＴＩＯは、リンク・リスト５１６を埋
めるための必要に応じて、ＦＲＥＥＱからそれらを除去
する。ＤＭＡＣ２０９は、リンク・リスト５１Ｇを介し
て、記憶１６２からのメイルボックス領域１８Ｂからの
Ｓ／３７０メイルボツクス・エントリを、空）へＩＱＢ
のメイル・ブロック領域に配置する。埋められたリンク
・１）スト上のＷＱＢは、ＥＴＩＯによってワークキュ
ー５１１上に移動される。ＥＴＩＯが１つの（またはそ
れ以上の）ＷＱＢをワークキュー５１１上に移動しＥＸ
ＥＣ３７０がビジーでない時、ＥＴＩＯはＥＸＥＣ３７
０に事象ＩＤを通知する。ＥＸＥＣ３７０は、それがサ
ービスを要求する前にワーク・キューからＷＱＢを除去
する。
のキューは、Ｓ／８８再ブートの間に、ＥＸＥＣ３７０
によって初期化される。空のＷ ＱＢは、ＦＲＥＥＱ上
に保持される。ＥＴＩＯは、リンク・リスト５１６を埋
めるための必要に応じて、ＦＲＥＥＱからそれらを除去
する。ＤＭＡＣ２０９は、リンク・リスト５１Ｇを介し
て、記憶１６２からのメイルボックス領域１８Ｂからの
Ｓ／３７０メイルボツクス・エントリを、空）へＩＱＢ
のメイル・ブロック領域に配置する。埋められたリンク
・１）スト上のＷＱＢは、ＥＴＩＯによってワークキュ
ー５１１上に移動される。ＥＴＩＯが１つの（またはそ
れ以上の）ＷＱＢをワークキュー５１１上に移動しＥＸ
ＥＣ３７０がビジーでない時、ＥＴＩＯはＥＸＥＣ３７
０に事象ＩＤを通知する。ＥＸＥＣ３７０は、それがサ
ービスを要求する前にワーク・キューからＷＱＢを除去
する。
その要求の処理の間に、データはキャッシコ・コントロ
ーラ１６３とバッファ（ＷＱＢまたはブロック゛バッフ
ァ）との間で転送する必要があることがあり、あるいは
、メツセージをＰＥ８５マイクロコードに送る必要があ
ることがある。ＥＴＩＯは、このサービスをＥＸＥＣ３
７０に提供する。ＥＸＥＣ３７０は、適正なりＣＵ１５
６動作を開始するＥＴＩＯを呼び出し、あるいは、もし
ハードウェア資源がビジーであるなら、ＷＱＢを適切な
Ｓ／３７０Ｑ上に配置する。３つのサービス（Ｓ／３７
０に対するメツセージの送信、Ｓ／３７０に対するデー
タの転送、及びＳ／３７０からのデータの転送）は、固
有のキュー５１２．５１３及び５１４をもつ。ＷＱＢは
、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコード
によってＳ／３７０キユーの１つの上に追加される。１
１０サービスが完了した時、ＥＴＩＯ割り込みルーチン
はＳ／８８Ｑ５１５上にＷＱＢを配置し、もしＥＸＥＣ
３７０がビジーでないなら、そのＥＸ３７０事象ＩＤを
通知する。
ーラ１６３とバッファ（ＷＱＢまたはブロック゛バッフ
ァ）との間で転送する必要があることがあり、あるいは
、メツセージをＰＥ８５マイクロコードに送る必要があ
ることがある。ＥＴＩＯは、このサービスをＥＸＥＣ３
７０に提供する。ＥＸＥＣ３７０は、適正なりＣＵ１５
６動作を開始するＥＴＩＯを呼び出し、あるいは、もし
ハードウェア資源がビジーであるなら、ＷＱＢを適切な
Ｓ／３７０Ｑ上に配置する。３つのサービス（Ｓ／３７
０に対するメツセージの送信、Ｓ／３７０に対するデー
タの転送、及びＳ／３７０からのデータの転送）は、固
有のキュー５１２．５１３及び５１４をもつ。ＷＱＢは
、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコード
によってＳ／３７０キユーの１つの上に追加される。１
１０サービスが完了した時、ＥＴＩＯ割り込みルーチン
はＳ／８８Ｑ５１５上にＷＱＢを配置し、もしＥＸＥＣ
３７０がビジーでないなら、そのＥＸ３７０事象ＩＤを
通知する。
第４２図は、キューを通じてのＷＱＢの移動と、ＥＸＥ
Ｃ３７０，インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、１０割り込みが（
もしあるなら）ＰＥ８５に送られ、ＥＸＥＣ３７０が）
へ７ＱＢにＦ Ｒ，Ｅ Ｅ Ｑを戻す。ＥＸＥＣ３７０
は、先ずＳ４ Ｇ ８８Ｑ５１５をチエツクし、次にワークキュー５１１を
チエツクすることにより次のタスクを取得する。そして
もしその両方が空なら、Ｅ Ｘ Ｅ、 Ｃ３７０はＥＸ
ＢＵＳＹ変数をゼロにセットし、ＥＸ３７０事象が通知
されるのを待つ。ＥＸＥＣ３７０は、それが通知された
時に、処理を開始する前にＥＸＢＵＳＹを１にセットす
る。
Ｃ３７０，インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、１０割り込みが（
もしあるなら）ＰＥ８５に送られ、ＥＸＥＣ３７０が）
へ７ＱＢにＦ Ｒ，Ｅ Ｅ Ｑを戻す。ＥＸＥＣ３７０
は、先ずＳ４ Ｇ ８８Ｑ５１５をチエツクし、次にワークキュー５１１を
チエツクすることにより次のタスクを取得する。そして
もしその両方が空なら、Ｅ Ｘ Ｅ、 Ｃ３７０はＥＸ
ＢＵＳＹ変数をゼロにセットし、ＥＸ３７０事象が通知
されるのを待つ。ＥＸＥＣ３７０は、それが通知された
時に、処理を開始する前にＥＸＢＵＳＹを１にセットす
る。
全てのキューと、ＥＸ３７０事象ＩＤと、ＥＸＢＵＳＹ
変数は、第４１Ｆ図に示ずように、記憶２１０のキュー
共通領域５０１−４に在駐する。
変数は、第４１Ｆ図に示ずように、記憶２１０のキュー
共通領域５０１−４に在駐する。
各キューは、第４１Ｇ図に示すように、その性質上環状
であって、２つのインデックス−タイプのポインタ、充
満インデックス５１７と空インデックス５１８をもつ。
であって、２つのインデックス−タイプのポインタ、充
満インデックス５１７と空インデックス５１８をもつ。
充満インデックス５１７は、満杯の次のキュー−エント
リを指し示し、空インデックス５１８は、空の次のエン
トリを指し示す。６つのキューは全て３２個のエントリ
をもちＷＱＢは２７個しかないので、６つのキューは全
て決してオーバーフローすることがないゎ各キューは、
次のものも含む。
リを指し示し、空インデックス５１８は、空の次のエン
トリを指し示す。６つのキューは全て３２個のエントリ
をもちＷＱＢは２７個しかないので、６つのキューは全
て決してオーバーフローすることがないゎ各キューは、
次のものも含む。
ｑｉｄ このキューを識別する。
０８ＩＺＩＥ このキュー中のエントリの数（ｎ）０（
ｊ） このキュー中のＷＱＢを指し示すアドレス・エ
ントリ ハードウェア通信領域は、１０２４バイトを含む。ＢＣ
Ｕ通イ８領域は、アドレス空間の５１２バイトを使用す
る。リンク・リスト５１Ｇは、４８０バイトまでを使用
する。３２バイトは、別のハードウェア通信要しのため
に予約されている。
ｊ） このキュー中のＷＱＢを指し示すアドレス・エ
ントリ ハードウェア通信領域は、１０２４バイトを含む。ＢＣ
Ｕ通イ８領域は、アドレス空間の５１２バイトを使用す
る。リンク・リスト５１Ｇは、４８０バイトまでを使用
する。３２バイトは、別のハードウェア通信要しのため
に予約されている。
リンク・リスト５１６（第４１ Ｈ図）は、ＤＭＡＣ２
０９によって、記憶１６２のメイルボックス領域１８８
からメイル・ブロック項目を搬入するために使用される
。ＦＲＥＥＱ５１０からのＷＱＢは、リンク・リスト５
１６中のエントリを埋めるために使用される。各リンク
・リスト・エントりは、１０バイトを有し、データを入
れるべき記憶２１０中のＷＱＢのアドレスと、転送すべ
きデータのバイト・カウント（１Ｇ）と、リスト中の次
のリンク・エントリのアドレスを識別する。
０９によって、記憶１６２のメイルボックス領域１８８
からメイル・ブロック項目を搬入するために使用される
。ＦＲＥＥＱ５１０からのＷＱＢは、リンク・リスト５
１６中のエントリを埋めるために使用される。各リンク
・リスト・エントりは、１０バイトを有し、データを入
れるべき記憶２１０中のＷＱＢのアドレスと、転送すべ
きデータのバイト・カウント（１Ｇ）と、リスト中の次
のリンク・エントリのアドレスを識別する。
ＤＭＡＣ２０９（チャネル０）は、次のゼロ・すツク・
アドレスをもつリンク・リス１〜・エン１〜りに到達し
たとき乙こＳ／８８に割り込む。ＤＭＡＣ２０９（チャ
ネルＯ）のリスト中の現在の位置は、いかなる時でもソ
フトウェアに可屈である。
アドレスをもつリンク・リス１〜・エン１〜りに到達し
たとき乙こＳ／８８に割り込む。ＤＭＡＣ２０９（チャ
ネルＯ）のリスト中の現在の位置は、いかなる時でもソ
フトウェアに可屈である。
その割り込みエントリ・ポイントに加えて、ＥＴＩＯは
、外部呼び出し可能な２つのエン１〜す・ポイントをも
つ。すなわち、 ｅｔｉｏ ｉｎｉｔ ｅｔｉｏ（ｗｂｎ） ＥＸＥＣ３７０は、ＥＸＥＣ３７０が初期化している間
に、Ｓ／８８再ブート毎にｅｔｉｏ １ｎｉｔを呼び出
す。キューは既に初期化されており、事象ＩＤフィール
ドは有効である。ＰＥ８６マイクロコードは、まだ動作
していないが、それはＩ Ｍ Ｌ（初期マイクロプログ
ラム・ロード）の途中であるかもしれない。
、外部呼び出し可能な２つのエン１〜す・ポイントをも
つ。すなわち、 ｅｔｉｏ ｉｎｉｔ ｅｔｉｏ（ｗｂｎ） ＥＸＥＣ３７０は、ＥＸＥＣ３７０が初期化している間
に、Ｓ／８８再ブート毎にｅｔｉｏ １ｎｉｔを呼び出
す。キューは既に初期化されており、事象ＩＤフィール
ドは有効である。ＰＥ８６マイクロコードは、まだ動作
していないが、それはＩ Ｍ Ｌ（初期マイクロプログ
ラム・ロード）の途中であるかもしれない。
ＥＸＥＣ３７０は、データまたはメツセージをＳ／３７
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ＜ｗｂｎ）を呼び出す。
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ＜ｗｂｎ）を呼び出す。
パラメータｗｂ ｎは、サービス要求を含むＷ Ｑ Ｂ
を識別する２バイト整数ワーク・キュー・バッファ番号
である。ｗｂｎは、インデックス値であり、０から２７
の範囲にある。サービス要求は、パラメータ・ブロック
中のｒｅｑフィールドによって識別される。ｒｅｑフィ
ールド値は、次のとおりである：１−このメイル・ブロ
ックの内容を記憶１６２中のＳ、／３７０メツセージ・
キュー１８９に書込み、次にＢＣＵからＰＵへの要求を
発行する、２＝Ｓ／３７００６Ｈ１６２から指定された
記憶２１０領域へデータを書込む、３ ＝ Ｓ／３７０
記憶から指定された記憶２１０領域へデータを書き込む
。
を識別する２バイト整数ワーク・キュー・バッファ番号
である。ｗｂｎは、インデックス値であり、０から２７
の範囲にある。サービス要求は、パラメータ・ブロック
中のｒｅｑフィールドによって識別される。ｒｅｑフィ
ールド値は、次のとおりである：１−このメイル・ブロ
ックの内容を記憶１６２中のＳ、／３７０メツセージ・
キュー１８９に書込み、次にＢＣＵからＰＵへの要求を
発行する、２＝Ｓ／３７００６Ｈ１６２から指定された
記憶２１０領域へデータを書込む、３ ＝ Ｓ／３７０
記憶から指定された記憶２１０領域へデータを書き込む
。
サブルーチンＥＴＩＯは、もし要求されたＩ１０機能を
即時に開始することができないなら、このＷＱＢをＳ／
３７０１ＱＳＳ／３７０２Ｑ、Ｓ／３７０３Ｑ上にキュ
ーする。ＥＴＩＯ割り込みルーチンは、前の動作が終了
した時、適当なＳ／３７０Ｑから次のＷＱＢを出す。
即時に開始することができないなら、このＷＱＢをＳ／
３７０１ＱＳＳ／３７０２Ｑ、Ｓ／３７０３Ｑ上にキュ
ーする。ＥＴＩＯ割り込みルーチンは、前の動作が終了
した時、適当なＳ／３７０Ｑから次のＷＱＢを出す。
もしｒｅｑフィールドが１を含むなら、ＰＥ８５には、
メイル・プロ・ツク・エン）−りが言己憶１６２のＳ／
３７０メツセージ・キュー領域１８９にあるようになる
まで（例えば割り込みによって）通知されるべきでない
。
メイル・プロ・ツク・エン）−りが言己憶１６２のＳ／
３７０メツセージ・キュー領域１８９にあるようになる
まで（例えば割り込みによって）通知されるべきでない
。
もしＳ／３７０メツセージ・キュー１８９が満杯なら、
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。
（３）ＥＸＥＣ３７０，Ｓ／３７０マイクロコード・プ
ロ１−コル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの間の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。ＥＸＥＣ３７０
及びＳ ／ ３７．．０マイクロコードは、やりとりさ
れる１６バイト・メツセージ（第４１Ｄ図のメイル・ブ
ロック５０５を参照）を介して互いに通信する。各側の
レシーバのために、ＦＩＦＯ順でメツセージを保持する
キコーがある。また、通知機構（ＰＵからＢＣＵ、及び
ＢＣＵからＰＵ線）もある。メイル・ブロック５０５に
おいては、１６ビツトＳ／３７００Ｐコード・フィール
ドｒＯＰＪが、ＥＸＥＣ３７０またはＳ／３７０マイク
ロコートからの要求まブこは応答を含む。１６ビツト・
チャネル・ユニット・アドレス（ｃＵＡ）は、Ｓ／３７
０ Ｉ１０命令のオペランド・アドレスである。ＣＡ
Ｗは、そのＩ１０命令が発行された時のＳ／３７０記
憶１６２中の１６進位置４−８の３２ビツト内容であり
、記憶キーを含む。８バイトＣＣＷは、上記ＣＡＷによ
ってアドレスされる。ＥＸＥＣ３７０が割り込み表示を
返す時、このフィールドはそのＣ８Ｗを含む。ＰＥ８５
は、Ｉ１０割り込みを引き起こす時Ｓ／３７０１６進位
置４０にそのＣ８Ｗを記憶する。ＣＵＡフィールドは不
変のままである。
ロ１−コル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの間の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。ＥＸＥＣ３７０
及びＳ ／ ３７．．０マイクロコードは、やりとりさ
れる１６バイト・メツセージ（第４１Ｄ図のメイル・ブ
ロック５０５を参照）を介して互いに通信する。各側の
レシーバのために、ＦＩＦＯ順でメツセージを保持する
キコーがある。また、通知機構（ＰＵからＢＣＵ、及び
ＢＣＵからＰＵ線）もある。メイル・ブロック５０５に
おいては、１６ビツトＳ／３７００Ｐコード・フィール
ドｒＯＰＪが、ＥＸＥＣ３７０またはＳ／３７０マイク
ロコートからの要求まブこは応答を含む。１６ビツト・
チャネル・ユニット・アドレス（ｃＵＡ）は、Ｓ／３７
０ Ｉ１０命令のオペランド・アドレスである。ＣＡ
Ｗは、そのＩ１０命令が発行された時のＳ／３７０記
憶１６２中の１６進位置４−８の３２ビツト内容であり
、記憶キーを含む。８バイトＣＣＷは、上記ＣＡＷによ
ってアドレスされる。ＥＸＥＣ３７０が割り込み表示を
返す時、このフィールドはそのＣ８Ｗを含む。ＰＥ８５
は、Ｉ１０割り込みを引き起こす時Ｓ／３７０１６進位
置４０にそのＣ８Ｗを記憶する。ＣＵＡフィールドは不
変のままである。
「動作」メツセージは、部分的または完全にＥＸＥＣ３
７０によって処理されるべきＳ／３７０命令に遭遇する
時はいつでも、Ｓ／３７０マイクロコードによってＥＸ
ＥＣ３７０に送られる。
７０によって処理されるべきＳ／３７０命令に遭遇する
時はいつでも、Ｓ／３７０マイクロコードによってＥＸ
ＥＣ３７０に送られる。
「動作」メツセージは、第４１１）図のメイル・ブロッ
ク５０５に関連する上述の情報を含む。
ク５０５に関連する上述の情報を含む。
Ｓ／３７０に送られるＥＸＥＣ３７０メツセージは次の
ものを含む。
ものを含む。
１、「リセット」メツセージ（ＯＰ＝１．）は、Ｓ／３
７０マイクロコードにＳ、／ ３７０リセツトの処理を
要求する。
７０マイクロコードにＳ、／ ３７０リセツトの処理を
要求する。
２、「クリア・リセット」メツセージ（ＯＲ３）は、Ｓ
／３７０リセツ］〜及びクリア記憶を要求する。
／３７０リセツ］〜及びクリア記憶を要求する。
３、「停止」メツセージは、Ｓ／３７０に、Ｓ／３７０
命令のフェッチを停止し、更なる命令を待つことを要求
する。「停止」メツセージは、ＯＰフィールド＝３を含
む。
命令のフェッチを停止し、更なる命令を待つことを要求
する。「停止」メツセージは、ＯＰフィールド＝３を含
む。
４、「ステップ」メツセージ（ＯＰ＝４）は、ＲＯＭＡ
Ｎ Ｓ／３７０マイクロコートに、１つのＳ／３７０
命令をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。
Ｎ Ｓ／３７０マイクロコートに、１つのＳ／３７０
命令をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。
５、「ラン」メツセージ（ＯＰ＝５＞ は、Ｓ／３７
０マイクロコードに、Ｓ／３７０命令をフェッチし実行
するその正常モードに入るように要求する。
０マイクロコードに、Ｓ／３７０命令をフェッチし実行
するその正常モードに入るように要求する。
６、ＬＰＳＷメツセージ（ＯＰ＝、６）は、Ｓ／３７０
マイクロコードに、ＬＰＳＷ（ロード・プログラム状況
ワード）メツセージのアドレス・フィールドに指定され
たアドレスを使用してＳ／３７０ＬＰＳＷ命令を実行す
るように要求する。
マイクロコードに、ＬＰＳＷ（ロード・プログラム状況
ワード）メツセージのアドレス・フィールドに指定され
たアドレスを使用してＳ／３７０ＬＰＳＷ命令を実行す
るように要求する。
７．６Ｍ５Ｇメツセージ（ＯＰ＝７）は、１つまたはそ
れ以上の構成されたＳ／３７０ Ｉ１０装置の変更の
状況を表示する。
れ以上の構成されたＳ／３７０ Ｉ１０装置の変更の
状況を表示する。
８、ｌ０ＩＮＴＲメツセージ（ＯＰ＝８）は、■１０ｖ
Ｊ作の完了を示す。もしそのチャネルがマスクされてい
ないなら、Ｓ／３７０マイクロコードがＩ１０割り込み
を開始することになる。もしそのチャネルがマスクされ
ているなら、Ｓ／３７０マイクロコードは、そのＣ３Ｗ
を装置状況テーブルにセーブし、装置状況を０１（ｃ８
Ｗ記憶済み）にセットする。ｌ０ＩＮＴＲメ・ンセージ
はまた、ＣＵＡ及びＮＣＣＤ５Ｔ ＣＵＡ中に配置さ
れる〉次フィールドを含む。
Ｊ作の完了を示す。もしそのチャネルがマスクされてい
ないなら、Ｓ／３７０マイクロコードがＩ１０割り込み
を開始することになる。もしそのチャネルがマスクされ
ているなら、Ｓ／３７０マイクロコードは、そのＣ３Ｗ
を装置状況テーブルにセーブし、装置状況を０１（ｃ８
Ｗ記憶済み）にセットする。ｌ０ＩＮＴＲメ・ンセージ
はまた、ＣＵＡ及びＮＣＣＤ５Ｔ ＣＵＡ中に配置さ
れる〉次フィールドを含む。
キャッシコ・コン１−ローラ１５３からの２つのメツセ
ージ、「フェッチ」及び「記憶Ｊ ｆｔ、メツセージと
いうユリも寧ろ論理機能である。それは、ＣＮＴ及び「
アドレス」フィールドのための奇数まナニは偶数値を可
能ならしめるブこめに必要である。
ージ、「フェッチ」及び「記憶Ｊ ｆｔ、メツセージと
いうユリも寧ろ論理機能である。それは、ＣＮＴ及び「
アドレス」フィールドのための奇数まナニは偶数値を可
能ならしめるブこめに必要である。
それらのフィールドは、
ＢＵＦ−２バイト： 記憶２１０中のバッファ・アドレ
ス ＣＮＴ−２バイト： バイト・カウントＡＤＤＲ−４
パイ１〜： Ｓ／３７０言己憶アドレス・ワード／キ
ー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持する
。その情報の主要な部分は、次のものである。
ス ＣＮＴ−２バイト： バイト・カウントＡＤＤＲ−４
パイ１〜： Ｓ／３７０言己憶アドレス・ワード／キ
ー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持する
。その情報の主要な部分は、次のものである。
装置条件−これは、ＴＴＯｌＳｌｏなどの後のＣＲ（Ｓ
／３７０条件レジスタ）の即時的セットを許容する。
／３７０条件レジスタ）の即時的セットを許容する。
装置衣−１１０割り込みを取得するときに使用されるべ
き次の条件 装置ＣＳ Ｗ−マスクされた３７０ Ｉ１０割り込み
のために維持される ３７０装置につき、ＤＳＴ （ｃＵＡ）の次の４つの異
なる装置条件が可能である。
き次の条件 装置ＣＳ Ｗ−マスクされた３７０ Ｉ１０割り込み
のために維持される ３７０装置につき、ＤＳＴ （ｃＵＡ）の次の４つの異
なる装置条件が可能である。
００ 装置レディ
０１ 装置レディでない、Ｃ３Ｗ記憶済み１０ 装置ビ
ジー １１ 装置動作しない Ｓ／３７０装置上のＩ１０１００完了時点で、Ｃ５Ｗ（
チャネル状況ワード）がチャネルによってＣＰＵに送ら
れる。もしそのチャネルがマスク・オフされているなら
、ＣＰＵはそのＣ３Ｗを受は入れない。
ジー １１ 装置動作しない Ｓ／３７０装置上のＩ１０１００完了時点で、Ｃ５Ｗ（
チャネル状況ワード）がチャネルによってＣＰＵに送ら
れる。もしそのチャネルがマスク・オフされているなら
、ＣＰＵはそのＣ３Ｗを受は入れない。
この実施例では、もしチャネルがマスクされているなら
、Ｓ／３７０マイクロコーｌにがＣＳ Ｗをセーブして
、ＤＳＴ （ｃＵＡ）条件を０１にセットする。後のＣ
Ｓ ’ＡＩまたζＪ： Ｓ Ｉ Ｏは、セーブされたＣ
３Ｗの記憶と、条件コード（ｃＳ Ｗ記憶流み）のＣＲ
への配置をもたらす。Ｓ／３７０マイクロコードが初期
化されるとき、Ｓ／３７０マイクロコードは、全ての装
置が動作するとは想定しない。Ｓ／８８は、サポートす
べき各装置毎に「オンライン・メツセージ」を送ること
！こなる。
、Ｓ／３７０マイクロコーｌにがＣＳ Ｗをセーブして
、ＤＳＴ （ｃＵＡ）条件を０１にセットする。後のＣ
Ｓ ’ＡＩまたζＪ： Ｓ Ｉ Ｏは、セーブされたＣ
３Ｗの記憶と、条件コード（ｃＳ Ｗ記憶流み）のＣＲ
への配置をもたらす。Ｓ／３７０マイクロコードが初期
化されるとき、Ｓ／３７０マイクロコードは、全ての装
置が動作するとは想定しない。Ｓ／８８は、サポートす
べき各装置毎に「オンライン・メツセージ」を送ること
！こなる。
その装置は、そのＣＵＡ （制御ユニット・アドレスに
よって識別される。
よって識別される。
＜４．）Ｓ／３７０マイクロコードとＥＸＥＣ３７０の
間の命令フロー ＰＥ８５がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、その１１
０命令はこの実施例ではＳ／８８プロセツサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。
間の命令フロー ＰＥ８５がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、その１１
０命令はこの実施例ではＳ／８８プロセツサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。
第４４Ａ乃至り図〈及び第４３図）は、これらのＳ／３
７０ Ｉ１０実行命令のために利用されるマイクロコ
ート・シーケンス・フローである。ＢＣＵ１５Ｇ（及び
アダプタｌ５４）は、Ｓ／８８ハードウエアによる最終
的なＳ／３７０ Ｉ１０命令の実行を有効化するため
の主要バー１５ウ工ア結合機構である。Ｂ ＣＵ １．
５６内で、Ｄ Ｍ Ａ Ｃ２Ｏ９は、動作及びデータの
流れを導くための主要な「交通巡査」の役割を果たす。
７０ Ｉ１０実行命令のために利用されるマイクロコ
ート・シーケンス・フローである。ＢＣＵ１５Ｇ（及び
アダプタｌ５４）は、Ｓ／８８ハードウエアによる最終
的なＳ／３７０ Ｉ１０命令の実行を有効化するため
の主要バー１５ウ工ア結合機構である。Ｂ ＣＵ １．
５６内で、Ｄ Ｍ Ａ Ｃ２Ｏ９は、動作及びデータの
流れを導くための主要な「交通巡査」の役割を果たす。
ＤＭＡＣ２０９のチャネル０は、Ｓ／３７０からＩ１０
コマンドを受は取り、チャネル１はＳ／３７０からのデ
ータ・フローを処理し、チャネル２はＳ／３７０へのデ
ータ・フローを処理し、チャネル３はＳ／３７０ｔこ対
して割り込み（及び他の）メツセージを送る。ＢＣＵ１
５６中のローカル記憶２１０は、Ｓ／３７０とＳ／８８
の間の通信領域を形成する。
コマンドを受は取り、チャネル１はＳ／３７０からのデ
ータ・フローを処理し、チャネル２はＳ／３７０へのデ
ータ・フローを処理し、チャネル３はＳ／３７０ｔこ対
して割り込み（及び他の）メツセージを送る。ＢＣＵ１
５６中のローカル記憶２１０は、Ｓ／３７０とＳ／８８
の間の通信領域を形成する。
ローカル・バス２２３ ／ ２４．７は、Ｓ／８８プロ
セツサ６２をＤＭＡＣ２０９とローカル記憶２１０に結
合する。ローカル・バス２２３ ／ ２４．７は、ＤＭ
ＡＣ２０９と記憶２１０とを、ＢＣＵ ］５６及びアダ
プタ１５４中の高速ハードウェアを介してＳ／３７０に
結合する。
セツサ６２をＤＭＡＣ２０９とローカル記憶２１０に結
合する。ローカル・バス２２３ ／ ２４．７は、ＤＭ
ＡＣ２０９と記憶２１０とを、ＢＣＵ ］５６及びアダ
プタ１５４中の高速ハードウェアを介してＳ／３７０に
結合する。
Ｓ／３７０ Ｉ１０命令は、Ｓ／３７０内の処理のた
めＳ／３７０マイクロコード・ルーチンにディスパッチ
され、Ｓ／８８アプリケーシヨン・プログラムＥＸＥＣ
３７０は（その関連Ｓ／８８ＥＴＩ○マイクロコードと
ともに）＠終の１／○実行を行う。アダプタ１５４とＢ
ＣＵ１５６４ｊ、Ｓ／３７０とＳ／８８の間のハードウ
ェア接続を形成する。開始１１０マイクロコード・ルー
チンは、各装置の状況を追跡するテーブルＤＳＴをもち
、例えばもし既にＳＩＯを発生し、それがビジーであり
、割り込みを受は収っているなら、それは現在可用であ
る。この情報は、条件コードＣＣ中に含まれる。
めＳ／３７０マイクロコード・ルーチンにディスパッチ
され、Ｓ／８８アプリケーシヨン・プログラムＥＸＥＣ
３７０は（その関連Ｓ／８８ＥＴＩ○マイクロコードと
ともに）＠終の１／○実行を行う。アダプタ１５４とＢ
ＣＵ１５６４ｊ、Ｓ／３７０とＳ／８８の間のハードウ
ェア接続を形成する。開始１１０マイクロコード・ルー
チンは、各装置の状況を追跡するテーブルＤＳＴをもち
、例えばもし既にＳＩＯを発生し、それがビジーであり
、割り込みを受は収っているなら、それは現在可用であ
る。この情報は、条件コードＣＣ中に含まれる。
その章は、さまざまなＳ／３７０ Ｉ１０＠作のため
の命令フローを記述する。この章で使用される特定の処
理及び用語は、この章の最後に定義されている。動作は
次のとおりである。
の命令フローを記述する。この章で使用される特定の処
理及び用語は、この章の最後に定義されている。動作は
次のとおりである。
（１）チャネル・クリア（第４４−Ａ図）−この命令Ｇ
Ｊ１アドレスされたチャネルにおけるＩ１０システム・
リセットを引き起こし、システム・リセットがアｌζレ
スされたチャネル上の全ての装置に通知される。Ｓ／３
７０マイクロコードは、そのチャネル」二にどの装置が
実際にあるかは知らず、従って、そのチャネル上の全て
のエン１〜りについてＣＣ＝３をセットする。その後、
ＥＸＥＣ３７０は、そのチャネル」−の構成を再定義す
るために５Ｍ５Ｇを送ることになる。
Ｊ１アドレスされたチャネルにおけるＩ１０システム・
リセットを引き起こし、システム・リセットがアｌζレ
スされたチャネル上の全ての装置に通知される。Ｓ／３
７０マイクロコードは、そのチャネル」二にどの装置が
実際にあるかは知らず、従って、そのチャネル上の全て
のエン１〜りについてＣＣ＝３をセットする。その後、
ＥＸＥＣ３７０は、そのチャネル」−の構成を再定義す
るために５Ｍ５Ｇを送ることになる。
クリアされるべきチャネルは、命令アドレスのビット１
Ｇ乃至２３によってアドレスされる。Ｓ／３７０マイク
ロコードがディスバッチから制ｊ卸を受は取る時、それ
はチャネル・アドレスをチエツクすることによって始ま
る。するとそのチャネル・アドレスは、有効か無効かの
どちらかである。もしそのチャネル・アドレスが無効で
あるなら、条件レジスタ（ｃＲ）が３にセットされ、Ｓ
／３７０が次の順次命令に戻る。チャネル・アドレス有
効の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０
にクリア・チャネル・メツセージを送る。それは次に、
このチャネルを探して全ての装置状況テーブル（ＤＳＴ
）エントリを走査する。全ての条件コード・フィールド
は、回層でないことを意味する３にセットされ、見出さ
れた保留割り込みテーブル（ＰＩＴ）エントリは、自由
ＰＩＴリストに解放される。Ｓ／３７０マイクロコード
は次に、条件レジスタをＯにセラ）−シ、次の順次命令
に至る。ところで、ＥＸＥＣ３７０は、クリア・チャネ
ル・メツセージを受は取る時、アドレスされたチャネル
上の全ての装置に対してＩ１０システム・リセットを実
行する。ＥＸＥＣ３７０は次に、どの装置が線につなが
っているかを確認して、そのチャネル上の構成を再定義
するためにＳ／３７０マイクロコードに状況メツセージ
を送る。Ｓ／３７０マイクロコーＦが状況メツセージを
受は取る時、Ｓ／３７０マイクロコードは、状況メツセ
ージ中でアドレスされた各装置の装置状況テーブルにお
ける条件コードを変更する。
Ｇ乃至２３によってアドレスされる。Ｓ／３７０マイク
ロコードがディスバッチから制ｊ卸を受は取る時、それ
はチャネル・アドレスをチエツクすることによって始ま
る。するとそのチャネル・アドレスは、有効か無効かの
どちらかである。もしそのチャネル・アドレスが無効で
あるなら、条件レジスタ（ｃＲ）が３にセットされ、Ｓ
／３７０が次の順次命令に戻る。チャネル・アドレス有
効の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０
にクリア・チャネル・メツセージを送る。それは次に、
このチャネルを探して全ての装置状況テーブル（ＤＳＴ
）エントリを走査する。全ての条件コード・フィールド
は、回層でないことを意味する３にセットされ、見出さ
れた保留割り込みテーブル（ＰＩＴ）エントリは、自由
ＰＩＴリストに解放される。Ｓ／３７０マイクロコード
は次に、条件レジスタをＯにセラ）−シ、次の順次命令
に至る。ところで、ＥＸＥＣ３７０は、クリア・チャネ
ル・メツセージを受は取る時、アドレスされたチャネル
上の全ての装置に対してＩ１０システム・リセットを実
行する。ＥＸＥＣ３７０は次に、どの装置が線につなが
っているかを確認して、そのチャネル上の構成を再定義
するためにＳ／３７０マイクロコードに状況メツセージ
を送る。Ｓ／３７０マイクロコーＦが状況メツセージを
受は取る時、Ｓ／３７０マイクロコードは、状況メツセ
ージ中でアドレスされた各装置の装置状況テーブルにお
ける条件コードを変更する。
（２）Ｉ１０クリア（第４４Ｂ図）−この命令は、アド
レスされたＣＵＡのためのＩＭＳＧ（割り込みメツセー
ジ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８５
におけるＳ／３７０命令処理を中断する。
レスされたＣＵＡのためのＩＭＳＧ（割り込みメツセー
ジ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８５
におけるＳ／３７０命令処理を中断する。
Ｓ／３７０マイクロコードがディスバッチから制御を受
は取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから制御ユニツｌ〜・アドレスＣＵＡを取得する
。その制御ユニット・アドレスを使用して、Ｓ／３７０
マイクロコードはこの装置の正しい装置状況テーブルを
見出す。Ｓ／３７０マイクロコードは、条件コードＣＣ
の値をチエツクする。このとき、３つの選択８支がある
。
は取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから制御ユニツｌ〜・アドレスＣＵＡを取得する
。その制御ユニット・アドレスを使用して、Ｓ／３７０
マイクロコードはこの装置の正しい装置状況テーブルを
見出す。Ｓ／３７０マイクロコードは、条件コードＣＣ
の値をチエツクする。このとき、３つの選択８支がある
。
すなわち、（Ａ）ＣＣがゼロまブニは３に等しい、（Ｂ
）ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の
条件ＮＣが２に等しい、（ｃ）ＣＣが２に等しいかまた
はＣＣが１に等しい。
）ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の
条件ＮＣが２に等しい、（ｃ）ＣＣが２に等しいかまた
はＣＣが１に等しい。
第１の選択肢の場合、ＣＣはゼロまたは３に等しく、Ｓ
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットシ、次の順次命令に至る。
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットシ、次の順次命令に至る。
もしＣＣが１に等しいなら、保留割り込みテーブル（Ｐ
ＩＴ）に保留割り込みが存在する。この場合、Ｓ／３７
０マイクロコードは、保留割り込みテーブル・エントリ
に行き、ＮＣの値をチエツクする。
ＩＴ）に保留割り込みが存在する。この場合、Ｓ／３７
０マイクロコードは、保留割り込みテーブル・エントリ
に行き、ＮＣの値をチエツクする。
ＣＣが２または１に等しくＮＣが２に等しい場合、Ｓ／
３７０はＥＸＥＣ３７０ｔこクリアＩ１０メツセージを
送る。Ｓ／３７０は肯定応答を待ち、その装置に関連す
る保留割り込みエントりをクリアする。ところで、ＥＸ
ＥＣ３７０がクリアＩ１０メツセージを受は収る時、Ｅ
ＸＥＣ３７０はアドレスされた装置のその選沢的なリセ
ッ）〜を実行し、その装置のための制御状況ワードを構
築し、割り込みメツセージをＳ／３７０マイクロコード
に戻す。Ｓ／３７０マイクロコートが割り込みメツセー
ジを受は取る時、Ｓ／３７０マイクロコードは、ＰＩＴ
エン１−りを生威し、そのメツセージからのＮＣ及びＣ
８Ｗに記入する。
３７０はＥＸＥＣ３７０ｔこクリアＩ１０メツセージを
送る。Ｓ／３７０は肯定応答を待ち、その装置に関連す
る保留割り込みエントりをクリアする。ところで、ＥＸ
ＥＣ３７０がクリアＩ１０メツセージを受は収る時、Ｅ
ＸＥＣ３７０はアドレスされた装置のその選沢的なリセ
ッ）〜を実行し、その装置のための制御状況ワードを構
築し、割り込みメツセージをＳ／３７０マイクロコード
に戻す。Ｓ／３７０マイクロコートが割り込みメツセー
ジを受は取る時、Ｓ／３７０マイクロコードは、ＰＩＴ
エン１−りを生威し、そのメツセージからのＮＣ及びＣ
８Ｗに記入する。
この時点で、ＣＣが２または１に等しいという第３の選
択肢を見てみる。この点には、２つの経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、まナニは装置が保留割り込みを送ったがビジ
ーにとどまっている、というものである。第２の経路は
、装置が保留割り込みをもつが、最早ビジーでない、と
いう場合である。どちらの経路の場合にも、ＣＣは２ま
たは１に等しくなる。Ｓ／３７０マイクロコードはその
割り込みをポツプし、Ｃ５ＷをＳ／３７０記憶に配置し
、条件レジスタを１にセットして次の順次命令に戻る。
択肢を見てみる。この点には、２つの経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、まナニは装置が保留割り込みを送ったがビジ
ーにとどまっている、というものである。第２の経路は
、装置が保留割り込みをもつが、最早ビジーでない、と
いう場合である。どちらの経路の場合にも、ＣＣは２ま
たは１に等しくなる。Ｓ／３７０マイクロコードはその
割り込みをポツプし、Ｃ５ＷをＳ／３７０記憶に配置し
、条件レジスタを１にセットして次の順次命令に戻る。
（３）装置停止（第４４Ｃ図）−Ｓ／３７０マイクロコ
ートが装置停止命令のためにディスバッチから制御を受
は取る時、Ｓ／３７０マイクロコードは、アドレスされ
た装置状況テーブル・エントリのための条件コートをチ
エツクする。このとき３つの選択肢があり、それは、条
件コードが０または２に等しいことと、条件コードが１
に等しいことと、条件コードが３に等しいことである。
ートが装置停止命令のためにディスバッチから制御を受
は取る時、Ｓ／３７０マイクロコードは、アドレスされ
た装置状況テーブル・エントリのための条件コートをチ
エツクする。このとき３つの選択肢があり、それは、条
件コードが０または２に等しいことと、条件コードが１
に等しいことと、条件コードが３に等しいことである。
第１の選択肢の場合、条件コードが○または２に等しく
、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に装置停
止メツセージを送る。Ｓ／３７０マイクロコードは次り
こ、Ｓ／３７０Ｃ３Ｗ中の１Ｃ個の状況ビットをゼロに
し、条件レジスタを１にセットし、次の順次命令に戻る
。ところで、ＥＸＥＣ３７０が装置停止メツセージを受
は取る時、ＥＸＥＣ３７０はアドレスされた装置上で適
当な機能を実行し、正常割り込みメツセージを戻す。Ｃ
Ｃ−１のとき、Ｓ／３７０マイクロコードはＰＩＴテー
ブルからの割り込みをポツプし、Ｃ３ＷをＳ／３７０配
憶中の適切な位置に配置し、条件レジスタを１にセット
して次の順次位置むこ行く。第３の選択肢の場合、ＣＣ
は３に等しく、Ｓ／３７０マイクロコー）ζは単に条件
レジスタを３に等しくなるようにセットして次の順次命
令に至る。
、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に装置停
止メツセージを送る。Ｓ／３７０マイクロコードは次り
こ、Ｓ／３７０Ｃ３Ｗ中の１Ｃ個の状況ビットをゼロに
し、条件レジスタを１にセットし、次の順次命令に戻る
。ところで、ＥＸＥＣ３７０が装置停止メツセージを受
は取る時、ＥＸＥＣ３７０はアドレスされた装置上で適
当な機能を実行し、正常割り込みメツセージを戻す。Ｃ
Ｃ−１のとき、Ｓ／３７０マイクロコードはＰＩＴテー
ブルからの割り込みをポツプし、Ｃ３ＷをＳ／３７０配
憶中の適切な位置に配置し、条件レジスタを１にセット
して次の順次位置むこ行く。第３の選択肢の場合、ＣＣ
は３に等しく、Ｓ／３７０マイクロコー）ζは単に条件
レジスタを３に等しくなるようにセットして次の順次命
令に至る。
（４）Ｉ１０停止（第４４． Ｃ図）−説明のこのレベ
ルでは、Ｉ１０停止の機能ｌＪ、装置停止の機能と同一
である。
ルでは、Ｉ１０停止の機能ｌＪ、装置停止の機能と同一
である。
（５）Ｉ１０再開く第４．４０図１− Ｓ／３７０シ
ステム上では、ＲＩＯ命令は単に、命令を受は入れる前
に、そのチャネルが動作するかどうかを調べるためにチ
エツクするだけである。Ｓ／３７０マイクロコードは、
別のＩ１０命令の場合と同様に、特定のＣＵＡかどうか
についてＣＣをチエツクしなくてはならない。ＣＡ Ｗ
は参照されず、ＣＣＷはこの命令の場合フェッチされな
い。
ステム上では、ＲＩＯ命令は単に、命令を受は入れる前
に、そのチャネルが動作するかどうかを調べるためにチ
エツクするだけである。Ｓ／３７０マイクロコードは、
別のＩ１０命令の場合と同様に、特定のＣＵＡかどうか
についてＣＣをチエツクしなくてはならない。ＣＡ Ｗ
は参照されず、ＣＣＷはこの命令の場合フェッチされな
い。
Ｓ／３７０マイクロコードがＩ１０命令再開のためにデ
ィスバッチから制御を受は取る時、Ｓ／３７０マイクロ
コードはアドレスされた装置状況エントリにつき条件コ
ードをチエツクする。ＣＣが０，１または２に等しい場
合、Ｓ／３７０マイクロコードは、条件コードを２にセ
ットし、条件レジスタを○ｔこセットし、次の順次命令
に至る。
ィスバッチから制御を受は取る時、Ｓ／３７０マイクロ
コードはアドレスされた装置状況エントリにつき条件コ
ードをチエツクする。ＣＣが０，１または２に等しい場
合、Ｓ／３７０マイクロコードは、条件コードを２にセ
ットし、条件レジスタを○ｔこセットし、次の順次命令
に至る。
ところで、ＥＸＥＣ３７０がＩ１０再開メツセージを受
は取る時、ＥＸＥＣ３７’Ｏは制御ユニット・アドレス
を調べ、前に中断されていた■／○動作を継続する。第
２の選択肢の場合、ＣＣは３に等しく、Ｓ／３７０マイ
クロコードは単に条件レジスタを３にセラ１−シて次の
順次命令に行く。
は取る時、ＥＸＥＣ３７’Ｏは制御ユニット・アドレス
を調べ、前に中断されていた■／○動作を継続する。第
２の選択肢の場合、ＣＣは３に等しく、Ｓ／３７０マイ
クロコードは単に条件レジスタを３にセラ１−シて次の
順次命令に行く。
＜６）Ｉ１０開始（第４４Ｅ図’）−Ｓ／３７０マイク
ロコードがＩ１０開始開作動ためにディスバッチから制
御を受は取る時、Ｓ／３７０マイクロコードは、装置状
況テーブル・エントリを見付けるために制御ユニット・
アドレスを使用する。
ロコードがＩ１０開始開作動ためにディスバッチから制
御を受は取る時、Ｓ／３７０マイクロコードは、装置状
況テーブル・エントリを見付けるために制御ユニット・
アドレスを使用する。
Ｓ／３７０マイクロコードは次に、条件コー１２をチエ
・ツクし、このとき４つの選択８支がある。すなわち、
ＣＣが０に等しい、ＣＣが１に等しい、ＣＣが２に等し
い、及びＣＣが３に等しい、である。ＣＣが０に等しい
場合、装置４Ｊレデイであり、Ｓ／３７０マイクロコー
ドはＥＸＥＣ３７０に■／○開始メツセージを送り、Ｃ
Ｃを、ビジーを意味する２に等しくセットし、条件レジ
スタを、受領されたことを意味するＯにセットし、次の
順次命令に戻る。ところで、ＥＸＥＣ３７０がＩ１０開
始メツセージを受は取る時、ＥＸＥＣ３７０は特定装置
を見付けるために制御ユニットアドレスを使用し、その
装置上で正常１１０動作を開始する。第２の選択８支の
場合、ＣＣは１に等しく、Ｓ／３７０マイクロコードが
割り込みをポツプして、そのＣ３ＷをＳ／３７０記憶中
に配置し、Ｃ６Ｗビジー・ピッｌ〜を「オン」にセット
し、条件レジスタを１にセットし、次の順次命令に至る
。第３の選択肢の場合、ＣＣは２に等しく、Ｓ／３７０
マイクロコードはＣＳ Ｗ及びＳ／３７０記憶位置４０
Ｘを全てゼロにセラ１〜し、Ｃ５Ｗビジー・ビットをタ
ーン・オンし、条件レジスタを１に等しくセットし、次
の条件命令に行く。第４の選択肢の場合、ＣＣは３に等
しく、Ｓ／３７０マイクロコードは単に、条件レジスタ
を３（これは装置が動作しないことを意味する）もこセ
ットし、次の順次命令に行く。
・ツクし、このとき４つの選択８支がある。すなわち、
ＣＣが０に等しい、ＣＣが１に等しい、ＣＣが２に等し
い、及びＣＣが３に等しい、である。ＣＣが０に等しい
場合、装置４Ｊレデイであり、Ｓ／３７０マイクロコー
ドはＥＸＥＣ３７０に■／○開始メツセージを送り、Ｃ
Ｃを、ビジーを意味する２に等しくセットし、条件レジ
スタを、受領されたことを意味するＯにセットし、次の
順次命令に戻る。ところで、ＥＸＥＣ３７０がＩ１０開
始メツセージを受は取る時、ＥＸＥＣ３７０は特定装置
を見付けるために制御ユニットアドレスを使用し、その
装置上で正常１１０動作を開始する。第２の選択８支の
場合、ＣＣは１に等しく、Ｓ／３７０マイクロコードが
割り込みをポツプして、そのＣ３ＷをＳ／３７０記憶中
に配置し、Ｃ６Ｗビジー・ピッｌ〜を「オン」にセット
し、条件レジスタを１にセットし、次の順次命令に至る
。第３の選択肢の場合、ＣＣは２に等しく、Ｓ／３７０
マイクロコードはＣＳ Ｗ及びＳ／３７０記憶位置４０
Ｘを全てゼロにセラ１〜し、Ｃ５Ｗビジー・ビットをタ
ーン・オンし、条件レジスタを１に等しくセットし、次
の条件命令に行く。第４の選択肢の場合、ＣＣは３に等
しく、Ｓ／３７０マイクロコードは単に、条件レジスタ
を３（これは装置が動作しないことを意味する）もこセ
ットし、次の順次命令に行く。
（７）Ｉ１０高速解放開始（第４４Ｆ図）−Ｓ／３７０
マイクロコードがディスバッチから工１０高速解放開始
命令を受は取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうが条件コード
わチエツクする。このとき、ＣＣが０．１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣがＯｌ
ｌまたは２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０高速解放開始メツセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタをＯセットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ１
０高速解放開始メツセージを受は取る時、もし可能なら
Ｉ１０命令を開始し、さもなければ、Ｓ／３７０マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むｃｓｗをもつ割り込みメツ
セージを返す。第２の選択肢の場合、条件コードは３に
等しく、Ｓ／３７０マイクロコードは単に条件レジスタ
を３にセットして次の順次命令に行く。
マイクロコードがディスバッチから工１０高速解放開始
命令を受は取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうが条件コード
わチエツクする。このとき、ＣＣが０．１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣがＯｌ
ｌまたは２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０高速解放開始メツセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタをＯセットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ１
０高速解放開始メツセージを受は取る時、もし可能なら
Ｉ１０命令を開始し、さもなければ、Ｓ／３７０マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むｃｓｗをもつ割り込みメツ
セージを返す。第２の選択肢の場合、条件コードは３に
等しく、Ｓ／３７０マイクロコードは単に条件レジスタ
を３にセットして次の順次命令に行く。
（８） Ｉ １０テスｌ□ （第４４− Ｇ図）−Ｓ／
３７０マイクロコードがＩ１０テストのための制御をデ
ィスパッチから受は取る時、Ｓ／３７０マイクロコード
は条件コードねチエツクする。このとき、ＣＣがＯまた
は３に等しい、ｃｃが１に等しい、及びＣＣが２に等し
い、という３つの選択月支がある。ＣＣが０または３に
等しい場合、マイクロコートは条件レジスタをｃｃ値に
等しくセットし、次の順次命令に行く。第２の選択肢の
場合、ＣＣは１に等しく、マイクロコー）には割り込み
をポツプしてＣＳ ＷをＳ／３７０記憶中に配置し、条
件レジスタを、Ｃ３Ｗ記憶済みを意味する１にセットし
て次の順次命令に至る。第３の選択８支の場合、ＣＣは
２に等しく、マイクロコードはＳ／３７０記憶中のＣ３
Ｗ領域（４０Ｘ）をゼロにし、条件レジスタを１に等し
くセットし、次の順次命令に行く。
３７０マイクロコードがＩ１０テストのための制御をデ
ィスパッチから受は取る時、Ｓ／３７０マイクロコード
は条件コードねチエツクする。このとき、ＣＣがＯまた
は３に等しい、ｃｃが１に等しい、及びＣＣが２に等し
い、という３つの選択月支がある。ＣＣが０または３に
等しい場合、マイクロコートは条件レジスタをｃｃ値に
等しくセットし、次の順次命令に行く。第２の選択肢の
場合、ＣＣは１に等しく、マイクロコー）には割り込み
をポツプしてＣＳ ＷをＳ／３７０記憶中に配置し、条
件レジスタを、Ｃ３Ｗ記憶済みを意味する１にセットし
て次の順次命令に至る。第３の選択８支の場合、ＣＣは
２に等しく、マイクロコードはＳ／３７０記憶中のＣ３
Ｗ領域（４０Ｘ）をゼロにし、条件レジスタを１に等し
くセットし、次の順次命令に行く。
（９）チャネルＩＤ記憶（第４４Ｉ］図）−Ｓ／３７０
マイクロコードがディスバッチがらチャネルＩＤ記憶の
ための制御を受は取る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチエツクする。このとき、チャネ
ル・アドレス有効及びチャネル・アドレス無効という２
つの選択肢がある。チャネル・アドレス有効の場合、マ
イクロコードはＳ／３７０記憶位置を、１Ｇ進Ａ８がら
１６３ｆ！２０００００００にセットする。マイクロコ
ードは次に、条件レジスタをＯにセットし、次の順次命
令に行く。
マイクロコードがディスバッチがらチャネルＩＤ記憶の
ための制御を受は取る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチエツクする。このとき、チャネ
ル・アドレス有効及びチャネル・アドレス無効という２
つの選択肢がある。チャネル・アドレス有効の場合、マ
イクロコードはＳ／３７０記憶位置を、１Ｇ進Ａ８がら
１６３ｆ！２０００００００にセットする。マイクロコ
ードは次に、条件レジスタをＯにセットし、次の順次命
令に行く。
（１０）チャネル−テスト（第４４．Ｉ図）−Ｓ／３７
０マイクロコードがチャネル。テストのための制御をデ
ィスパッチから受は取る時、Ｓ／３７０マイクロコード
はチャネル・アドレスをチエツクする。この場合、２つ
の主要な選択肢と、３つのあまり主要でない選択肢があ
ることに留意されたい。第１の主要選択肢、すなわちチ
ャネル・アドレス無効の場合、マイクロコートは条件レ
ジスタを３にセットし、次の順次命令に行く。
０マイクロコードがチャネル。テストのための制御をデ
ィスパッチから受は取る時、Ｓ／３７０マイクロコード
はチャネル・アドレスをチエツクする。この場合、２つ
の主要な選択肢と、３つのあまり主要でない選択肢があ
ることに留意されたい。第１の主要選択肢、すなわちチ
ャネル・アドレス無効の場合、マイクロコートは条件レ
ジスタを３にセットし、次の順次命令に行く。
第２の主要選択８支、すなわちチャネル・アドレス有効
の場合、マイクロコードはさらにこのチャネルがあるか
どうか全てのＤＳＴエン１−りをチエツクする。第１の
主要でない選択肢の場合は、マイクロコードが、この装
置が保留割り込みをもつことを意味するＣＣ＝１を有す
る特定装置のためのＤＳＴエントリを発見した時に生じ
る。この場合、マイクロコードは条件レジスタを１に等
しくセットし、次の順次命令に行く。もしマイクロコー
ドがこのチャネルのためのＤＳＴエントリのリストの底
に到達するなら、マイクロコードはＣＣ＝１のエントリ
を見出さなかったということであり、次にＣＣ＝２の少
なくとも１つのエントりが存在するかどうがを調べるた
めのチエツクを行う。もしそうなら、これが第２の主要
でない選択肢であり、この場合、マイクロコードは条件
レジスタを２に等しくセラ１−シて次の順次命令に行く
。さもなければ、第３の主要でない選択肢が生じて、条
件レジスタを０に等しくセットして次の順次命令に行く
。
の場合、マイクロコードはさらにこのチャネルがあるか
どうか全てのＤＳＴエン１−りをチエツクする。第１の
主要でない選択肢の場合は、マイクロコードが、この装
置が保留割り込みをもつことを意味するＣＣ＝１を有す
る特定装置のためのＤＳＴエントリを発見した時に生じ
る。この場合、マイクロコードは条件レジスタを１に等
しくセットし、次の順次命令に行く。もしマイクロコー
ドがこのチャネルのためのＤＳＴエントリのリストの底
に到達するなら、マイクロコードはＣＣ＝１のエントリ
を見出さなかったということであり、次にＣＣ＝２の少
なくとも１つのエントりが存在するかどうがを調べるた
めのチエツクを行う。もしそうなら、これが第２の主要
でない選択肢であり、この場合、マイクロコードは条件
レジスタを２に等しくセラ１−シて次の順次命令に行く
。さもなければ、第３の主要でない選択肢が生じて、条
件レジスタを０に等しくセットして次の順次命令に行く
。
（１１）１次及び２次割り込み（第４ ／］、 Ｊ及′
０４４に図〉−１次及び２次割り込みという用語は、Ｓ
／３７０の用語である。１次割り込みは、■／○動作か
ら生じるＣ８Ｗ中に少なくとも１つのチャネル終了（ｃ
Ｅ）状況ビットを含む。２次割り込みは、そのＩ１０１
００ための装置終了（ＤＥ）を含む第２の割り込みであ
るかまたは、サービスを要求する装置によって開始され
る非同期割り込みである。
０４４に図〉−１次及び２次割り込みという用語は、Ｓ
／３７０の用語である。１次割り込みは、■／○動作か
ら生じるＣ８Ｗ中に少なくとも１つのチャネル終了（ｃ
Ｅ）状況ビットを含む。２次割り込みは、そのＩ１０１
００ための装置終了（ＤＥ）を含む第２の割り込みであ
るかまたは、サービスを要求する装置によって開始され
る非同期割り込みである。
この説明のこのレベルでは、１次及び２次割り込みの間
には差異がないので、１次割り込みについてのみ説明す
る。第４４Ｊ図及び第４４ Ｋ図の間の、Ｉ１０マスク
された割り込みと、Ｉ１０イネーブルされた割り込みの
間の差異は、１１０がマスクされているかどうか、とい
うことである。
には差異がないので、１次割り込みについてのみ説明す
る。第４４Ｊ図及び第４４ Ｋ図の間の、Ｉ１０マスク
された割り込みと、Ｉ１０イネーブルされた割り込みの
間の差異は、１１０がマスクされているかどうか、とい
うことである。
すなわち、Ｓ／３７０プロセツサが、チャネルからやっ
てくる割り込みを受は入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセツサによって受は
入れられないなら、チャネルはその割り込みをスタック
し、それは、Ｓ／３７０プロセツサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミコレートしている間に割り込み条件
が生じた時、ＥＸＥＣ３７０はＣ８Ｗを構築してそれを
メツセージ中に格納し、そのメツセージＣオＳ／３７０
マイクロコードに送られる。マイクロコードがその割り
込みメツセージを受は取る時、マイクロコードは、Ｉｌ
ｏがマスクされているか、あるいはイネーブルさている
かどうかを見出すためにＳ／３７０マスクをチエツクす
る。そして、もしそのＩｌｏがマスクされている（第４
４Ｊ図）なら、マイクロコードはその割り込みをスタッ
クする。割り込み処理をスタックすることの説明は、以
下で与える。Ｓ／３７０マイクロコードがマスクをチエ
ツクしＩｌｏがイネーブルされているならく第４．４．
Ｋ図〉、割り込みをかける装置のＤＳＴエントり中の
条件コー１ζ・フィールドが、割り込みメツセージ中の
次の条件（ＮＣ）に等しくセットされ、そのメツセージ
からのＣＳ ＷがＳ／３７ＯＮ己寸意に入れられ、マイ
クロコードがＩｌｏ割り込みの実行を引き起こす。
てくる割り込みを受は入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセツサによって受は
入れられないなら、チャネルはその割り込みをスタック
し、それは、Ｓ／３７０プロセツサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミコレートしている間に割り込み条件
が生じた時、ＥＸＥＣ３７０はＣ８Ｗを構築してそれを
メツセージ中に格納し、そのメツセージＣオＳ／３７０
マイクロコードに送られる。マイクロコードがその割り
込みメツセージを受は取る時、マイクロコードは、Ｉｌ
ｏがマスクされているか、あるいはイネーブルさている
かどうかを見出すためにＳ／３７０マスクをチエツクす
る。そして、もしそのＩｌｏがマスクされている（第４
４Ｊ図）なら、マイクロコードはその割り込みをスタッ
クする。割り込み処理をスタックすることの説明は、以
下で与える。Ｓ／３７０マイクロコードがマスクをチエ
ツクしＩｌｏがイネーブルされているならく第４．４．
Ｋ図〉、割り込みをかける装置のＤＳＴエントり中の
条件コー１ζ・フィールドが、割り込みメツセージ中の
次の条件（ＮＣ）に等しくセットされ、そのメツセージ
からのＣＳ ＷがＳ／３７ＯＮ己寸意に入れられ、マイ
クロコードがＩｌｏ割り込みの実行を引き起こす。
（１２）Ｓ／３７０ Ｉ１０マスク事象（第４４Ｌ図
）−もしＥＸＥＣ３７０がＳ／３７０マイクロコードに
割り込みメツセージを送る時■／○がマスクされている
なら、割り込みは保留割り込みテーブル（ＰＩＴ）エン
トリ中にスタックされる。そして、後の時点で、Ｉｌｏ
割り込みのイネーブルをもたらすＳ／３７０事象が生じ
ることになる。このことは、ロードＰＳＷ命令、セット
・システム・マスク命令、またはマスクがＩｌｏをイネ
ーブルする何らかの割り込みである。ＰＳＷシステム・
マスクが、以前にマスクされたＩｌｏをイネーブルする
ように変更された時の任意の時点で、Ｓ／３７０マイク
ロコードはそれらのチャネルのために保留である割り込
みがないかどうかをチエツクする。そしてもし見付がら
ないなら、マイクロコードは単に次の順次命令へと脱出
する。しかしもし１つ見付かったら、マイクロコードは
その割り込みをデープルからポツプして出し、Ｓ／３７
０記憶中もこＣ３Ｗを配置して１１０割り込みを実行す
る。
）−もしＥＸＥＣ３７０がＳ／３７０マイクロコードに
割り込みメツセージを送る時■／○がマスクされている
なら、割り込みは保留割り込みテーブル（ＰＩＴ）エン
トリ中にスタックされる。そして、後の時点で、Ｉｌｏ
割り込みのイネーブルをもたらすＳ／３７０事象が生じ
ることになる。このことは、ロードＰＳＷ命令、セット
・システム・マスク命令、またはマスクがＩｌｏをイネ
ーブルする何らかの割り込みである。ＰＳＷシステム・
マスクが、以前にマスクされたＩｌｏをイネーブルする
ように変更された時の任意の時点で、Ｓ／３７０マイク
ロコードはそれらのチャネルのために保留である割り込
みがないかどうかをチエツクする。そしてもし見付がら
ないなら、マイクロコードは単に次の順次命令へと脱出
する。しかしもし１つ見付かったら、マイクロコードは
その割り込みをデープルからポツプして出し、Ｓ／３７
０記憶中もこＣ３Ｗを配置して１１０割り込みを実行す
る。
以下に示すのは、直ぐ」二で参照された処理の説明を与
えるものである。
えるものである。
（１）スタックされた割り込み− スタックされた割り
込みという用語は、Ｓ／３７０ Ｉｌｏがマスク・オ
フされた時Ｓ／３７０マイクロコートによって受は取ら
れる割り込みメツセージと結合して使用される。割り込
みは、いわゆる保留割り込みテーブルまたはＰＩＴ中の
装置状況領域中にスタックされる。ＰＩＴエン１〜りは
、割り込みを引き起こすＳ／３７０装置をあられすＤＳ
Ｔエントリに対してＦ Ｉ Ｐ Ｏ順に連鎖される。割
り込みをスタックすることは、自由リストがらＰＩＴエ
ン１〜りを取得し、それをこのＤＳＴエントリのために
ＰＩＴリス１〜の終端に連鎖し、そのＣＳ ）■をＰＩ
Ｔエントリの状況フィールド中に配置し、ＰＩＴエント
リのＮＣフィールドにＮＣ値を配置し、ＤＳＴのＣＣＷ
フィールドを「１」しこセラ１〜することからなる。Ｃ
Ｃを「１」にセットすることは、この装置に保留割り込
みが存在することを示す。
込みという用語は、Ｓ／３７０ Ｉｌｏがマスク・オ
フされた時Ｓ／３７０マイクロコートによって受は取ら
れる割り込みメツセージと結合して使用される。割り込
みは、いわゆる保留割り込みテーブルまたはＰＩＴ中の
装置状況領域中にスタックされる。ＰＩＴエン１〜りは
、割り込みを引き起こすＳ／３７０装置をあられすＤＳ
Ｔエントリに対してＦ Ｉ Ｐ Ｏ順に連鎖される。割
り込みをスタックすることは、自由リストがらＰＩＴエ
ン１〜りを取得し、それをこのＤＳＴエントリのために
ＰＩＴリス１〜の終端に連鎖し、そのＣＳ ）■をＰＩ
Ｔエントリの状況フィールド中に配置し、ＰＩＴエント
リのＮＣフィールドにＮＣ値を配置し、ＤＳＴのＣＣＷ
フィールドを「１」しこセラ１〜することからなる。Ｃ
Ｃを「１」にセットすることは、この装置に保留割り込
みが存在することを示す。
（２）割り込みポツプ−割り込みをポツプすることは、
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリを連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０
ＣＳＷを含むＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリを連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０
ＣＳＷを含むＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。
（３）ＥＸＥＣ３７０へのメツセージ送信（第４３図）
−これは、この説明では、例として参照されるものであ
る。この時点でオプションＣＣが０に等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｊ１０開始メツセージである。このメツセージまた
はＳ／３７０マイクロコードが送る他のメツセージＬこ
対して、手続きは同一である。Ｓ／３７０マイクロ７
Ｇ コードは、記憶１６２中のメイルボックス・エントリ中
のデータ・フィールドにそのメツセージの内容を記入す
る。Ｓ／３７０マイクロコードは次に、ＰＵからＢＣＵ
への要求を発行し、それはＢＣＵ論理２５３によって受
領される。Ｓ／３７０マイクロコードは次に、肯定応答
の戻りを待つ。
−これは、この説明では、例として参照されるものであ
る。この時点でオプションＣＣが０に等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｊ１０開始メツセージである。このメツセージまた
はＳ／３７０マイクロコードが送る他のメツセージＬこ
対して、手続きは同一である。Ｓ／３７０マイクロ７
Ｇ コードは、記憶１６２中のメイルボックス・エントリ中
のデータ・フィールドにそのメツセージの内容を記入す
る。Ｓ／３７０マイクロコードは次に、ＰＵからＢＣＵ
への要求を発行し、それはＢＣＵ論理２５３によって受
領される。Ｓ／３７０マイクロコードは次に、肯定応答
の戻りを待つ。
ところで、ＢＣＵ論理は、ＰＵからＢＣＵへの表示を受
は取る時、メイルボックスからＢＣＵ記憶２１０ヘデー
タを転送するために、記憶アクセス及びＤＭＡ＠作を開
始する。Ｄ Ｍ Ａが完了した時、ＢＣＵはＳ／３７０
マイクロコードに肯定応答信号を返し、Ｓ／３７０マイ
クロコードは次にその次の順次命令を進める。それと同
時に、ＤＭＡＣ論理がシステム８８に割り込みをかける
。ソフトウェア・ルーチンが制御を受は取り、動作の有
効性をチエツクし、ＥＸＥＣ３７０に通知を送り、ＥＸ
ＥＣ３７０は次にワーク・キコーからメツセージを取り
出す。
は取る時、メイルボックスからＢＣＵ記憶２１０ヘデー
タを転送するために、記憶アクセス及びＤＭＡ＠作を開
始する。Ｄ Ｍ Ａが完了した時、ＢＣＵはＳ／３７０
マイクロコードに肯定応答信号を返し、Ｓ／３７０マイ
クロコードは次にその次の順次命令を進める。それと同
時に、ＤＭＡＣ論理がシステム８８に割り込みをかける
。ソフトウェア・ルーチンが制御を受は取り、動作の有
効性をチエツクし、ＥＸＥＣ３７０に通知を送り、ＥＸ
ＥＣ３７０は次にワーク・キコーからメツセージを取り
出す。
＜４−）Ｓ／３７０マイクロコーＦ：Ｎこ対するメツセ
ージの送信−ＥＸＥＣ３７０がＳ／３７０マイクロコー
ドに送るメツセージには、いくつかの異なるタイプがあ
る。Ｓ／３７０ Ｉ１０マスク事象（第４４ Ｌ図）
は、そのような割り込みメツセージの例である。ＥＸＥ
Ｃ３７０は、ＢＣＵ論理とインターフェースするＥＴＩ
Ｏマイクロコードを呼び出す。ＥＴＩＯはＢＣＵ記憶２
１０がらＳ／３７０記憶へメツセージを転送するＤＭＡ
動作を開始する。ＤＭＡが完了した時、ＢＣＵがらＰＵ
へのメツセージがＳ／３７０マイクロコードへ送られ、
割り込みがシステム８８に送られ、このことはＥＴＩＯ
インターフェース・ルーチンの、ＥＸＥＣ３７０への通
知の送信を引き起こす。
ージの送信−ＥＸＥＣ３７０がＳ／３７０マイクロコー
ドに送るメツセージには、いくつかの異なるタイプがあ
る。Ｓ／３７０ Ｉ１０マスク事象（第４４ Ｌ図）
は、そのような割り込みメツセージの例である。ＥＸＥ
Ｃ３７０は、ＢＣＵ論理とインターフェースするＥＴＩ
Ｏマイクロコードを呼び出す。ＥＴＩＯはＢＣＵ記憶２
１０がらＳ／３７０記憶へメツセージを転送するＤＭＡ
動作を開始する。ＤＭＡが完了した時、ＢＣＵがらＰＵ
へのメツセージがＳ／３７０マイクロコードへ送られ、
割り込みがシステム８８に送られ、このことはＥＴＩＯ
インターフェース・ルーチンの、ＥＸＥＣ３７０への通
知の送信を引き起こす。
Ｅ１９．バス制御ユニット（ＥＣＵ）の動作（１）序論
前述のシステム要素及びその機能の一部を簡単に要約し
てみよう。すなわち、ＢＣＵ１５ＧはＳ／３７０チツプ
・セット１５０と、ｓ／８８ＰＥ６２とモジュール１０
中の関連システム及びＩ１０素子からなるＩ１０サブシ
ステムの間のインターフェース機能を実行する。Ｓ／３
７０チツプ・セット１５０とＩ１０サブシステムは、バ
ス・アダプタ１５４を介して通信する。Ｓ／８８主記憶
１６内のＳ／３７０配憶領域１６２は、場合によっては
基本的記憶モジュール（Ｂ、ＳＭ）１６２と呼ばれるこ
とがある。Ｂ ＣＵ １．５６とバス・アダプタ１５４
とを結合する２組のアダプタ・バス・インターフェース
線２４９．２５０（チャネルＯ）及び２５１．２５２（
チャネル１）がある。
てみよう。すなわち、ＢＣＵ１５ＧはＳ／３７０チツプ
・セット１５０と、ｓ／８８ＰＥ６２とモジュール１０
中の関連システム及びＩ１０素子からなるＩ１０サブシ
ステムの間のインターフェース機能を実行する。Ｓ／３
７０チツプ・セット１５０とＩ１０サブシステムは、バ
ス・アダプタ１５４を介して通信する。Ｓ／８８主記憶
１６内のＳ／３７０配憶領域１６２は、場合によっては
基本的記憶モジュール（Ｂ、ＳＭ）１６２と呼ばれるこ
とがある。Ｂ ＣＵ １．５６とバス・アダプタ１５４
とを結合する２組のアダプタ・バス・インターフェース
線２４９．２５０（チャネルＯ）及び２５１．２５２（
チャネル１）がある。
ＢＣＵ１５６乙よ、６４ＫＢローカル言己憶２１０と、
直接アクセス・コントローラ（ＤＭＡＣ）２０９と、３
２ビツト・ローカル・アドレス・バス２４７と、３２ビ
ツト・ローカル・データ・バス２２３及びインターフェ
ース論理２０５を有する。
直接アクセス・コントローラ（ＤＭＡＣ）２０９と、３
２ビツト・ローカル・アドレス・バス２４７と、３２ビ
ツト・ローカル・データ・バス２２３及びインターフェ
ース論理２０５を有する。
前記に詳細に説明したように、ＤＭＡＣ２０９は、４つ
のデータ転送チャネルをもつ。
のデータ転送チャネルをもつ。
チャネルＯ−メイルボックス・コマンドがＰＥ８５から
ＢＣＵ１５６へ転送される。メツセージは、Ｓ／３７０
記憶領域１６２からローカル記憶２１０へ読み出される
。
ＢＣＵ１５６へ転送される。メツセージは、Ｓ／３７０
記憶領域１６２からローカル記憶２１０へ読み出される
。
チャネル１ − Ｓ／３７０ＰＥ８５のデータ書込。
データは、ローカル記憶２１０への転送のために、Ｓ／
３７０記憶領域１６２から読み取られる。
３７０記憶領域１６２から読み取られる。
チャネル２ − Ｓ／３７０ＰＥ８３のデータ読取。デ
ータは、ローカル配憶２１０からＳ／３７０配憶領域１
６２に転送される。
ータは、ローカル配憶２１０からＳ／３７０配憶領域１
６２に転送される。
チャネル３ − ＢＣＵ１５６からＳ／３７０ＰＥ８
５への高優先順位メツセージ転送。メツセージは、ロー
カル目己憶２１０からＳ／３７０δ己憶領域１６２に転
送される。
５への高優先順位メツセージ転送。メツセージは、ロー
カル目己憶２１０からＳ／３７０δ己憶領域１６２に転
送される。
ＤＭＡＣ２０９は、バス・アダプタ１６４とローカル記
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
ローカル記憶２１０は、ＤＭＡＣ２０９を介する自動メ
イルボックス・ロードのためのＩｌｏ及びメツセージ・
デー夕・バッファＷＱＢと、リンク・リスト・データを
もつ。
イルボックス・ロードのためのＩｌｏ及びメツセージ・
デー夕・バッファＷＱＢと、リンク・リスト・データを
もつ。
ＢＣＵ論理２０５は、ローカル・バス調停ユニット２１
６を有し、そこにおいて、Ｓ／８８ＰＥ６２とＤＭＡＣ
２０９が、ローカル・バス、すなわち、データ・バス２
２３及びアドレス・バス２４７に対するアクセスを求め
て競合する。ＰＥ６２「バス要求」線１９０は、以下の
アドレス（第４． Ｉ Ｃ図参照）がアドレス・デコー
ド及び調停ユニッｌ−２１６によって検出される時はい
つでもアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
１〜、ＢＳＭ書込セレクト・アップ、ＢＳＭ書込セレク
ト・アップ、及びＢＣＵ状況読取を含む、ＢＣＵによっ
て指示されＪニコマンド、ローカル・バス割り込み肯定
応答サイクル；及びＤＭＡＣによって指示された読取ま
たＧｊ書込レジスタ・コマンドである。
６を有し、そこにおいて、Ｓ／８８ＰＥ６２とＤＭＡＣ
２０９が、ローカル・バス、すなわち、データ・バス２
２３及びアドレス・バス２４７に対するアクセスを求め
て競合する。ＰＥ６２「バス要求」線１９０は、以下の
アドレス（第４． Ｉ Ｃ図参照）がアドレス・デコー
ド及び調停ユニッｌ−２１６によって検出される時はい
つでもアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
１〜、ＢＳＭ書込セレクト・アップ、ＢＳＭ書込セレク
ト・アップ、及びＢＣＵ状況読取を含む、ＢＣＵによっ
て指示されＪニコマンド、ローカル・バス割り込み肯定
応答サイクル；及びＤＭＡＣによって指示された読取ま
たＧｊ書込レジスタ・コマンドである。
Ｄ Ｍ Ａ、 Ｃバス要求線２６９は、Ｄ Ｍ Ａ、
Ｃシーケンス（ローカル記憶２１．０の読取または書込
）、またはリンク・リスト・ロード・シーケンス（ロー
カル記憶からの読取）のためにローカル・バス２２３．
２４７の制御を得たいと望む時にアクティブとなる。バ
ス許可線２６８は、ローカル・バスの制御が論理２１６
によってＤＭＡＣ２０９に与えられた時に立ち上げられ
る。線１９１は、制御がＰＥ６２に与えられているなら
立ち上げられる。
Ｃシーケンス（ローカル記憶２１．０の読取または書込
）、またはリンク・リスト・ロード・シーケンス（ロー
カル記憶からの読取）のためにローカル・バス２２３．
２４７の制御を得たいと望む時にアクティブとなる。バ
ス許可線２６８は、ローカル・バスの制御が論理２１６
によってＤＭＡＣ２０９に与えられた時に立ち上げられ
る。線１９１は、制御がＰＥ６２に与えられているなら
立ち上げられる。
ＢＣＵ論理２０５は、バス・アダプタ１５４とＩ１０サ
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４１くＢまでのＩ／Ｑ転送の、チャネル０及び１上
のバス・アダプタ１５４のための６４バイト・ブロック
転送への変換を行う。
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４１くＢまでのＩ／Ｑ転送の、チャネル０及び１上
のバス・アダプタ１５４のための６４バイト・ブロック
転送への変換を行う。
ＢＣＵ論理２０５は、ブロック転送の際の６４バイト境
界交差を検出する。もしこれが生じると、そのブロック
は、２回の個別の転送に分割される。ＢＣＵ１５６がそ
の第１の転送のための６４バイト境界までのワードの数
を計算する。これは、バス−アダプタ１５４に対する開
始アドレスとともに提供される。残りのワードは、新し
いアドレスとともに、後のコマンド（ＢＳＭ読取／ＢＳ
Ｍ書込）によってバス・アダプタ１５４乙こ提供される
ことになる。ＢＣＵ論理はまた、高優先順位メツセージ
またはメイルボックス読取要求が生じる時、Ｉ１０デー
タ転送（６４−バイト境界上）の優先使用を与える。高
優先順位メツセージ及びメイルボックス読取要求は、Ｂ
ＣＵ１５６上で同時に処理することができる。ｒ Ｂ
Ｓ Ｍ読取」及びｒＢＳＭ書込」は、ＢＣＵ２５６中で
同時に処理することができる。
界交差を検出する。もしこれが生じると、そのブロック
は、２回の個別の転送に分割される。ＢＣＵ１５６がそ
の第１の転送のための６４バイト境界までのワードの数
を計算する。これは、バス−アダプタ１５４に対する開
始アドレスとともに提供される。残りのワードは、新し
いアドレスとともに、後のコマンド（ＢＳＭ読取／ＢＳ
Ｍ書込）によってバス・アダプタ１５４乙こ提供される
ことになる。ＢＣＵ論理はまた、高優先順位メツセージ
またはメイルボックス読取要求が生じる時、Ｉ１０デー
タ転送（６４−バイト境界上）の優先使用を与える。高
優先順位メツセージ及びメイルボックス読取要求は、Ｂ
ＣＵ１５６上で同時に処理することができる。ｒ Ｂ
Ｓ Ｍ読取」及びｒＢＳＭ書込」は、ＢＣＵ２５６中で
同時に処理することができる。
ＢＣＵｉ５６は次のような４つの１１０動作を実行する
。
。
メイルボックス読取動作：これは、「ＰＵからＢＣＵ要
求」線２５６ａを介して、Ｓ／３７０１１０命令マイク
ロコードによって開始される。
求」線２５６ａを介して、Ｓ／３７０１１０命令マイク
ロコードによって開始される。
メイルボックス１８８は、Ｓ／３７０ ＢＳＭＩ６２
中にある。それは、Ｉ１０サブシステム（■１０開始な
ど）によって実行されることになる■／○コマンドを記
憶するために使用される。それはまフコ、Ｉ１０サブシ
ステムがＰＥ８５から受領する状況または他の情報をも
含む。「メイルボックス・セレクト・アップ」コマンド
は、「ＰＵからＢＣＵ選択線」２１０がアダプタ・バス
・チャネルＯ上で活動化される時にＥＣＵ１５６によっ
て開始される。Ｓ／３７０ Ｉ／○書込動作（アダプ
タ・バス・チャネルＯ）は、もし「ＰＵからＢ ＣＵへ
の要求」がＳ／３７０ＰＥ８５によって活動化されるな
ら、６４バイト境界上で優先使用される。
中にある。それは、Ｉ１０サブシステム（■１０開始な
ど）によって実行されることになる■／○コマンドを記
憶するために使用される。それはまフコ、Ｉ１０サブシ
ステムがＰＥ８５から受領する状況または他の情報をも
含む。「メイルボックス・セレクト・アップ」コマンド
は、「ＰＵからＢＣＵ選択線」２１０がアダプタ・バス
・チャネルＯ上で活動化される時にＥＣＵ１５６によっ
て開始される。Ｓ／３７０ Ｉ／○書込動作（アダプ
タ・バス・チャネルＯ）は、もし「ＰＵからＢ ＣＵへ
の要求」がＳ／３７０ＰＥ８５によって活動化されるな
ら、６４バイト境界上で優先使用される。
Ｓ／３７０ Ｉ／’０読取及び書込動作：これは、ア
ダプタ・バス・チャネルＯ及び１上での、Ｓ／３７０記
憶１６２とＩ１０装置の間のデータ転送（最大４ Ｋ、
Ｂブロック）を用意する。全てのデータ転送は、７８
３Ｍセレクト・アップ」アダプタ・バス・コマンドを介
して、Ｉ１０サブシステムによって開始される。
ダプタ・バス・チャネルＯ及び１上での、Ｓ／３７０記
憶１６２とＩ１０装置の間のデータ転送（最大４ Ｋ、
Ｂブロック）を用意する。全てのデータ転送は、７８
３Ｍセレクト・アップ」アダプタ・バス・コマンドを介
して、Ｉ１０サブシステムによって開始される。
高優先順位メツセージ転送二 ■／○サブシステムから
Ｓ／３７０に渡される高い優先順位の性質の、割り込み
、状況、エラーなどのメツセージ。全ての転送は、「キ
ュー・セレクト・アラプ」コマンドを介して、ＢＣＵ１
５６から開始される。もし、高優先順位メツセージ要求
が生じるなら、Ｓ／３７０ Ｉ１０読取動作（アダプ
タ・バス・チャネル１）が６４バイト境界上で優先使用
されることになる。
Ｓ／３７０に渡される高い優先順位の性質の、割り込み
、状況、エラーなどのメツセージ。全ての転送は、「キ
ュー・セレクト・アラプ」コマンドを介して、ＢＣＵ１
５６から開始される。もし、高優先順位メツセージ要求
が生じるなら、Ｓ／３７０ Ｉ１０読取動作（アダプ
タ・バス・チャネル１）が６４バイト境界上で優先使用
されることになる。
Ｅ２０．Ｓ／３７０ Ｉ１０開始シーケンス・フロー
、概要及び詳細説明 「■１０開始命令５ＩＯＪ、「チャネル・アドレス・ワ
ードＣＡ Ｗ Ｊ及び「チャネル制御ワードＣＣＷＪが
、Ｓ／３７０記憶１６２中の予定の「メイルボックス」
位置中に記憶される。この情報は、ＢＣＵインターフェ
ース論理２０５及びバス・アダプタ１５４を介してロー
カル記憶２１０に渡される。
、概要及び詳細説明 「■１０開始命令５ＩＯＪ、「チャネル・アドレス・ワ
ードＣＡ Ｗ Ｊ及び「チャネル制御ワードＣＣＷＪが
、Ｓ／３７０記憶１６２中の予定の「メイルボックス」
位置中に記憶される。この情報は、ＢＣＵインターフェ
ース論理２０５及びバス・アダプタ１５４を介してロー
カル記憶２１０に渡される。
第１８図に示されているＤＭＡＣチャネル０レジスタは
、メイルボックス読取動作のために使用される。それら
は、Ｓ／８８ＰＥ６２によって、「リンク・アレイ連鎖
モード」で動作するようにプログラムされることになる
。ＰＥ６２は、ローカル記憶２１０（第４１． Ｈ図）
中の一連の「リンク・リスト（テーブル）」をセットア
ツプすることによって、このモード舎初期化する。それ
は次に、第１の「最先にリンクされたリスト・アドレス
」をＤＭＡＣチャネル０ベース・アドレス・レジスタ（
３２ビツト）ＢＡＲにセットすることになる。このアド
レスは、リンクされたリス）・・データの記憶２１０中
の最初の位置を指し示すことになる。
、メイルボックス読取動作のために使用される。それら
は、Ｓ／８８ＰＥ６２によって、「リンク・アレイ連鎖
モード」で動作するようにプログラムされることになる
。ＰＥ６２は、ローカル記憶２１０（第４１． Ｈ図）
中の一連の「リンク・リスト（テーブル）」をセットア
ツプすることによって、このモード舎初期化する。それ
は次に、第１の「最先にリンクされたリスト・アドレス
」をＤＭＡＣチャネル０ベース・アドレス・レジスタ（
３２ビツト）ＢＡＲにセットすることになる。このアド
レスは、リンクされたリス）・・データの記憶２１０中
の最初の位置を指し示すことになる。
Ｄ Ｍ Ａ Ｃ「Ｐ ＣＬ Ｊ （８辺制御線）２５
７ａは、ＰＥ６２によって、ＰＣＬ線２５７ａが活動化
される時はいつでも、ＤＭＡＣ２０９をしてそのＩＲＱ
割り込み入力線２５８を活動化させるようにプログラム
されることになる。”ＰＣＬＪ線２５７ａは、アダプタ
・バッファ２５９を介する主記憶１６２からローカル記
憶２１０へのメイルボックス・データ転送の完了に続い
て活動化されることになる。その割り込みは、Ｓ／８８
プロセツサ１） Ｅ ６２に、メイルボックス・ロード
が丁度完了したことを通知する。
７ａは、ＰＥ６２によって、ＰＣＬ線２５７ａが活動化
される時はいつでも、ＤＭＡＣ２０９をしてそのＩＲＱ
割り込み入力線２５８を活動化させるようにプログラム
されることになる。”ＰＣＬＪ線２５７ａは、アダプタ
・バッファ２５９を介する主記憶１６２からローカル記
憶２１０へのメイルボックス・データ転送の完了に続い
て活動化されることになる。その割り込みは、Ｓ／８８
プロセツサ１） Ｅ ６２に、メイルボックス・ロード
が丁度完了したことを通知する。
リンク・リスト・データ（第４１■］図）は、次のもの
からなる。すなわち、データ・ブロックの開始記憶アド
レスと、記憶転送カウントと、次のテーブル・二ントリ
に対するリンク・アドレスである。そのテーブル中の最
後のリンク・アドレスは、ゼロとなる。
からなる。すなわち、データ・ブロックの開始記憶アド
レスと、記憶転送カウントと、次のテーブル・二ントリ
に対するリンク・アドレスである。そのテーブル中の最
後のリンク・アドレスは、ゼロとなる。
Ｓ／８８プロセツサＰＥ６２は、Ｄ Ｍ、 Ａ Ｃチャ
ネル０ベーヌ・アドレス・レジスタ中の最上リスト・ア
１（レスをセラ１〜する。
ネル０ベーヌ・アドレス・レジスタ中の最上リスト・ア
１（レスをセラ１〜する。
Ｓ／８８プロセツサＰＥ６２は、チャネルＯチャネル制
御レジスタＣＣＲのビット７（開始ピッ１−）中に「１
」を書き込むことによってＤＭＡＣ２０９を活動化する
ことになる。Ｄ Ｍ Ａ、 Ｃ２０９は次に、次のよう
にしてそのチャネル０レジスタ中に最初のリンク・リス
トを読み込む。
御レジスタＣＣＲのビット７（開始ピッ１−）中に「１
」を書き込むことによってＤＭＡＣ２０９を活動化する
ことになる。Ｄ Ｍ Ａ、 Ｃ２０９は次に、次のよう
にしてそのチャネル０レジスタ中に最初のリンク・リス
トを読み込む。
メモリ・アドレス・レジスタ２１４乙への記憶２１０の
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・！ノジスタＭ Ｔ Ｃに対する転送カウント（メ
イルボックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタＢＡＲへの
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８５が「■１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルボックス」位置
に、「Ｉ１０開始ｊコマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース＋キュー長）は、初
期化時点で、バス・アダプタ１５４のベース・レジスタ
に格納される。
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・！ノジスタＭ Ｔ Ｃに対する転送カウント（メ
イルボックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタＢＡＲへの
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８５が「■１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルボックス」位置
に、「Ｉ１０開始ｊコマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース＋キュー長）は、初
期化時点で、バス・アダプタ１５４のベース・レジスタ
に格納される。
Ｓ／３７０ＰＥ８６は、ビット１１をアクティブにする
ことによって、プロセッサ・バスを介して「ＬＤ ０３
ＣＷ」制御ＯＰを発行する。このことは、バス・プロセ
ッサ１５４中の制御ワード中のｒＰＵからＢＣＵへの要
求」ビットをオンにセットする。もし、Ｉ１０データ転
送の間に「ＰＵからＢＣＵ要求」が生じたなら、ＢＣＵ
１５６はメイルボックス・ロードを行わせるために、６
４バイト境界上でＩ１０転送を優先使用することになる
。
ことによって、プロセッサ・バスを介して「ＬＤ ０３
ＣＷ」制御ＯＰを発行する。このことは、バス・プロセ
ッサ１５４中の制御ワード中のｒＰＵからＢＣＵへの要
求」ビットをオンにセットする。もし、Ｉ１０データ転
送の間に「ＰＵからＢＣＵ要求」が生じたなら、ＢＣＵ
１５６はメイルボックス・ロードを行わせるために、６
４バイト境界上でＩ１０転送を優先使用することになる
。
ＢＣＵ１５Ｇは次に、バス２９０上で、第４５Ａ図に示
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネルＯコマンド・
レジスタ２１４乙こａ記憶する。尚、第４−５ Ａ図で
、ビット○、１はコマンド・ピッ１−であり、ビット２
乃至７は、バイト・カウントである。メイルボックス・
アドレス・ピッ）〜は、Ｍ ４．５ Ｂ図に示すフォー
マツ１−でバス２９０を介してレジスタ２１９中に記憶
される。
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネルＯコマンド・
レジスタ２１４乙こａ記憶する。尚、第４−５ Ａ図で
、ビット○、１はコマンド・ピッ１−であり、ビット２
乃至７は、バイト・カウントである。メイルボックス・
アドレス・ピッ）〜は、Ｍ ４．５ Ｂ図に示すフォー
マツ１−でバス２９０を介してレジスタ２１９中に記憶
される。
尚、第４５Ｂ図で、ビット７は記憶１６２中のＩＯＡ領
域を識別し、ビット２４乃至２ＧはＢＣＬＩチャネル番
号であり、ビット２７乃至３１は、メイルボックス・オ
フセットである。
域を識別し、ビット２４乃至２ＧはＢＣＬＩチャネル番
号であり、ビット２７乃至３１は、メイルボックス・オ
フセットである。
ＢＣＵ１５６が、レジスタ２１４及び２１９に値を格納
することによって、コマンド／状況バス２４９及びアド
レス／データ・バス２５０を活動化した後、ＢＣＵ１５
Ｇは、バス−アダプタからのデータを待つ。ＢＣＵ１５
６は、「タグ・ダウン」線２６２ｂをサンプリングする
ことによってこれを行う。「タグ・ダウン」がバス・ア
ダプタ１５４によって非活動化される時（データ・レデ
ィ）、メイルボックス・データの最初の４バイトは２つ
のチャネル０サブサイクルを介してチャネルＯ読取バッ
ファ２２Ｇ中にラッチされる。
することによって、コマンド／状況バス２４９及びアド
レス／データ・バス２５０を活動化した後、ＢＣＵ１５
Ｇは、バス−アダプタからのデータを待つ。ＢＣＵ１５
６は、「タグ・ダウン」線２６２ｂをサンプリングする
ことによってこれを行う。「タグ・ダウン」がバス・ア
ダプタ１５４によって非活動化される時（データ・レデ
ィ）、メイルボックス・データの最初の４バイトは２つ
のチャネル０サブサイクルを介してチャネルＯ読取バッ
ファ２２Ｇ中にラッチされる。
ＢＣＵ論理２５３は次に、ＤＭＡＣ２０９のチャネルＯ
上の「要求」線２６３ａを立ち上げる。、ＤＭＡＣ２０
９は次に、ローカル・バス調停回路２１Ｇに対する線２
６９に、「バス要求」（ＢＲ）を立ち上げる。もしロー
カル・バスがＳ／８８プロセツサ６２によって使用され
ていないなら、ＤＭＡＣ２０９に対するバス許可線〈Ｂ
Ｇ）を介してバス・アクセスが許可される。ＤＭＡＣ２
０９は次に、ＭＡＲからア１２レス・バス２４７に対し
て（記憶２１０中の）ＷＱＢローカル・メイルボックス
の開始アドレスを転送し、’ Ａ、 ＣＫ ＯＪ （
Ｄ Ｍ Ａ ＣチャネルＯ肯定応答）線２６４ａを立ち
上げる。ｒＡｃＫＯ」信号は、バッファ２２６から、デ
ータ・バス２２３を介しての、記憶２１０中のＷ Ｑ
Ｂのローカル・メイルボックス部分に対するデータの転
送を開始する。
上の「要求」線２６３ａを立ち上げる。、ＤＭＡＣ２０
９は次に、ローカル・バス調停回路２１Ｇに対する線２
６９に、「バス要求」（ＢＲ）を立ち上げる。もしロー
カル・バスがＳ／８８プロセツサ６２によって使用され
ていないなら、ＤＭＡＣ２０９に対するバス許可線〈Ｂ
Ｇ）を介してバス・アクセスが許可される。ＤＭＡＣ２
０９は次に、ＭＡＲからア１２レス・バス２４７に対し
て（記憶２１０中の）ＷＱＢローカル・メイルボックス
の開始アドレスを転送し、’ Ａ、 ＣＫ ＯＪ （
Ｄ Ｍ Ａ ＣチャネルＯ肯定応答）線２６４ａを立ち
上げる。ｒＡｃＫＯ」信号は、バッファ２２６から、デ
ータ・バス２２３を介しての、記憶２１０中のＷ Ｑ
Ｂのローカル・メイルボックス部分に対するデータの転
送を開始する。
ｒ Ｄ Ｔ Ａ ＣＫ Ｊ線２６５が、ＤＭＡＣ２０９
＋、：、動作が完了したことを知らせるために活動化さ
れる。
＋、：、動作が完了したことを知らせるために活動化さ
れる。
ＢＣＵクロック信号（第２５図）は、バッファ２５９か
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１５６は、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビツト）のための２つのア
ダプターバス（「タグ・アップ」／「タグ・ダウン」）
シーケンスを実行する６、 Ｄ Ｍ Ａ、 Ｃサイクルが完了し１こ時（Ｄ Ｔ Ａ
ＣＫアクティブ）、ＤＭＡＣ２０９はＢＣＵ論理２５
３に対して「データ転送完了Ｊ （ＤＴＣ）線２６７
を立ち上げ、ＢＣＵ論理２５３は次に、レジスタ２２６
からＷＱＢメイルボックスへの第２の４バイトの読取を
行うために線２６３ａ上にＤＭＡＣ２０９に対する別の
「要求」を発行する。ＤＭＡＣサイクルは、メイルボッ
クス・データの全体く１６バイト）が転送されてしまう
（４０−カル・バス・サイクル）まで、反復される。「
ＰＣＬ」線２５７ａは、次に、ＢＣＵ論理２５３によっ
てＤＭＡＣ２０９に対して活動化される。このことは、
ＤＭＡＣ２０９からＳ／８８プロセッサ優先順位エンコ
ーダ／割り込み論理２１２に対するｒＩ ＲＱＪ線２５
８の活動化を引き起こす。ＰＥ６２は次に、メイルボッ
クス要求を処理する。
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１５６は、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビツト）のための２つのア
ダプターバス（「タグ・アップ」／「タグ・ダウン」）
シーケンスを実行する６、 Ｄ Ｍ Ａ、 Ｃサイクルが完了し１こ時（Ｄ Ｔ Ａ
ＣＫアクティブ）、ＤＭＡＣ２０９はＢＣＵ論理２５
３に対して「データ転送完了Ｊ （ＤＴＣ）線２６７
を立ち上げ、ＢＣＵ論理２５３は次に、レジスタ２２６
からＷＱＢメイルボックスへの第２の４バイトの読取を
行うために線２６３ａ上にＤＭＡＣ２０９に対する別の
「要求」を発行する。ＤＭＡＣサイクルは、メイルボッ
クス・データの全体く１６バイト）が転送されてしまう
（４０−カル・バス・サイクル）まで、反復される。「
ＰＣＬ」線２５７ａは、次に、ＢＣＵ論理２５３によっ
てＤＭＡＣ２０９に対して活動化される。このことは、
ＤＭＡＣ２０９からＳ／８８プロセッサ優先順位エンコ
ーダ／割り込み論理２１２に対するｒＩ ＲＱＪ線２５
８の活動化を引き起こす。ＰＥ６２は次に、メイルボッ
クス要求を処理する。
ＤＭＡＣ２０９がリンク・リストからのそのチャネル○
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックス・ロードを開始するブニめに、ＢＣＵ論
理２５３からのチャネルＯ”ＲＥＱＪ線２６線孔６３ａ
上を待つ。−旦開始されると、Ｄ Ｍ Ａ Ｃチャネル
Ｏは非決定的にアクティブにとどまり、Ｓ／８８プロセ
ツサ６２が環状リンク・リストを制御し、ＢＣＵｌ、５
６が、ｒＲＥＱＪ線２６３ａを非活動性に維持すること
によってデータ転送を保留する。もし「リストの終了」
条件によってチャネル０が停止すると、Ｓ／８８プロセ
ツサは終了割り込みを受は取って適当な時チャネルＯを
再開始する。
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックス・ロードを開始するブニめに、ＢＣＵ論
理２５３からのチャネルＯ”ＲＥＱＪ線２６線孔６３ａ
上を待つ。−旦開始されると、Ｄ Ｍ Ａ Ｃチャネル
Ｏは非決定的にアクティブにとどまり、Ｓ／８８プロセ
ツサ６２が環状リンク・リストを制御し、ＢＣＵｌ、５
６が、ｒＲＥＱＪ線２６３ａを非活動性に維持すること
によってデータ転送を保留する。もし「リストの終了」
条件によってチャネル０が停止すると、Ｓ／８８プロセ
ツサは終了割り込みを受は取って適当な時チャネルＯを
再開始する。
Ｅ２１．Ｓ／３７０ Ｉ１０データ転送シーケンス・
フロー、−船釣説明 全てのＩ１０読取及び書込転送は、アダプタ・バス・ア
ーキテクチャによるｒ Ｂ Ｓ Ｍ読取セレクト・アッ
プ」及びｒＢｓＭ書込セレク）・・アップ」コマンドを
介してＳ／８８プロセツサ６２を源とする。Ｓ／３７０
ＣＣＷコマンド及び開始アドレス（Ｓ ／ ３７０メモ
リ１６２中の）は、「■１０開始」のためにＣＣＷから
導出される。データは、Ｓ／８８プロセツサ６２によっ
て、各１１０装置と、ローカル記憶２１０中のローカル
・バッファの間で移動される。
フロー、−船釣説明 全てのＩ１０読取及び書込転送は、アダプタ・バス・ア
ーキテクチャによるｒ Ｂ Ｓ Ｍ読取セレクト・アッ
プ」及びｒＢｓＭ書込セレク）・・アップ」コマンドを
介してＳ／８８プロセツサ６２を源とする。Ｓ／３７０
ＣＣＷコマンド及び開始アドレス（Ｓ ／ ３７０メモ
リ１６２中の）は、「■１０開始」のためにＣＣＷから
導出される。データは、Ｓ／８８プロセツサ６２によっ
て、各１１０装置と、ローカル記憶２１０中のローカル
・バッファの間で移動される。
ローカル記憶２１０は、Ｓ／８８プロセツサ６２によっ
て管理されるＩ１０書込動作のための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ１０書込動作を送出する準備ができている。
て管理されるＩ１０書込動作のための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ１０書込動作を送出する準備ができている。
これらのブロックのうちの選択された１つのための開始
アドレスは、書込動作の開始の前に、Ｓ／８８プロセツ
サ６２によってＤＭＡ、Ｃ２０９中のＤ Ｍ Ａチャネ
ル１レジスタ中に記憶される。ＤＭＡチャネル１レジス
タは、ローカル記憶２１０を介するＳ／３７０■／○書
込動作＜Ｉｌｏに対するＳ／３７０記憶１６２の書込）
のために予約されている。アダプタ・データ・バッファ
２５９ （６４バイト）は、メイルボックス読取及びＳ
／３７０ Ｉ１０書込動作（Ｓ／３７０メモ９１６２
からローカル記憶２１０へのデータ転送）のために予約
されている。このバッファは、チャネル１アダプタ・バ
ス２４９．２５０に関連づけられている。バッファ２６
０ ＜６４バイト）は、（Ｓ／３７０に則する）メツセ
ージ書込及びＳ／３７０ Ｉ１０読取動作（ローカル
記憶２１０からＳ／３７０メモリ１６２へのデータ転送
）のために予約されている。このバッファは、チャネル
１アダプタ・バス２５１．２５２と関連付けられている
。Ｓ／８８プロセツサ６２は、ＤＭＡＣチャネルコ及び
２のメモリ・アドレス・レジスタの高位ワードをゼロに
初期化する。このことは、ローカル記憶２１０が１６ビ
ツト以上のアドレスを必要とじないので、これらのレジ
スタが動作シーケンスの間にロードされた時に、余分の
バス・サイクルを節約するものである。
アドレスは、書込動作の開始の前に、Ｓ／８８プロセツ
サ６２によってＤＭＡ、Ｃ２０９中のＤ Ｍ Ａチャネ
ル１レジスタ中に記憶される。ＤＭＡチャネル１レジス
タは、ローカル記憶２１０を介するＳ／３７０■／○書
込動作＜Ｉｌｏに対するＳ／３７０記憶１６２の書込）
のために予約されている。アダプタ・データ・バッファ
２５９ （６４バイト）は、メイルボックス読取及びＳ
／３７０ Ｉ１０書込動作（Ｓ／３７０メモ９１６２
からローカル記憶２１０へのデータ転送）のために予約
されている。このバッファは、チャネル１アダプタ・バ
ス２４９．２５０に関連づけられている。バッファ２６
０ ＜６４バイト）は、（Ｓ／３７０に則する）メツセ
ージ書込及びＳ／３７０ Ｉ１０読取動作（ローカル
記憶２１０からＳ／３７０メモリ１６２へのデータ転送
）のために予約されている。このバッファは、チャネル
１アダプタ・バス２５１．２５２と関連付けられている
。Ｓ／８８プロセツサ６２は、ＤＭＡＣチャネルコ及び
２のメモリ・アドレス・レジスタの高位ワードをゼロに
初期化する。このことは、ローカル記憶２１０が１６ビ
ツト以上のアドレスを必要とじないので、これらのレジ
スタが動作シーケンスの間にロードされた時に、余分の
バス・サイクルを節約するものである。
（Ａ）Ｉ１０書込動作＜Ｓ／３７０記憶１６２からロー
カル言己憶２１０へ） Ｓ／８Ｂプロセツサｅ２は、第４５Ｃ区に示すように（
バス１．６１ａ、ドライバ２１７、バス２４７及びラッ
チ２３３を介して）ＤＭＡＣアドレス及びデータ・バス
２４８上に情報を配置することにより、Ｄ Ｍ Ａ Ｃ
チャネル１メモリ・アドレス・レジスタＭＡＲ中にロー
カル゛バッファ開始アドレスをセットする。尚、第４５
Ｃ図で、ビット３４−３４−０８＝００７ＥＯＯ−ｒＤ
レジスタ選択」コマンドであり、ピッ＋−０７−００＝
ＤＭＡＣチャネル１メモリ・アドレス・レジスタ（低
）選択である。５７８８は、バス上の最上位及び最下位
ビットをそれぞれ「３１」及び「０」として識別子、こ
れはＳ／３７０プロトコルとは逆であることに留意され
たい。
カル言己憶２１０へ） Ｓ／８Ｂプロセツサｅ２は、第４５Ｃ区に示すように（
バス１．６１ａ、ドライバ２１７、バス２４７及びラッ
チ２３３を介して）ＤＭＡＣアドレス及びデータ・バス
２４８上に情報を配置することにより、Ｄ Ｍ Ａ Ｃ
チャネル１メモリ・アドレス・レジスタＭＡＲ中にロー
カル゛バッファ開始アドレスをセットする。尚、第４５
Ｃ図で、ビット３４−３４−０８＝００７ＥＯＯ−ｒＤ
レジスタ選択」コマンドであり、ピッ＋−０７−００＝
ＤＭＡＣチャネル１メモリ・アドレス・レジスタ（低
）選択である。５７８８は、バス上の最上位及び最下位
ビットをそれぞれ「３１」及び「０」として識別子、こ
れはＳ／３７０プロトコルとは逆であることに留意され
たい。
第４５Ｄ図（ＭＡＲ用）に示されている内容は、データ
・バス２２３上に配置され、ここで、ビット３ｌ−１６
＝Ｉ１０書込のナニめの記憶２１０中のローカル・バッ
ファの開始アドレスである。その高位データ・バス・ピ
ッ＋−（３］、−１６）ζＪ、チャネル１メモリ・アド
レス・レジスタの低位（１，５−００） 部分にロード
される。ＭＡＲの高位ビット（３１−１，６）は、初期
化の間に０にセットされている。ＤＭＡＣ２０９は、Ｓ
／８８プロセツサＣＰＵに対して、ＢＣＵ論理２！５３
を介する１６ビツト・ポート「Ｄ Ｓ Ａ ＣＫ Ｊ信
号線２Ｇ６ａ、ｂで応答する。Ｓ／８８プロセツサ６２
は、ローカル・アドレス・バス２４７上に、ＢＣＵデー
タ（バイト・カウント、記憶キ、アダプタ・バス優先順
位及びカスタマ／ＩＯＡ空間データ）及びＤＭＡＣチャ
ネル１メモリ転送カウント・データを配置する。第４．
５ Ｅ図は、アドレス・バス上のコマンドを示し、ここ
で、３１−０８＝００７４００＝ ｒＤＭＡＣレジスタ
選択ｊコマンド、 ０７−○０＝ＢＣＵ選択及びＤ Ｍ−Ａ Ｃチャネル１
メモリ選択 バイト・カウント、（ｃＣＷから導出された）記憶キー
アダプタ・バス優先順位、及びカスタマ／■○Ａ空間
ビットは、Ｓ／８８プロセツサ６２によって第４．５
Ｆ図に示すツメ−マツ１〜でデータ・バス２２３上に配
置され、ここで、そのビット指定は次のとおりである。
・バス２２３上に配置され、ここで、ビット３ｌ−１６
＝Ｉ１０書込のナニめの記憶２１０中のローカル・バッ
ファの開始アドレスである。その高位データ・バス・ピ
ッ＋−（３］、−１６）ζＪ、チャネル１メモリ・アド
レス・レジスタの低位（１，５−００） 部分にロード
される。ＭＡＲの高位ビット（３１−１，６）は、初期
化の間に０にセットされている。ＤＭＡＣ２０９は、Ｓ
／８８プロセツサＣＰＵに対して、ＢＣＵ論理２！５３
を介する１６ビツト・ポート「Ｄ Ｓ Ａ ＣＫ Ｊ信
号線２Ｇ６ａ、ｂで応答する。Ｓ／８８プロセツサ６２
は、ローカル・アドレス・バス２４７上に、ＢＣＵデー
タ（バイト・カウント、記憶キ、アダプタ・バス優先順
位及びカスタマ／ＩＯＡ空間データ）及びＤＭＡＣチャ
ネル１メモリ転送カウント・データを配置する。第４．
５ Ｅ図は、アドレス・バス上のコマンドを示し、ここ
で、３１−０８＝００７４００＝ ｒＤＭＡＣレジスタ
選択ｊコマンド、 ０７−○０＝ＢＣＵ選択及びＤ Ｍ−Ａ Ｃチャネル１
メモリ選択 バイト・カウント、（ｃＣＷから導出された）記憶キー
アダプタ・バス優先順位、及びカスタマ／■○Ａ空間
ビットは、Ｓ／８８プロセツサ６２によって第４．５
Ｆ図に示すツメ−マツ１〜でデータ・バス２２３上に配
置され、ここで、そのビット指定は次のとおりである。
３１＝ ２７−予約
２６−高位バイト・カウント。このピッ）〜は、最大バ
イト・カラン１−（４にバイト）が転送されつつあると
きのみ１となる。
イト・カラン１−（４にバイト）が転送されつつあると
きのみ１となる。
２２６−１６＝Ｄ、ＡＣチャネル１−Ｍ Ｔ Ｃレジス
タにロードされるバイト・カウント ２６−１４．＝ＢＣＵレジスク２２０にロードされるバ
イト・カウント（最大４０’９６ ）。そのカラン１−
の少なくとも一部は、バイト・カウント動作において後
で説明するようにレジスタ２２１にロードされる。バス
・アダプタ１５４は、４０９６パイト（バイ１〜・カウ
ント−１）を転送するために１１１１． １１１，１
１１．１１というカウントを必要とする。それゆえ、Ｂ
ＣＵ１５６は、それを、（６４バイ１〜・ブロック中の
）パイ１〜・オフセット・ビット１．５−１４とともに
バス・アダプタ１５４に提供する前に一度、ダブル・ワ
ード境界ビットをデクリメントする。
タにロードされるバイト・カウント ２６−１４．＝ＢＣＵレジスク２２０にロードされるバ
イト・カウント（最大４０’９６ ）。そのカラン１−
の少なくとも一部は、バイト・カウント動作において後
で説明するようにレジスタ２２１にロードされる。バス
・アダプタ１５４は、４０９６パイト（バイ１〜・カウ
ント−１）を転送するために１１１１． １１１，１
１１．１１というカウントを必要とする。それゆえ、Ｂ
ＣＵ１５６は、それを、（６４バイ１〜・ブロック中の
）パイ１〜・オフセット・ビット１．５−１４とともに
バス・アダプタ１５４に提供する前に一度、ダブル・ワ
ード境界ビットをデクリメントする。
１５−１４− 下位バイト・カウント・ピッｌ−ＢＣＵ
１．５６゜これらのピッ１〜は、ダブル・パイ１〜境
界からのバイト・オフセット−１（バス・アダプタ条件
のため）をあられす。これらのビットは、ＤＭＡＣ２０
９またはＢＣＵｌ、５６によっては使用されない。とい
うのは、それらはダブル・ワードしか転送しないからで
ある。それらは、Ｓ／３７０ ８３Ｍ１６２に提供する
ために、バス・アダプタ１５４に渡される。
１．５６゜これらのピッ１〜は、ダブル・パイ１〜境
界からのバイト・オフセット−１（バス・アダプタ条件
のため）をあられす。これらのビットは、ＤＭＡＣ２０
９またはＢＣＵｌ、５６によっては使用されない。とい
うのは、それらはダブル・ワードしか転送しないからで
ある。それらは、Ｓ／３７０ ８３Ｍ１６２に提供する
ために、バス・アダプタ１５４に渡される。
１３−１２− アダプタ・バス・チャネル優先順位
０７− カスタマ／ＩＯＡ空間ビット
０６＝ Ｓ／８８プロセツサ乙Ｊ、１つの追加的ロー
カル記憶が必要であることを示すためにこのビット（１
）を活動化する。このことは、開始Ｓ／３７０言己憶ア
ドレスがダブルワード（３２ビ・ント）境界上にない時
に生じる。全てのＢＣＵアドレスはダブルワード境界」
−で開始しなくてはならないので、最初のアクセスは指
定された開始アドレスにあるバイトを含み、先行するバ
イトがそのダブルワード・アドレスに含まれる。先行バ
イトは棄却される。
カル記憶が必要であることを示すためにこのビット（１
）を活動化する。このことは、開始Ｓ／３７０言己憶ア
ドレスがダブルワード（３２ビ・ント）境界上にない時
に生じる。全てのＢＣＵアドレスはダブルワード境界」
−で開始しなくてはならないので、最初のアクセスは指
定された開始アドレスにあるバイトを含み、先行するバ
イトがそのダブルワード・アドレスに含まれる。先行バ
イトは棄却される。
０５−００＝ 予約済み
ＤＭＡＣ２０９は、そのデータ・バスの高位ワード（す
なわち、パイ１〜・カウント）を、チャネルＩ Ｍ Ｔ
Ｃレジスタにロードすることになる。
なわち、パイ１〜・カウント）を、チャネルＩ Ｍ Ｔ
Ｃレジスタにロードすることになる。
ＢＣＵは、次のようにデータ・バス内容を把捉する。
ピッ１〜２ Ｇ−１４−Ｂ Ｓ Ｍ読取セレクト・アッ
プ・カウンタ２２０に対して ビット１３−０６− アダプタ・バス・チャネルＯＡ／
Ｄレジスタ２１９に対して（但し再配列されて） １つのＳ／８８プロセツサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡＣチャネルＩＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝ ０１００１０１０）、ＢＣＵ１５６及
びＤ Ｍ Ａ Ｃ２０９に１つのＳ／８８プロセツサ・
コマンドをロードするためには次の動作が行なわれる。
プ・カウンタ２２０に対して ビット１３−０６− アダプタ・バス・チャネルＯＡ／
Ｄレジスタ２１９に対して（但し再配列されて） １つのＳ／８８プロセツサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡＣチャネルＩＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝ ０１００１０１０）、ＢＣＵ１５６及
びＤ Ｍ Ａ Ｃ２０９に１つのＳ／８８プロセツサ・
コマンドをロードするためには次の動作が行なわれる。
すなわち、ＢＣＵ１５６はアドレス・ピッ１〜１を反転
してそれを別のレジスタ選択ビットとともにＤＭＡＣ２
０９に提供する。このことは、チャネル１のためのＤＭ
ＡＣ２０９を適切に選択する（アドレス・ビット０７−
００＝０１００１０１． Ｏ）ことを可能ならしめる。
してそれを別のレジスタ選択ビットとともにＤＭＡＣ２
０９に提供する。このことは、チャネル１のためのＤＭ
ＡＣ２０９を適切に選択する（アドレス・ビット０７−
００＝０１００１０１． Ｏ）ことを可能ならしめる。
このことは、チャネル２Ｉ１０読取動作のためのＭＴＣ
レジスタの選択にも描てはまる。ＤＭＡＣ２０９は、Ｂ
ＣＵ論理２５３に対して、線２６５上の’ Ｄ Ｔ Ａ
ＣＫ Ｊ信号で応答する。ＢＣＵ論理２５３は、’
Ｄ Ｔ Ａ ＣＫ Ｊ信号を、５７８８プロセツサ６２
に対する、線２６６ａ、ｂ上の３２ビツト・ポートｒＤ
ＳＡＣＫ」応答に変換する。その転送バイト・カウント
は、残りのデータ・バス・データとともに、後のｒＢＳ
Ｍ読取セレクト・アップ」コマンドの間にバス・アダプ
タ１５４に提供される。ＢＳＭ読取境界カウンタ２２１
または８３Ｍ読取セレクトアップ・バイト・カウンタ２
２０は、チャネルＯ読取コマンド・レジスタ２１４中に
ロードされることになる。
レジスタの選択にも描てはまる。ＤＭＡＣ２０９は、Ｂ
ＣＵ論理２５３に対して、線２６５上の’ Ｄ Ｔ Ａ
ＣＫ Ｊ信号で応答する。ＢＣＵ論理２５３は、’
Ｄ Ｔ Ａ ＣＫ Ｊ信号を、５７８８プロセツサ６２
に対する、線２６６ａ、ｂ上の３２ビツト・ポートｒＤ
ＳＡＣＫ」応答に変換する。その転送バイト・カウント
は、残りのデータ・バス・データとともに、後のｒＢＳ
Ｍ読取セレクト・アップ」コマンドの間にバス・アダプ
タ１５４に提供される。ＢＳＭ読取境界カウンタ２２１
または８３Ｍ読取セレクトアップ・バイト・カウンタ２
２０は、チャネルＯ読取コマンド・レジスタ２１４中に
ロードされることになる。
Ｓ／８８プロセツサ６２は次に、第４５Ｇ図に示すフォ
ーマットでデータ・バス２２３１で「ＢＳＭ読取セレク
）−アップ」コマンドを発生し、そのとき、ピッ１〜３
１−００＝００７ＥＯ１０８−ｒ Ｂ Ｓ Ｍ読取セレ
クトアップ」コマンドである。
ーマットでデータ・バス２２３１で「ＢＳＭ読取セレク
）−アップ」コマンドを発生し、そのとき、ピッ１〜３
１−００＝００７ＥＯ１０８−ｒ Ｂ Ｓ Ｍ読取セレ
クトアップ」コマンドである。
Ｓ／８８プロセツサ６２はまた、データ・バス２２３上
に第４．５ Ｈ図でしめすフォーマットで８３Ｍ開始ア
ドレスを配置し、ここでピッ１へ２３０＝記憶１６２中
の開始アドレスである。
に第４．５ Ｈ図でしめすフォーマットで８３Ｍ開始ア
ドレスを配置し、ここでピッ１へ２３０＝記憶１６２中
の開始アドレスである。
バス２２３上の８３Ｍ開始アドレスは、アドレス・レジ
スタ２１９と８３Ｍ読取アドレス・レジスフ２３１上に
記憶される。それは、後で、Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１！５４に送られる。ＢＣ
Ｕ１５６は次に、Ｓ／８８プロセツサ６２に対する”Ｄ
ＳＡＣＫＪ線２６６ａ、ｄを活動化する。この時点で、
Ｓ／８８プロセツサは解放され、最早この動作に関与し
ない。
スタ２１９と８３Ｍ読取アドレス・レジスフ２３１上に
記憶される。それは、後で、Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１！５４に送られる。ＢＣ
Ｕ１５６は次に、Ｓ／８８プロセツサ６２に対する”Ｄ
ＳＡＣＫＪ線２６６ａ、ｄを活動化する。この時点で、
Ｓ／８８プロセツサは解放され、最早この動作に関与し
ない。
ＢＣＵ１５６は、バス２９０を介してレジスタ２１４に
ｒＢＳＭセレクト・アップ」 （読取）コマンドを配置
し、第４５Ｉ図に示すようにコマンド／状況バス２４９
上にそれを配置する。第４５１図で、ビットは、 ０−１− ”ＢＳＭＪセレクト・アップ」コマンド（読
取） ２−７＝ フィールド長−１（＠大６４バイ１−）その
フィールド長は、前板てレジスタ２２０または２２１か
らレジスタ２１４に転送されていたものである。レジス
タ２１９は、第４５Ｊ図に示すフォーマットでバス２５
０上にアドレス情報を配置する。そこで、 ０−３＝ Ｈ己憶キー ４＝１ ５−６＝ 優先順位〈プロセッサ・バス１７０に対する
バス・アダプタ１５４の） ７＝ １−カスタマ領域アクセス ０−マイクロコード領域アクセス ８−３１− 記憶１６３中のデータ・フィールド中の最
初のバイトのアドレス Ｅ ＣＵ論理２５３は次に、そのコマンドと、フィール
ド長データを、コマンド・レジスタ１２４（第１３図）
にラッチし、キー・アドレス・データをレジスタ１２２
にラッチするためにバス・アダプタ１５４乙こ対するタ
グ・アップ線２６２ａを立ち上げる。バス・アダプタ１
５４は、もしデータが有効でないならＢＣＵ論理２５３
に対するタグ・ダウンを立ち上げる。ＢＣＵ論理２５３
は、タグ・ダウンが降下するまで待つ。バス・アダプタ
１５４は、第４５Ｋ及び第４５Ｌ図に示すように、アダ
プタ・バスＢＳＭセレクト・アップ・コマンドをプロセ
ッサ・バス■／○メモリ・コマンドに変換する。このと
き、プロセッサ・アドレス／データ・バス１７０上のビ
ットは次のことをあられす。
ｒＢＳＭセレクト・アップ」 （読取）コマンドを配置
し、第４５Ｉ図に示すようにコマンド／状況バス２４９
上にそれを配置する。第４５１図で、ビットは、 ０−１− ”ＢＳＭＪセレクト・アップ」コマンド（読
取） ２−７＝ フィールド長−１（＠大６４バイ１−）その
フィールド長は、前板てレジスタ２２０または２２１か
らレジスタ２１４に転送されていたものである。レジス
タ２１９は、第４５Ｊ図に示すフォーマットでバス２５
０上にアドレス情報を配置する。そこで、 ０−３＝ Ｈ己憶キー ４＝１ ５−６＝ 優先順位〈プロセッサ・バス１７０に対する
バス・アダプタ１５４の） ７＝ １−カスタマ領域アクセス ０−マイクロコード領域アクセス ８−３１− 記憶１６３中のデータ・フィールド中の最
初のバイトのアドレス Ｅ ＣＵ論理２５３は次に、そのコマンドと、フィール
ド長データを、コマンド・レジスタ１２４（第１３図）
にラッチし、キー・アドレス・データをレジスタ１２２
にラッチするためにバス・アダプタ１５４乙こ対するタ
グ・アップ線２６２ａを立ち上げる。バス・アダプタ１
５４は、もしデータが有効でないならＢＣＵ論理２５３
に対するタグ・ダウンを立ち上げる。ＢＣＵ論理２５３
は、タグ・ダウンが降下するまで待つ。バス・アダプタ
１５４は、第４５Ｋ及び第４５Ｌ図に示すように、アダ
プタ・バスＢＳＭセレクト・アップ・コマンドをプロセ
ッサ・バス■／○メモリ・コマンドに変換する。このと
き、プロセッサ・アドレス／データ・バス１７０上のビ
ットは次のことをあられす。
０＝Ｏ＝Ｉ１０メモリ・コマンド
１−１−フェッチ動作
２−７−フィールド長
８−３１−実バイト・アドレス
また、プロセッサ・キー／状況バス・ビットは次のこと
をあられす。
をあられす。
０−３＝ 記憶キー
４−０＝動的変換なし
アドレスされたデータがＳ／３７０メモリ１６２から返
されたとき、それはバス・アダプタ・データ・バッファ
２５９（チャネルＯ）でラッチされる。そのバス・アダ
プタ１５４は次に、アダプタ・バス・チャネル０上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
ＣＵ］、６６に、２バイト（１６ビツト）のデータをラ
ッチするように報知し、その直後にクロック左及びクロ
ック右信号を介してのチャネルＯ読取バッファ２２Ｓ（
４バイト）中の別の２バイトが続く。ＢＣＵ１５１Ｂは
次に、ＤＭＡＣ２０９に対するそのｒＲＥＱｌ」線２６
３ｂ （ＤＭＡＣチャネル１要求）を活動化する。ＤＭ
ＡＣ２０９は、ローカル・バス・サイクルを実行するた
めに、ＢＣＵローカル・バス調停論理２１６に対する線
２６９上に’ＢＣＵ ＲＥＱＪを発行する。
されたとき、それはバス・アダプタ・データ・バッファ
２５９（チャネルＯ）でラッチされる。そのバス・アダ
プタ１５４は次に、アダプタ・バス・チャネル０上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
ＣＵ］、６６に、２バイト（１６ビツト）のデータをラ
ッチするように報知し、その直後にクロック左及びクロ
ック右信号を介してのチャネルＯ読取バッファ２２Ｓ（
４バイト）中の別の２バイトが続く。ＢＣＵ１５１Ｂは
次に、ＤＭＡＣ２０９に対するそのｒＲＥＱｌ」線２６
３ｂ （ＤＭＡＣチャネル１要求）を活動化する。ＤＭ
ＡＣ２０９は、ローカル・バス・サイクルを実行するた
めに、ＢＣＵローカル・バス調停論理２１６に対する線
２６９上に’ＢＣＵ ＲＥＱＪを発行する。
線２６８上のバス許可信号がＢＣＵ調停論理から返され
た時、ＤＭＡＣ２０９がローカル記憶２１０に対するチ
ャネル０読取バツフア２５９動作を開始する。ＤＭＡＣ
２０９はＢＣＵ論理２５３に対する線２６４ｂ上にＡＣ
ＫＩ（ＤＭＡチャネル１肯定応答）を返し、バス２４８
、ラッチ２３３、アドレス・バス２４７及びマルチプレ
クサ２３２を介して記憶２１０アドレシング回路に対し
てＤＭＡＣチャネル１レジヌタ２４８中のローカル記憶
アドレスをグー１〜することによってそのことを行う。
た時、ＤＭＡＣ２０９がローカル記憶２１０に対するチ
ャネル０読取バツフア２５９動作を開始する。ＤＭＡＣ
２０９はＢＣＵ論理２５３に対する線２６４ｂ上にＡＣ
ＫＩ（ＤＭＡチャネル１肯定応答）を返し、バス２４８
、ラッチ２３３、アドレス・バス２４７及びマルチプレ
クサ２３２を介して記憶２１０アドレシング回路に対し
てＤＭＡＣチャネル１レジヌタ２４８中のローカル記憶
アドレスをグー１〜することによってそのことを行う。
ＢＣＵ論理２５３は、ＭＡＲレジスタによって指定され
たアドレスにおいて記憶２１０に記憶するｌ二めにバッ
ファ２２６がらデータ・バス２２３へ第１のデータ（４
バイト）をグー）へするために線２６４ｂ上のＡＣＫ１
信号と線２１０ａ上のＲＡＭ選択信号を使用する。ＤＴ
ＡＣＫがＢＣＵ論理２５３によって線２６５上に戻され
たとき、ＤＭＡＣ２０９は線２６７上でＤＴＣ（データ
転送完了）を立ち上げる。
たアドレスにおいて記憶２１０に記憶するｌ二めにバッ
ファ２２６がらデータ・バス２２３へ第１のデータ（４
バイト）をグー）へするために線２６４ｂ上のＡＣＫ１
信号と線２１０ａ上のＲＡＭ選択信号を使用する。ＤＴ
ＡＣＫがＢＣＵ論理２５３によって線２６５上に戻され
たとき、ＤＭＡＣ２０９は線２６７上でＤＴＣ（データ
転送完了）を立ち上げる。
ＥＣＵ１５Ｇは、レジスタ２２０、Ｍ Ｔ Ｃ中に保持
されているバイト・カウントをデクリメントし、チャネ
ル］、 Ｍ Ａ Ｒをインクリメントし、バス・アダプ
タ１５４から受信される６４バイトまでのデータのダブ
ルワード毎にアドレス・レジスタ２３１をデクリメント
する。上述のシーケンスはＢＣＵコマンドの４バイト毎
に（６４まで）反復される。もし転送バイト・カウント
が６４よりも大きいなら、Ｂ ＣＵ ｉ ６６は次の６
４バイトをフェッチするためにレジスタ２３１．２１９
を介してバス・アダプタ１５４に新しいＢＳＭ開始アド
レスを提供する。レジスタ２３１は上述のように４バイ
ト転送毎にデクリメントされており、従って、適切な次
の開始アドレスをもつ。バス・アダプタ１５４は、その
コマンドによって要求される（４ＫＢまでの）データ転
送全体が完了するまで各開始アドレス毎に６４バイトの
データをバッファする。
されているバイト・カウントをデクリメントし、チャネ
ル］、 Ｍ Ａ Ｒをインクリメントし、バス・アダプ
タ１５４から受信される６４バイトまでのデータのダブ
ルワード毎にアドレス・レジスタ２３１をデクリメント
する。上述のシーケンスはＢＣＵコマンドの４バイト毎
に（６４まで）反復される。もし転送バイト・カウント
が６４よりも大きいなら、Ｂ ＣＵ ｉ ６６は次の６
４バイトをフェッチするためにレジスタ２３１．２１９
を介してバス・アダプタ１５４に新しいＢＳＭ開始アド
レスを提供する。レジスタ２３１は上述のように４バイ
ト転送毎にデクリメントされており、従って、適切な次
の開始アドレスをもつ。バス・アダプタ１５４は、その
コマンドによって要求される（４ＫＢまでの）データ転
送全体が完了するまで各開始アドレス毎に６４バイトの
データをバッファする。
ＢＣＵ１５ｅは、もしバス・アダプタ２５９が空ならＤ
ＭＡＣ２０９を（ＲＥＱを立ち上げないことによって）
アイドル状態にとどめ、次の有効データ・ワードが受信
されるまで、タグ・ダウンの状Ｂがバッファ２５９中の
有効データの可用性を反映する。ＲＥＱ／ＡＣＫサイク
ルは、バイト・カラン１〜がゼロ乙どなるまで続き、そ
の時点でＤＭＡＣ２０９がＳ／８８プロセツサ６２乙こ
対する線２５８上でＩＲＱを立ち上げる。このことは、
Ｓ／８８プロセツサ６２に、適切な処理のためＳ／３７
０配憶１６２から読取られたデータを含むローカル記憶
バッファを読取るように報知する。
ＭＡＣ２０９を（ＲＥＱを立ち上げないことによって）
アイドル状態にとどめ、次の有効データ・ワードが受信
されるまで、タグ・ダウンの状Ｂがバッファ２５９中の
有効データの可用性を反映する。ＲＥＱ／ＡＣＫサイク
ルは、バイト・カラン１〜がゼロ乙どなるまで続き、そ
の時点でＤＭＡＣ２０９がＳ／８８プロセツサ６２乙こ
対する線２５８上でＩＲＱを立ち上げる。このことは、
Ｓ／８８プロセツサ６２に、適切な処理のためＳ／３７
０配憶１６２から読取られたデータを含むローカル記憶
バッファを読取るように報知する。
（Ｂ）Ｉ１０読取動作（ローカル記憶２１０からＳ／３
７０記憶１６２） ■／○読取動作は（ＥＸＥＣ３７０の制御の下で）少な
くとも１つのエントリが記憶２１０中のＩ１０読取キュ
ー中に存在する時キック・オフされる。Ｓ／８８プロセ
ツサ６２はもしそれがＤＭ、ＡＣ２０９によって使用さ
れていないならローカル・バスの制御を獲得する。Ｓ／
８８プロセツサ６２は、第４５Ｍ図に示すフォーマット
で情報をバス２４７上に配置することによってＤＭＡＣ
チャネル２メモリ・アドレス・レジスタ（ＭＡＲ）にロ
ーカル・バッファＩ１０読取開始アドレスをセットする
。ここで、 ３１−０１−０８＝００７ＥＯＯ＝Ｄレジスタ選択コマ
ンド ０７−０７−００＝Ｄチヤネル２メモリ・アドレス・レ
ジスタ（低位）選択 まナニ、第４５Ｎ図に示すように（記憶２１０中のバッ
ファの）開始アドレスをデータ・バス２２３上に配置す
る。このとき、ビットは、３１−１６− ローカル・バ
ッファＩ１０読取データの開始アドレス １、６−００ ＝ 予約済み 高位データ・バス・ビット３ｉ１６は、チャネル２メモ
リ・アドレス・レジスタの低位（１５−００） ビット
中にロードされる。Ｍ Ａ、 Ｒの高位ビット（３１−
１６）は、初期化の間に０にセットされている。ＤＭＡ
Ｃ２０９は線２６６ａ、ｂ上でＤ Ｓ Ａ、 ＣＫ信号
に変換される線２６５上のＤ Ｔ Ａ ＣＫ信号によっ
てＳ／８８プロセツサ６２に応答する。Ｓ／８８プロセ
ツサ６２は次に、選択されたローカル記憶■／○読取バ
ッファの開始アドレスを使用して、Ｓ／８８プログラム
制御を使用してＩ１０コントローラ２０または２４など
からローカル記憶２１０に（４，Ｋ Ｂまでの）データ
を移動する。
７０記憶１６２） ■／○読取動作は（ＥＸＥＣ３７０の制御の下で）少な
くとも１つのエントリが記憶２１０中のＩ１０読取キュ
ー中に存在する時キック・オフされる。Ｓ／８８プロセ
ツサ６２はもしそれがＤＭ、ＡＣ２０９によって使用さ
れていないならローカル・バスの制御を獲得する。Ｓ／
８８プロセツサ６２は、第４５Ｍ図に示すフォーマット
で情報をバス２４７上に配置することによってＤＭＡＣ
チャネル２メモリ・アドレス・レジスタ（ＭＡＲ）にロ
ーカル・バッファＩ１０読取開始アドレスをセットする
。ここで、 ３１−０１−０８＝００７ＥＯＯ＝Ｄレジスタ選択コマ
ンド ０７−０７−００＝Ｄチヤネル２メモリ・アドレス・レ
ジスタ（低位）選択 まナニ、第４５Ｎ図に示すように（記憶２１０中のバッ
ファの）開始アドレスをデータ・バス２２３上に配置す
る。このとき、ビットは、３１−１６− ローカル・バ
ッファＩ１０読取データの開始アドレス １、６−００ ＝ 予約済み 高位データ・バス・ビット３ｉ１６は、チャネル２メモ
リ・アドレス・レジスタの低位（１５−００） ビット
中にロードされる。Ｍ Ａ、 Ｒの高位ビット（３１−
１６）は、初期化の間に０にセットされている。ＤＭＡ
Ｃ２０９は線２６６ａ、ｂ上でＤ Ｓ Ａ、 ＣＫ信号
に変換される線２６５上のＤ Ｔ Ａ ＣＫ信号によっ
てＳ／８８プロセツサ６２に応答する。Ｓ／８８プロセ
ツサ６２は次に、選択されたローカル記憶■／○読取バ
ッファの開始アドレスを使用して、Ｓ／８８プログラム
制御を使用してＩ１０コントローラ２０または２４など
からローカル記憶２１０に（４，Ｋ Ｂまでの）データ
を移動する。
データ転送が完了した時、Ｓ／８８プロセツサ６２は第
４５０図に示すフォーマットでアドレス・バス２４７上
にＤ Ｍ Ａ Ｃチャネル２メモリ転送カウント選択を
配置する。このとき、ピッ）・は、 ３ｌ−０８＝ ００７ＥＯＯ＝ＤＭＡＣレジスタ選択
・コマンド ０７−００＝ ＢＣＵ及びＤＭＡＣチャネル２ ＭＴ
Ｃ選択 バイト・カラン１〜、（ｃＣＷから得られた）言己憶キ
ー アダプタ・バス優先順位、及びカスタマ／ＩＯＡ空
間ピッｌ〜は、Ｓ／８８プロセツサ６２もこまって第４
５Ｐ図に示すフォーマットでデータ・バス２２３上に配
置される。
４５０図に示すフォーマットでアドレス・バス２４７上
にＤ Ｍ Ａ Ｃチャネル２メモリ転送カウント選択を
配置する。このとき、ピッ）・は、 ３ｌ−０８＝ ００７ＥＯＯ＝ＤＭＡＣレジスタ選択
・コマンド ０７−００＝ ＢＣＵ及びＤＭＡＣチャネル２ ＭＴ
Ｃ選択 バイト・カラン１〜、（ｃＣＷから得られた）言己憶キ
ー アダプタ・バス優先順位、及びカスタマ／ＩＯＡ空
間ピッｌ〜は、Ｓ／８８プロセツサ６２もこまって第４
５Ｐ図に示すフォーマットでデータ・バス２２３上に配
置される。
このとき、
３１、−２７− 予約
２Ｇ−高位バイト・カウント・ビット。このビットは、
最大バイト・カウントが転送されつつある間のみ１とな
る。
最大バイト・カウントが転送されつつある間のみ１とな
る。
２６−１６＝ ＤＭＡＣチャネル２ＭＴＣレジスタの
バイト・カウント ２６−１４＝ ＢＣＵ１５６にロードされるバイト・
カウント（最大４０９６）。バス・アダプタ１５４は、
４０９６バイトを転送するために１１１１ １１１１
１１１１というカウント（バイト・カウント−１）を要
する。それゆえ、ＢＣＵは、（６４バイト・ブロック中
の）バイト・オフセット・ビット１５−１４とともにそ
れをバス・アダプタ１５４に提供する前に一度、ダブル
ワード境界ピッ１〜２６−１６をデクリメントする。
バイト・カウント ２６−１４＝ ＢＣＵ１５６にロードされるバイト・
カウント（最大４０９６）。バス・アダプタ１５４は、
４０９６バイトを転送するために１１１１ １１１１
１１１１というカウント（バイト・カウント−１）を要
する。それゆえ、ＢＣＵは、（６４バイト・ブロック中
の）バイト・オフセット・ビット１５−１４とともにそ
れをバス・アダプタ１５４に提供する前に一度、ダブル
ワード境界ピッ１〜２６−１６をデクリメントする。
１５−１４＝ 下位バイト・カウント・ビット。
これらのビットは、ダブルワード（３２ピッ１−）境界
からのバイト・オフセット−１（バス・アゲブタのため
に）をあられす。これらのピットル」、ＤＭＡＣ２０９
またはＢＣＵ１５６がダブルワードしか転送しないので
、それらによっては使用されない。それらのビットは、
Ｓ／３７０ ＢＳＭｌ、６２に対して提供するために、
バス・アダプタ１５４に渡される。
からのバイト・オフセット−１（バス・アゲブタのため
に）をあられす。これらのピットル」、ＤＭＡＣ２０９
またはＢＣＵ１５６がダブルワードしか転送しないので
、それらによっては使用されない。それらのビットは、
Ｓ／３７０ ＢＳＭｌ、６２に対して提供するために、
バス・アダプタ１５４に渡される。
１３−１２＝ アダプタ・バス・チャネル優先順位
１ｌ−０８＝ 記憶キー
０７− カスタマ／ＩＯＡ空間ビット
ｏｅ−ｏｏ−予約
ＤＭＡ、Ｃ２０９は、データ・バス２２３の（バイト・
カウント）をチャネル２ＭＴＣレジスタにロードする。
カウント）をチャネル２ＭＴＣレジスタにロードする。
ＢＣＵ１５６は、上記コマンドがアドレス・バス２４７
上にあられれた時にデータ・バス内容を捕獲する。ビッ
ト２６−１．’ ６はＦＪＳＭ書込セレクト・アップ・
バイト・カウンタ２２２中に格納され、ピッｌ−１３−
０７は、アダプタ・バス゛チャネル１アドレス・レジス
タ２２７の高位バイトに格納される。ＤＭＡＣ２０９は
、線２６５上のＤ Ｔ Ａ、 ＣＫ信号によりＢＣＵ論
理２５３に応答する。論理２５３は、Ｄ Ｔ Ａ、 Ｃ
Ｋ イ＝号を、５７８８プロセツサ６２に対する３２ピ
ツ１〜・ポーｒ−Ｄ Ｓ Ａ ＣＫ応答に変換する。転
送バイト・カウントは、残りのデータ・バス・カウント
とともに、後のＢＳＭ書込セレクト・アップ・コマンド
の間にバス・アダプタ１５４に提供される。８３Ｍ書込
境界カウンタ２２４−（最後の転送以外の全て）または
８３Ｍ書込バイト・カウンタ（＠後の転送）中のカウン
トは、アダプタ・チャネル１書込コマンド・レジスタ２
２２５にロードされる。
上にあられれた時にデータ・バス内容を捕獲する。ビッ
ト２６−１．’ ６はＦＪＳＭ書込セレクト・アップ・
バイト・カウンタ２２２中に格納され、ピッｌ−１３−
０７は、アダプタ・バス゛チャネル１アドレス・レジス
タ２２７の高位バイトに格納される。ＤＭＡＣ２０９は
、線２６５上のＤ Ｔ Ａ、 ＣＫ信号によりＢＣＵ論
理２５３に応答する。論理２５３は、Ｄ Ｔ Ａ、 Ｃ
Ｋ イ＝号を、５７８８プロセツサ６２に対する３２ピ
ツ１〜・ポーｒ−Ｄ Ｓ Ａ ＣＫ応答に変換する。転
送バイト・カウントは、残りのデータ・バス・カウント
とともに、後のＢＳＭ書込セレクト・アップ・コマンド
の間にバス・アダプタ１５４に提供される。８３Ｍ書込
境界カウンタ２２４−（最後の転送以外の全て）または
８３Ｍ書込バイト・カウンタ（＠後の転送）中のカウン
トは、アダプタ・チャネル１書込コマンド・レジスタ２
２２５にロードされる。
Ｓ／８８プロセツサ６２は次に、第４５Ｑ図に示すフォ
ーマツ）・でローカル・アドレス・バス２４７上に８３
Ｍセレクト・アップ・コマンドを発生し、このとき、ビ
ットは、 ３１−００−００７ Ｅ Ｏ１，０４−Ｂ Ｓ Ｍ書込
セレク１〜・アップ・コマンド Ｓ／８８プロセツサはまた、Ｂ Ｓ Ｍ開始アドレスヲ
％ ４５ Ｒ図に示すフォーマットでデータ・バス２２
３上に配置し、このとき、ビットは、３１、−２４−
予約 ２３−００− ＢＳＭ開始アドレス データ・バス２２３上のＢＳＭ開始アドレスは、チャネ
ル１アドレス・レジスタ２２７及びＢＳ Ｍ書込アドレ
ス・レジスタ２２８の下位バイトによって捕獲される。
ーマツ）・でローカル・アドレス・バス２４７上に８３
Ｍセレクト・アップ・コマンドを発生し、このとき、ビ
ットは、 ３１−００−００７ Ｅ Ｏ１，０４−Ｂ Ｓ Ｍ書込
セレク１〜・アップ・コマンド Ｓ／８８プロセツサはまた、Ｂ Ｓ Ｍ開始アドレスヲ
％ ４５ Ｒ図に示すフォーマットでデータ・バス２２
３上に配置し、このとき、ビットは、３１、−２４−
予約 ２３−００− ＢＳＭ開始アドレス データ・バス２２３上のＢＳＭ開始アドレスは、チャネ
ル１アドレス・レジスタ２２７及びＢＳ Ｍ書込アドレ
ス・レジスタ２２８の下位バイトによって捕獲される。
それは後で（後述するように）Ｓ／３７０記憶１６２に
提供するためにバス・アダプタ１５４に送られる。ＢＣ
Ｕ１５６は次に、Ｓ／８８プロセツサ６２に対するＤＳ
ＡＣＫ線２６６ａ、ｂ （３２ピツ１〜・ポート）を活
動化する。この時点で、Ｓ／８８プロセツサ６２は解放
され、最早この動作に関与しない。
提供するためにバス・アダプタ１５４に送られる。ＢＣ
Ｕ１５６は次に、Ｓ／８８プロセツサ６２に対するＤＳ
ＡＣＫ線２６６ａ、ｂ （３２ピツ１〜・ポート）を活
動化する。この時点で、Ｓ／８８プロセツサ６２は解放
され、最早この動作に関与しない。
ＢＣＵ論理２５３は８３Ｍセレクト・アップ・コマンド
を発行してビット「０１」をバス２９０を介してコマン
ド・レジスタ２２５の高位パイ）〜にゲートし、レジス
タ２２５のコマンド及びフィールド長を第４５Ｓ図に示
すツメ−マツ１〜でバス２５２上に配置する。ここで、 ０−１＝ ８３Ｍセレクト・アップ・コマン−（書込
） ２−７− フィールド長−１（最大６４バイト）レジス
タ２２７の内容は、第４５Ｔ図に示すフォーマットでア
ドレス／データ２５１」二に〈２サブサイクルで）配置
される。ここで、ビットは、 ０−３− 記憶キー ５−６−優先順位（プロセッサ・バスに対するバス・ア
ダプタの） ７−１−カヌタマ領域アクセス Ｏ−マイクロコード領域アクセス ８−３１− データ・フィールドの第１のバイトのＳ／
３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２日に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタ１！５４の
レジスタ１２３に格納される。ＢＣＵ論理２５３はＤ
Ｍ、 Ａ Ｃチャネル２に対する線２６３ ＣｌでＲＥ
Ｑ２信号を活動化する。
を発行してビット「０１」をバス２９０を介してコマン
ド・レジスタ２２５の高位パイ）〜にゲートし、レジス
タ２２５のコマンド及びフィールド長を第４５Ｓ図に示
すツメ−マツ１〜でバス２５２上に配置する。ここで、 ０−１＝ ８３Ｍセレクト・アップ・コマン−（書込
） ２−７− フィールド長−１（最大６４バイト）レジス
タ２２７の内容は、第４５Ｔ図に示すフォーマットでア
ドレス／データ２５１」二に〈２サブサイクルで）配置
される。ここで、ビットは、 ０−３− 記憶キー ５−６−優先順位（プロセッサ・バスに対するバス・ア
ダプタの） ７−１−カヌタマ領域アクセス Ｏ−マイクロコード領域アクセス ８−３１− データ・フィールドの第１のバイトのＳ／
３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２日に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタ１！５４の
レジスタ１２３に格納される。ＢＣＵ論理２５３はＤ
Ｍ、 Ａ Ｃチャネル２に対する線２６３ ＣｌでＲＥ
Ｑ２信号を活動化する。
ＤＭＡＣ２０９は、ダブルワードのデータを記憶２１０
からアドレス・レジスタ２２７に転送するために、バス
２４８、ラッチ２３３、バス２４７、マルチプレクサ２
３２を介してＭＡＲから記憶２１０へＩ１０バッファ開
始アドレスを送る。
からアドレス・レジスタ２２７に転送するために、バス
２４８、ラッチ２３３、バス２４７、マルチプレクサ２
３２を介してＭＡＲから記憶２１０へＩ１０バッファ開
始アドレスを送る。
ＡＣＫ２（ＤＭＡＣチャネル２肯定応答）がアドレス・
レジスタ２２７上で立ち上げられる。このことは、アダ
プタ１５４に対する線２６２ａ上のタグ・アップをもた
らす。
レジスタ２２７上で立ち上げられる。このことは、アダ
プタ１５４に対する線２６２ａ上のタグ・アップをもた
らす。
アダプタ１５４は次に、レジスタ１１３を介する２つの
サブサイクルでレジスタ２２７からバス・アダプタ・バ
ッファ２６０にダブルワードのデータを転送する。各ダ
ブルワードのデータを転送するために、ＲＥＱ／ＡＣＫ
信号の書込みシーケンスとそれに続くタグ・アップ・コ
マンドが反復される。Ｂ ＣＵ １．５ Ｇは、バス・
アダプタ１５４に６４バイトまで提供される各ダブルワ
ード（３２ピツ）〜）毎にレジスタ２２２．２２４中の
バイト・カウントと、ＤＭＡＣチャネル２のレジスタ２
２８とＭＴＣ中のアドレスをデクリメントする。
サブサイクルでレジスタ２２７からバス・アダプタ・バ
ッファ２６０にダブルワードのデータを転送する。各ダ
ブルワードのデータを転送するために、ＲＥＱ／ＡＣＫ
信号の書込みシーケンスとそれに続くタグ・アップ・コ
マンドが反復される。Ｂ ＣＵ １．５ Ｇは、バス・
アダプタ１５４に６４バイトまで提供される各ダブルワ
ード（３２ピツ）〜）毎にレジスタ２２２．２２４中の
バイト・カウントと、ＤＭＡＣチャネル２のレジスタ２
２８とＭＴＣ中のアドレスをデクリメントする。
もし転送バイト・カウントが６４より大きいなら、（書
込み動作に関連して前述したように）ＢＣＵ１５６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシーケンス６コ、レジスタ２２２（最大４
ＫＢ）中のパイ１−・カウントがゼロになるまで繰り返
される。
込み動作に関連して前述したように）ＢＣＵ１５６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシーケンス６コ、レジスタ２２２（最大４
ＫＢ）中のパイ１−・カウントがゼロになるまで繰り返
される。
バス・アダプタ・バッファ２６０が満杯であるとき、Ｂ
ＣＵ１５６は、バス・アダプタがタグ・ダウン線２６２
Ｃを介して可用性の表示を与えるまで書込みシーケンス
を中断する。
ＣＵ１５６は、バス・アダプタがタグ・ダウン線２６２
Ｃを介して可用性の表示を与えるまで書込みシーケンス
を中断する。
バス・アダプタ１５４は、アダプタ・バスＢＳＭセレク
ト・アップ・コマンドを、プロセッサ・バス１７０及び
キー／状況バス上で、第４！５Ｕ及び第４５Ｖ図に示す
フォーマットでＳ／３７０プロセツサ・バスＩ１０メモ
リ・コマンドに変換する。ここで、プロセッサ・バス・
ビットにおいて、 ０＝ ０＝Ｉ／、０メモリ・コマンド１−０＝記憶動
作 ２−７− フィールド長 ８−３１−実バイト・アドレス キー／状況バス・ピッ１〜において、 ０−３− 記憶キー ４＝ 非動的変換 全てのデータが転送された時（パイ１〜・カラン１−−
０） 、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位
エンコーダ２１２に対する割り込み線２５８ａを活動化
する。
ト・アップ・コマンドを、プロセッサ・バス１７０及び
キー／状況バス上で、第４！５Ｕ及び第４５Ｖ図に示す
フォーマットでＳ／３７０プロセツサ・バスＩ１０メモ
リ・コマンドに変換する。ここで、プロセッサ・バス・
ビットにおいて、 ０＝ ０＝Ｉ／、０メモリ・コマンド１−０＝記憶動
作 ２−７− フィールド長 ８−３１−実バイト・アドレス キー／状況バス・ピッ１〜において、 ０−３− 記憶キー ４＝ 非動的変換 全てのデータが転送された時（パイ１〜・カラン１−−
０） 、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位
エンコーダ２１２に対する割り込み線２５８ａを活動化
する。
（ｃ）Ｓ／３７０高優先順位メツセージ転送シーケンス
・フロー 全ての高優先順位データは、丁１０サブシステム（Ｓ／
８８プロセツサ６２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１Ｇバイト）を実行するためにＳ／
８８プロセツサ６２によってセットアツプされる。Ｂ
ＣＵ １．５６は、データ通信（キュー・セレクト・ア
ップ・コマンド）のためにアダプタ・バス・チャネル１
を使用することになる。
・フロー 全ての高優先順位データは、丁１０サブシステム（Ｓ／
８８プロセツサ６２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１Ｇバイト）を実行するためにＳ／
８８プロセツサ６２によってセットアツプされる。Ｂ
ＣＵ １．５６は、データ通信（キュー・セレクト・ア
ップ・コマンド）のためにアダプタ・バス・チャネル１
を使用することになる。
ＢＣＵ１５６１．５６は、Ｓ／８８プロセツサＰＥ６２
がチャネル３中のレジスタＭＴＣに対してＤＭＡＣメモ
リ転送カウント・ロードを実行する時、高優先順位メツ
セージ要求を検出する。この結果、ＢＣＵ１５６はチャ
ネル１のアダプタ・バス２５２上でＳ／３７０Ｐ、Ｅ８
５に対するギコー・セレクト・アップ・コマン１にを発
生する。もしその要求が検出された時Ｓ／３７０ １１
０読取データ転送（アダプタ・バス・チャネル１）が進
行中なら、ＢＣＵ１５６！ｊ：、その要求を受は入れる
前に現在の６４バイト・ブロック転送が完了するまで待
つ。
がチャネル３中のレジスタＭＴＣに対してＤＭＡＣメモ
リ転送カウント・ロードを実行する時、高優先順位メツ
セージ要求を検出する。この結果、ＢＣＵ１５６はチャ
ネル１のアダプタ・バス２５２上でＳ／３７０Ｐ、Ｅ８
５に対するギコー・セレクト・アップ・コマン１にを発
生する。もしその要求が検出された時Ｓ／３７０ １１
０読取データ転送（アダプタ・バス・チャネル１）が進
行中なら、ＢＣＵ１５６！ｊ：、その要求を受は入れる
前に現在の６４バイト・ブロック転送が完了するまで待
つ。
もしアダプタ・バス・チャネル１上にＩ１０活動が存在
しないなら、その要求は即時に処理されることになる。
しないなら、その要求は即時に処理されることになる。
この高優先順位メツセージ転送について次に詳細に説明
する。ＰＥ６２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・バス２２３．２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０中にメツセージ・データを
記憶する。
する。ＰＥ６２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・バス２２３．２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０中にメツセージ・データを
記憶する。
ＰＥ６２は、第４５Ｗ図に示すフ詞−マツトでローカル
・アドレス・バス２４７上に情報を配置することにより
、Ｄ Ｍ、 Ａ Ｃチャネル３メモリ・アドレス・レジ
スタＭＡＲにローカル・バッファ・メツセージ開始アド
レスをセットする。ここで、３１−０８＝３１−０８＝
００７ＥＯＯ＝Ｄレス選択コマンド ００７−００＝Ｄ、ＡＣチャネル３メモリ・アドレス・
レジスタ（低）選択 メモリ・アドレス・レジスタとして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４５
Ｘ図に示すフォーマットでデータ・バス２２３上に配置
される。ここで、３１−１６− 記憶２１０中のローカ
ル・バッファ・メツセージ・データの開始アドレス１６
−００− 予約 高位データ・バス（ビット３ｌ−１６）は、ＤＭＡＣチ
ャネル３メモリ・アドレス・レジスタＭＡＲの低位（ピ
ッ＋−１５−０）部分にロードされることになる。ＭＡ
Ｒの高位ビット（３１−１６）は、初期化の間にゼロに
セットされている。
・アドレス・バス２４７上に情報を配置することにより
、Ｄ Ｍ、 Ａ Ｃチャネル３メモリ・アドレス・レジ
スタＭＡＲにローカル・バッファ・メツセージ開始アド
レスをセットする。ここで、３１−０８＝３１−０８＝
００７ＥＯＯ＝Ｄレス選択コマンド ００７−００＝Ｄ、ＡＣチャネル３メモリ・アドレス・
レジスタ（低）選択 メモリ・アドレス・レジスタとして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４５
Ｘ図に示すフォーマットでデータ・バス２２３上に配置
される。ここで、３１−１６− 記憶２１０中のローカ
ル・バッファ・メツセージ・データの開始アドレス１６
−００− 予約 高位データ・バス（ビット３ｌ−１６）は、ＤＭＡＣチ
ャネル３メモリ・アドレス・レジスタＭＡＲの低位（ピ
ッ＋−１５−０）部分にロードされることになる。ＭＡ
Ｒの高位ビット（３１−１６）は、初期化の間にゼロに
セットされている。
ＤＭＡＣ２０９は、Ｓ／８８プロセツサ６２に対して、
線２６６ａ上でＢＣＵ論理２５３を介して１６ビツト・
ボー）ＤＳＡＣＫ信号に変換される線２６５上のＤＴＡ
ＣＫ信号で以て応答する。
線２６６ａ上でＢＣＵ論理２５３を介して１６ビツト・
ボー）ＤＳＡＣＫ信号に変換される線２６５上のＤＴＡ
ＣＫ信号で以て応答する。
Ｓ／８８プロセツサ６２は次に、第４５Ｙ図で示すフォ
ーマットでローカル・アドレス・バス２４７上りこコマ
ンドを配置する。ここで、３ｌ−０８＝ ００７ＥＯ
Ｏ＝ＤＭＡＣレジスタ選択コマンド ０７−００＝ ＢＣＵ及びＤＭＡＣチャネル３ＭＴＣ
選択 バイト・カウント、記憶キー及びカスタマ／■ＯＡ空間
ビットは、第４５Ｚ図に示すフォーマットでＳ／８８プ
ロセツサ６２によってデータ・バス上に配置されること
になる。ここで、３１−２０− 予約 １９−１６− 転送バイト・カウント・ピッ１−０これ
らのビットは、ＤＭＡＣ２０９及びＢＣＵ １５６にロ
ードされる。それらは、Ｄ Ｍ、 Ａ Ｃ２０９及びＢ
ＣＵｉ５６に対するダブルワード・カウントをあられす
（最大６４バイト）。
ーマットでローカル・アドレス・バス２４７上りこコマ
ンドを配置する。ここで、３ｌ−０８＝ ００７ＥＯ
Ｏ＝ＤＭＡＣレジスタ選択コマンド ０７−００＝ ＢＣＵ及びＤＭＡＣチャネル３ＭＴＣ
選択 バイト・カウント、記憶キー及びカスタマ／■ＯＡ空間
ビットは、第４５Ｚ図に示すフォーマットでＳ／８８プ
ロセツサ６２によってデータ・バス上に配置されること
になる。ここで、３１−２０− 予約 １９−１６− 転送バイト・カウント・ピッ１−０これ
らのビットは、ＤＭＡＣ２０９及びＢＣＵ １５６にロ
ードされる。それらは、Ｄ Ｍ、 Ａ Ｃ２０９及びＢ
ＣＵｉ５６に対するダブルワード・カウントをあられす
（最大６４バイト）。
１５−１２− ゼロ
１ｉ０８＝ 記憶キー
０７− カスタマ／ＩＯＡ空間ピッ１〜０６−００−
予約 ＤＭＡＣ２０９は、データ・バス２２３の高位ワード（
バイト・カウント）を、チャネル３メモリ転送カウント
・レジスタ２２Ｓ中にロードする。ＢＣ０１５Ｇは、こ
の特定のコマンドが、ビット１９−１．６をキュー・セ
レクト・アップ−カウンタ２５４に格納しビット１ｉ０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアドレス・バス２４７上にあられれるとき、
そのデータ・バス内容を獲得する。
予約 ＤＭＡＣ２０９は、データ・バス２２３の高位ワード（
バイト・カウント）を、チャネル３メモリ転送カウント
・レジスタ２２Ｓ中にロードする。ＢＣ０１５Ｇは、こ
の特定のコマンドが、ビット１９−１．６をキュー・セ
レクト・アップ−カウンタ２５４に格納しビット１ｉ０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアドレス・バス２４７上にあられれるとき、
そのデータ・バス内容を獲得する。
ＤＭＡＣ２０９は、ＰＥ６２に対して、線２６６ａ、ｂ
上ノ３２ ヒッｌ−−ボー１− Ｄ Ｓ Ａ ＣＫ応答
にＤＴＡＣＫ信号を変換する論理２５３に対するＤＴＡ
ＣＫ信号で応答する。この動作は、ＢＣＵｌ、 ５６
ｔこ、ローカル記憶２１０からＳ／３７０ＢＳＭ１６２
に対する高優先順位メツセージ転送を開始するように報
知する。その転送バイト・カウントは、第４５Ｚ図に記
す追加的なデータとともに、ＢＣＵによって発生された
キュー・セレク１〜・アップ・コマンドの間にバス・ア
ダプタ１５４に提供される。キュー選択カウンタ２５４
は、チャネル１書込コマンド・レジスタ２２５のビット
４−７にロードされる。ＢＣＵ１５６は、バス２９０を
介してレジスタ２２５にキュー・セレクト・アップ・コ
マンドを配置し、レジスタ２２Ｓ中のデータは、第４６
ＡＡ図に示すフォーマットでアダプタ・バス２５２（チ
ャネル１）上に配置される。ここで、 ０−１− キュー・セレクト・アップ・コマンド（書込
） ２−７− フィールド長−１（１６バイト）レジスタ２
２７を介してアドレス／データ・バス２５１上に配置さ
れる情報は、第４５ＡＢ図に示されており、ここで、 ０−３− ８己 憶 キ − ４−６− ゼロ ７−１−カスタマ領域アクセス ０−マイクロコード領域アクセス ８−３１− 無関係 バス２５２及び２５１じょうのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
ＣＵ論理２５３は次に、Ｒ，Ｅ Ｑんせ２６３ｄ （Ｄ
ＭＡチャネル要求）を付勢する。ＤＭＡＣ２０９は（Ｍ
Ａ Ｒがらの）Ｉ／○バッファ開始アドレスをローカ
ル・バス上に配置し、Ａ、ＣＫ（ＤＭＡＣチャネル３肯
定応答）線２６４ｄを立ち上げる。Ｂ ＣＵ ｉ ５６
は次に、ローカル記憶２１０中のアドレスされたＩ１０
バッファ中のデータの最初の４バイトを、５ＹＮＣレジ
スタ１１３を介する２サブサイクルでアダプタ・バッフ
ァ２６０乙こ転送する。それに続く４バイトは、バス・
アダプタ１５４に対するタグ・アップ・コマンドと、Ｄ
ＭＡＣに対するＲＥＱ／ＡＣＫ線２６３ｄ、２６４ｄに
よって指令されるシーケンスによって転送される。ＢＣ
Ｕｉ６６は、バス・アダプタ１５４に提供される各ダブ
ルワード（３２ビツト）毎に、そのバイト・カウントを
デクリメントする。
上ノ３２ ヒッｌ−−ボー１− Ｄ Ｓ Ａ ＣＫ応答
にＤＴＡＣＫ信号を変換する論理２５３に対するＤＴＡ
ＣＫ信号で応答する。この動作は、ＢＣＵｌ、 ５６
ｔこ、ローカル記憶２１０からＳ／３７０ＢＳＭ１６２
に対する高優先順位メツセージ転送を開始するように報
知する。その転送バイト・カウントは、第４５Ｚ図に記
す追加的なデータとともに、ＢＣＵによって発生された
キュー・セレク１〜・アップ・コマンドの間にバス・ア
ダプタ１５４に提供される。キュー選択カウンタ２５４
は、チャネル１書込コマンド・レジスタ２２５のビット
４−７にロードされる。ＢＣＵ１５６は、バス２９０を
介してレジスタ２２５にキュー・セレクト・アップ・コ
マンドを配置し、レジスタ２２Ｓ中のデータは、第４６
ＡＡ図に示すフォーマットでアダプタ・バス２５２（チ
ャネル１）上に配置される。ここで、 ０−１− キュー・セレクト・アップ・コマンド（書込
） ２−７− フィールド長−１（１６バイト）レジスタ２
２７を介してアドレス／データ・バス２５１上に配置さ
れる情報は、第４５ＡＢ図に示されており、ここで、 ０−３− ８己 憶 キ − ４−６− ゼロ ７−１−カスタマ領域アクセス ０−マイクロコード領域アクセス ８−３１− 無関係 バス２５２及び２５１じょうのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
ＣＵ論理２５３は次に、Ｒ，Ｅ Ｑんせ２６３ｄ （Ｄ
ＭＡチャネル要求）を付勢する。ＤＭＡＣ２０９は（Ｍ
Ａ Ｒがらの）Ｉ／○バッファ開始アドレスをローカ
ル・バス上に配置し、Ａ、ＣＫ（ＤＭＡＣチャネル３肯
定応答）線２６４ｄを立ち上げる。Ｂ ＣＵ ｉ ５６
は次に、ローカル記憶２１０中のアドレスされたＩ１０
バッファ中のデータの最初の４バイトを、５ＹＮＣレジ
スタ１１３を介する２サブサイクルでアダプタ・バッフ
ァ２６０乙こ転送する。それに続く４バイトは、バス・
アダプタ１５４に対するタグ・アップ・コマンドと、Ｄ
ＭＡＣに対するＲＥＱ／ＡＣＫ線２６３ｄ、２６４ｄに
よって指令されるシーケンスによって転送される。ＢＣ
Ｕｉ６６は、バス・アダプタ１５４に提供される各ダブ
ルワード（３２ビツト）毎に、そのバイト・カウントを
デクリメントする。
バス・アダプタ１５４は、記憶１６２の領域１８９にメ
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセツサ・バス■／○メモリ・コ
マンドに変換する。そのフォーマットは、第４５ＡＣ図
に示されており、ここで、ＰＲＯＣＢｕｓピッｌ〜は、 ０＝ ０＝Ｉ１０メモリ・コマンド １− Ｏ＝記憶動作 ２−７− フィールド長（最大６４バイｌ−）８−３１
− （アダプタ・レジスタ１１０．１１２からの）実
バイト・アドレス プロセッサ８５キー／状況バスは、第４５ＡＤ図に示す
フォーマツ１〜をもち、ここで、０−３＝ 記憶キー ４− 動的変換なし そのメツセージ・データが全てバス・アダプタＪ５４（
バイト・カウント−〇）に転送された時、ＤＭＡＣ２０
９はＳ／８８プロセッサ優先順位エンコーダ２１２に対
する割り込み線２０９を活動化する。ＤＭＡＣ２０９は
、そのデータ・バス２４８の最下位バイトから、ローカ
ル・データ・バス２２３のドライバ・レシーバ２３４及
びピッ１〜２３−１６を介してＳ／８８プロセツサ・デ
ータ・バス１６１Ｄのビット２３−１６に割り込みベク
タを提供する。ＤＭＡＣ２０９は、Ｐ Ｅ６２に、１６
ビツトＤＳＡＣＫを返す。
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセツサ・バス■／○メモリ・コ
マンドに変換する。そのフォーマットは、第４５ＡＣ図
に示されており、ここで、ＰＲＯＣＢｕｓピッｌ〜は、 ０＝ ０＝Ｉ１０メモリ・コマンド １− Ｏ＝記憶動作 ２−７− フィールド長（最大６４バイｌ−）８−３１
− （アダプタ・レジスタ１１０．１１２からの）実
バイト・アドレス プロセッサ８５キー／状況バスは、第４５ＡＤ図に示す
フォーマツ１〜をもち、ここで、０−３＝ 記憶キー ４− 動的変換なし そのメツセージ・データが全てバス・アダプタＪ５４（
バイト・カウント−〇）に転送された時、ＤＭＡＣ２０
９はＳ／８８プロセッサ優先順位エンコーダ２１２に対
する割り込み線２０９を活動化する。ＤＭＡＣ２０９は
、そのデータ・バス２４８の最下位バイトから、ローカ
ル・データ・バス２２３のドライバ・レシーバ２３４及
びピッ１〜２３−１６を介してＳ／８８プロセツサ・デ
ータ・バス１６１Ｄのビット２３−１６に割り込みベク
タを提供する。ＤＭＡＣ２０９は、Ｐ Ｅ６２に、１６
ビツトＤＳＡＣＫを返す。
（Ｄ）ＢＣＵ状況コマンド
読取りＣＵ状況コマンドは、Ｂ ＣＵ ：１．５６の現
在の状況を読取るためにＳ／８８プロセツサ６２によっ
て発行することができる。そのコマンドは、第４． Ｓ
Ａ Ｅ図に示すツメ−マットで、Ｓ／８８プロセツサ
６２によってアドレス・バス２４７じように配置される
。すなわち、 ３ｌ−００＝ ００７４０１０Ｃ−読取りＣＵ状況コ
マンｌ’ ＢＣＵ１５６は、第４５Ｆ図に示す状況をデータ・バス
上に配置し、ＤＳＡＣＫ （３２ビツト・ポート）をバ
ス２６６ＰＥ６２上に配置する。第４５ Ａ、 Ｆ図に
示すビットは次のことをあられす。
在の状況を読取るためにＳ／８８プロセツサ６２によっ
て発行することができる。そのコマンドは、第４． Ｓ
Ａ Ｅ図に示すツメ−マットで、Ｓ／８８プロセツサ
６２によってアドレス・バス２４７じように配置される
。すなわち、 ３ｌ−００＝ ００７４０１０Ｃ−読取りＣＵ状況コ
マンｌ’ ＢＣＵ１５６は、第４５Ｆ図に示す状況をデータ・バス
上に配置し、ＤＳＡＣＫ （３２ビツト・ポート）をバ
ス２６６ＰＥ６２上に配置する。第４５ Ａ、 Ｆ図に
示すビットは次のことをあられす。
３ ｉ−−２９−アダプタ・バス・チャネル０状況−キ
ーチェック、アドレス・チエツク２８−１．＝最後のデ
ータ・サイクル 〇−他の全てのデータ・サイクル ２７−２６＝ アダプターバス・チャネル１状況−キ
ーチエツク、アドレス・チエツク２５− バッファが可
屈でない（キュー・セレクト・アップ−コマンド） ２４−１−最後のデータ・サイクル 〇−他の全てのデータ・サイクル ２３− アダプタ・バス・チャネル０タグ・ダウン ２２− アダプタ・バス・チャネル１タグ・ダウン ２１＝ ＢＳＭ読取同期チエツク ２０＝ ＢＳＭ読取セレクト・アップ要求／保留２
Ｇ ラッチ １９＝ ８８Ｍ書込セレクト・アップ要求／保留ラッ
チ １８− キュー・セレクト・アップ要求／保留ラッチ １７− 読取メイルボックス進行中 Ｌ６＝ ＢＳＭ読取進行中 １５＝ ＢＳＭ書込進行中 １４− キュー・セレクト・アップ進行中ＢＣＵ状況ビ
ット２１ （ＢＳＭ読取同期チエツク）は、Ｓ／８８プ
ロセツサ６２によって読取られた後、リセットされるこ
とになる。このビットは、ＢＳＭ動作が完了した時バス
・アダプタ１５４及びＢＣＵ１５６バイト・カウントが
一致しないことを示す。それゆえ、再同期を要するエラ
ーが検出される。
ーチェック、アドレス・チエツク２８−１．＝最後のデ
ータ・サイクル 〇−他の全てのデータ・サイクル ２７−２６＝ アダプターバス・チャネル１状況−キ
ーチエツク、アドレス・チエツク２５− バッファが可
屈でない（キュー・セレクト・アップ−コマンド） ２４−１−最後のデータ・サイクル 〇−他の全てのデータ・サイクル ２３− アダプタ・バス・チャネル０タグ・ダウン ２２− アダプタ・バス・チャネル１タグ・ダウン ２１＝ ＢＳＭ読取同期チエツク ２０＝ ＢＳＭ読取セレクト・アップ要求／保留２
Ｇ ラッチ １９＝ ８８Ｍ書込セレクト・アップ要求／保留ラッ
チ １８− キュー・セレクト・アップ要求／保留ラッチ １７− 読取メイルボックス進行中 Ｌ６＝ ＢＳＭ読取進行中 １５＝ ＢＳＭ書込進行中 １４− キュー・セレクト・アップ進行中ＢＣＵ状況ビ
ット２１ （ＢＳＭ読取同期チエツク）は、Ｓ／８８プ
ロセツサ６２によって読取られた後、リセットされるこ
とになる。このビットは、ＢＳＭ動作が完了した時バス
・アダプタ１５４及びＢＣＵ１５６バイト・カウントが
一致しないことを示す。それゆえ、再同期を要するエラ
ーが検出される。
ＢＳＭ書込動作の場合、バス・アダプタ１５４は、全て
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次ｔこ
、バス・アダプタ１５４乙こよって非活動化され、その
時点で状況表示子がＢＣＵ１５６に提供されＢＣＴＪｌ
、５６によって獲得される。もしタグ・ダウンが１００
μ秒以内に非活動化されないなら、Ｂ ＣＵ ｉ ６６
はバス・アダプタ１５４に対するキャンセル線（図示し
ない）を活動化する。このことは次に、バス・アダプタ
１５４のＢＣＵ１５６からの切り放しをもたらす。タグ
・ダウン２６２ｂはまた、コマンｌζ／状況バス２５２
を介してはＢ ＣＵ １．５ Ｇに報告することがでな
いエラーを示すためにバス・アダプタ１５４によって使
用される。
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次ｔこ
、バス・アダプタ１５４乙こよって非活動化され、その
時点で状況表示子がＢＣＵ１５６に提供されＢＣＴＪｌ
、５６によって獲得される。もしタグ・ダウンが１００
μ秒以内に非活動化されないなら、Ｂ ＣＵ ｉ ６６
はバス・アダプタ１５４に対するキャンセル線（図示し
ない）を活動化する。このことは次に、バス・アダプタ
１５４のＢＣＵ１５６からの切り放しをもたらす。タグ
・ダウン２６２ｂはまた、コマンｌζ／状況バス２５２
を介してはＢ ＣＵ １．５ Ｇに報告することがでな
いエラーを示すためにバス・アダプタ１５４によって使
用される。
（Ｅ）プログラムされたＢＣＵリセットＰＥ６２によっ
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１５６に対する電源投入時リセットと同一の機能を果
たす。それは、ＢＣＵの任意の以上条件をリセットする
ために、任意の時点で発行することができる。しかし、
とのコマンドを実行するためには、ハードウェアによっ
てローカル・バス・サイクル（００７ＥＸＸＸＸ）が認
識されなくてはならない。
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１５６に対する電源投入時リセットと同一の機能を果
たす。それは、ＢＣＵの任意の以上条件をリセットする
ために、任意の時点で発行することができる。しかし、
とのコマンドを実行するためには、ハードウェアによっ
てローカル・バス・サイクル（００７ＥＸＸＸＸ）が認
識されなくてはならない。
このコマンドは、第４．５ Ａ Ｇ図で示すフォーマッ
トでＳ／８８プロセツサによってローカル・アドレス・
バス２４７上に配置され、ここで、３１−００．＝
００７ＥＯＯ００−ＢＣＵリセット・コマンド そのデータ・バス内容は、ＢＣＵｉ５６によって無視さ
れることになる。ＢＣＵ１５６はＳ／８８プロセツサ６
２に対して、線２６’６ａ、ｂＪユでＤＳＡＣＫ’＜３
２ピツ）・・ポート）を返すこと也こなる。
トでＳ／８８プロセツサによってローカル・アドレス・
バス２４７上に配置され、ここで、３１−００．＝
００７ＥＯＯ００−ＢＣＵリセット・コマンド そのデータ・バス内容は、ＢＣＵｉ５６によって無視さ
れることになる。ＢＣＵ１５６はＳ／８８プロセツサ６
２に対して、線２６’６ａ、ｂＪユでＤＳＡＣＫ’＜３
２ピツ）・・ポート）を返すこと也こなる。
Ｅ２２．カラン）・、キー 及びデータ・フォーマット
・エミュレーション（第４６Ａないしに図） Ｓ／８８Ｊ二でのＳ／３７０ＤＡＳＤのエミュレーショ
ンについて、Ｓ／３７０ Ｉ／○プログラムをＳ／８
８プロセツサ及びＩ１０装置によって実行することがで
きるような好適な様式を示す例によって説明しよう。Ｓ
／３７０は、オブジェク１〜・システムと呼ばれ、Ｓ／
８８はターゲット・システムと呼ばれる。オブジェクト
・システムのためのＤＡＳＤ （直接アクセス記憶装置
）データは、エミュレーション・フォーマットでターゲ
ット・システムによって維持される。Ｓ／３７０プロセ
ツサで走るＳ／３７０コードは、オブジェクト・システ
ム・ソフトウェアと呼ばれる。以下の説明は３つの部分
に分けられる。
・エミュレーション（第４６Ａないしに図） Ｓ／８８Ｊ二でのＳ／３７０ＤＡＳＤのエミュレーショ
ンについて、Ｓ／３７０ Ｉ／○プログラムをＳ／８
８プロセツサ及びＩ１０装置によって実行することがで
きるような好適な様式を示す例によって説明しよう。Ｓ
／３７０は、オブジェク１〜・システムと呼ばれ、Ｓ／
８８はターゲット・システムと呼ばれる。オブジェクト
・システムのためのＤＡＳＤ （直接アクセス記憶装置
）データは、エミュレーション・フォーマットでターゲ
ット・システムによって維持される。Ｓ／３７０プロセ
ツサで走るＳ／３７０コードは、オブジェクト・システ
ム・ソフトウェアと呼ばれる。以下の説明は３つの部分
に分けられる。
（１）オブジェクト・システム−ここでは、既存のＳ／
３７０直接アクセス記憶袋品によって使用されるカウン
ト、キー、及び記録フォーマットの簡単な説明を与える
。
３７０直接アクセス記憶袋品によって使用されるカウン
ト、キー、及び記録フォーマットの簡単な説明を与える
。
（２）ターゲラ１〜・システム−ここでは、ＤＡＳＤプ
ログラム−インターフェース・モデルを説明する。
ログラム−インターフェース・モデルを説明する。
（３）エミュレーション・フォーマット−ここでは、使
用されるエミュレーション・フォーマットへのオブジェ
クト・シヌテムーフィールドのマツピングを説明する。
用されるエミュレーション・フォーマットへのオブジェ
クト・シヌテムーフィールドのマツピングを説明する。
〈４）エミュレーション機能−ここでは、エミュレーシ
ョン機能へのオブジェクト・システム機能のマツピング
を説明する。
ョン機能へのオブジェクト・システム機能のマツピング
を説明する。
４３ 〇 −
（１）オブジェク）・・システム
ＤＡＳＤ物理的媒体は、シリンダと、トラックに区画さ
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで異なる。各シリンダは、２バイトのシリン
ダ番号（ｃＣ）によってプログラムがアドレス可能であ
り、シリンダ内のイ固々のトラックは、めいめいが２バ
イトのヘッド番号（）Ｔ Ｈ）によってアドレス可能な
個別の読取／書込ヘッドによってアクセスされる。トラ
ックの物理的位置は、そのシリンダ及び与えられ、それ
ゆえ、４バイ）〜・トラック・アドレス（ｃＣＨＨ）に
よって指定される。各トラックは、ホーム・アＩ’レス
と、１へラック記述子（レコード０）と、１つまたはそ
れ以上のデータ・レコードを有する。各レコードのサイ
ズはプログラム可能である。そして、ホーム・アドレス
及びレコード・サイズがトラック上に書がれる時、その
トラックはツメ−マットされたと称される。全てのトラ
ックは、そのトラック・インデックスから次のトラック
・インデックスへとフォーマツ１〜される。第４６Ａ図
は、そのような１つのトラックを示す。
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで異なる。各シリンダは、２バイトのシリン
ダ番号（ｃＣ）によってプログラムがアドレス可能であ
り、シリンダ内のイ固々のトラックは、めいめいが２バ
イトのヘッド番号（）Ｔ Ｈ）によってアドレス可能な
個別の読取／書込ヘッドによってアクセスされる。トラ
ックの物理的位置は、そのシリンダ及び与えられ、それ
ゆえ、４バイ）〜・トラック・アドレス（ｃＣＨＨ）に
よって指定される。各トラックは、ホーム・アＩ’レス
と、１へラック記述子（レコード０）と、１つまたはそ
れ以上のデータ・レコードを有する。各レコードのサイ
ズはプログラム可能である。そして、ホーム・アドレス
及びレコード・サイズがトラック上に書がれる時、その
トラックはツメ−マットされたと称される。全てのトラ
ックは、そのトラック・インデックスから次のトラック
・インデックスへとフォーマツ１〜される。第４６Ａ図
は、そのような１つのトラックを示す。
物理的媒体上に記録された情報の基本的単位は、８つの
ビットからなるデータ・バイトである。データ・バイト
のグループが領域を構成し、装置は、それらの領域の間
にギャップを書き込むことによってこれらの領域を分割
する。各レコードは２つのくカウント、データ）または
３つのくカウント、キー データ）領域がらなり、−方
、ホームアドレスは、１つだけの領域からなる。オブジ
ェクト・システム・レコードを構成する３つの領域は、
カウント、キー（オプション）、及びデータである。
ビットからなるデータ・バイトである。データ・バイト
のグループが領域を構成し、装置は、それらの領域の間
にギャップを書き込むことによってこれらの領域を分割
する。各レコードは２つのくカウント、データ）または
３つのくカウント、キー データ）領域がらなり、−方
、ホームアドレスは、１つだけの領域からなる。オブジ
ェクト・システム・レコードを構成する３つの領域は、
カウント、キー（オプション）、及びデータである。
ツＪウント領域は１次のようなフィールドを含む。
Ｆ フラグ １バイト トラック条件、論理レコード・
トラック・オーバーフローをあらゎす。
トラック・オーバーフローをあらゎす。
ＣＣＨＨＩ−ラック・アドレス ２バイト トラックが
物理的に位置するシリンダ及びヘッド番号を示す。
物理的に位置するシリンダ及びヘッド番号を示す。
Ｒレコード番号 １バイ１〜 トラック上のしコードの
順次番号を示す。
順次番号を示す。
Ｋ Ｌ キー長 １バイト キー領域中のバイト数を
示ず。
示ず。
ＤＬ データ畏 ２バイ１〜 データ領域中のバイト
数をあられす。
数をあられす。
ＦＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
キー領域は、次のようなフィールドを含む。
（もしＫＬ＝０なら、この領域及びそのギャップは、省
略される）ＫＥＹ キー ＫＬバイトユーザー・デー
タ ＦＣＣエラー−コード ２バイト エラー検出／訂正コ
ードとして使用される。
略される）ＫＥＹ キー ＫＬバイトユーザー・デー
タ ＦＣＣエラー−コード ２バイト エラー検出／訂正コ
ードとして使用される。
データ領域は、次のようなフィールＦを含む。
ＤＡＴＡ データ ＤＬバイト ユーザー・データ
ＥＣＣエラー−コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
各トラックの最初の領域は、ホーム・アドレスである。
それは、次のフィールドを含む。
Ｆ フラグ １バイｌ−ｈラック条件を示す。
ＣＣＨＨＩ−ラック・アドレス ２バイト トラックが
物理的に位置するシリンダ及びヘッド番号を示す。
物理的に位置するシリンダ及びヘッド番号を示す。
Ｅ、ＣＣエラー−コード ２バイト エラー検出／訂正
コードとして使用される。
コードとして使用される。
レコード０（１−ラック記述子）は常に、ホーム・アド
レスに続く最初のレコードである。好適なプログラミン
グ・システムにおいては、レコードＯＣＣＨＨフィール
ドは、そのトラックが欠陥としてフラグされた場合の代
替トラックを決定する。キー長は、レコードＯの場合通
常ゼロである。キー領域はオプションであって、もし存
在するなら、１乃至２５５バイトを含むことができる。
レスに続く最初のレコードである。好適なプログラミン
グ・システムにおいては、レコードＯＣＣＨＨフィール
ドは、そのトラックが欠陥としてフラグされた場合の代
替トラックを決定する。キー長は、レコードＯの場合通
常ゼロである。キー領域はオプションであって、もし存
在するなら、１乃至２５５バイトを含むことができる。
レコードの数は、フォーマット書込ＣＣＷコマンドが、
カウント、キー及びデータ領域を書込時に決定される。
カウント、キー及びデータ領域を書込時に決定される。
レコードがフォーマットされた後、ユーザー・データ領
域はそのトラックの隣接レコードを破壊することなく読
取り、または再書込することができる。もしレコードが
再フォーマットされたなら、そのトラック上のそれに続
くレコードが破壊される。
域はそのトラックの隣接レコードを破壊することなく読
取り、または再書込することができる。もしレコードが
再フォーマットされたなら、そのトラック上のそれに続
くレコードが破壊される。
（２）ターゲット・システム
ＤＡＳＤ （第４６Ｂ図）は、１から順次的に番号付け
された４０９６ブロツクのデータを含むファイルの形式
でＳ／８８マイクロコードに提供される。エミュレーシ
ョン機構は、オブジェクト・システム・フォーマット及
び機能を、使用可能なターゲット・システム・フォーマ
ット及び機能の組合せにマツプする。
された４０９６ブロツクのデータを含むファイルの形式
でＳ／８８マイクロコードに提供される。エミュレーシ
ョン機構は、オブジェクト・システム・フォーマット及
び機能を、使用可能なターゲット・システム・フォーマ
ット及び機能の組合せにマツプする。
（３）エミュレーション・フォーマットオブジェクト・
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって異なる。ＤＡＳタイプとモデルは、
さまざまなパラメータとともに、ターゲット・システム
・ファイル（第４６Ｃ図）の最初のデータ・ブロック（
情報）に維持される。このファイルの残りは、エミュレ
ートされたオブジェクト・トラック・データ（第４６Ｃ
図）を含む。各トラック毎ｔこ必要とされるターゲラ１
〜・システム・データ・ブロックの数は、最初のデータ
・ブロックに維持されているパラメータである。ＣＣＨ
Ｈ＝ Ｏ○００で始まる、オブジェクト・システム中の
各トラックは、ターゲット・システム・ファイル中に順
次的に維持される。その開始ブロック番号は、ＣＣＨＨ
と、情報ブロック中に維持されるオブジェクト・ディス
ク・サイズが与えられると計算することができる。
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって異なる。ＤＡＳタイプとモデルは、
さまざまなパラメータとともに、ターゲット・システム
・ファイル（第４６Ｃ図）の最初のデータ・ブロック（
情報）に維持される。このファイルの残りは、エミュレ
ートされたオブジェクト・トラック・データ（第４６Ｃ
図）を含む。各トラック毎ｔこ必要とされるターゲラ１
〜・システム・データ・ブロックの数は、最初のデータ
・ブロックに維持されているパラメータである。ＣＣＨ
Ｈ＝ Ｏ○００で始まる、オブジェクト・システム中の
各トラックは、ターゲット・システム・ファイル中に順
次的に維持される。その開始ブロック番号は、ＣＣＨＨ
と、情報ブロック中に維持されるオブジェクト・ディス
ク・サイズが与えられると計算することができる。
エミュレ−１〜された各トラック（第４６Ｄ図）は、現
在そのトラック上に存在するレコードのディレクトリと
、ディレクトリ・ヘッダと、各レコードのユーザー・デ
ータ（キー データ）を含む。そのディレクトリは、特
定のレコードのためのデータを探し出し、レコードまた
はキー」二の検索動作を実行し、トラック上の最後のレ
コードにアクセスし、トラック・オーバーフローを処理
するために使用される。
在そのトラック上に存在するレコードのディレクトリと
、ディレクトリ・ヘッダと、各レコードのユーザー・デ
ータ（キー データ）を含む。そのディレクトリは、特
定のレコードのためのデータを探し出し、レコードまた
はキー」二の検索動作を実行し、トラック上の最後のレ
コードにアクセスし、トラック・オーバーフローを処理
するために使用される。
オブジェクト・システム・データは、維持、暗示的に保
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。
全てのギャップは不要であって、維持されない。ＦＣＣ
は、データの完全性がターゲラ）〜・システムによって
維持されるので、作成されずまた維持されない。ターゲ
ット・システムによって提供されるプログラム・モデル
が全ての障害的物理表面領域を除去するので、オブジェ
ク１〜・システム中の代替トラックが障害のない様式で
実現される。このことは、１−ラック条件を示すフラグ
・バイト（Ｆ）が維持されず、オブジェクト・システム
・ソフトウェアによって書かれるフラグ・バイトが有効
性のためチエツクされ棄却されることを意味する。
は、データの完全性がターゲラ）〜・システムによって
維持されるので、作成されずまた維持されない。ターゲ
ット・システムによって提供されるプログラム・モデル
が全ての障害的物理表面領域を除去するので、オブジェ
ク１〜・システム中の代替トラックが障害のない様式で
実現される。このことは、１−ラック条件を示すフラグ
・バイト（Ｆ）が維持されず、オブジェクト・システム
・ソフトウェアによって書かれるフラグ・バイトが有効
性のためチエツクされ棄却されることを意味する。
オブジェクト・システム・ソフトウェアによって渡され
るＣＣＨＨＩラック・アドレス）は、ターゲット・シス
テムＤＡＳＤファイル中のエミュレートされたトラック
の位置を計算するために使用される。それは、後述する
トラック・ヘッダ中に維持されるが、エミュレ−１−さ
れた１〜ラツクのカウント及びホーム・アドレスを通じ
て増加しない。ホーム・アドレスは、明示的領域とじて
は維持されない。やはりオブジェクト・システム・ソフ
トウェアによって渡されるレコード番号（Ｒ，）は、暗
示的に維持され、明示データとしては現れない。
るＣＣＨＨＩラック・アドレス）は、ターゲット・シス
テムＤＡＳＤファイル中のエミュレートされたトラック
の位置を計算するために使用される。それは、後述する
トラック・ヘッダ中に維持されるが、エミュレ−１−さ
れた１〜ラツクのカウント及びホーム・アドレスを通じ
て増加しない。ホーム・アドレスは、明示的領域とじて
は維持されない。やはりオブジェクト・システム・ソフ
トウェアによって渡されるレコード番号（Ｒ，）は、暗
示的に維持され、明示データとしては現れない。
各レコードの、ユーザー・データ、オプションのキー及
びデータ・フィールドは、トラック・ディレクトリ （
第４６Ｄ図）の直ぐ後２こ続くエミュレートされた１〜
ラツクに順次的な様式で維持される。
びデータ・フィールドは、トラック・ディレクトリ （
第４６Ｄ図）の直ぐ後２こ続くエミュレートされた１〜
ラツクに順次的な様式で維持される。
オブジェクト・システム・データの残り（Ｆ（論理レコ
ード・トラック・オーバーフロー）、ＫＬ及びＤ Ｌ
）は、１〜ラツク・ディレクトリに維持される（第４６
Ｅ図）。ディレクトリ・エンｌ〜りは、Ｆと、ＫＬと、
ＤＬと、レコード毎のユーザー・データ（キー及びデー
タ）に対するポインタｐを含む。第４６Ｅ図は、ヘッダ
と、ブイレフ１〜り及びユーザー・データ構成と、エミ
ュレートされたトラックのターゲット・システム／ｌ、
Ｋ Ｂブロックに対するマツピングを示す。ポインタ
ｐＯ−ｐ２は、ユーザー・データ・レコード０−２の開
始アドレス（４ＫＢブロツク内の）を指し示す。
ード・トラック・オーバーフロー）、ＫＬ及びＤ Ｌ
）は、１〜ラツク・ディレクトリに維持される（第４６
Ｅ図）。ディレクトリ・エンｌ〜りは、Ｆと、ＫＬと、
ＤＬと、レコード毎のユーザー・データ（キー及びデー
タ）に対するポインタｐを含む。第４６Ｅ図は、ヘッダ
と、ブイレフ１〜り及びユーザー・データ構成と、エミ
ュレートされたトラックのターゲット・システム／ｌ、
Ｋ Ｂブロックに対するマツピングを示す。ポインタ
ｐＯ−ｐ２は、ユーザー・データ・レコード０−２の開
始アドレス（４ＫＢブロツク内の）を指し示す。
（４）エミュレーション機能
この章は、オブジェクト・システムのＤＡＳＤＣＣＷコ
マンドのいくつかを与える点での、上述のエミュレーシ
ョン・フォーマットの使用に関連するものである。第４
−６Ｆ乃至に図は、包括的に、読取及び書込動作の間に
、オブジェク１〜・システム・ソフトウェアもこまって
転送されるデータを表す。ホーム・アドレスに関連する
ＣＣＷ動作の場合、第４６Ｆ区のＦ及びＣＣＩ−Ｉ Ｈ
が計算され、あるいはチエツクされるが、エミュレ−１
・されたトラックにはなにも書かれない。
マンドのいくつかを与える点での、上述のエミュレーシ
ョン・フォーマットの使用に関連するものである。第４
−６Ｆ乃至に図は、包括的に、読取及び書込動作の間に
、オブジェク１〜・システム・ソフトウェアもこまって
転送されるデータを表す。ホーム・アドレスに関連する
ＣＣＷ動作の場合、第４６Ｆ区のＦ及びＣＣＩ−Ｉ Ｈ
が計算され、あるいはチエツクされるが、エミュレ−１
・されたトラックにはなにも書かれない。
レコードＯＮこ係わるＣＣＷ動作の場合（第４６Ｇ図）
、ＣＣＨＨ及びＲフィールドがチエツクされるが何も書
かれない。ＫＬ及びＤＬフィールドは、適切なディレク
トリ・エントりとの間で転送される。レコード・ゼロは
、ユーザー・データ領域中へのオフセット・ゼロにある
。
、ＣＣＨＨ及びＲフィールドがチエツクされるが何も書
かれない。ＫＬ及びＤＬフィールドは、適切なディレク
トリ・エントりとの間で転送される。レコード・ゼロは
、ユーザー・データ領域中へのオフセット・ゼロにある
。
カウントに関与するＣＣＷ動作は常にヘッドをトラック
中の次のレコードへと向き付ける（第４６Ｈ図）。キー
及びデータに係わるＣＣＷ動作の場合、ユーザー・デー
タの位置及びサイズがディレクトリ中に見出される（第
４６Ｉ区）。カウント、キー及びデータに関与するＣＣ
Ｗ動作は読取／書込ヘッドをトラック中の次のレコード
へと向き付ける（＠４６Ｈ図）。多重カウント、キー及
びデータに係わるＣＣＷ動作の場合、処理は、次のディ
レクトリ・エントリで始まり、最後の有効ディレクトリ
・エントリまで続く （第４６に図）。
中の次のレコードへと向き付ける（第４６Ｈ図）。キー
及びデータに係わるＣＣＷ動作の場合、ユーザー・デー
タの位置及びサイズがディレクトリ中に見出される（第
４６Ｉ区）。カウント、キー及びデータに関与するＣＣ
Ｗ動作は読取／書込ヘッドをトラック中の次のレコード
へと向き付ける（＠４６Ｈ図）。多重カウント、キー及
びデータに係わるＣＣＷ動作の場合、処理は、次のディ
レクトリ・エントリで始まり、最後の有効ディレクトリ
・エントリまで続く （第４６に図）。
Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１Ｇの共有
（１）序論
さて、１つのまたはそれ以上のＳ／３７０プロセツサの
ための実（物理的）記憶１６における１つのまたはそれ
以上の領域の「査収」と、記憶１６の管理及びマツピン
グについて詳細に説明する。
ための実（物理的）記憶１６における１つのまたはそれ
以上の領域の「査収」と、記憶１６の管理及びマツピン
グについて詳細に説明する。
関連する図は次のとおりである。
第１０図は、Ｓ／８８仮想記憶１０６及び物理記憶１Ｇ
と、Ｓ／３７０プロセツサ２１．２３と、２５．２７と
、２９．３１のためのＳ／３７０物理的配憶領域１．６
２−１６４の割り振りもこりいて概念的に示す図である
。
と、Ｓ／３７０プロセツサ２１．２３と、２５．２７と
、２９．３１のためのＳ／３７０物理的配憶領域１．６
２−１６４の割り振りもこりいて概念的に示す図である
。
第４７区は、Ｓ／８８物理記憶１６からＳ／８８領域を
獲得する方法を動的に示している。
獲得する方法を動的に示している。
第４８Ａ乃至に図は、マツピングがＳ／３７０記憶領域
の獲得を許容するように制御されるＳ／８８記憶管理に
おいて使用されるような既知の仮想／ソフ）−ウェア・
マツピングを示している。
の獲得を許容するように制御されるＳ／８８記憶管理に
おいて使用されるような既知の仮想／ソフ）−ウェア・
マツピングを示している。
記憶１Ｇは、４ＫＢページ及び、各４ＫＢページ毎に１
つの複数の記憶マツプ・エン１〜す（ｍ ｍｅ）に分割
され、合弁して記憶１６全体をマツプするｍｍｅアレイ
（第４８ＡＩ］）に含まれる。使用のため割当てられて
いないエン１−りは、各エントリ （第４８Ａ図）にお
いてリスト中の前及び次のエン１〜りの物理記憶ページ
（ポインタ）を含めることによって「自由リヌ）・」に
結び付けられる。、Ｓ／８８オペレーテイング・システ
ムのソフトウェア・ポインタは常に、自由リストの開始
点を指し示す。物理記憶ページは、この自由リストの開
始からさまざまなプロセスに割当てられ、自由リストに
戻されるページは、好適には自由リストの開始点に配置
される。その「前及び次の」ページ番号及び自由リスト
の開始に対するソフトウェア・ポインタは、適切に更新
される。
つの複数の記憶マツプ・エン１〜す（ｍ ｍｅ）に分割
され、合弁して記憶１６全体をマツプするｍｍｅアレイ
（第４８ＡＩ］）に含まれる。使用のため割当てられて
いないエン１−りは、各エントリ （第４８Ａ図）にお
いてリスト中の前及び次のエン１〜りの物理記憶ページ
（ポインタ）を含めることによって「自由リヌ）・」に
結び付けられる。、Ｓ／８８オペレーテイング・システ
ムのソフトウェア・ポインタは常に、自由リストの開始
点を指し示す。物理記憶ページは、この自由リストの開
始からさまざまなプロセスに割当てられ、自由リストに
戻されるページは、好適には自由リストの開始点に配置
される。その「前及び次の」ページ番号及び自由リスト
の開始に対するソフトウェア・ポインタは、適切に更新
される。
システム７８８がブートされる時、これらのエントリは
、連続的なアドレス順に自由リストに配置され、この時
黒衣はわずかな数のページしか使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶１
６の大きい連続領域が存在する。それゆえ、ブート時点
で、記憶領域（例えば１６２．１６３．１６４）はＳ／
３７０プロセツサから「査収」しなくてはならない。そ
の後、ページが必要に応じて自由リストから割当てられ
自由リストに戻されるにつれて、自由リスト上の大きい
連続ブロックは、細分化されて最早利用可能ではなくな
る。もし連続的なＳ／３７０領域を作成しようとする試
みがなされたとじたら、全てのプロセスを停止し、十分
な連続領域が可屈となるまでさまざまなプロセスに既に
割当てられている記憶ブロックを再割尚てするため乞こ
複雑なルーチンを実行する必要がある。
、連続的なアドレス順に自由リストに配置され、この時
黒衣はわずかな数のページしか使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶１
６の大きい連続領域が存在する。それゆえ、ブート時点
で、記憶領域（例えば１６２．１６３．１６４）はＳ／
３７０プロセツサから「査収」しなくてはならない。そ
の後、ページが必要に応じて自由リストから割当てられ
自由リストに戻されるにつれて、自由リスト上の大きい
連続ブロックは、細分化されて最早利用可能ではなくな
る。もし連続的なＳ／３７０領域を作成しようとする試
みがなされたとじたら、全てのプロセスを停止し、十分
な連続領域が可屈となるまでさまざまなプロセスに既に
割当てられている記憶ブロックを再割尚てするため乞こ
複雑なルーチンを実行する必要がある。
後述するアプリケーシゴン・プログラムＥＸＥＣ３７０
におけるサービス・ルーチンが、Ｓ／８８オペレーテイ
ング・システムからＳ／３７０記憶領域を「盗む」ため
の機能を与える。
におけるサービス・ルーチンが、Ｓ／８８オペレーテイ
ング・システムからＳ／３７０記憶領域を「盗む」ため
の機能を与える。
（２）Ｓ／８８記憶１６のマツピング
しかし、先ず最初に、第４８Ａ乃至に図を参照して、Ｓ
／８８主記憶１６の管理／マツピンクの好適な態様につ
いて説明する。第４．８ Ａ図は、プロセスの仮想アド
レス空間を維持するためにＳ／８８オペレーテイング・
システムによってセット・アップされるソフトウェア構
造の簡単な概要図である。そのソフトウェア構造は、次
のような要素からなる。
／８８主記憶１６の管理／マツピンクの好適な態様につ
いて説明する。第４．８ Ａ図は、プロセスの仮想アド
レス空間を維持するためにＳ／８８オペレーテイング・
システムによってセット・アップされるソフトウェア構
造の簡単な概要図である。そのソフトウェア構造は、次
のような要素からなる。
ｐｔｅ＝処理テーブル・エントリ（プロセスをあられす
） ｐｍｂ−プロセス°マツプ゛ブロック。互いに連鎖され
ると、それらは、この処理の仮想アドレス空間のための
、ａｐｔｅに対する（ｐｎ＋ｅの）ポインタを含むこと
になる。
） ｐｍｂ−プロセス°マツプ゛ブロック。互いに連鎖され
ると、それらは、この処理の仮想アドレス空間のための
、ａｐｔｅに対する（ｐｎ＋ｅの）ポインタを含むこと
になる。
ｐｍｂｐ−チエインの最初のｐｍｂに対するｐｔｅ中の
ポインタ ｐｍｅ ＝ ｐｍｂに含まれる（ａｐｔｅを指し示す）
プロセス・マツプ・エントリ ｍｍ５−物理的記憶マツプ・エントリ。ｍ ｍ ｅアレ
イ中に含まれると、システム、すなわち記憶１Ｇ中の物
理記憶の４ＫＢページ毎に１つのｍｍｅが存在する。
ポインタ ｐｍｅ ＝ ｐｍｂに含まれる（ａｐｔｅを指し示す）
プロセス・マツプ・エントリ ｍｍ５−物理的記憶マツプ・エントリ。ｍ ｍ ｅアレ
イ中に含まれると、システム、すなわち記憶１Ｇ中の物
理記憶の４ＫＢページ毎に１つのｍｍｅが存在する。
ａｐｔｅ−アクティブ・ページ・テーブル・エントリ。
ａｐｔブロック中に含まれると、システムの各固有仮想
ページ毎に１つのａｐｔｅが存在する。
ページ毎に１つのａｐｔｅが存在する。
ｖｐｎ−プロセスの仮想アドレス空間内の仮想ページ番
号 ｐｍｔ−プロセス管理テーブル。システムの各プロセス
（ｐｔｅ）に対してｐｍｔ中にポインタｐｔｅｐが存在
する。
号 ｐｍｔ−プロセス管理テーブル。システムの各プロセス
（ｐｔｅ）に対してｐｍｔ中にポインタｐｔｅｐが存在
する。
ｐｔｅｐ−３つのプロセスに対するプロセス・チープル
・エントリ・ポインタ 第４．８ Ａ図の記憶マツプ構造は、記憶管理ユニット
１０５（第１０及び４７図）によって使用される。これ
は、１つまたはそれ以上のｍｍｅアレイ（第４８Ｃ図）
からなり、好適な実施例では、５１２個の順序付けられ
たｔｎ＋ｎｅを含む。各ｍｍｅは、１つの４ＫＢの実記
憶をあられし、それゆえ、ｍｍｅアレイは、５１２Ｘ４
ＫＢ＝２ＭＢの連続的記憶をあられす。
・エントリ・ポインタ 第４．８ Ａ図の記憶マツプ構造は、記憶管理ユニット
１０５（第１０及び４７図）によって使用される。これ
は、１つまたはそれ以上のｍｍｅアレイ（第４８Ｃ図）
からなり、好適な実施例では、５１２個の順序付けられ
たｔｎ＋ｎｅを含む。各ｍｍｅは、１つの４ＫＢの実記
憶をあられし、それゆえ、ｍｍｅアレイは、５１２Ｘ４
ＫＢ＝２ＭＢの連続的記憶をあられす。
第４７図の記憶マツプ・アレイは、概念的には、連続的
順序で配列されたＩｎ Ｉｎ ｅアレイの全てのをあら
れしている。
順序で配列されたＩｎ Ｉｎ ｅアレイの全てのをあら
れしている。
１１１ｍｅは、通常、３つのリストのうちの１つに連糸
される。
される。
１）使用済みリスト、プロセスに割当てられたｍｍ２）
リフレーム・リスト、自由リストに返却されるべきＩｎ
Ｉｎ ｅ ３）自由リスト、プロセスに割当て可能なｍｔｎｅｏｉ
ｌｎｅが１つのリストから別のリストに移動される時、
それらのポインタは適切に更新される。
リフレーム・リスト、自由リストに返却されるべきＩｎ
Ｉｎ ｅ ３）自由リスト、プロセスに割当て可能なｍｔｎｅｏｉ
ｌｎｅが１つのリストから別のリストに移動される時、
それらのポインタは適切に更新される。
もしそれらがリスト上にないなら、それらは、恒久的に
結び付けられたページをあられすかまたは、過渡的状態
にある。記憶管理ユニット１０５によって使用されるｍ
ｍｅデータ構造は、第４８Ｂ図で示す３つのリスト・ポ
インタを含み、ここで、 フラグは、 連結済み ページが連結されている Ｉ１０１行中 ディスク１１０が今進行中書込み
このフレームのための＠後の（または現在の）■１０が
ディスクに対する書込みであることを示す 接続済み ページが、ハードウェア・レジスタ中にＰＴ
、Ｗ＜物理的テーブル・ワード）をもつ 変更済み 変更ビットの最終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように通
知 未使用（１） 解放取り戻し このページをクリーンし、解放するよう
に通知 ページ・フォールト このページ上で１−１ｆが待って
いる 次のｍ１ｎｅ 次のｍ１ｎｅに対するｐｐｎ （物理
的ページ番号） 前のｌＩｌｍｅ 前のｍ１ｎｅに対するｐｐｎアドレ
ス メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ このページのためのａｐｔｅに対するポ
インタ 「次の」及び「前のｊｍｌｌｌｅフィールドが）連鎖リ
スト（使用済み、リフレーム、自由リスト）を作成する
ために使用される。
結び付けられたページをあられすかまたは、過渡的状態
にある。記憶管理ユニット１０５によって使用されるｍ
ｍｅデータ構造は、第４８Ｂ図で示す３つのリスト・ポ
インタを含み、ここで、 フラグは、 連結済み ページが連結されている Ｉ１０１行中 ディスク１１０が今進行中書込み
このフレームのための＠後の（または現在の）■１０が
ディスクに対する書込みであることを示す 接続済み ページが、ハードウェア・レジスタ中にＰＴ
、Ｗ＜物理的テーブル・ワード）をもつ 変更済み 変更ビットの最終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように通
知 未使用（１） 解放取り戻し このページをクリーンし、解放するよう
に通知 ページ・フォールト このページ上で１−１ｆが待って
いる 次のｍ１ｎｅ 次のｍ１ｎｅに対するｐｐｎ （物理
的ページ番号） 前のｌＩｌｍｅ 前のｍ１ｎｅに対するｐｐｎアドレ
ス メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ このページのためのａｐｔｅに対するポ
インタ 「次の」及び「前のｊｍｌｌｌｅフィールドが）連鎖リ
スト（使用済み、リフレーム、自由リスト）を作成する
ために使用される。
Ｓ／８８の物理的記憶がＳ／３７０記憶領域のために捕
獲されるとき後述のように変更されるのが）次のｍｍｅ
及び前のｍ＋ｎｅＬこ対する物理的ページである。好適
な実施例では、各ｍｍｅアレイ（第４８Ｃ図）が１２８
個のポインタのアレイであり、そのめいめいがｍｍｅア
レイの仮想アドレスである。
獲されるとき後述のように変更されるのが）次のｍｍｅ
及び前のｍ＋ｎｅＬこ対する物理的ページである。好適
な実施例では、各ｍｍｅアレイ（第４８Ｃ図）が１２８
個のポインタのアレイであり、そのめいめいがｍｍｅア
レイの仮想アドレスである。
最初のｎ個のポインタは、全てのｍｍｅアレイの順序リ
ストである。残りの１２８−ｎ個のポインタは、ＮＵＬ
Ｌである。このことは、１２８Ｘ２ＭＢ＝２５６ＭＢの
実記憶を追跡する能力を与える。これらの各ポインタは
、物理ページ番号＜ｐｐｎ）と呼ばれる、物理アドレス
の１６個の高位ビットをもち、特定のｌｎｍｅに対する
ポインタとして使用される。ｐｐｎの７つの高位ビット
は、田ｍｅアレイを選択し、ｐｐｎの９つの下位ビット
がそのアレイ内のｍ１ｌｌｅを選択する。物理アドレス
の１２個の下位ビットは、記憶１６の実（＠理）ページ
へのオフセットである。
ストである。残りの１２８−ｎ個のポインタは、ＮＵＬ
Ｌである。このことは、１２８Ｘ２ＭＢ＝２５６ＭＢの
実記憶を追跡する能力を与える。これらの各ポインタは
、物理ページ番号＜ｐｐｎ）と呼ばれる、物理アドレス
の１６個の高位ビットをもち、特定のｌｎｍｅに対する
ポインタとして使用される。ｐｐｎの７つの高位ビット
は、田ｍｅアレイを選択し、ｐｐｎの９つの下位ビット
がそのアレイ内のｍ１ｌｌｅを選択する。物理アドレス
の１２個の下位ビットは、記憶１６の実（＠理）ページ
へのオフセットである。
メモリ・マツプ情報構造（第４８Ｄ図）は、マツプのた
めに使用されるメモリを追跡するために使用され、ここ
で、 ｍｍｅマツプ１ｎｆｏｐ−１最初のｍｍｅマツプ情報構
造に対するポインタ 次のｒｎｍｅマツプ１ｎｆｏｐ次のｍｍｅマツプ情報構
造に対するポインタ ｎページ このマツプによって使用される４にページの
実メモリの番号（最大１Ｇ） ページ毎（１６） その構造の残りは、ページ毎の情報
のアレイである。
めに使用されるメモリを追跡するために使用され、ここ
で、 ｍｍｅマツプ１ｎｆｏｐ−１最初のｍｍｅマツプ情報構
造に対するポインタ 次のｒｎｍｅマツプ１ｎｆｏｐ次のｍｍｅマツプ情報構
造に対するポインタ ｎページ このマツプによって使用される４にページの
実メモリの番号（最大１Ｇ） ページ毎（１６） その構造の残りは、ページ毎の情報
のアレイである。
ｐｐｎ このページのためのｍｍｅに対する物理的ペ
ージ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。ａｐｔｅ構
造（第４．８ Ｅ図）は、仮想記憶の所有者と、ページ
の仮想アドレスと、ページ・フォール１−である場合の
ディスク・アドレスの実メモリ・アドレスを示す。
ージ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。ａｐｔｅ構
造（第４．８ Ｅ図）は、仮想記憶の所有者と、ページ
の仮想アドレスと、ページ・フォール１−である場合の
ディスク・アドレスの実メモリ・アドレスを示す。
もし２つの以」ユのプロセスが同一の仮想空間を共有し
ているなら、その全てのプロセスは、ａ ｐ ｔ ｅト
レーラ（第４８Ｇ図）によって識別され、各仮想ページ
毎のａｐｔｅがそのトレーラを指し示す。
ているなら、その全てのプロセスは、ａ ｐ ｔ ｅト
レーラ（第４８Ｇ図）によって識別され、各仮想ページ
毎のａｐｔｅがそのトレーラを指し示す。
ａｐｔｅ構造は、次のものを含む。
アドレスにいて、
実アドレス （フラグｍｍｅが１に割当てられている）
４にページ
ディスク・アドレス （フラグｍｍｅがＯに割当てられ
ている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想ペ
ージ フォークされたページ プロセス毎に、ページがフォー
クされている ｍ１ｌｌｅ割当て済み ページが記憶をもつ待機 割当
てられ、このページを待つ Ｉ１０エラー ページ、上でＩ１０エラーが生じた ａｐｔｅ解放 Ｉ１０完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・バッチ ブート時にページがバッチされた 悪いアドレス、再割当て エラーが、新しいアドレスを
強制した カラン１〜 このページを共有するプロセスの数ｖｐａ
ｇｅ 仮想ページ番号。ｖｐｎは、２７ビツトの仮想
アドレスのうちの最上の１６ビツトからなる。
ている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想ペ
ージ フォークされたページ プロセス毎に、ページがフォー
クされている ｍ１ｌｌｅ割当て済み ページが記憶をもつ待機 割当
てられ、このページを待つ Ｉ１０エラー ページ、上でＩ１０エラーが生じた ａｐｔｅ解放 Ｉ１０完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・バッチ ブート時にページがバッチされた 悪いアドレス、再割当て エラーが、新しいアドレスを
強制した カラン１〜 このページを共有するプロセスの数ｖｐａ
ｇｅ 仮想ページ番号。ｖｐｎは、２７ビツトの仮想
アドレスのうちの最上の１６ビツトからなる。
ｐｒｏｃｅｓｓ ｐｔｒ 各プロセス毎のｐｔｅのア
ドレス（もし共有された仮想メモリでないなら）またζ
Ｊ８ｐｔトレーラのアドレス（もし共有されたメモリな
ら）。
ドレス（もし共有された仮想メモリでないなら）またζ
Ｊ８ｐｔトレーラのアドレス（もし共有されたメモリな
ら）。
各ａｐｔｅは、１２バイト長であり、各アクティブ・ペ
ージ・テーブル（ａｐｔ）ブロック（ｍ４８Ｆ図）中に
は２５６イ固のエントリが含まれている。
ージ・テーブル（ａｐｔ）ブロック（ｍ４８Ｆ図）中に
は２５６イ固のエントリが含まれている。
ブロック内のａｐｔｅの相対的位置は、意味がない。
全ての未使用ａｐｔｅは、自由ａｐｔｅｐリスト」−に
連鎖される。もし追加的なａｐｔｅが必要であり、リス
トがＮ Ｕ Ｌ Ｌであるなら、新しいａｐｔブロック
が結びあわされたヒープ中で割当てられる。
連鎖される。もし追加的なａｐｔｅが必要であり、リス
トがＮ Ｕ Ｌ Ｌであるなら、新しいａｐｔブロック
が結びあわされたヒープ中で割当てられる。
ａｐｔ トレーラ（第４８Ｇ図）は、共有されたプログ
ラム領域のために使用され、結びあわされたシステム・
ヒープ中で割当てられ、ＥＩＴＥ＜実行可能イメージ・
テーブル・エン１−リ）またはａｐｔｅによって指し示
される。プログラム毎に（領域毎に１つ）４つの１〜レ
ーラが存在する。ｌ−レージは、システムをして、ペー
ジが除去されるときそのページを指し示す全てのＰ Ｔ
Ｗを見出させるものである。
ラム領域のために使用され、結びあわされたシステム・
ヒープ中で割当てられ、ＥＩＴＥ＜実行可能イメージ・
テーブル・エン１−リ）またはａｐｔｅによって指し示
される。プログラム毎に（領域毎に１つ）４つの１〜レ
ーラが存在する。ｌ−レージは、システムをして、ペー
ジが除去されるときそのページを指し示す全てのＰ Ｔ
Ｗを見出させるものである。
ａｐｔｌ□レーラ構造は、次のものを有する。
ｒｌ ｐｒｏｃｓ このトレーラを使用しているプ
ロセスの番号 Ｖベース この領域の第１の仮想ページ（領域ベースｖ
ｐｎ ） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのビットマツプｐｐ １
ｎｆｏ（ｏ：ｎｎｐ） この構造の残りの部分は、プロ
セス毎のアレイ情報である。
ロセスの番号 Ｖベース この領域の第１の仮想ページ（領域ベースｖ
ｐｎ ） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのビットマツプｐｐ １
ｎｆｏ（ｏ：ｎｎｐ） この構造の残りの部分は、プロ
セス毎のアレイ情報である。
ｎｐｐアレイのサイズ
ｎ ｐｔｗｓ この時点で接続されているＰＴＷの数ｏ
ｐｔｅｐ このページのＡＰＴＥに対するポインタプロ
セス・テーブル・エンドす（ｐｔｅ） （第４８ Ｈ
図）は、プロセスを管理するために必要な情報を含む。
ｐｔｅｐ このページのＡＰＴＥに対するポインタプロ
セス・テーブル・エンドす（ｐｔｅ） （第４８ Ｈ
図）は、プロセスを管理するために必要な情報を含む。
それは、そのプロセスの仮想ア１２レス空間についての
情報を含む。各ページ・エン１〜りは、次のものを含む
。
情報を含む。各ページ・エン１〜りは、次のものを含む
。
最初のｐｍｂポインタ このプロセスのｐ ＋ｎ ｂの
リスト中の最初のｐＩＴｌｂに対するポインタマツプ・
ルー）・・テーブル物理アドレス 物理マツプの物理ア
ドレス マツプ・ルート・ポインタ物理アドレス 物理マツプの
仮想アドレス マツプ・ルート・ポインタｖ ｉ ｒ ｔ 仮想マツ
プ・イメージ ｐｄｒポインタ プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。
リスト中の最初のｐＩＴｌｂに対するポインタマツプ・
ルー）・・テーブル物理アドレス 物理マツプの物理ア
ドレス マツプ・ルート・ポインタ物理アドレス 物理マツプの
仮想アドレス マツプ・ルート・ポインタｖ ｉ ｒ ｔ 仮想マツ
プ・イメージ ｐｄｒポインタ プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。
ｎｅｘｔｐ このプロセスの次のｐｍｂに対するポイ
ンタ ベースｖｐｎベース仮想ページ番号、このｐ ｍ ｂの
最初の仮想ページ番号（６個の下位ピッｌ−８よ、ゼロ
となる） マツプ・アドレス マツプの物理アドレスｐｍｅ プ
ロセス・マツプ・エン）〜す０−６３、この構造の残り
の部分は、ページ毎のアレイの情報である。このアレイ
へのインデックスｉｉ、ｖｐｎの下位６ビツトである。
ンタ ベースｖｐｎベース仮想ページ番号、このｐ ｍ ｂの
最初の仮想ページ番号（６個の下位ピッｌ−８よ、ゼロ
となる） マツプ・アドレス マツプの物理アドレスｐｍｅ プ
ロセス・マツプ・エン）〜す０−６３、この構造の残り
の部分は、ページ毎のアレイの情報である。このアレイ
へのインデックスｉｉ、ｖｐｎの下位６ビツトである。
フラグについて、
ｍｅｍ未使用＜ １ ）での使用 使用済みページのコ
ピーがメモリ中にある。
ピーがメモリ中にある。
フェンス このページは、フェンス・ページである。
接続済み 入来した時このページを接続する書込み時コ
ピー 書き込まれた時コピーパッチ済 ページは、バッ
チされたコード。
ピー 書き込まれた時コピーパッチ済 ページは、バッ
チされたコード。
ページである。
ｕｆｅｎｃｅ ユーザー・フェンス・ページさらに、
ａｐｔｅｐ このページのＡＰＴＥに対するポインタ
プロセス管理テーブル（第４８Ｊｌ’ｌ）は、スケジュ
ーラによって使用される情報を含み、それには、システ
ム中の全てのプロセスに対するポインタｐｔｅｐのリス
１〜と、システムで可屈なページの数と、関与するペー
ジの数を含む。
プロセス管理テーブル（第４８Ｊｌ’ｌ）は、スケジュ
ーラによって使用される情報を含み、それには、システ
ム中の全てのプロセスに対するポインタｐｔｅｐのリス
１〜と、システムで可屈なページの数と、関与するペー
ジの数を含む。
第４８に図のｅＩＪ理テーブル・ワード（ｐｔｗ）は次
のものを含む。
のものを含む。
ａｃｔ ｐｔｗアクセス・コード
ｐｐｎ 所望するページの物理ページ番号ａ、ｃ ２
ｐ ｔ ｗアクセス゛コー１ゞＵ このｐｔｗ
は、使用されている（３）スタートアップ手続き システム／８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
ｐ ｔ ｗアクセス゛コー１ゞＵ このｐｔｗ
は、使用されている（３）スタートアップ手続き システム／８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
自動スタートアップ時、プログラム可能読み取り専用記
憶（Ｐ Ｒ，ＯＭ） １８１． （第１２図）がＳ／８
８及びＳ／３７０素子上で診断及び自己テス）−を走ら
せる。このタスクの完了時、Ｆ ＲＯＭ １８１がマス
ター・ディスク（図示しない）からＳ／８８オペレーテ
イング・システムをロー１’するユティリテイ・プログ
ラムを読む。
憶（Ｐ Ｒ，ＯＭ） １８１． （第１２図）がＳ／８
８及びＳ／３７０素子上で診断及び自己テス）−を走ら
せる。このタスクの完了時、Ｆ ＲＯＭ １８１がマス
ター・ディスク（図示しない）からＳ／８８オペレーテ
イング・システムをロー１’するユティリテイ・プログ
ラムを読む。
モジュール・スタートアップ・コー）：Ｌｌ、全ての構
成された装置及びディスクを初期化し、システム・カレ
ンダ・クロックから内部クロックをセットする。このフ
ァイルは、モジュールをスタートアップするための手続
きの一部としてオペレーティング・システムが実行する
コマンドを含む。この手続きは、次の機能を含む。
成された装置及びディスクを初期化し、システム・カレ
ンダ・クロックから内部クロックをセットする。このフ
ァイルは、モジュールをスタートアップするための手続
きの一部としてオペレーティング・システムが実行する
コマンドを含む。この手続きは、次の機能を含む。
そのモジュールに接続されたボード、ディスク及び装置
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。
このモジュール・ファイルは、新しいシステムを構成す
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することができる。Ｓ／８
８主記憶１６からＳ／３７０領域１６２−１６４を捕獲
するために、モジュール・スタートアップ・コート・コ
マンド・ファイル中にはあるステートメントが押入され
る。例えば、３つのＳ／３７０プロセツサ２１．２３と
、２５．２７と、２９．３１及び、該プロ５ Ｇ セッサのためのＳ／３７０言己１、意領土曵１．６２．
１６３と１６４をもつ第１０図の構成を想定すると、モ
ジコール・スタートアップ・コード・コマンド・ファイ
ル中には次のようなステー１〜メントが挿入される。
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することができる。Ｓ／８
８主記憶１６からＳ／３７０領域１６２−１６４を捕獲
するために、モジュール・スタートアップ・コート・コ
マンド・ファイル中にはあるステートメントが押入され
る。例えば、３つのＳ／３７０プロセツサ２１．２３と
、２５．２７と、２９．３１及び、該プロ５ Ｇ セッサのためのＳ／３７０言己１、意領土曵１．６２．
１６３と１６４をもつ第１０図の構成を想定すると、モ
ジコール・スタートアップ・コード・コマンド・ファイ
ル中には次のようなステー１〜メントが挿入される。
Ｓ／３７０プロセッサ封ＩＶＭ、８メガバイ１〜・スタ
ート Ｓ／３７０プロセツサ４１２Ａ Ｉ Ｘ ４メガバイ１
〜・スタート Ｓ／３７０プロセツサＪ４３ Ｖ Ｓ Ｅ Ｉ Ｇメガ
バイト・スタート （／Ｉ）Ｓ／３’７０サービス・ルーチンＳＳ／３７０
スター１〜・コマンドＧＪ、特定の４士１、計２まＪこ
は４本３プロセ・ンサのため（こ、言己憶１Ｇから実記
憶空間のブロックを「盗む」ためにソフトウェア・ルー
チンを実行させる。次に、適邑なＳ／３７０オペレーテ
イング・システムが、「盗まれた」実記憶空間中にＩ
Ｐ １．される。ソフトウェア・ルーチンの機能は、Ｓ
／８８記憶から記憶領域を獲得し、それらの領域を適当
な時７ぐヱで置き換えることである。これらの機能を実
行するために、５つのサブルーチンが使用される。
ート Ｓ／３７０プロセツサ４１２Ａ Ｉ Ｘ ４メガバイ１
〜・スタート Ｓ／３７０プロセツサＪ４３ Ｖ Ｓ Ｅ Ｉ Ｇメガ
バイト・スタート （／Ｉ）Ｓ／３’７０サービス・ルーチンＳＳ／３７０
スター１〜・コマンドＧＪ、特定の４士１、計２まＪこ
は４本３プロセ・ンサのため（こ、言己憶１Ｇから実記
憶空間のブロックを「盗む」ためにソフトウェア・ルー
チンを実行させる。次に、適邑なＳ／３７０オペレーテ
イング・システムが、「盗まれた」実記憶空間中にＩ
Ｐ １．される。ソフトウェア・ルーチンの機能は、Ｓ
／８８記憶から記憶領域を獲得し、それらの領域を適当
な時７ぐヱで置き換えることである。これらの機能を実
行するために、５つのサブルーチンが使用される。
Ａ） このサブル−チン、Ｓ／３７０言己１．Ｉ置換は
、Ｓ／８８オペレーテイング・システム・テーブルから
物理記憶のブロックを抽出する。このブロックのベース
・アドレスは、メガバイｌ−境界上にあり、そのサイズ
は、メガバイト単位の整数値である。
、Ｓ／８８オペレーテイング・システム・テーブルから
物理記憶のブロックを抽出する。このブロックのベース
・アドレスは、メガバイｌ−境界上にあり、そのサイズ
は、メガバイト単位の整数値である。
用法：
ｄｅｃｌａ、ｒｅ Ｓ／３７０ ｄｉｓｐｌａｃｅ ５
ｔｏｒ ｅｎｔｒｙ（ｂｊｎａｒｙ（１５）。
ｔｏｒ ｅｎｔｒｙ（ｂｊｎａｒｙ（１５）。
ｂｊｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） ：
ｃａｌｌ Ｓ／３７０ ｄｉｓｐｌａｃｅ ５ｔｏｒ（
ｎブロック、 ｐｐｎ。
ｎブロック、 ｐｐｎ。
エラーコード）：
引数−ｎブロック（入力）所望の連続メガバイトの数
ｐｐｎ （出力）ブロック中の実記憶の最初の下位また
Ｇ」高位４にページの物理ページ番号。ｐｌ）ＴＩの／
ｌ ５８ 下位８ビツトはゼロとなり、そのブロックのベース実ア
ドレスは、４０９６ ＋：＋ｐｐｎとなる。
Ｇ」高位４にページの物理ページ番号。ｐｌ）ＴＩの／
ｌ ５８ 下位８ビツトはゼロとなり、そのブロックのベース実ア
ドレスは、４０９６ ＋：＋ｐｐｎとなる。
エラーコード（出力）
空き不十分−少なくともＩＭＢを配置するために利用可
能な十分な連続自由ブロックがない。
能な十分な連続自由ブロックがない。
過小供与−配置されたＭ、 Ｂの数が必要量より小さい
。
。
Ｂ） サブルーチンＳ／３７０記憶置換は、Ｓ／８８オ
ペレーテイング・システム・テーブルに、物理記憶のブ
ロックを返す。
ペレーテイング・システム・テーブルに、物理記憶のブ
ロックを返す。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０ ｒｅｐｌａｃｅ ５ｔｏ
ｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） ：
ｃａｌｌ Ｓ／３７０ ｒｅｐｌａｃｅ ５ｔｏｒ（ｎ
ブロック＋ｐｐｎ＋エラーコード）； 引数−ｎブロック（入力） 返されている連続メガバイトの数 ｐｐｎ＜入力） ブロックのベースの物理ページ番号。ｐｐｏの８つの最
下位ビットはゼロでなくてはならない。
ブロック＋ｐｐｎ＋エラーコード）； 引数−ｎブロック（入力） 返されている連続メガバイトの数 ｐｐｎ＜入力） ブロックのベースの物理ページ番号。ｐｐｏの８つの最
下位ビットはゼロでなくてはならない。
エラーコード（出力）
自由接続不可−ＶＯ６に記憶を返そうと試みる前に、Ｓ
／３７０記憶クローズを使用しなくてはならない。
／３７０記憶クローズを使用しなくてはならない。
Ｃ）サブルーチンＳ ／ ３７０ 記憶オーブンは、以
前に配置された物理記憶の一部、または全てを呼び出し
側の仮想アドレス空間に接続し、その仮想ページ番号が
返される。おのおののｐｔｅ及びｐｉｎｅが猛威され、
仮想から実へのマツピングが確立される。そのアクセス
・コードは、「読取／書込」であり、記憶が接続される
。
前に配置された物理記憶の一部、または全てを呼び出し
側の仮想アドレス空間に接続し、その仮想ページ番号が
返される。おのおののｐｔｅ及びｐｉｎｅが猛威され、
仮想から実へのマツピングが確立される。そのアクセス
・コードは、「読取／書込」であり、記憶が接続される
。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０ ｏｐｅｎ ５ｔｏｒ ｅ
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） ：
／ｌ ５９
４．６ ０
ｃａｌｌ Ｓ／３７０ ｏｐ’ｅｎ ５ｔｏｒ（ｎブロ
ック。
ック。
ｒ）ｐｎｌ
ｖｐｎ。
エラーコード）；
引数；
ｎブロック（入力）
要求される連続的メガバイトの数
ｐｐｎ（出力）
その領域の最初の４にページの物理ページ番号。ｐｐｎ
の下位８ビツトはゼロとなる。
の下位８ビツトはゼロとなる。
ｖｐｎ（出力）
その領域の最初の４にページの仮想ページ番号。ｐｐｎ
の下位８ピツｌ〜はゼロとなり、仮想アドレスは、４０
９６＊ｖｐｎとなる。
の下位８ピツｌ〜はゼロとなり、仮想アドレスは、４０
９６＊ｖｐｎとなる。
エラーコ−１に（出力）
返されるエラーコード
Ｄ〉サブルーチンＳ／３７０記憶クローズは、以前にオ
ーブンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。
ーブンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。
適切なａｐｔｅ及びｐｌｎｅがＳ／８８オペレーテイン
グ・システムに返され、おのおののｐｔｅ及びｐｌｎｅ
が猛威され、仮想から実へのマツピングがフォールトさ
れる。物理記憶はＳ／３７０配置記憶ルーチンに戻され
る。
グ・システムに返され、おのおののｐｔｅ及びｐｌｎｅ
が猛威され、仮想から実へのマツピングがフォールトさ
れる。物理記憶はＳ／３７０配置記憶ルーチンに戻され
る。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０ ｃｌｏｓｅ ５ｔ
ｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））ｉ
ｃａｌｌ Ｓ／３７０ ｃｌｏｓｅ ５ｔｏｒ（ｎブロ
ック。
ック。
ｖｐｎ。
エラーコ−１に）：
引数：
ｎブロック（人力）
戻される連続的メガバイトの数
ｖｐｎ（入力）
戻される領域の最初の４にページの仮想ページ番号。
エラーコード（出力）
返されるエラーコード
Ｅ）空取得は、５ＴＡＲＴ ３７０ルーチンによって
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるように、５ＴＡＲＴ
３７０プログラムをＳ／８８監視モードにおく。５ＴＡ
ＲＴ ３７０が一旦監視モードにあると、Ｓ／８８オ
ペレーテイング・システムから記憶のブロックを除去し
、記憶を各Ｓ／３７０プロセツサに再割当てするために
、ベクタ・ポインタを変更することができる。
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるように、５ＴＡＲＴ
３７０プログラムをＳ／８８監視モードにおく。５ＴＡ
ＲＴ ３７０が一旦監視モードにあると、Ｓ／８８オ
ペレーテイング・システムから記憶のブロックを除去し
、記憶を各Ｓ／３７０プロセツサに再割当てするために
、ベクタ・ポインタを変更することができる。
このサブルーチンは、メモリ割当てを変更し、Ｓ／８８
プロセツサの割り込みレベル６のマニユアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
コリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。
プロセツサの割り込みレベル６のマニユアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
コリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。
用法。
ｄｅｃ］ａｒｅ Ｓ／３７０ ｇａｉｎ ｆｒｅｅｄｏ
ｎ＋ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｎ＋ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） ：
ｃａｌｌ Ｓ／３７０ ｆｒｅｅｄｏｍ（ｇｉｖｅ ｔ
ａｋｅ。
ａｋｅ。
エラーコード）；
引数
ｇｉｖｅ ｔａｋｅ（入力）
値Ｏは呼び出し側を、アプリケーション・ユーザー状態
に戻し、別の値は呼び出し側を、監視状態にセットする
。
に戻し、別の値は呼び出し側を、監視状態にセットする
。
エラーコード（出力）
戻されたエラー・コード
上述のサブルーチンの機能は、次のとおりである。
Ｓ／３７０置換記憶
１）空を獲得し、ｍｍｅアレイ自由リストをロックする
。
。
２）＠接自由ｍｍｅの最大のストリングを探して自由リ
ストを検索する。
ストを検索する。
３）両端をＭＢ境界に丸め、ストリング中の４ＫＢブロ
ツクの数である、ｎｂｌｋを計算。
ツクの数である、ｎｂｌｋを計算。
４）もしｎｂｌｋ ＞ ｎブロックなら、ｎｂｌｋをｎ
ブロック（必要な４ＫＢの数）にセットし、ベースｐｐ
ｎ境界を変更。
ブロック（必要な４ＫＢの数）にセットし、ベースｐｐ
ｎ境界を変更。
５）自由リストからｍｍｅの選択したストリング中外す
。
。
６）システム可用カウントからｎページを弓く。
７ ） ｎ＋＋ｎｅアレイ自由リス自由リストウ解除し
、空きを供給。
、空きを供給。
８ ） ｐｐｎ＝ベースｐｐｎ
もしｎｂｌｋ ＜ ｎブロックならｒｃ＝エラーもしｎ
ブロック〈二〇ならｒｃ−エラーもしエラーなしならｒ
ｃ＝０ Ｓ／３７０記憶置換 １）全てのエントリが接続されている訳ではないことを
チエツクし、フラグをゼロにセットし、ｍｍｅを適切に
連鎖させる。もし問題が生じたらエラーを返す。
ブロック〈二〇ならｒｃ−エラーもしエラーなしならｒ
ｃ＝０ Ｓ／３７０記憶置換 １）全てのエントリが接続されている訳ではないことを
チエツクし、フラグをゼロにセットし、ｍｍｅを適切に
連鎖させる。もし問題が生じたらエラーを返す。
２）空きを獲得し、ｍｍｅアレイ自由リストをロックす
る。
る。
３ ） ＋＋＋＋ｎｅを繋ぎあわせるための良好な位置
を求めて自由リストを検索する。
を求めて自由リストを検索する。
ａ、ベースｐｐｎの隣の最初の候補
す、リストの最後の第２の候補
４）ブロックの全体を自由リスト上に繋ぎあわせる。
５）システム可屈カウント中にｎｐａｇｅを追加する。
６ ） ｍｍｅアレイ自由リストをロック解除し、空き
を供給する。
を供給する。
Ｓ／３７０８己憶オープン
１）このプロセスのテーブル・エントリを見出し、ｐｍ
ｐ境界上のその仮想記憶中に、ＭＢのｎブロックに十分
な大きさの穴を見付ける。その要求にサービスするのに
十分な配置されたｍｍｅがあることを確認する。もし問
題があるならエラーを返す。
ｐ境界上のその仮想記憶中に、ＭＢのｎブロックに十分
な大きさの穴を見付ける。その要求にサービスするのに
十分な配置されたｍｍｅがあることを確認する。もし問
題があるならエラーを返す。
２）もし必要なら、ｐｍｂ及びａｐｔｅのために、接続
された空間を割り振る。
された空間を割り振る。
３）構造全体をセットアツプする；
＋ｎｍｅ連結及び接続済み
ｍｍｅ、 ａｐｔｅｐ−）ａｐｔｅ
ｐｍｅ、 Ｑｐｔｅｐ−＞ａｐｔｅ
全てのフラグが適切にセットされブこ
ａｐｔｅ、 ｐｔｅｐ−＞ｐｔｅ
４）新しく構成されたｐｍｂチエインをタスクのｐｍｂ
チエインに結び付ける。
チエインに結び付ける。
記憶クローズ
１）このプロセスのテーブル・エントリを見出し、＄ｏ
ｐｅｎ ｓｔｏｒａｇｅによって構成されたｐｍｂを見
出す。もし何も見付からないなら戻る。
ｐｅｎ ｓｔｏｒａｇｅによって構成されたｐｍｂを見
出す。もし何も見付からないなら戻る。
２）これらのｐｍｂをプロセスのｐｍｂチエインから切
り放す。
り放す。
３）各ａ、ｐｔｅ毎に、実記憶マツピングをフメールト
するために５ｅｔｕｐ ｐｔｗを呼び出す。
するために５ｅｔｕｐ ｐｔｗを呼び出す。
４）Ｏ８に対して、ｐｍｂとａｐｔｅのための連繋され
た空間を返す。
た空間を返す。
５ ） ｍｍｅを、記憶配置ルーチンに戻す。
空き獲得
１ ） ｇｉｖｅ ｔａｋｅ引数のアドレスを取得２）
もし空きを放棄するなら、ステップ７へ行く。
もし空きを放棄するなら、ステップ７へ行く。
以下のステップは、空きを獲得する。
３）Ｏ８に、監視状態にある間に呼び出し側に戻らせる
トラップ１３を実行。
トラップ１３を実行。
４）ユーザー・スタック・アドレスを収得して、システ
ム・スタック・ポインタとスワップ５）ユーザー・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
ム・スタック・ポインタとスワップ５）ユーザー・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
以下のステップは、空きを放棄するものである。
７〉セーブされたシステム・スタック・アドレスを戻し
、システム・スタック・ポインタヘスワップする。
、システム・スタック・ポインタヘスワップする。
８）ユーザー・スタック・ポインタ中でシステム・スタ
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）ｌ−ラップ・ハンドラへ戻る。
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）ｌ−ラップ・ハンドラへ戻る。
１１）トラップ・ハンドラがＯ６へ戻る。
１２）ユーザ・スタック上でユーザー状態にある呼び出
し側に戻る。
し側に戻る。
（５） ｍｍｅの選択されテニストリングを自由リス）
・から外すこと Ｆ Ｉ ＲＳ Ｔ Ｍ Ｍ Ｅは、連鎖から外される
べきストリング中の最初のｍｍｅに関連し、ベースｐｐ
ｎは、そのｐｐｎ （物理ぺ・−ジ番号）を含み、Ｌ
Ａ Ｓ ＴＭ Ｍ、 Ｅは、そのストリングの最後のｍ
ｍｅに関連する。もしＦＩＲ，ＳＴ Ｍ、ＭＥが自由
リストの先頭にあるなら（その以前のｍｔｎｅフィール
ド（ま、ゼロに等しい）、自由リスト・ポインタは、Ｌ
、ＡＳＴＭ、ＭＥの次のＩｎ ｍ ｅフィールドに等し
くセラ１−される。こうして、ＬＡＳＴ Ｍ、ＭＥに
続＜ｍｍｅは今や自由リストの先頭にある。さもなけれ
ば、ＦＩＲＳＴ ＭＭＥの以前のｍｍｅの次のｍ１ｌ
ｌＢフイールドがＬＡＳＴ ＭＭＥの次のｍｍｅフィ
ール１ぐに等しくセットされる。もしＬ Ａ Ｓ Ｔ
Ｍ Ｍ Ｅ ｈこ続くｍｍｅ （その次のｍ１ｎｅフ
イールドはゼロではない）が存在するなら、ＬＡＳＴ
ＭＭＥに続（＋ｎ＋ｎｅ（’）以前のｍｍｅフィール
ドがＦＩＲＳＴ ＭＭＥのｐｒｅｖ ｍｍｅフィール
ドに等しくセラ１〜される。
・から外すこと Ｆ Ｉ ＲＳ Ｔ Ｍ Ｍ Ｅは、連鎖から外される
べきストリング中の最初のｍｍｅに関連し、ベースｐｐ
ｎは、そのｐｐｎ （物理ぺ・−ジ番号）を含み、Ｌ
Ａ Ｓ ＴＭ Ｍ、 Ｅは、そのストリングの最後のｍ
ｍｅに関連する。もしＦＩＲ，ＳＴ Ｍ、ＭＥが自由
リストの先頭にあるなら（その以前のｍｔｎｅフィール
ド（ま、ゼロに等しい）、自由リスト・ポインタは、Ｌ
、ＡＳＴＭ、ＭＥの次のＩｎ ｍ ｅフィールドに等し
くセラ１−される。こうして、ＬＡＳＴ Ｍ、ＭＥに
続＜ｍｍｅは今や自由リストの先頭にある。さもなけれ
ば、ＦＩＲＳＴ ＭＭＥの以前のｍｍｅの次のｍ１ｌ
ｌＢフイールドがＬＡＳＴ ＭＭＥの次のｍｍｅフィ
ール１ぐに等しくセットされる。もしＬ Ａ Ｓ Ｔ
Ｍ Ｍ Ｅ ｈこ続くｍｍｅ （その次のｍ１ｎｅフ
イールドはゼロではない）が存在するなら、ＬＡＳＴ
ＭＭＥに続（＋ｎ＋ｎｅ（’）以前のｍｍｅフィール
ドがＦＩＲＳＴ ＭＭＥのｐｒｅｖ ｍｍｅフィール
ドに等しくセラ１〜される。
（８）ＳＴＣＩに対する記憶ベース及びサイズの書込み
Ｓ／８８ ０Ｓから記憶が「取得」された後、それは、
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセツサ間で区画される。構成アレイは、Ｓ／３７０プ
ロセツサのためのベースｐｐｎ及びＤブロック会合むＳ
／８８カーネル記憶中に構築される。ｎブロックという
用語は、記憶の連続的なメガバイトを意味する。それは
、取得された（連鎖されていない） ｍｍｅの数を２５
６で割っブ“二値に等しい。各Ｓ／３７０プロセツサの
ためのＥＸＥＣ３７０タスクがそのイ固々のＳ／８８プ
ロセツサ中で開始される時、そのタスクは、ＳＴＣ■ワ
ードをアセンブルするため己と、対応するベースｐｐｎ
及びｎブロックを使用する。このワードは次に、（ロー
カル記憶２１０アドレス空間中の）仮想アドレス００７
ＥＯ］ ＦＣに書き込まれ、Ｓ／８８オペレーテｒング
・システムに透過的な５ＴＣＩレジスタ４０４及び４０
５（第３２ Ｂ図）の初期づヒを引き起こす。
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセツサ間で区画される。構成アレイは、Ｓ／３７０プ
ロセツサのためのベースｐｐｎ及びＤブロック会合むＳ
／８８カーネル記憶中に構築される。ｎブロックという
用語は、記憶の連続的なメガバイトを意味する。それは
、取得された（連鎖されていない） ｍｍｅの数を２５
６で割っブ“二値に等しい。各Ｓ／３７０プロセツサの
ためのＥＸＥＣ３７０タスクがそのイ固々のＳ／８８プ
ロセツサ中で開始される時、そのタスクは、ＳＴＣ■ワ
ードをアセンブルするため己と、対応するベースｐｐｎ
及びｎブロックを使用する。このワードは次に、（ロー
カル記憶２１０アドレス空間中の）仮想アドレス００７
ＥＯ］ ＦＣに書き込まれ、Ｓ／８８オペレーテｒング
・システムに透過的な５ＴＣＩレジスタ４０４及び４０
５（第３２ Ｂ図）の初期づヒを引き起こす。
４ ′７０
第１．９ Ａ図及び第２０図に関連して以前に説明しす
こ切り放し機構２１６及びＢＣｔＪイソターフエース論
理２５３は、レジスタ４０４及び４０５を初期化するた
めに使用される。
こ切り放し機構２１６及びＢＣｔＪイソターフエース論
理２５３は、レジスタ４０４及び４０５を初期化するた
めに使用される。
しかし、好適な実施例では、第３２Ｂ図りこ示ずように
、レジスタ４０４．４０５は、（ＢＣＵローカル・デー
タ・バス２２３に接続されるのではなくて）直接Ｓ／８
８プロセツサ・データ・バス］６１Ｄに接続される。論
理２１６のデコード論理２８０は、Ｓ／８８ハードウエ
アからＡＳをブロックしＤ Ｓ Ａ ＣＫをプロセッサ
６２に戻すｌ二めに」ユ記仮想アドレスをデコードする
。レジスタ４０４．４０５は、５ＴＣＩ選択線４５８を
介して論理２５３−／ｌ）らイネーブルされる。ＳＴＣ
Ｉワードのビット２７−２０は、５ＴＣＩｒベース」ア
ドレスを形成し、ピッ１〜２３−２０は、Ｓ／ ３７０
配憶「サイズｊ値を形成する。ビット１９−０はゼロ
である。、 Ｅ２４．Ｓ／３７０乙こよって開始されるＳ／８８割り
込みのための初期化機能 Ｓ／８８オペレーテイング・システムの知識なくＳ／８
８中りこ在駐するＳ／３７０割り込みハンドラ・マイク
ロコードにＳ／３７０割り込みを指向するためのさまざ
まなシナリオがある。以下その３つを説明する。
、レジスタ４０４．４０５は、（ＢＣＵローカル・デー
タ・バス２２３に接続されるのではなくて）直接Ｓ／８
８プロセツサ・データ・バス］６１Ｄに接続される。論
理２１６のデコード論理２８０は、Ｓ／８８ハードウエ
アからＡＳをブロックしＤ Ｓ Ａ ＣＫをプロセッサ
６２に戻すｌ二めに」ユ記仮想アドレスをデコードする
。レジスタ４０４．４０５は、５ＴＣＩ選択線４５８を
介して論理２５３−／ｌ）らイネーブルされる。ＳＴＣ
Ｉワードのビット２７−２０は、５ＴＣＩｒベース」ア
ドレスを形成し、ピッ１〜２３−２０は、Ｓ／ ３７０
配憶「サイズｊ値を形成する。ビット１９−０はゼロ
である。、 Ｅ２４．Ｓ／３７０乙こよって開始されるＳ／８８割り
込みのための初期化機能 Ｓ／８８オペレーテイング・システムの知識なくＳ／８
８中りこ在駐するＳ／３７０割り込みハンドラ・マイク
ロコードにＳ／３７０割り込みを指向するためのさまざ
まなシナリオがある。以下その３つを説明する。
第１の方法は、Ｓ／３７０割り込みハンｌζうをＳ／８
８オペレーテイング・システム第１レベル割り込みハン
ドラに、そのオブジェクト・モジュールの一部としてア
センブルされるように挿入することによって、Ｓ／８８
オペレーテイング・システム・カーネルを変更するもの
である。割り込みベクタのテーブルは、割り込みハンド
ラ・アセンブリ・ソース中に含まれ、そのベクタは、ソ
ース中で、Ｓ／３７０割つ込みハンドラ・コードを指し
示すように変更される。
８オペレーテイング・システム第１レベル割り込みハン
ドラに、そのオブジェクト・モジュールの一部としてア
センブルされるように挿入することによって、Ｓ／８８
オペレーテイング・システム・カーネルを変更するもの
である。割り込みベクタのテーブルは、割り込みハンド
ラ・アセンブリ・ソース中に含まれ、そのベクタは、ソ
ース中で、Ｓ／３７０割つ込みハンドラ・コードを指し
示すように変更される。
この方法は、次のようなＳ／８８アーキテクチヤの方法
とは著しく異なる。
とは著しく異なる。
１）割り込みする各装置は、Ｓ／８８オペレーテイング
・システムＬこ対して、その装置と、そのバス名と、ボ
ード・アドレスを識別するファイル中に記入されなくて
はならない。
・システムＬこ対して、その装置と、そのバス名と、ボ
ード・アドレスを識別するファイル中に記入されなくて
はならない。
２）第１レベルの割り込みハンドラが割り込みを受領す
る時、それは、適当なツメ−マットされｉ−スタックを
セットアツプし、全てのマシン状況とレジスタをセーブ
し、割り込みの有効性を検証し、その割り込みを、開発
者が特別に書いた装置割り込みコートを呼び出す「第２
レベルの」割り込みハンドラに渡す。
る時、それは、適当なツメ−マットされｉ−スタックを
セットアツプし、全てのマシン状況とレジスタをセーブ
し、割り込みの有効性を検証し、その割り込みを、開発
者が特別に書いた装置割り込みコートを呼び出す「第２
レベルの」割り込みハンドラに渡す。
３）その割り込みコードが完了した時、その割り込みコ
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
上記第１の方法は、これを全て回避する。Ｓ／３７０割
り込みベクタをＳ／３７０割り込みルーチン全指し示す
ようにアセンブリすることによって、Ｓ／８８オペレー
テイング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要＆ｉないのである。これは実際は、ハー
ドウェアの代わりにコードが修正されているので、ソフ
トウェア切り放しである。この第１の方法は、所望の割
り込み機能を遠戚するためには最も迅速で最も安価な方
法である。しかし、この方法は、Ｓ／８８オペレーテイ
ング・システムのその後のリリース毎に追加的なメンテ
ナンスを要することになる。少なくともそれは、カーネ
ルの結び付けを必要とし、もし割り込みハンドラが変更
されナニならＳ／３７０コードは再挿入され、割り込み
ハンドラは再アセンブルされなくてはならない。
り込みベクタをＳ／３７０割り込みルーチン全指し示す
ようにアセンブリすることによって、Ｓ／８８オペレー
テイング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要＆ｉないのである。これは実際は、ハー
ドウェアの代わりにコードが修正されているので、ソフ
トウェア切り放しである。この第１の方法は、所望の割
り込み機能を遠戚するためには最も迅速で最も安価な方
法である。しかし、この方法は、Ｓ／８８オペレーテイ
ング・システムのその後のリリース毎に追加的なメンテ
ナンスを要することになる。少なくともそれは、カーネ
ルの結び付けを必要とし、もし割り込みハンドラが変更
されナニならＳ／３７０コードは再挿入され、割り込み
ハンドラは再アセンブルされなくてはならない。
第１の方法は、システム・ブート後のオペレーティング
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
この第２の方法は、Ｓ／３７０割り込みコードをＳ／８
８オペレーテイング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みベクタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ／３７０初期化ルーチンが記憶を「取得」する。
８オペレーテイング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みベクタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ／３７０初期化ルーチンが記憶を「取得」する。
初期化ルーチンは、Ｓ／８８オペレーテイング・システ
ム・カーネル記憶領域を変更しているので、それは、前
記説明で記憶を「取得」するために示された様式で「空
きを獲得コする必要がある。この第２の方法は、Ｓ／８
８オペレーテイング・システム・カーネルが新しくリリ
ースされる毎にメンテナンス修正を行う必要はない。し
かし、Ｓ／３７０割り込みは、５７８８オペレーテイン
グ・システムが立ち上がって走る後でなければ機能しな
い。
ム・カーネル記憶領域を変更しているので、それは、前
記説明で記憶を「取得」するために示された様式で「空
きを獲得コする必要がある。この第２の方法は、Ｓ／８
８オペレーテイング・システム・カーネルが新しくリリ
ースされる毎にメンテナンス修正を行う必要はない。し
かし、Ｓ／３７０割り込みは、５７８８オペレーテイン
グ・システムが立ち上がって走る後でなければ機能しな
い。
第３の方法は、割り込みベクタ内容のハードウェア提供
であり、これは、Ｓ／８８オペレーテイング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代替方法である。
であり、これは、Ｓ／８８オペレーテイング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代替方法である。
この第３の方法は、Ｓ／３７０割り込みルーチンを既知
の読み取り専用記憶（ＲＯＳ）アドレスとしてＳ／８８
オペレーテイング・システム仮想アドレスまたはＢＣＵ
ローカル記憶記憶量置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウエアに対し
て、好適にはＲＯＳ中で可屈でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。
の読み取り専用記憶（ＲＯＳ）アドレスとしてＳ／８８
オペレーテイング・システム仮想アドレスまたはＢＣＵ
ローカル記憶記憶量置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウエアに対し
て、好適にはＲＯＳ中で可屈でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。
１、）Ｓ／３７０（例えば、ＢＣＵ１５６中のＤＭＡＣ
２０９）が割り込み要求を活動化する。
２０９）が割り込み要求を活動化する。
２）Ｓ／８８プロセツサ・ユニット６２が割り込み肯定
応答、データ・ストローブ、及びアドレス・ストローブ
を活動化する。
応答、データ・ストローブ、及びアドレス・ストローブ
を活動化する。
３）ＢＣＵがデータ・バス２２３上に割り込みベクタ番
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間中へのオフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ６
２に対しては影響を及ぼさない。
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間中へのオフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ６
２に対しては影響を及ぼさない。
４）結局、プロセッサ６２は４バイト割り込みベクタを
人手するために記憶読取サイクルを実行することになる
。
人手するために記憶読取サイクルを実行することになる
。
５）ＢＣＵは、〈仮想アドレスによって）この特定記憶
アクセスを認識し、プロセッサ６２を記憶のアクセスか
ら切り放し、（Ｓ／３７０ ＲＯＳからゲートされた）
自己の４バイト割り込みベクタを提供する。Ｓ／３７０
ＲＯＳは、ＤＭＡＣに対して複数の、必要な数だけ
のベクタと、ＲＯＳボード同期化などを含む。
アクセスを認識し、プロセッサ６２を記憶のアクセスか
ら切り放し、（Ｓ／３７０ ＲＯＳからゲートされた）
自己の４バイト割り込みベクタを提供する。Ｓ／３７０
ＲＯＳは、ＤＭＡＣに対して複数の、必要な数だけ
のベクタと、ＲＯＳボード同期化などを含む。
この方法は、Ｓ／３７０ハードウエアを同期化するなど
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
Ｅ２５．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること アプリケーション・プログラムが空きを獲得する、すな
わち監視状態を得る方法を記述する「Ｓ／３７０サービ
ス・ルーチン開始」における方法が上記で与えられた。
ることなく空きを獲得すること アプリケーション・プログラムが空きを獲得する、すな
わち監視状態を得る方法を記述する「Ｓ／３７０サービ
ス・ルーチン開始」における方法が上記で与えられた。
これは、Ｓ／８８オペレーテイング・システム・カーネ
ルに追加すべき特殊にＯＳサービス・コール「トラップ
１３命令」ルーチンを書き込むことに関与する。
ルに追加すべき特殊にＯＳサービス・コール「トラップ
１３命令」ルーチンを書き込むことに関与する。
このトラップ１３割り込みルーチンは、そのトラップ命
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることになる。アプリケーション・プログ
ラム状態を再び得るには、アプリケーション・プログラ
ムは、割り込みスタック戻りアドレスを変更してトラッ
プ１３コールから、変更された割り込みスタック・アド
レスを使用して割り込みから脱出するトラップ１３割り
込みコードへと戻る。この方法は、Ｓ／８８オペレーテ
イング・システムに割り込みルーチンを追加することに
係わる。
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることになる。アプリケーション・プログ
ラム状態を再び得るには、アプリケーション・プログラ
ムは、割り込みスタック戻りアドレスを変更してトラッ
プ１３コールから、変更された割り込みスタック・アド
レスを使用して割り込みから脱出するトラップ１３割り
込みコードへと戻る。この方法は、Ｓ／８８オペレーテ
イング・システムに割り込みルーチンを追加することに
係わる。
第２の方法は、泊該Ｏ３の変更を行わない。特殊レジス
タ（図示しない〉がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アプリケーション・プログラムによっ
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こす
。アプリケ−ジョン割り込みルーチンは、ＢＣＵ読取専
用記憶（図示しない）に在駐させられ、ｉ〜ラップ１３
コードと同様に機能する。前に説明した空き獲得ルーチ
ンは、トラップ１３命令を発行する代わりにＢ ＣＵ特
殊レジスタに書込みを行うことを除けば、全く同一に機
能する。
タ（図示しない〉がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アプリケーション・プログラムによっ
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こす
。アプリケ−ジョン割り込みルーチンは、ＢＣＵ読取専
用記憶（図示しない）に在駐させられ、ｉ〜ラップ１３
コードと同様に機能する。前に説明した空き獲得ルーチ
ンは、トラップ１３命令を発行する代わりにＢ ＣＵ特
殊レジスタに書込みを行うことを除けば、全く同一に機
能する。
Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（Ｓ Ｔ Ｅ Ａ Ｌ ）するこ
と この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリやＳ／８８オペレーテイング・システム・カーネル
の結合を必要としない。
ることなく記憶を獲得（Ｓ Ｔ Ｅ Ａ Ｌ ）するこ
と この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリやＳ／８８オペレーテイング・システム・カーネル
の結合を必要としない。
自由リストの先頭のアドレスは、アプリケーション・プ
ログラムに可屈である。
ログラムに可屈である。
さて、第４９図及び第５０図を参照して、単一化された
及び組のユニット２１．２３の電源投入及び同期化につ
いて説明する（Ｓ／８８ブロセツザ・ユニットは、Ｓ／
３７０プロセツサ・ユニットのためのサービス・プロセ
ッサの役目を果たす）。
及び組のユニット２１．２３の電源投入及び同期化につ
いて説明する（Ｓ／８８ブロセツザ・ユニットは、Ｓ／
３７０プロセツサ・ユニットのためのサービス・プロセ
ッサの役目を果たす）。
（１）序論
この章は、第４９図及び第５０図を参照して、第７図の
組みユニット２１．２３などの同期についてその状態を
決定し、制御しその環境をセットするハードウェア・レ
ジスタ、ラッチ、及び論理を手短に説明するものである
。
組みユニット２１．２３などの同期についてその状態を
決定し、制御しその環境をセットするハードウェア・レ
ジスタ、ラッチ、及び論理を手短に説明するものである
。
さらに、単一化された及び組のユニットの初期化、同期
化及び再初期化を達成するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の両方に
おいて、実質的にＳ／８８プロセツサ・ユニットの初期
化及び同期化なく機能するＳ／８８（好適な実施例）に
注目する。この動作方法は、手短にだけ説明する。さら
に、米国特許第４４５３２１５号の関連部分の説明につ
いてもここで繰り返す。
化及び再初期化を達成するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の両方に
おいて、実質的にＳ／８８プロセツサ・ユニットの初期
化及び同期化なく機能するＳ／８８（好適な実施例）に
注目する。この動作方法は、手短にだけ説明する。さら
に、米国特許第４４５３２１５号の関連部分の説明につ
いてもここで繰り返す。
エラー・チエツクは、ユニット２１の各Ｓ／８８プロセ
ツサ要素６０．６２（第８図）がＡバス４２及びＢバス
４４を駆動するのと同時に実行される。この同時的動作
は、バス構造を駆動する前にエラー・チエツクを実現す
るプロセッサ・モジュール９中のＩ１０ユニットと対照
的である。
ツサ要素６０．６２（第８図）がＡバス４２及びＢバス
４４を駆動するのと同時に実行される。この同時的動作
は、バス構造を駆動する前にエラー・チエツクを実現す
るプロセッサ・モジュール９中のＩ１０ユニットと対照
的である。
プロセッサ・ユニッ）・２１は、システムのスループッ
トに（Ｊいかなる動作の遅延も望ましくないようにタイ
ミングが十分に重要であるため、このように動作する。
トに（Ｊいかなる動作の遅延も望ましくないようにタイ
ミングが十分に重要であるため、このように動作する。
プロセッサ・ユニツ１〜がバス構造を駆動している期間
のチエツク論理によって知らせられたエラーは、そのユ
ニットをして、システム・クロックの次のフェーズの間
に、Ａバス・エラー信号及びＢバス・エラー信号の両方
をＸバス４６上に駆動させる。
のチエツク論理によって知らせられたエラーは、そのユ
ニットをして、システム・クロックの次のフェーズの間
に、Ａバス・エラー信号及びＢバス・エラー信号の両方
をＸバス４６上に駆動させる。
その同一の時間フェーズの間に、障害中央処理装置（例
えば参照番号２１）は、レベル１保守割り込みをＸバス
４Ｇ上に駆動し、それを、相手中央処理装置（例えば、
参照番号２３）が受は取る。その時間フェーズの終りに
、障害装置は切り放され、相手装置からの問い合わせに
応答する以外はバス構造上にさらに信号を駆動すること
ができなくなる。この自動的切り放し動作は、Ａバスま
たはＢバス」二のアドレスまたはデータのどちらかでエ
ラーが検出された期間に、制御ユニットを通じてメモリ
・ユニット１６．１８と周辺装置のどちらになされるも
のであれ、読取または書込サイクルの取り消しを保証す
る。さらに、その同一の動作サイクルの間のデータ転送
は、相手障害中央処理装置のみを使用して反復される。
えば参照番号２１）は、レベル１保守割り込みをＸバス
４Ｇ上に駆動し、それを、相手中央処理装置（例えば、
参照番号２３）が受は取る。その時間フェーズの終りに
、障害装置は切り放され、相手装置からの問い合わせに
応答する以外はバス構造上にさらに信号を駆動すること
ができなくなる。この自動的切り放し動作は、Ａバスま
たはＢバス」二のアドレスまたはデータのどちらかでエ
ラーが検出された期間に、制御ユニットを通じてメモリ
・ユニット１６．１８と周辺装置のどちらになされるも
のであれ、読取または書込サイクルの取り消しを保証す
る。さらに、その同一の動作サイクルの間のデータ転送
は、相手障害中央処理装置のみを使用して反復される。
より詳しく述べると、比較器１２ｆは、処理区画１２ａ
がＡバス４２から受は取る人力データを、処理区画１２
ｂがＢバス」―で受は取る人力データと比較する。それ
はまた、処理区画１２ａが１〜ランシーバに印加する機
能、アドレス及びデータ信号（パリティを含む）を、処
理区画１２ｂが発生する対応信号と比較する。区画１２
ａのタイミング及び制御信号は、区画１２ｂからの対応
信号と比較される。内部制御信号のこの比較は、プロセ
ッサ要素６０．６２の内部動作をチエツクし、障害の迅
速な検出を可能ならしめ、プロセッサ・ユニットの診断
及び保守に有用である。
がＡバス４２から受は取る人力データを、処理区画１２
ｂがＢバス」―で受は取る人力データと比較する。それ
はまた、処理区画１２ａが１〜ランシーバに印加する機
能、アドレス及びデータ信号（パリティを含む）を、処
理区画１２ｂが発生する対応信号と比較する。区画１２
ａのタイミング及び制御信号は、区画１２ｂからの対応
信号と比較される。内部制御信号のこの比較は、プロセ
ッサ要素６０．６２の内部動作をチエツクし、障害の迅
速な検出を可能ならしめ、プロセッサ・ユニットの診断
及び保守に有用である。
比較器１２ｆに対する１つまブニはそれ以Ｊ二の対厖大
力信号が異なる任意の時点で、比較器は、制御段８６に
印加される比較エラー信号を発生する。そのエラーは、
データ入来エラー データ外出エラー、機能エラーまた
（ｊアドレス−エラーの結果である。それはまた、異な
るタイミングまたは制御信号に起因するサイクル・エラ
ーまたは制御エラーでもあり得る。パリティ・チエツク
回路によるエラーの検出は、制御段８６に印加されるパ
リティ・エラー信号を発生する。制御段８６はその比較
無効信号に応答して、次のクロック・フェーズ（Ｎ＋１
）でプロセッサ・エラー信号を発生する。この動作に対
する１つの例外は、比較無効信号が読取動作の間の入力
データ信号の無効比較による場合もと生じる。その場合
、制御段８６は、次のタイミング・フェーズに関してバ
ス・エラー信号が発生されない場合にのみプロセッサ・
エラー信号を発生する。バス・エラー信号は、バス構造
３０における障害条件を示し、それゆえ、入力データの
無効比較が、処理区画１２ａまたは１２ｂではなく、バ
ス構造３０のＡバスまたはＢバス部分の障害の結果であ
ったことを識別するものである。
力信号が異なる任意の時点で、比較器は、制御段８６に
印加される比較エラー信号を発生する。そのエラーは、
データ入来エラー データ外出エラー、機能エラーまた
（ｊアドレス−エラーの結果である。それはまた、異な
るタイミングまたは制御信号に起因するサイクル・エラ
ーまたは制御エラーでもあり得る。パリティ・チエツク
回路によるエラーの検出は、制御段８６に印加されるパ
リティ・エラー信号を発生する。制御段８６はその比較
無効信号に応答して、次のクロック・フェーズ（Ｎ＋１
）でプロセッサ・エラー信号を発生する。この動作に対
する１つの例外は、比較無効信号が読取動作の間の入力
データ信号の無効比較による場合もと生じる。その場合
、制御段８６は、次のタイミング・フェーズに関してバ
ス・エラー信号が発生されない場合にのみプロセッサ・
エラー信号を発生する。バス・エラー信号は、バス構造
３０における障害条件を示し、それゆえ、入力データの
無効比較が、処理区画１２ａまたは１２ｂではなく、バ
ス構造３０のＡバスまたはＢバス部分の障害の結果であ
ったことを識別するものである。
プロセッサ・エラー信号の１つの機能は、論理回路をデ
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全てのユニットに、直前のフェーズの間に
バス上に配置された情報を無視するように、例えば、Ｃ
ＰＵバス転送を無視するように通知するために、Ａバス
・エラー信号とＢバス・エラー信号がＸバス４６に印加
される。Ｘバス４６には、相手のプロセッサ・ユニット
２３に、モジコール中のあるユニットが障害発生エラー
を検出したことを通知するために、レベル１割り込み信
号が印加される。
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全てのユニットに、直前のフェーズの間に
バス上に配置された情報を無視するように、例えば、Ｃ
ＰＵバス転送を無視するように通知するために、Ａバス
・エラー信号とＢバス・エラー信号がＸバス４６に印加
される。Ｘバス４６には、相手のプロセッサ・ユニット
２３に、モジコール中のあるユニットが障害発生エラー
を検出したことを通知するために、レベル１割り込み信
号が印加される。
フェーズ（Ｎ＋２）の開始時点で、依然として障害信号
に応答する段８６は、能動的なバス・マスク状況を終了
させる。この動作は、バス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのバス・ドライバ
をディスエーブルする。Ｓ／３７０１−ランシーバ１３
もまた、トランシーバ１２ｅのドライバがディスエーブ
ルされるときはいつでも共通制御７５を介してディスエ
ーブルされる。
に応答する段８６は、能動的なバス・マスク状況を終了
させる。この動作は、バス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのバス・ドライバ
をディスエーブルする。Ｓ／３７０１−ランシーバ１３
もまた、トランシーバ１２ｅのドライバがディスエーブ
ルされるときはいつでも共通制御７５を介してディスエ
ーブルされる。
同様に、プロセッサ・エラー信号がユニット２１の制御
段７５によって発生される時、制御段８６を介するトラ
ンシーバ１２ｅヒ、トランシーバ１３もまたディスエー
ブルされる。
段７５によって発生される時、制御段８６を介するトラ
ンシーバ１２ｅヒ、トランシーバ１３もまたディスエー
ブルされる。
こうして、プロセッサ・ユニット２１．２３は、マスク
状態にあるときのみ、ドライバに印加されるバス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。
状態にあるときのみ、ドライバに印加されるバス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。
プロセッサ・エラー信号は迅速に、すなわち、次のタイ
ミング−フェーズの終了時点で、マスク状況をターンオ
フする。ユニッ１〜２１の処理区画１２がプロセッサ・
エラー信号を発生する場合、相手ユニット２３のＳ／８
８処理区画は、実質的に割り込みなしで動作を続ける。
ミング−フェーズの終了時点で、マスク状況をターンオ
フする。ユニッ１〜２１の処理区画１２がプロセッサ・
エラー信号を発生する場合、相手ユニット２３のＳ／８
８処理区画は、実質的に割り込みなしで動作を続ける。
プロセッサ・エラー信号が書込動作の間に発生した時、
相手処理ユニット２３はそのデータ転送を繰り返す。読
取動作の間にプロセッサ・エラーが生じた場合、相手ユ
ニットはメモリが後のタイミング・フェーズでバス構造
に印加する反復されたデータを読み込む。
相手処理ユニット２３はそのデータ転送を繰り返す。読
取動作の間にプロセッサ・エラーが生じた場合、相手ユ
ニットはメモリが後のタイミング・フェーズでバス構造
に印加する反復されたデータを読み込む。
さらに、相手ユニット２３は、診断ルーチンを開始する
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット２１は保守することなく動作へと復元する
ことができる。好適な実施例では、過渡的な障害の発生
は記録され、もしそれが任意に定めた回数繰り返すなら
、そのプロセッサ・ユニットはさらｔこ診断することな
くサービスまたは動作から電気的に離隔される。
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット２１は保守することなく動作へと復元する
ことができる。好適な実施例では、過渡的な障害の発生
は記録され、もしそれが任意に定めた回数繰り返すなら
、そのプロセッサ・ユニットはさらｔこ診断することな
くサービスまたは動作から電気的に離隔される。
ユニット２１．２３の各処理区画１２は、２つの組みユ
ニットをロックステップ同期させるために、典型的には
プロセッサ状況及び制御段８Ｇにある論理回路を含む。
ニットをロックステップ同期させるために、典型的には
プロセッサ状況及び制御段８Ｇにある論理回路を含む。
区画１２は、マスク状況へ８ Ｇ
の遷移でロックステップ同期化を達成する。各区画１２
は、１３号をバス構造に駆動するためにはマスク状態に
なくてはならない。各Ｐ Ｒ，ＯＭ ＋−８１に記憶さ
れた初期化シーケンスは典型的には組み区画を同期化さ
せ、どちらの処理区画も初期的にはマスク状態にない、
すなわちターン・オンされていないようにすることを保
証するための命令を含む。
は、１３号をバス構造に駆動するためにはマスク状態に
なくてはならない。各Ｐ Ｒ，ＯＭ ＋−８１に記憶さ
れた初期化シーケンスは典型的には組み区画を同期化さ
せ、どちらの処理区画も初期的にはマスク状態にない、
すなわちターン・オンされていないようにすることを保
証するための命令を含む。
ユニット２１．２３の処理区画は、初期化シーケンスで
は初期的には同期しておらず、一方がマスタ状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスタ状態を達成する。マスク状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
は初期的には同期しておらず、一方がマスタ状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスタ状態を達成する。マスク状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
ユニット２１の処理区画１２が初期化されるとき、それ
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを防止する。そのかわりに、区画１２は
典型的にはＰＲＯＭ１８１に記憶されているテスト・ル
ーチンを実行する。このテスト・ルーチンは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応する障害報告信号が実際に発生
されたがどうかを調べるためにテストする。以て、エラ
ー・チエツク信号が存在しないことは、そのプロセッサ
・ユニットがマスク状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、バス構造３のに
報告されない。ＰＲＯＭ１８１中のテスト・ルーチンは
、エラー・チエツク信号を確認して、そのプロセッサを
して、このチエツク・ルーチンの成功裡の完了のときの
みマスク状態をとることを可能ならしめる。
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを防止する。そのかわりに、区画１２は
典型的にはＰＲＯＭ１８１に記憶されているテスト・ル
ーチンを実行する。このテスト・ルーチンは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応する障害報告信号が実際に発生
されたがどうかを調べるためにテストする。以て、エラ
ー・チエツク信号が存在しないことは、そのプロセッサ
・ユニットがマスク状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、バス構造３のに
報告されない。ＰＲＯＭ１８１中のテスト・ルーチンは
、エラー・チエツク信号を確認して、そのプロセッサを
して、このチエツク・ルーチンの成功裡の完了のときの
みマスク状態をとることを可能ならしめる。
Ｓ／３７０プロセツサ・ユニット（好適な実施例）は、
典型的には、各チップ中のさまざまの要素及び論理に対
する「裏口」のアクセスを介しての初期化及びサービス
・プロセッサ機能に対処するハードウェアをもつ。これ
らはよく知られているので、簡単に説明するにとどめる
。
典型的には、各チップ中のさまざまの要素及び論理に対
する「裏口」のアクセスを介しての初期化及びサービス
・プロセッサ機能に対処するハードウェアをもつ。これ
らはよく知られているので、簡単に説明するにとどめる
。
同様に、自己テスト及び初期化のためのプログラム・ル
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーテイング・システムに変更を気づかせることな
く典型的なＳ／３７０自己テスト及び初期化がＳ／８８
を介して達成されるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴＩＲ）は、好適
な実施例では、組みユニットのＳ／３７０処理要素を同
期化させるためのルーチンとともにＰ Ｒ，０Ｍ１８１
（第１９Ｃ図）中に配置される。それゆえ、Ｓ／８８
は、Ｓ／３７０サービス・プロセッサとして機能する。
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーテイング・システムに変更を気づかせることな
く典型的なＳ／３７０自己テスト及び初期化がＳ／８８
を介して達成されるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴＩＲ）は、好適
な実施例では、組みユニットのＳ／３７０処理要素を同
期化させるためのルーチンとともにＰ Ｒ，０Ｍ１８１
（第１９Ｃ図）中に配置される。それゆえ、Ｓ／８８
は、Ｓ／３７０サービス・プロセッサとして機能する。
ＰＲＯＭ１８１中のＳ／８８コードの記憶マツプされＪ
こＩ１０割り振りは、あるＳ／８８状況または別のレジ
スタ内容がＳ／３７０コーｌこの実現（こ必要である場
合に与えられる。
こＩ１０割り振りは、あるＳ／８８状況または別のレジ
スタ内容がＳ／３７０コーｌこの実現（こ必要である場
合に与えられる。
このコードが同期化へと向かう様式は、１次（またはマ
スター）相手プロセッサ・ユニット２１など（適正に動
作しているもの）内のレジスタ・セットの記憶マツプ・
コピーを、２次（またはスレーブ）相手プロセッサ・ユ
ニット２３など（まだ適正に動作していないもの）内の
レジスタ・セットに転送することである。
スター）相手プロセッサ・ユニット２１など（適正に動
作しているもの）内のレジスタ・セットの記憶マツプ・
コピーを、２次（またはスレーブ）相手プロセッサ・ユ
ニット２３など（まだ適正に動作していないもの）内の
レジスタ・セットに転送することである。
同期化機構のためのＳ／８８からＳ／３７０への結合経
路の詳細を説明する前に、第７図のモジュール９の構造
及び環境について簡単に言及しておく。Ｓ／８８オペレ
ーテイング・システムの、フォールト・トレランス及び
単一システム・イメージなとの特徴は、Ｓ／８８及びＳ
／３７０の両方の構造に与えられる。モジュール９は、
参照番号２１などの単一化されたＳ／３７０プロセツサ
・ユニットまたは参照番号２１．２３などの組のＳ／３
７０プロセツサ・ユニット対からなる。参照番号１２、
または１２．１４などの単一または組のＳ／８８ユニツ
トは、Ｓ／８８プログラムのみを実行するためにモジュ
ール中に含めることができる。
路の詳細を説明する前に、第７図のモジュール９の構造
及び環境について簡単に言及しておく。Ｓ／８８オペレ
ーテイング・システムの、フォールト・トレランス及び
単一システム・イメージなとの特徴は、Ｓ／８８及びＳ
／３７０の両方の構造に与えられる。モジュール９は、
参照番号２１などの単一化されたＳ／３７０プロセツサ
・ユニットまたは参照番号２１．２３などの組のＳ／３
７０プロセツサ・ユニット対からなる。参照番号１２、
または１２．１４などの単一または組のＳ／８８ユニツ
トは、Ｓ／８８プログラムのみを実行するためにモジュ
ール中に含めることができる。
各Ｓ／３７０処理ユニツｊ・は、第７図に示すように、
参照番号８５．８７なビのＳ／３７０プロセツサ要素の
対と、参照番号６２．６４などのＳ／８８プロセツサ要
素対を含み、それらのプロセッサ要素対が単一の論理処
理ユニツｌ−とじてロックステップで動作する。組みの
ユニツｌ〜は、完全にフォールト・トレラントで自己チ
エツク論理処理ユニットを与えるように互いにロックス
テップで動作する冗長デザインを形成する。
参照番号８５．８７なビのＳ／３７０プロセツサ要素の
対と、参照番号６２．６４などのＳ／８８プロセツサ要
素対を含み、それらのプロセッサ要素対が単一の論理処
理ユニツｌ−とじてロックステップで動作する。組みの
ユニツｌ〜は、完全にフォールト・トレラントで自己チ
エツク論理処理ユニットを与えるように互いにロックス
テップで動作する冗長デザインを形成する。
対のＳ／３７０プロセツサ要素８５．８７のおのおのは
、部分的に、参照番号１５０（第１１図）のようなＳ／
３７０チツプ・セットである。
、部分的に、参照番号１５０（第１１図）のようなＳ／
３７０チツプ・セットである。
Ｓ／３７０チツプ・セットとその関連ハードウェアは、
Ｓ／８８バス構造３０との結合のため参照番号１０１（
第９Ａ図）のようなＳ／８８スイタルのボードに収り付
けられる。この章では、参照番号２１のような１つの処
理ユニット中のＳ／３７０チツプ・セット対は、Ｓ／３
７０エンテイテイと呼ばれ、参照番号６０．６２なとの
対応Ｓ／８８プロセツサ要素とその関連ハードウェアは
、Ｓ／８８エンテイテイと呼ばれる。Ｓ／３７０エンテ
イテイは、Ｓ／３７０アプリケーシヨン・プログラムを
実行し、必要に応じて、Ｓ／８８とＳ／３７０のどちら
のオペレーティング・システムも互いに気づかないよう
に、Ｓ／８８ Ｉ１０装置及びプログラムを利用する
Ｓ／３７０■／○動作を実行するためにＳ／８８エンテ
イテイを訪れる。
Ｓ／８８バス構造３０との結合のため参照番号１０１（
第９Ａ図）のようなＳ／８８スイタルのボードに収り付
けられる。この章では、参照番号２１のような１つの処
理ユニット中のＳ／３７０チツプ・セット対は、Ｓ／３
７０エンテイテイと呼ばれ、参照番号６０．６２なとの
対応Ｓ／８８プロセツサ要素とその関連ハードウェアは
、Ｓ／８８エンテイテイと呼ばれる。Ｓ／３７０エンテ
イテイは、Ｓ／３７０アプリケーシヨン・プログラムを
実行し、必要に応じて、Ｓ／８８とＳ／３７０のどちら
のオペレーティング・システムも互いに気づかないよう
に、Ｓ／８８ Ｉ１０装置及びプログラムを利用する
Ｓ／３７０■／○動作を実行するためにＳ／８８エンテ
イテイを訪れる。
Ｅ２７．フォールト・トレラント・ハードウェア同期化
Ｓ／８８− Ｓ／３７０処理ユニツトのより固有且つ重
要な特徴の１つは現在処理中の相手２３による参照番号
２１などの任意の処理ユニットの自己決定同期化である
。各ユニットのＳ／８８エンテイテイは、新しいまたは
エラーを生成する相手の同期化のための能力及び責任を
もつ。あるユニットのＳ／Ｅ（８エンテイテイがこの責
任ヲもつとき、それは「マスター」と呼ばれる。そして
、同期化を受ける相手は、「スレーブ」と呼ばれる。
要な特徴の１つは現在処理中の相手２３による参照番号
２１などの任意の処理ユニットの自己決定同期化である
。各ユニットのＳ／８８エンテイテイは、新しいまたは
エラーを生成する相手の同期化のための能力及び責任を
もつ。あるユニットのＳ／Ｅ（８エンテイテイがこの責
任ヲもつとき、それは「マスター」と呼ばれる。そして
、同期化を受ける相手は、「スレーブ」と呼ばれる。
Ｓ／８８ハードウエア／フアームウエア構造は、何時同
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８Ｓ／３７０ハードウエア／
フアームウエアは、このインテリジェンス機能を同期化
の決定の際にＳ／８８の主導に従うために利用する。す
なわち、任意の時点で、Ｓ／８８は、Ｓ／８８（スレー
ブ）エンティティが相手（マスター）との同期化を必要
とすることを決定し、その同期化はＳ／８８スレーブ・
エンティティが「キックオフ」された後の適当な点へ進
行するように許可され、次に、その実行は対応するＳ／
３７０エンテイテイに向き付けられる。Ｓ／３７０エン
テイテイは、Ｓ／３７０マヌタ状態を抽出しその状態を
両方のＳ／３７０相手に復元するためにＰＲＯＭＩ ８
１からのコードを実行するＳ／８８ ＰＥによって同
期化される。
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８Ｓ／３７０ハードウエア／
フアームウエアは、このインテリジェンス機能を同期化
の決定の際にＳ／８８の主導に従うために利用する。す
なわち、任意の時点で、Ｓ／８８は、Ｓ／８８（スレー
ブ）エンティティが相手（マスター）との同期化を必要
とすることを決定し、その同期化はＳ／８８スレーブ・
エンティティが「キックオフ」された後の適当な点へ進
行するように許可され、次に、その実行は対応するＳ／
３７０エンテイテイに向き付けられる。Ｓ／３７０エン
テイテイは、Ｓ／３７０マヌタ状態を抽出しその状態を
両方のＳ／３７０相手に復元するためにＰＲＯＭＩ ８
１からのコードを実行するＳ／８８ ＰＥによって同
期化される。
組みユニットのどちらか１つは、初期電源導入、新しい
相手の登場、または既存の２つの組みをして同期化を喪
失させるようなエラー条件からの回復（どの場合もメン
テナンス割り込みを強制する）によって必要性が生じた
場合、処理ユニットの同期化において、マスターまたは
スレーブのどちらかの役割を占めることができる。どの
場合にも、Ｓ／８８スレーブ・エンティティは、その状
況を認識して、同期化のためのＳ／８８マスター・エン
ティティに依存する。
相手の登場、または既存の２つの組みをして同期化を喪
失させるようなエラー条件からの回復（どの場合もメン
テナンス割り込みを強制する）によって必要性が生じた
場合、処理ユニットの同期化において、マスターまたは
スレーブのどちらかの役割を占めることができる。どの
場合にも、Ｓ／８８スレーブ・エンティティは、その状
況を認識して、同期化のためのＳ／８８マスター・エン
ティティに依存する。
Ｓ／８８マスター及びスレーブ・エンティティは、メン
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。
全ての処理ユニットのＳ／８８エンテイテイは、デフオ
ールドのマスクが確立されるまでスレーブであるとめい
めいが仮定しつつその割り込みを検出及び処理する。マ
スターは次に、ホールド・スレーブをロックステップで
キックオフし、めいめいは（割り込みからもどった時点
で）、マスターの優先使用環境を再開する。
ールドのマスクが確立されるまでスレーブであるとめい
めいが仮定しつつその割り込みを検出及び処理する。マ
スターは次に、ホールド・スレーブをロックステップで
キックオフし、めいめいは（割り込みからもどった時点
で）、マスターの優先使用環境を再開する。
同様に、Ｓ／８８エンテイテイは、プロセッサを残余の
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０ ＳＰ機能を
エミュレート−するべくそれらのプロセッサを使用し、
次に正常の実行環境を再確立し、Ｓ／３７０の相手がロ
ックステップで実行を開始することを可能ならしめる。
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０ ＳＰ機能を
エミュレート−するべくそれらのプロセッサを使用し、
次に正常の実行環境を再確立し、Ｓ／３７０の相手がロ
ックステップで実行を開始することを可能ならしめる。
同期化を必要としない状況として、参照番号２１の単一
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
同期化を要する状況としては、２重化処理ユニット（例
えば２１．２３）が電源投入される場合、相手２３が正
常に処理している間にユニツ１〜２」が挿入される場合
、及び処理ユニット２１などがその相手２３中に地絞障
害を検出し、回復を試みる場合がある。
えば２１．２３）が電源投入される場合、相手２３が正
常に処理している間にユニツ１〜２」が挿入される場合
、及び処理ユニット２１などがその相手２３中に地絞障
害を検出し、回復を試みる場合がある。
５７８８エンテイテイは、同期化を確立するための適当
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスク・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなどの構成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ユニット２３中の対応Ｓ／３７０エンテイテイと同
期させられるべき時、相手のＳ／３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、Ｓ／８８プロ
セツサ６０．６２からのキュー・セレクト・アップ・メ
ツセージを（ＰＲＯＭＩ ８１中のＳ／３７０初期化及
び同期化マイクロコードの制御の下で）Ｓ／３７０プロ
セツサ８５．８７に送ることによって簡略化することが
できる。このメツセージは、ユーザー・アプリケーショ
ンが、同期化の間に、オペレーティング・システムを介
してＢＣＵ１５６などに対して更なるサービス要求を呼
び出すことを停止する。これはまた、全ての未完了Ｉ１
０動作の実行の完了を可能ならしめる。
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスク・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなどの構成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ユニット２３中の対応Ｓ／３７０エンテイテイと同
期させられるべき時、相手のＳ／３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、Ｓ／８８プロ
セツサ６０．６２からのキュー・セレクト・アップ・メ
ツセージを（ＰＲＯＭＩ ８１中のＳ／３７０初期化及
び同期化マイクロコードの制御の下で）Ｓ／３７０プロ
セツサ８５．８７に送ることによって簡略化することが
できる。このメツセージは、ユーザー・アプリケーショ
ンが、同期化の間に、オペレーティング・システムを介
してＢＣＵ１５６などに対して更なるサービス要求を呼
び出すことを停止する。これはまた、全ての未完了Ｉ１
０動作の実行の完了を可能ならしめる。
このことは、正常動作Ｓ／３７０エンテイテイを、「キ
ックオフ」の時点で両方のＳ／３７０工ンテイテイによ
る使用のために記憶１６２にコピーされた状態ｔこもっ
てくる。この時点で、Ｓ／３７０プロセツサ、Ｓ／３７
０キヤツシユ、ＤＬＡＴ及びＳ／３７０バス・アダプタ
中の全てのレジスタ、カウンタ、ポインタ及びバッファ
が順序づけられたスタック中の記憶（１６２）にコピー
される。その同期化処理が開始されたとき、４つの全て
の物理プロセッサは、文脈を共通スタックから４つの全
てのプロセッサにロードすることによって復元されたＳ
／３７０文脈をもっことになる。両プロセッサには、そ
のレジスタ、カウンタ及びバッファに同一の値がロード
され、次にロックステップまたは完全同期によりプログ
ラム実行を開始することになる。
ックオフ」の時点で両方のＳ／３７０工ンテイテイによ
る使用のために記憶１６２にコピーされた状態ｔこもっ
てくる。この時点で、Ｓ／３７０プロセツサ、Ｓ／３７
０キヤツシユ、ＤＬＡＴ及びＳ／３７０バス・アダプタ
中の全てのレジスタ、カウンタ、ポインタ及びバッファ
が順序づけられたスタック中の記憶（１６２）にコピー
される。その同期化処理が開始されたとき、４つの全て
の物理プロセッサは、文脈を共通スタックから４つの全
てのプロセッサにロードすることによって復元されたＳ
／３７０文脈をもっことになる。両プロセッサには、そ
のレジスタ、カウンタ及びバッファに同一の値がロード
され、次にロックステップまたは完全同期によりプログ
ラム実行を開始することになる。
Ｓ／３７０処理エンテイテイは、同期化のためにさまざ
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・バス２２３をバス・アダプタ１５４のチャネル０，１
に結合するレジスタ５６０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機能（ＩＳ
Ｆ）／汎用サポート・インターフェース（ＵＳＩ）５４
０．５４１の技法である。Ｓ／３７０チツプセツト・サ
ービス・プロセッサの直列インターフェース／プロトコ
ル（ＩＳＦ／ＵＳＩ）をエミュレートすること也こよっ
て、Ｓ／８８エンテイテイの同期化機構がＳ／３７０エ
ンテイテイに接続された任意且つ全ての機構にアクセス
することができる。１つまたはそれ以上のＳ／３７０エ
ンテイテイの同期化が必要であるとき、両方の方法が採
用される。通常の経路は、それが存在し、ＵＳＩ経路が
他方の１こめに使用されているとき使用される。
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・バス２２３をバス・アダプタ１５４のチャネル０，１
に結合するレジスタ５６０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機能（ＩＳ
Ｆ）／汎用サポート・インターフェース（ＵＳＩ）５４
０．５４１の技法である。Ｓ／３７０チツプセツト・サ
ービス・プロセッサの直列インターフェース／プロトコ
ル（ＩＳＦ／ＵＳＩ）をエミュレートすること也こよっ
て、Ｓ／８８エンテイテイの同期化機構がＳ／３７０エ
ンテイテイに接続された任意且つ全ての機構にアクセス
することができる。１つまたはそれ以上のＳ／３７０エ
ンテイテイの同期化が必要であるとき、両方の方法が採
用される。通常の経路は、それが存在し、ＵＳＩ経路が
他方の１こめに使用されているとき使用される。
同期化及び初期化処理のこの部分（例えばＳ／３７０エ
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに接続されていることも知らないＳ／８
８オペレーテイング・システムに対して透過的でなくて
はならない、ということに留意することは重要である。
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに接続されていることも知らないＳ／８
８オペレーテイング・システムに対して透過的でなくて
はならない、ということに留意することは重要である。
この透過性＝ ４９７
は、Ｓ／３７０ ｌ１０１１１作に関連して前記に説
明したのとほぼ同様の様式で遠戚される。すなわち、第
２０図に関連して説明されたアドレス・デコード論理２
８０は、データがＳ／８８プロセツサ６２と第４９図の
論理の間で転送されるべきとき毎にアドレス００７ＥＸ
ＸＸＸをセンスする。
明したのとほぼ同様の様式で遠戚される。すなわち、第
２０図に関連して説明されたアドレス・デコード論理２
８０は、データがＳ／８８プロセツサ６２と第４９図の
論理の間で転送されるべきとき毎にアドレス００７ＥＸ
ＸＸＸをセンスする。
このアドレスが論理２８０によってデコードされるとき
、それは、Ｓ／８８プロセツサ・バス１６ＩＡ、１６１
Ｄを、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・バス２４７．２２３に結合する。レジ
スタ・ア１２レス・デコード論理５６２は、プロセッサ
６２とのデータ転送のために、論理回路５４９．５５０
またはレジスタ５６０．５６１のうちの１つを選択すべ
く、パス２４７上のアドレスの下位ビットをデコードす
る。
、それは、Ｓ／８８プロセツサ・バス１６ＩＡ、１６１
Ｄを、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・バス２４７．２２３に結合する。レジ
スタ・ア１２レス・デコード論理５６２は、プロセッサ
６２とのデータ転送のために、論理回路５４９．５５０
またはレジスタ５６０．５６１のうちの１つを選択すべ
く、パス２４７上のアドレスの下位ビットをデコードす
る。
さらに、線５６２．５６３上の割り込みは、ＯＲ回路２
９２ａを介して第２０図のＳ／８８割つ込み論理２１２
乙と指向される。その割り込み要求信号は、データがプ
ロセッサ６２への転送のためにＳ／３７０チツプのうち
の１つから論理５４９で受領されるとき、線５６２上で
活動化される。
９２ａを介して第２０図のＳ／８８割つ込み論理２１２
乙と指向される。その割り込み要求信号は、データがプ
ロセッサ６２への転送のためにＳ／３７０チツプのうち
の１つから論理５４９で受領されるとき、線５６２上で
活動化される。
線５Ｓ２」二の割り込み要求は、論理５５０からＳ／３
７０チツプへのデータ転送の完了をプロセッサ６２に通
知する。線５６２上の割り込み要求は、プロセッサ６２
に、プロセッサ６２への転送のためにＳ／３７０チツプ
からのデータが論理５４９によって受は取られたことを
通知する。その割り込み要求は、Ｉ Ａ、 ＣＫ信号が
線２５８ｄと２５８ｅ上にそれぞれあられれるときに線
５６２及び５６３上に保持される。３つの割り込みのベ
クタ番号は、第２０図からのＩＡＣＫ信号２５８ｄ及び
２５８ｅによってそれぞれ付勢されたとき、論理５６４
．５６５から得られる。そのベクタ番号は、個別の割り
込みハンドラ・ルーチンにアクセスするために処理ユニ
ット６２Ｌこまって使用される。
７０チツプへのデータ転送の完了をプロセッサ６２に通
知する。線５６２上の割り込み要求は、プロセッサ６２
に、プロセッサ６２への転送のためにＳ／３７０チツプ
からのデータが論理５４９によって受は取られたことを
通知する。その割り込み要求は、Ｉ Ａ、 ＣＫ信号が
線２５８ｄと２５８ｅ上にそれぞれあられれるときに線
５６２及び５６３上に保持される。３つの割り込みのベ
クタ番号は、第２０図からのＩＡＣＫ信号２５８ｄ及び
２５８ｅによってそれぞれ付勢されたとき、論理５６４
．５６５から得られる。そのベクタ番号は、個別の割り
込みハンドラ・ルーチンにアクセスするために処理ユニ
ット６２Ｌこまって使用される。
Ｓ／３７０集積サポ一ト機構（Ｉ ５Ｆ）５４０（第４
９図）は、チップセット１５０上の論理に対して「裏口
１入口を与える。このＩＳＦは、チップ８５及びｉ ５
１−１６４上に集積されたユニット・サポート・インタ
ーフェース（ＵＳＩ）に接続された５線のサポート・パ
ス５４１からなる。チップ８５上のＵ Ｓ Ｉ ６４−
２の一部が第４９図に示されている。
９図）は、チップセット１５０上の論理に対して「裏口
１入口を与える。このＩＳＦは、チップ８５及びｉ ５
１−１６４上に集積されたユニット・サポート・インタ
ーフェース（ＵＳＩ）に接続された５線のサポート・パ
ス５４１からなる。チップ８５上のＵ Ｓ Ｉ ６４−
２の一部が第４９図に示されている。
サポート・パス５４１は、次のような５つの線との直列
インターフェースをあられす。
インターフェースをあられす。
ビット・アウト（データからチップ・セラ）−への）線
５４３ ビット・イン（チップ・セットからデータへの）線５４
４ アドレス・モード（制御〉線５４５ シフト・ゲート（制御）線５４６ セット・パルス（制御）線５４７ アドレス・モード線５４５は、ビット・イン／ビット・
アウト線５４３．５４４上のアドレス・ビット（高レベ
ル）またはデータービット（低レベル）の直列転送（シ
フト）を通知する。ビット・イン及びビット・アウト線
５４３．５４４は、チップ内部のシフト・レジスタ５４
８などと、論理５４９．５５０中の外部シフト・レジス
タの間の相互接続である。内部レジスタ５４８と２つの
外部レジスタ５４９．５５０のうちの１つとの間でシフ
トされるビットの数は、シフｌ〜・パルス・ゲート線５
４Ｇに印加されるパルスの数によって決定される。
５４３ ビット・イン（チップ・セットからデータへの）線５４
４ アドレス・モード（制御〉線５４５ シフト・ゲート（制御）線５４６ セット・パルス（制御）線５４７ アドレス・モード線５４５は、ビット・イン／ビット・
アウト線５４３．５４４上のアドレス・ビット（高レベ
ル）またはデータービット（低レベル）の直列転送（シ
フト）を通知する。ビット・イン及びビット・アウト線
５４３．５４４は、チップ内部のシフト・レジスタ５４
８などと、論理５４９．５５０中の外部シフト・レジス
タの間の相互接続である。内部レジスタ５４８と２つの
外部レジスタ５４９．５５０のうちの１つとの間でシフ
トされるビットの数は、シフｌ〜・パルス・ゲート線５
４Ｇに印加されるパルスの数によって決定される。
セット−パルスは、チップにシフトされナニばかりのア
ドレスまたはデータ・パターンに基づき、チップ内部活
動を同期させるために使用される。
ドレスまたはデータ・パターンに基づき、チップ内部活
動を同期させるために使用される。
セット・パルスは、例えばレジスタ５４８中のチップ側
の情報の可用性を知らせるために、シフトの終了後活動
化される。このことは、この情報に基づく活動が、この
瞬間から開始できることを意味する。
の情報の可用性を知らせるために、シフトの終了後活動
化される。このことは、この情報に基づく活動が、この
瞬間から開始できることを意味する。
次の例は、動作を説明するものである。特定のアドレス
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つのＳ／８８・デコード５５１がそのアドレス
を検出する。そのアドレス・デコードとセラ１〜・パル
スが、ゲート５５２の出力におけるチップ内部スタート
・パルスを形成する。Ｕ Ｓ Ｉのチップ特定部分は、
特定チップ・デザインがら得た制御及びデータ・チエイ
ンを含む。シフト動作にって影響されない記憶要素の現
在の状況を保持するために、ＵＳＩ活動の開始の前に機
能クロックは停止されなくてはならない。予備的な必要
性に応じたクロック停止を必要とするＵＳＩアクセスは
、「静的」であると定義する。動的アクセスまたは機能
とは、チップが動作している間に実行することができる
動作である。
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つのＳ／８８・デコード５５１がそのアドレス
を検出する。そのアドレス・デコードとセラ１〜・パル
スが、ゲート５５２の出力におけるチップ内部スタート
・パルスを形成する。Ｕ Ｓ Ｉのチップ特定部分は、
特定チップ・デザインがら得た制御及びデータ・チエイ
ンを含む。シフト動作にって影響されない記憶要素の現
在の状況を保持するために、ＵＳＩ活動の開始の前に機
能クロックは停止されなくてはならない。予備的な必要
性に応じたクロック停止を必要とするＵＳＩアクセスは
、「静的」であると定義する。動的アクセスまたは機能
とは、チップが動作している間に実行することができる
動作である。
セット・パルスる４、チップ内部タイミングに対して機
能を同期化するために使用される。これらの機能は、ア
ドレス・モード線（アドレスまたはデータ・モード）に
よって追加的にゲートされる、５ＥＲＤＥＳレジスタ中
のアドレス・パターンまたはデータ・パターンからデコ
ードされる。
能を同期化するために使用される。これらの機能は、ア
ドレス・モード線（アドレスまたはデータ・モード）に
よって追加的にゲートされる、５ＥＲＤＥＳレジスタ中
のアドレス・パターンまたはデータ・パターンからデコ
ードされる。
それらの機能とは次のものである。
５ＦＲＤＥＳへのチップ状況セット
５ＥＲＤＥＳへのモード・レジスタ・セット５ＥＲＤＥ
Ｓからのモード・レジスタ・ロードサポート転送要求ラ
ッチ＜ Ｓ Ｐ Ｒ，）セラ１〜プロセツサ制御要求ラ
ッチ（ＰＣＲ）リセッ）・個々のチップをサポートする
ために必要に応じた追加の動的機能 Ｓ／３７０チツプセツト内のさまざまなアドレス可能エ
ンティティに対して「裏口」アクセスを与える、ＩＳＦ
の５線直列バス５４１は、各チップのユニット−サポー
ト・インターフェース（ＵＳＩ）、例えば、チップ８５
のＵ Ｓ Ｉ ５４．２に結合される。ＵＳＩ５４２は
、８ビツト・アドレス・レジスタ５６Ｇと、８ビット直
列／並列化器（ＳＥＲＤＥＳ）５４８を提供する。ｔＪ
Ｓ Ｉアドレス・レジスタ５６Ｇは、５ＥＲＤＥＳ５
４８が実際の送受信機構である間に、チップのアドレス
と、そのチップ内のターゲット°エンティティのアドレ
スを受は取る。ＵＳＩはまた、シフ１−イン／シフ１〜
アウト機構のための同期化論理を与える。
Ｓからのモード・レジスタ・ロードサポート転送要求ラ
ッチ＜ Ｓ Ｐ Ｒ，）セラ１〜プロセツサ制御要求ラ
ッチ（ＰＣＲ）リセッ）・個々のチップをサポートする
ために必要に応じた追加の動的機能 Ｓ／３７０チツプセツト内のさまざまなアドレス可能エ
ンティティに対して「裏口」アクセスを与える、ＩＳＦ
の５線直列バス５４１は、各チップのユニット−サポー
ト・インターフェース（ＵＳＩ）、例えば、チップ８５
のＵ Ｓ Ｉ ５４．２に結合される。ＵＳＩ５４２は
、８ビツト・アドレス・レジスタ５６Ｇと、８ビット直
列／並列化器（ＳＥＲＤＥＳ）５４８を提供する。ｔＪ
Ｓ Ｉアドレス・レジスタ５６Ｇは、５ＥＲＤＥＳ５
４８が実際の送受信機構である間に、チップのアドレス
と、そのチップ内のターゲット°エンティティのアドレ
スを受は取る。ＵＳＩはまた、シフ１−イン／シフ１〜
アウト機構のための同期化論理を与える。
Ｓ／３７０チツプ・セット１５０内の各チップは、４ビ
ツト（高位）ＩＳＦ／ＵＳＩア１ζレスを割当てられ、
例えばＰＥ８５と、キャッシコ・コン１〜ローラ１５３
と、バス・アダプタ１５４と、浮動小数点コプロセッサ
１５１と、５ＴＣＩ］、５５は、それぞれ２．４．６．
８、Ａ及びＢの１６進値を割当てられてなる。ＩＳＦ／
ＵＳＩアドレスの下位４ピツ１〜は、下位４ビツトによ
ってアドレスされる内部チップ−エンティティ（例えば
レジスタ、機能またはチエイン）を決定する。
ツト（高位）ＩＳＦ／ＵＳＩア１ζレスを割当てられ、
例えばＰＥ８５と、キャッシコ・コン１〜ローラ１５３
と、バス・アダプタ１５４と、浮動小数点コプロセッサ
１５１と、５ＴＣＩ］、５５は、それぞれ２．４．６．
８、Ａ及びＢの１６進値を割当てられてなる。ＩＳＦ／
ＵＳＩアドレスの下位４ピツ１〜は、下位４ビツトによ
ってアドレスされる内部チップ−エンティティ（例えば
レジスタ、機能またはチエイン）を決定する。
通信スキームは、コマンドと、ソース・チップと、宛先
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（機能チエインとも呼ばれる）からなる。シフト・チ
エインは、次のとおりである。
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（機能チエインとも呼ばれる）からなる。シフト・チ
エインは、次のとおりである。
ビットＯ−７−機能／コード
８−１１− ソース（制御）ユニツｌ〜１２−１．５
− ターゲラ１〜（センス／制御）ユニッ１〜 １６−２３ − メツセージ／データ ２４−２７ − 制御（書込み）レジスタ２８−３１
− センス（読取）レジスタこれらの機能チエインは、
ＩＳＦ／ＵＳＩの直列的性質と、そのチエインが論理５
４９．５５０に及び５ＥＲＤＥＳレジスタ５４８などに
シフトイン／シフトアウトされなくてはならないという
事実により、シフ１〜・チエインと呼ばれる。
− ターゲラ１〜（センス／制御）ユニッ１〜 １６−２３ − メツセージ／データ ２４−２７ − 制御（書込み）レジスタ２８−３１
− センス（読取）レジスタこれらの機能チエインは、
ＩＳＦ／ＵＳＩの直列的性質と、そのチエインが論理５
４９．５５０に及び５ＥＲＤＥＳレジスタ５４８などに
シフトイン／シフトアウトされなくてはならないという
事実により、シフ１〜・チエインと呼ばれる。
機能チエインのコマンド・フィールドは、読取／センス
−コマンド（Ｆｅ２）の書込／制御コマンド（Ｅ ６１
）を含むことができる。機能チエインの例は次のとお
りである。
−コマンド（Ｆｅ２）の書込／制御コマンド（Ｅ ６１
）を含むことができる。機能チエインの例は次のとお
りである。
Ｅ６０２ＸＸ１０−プロセッサ８５のモード・レジスタ
に対する書込 ここで、Ｅ６＝コマンド＝書込 Ｏ＝テストのためのＰＥ６２ソー ス・アドレス ２＝ＰＥ８５宛先 ＸＸ＝メツセージ（データ） １−制御されたレジスタ（モード・ レジスタ） Ｏ−センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を達成するブニめの技法は、Ｆ
ＲＯＭｌ、８１に記憶されているＳ／８８プログラム・
コードを使用する。そのコードは、上記４つの状況のお
のおの乞こ関連する決定を行ない、それに従ってフラグ
をセットする。同期化ルーチンは次に、適当な同期化ま
たは初期化を実行するために、コードの経路を制御する
ようにそれらのフラグを使用する。２つの例を示すと次
のとおりである。
に対する書込 ここで、Ｅ６＝コマンド＝書込 Ｏ＝テストのためのＰＥ６２ソー ス・アドレス ２＝ＰＥ８５宛先 ＸＸ＝メツセージ（データ） １−制御されたレジスタ（モード・ レジスタ） Ｏ−センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を達成するブニめの技法は、Ｆ
ＲＯＭｌ、８１に記憶されているＳ／８８プログラム・
コードを使用する。そのコードは、上記４つの状況のお
のおの乞こ関連する決定を行ない、それに従ってフラグ
をセットする。同期化ルーチンは次に、適当な同期化ま
たは初期化を実行するために、コードの経路を制御する
ようにそれらのフラグを使用する。２つの例を示すと次
のとおりである。
特定のＳ／８８ボード上のメモリが電源障害によってデ
ータを汚染され、その相手から初期化されるべきかどう
かの決定 特定のＳ／８８ボードがデフオールド・マスク処理ユニ
ット（ＤＭＰＵ）の役割を有するべきがどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、より高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、あるＳ／８８制御回路
をＳ／３７０「インターフェース」に物理的にさらすこ
とによって、定義された能力を超えて拡張することがで
きる。この「インターフェース」は、実際上、Ｓ／８８
回路のＳ／８８回路に対する「寄生的追加」である。
ータを汚染され、その相手から初期化されるべきかどう
かの決定 特定のＳ／８８ボードがデフオールド・マスク処理ユニ
ット（ＤＭＰＵ）の役割を有するべきがどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、より高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、あるＳ／８８制御回路
をＳ／３７０「インターフェース」に物理的にさらすこ
とによって、定義された能力を超えて拡張することがで
きる。この「インターフェース」は、実際上、Ｓ／８８
回路のＳ／８８回路に対する「寄生的追加」である。
ここで定義されるもう１つの実現構成はマイクロコード
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいてＳ／８８プロセツサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いときに使用することができる。
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいてＳ／８８プロセツサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いときに使用することができる。
（３）単一プロセッサ・ユニット２１が電源投入された
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
１）このユニットが、電源投入まブこはプートの結果と
して線につながった。
して線につながった。
２）このユニットが、電源障害回復の結果として線につ
ながった。
ながった。
どちらの場合にも、コード経路は同一である。
ユニット２１のＳ／８８エンテイテイは、その自己テス
トの部分を実行し、初期化ルーチン（ＳＴ Ｉ Ｒ）が
、関連記憶ＩＧの内容が汚染されてしまったかどうかく
電源故障状態）を決定しようと試みる。もしそうなら、
５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さも
なければ、ＤＭＰＵであり得る相手または共存処理ユニ
ットをもつかどうかを決定しようと試みる。もしそれが
ないなら、５ＴＩＲはＤＭＰＵ責任範囲を受は持って別
の処理ユニットを同期化しようと試みる。
トの部分を実行し、初期化ルーチン（ＳＴ Ｉ Ｒ）が
、関連記憶ＩＧの内容が汚染されてしまったかどうかく
電源故障状態）を決定しようと試みる。もしそうなら、
５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さも
なければ、ＤＭＰＵであり得る相手または共存処理ユニ
ットをもつかどうかを決定しようと試みる。もしそれが
ないなら、５ＴＩＲはＤＭＰＵ責任範囲を受は持って別
の処理ユニットを同期化しようと試みる。
ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従つ。このことは、Ｓ／８８
ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電源障害回
復のどちらであるかを決定するＳ／８８プロセツサ６２
によって達成される。もしそれが電源投入なら、Ｓ／３
７０エンテイテイは、正常の初期化を続け、次にそれが
ＤＭＰＵであると仮定し、同期信号を発行しようと試み
る。その信号は、Ｓ／８８プロセツサ６２に対してレベ
ル６割り込みを強制するＳ／３７０論理によってトラッ
プされる。割り込み６は、Ｓ／８８ボードＭ１８１．（
第１９Ａ図）中のＳ／３７０同期化マイクロコードにベ
クタされる（これは、Ｓ／８８アドレス空間にマツプさ
れる）。
８８エンテイテイの主導に従つ。このことは、Ｓ／８８
ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電源障害回
復のどちらであるかを決定するＳ／８８プロセツサ６２
によって達成される。もしそれが電源投入なら、Ｓ／３
７０エンテイテイは、正常の初期化を続け、次にそれが
ＤＭＰＵであると仮定し、同期信号を発行しようと試み
る。その信号は、Ｓ／８８プロセツサ６２に対してレベ
ル６割り込みを強制するＳ／３７０論理によってトラッ
プされる。割り込み６は、Ｓ／８８ボードＭ１８１．（
第１９Ａ図）中のＳ／３７０同期化マイクロコードにベ
クタされる（これは、Ｓ／８８アドレス空間にマツプさ
れる）。
ところで、電源投入ブートから、Ｓ／３７０ ＰＥ８５
は自己の５ＴＩＲを実行し、次にその同期点で実行を中
断している。この期間、Ｓ／３７０クロツク１５２もま
た、自身を初期化している。
は自己の５ＴＩＲを実行し、次にその同期点で実行を中
断している。この期間、Ｓ／３７０クロツク１５２もま
た、自身を初期化している。
Ｓ／８８レベル６割り込みサービス・サブルーチン（Ｉ
ＳＳ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、Ｓ／３７０サービス・プロセッサをエミュレートす
るために第４４図のＩＳＦ／ＵＳＩを使用する。このＳ
Ｐエミュレータは、Ｓ／３７０制御記憶１７１のＩＭＩ
、機能を呼び出すために機能ストリングを発行するが、
実際のコード転送は生じない（マイクロコートは、Ｓ／
８８Ｐ Ｒ，ＯＭ ｉ ８１中にある）。ＩＭ、Ｌの次
のステップは、Ｓ／３７０エンテイテイ（プロセッサ８
５及び８７）に同期を同＠通信して、処理ユニット２１
をして実行へともってくることである。ＩＳＳの最終ス
テップは、割り込みから戻り、以て処理ユニットをして
ＩＰＬされた状態の実行を開始させることである。
ＳＳ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、Ｓ／３７０サービス・プロセッサをエミュレートす
るために第４４図のＩＳＦ／ＵＳＩを使用する。このＳ
Ｐエミュレータは、Ｓ／３７０制御記憶１７１のＩＭＩ
、機能を呼び出すために機能ストリングを発行するが、
実際のコード転送は生じない（マイクロコートは、Ｓ／
８８Ｐ Ｒ，ＯＭ ｉ ８１中にある）。ＩＭ、Ｌの次
のステップは、Ｓ／３７０エンテイテイ（プロセッサ８
５及び８７）に同期を同＠通信して、処理ユニット２１
をして実行へともってくることである。ＩＳＳの最終ス
テップは、割り込みから戻り、以て処理ユニットをして
ＩＰＬされた状態の実行を開始させることである。
Ｓ／８８処理ユニツｌ□ ”ｍｏｄｕｌｅ ５ｔａｒｔ
ｕｐ、ｃｍ」の実行の一部として、エミュレ−１−さ
れたサービス・プロセッサｒ Ｉ Ｐ Ｌボタン押圧」
機能ストリングがＩＰＬ機能を実行するためにＳ／３７
０処理ユニツトに送られ、以てディスクからＳ／３７０
主記憶をロードする。丁ＰＬの最終ステップは、次に、
位置０によって指定されたアドレスに制御を渡すことで
ある。
ｕｐ、ｃｍ」の実行の一部として、エミュレ−１−さ
れたサービス・プロセッサｒ Ｉ Ｐ Ｌボタン押圧」
機能ストリングがＩＰＬ機能を実行するためにＳ／３７
０処理ユニツトに送られ、以てディスクからＳ／３７０
主記憶をロードする。丁ＰＬの最終ステップは、次に、
位置０によって指定されたアドレスに制御を渡すことで
ある。
（Ｂ）マイクロコードのみの実現
ユニット２１のＳ／８８エンテイテイは、その自己テス
ト及び初期化ルーチン（ＳＴＩＲ）を実行し、次にこれ
が初期電源投入（ＩＰＯ）と（電源障害回復（ＰＦＲ）
のどちらであるかを決定することになる。もしこれがＩ
ＰＯであるなら、そのコードは、ユニット２１が単一の
エンティティであると決定してオペレーティング・シス
テムのロード及びその「スタートアップ」ルーチンの実
行を進める。
ト及び初期化ルーチン（ＳＴＩＲ）を実行し、次にこれ
が初期電源投入（ＩＰＯ）と（電源障害回復（ＰＦＲ）
のどちらであるかを決定することになる。もしこれがＩ
ＰＯであるなら、そのコードは、ユニット２１が単一の
エンティティであると決定してオペレーティング・シス
テムのロード及びその「スタートアップ」ルーチンの実
行を進める。
もしこれがＰＦＲであるなら、コードはその関連記憶の
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコートは通常の再スタート・タスクを
進める。
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコートは通常の再スタート・タスクを
進める。
上記どの場合も、同期化すべき相手が接続されていない
ので、同期化機能が「ダミー」動作となる。
ので、同期化機能が「ダミー」動作となる。
（４）２重化された処理ユニット２１．２３が電源投入
される − ハードウェア実現構成この状況は、次の２
つの条件のうちどちらがまた両方によってもたらされ得
る。
される − ハードウェア実現構成この状況は、次の２
つの条件のうちどちらがまた両方によってもたらされ得
る。
１）これらのユニツ）・が、電源投入またはブー１〜の
結果として線につながった。
結果として線につながった。
２）これらのユニッ）・が、電源障害回復の結果として
線につながった。
線につながった。
どちらの場合にも、コード経路は同一である。
ユニット２１．２３のＳ／８８エンテイテイは、その自
己テストの部分を実行し、初期化ルーチン（ＳＴＩＲ）
が、関連記憶１Ｇの内容が破壊されてしまっブ゛二かど
うか（電源故障状態）を決定しようと試みる。もしそう
なら、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る
。さもなければ、ＤＭＰＵであり得る相手または共存処
理ユニットをもつかどうか、またはＤＭＰＵでないかビ
うかをを決定しようと試みる。もしそうなら、５ＴＩＲ
はＤＭＰＵ責任範囲を受は持って別の処理ユニットを同
期化しようと試みる。もしそれがＤＭＰＵでないなら、
同期点へ進み、同期を待つ。
己テストの部分を実行し、初期化ルーチン（ＳＴＩＲ）
が、関連記憶１Ｇの内容が破壊されてしまっブ゛二かど
うか（電源故障状態）を決定しようと試みる。もしそう
なら、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る
。さもなければ、ＤＭＰＵであり得る相手または共存処
理ユニットをもつかどうか、またはＤＭＰＵでないかビ
うかをを決定しようと試みる。もしそうなら、５ＴＩＲ
はＤＭＰＵ責任範囲を受は持って別の処理ユニットを同
期化しようと試みる。もしそれがＤＭＰＵでないなら、
同期点へ進み、同期を待つ。
ユニッ１〜２１のＳ／３７０エンテイテイは、単に、Ｓ
／８８エンテイテイの主導に従う。Ｓ／８８ ＰＲＯ
Ｍ１８１中にあるコードを実行するＳ／８８エンテイテ
イは、正常自己テヌ）・を完了し、次にこれが初期電源
投入と電源障害回復のどちらであるかを決定する。もし
それが電源投入なら、Ｓ／３７０エンテイテイＧＪ、正
常の初期化を続け、次に同期化点へ進む。もしそれが電
源障害回復であるなら、キャッシュが、有効であるかど
うか決定するために検査される。もしそうなら、それは
、相手のキャッシュが無効であると分かった場合に、相
手のメモリを更新する必要があるかもしれない。もし自
己のキャッシュが無効であるなら、それは、有効キャッ
シコ内容で更新するために相手ユニットに依存しなくて
はならない。もしどちらのユニッ１〜も有効メモリを保
証することができないなら、それらは、対として正常電
源投入及び初期化を継続しなくてはならない。処理ユニ
ッ１〜のＳ／８８エンテイテイが同期点に近付くにつれ
、各Ｓ／８８エンテイテイは、ＤＭＰＵ処理責任を引き
受けなくてはならないかどうかを決定する。もしＳ／８
８エンテイテイがそれがＤＭＰＵであることを見出した
なら、Ｓ／８８エンテイテイは、同期信号を発行しよう
と試みる。
／８８エンテイテイの主導に従う。Ｓ／８８ ＰＲＯ
Ｍ１８１中にあるコードを実行するＳ／８８エンテイテ
イは、正常自己テヌ）・を完了し、次にこれが初期電源
投入と電源障害回復のどちらであるかを決定する。もし
それが電源投入なら、Ｓ／３７０エンテイテイＧＪ、正
常の初期化を続け、次に同期化点へ進む。もしそれが電
源障害回復であるなら、キャッシュが、有効であるかど
うか決定するために検査される。もしそうなら、それは
、相手のキャッシュが無効であると分かった場合に、相
手のメモリを更新する必要があるかもしれない。もし自
己のキャッシュが無効であるなら、それは、有効キャッ
シコ内容で更新するために相手ユニットに依存しなくて
はならない。もしどちらのユニッ１〜も有効メモリを保
証することができないなら、それらは、対として正常電
源投入及び初期化を継続しなくてはならない。処理ユニ
ッ１〜のＳ／８８エンテイテイが同期点に近付くにつれ
、各Ｓ／８８エンテイテイは、ＤＭＰＵ処理責任を引き
受けなくてはならないかどうかを決定する。もしＳ／８
８エンテイテイがそれがＤＭＰＵであることを見出した
なら、Ｓ／８８エンテイテイは、同期信号を発行しよう
と試みる。
同期化信号は、Ｓ／３７０論理３７０によってトラップ
されてＳ／８８エンテイテイに対してレベル６割り込み
を強制する。この割り込みは、ＰＲＯＭ１８１中のＳ／
３７０同期化マイクロコード（これは、Ｓ／８８アドレ
ス空間）乙こベクタされる。ところで、電源投入ブート
から、Ｓ／３７０（例えばＰＥ８５．８７）は自己の５
ＴＩＲを実行し、次にその同期点で実行を中断している
。
されてＳ／８８エンテイテイに対してレベル６割り込み
を強制する。この割り込みは、ＰＲＯＭ１８１中のＳ／
３７０同期化マイクロコード（これは、Ｓ／８８アドレ
ス空間）乙こベクタされる。ところで、電源投入ブート
から、Ｓ／３７０（例えばＰＥ８５．８７）は自己の５
ＴＩＲを実行し、次にその同期点で実行を中断している
。
もしこれが、電源障害回復であるなら、Ｓ／３７０エン
テイテイは、メモリの完全性及び同期化を保証するため
にどの程度初期化ルーチンに遡らなくてはならないかを
決定するＳ／８８エンテイテイの処理と同様の処理を通
過する。この間に、Ｓ／３７０りロック１５２は、自己
を初期化している。
テイテイは、メモリの完全性及び同期化を保証するため
にどの程度初期化ルーチンに遡らなくてはならないかを
決定するＳ／８８エンテイテイの処理と同様の処理を通
過する。この間に、Ｓ／３７０りロック１５２は、自己
を初期化している。
Ｓ／３７０プロセツサによるＳ／８８同期化パルスのト
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。
Ｓ／８８プロセツサは、線５７０（第５０図）上に５Ｙ
ＮＣＯＵＴ信号を発行する、ユニット２３のプロセッサ
のＳ／８８対のうちの１つによって同期化を遠戚する。
ＮＣＯＵＴ信号を発行する、ユニット２３のプロセッサ
のＳ／８８対のうちの１つによって同期化を遠戚する。
もし相手ユニットが初期化され自己テヌ１〜を完了し、
破断されていないと決定されているなら、それは、破断
線５７１上に、５ＹＮＣＯＵＴ信号をＡＮＤ反転ゲート
５７３を通じてゲー１−するように回Ｍ５７２によって
反転される信号レベルをもつ。
破断されていないと決定されているなら、それは、破断
線５７１上に、５ＹＮＣＯＵＴ信号をＡＮＤ反転ゲート
５７３を通じてゲー１−するように回Ｍ５７２によって
反転される信号レベルをもつ。
もとのシステム８８（例えばモジュール１０）において
は、同期化信号が、線５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセツサの５ＹＮＣ
ＩＮＮｂ２Ｏ２印加された。それはまに、ユニット１２
．１４の４つの全てのＳ／８８プロセツサの「キックオ
フ」を開始するために、Ｃバス及びインバータ５７６を
介してユニット１２のチエツク側Ｓ／８８プロセツサの
５ＹＮＣＩＮ線５７５に印加される。
は、同期化信号が、線５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセツサの５ＹＮＣ
ＩＮＮｂ２Ｏ２印加された。それはまに、ユニット１２
．１４の４つの全てのＳ／８８プロセツサの「キックオ
フ」を開始するために、Ｃバス及びインバータ５７６を
介してユニット１２のチエツク側Ｓ／８８プロセツサの
５ＹＮＣＩＮ線５７５に印加される。
改良されたＳ／３７０−Ｓ／８８ （参照番号２１．２
３など）ユニツ１〜においては、回路５７３の出力５７
７は、Ｓ／８８プロセツサのキックオフを防止するため
に５ＹＮＣＩＮＮｂ２Ｏ２び５７５から切り放される。
３など）ユニツ１〜においては、回路５７３の出力５７
７は、Ｓ／８８プロセツサのキックオフを防止するため
に５ＹＮＣＩＮＮｂ２Ｏ２び５７５から切り放される。
そのかわりに、出力５７７は、相手ユニッ＋−２１（第
４９図）のＢＣＵ１５６中のフリップフロップ５８２を
セラ１〜するために線５８１を介して接続される。それ
はまた、ユニット２１中の相手側ＢＣＵ （図示しない
）中の対応するフリップフロップをもセットする。
４９図）のＢＣＵ１５６中のフリップフロップ５８２を
セラ１〜するために線５８１を介して接続される。それ
はまた、ユニット２１中の相手側ＢＣＵ （図示しない
）中の対応するフリップフロップをもセットする。
以下の説明は、ユニット２１中の単一のＳ／３７０及び
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の様式で動作しているこ
とを理解されたい。
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の様式で動作しているこ
とを理解されたい。
フリップフロップ５８２は、線５８３、ＯＲ回路２９２
ａ及び２９２（第２０図参照）、割り込み論理２９３、
及び線ＩＰＯ−２を介してＳ／８８プロセツサ６２にレ
ベル６割り込み信号を印加する。この動作は、Ｓ／３７
０によるＳ／８８同期信号の「）・ラッピング」と呼ば
れる。
ａ及び２９２（第２０図参照）、割り込み論理２９３、
及び線ＩＰＯ−２を介してＳ／８８プロセツサ６２にレ
ベル６割り込み信号を印加する。この動作は、Ｓ／３７
０によるＳ／８８同期信号の「）・ラッピング」と呼ば
れる。
さて、ユニット２１のＳ／３７０エンテイテイが自己テ
ストと初期化ルーチン（ＳＴ Ｉ Ｒ）を成功裡に実行
し、キックオフの用意ができていると仮定する。
ストと初期化ルーチン（ＳＴ Ｉ Ｒ）を成功裡に実行
し、キックオフの用意ができていると仮定する。
他のＤ Ｍ Ａ Ｃ及びＢＣＵレベル６割り込みに関連
して第２０図で説明したように、Ｓ／８８プロセツサＧ
２は、線５８２上の同期化（ＳＹＮＣ）信号に応答して
割り込み肯定応答サイクルを開始する。プロセッサ６２
からの肯定応答及び優先順位レベル信号は、論理２８１
中でデコードされ、論理ＢＣＵバス要求がデコード論理
２８１の出力２８３と、ゲート２９１ヒ、線２８７ヒ、
ＯＲ回路２８４を介して線１９０上にもたらされる。
して第２０図で説明したように、Ｓ／８８プロセツサＧ
２は、線５８２上の同期化（ＳＹＮＣ）信号に応答して
割り込み肯定応答サイクルを開始する。プロセッサ６２
からの肯定応答及び優先順位レベル信号は、論理２８１
中でデコードされ、論理ＢＣＵバス要求がデコード論理
２８１の出力２８３と、ゲート２９１ヒ、線２８７ヒ、
ＯＲ回路２８４を介して線１９０上にもたらされる。
バス・サイクルが線１９１上でプロセッサ６２に対して
許可された時、それは、（ＳＹＮＣ線５８３、ＡＳ線２
７０１及びデコード線２８３とともに）ＡＮＤゲート２
９４−４をしてＩＡＣＫ線２５８ｆに対して信号を印加
するようにイネーブルする。この信号は、ＢＣＵローカ
ル・バス２２３と、ドライバ・レシーバ２１８と、ブロ
セッサ・バス１６１Ｄを介してＳ／８８プロセツサ６２
に対して適当なベクタ番号を印加するためにベクタ・ビ
ット論理５８４（第４９図）に印加される。線２５８ｆ
上の信号もまたフリップフロップ５８２をリセットする
。
許可された時、それは、（ＳＹＮＣ線５８３、ＡＳ線２
７０１及びデコード線２８３とともに）ＡＮＤゲート２
９４−４をしてＩＡＣＫ線２５８ｆに対して信号を印加
するようにイネーブルする。この信号は、ＢＣＵローカ
ル・バス２２３と、ドライバ・レシーバ２１８と、ブロ
セッサ・バス１６１Ｄを介してＳ／８８プロセツサ６２
に対して適当なベクタ番号を印加するためにベクタ・ビ
ット論理５８４（第４９図）に印加される。線２５８ｆ
上の信号もまたフリップフロップ５８２をリセットする
。
Ｓ／３７０ＳＴＩＲ機能が仮定のように既に完了してい
るなら、Ｓ／８８プロセツサ６２は、Ｓ／３７０同期化
のために割り込みルーチンの最初の命令にアクセスする
ためにプロセッサ６２乙こよって次に使用されるベクタ
番号を得るために読取サイクルを実行する。
るなら、Ｓ／８８プロセツサ６２は、Ｓ／３７０同期化
のために割り込みルーチンの最初の命令にアクセスする
ためにプロセッサ６２乙こよって次に使用されるベクタ
番号を得るために読取サイクルを実行する。
同期化ルーチンの最後の命令は、線５８Ｇ（第５０図）
に同期化信号を印加する同期化コマンドを発生ずる。
に同期化信号を印加する同期化コマンドを発生ずる。
この信号は、相手ユニット２１．２３のＳ／８８（及び
Ｓ／３７０）プロセッサを、ロックステップで「キック
オフ」するために、同期化線５８０及び５７５に印加さ
れる。
Ｓ／３７０）プロセッサを、ロックステップで「キック
オフ」するために、同期化線５８０及び５７５に印加さ
れる。
Ｓ／８８処理ユニツト「ｍｏｄｕｌｅ ５ｔａｒｔ ｕ
ｐ、ｃｌｎＪの実行の一部として、エミュレートされた
サービス・プロセッサｒＩＰＬボタン押圧」機能ストリ
ングがユニット２１．２３中のＳ／３７０エンテイテイ
に送られる。ＤＡＳＤアクセスなどの全１．Ｍ Ｌ機能
を実行するのではなくて、このＩＭＬはＳ／８８主記憶
からのＩ１０処理とロードを迂回する。ＥＸＥＣ３７０
コードは既に、ＤＡＳＤからＩＰＬコードをフェッチし
それをＳ／８８主記憶に配置して、ＩＰＬを待っている
。ＩＰＬの最終ステップは、次に、位置０によって指定
されたアドレスに制御を渡すことである。
ｐ、ｃｌｎＪの実行の一部として、エミュレートされた
サービス・プロセッサｒＩＰＬボタン押圧」機能ストリ
ングがユニット２１．２３中のＳ／３７０エンテイテイ
に送られる。ＤＡＳＤアクセスなどの全１．Ｍ Ｌ機能
を実行するのではなくて、このＩＭＬはＳ／８８主記憶
からのＩ１０処理とロードを迂回する。ＥＸＥＣ３７０
コードは既に、ＤＡＳＤからＩＰＬコードをフェッチし
それをＳ／８８主記憶に配置して、ＩＰＬを待っている
。ＩＰＬの最終ステップは、次に、位置０によって指定
されたアドレスに制御を渡すことである。
（Ｂ）マイクロコードのみの実現構成
初期電源投入（ＩＰＯ）の結果、または電源障害回復（
Ｐ Ｆ Ｒ，）の結果として電源投入されたＰＵボード
。
Ｐ Ｆ Ｒ，）の結果として電源投入されたＰＵボード
。
最初に、ＩＰＯの場合を考えてみる。
ＩＰＯによってＳ／８８電源良好信号が確証された結果
、メンテナンス割り込みがＳ／８８主記憶Ｍ１８１コー
ドを呼び出す。このコードは、ユニット２１のＳ／８８
エンテイテイを同期させて、やはりＰＲＯＭ１８１中に
あるＳ／３７０ ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴ
ＩＲは、これがＩＰＯであるので、Ｓ／８８及びそのオ
ペレーティング・システムの機能が必要である時に、初
期化し同期化させるために十分な機能がロードされてい
ない、と決定する。その結果、Ｓ／３７０は、さらなる
動作をすることなく、オペレーティング・システムのロ
ードへと進むＳ／８８主記憶Ｍ１８１へと戻る。オペレ
ーティング・システム初期化の一部として、「スタート
アップ」モジコールが呼び出される。このモジュールも
また、ＰＲ，０Ｍ１８１中にあるＳ／３７０ＳＴＩＲを
呼び出す。このとき、５ＴＩＲは、必要な機能が利用可
能であると決定し、初期マイクロコード・ロード（ＩＭ
Ｌ）自体を同期化するためにそれらを利用する。
、メンテナンス割り込みがＳ／８８主記憶Ｍ１８１コー
ドを呼び出す。このコードは、ユニット２１のＳ／８８
エンテイテイを同期させて、やはりＰＲＯＭ１８１中に
あるＳ／３７０ ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴ
ＩＲは、これがＩＰＯであるので、Ｓ／８８及びそのオ
ペレーティング・システムの機能が必要である時に、初
期化し同期化させるために十分な機能がロードされてい
ない、と決定する。その結果、Ｓ／３７０は、さらなる
動作をすることなく、オペレーティング・システムのロ
ードへと進むＳ／８８主記憶Ｍ１８１へと戻る。オペレ
ーティング・システム初期化の一部として、「スタート
アップ」モジコールが呼び出される。このモジュールも
また、ＰＲ，０Ｍ１８１中にあるＳ／３７０ＳＴＩＲを
呼び出す。このとき、５ＴＩＲは、必要な機能が利用可
能であると決定し、初期マイクロコード・ロード（ＩＭ
Ｌ）自体を同期化するためにそれらを利用する。
第２に、ＰＦＲの場合、
Ｓ／８８電源良好信号がＩＰＯによって確証された結果
、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ、１８
１コードを呼び出す。このコードは、ユニット２１のＳ
／８８エンテイテイを同期させ、やはりＰＲＯＭＩ ８
１中にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０
ＳＴＩＲは、これがＰＦＲであるので、必要な機能が利
用可能であると決定してＳ／３７０エンテイテイまたは
ユニット２１の同期及び初期化に進む。
、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ、１８
１コードを呼び出す。このコードは、ユニット２１のＳ
／８８エンテイテイを同期させ、やはりＰＲＯＭＩ ８
１中にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０
ＳＴＩＲは、これがＰＦＲであるので、必要な機能が利
用可能であると決定してＳ／３７０エンテイテイまたは
ユニット２１の同期及び初期化に進む。
（５） 一方のユニツ）〜２１が正常に処理している間
に相手２３が挿入された （Ａ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻り機能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。
に相手２３が挿入された （Ａ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻り機能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。
（Ｂ）マイクロコードのみの実現構成
新しいボードが押入された結果として、メンテナンス割
り込みがＳ／８８ＰＲ，ＯＭｌ ８１コードを呼び出す
ｇこのコードは、ユニット２１のＳ／８８エンテイテイ
を再同期化させ、次に、やはりＰＲ，０Ｍ１８１中にあ
るＳ／３７０ＳＴ丁Ｒを０乎び出す。Ｓ／３７０ＳＴＩ
Ｒは、これがＰＦＲに類似しているので、必要な機能は
利用可能であると決定して、ユニット２１のＳ／３７０
エンテイテイの同期化及び初期化に進む。
り込みがＳ／８８ＰＲ，ＯＭｌ ８１コードを呼び出す
ｇこのコードは、ユニット２１のＳ／８８エンテイテイ
を再同期化させ、次に、やはりＰＲ，０Ｍ１８１中にあ
るＳ／３７０ＳＴ丁Ｒを０乎び出す。Ｓ／３７０ＳＴＩ
Ｒは、これがＰＦＲに類似しているので、必要な機能は
利用可能であると決定して、ユニット２１のＳ／３７０
エンテイテイの同期化及び初期化に進む。
（６）相手が比較障害を検出する
（Ａ）ハードウェア実現構成
故障の処理ユニットは、正常動作処理ユニットが強制さ
れたレベル６割り込みによって割り込まれる間に５ＴＩ
Ｒに強制されることになる。レベル６割り込みサービス
・サブルーチンは、優先使用されたタスク環境の保存へ
と赴き、新しい処理ユニットがつながっているかどうか
決定し、そうであるとき割り込みから戻る。割り込みか
らの戻りの機能として、その２つのユニットは、ロック
ステップされた同期化へと降りてきて優先使用されたタ
スクを再開する。障害処理ユニットがその５ＴＩＲから
正しく脱出することに失敗すると（例えば１度、または
予め選択された回数）、正常動作処理ユニットが、適邑
な時間の後、障害処理ユニットのＳ／８８部分とそのさ
まざまな状況報告機能に「破断」をセットする。
れたレベル６割り込みによって割り込まれる間に５ＴＩ
Ｒに強制されることになる。レベル６割り込みサービス
・サブルーチンは、優先使用されたタスク環境の保存へ
と赴き、新しい処理ユニットがつながっているかどうか
決定し、そうであるとき割り込みから戻る。割り込みか
らの戻りの機能として、その２つのユニットは、ロック
ステップされた同期化へと降りてきて優先使用されたタ
スクを再開する。障害処理ユニットがその５ＴＩＲから
正しく脱出することに失敗すると（例えば１度、または
予め選択された回数）、正常動作処理ユニットが、適邑
な時間の後、障害処理ユニットのＳ／８８部分とそのさ
まざまな状況報告機能に「破断」をセットする。
（Ｂ）マイクロコードのみの実現構成
比較障害検出とボードの結果、メンテナンス割り込みは
Ｓ／８８部分ＯＭ１８１コードを呼び出す。このコード
は、ユニット２１のＳ／８８エンテイテイを再同期化し
、次に、やはりＰＲＯＭ１８１中にあるＳ／３７０ＳＴ
ＩＲを呼び出す。
Ｓ／８８部分ＯＭ１８１コードを呼び出す。このコード
は、ユニット２１のＳ／８８エンテイテイを再同期化し
、次に、やはりＰＲＯＭ１８１中にあるＳ／３７０ＳＴ
ＩＲを呼び出す。
Ｓ／３７０ＳＴＩＲは、これがＰＦＲに類似しているこ
とから、必要に機能が利用可能であると判断してユニッ
ト２１のＳ／３７０エンテイテイの同期化及び初期化に
進む。さらなる比較もまた、それと同じ動作の反復をも
たらす。予定の回数の反復の後、そのボードは永久的に
断線され、障害が報告される。
とから、必要に機能が利用可能であると判断してユニッ
ト２１のＳ／３７０エンテイテイの同期化及び初期化に
進む。さらなる比較もまた、それと同じ動作の反復をも
たらす。予定の回数の反復の後、そのボードは永久的に
断線され、障害が報告される。
別の実施例
別の（非Ｓ／８８）フォールト・トレラント・システム
における使用 好適な実施例乙こおいては、ハードウェア・フォールト
・トレランスは、少なくとも３つの特徴をもつものとし
て示される。すなわち、システムの別の要素ｔこ対して
データ・エラーの伝搬を生じることなく、現場で交換可
能な故障ユニッ１〜を、瞬間的に電気的に分離すること
と、必要に応じてまたは要素が故障した時に要素を除去
しまたは追加するために動的再構成コードが与えられて
いること、及びシステムの無駄なくサブシステムまたは
現場で交換可能な故障ユニットから電力を取り去ること
ができるという能力、すなわち、ホットプラグ可能性で
ある。そして、ユーザーは、機能または性能の低下を感
じることはないのである。
における使用 好適な実施例乙こおいては、ハードウェア・フォールト
・トレランスは、少なくとも３つの特徴をもつものとし
て示される。すなわち、システムの別の要素ｔこ対して
データ・エラーの伝搬を生じることなく、現場で交換可
能な故障ユニッ１〜を、瞬間的に電気的に分離すること
と、必要に応じてまたは要素が故障した時に要素を除去
しまたは追加するために動的再構成コードが与えられて
いること、及びシステムの無駄なくサブシステムまたは
現場で交換可能な故障ユニットから電力を取り去ること
ができるという能力、すなわち、ホットプラグ可能性で
ある。そして、ユーザーは、機能または性能の低下を感
じることはないのである。
この改良は、上記の厳密な必要条件のあるものを欠く異
なるソフ）〜ウェア・フォール１〜・１〜レラント・シ
ステムで使用することもできることを理解されたい。
なるソフ）〜ウェア・フォール１〜・１〜レラント・シ
ステムで使用することもできることを理解されたい。
本願発明を適用することができるけれども上記の厳密な
必要条件のあるものを欠く異なる別のシステムが米国特
許第４３５６５６０号に示されている。その米国特許の
第１図において、３つのサブシステムが互いに非同期的
に動作し、２重化されたバスに結合されている。そして
、もし１つのサブシステムが故障したら、残りの２つが
プログラム実行を続ける。全てのエラーは、本発明の好
適な実施例のよう乙こ瞬間的ではなく、プログラム中の
チエツク・ポイントで決定される。
必要条件のあるものを欠く異なる別のシステムが米国特
許第４３５６５６０号に示されている。その米国特許の
第１図において、３つのサブシステムが互いに非同期的
に動作し、２重化されたバスに結合されている。そして
、もし１つのサブシステムが故障したら、残りの２つが
プログラム実行を続ける。全てのエラーは、本発明の好
適な実施例のよう乙こ瞬間的ではなく、プログラム中の
チエツク・ポイントで決定される。
該米国特許のサブシステムとは異なる、Ｓ／３７０プロ
セツサなどのプロセッサは、Ｓ／８８に関連してここで
示したのと同様の様式でそのサブシステムに接続するこ
とができる。そして、本発明のアドレス・ストローブ（
ＡＳ）４５１に関連して説明したのと同様の様式で該米
国特許のサブシステム中の選択線を使用し且つ制御する
ことにより、そのサブシステムのプロセッサを、それら
を寄生的な接続異種プロセッサのＩ１０コントローラと
しての使用を可能ならしめるために切り放すことができ
る。
セツサなどのプロセッサは、Ｓ／８８に関連してここで
示したのと同様の様式でそのサブシステムに接続するこ
とができる。そして、本発明のアドレス・ストローブ（
ＡＳ）４５１に関連して説明したのと同様の様式で該米
国特許のサブシステム中の選択線を使用し且つ制御する
ことにより、そのサブシステムのプロセッサを、それら
を寄生的な接続異種プロセッサのＩ１０コントローラと
しての使用を可能ならしめるために切り放すことができ
る。
（２）Ｓ／８８ Ｉ／○コントローラとＳ／３７０主
記憶の間の直接データ転送 好適な実施例では、キャッシュ３４０を（全ての有効子
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての有効
Ｉ１０データを記憶すると仮定されている第５１図の実
施例では、■／○データ転送を、 ディスク・コントロ
ーラ２０などのＳ／８８ Ｉ１０装置と、Ｓ／３７０
記憶１６２の間でより効率的な動作のために直接行うこ
とができる。
記憶の間の直接データ転送 好適な実施例では、キャッシュ３４０を（全ての有効子
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての有効
Ｉ１０データを記憶すると仮定されている第５１図の実
施例では、■／○データ転送を、 ディスク・コントロ
ーラ２０などのＳ／８８ Ｉ１０装置と、Ｓ／３７０
記憶１６２の間でより効率的な動作のために直接行うこ
とができる。
しかし、この代替実施例では、ＢＣＵ１５Ｇは依然とし
てＳ／３７０ Ｉ１０コマンＦ：舎Ｓ／８８に変換す
るために使用されなくてはならない。
てＳ／３７０ Ｉ１０コマンＦ：舎Ｓ／８８に変換す
るために使用されなくてはならない。
そのコマンドに関連付けられたシステム３７０記憶アド
レスは、そのコマンドがＳ／８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によってＳ／８８物理的ア
ドレスに変更されなくてはならない。
レスは、そのコマンドがＳ／８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によってＳ／８８物理的ア
ドレスに変更されなくてはならない。
記憶１６２からＩ１０装置へのデータ転送の間に、１つ
の方法は、Ｉ１０動作を開始する前に記憶１６２に対し
て、Ｉ１０動作に関連するキャッシュの区画を先ずフラ
ッシュすることである。
の方法は、Ｉ１０動作を開始する前に記憶１６２に対し
て、Ｉ１０動作に関連するキャッシュの区画を先ずフラ
ッシュすることである。
Ｉ１０装置から記憶１６２へのデータ変換の間に、■／
○動作に関連するキャッシュの区画は、Ｉ１０動作を実
行する前に無効化される。
○動作に関連するキャッシュの区画は、Ｉ１０動作を実
行する前に無効化される。
もしデータ変換が必要なら、Ｓ／８８プロセツサ６２内
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってその機能をＩ１０装置コントローラ中で実行
することができる。
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってその機能をＩ１０装置コントローラ中で実行
することができる。
データ変換はまた、ＡＳＣＣＩがらＥＢＣＤＥＣ変換な
とのＳ／８８ ０Ｓ中の変換ルーチンを呼び出すＥＸＥ
Ｃ３７０アプリケーション・プログラムによって実行し
てもよい。
とのＳ／８８ ０Ｓ中の変換ルーチンを呼び出すＥＸＥ
Ｃ３７０アプリケーション・プログラムによって実行し
てもよい。
（３）直接接続された対の両プロセッサの切り放し
第５２図は、直接結合されたプロセッサの対の両方が、
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転送するために好適な実施例のＳ／８８プロ
セツサ６２に関連して説明されたのと同様な様式で、関
連ハードウェアから切り放される代替実施例のためのデ
ータ・フローを示す図である。
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転送するために好適な実施例のＳ／８８プロ
セツサ６２に関連して説明されたのと同様な様式で、関
連ハードウェアから切り放される代替実施例のためのデ
ータ・フローを示す図である。
２つのプロセッサ６４０，６４１は、プロセッサ・バス
６４２．６４３と、ドライバ・レシーバ回路６４４．６
４５と、共通ローカル記憶ユニット６４６を介して互い
に結合される。プロセッサ６４０及び６４１は、アーチ
テクチャとオペレーティング・システムが同じでもまく
異なっていてもよい。各プロセッサ６４０及び６４１は
、個別のオペレーティング・システムの制御の下でのプ
ログラムの通常処理のための主記憶及びＩ１０装置を含
む自己専用のハードウェア（図示しない）をもっていて
もよい。どちらのオペレーティング・システムも、互い
のオペレーティング・システムに関連付けられているプ
ロセッサの存在も、それに結合されていることも知らな
い。
６４２．６４３と、ドライバ・レシーバ回路６４４．６
４５と、共通ローカル記憶ユニット６４６を介して互い
に結合される。プロセッサ６４０及び６４１は、アーチ
テクチャとオペレーティング・システムが同じでもまく
異なっていてもよい。各プロセッサ６４０及び６４１は
、個別のオペレーティング・システムの制御の下でのプ
ログラムの通常処理のための主記憶及びＩ１０装置を含
む自己専用のハードウェア（図示しない）をもっていて
もよい。どちらのオペレーティング・システムも、互い
のオペレーティング・システムに関連付けられているプ
ロセッサの存在も、それに結合されていることも知らな
い。
この代替実施例のプロセッサ６４０がしかし、プロセッ
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラム乙こまって制御される時、プロセ
ッサ６４０は好適には、回路６４４をして、プロセッサ
６４０がらａ記憶６４６ヘコマント及びデータを転送す
るために、ローカル・バス６５２を介してバス６４２を
ローカル記憶６４６へ結合させるために論理６４８によ
ってデコードされる予定のアドレスをプロセッサ・アド
レス・バス６４７上に配置する。そのアドレスのデコー
ドはまた、転送をプロセッサ６４０のオペレーティング
・システムに対して透過的にするためにプロセッサ６４
０をその関連ハードウェアから切り放させる。
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラム乙こまって制御される時、プロセ
ッサ６４０は好適には、回路６４４をして、プロセッサ
６４０がらａ記憶６４６ヘコマント及びデータを転送す
るために、ローカル・バス６５２を介してバス６４２を
ローカル記憶６４６へ結合させるために論理６４８によ
ってデコードされる予定のアドレスをプロセッサ・アド
レス・バス６４７上に配置する。そのアドレスのデコー
ドはまた、転送をプロセッサ６４０のオペレーティング
・システムに対して透過的にするためにプロセッサ６４
０をその関連ハードウェアから切り放させる。
切り放し制御論理６４９は、プロセッサ６４１のための
Ｉ１０コマンドまたはＩ１０コマンドがローカル記憶６
４６に転送された時、プロセッサ６４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
から切り放され、言己憶６４Ｇから、そのオペレーティ
ング・システムに透過的な様式でその主記憶（図示しな
い）にコマンドまたはデータを読み込む。もしコマンド
また（オデータが変換を必要とするなら、プロセッサ６
４１は、その必要な変換を実行するために記憶６５０中
のエミュレーション・マイクロコードを利用する。プロ
セッサ６４１は次に、そのオペレーティング・システム
の制御の下で、変換されたコマンドを処理する。
Ｉ１０コマンドまたはＩ１０コマンドがローカル記憶６
４６に転送された時、プロセッサ６４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
から切り放され、言己憶６４Ｇから、そのオペレーティ
ング・システムに透過的な様式でその主記憶（図示しな
い）にコマンドまたはデータを読み込む。もしコマンド
また（オデータが変換を必要とするなら、プロセッサ６
４１は、その必要な変換を実行するために記憶６５０中
のエミュレーション・マイクロコードを利用する。プロ
セッサ６４１は次に、そのオペレーティング・システム
の制御の下で、変換されたコマンドを処理する。
尚、プロセッサ６４０及び６４１の「切り放し」が、各
プロセッサのバー１’ウエアに対する「再結合」が許可
される前に、記憶６４Ｇとの間のコマンドまたはデータ
の実質的なセグメントの連続的な転送を許可することが
できるものであることを認識されたい。このようにして
、高速且つ効率的なデータ転送が遠戚される。
プロセッサのバー１’ウエアに対する「再結合」が許可
される前に、記憶６４Ｇとの間のコマンドまたはデータ
の実質的なセグメントの連続的な転送を許可することが
できるものであることを認識されたい。このようにして
、高速且つ効率的なデータ転送が遠戚される。
コマンドまたはデータは、プロセッサ６４１からプロセ
ッサ６４０へ同様にして逆方向に転送され得る。コマン
ドまたはデータは、記憶６５１中にあるエミュレーショ
ン・マイクロコードによって必要とされるところで変換
することができ、変換されブニコマンドは、そのオペレ
ーティング・システムの制御の下でプロセッサ６４０中
で処理することができる。
ッサ６４０へ同様にして逆方向に転送され得る。コマン
ドまたはデータは、記憶６５１中にあるエミュレーショ
ン・マイクロコードによって必要とされるところで変換
することができ、変換されブニコマンドは、そのオペレ
ーティング・システムの制御の下でプロセッサ６４０中
で処理することができる。
この代替実施例は、ある重要な観点において前記好適な
実施例とは異なる。すなわち、データ転送を「開始する
」プロセッサが、「受信側」プロセッサへデータを転送
するためにそのハードウェアから切り放されるというこ
とである。このことは、Ｉ１０機能（別のプロセッサへ
のコマンドまたはデータの転送）が実行されるべきとき
好適な実施例のＥＸＥＣ３７０／ＥＴＩＯに類似するア
プリケーション・プログラムに制御を渡すための追加機
能を要する。
実施例とは異なる。すなわち、データ転送を「開始する
」プロセッサが、「受信側」プロセッサへデータを転送
するためにそのハードウェアから切り放されるというこ
とである。このことは、Ｉ１０機能（別のプロセッサへ
のコマンドまたはデータの転送）が実行されるべきとき
好適な実施例のＥＸＥＣ３７０／ＥＴＩＯに類似するア
プリケーション・プログラムに制御を渡すための追加機
能を要する。
オペレーティング・システムからアプリケーション・プ
ログラムへあるＩ １０機能のための制御を転送するこ
とを行うための手段は、そのシステムの特性に依存する
。
ログラムへあるＩ １０機能のための制御を転送するこ
とを行うための手段は、そのシステムの特性に依存する
。
例えば、好適な実施例では、Ｓ／３７０はＩ１０開始命
令を実行し、これはＳ／３７０プロセツサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
令を実行し、これはＳ／３７０プロセツサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
第５２図の好適な実施例でζも、例えば、Ｓ／３７０プ
ロセツサＧ４０がコマンドまたはデータをプロセッサ６
４０に送るとき、１１０開始命令でなく選択された無効
ＯＰコードを使用することができる。選択されたＯＰコ
ードのハードウェアまたはマイクロコード・デコードは
、ａ己憶６４Ｇを介してのプロセッサ６４１による情報
転送のためにＳ／３７０をそのハードウェアから「切１
′）放す」特殊なアプリケーション・プログラムに制御
を渡す。
ロセツサＧ４０がコマンドまたはデータをプロセッサ６
４０に送るとき、１１０開始命令でなく選択された無効
ＯＰコードを使用することができる。選択されたＯＰコ
ードのハードウェアまたはマイクロコード・デコードは
、ａ己憶６４Ｇを介してのプロセッサ６４１による情報
転送のためにＳ／３７０をそのハードウェアから「切１
′）放す」特殊なアプリケーション・プログラムに制御
を渡す。
記憶６４Ｇに対して一万のプロセッサによって転送され
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ８４０は記憶６４６のある特定区画にの
み書込を行うように制御することができ、そうしてプロ
セッサ６４１は、その区画からしか読取を行わないよう
に制御される。プロセッサ６４１は記憶６４Ｇの第２の
区画にのみ書込を行うことしか許可されず、プロセッサ
６４−０は、その第２の区画からのみ読取を許可される
。プロセッサ６４０及び６４１は、それぞれ第２及び第
１の区画への書込を禁止される。
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ８４０は記憶６４６のある特定区画にの
み書込を行うように制御することができ、そうしてプロ
セッサ６４１は、その区画からしか読取を行わないよう
に制御される。プロセッサ６４１は記憶６４Ｇの第２の
区画にのみ書込を行うことしか許可されず、プロセッサ
６４−０は、その第２の区画からのみ読取を許可される
。プロセッサ６４０及び６４１は、それぞれ第２及び第
１の区画への書込を禁止される。
切り放し及び割り込み機構は、前記好適な実施例のＳ／
８８プロセツサ６２１こ関連して説明しナニ両プロセッ
サ６４０及び６４１のオペレーティング・システムに透
過的に動作する。
８８プロセツサ６２１こ関連して説明しナニ両プロセッ
サ６４０及び６４１のオペレーティング・システムに透
過的に動作する。
エミュレーション機構は、前記好適な実施例でＥＸＥＣ
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく）アプリケーション・プロ
グラムによって実行することができる。
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく）アプリケーション・プロ
グラムによって実行することができる。
プロセッサ６４０．６４１の間でデータを転送するため
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的であろう。
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的であろう。
また、どちらかのプロセッサ６４０及び６４１が他方の
プロセッサのためのＩ１０動作を実行することかできる
ので、どちらのプロセッサも、他方のプロセッサのＩ
１０Ｅ！境特性のうちのあるものを獲得することができ
る。
プロセッサのためのＩ１０動作を実行することかできる
ので、どちらのプロセッサも、他方のプロセッサのＩ
１０Ｅ！境特性のうちのあるものを獲得することができ
る。
さらに、一方のプロセッサのあるアプリケーション−プ
ログラムは、どちらのプロセッサ・システムのオペレー
ティング・システムのサービスも使用することなく、第
２のプロセッサ中の同様の、または異なるアプリケーシ
ョン・プログラムと通信することができる。
ログラムは、どちらのプロセッサ・システムのオペレー
ティング・システムのサービスも使用することなく、第
２のプロセッサ中の同様の、または異なるアプリケーシ
ョン・プログラムと通信することができる。
尚、ここでは、「アプリケーション・プログラムまたは
コード」という用語が、データ処理技術分野の熟練した
当業者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと異なっている。
コード」という用語が、データ処理技術分野の熟練した
当業者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと異なっている。
１）アプリケーション・プログラムは、オペレーティン
グ・システムの上方に位置し、典型的には、読取、書込
、Ｉ１０制御、時間遅延などのサービスのために、オペ
レーティング・システムを呼び出さなくてはならない。
グ・システムの上方に位置し、典型的には、読取、書込
、Ｉ１０制御、時間遅延などのサービスのために、オペ
レーティング・システムを呼び出さなくてはならない。
２）アプリケーション・コードは、ユーザーによって開
始され、オペレーティング・システム・サービスによっ
てロードされる。
始され、オペレーティング・システム・サービスによっ
てロードされる。
３）オペレーティング・システムは、アプリケーション
・プログラムの記憶のページ・イン及びアウトを制御す
る。
・プログラムの記憶のページ・イン及びアウトを制御す
る。
４）オペレーティング・システムは、主記憶をアプリケ
ーション・プログラムに割り振る。しかし、そのような
「アプリケーション」コートは、今では実行のための追
加機能を与えられている。
ーション・プログラムに割り振る。しかし、そのような
「アプリケーション」コートは、今では実行のための追
加機能を与えられている。
また、「異種」という用語は、オペレーティング・シス
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・トライバをもたず、その装置を制御することができな
いがらである。しかし、オペレーティング・システム上
で走る特殊なアプリケーション・プログラムがその装置
を認識し、その装置上に特殊な制御を行う５３ に とができる。
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・トライバをもたず、その装置を制御することができな
いがらである。しかし、オペレーティング・システム上
で走る特殊なアプリケーション・プログラムがその装置
を認識し、その装置上に特殊な制御を行う５３ に とができる。
さらに、「透過的」という用語は、オペレーティング・
システムが、そのオペレーティング・システム上で走っ
ているプロセッサ乙こ接続された異種装置に気づかない
、または、そのプロセッサによって処置が行なわれ、オ
ペレーティング・システムがそのような動作を拒絶しな
いよう；こそれらの動作がそのオペレーティング・シス
テムから分離されている、という意味で使用される。
システムが、そのオペレーティング・システム上で走っ
ているプロセッサ乙こ接続された異種装置に気づかない
、または、そのプロセッサによって処置が行なわれ、オ
ペレーティング・システムがそのような動作を拒絶しな
いよう；こそれらの動作がそのオペレーティング・シス
テムから分離されている、という意味で使用される。
Ｆ３発明の詳細
な説明したように、この発明によれば、サービスを与え
ようとするプロセッサのオペレーティング・システムに
、所定の通常の制御機能を追加するような変更をカロえ
ることなくそのようなサービスを提供することが可能な
らしめられる。
ようとするプロセッサのオペレーティング・システムに
、所定の通常の制御機能を追加するような変更をカロえ
ることなくそのようなサービスを提供することが可能な
らしめられる。
第１図は、Ｓ／３７ｏプロセツサのＳ／８８プロセツサ
への接続を図式的に示す図、 第２図は、Ｓ／８８システム乙こ接続されたＳ／３７０
システムを図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的１こ示す図、第４図は、フォ
ールト・トレラント環境にもけるＳ／８８プロセツサの
相互接続を図式的に示す図、 第５図は、Ｓ／３７０とＳ／８８の間でデータ交換を行
うための、Ｓ／８８プロセツサの切り放しを図式的に示
す図、 第６Ａ、６Ｂ及び６０図は、Ｈ３ＤＩによって相互接続
された従来のＩＢＭ システム７８８を図式的に示す
図、 第７図は、５７８８との接続によってフォールト・トレ
ラントとなされ、Ｓ／３７０オペレーテイング・システ
ムの制御の下でＳ／３７０アプリケーシヨン・プログラ
ムを実行するＳ／３７０プロセツサを提供する本発明の
構成を図式的に示す図、 第８図は、Ｓ／３７０とＳ／８８の接続構成をより詳細
に説明するブロック図、 第９Ａ及び第９Ｂ図は、２つのボード上にＳ１３７０と
Ｓ／８８のユニットを物理的にパッケージした様子を示
す図、 第１０図は、Ｓ／３７０プロセツサ・ユニットに提供さ
れたＳ／８８主記憶の区画を概念的に示す図、 第１１図は、Ｓ／３７０プロセツサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０パス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１５Ａ乃至１５Ｃ図は、Ｓ／
３７０バス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１６区は、Ｓ／３７０及びＳ／８８プロセツサの間の
直接相互接続を図式的に示す図、第１７図は、Ｓ／３７
０バス・アダプタと、第１６図の相互接続の間のデータ
・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す図、 第１９図は、第１９Ａ、１９Ｂ、及び１９Ｃ図の組合せ
を示す図、 第１９Ａ、１９Ｂ１及び１９Ｃ図は、Ｓ／３７０プロセ
ツサをＳ／８８プロセツサ及び主記憶に相互接続するバ
ス制御ユニットの詳細なブロック図、 第２０図は、Ｓ／８８プロセツサをその関連ハードウェ
アから切り放す論理と、異種Ｓ／３７０プロセツサから
Ｓ／８８プロセツサへの割り込み要求を処理する論理の
好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０−Ｓ／８８プロセツサをもつモジュールの
ための、既存のＳ／８８割り込み構造の変更を示す図、 第２２．２３及び２４図は、Ｓ／８８プロセツサの好適
な形式の読取、書込及び割り込み肯定応答サイクルのタ
イミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、８３Ｍ読取コマン
ド及びＢＳＭ書込コマンドの間のアダプタ・バス・チャ
ネル０．１のハントシェーク・タイミング図を示す図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ、／ ３７０中央処理要素と、Ｔ１０ア
ダプタと、キャッシュ・コントローラと、記憶制御イン
ターフェースと、Ｓ／８８プロセツサ・バス及びプロセ
ッサの間のインターフェース・バスを示す図、 第３１図は、Ｓ／３７０キヤツシユ・コントローラの好
適な形式を示すブロック図、第３２図は、第３２Ａ及び
３２Ｂ区の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、バス上のユ
ニット間のデータ転送のためのＳ／８８システム・バス
・フェーズを示すタイミング図、 第３４図は、対の記憶制御インターフェースの「データ
・イン」レジスタを示す部分的な図、第３５図は、第３
２Ｂ図のＦＩＦＯ中に記憶されるコマンド及びデータ・
ワードのツメ−マツ１〜を示す図、 第３６Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセツサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７図は、プログラマの観点からの、本発明のシステ
ムの全体図を示すブロック図、第３８．３９及び４０図
は、Ｓ／３７０及びＳ／８８インターフエースと、Ｓ／
３７０ Ｉ１０コマンド実行と、ＥＸＥＣ３７０ソフ
トウェア及びＳ／３７０ Ｉ１０ドライバの区画のた
めのマイクロコード・デザインの好適な形式を図式的に
示す図、 第４１． Ａ及び４１Ｂ図は、ＥＸＥＣ３７０ソフ１−
ウェアとＳ／３７０マイクロコードの間、及びＥＴＩＯ
マイクロコードとＥＸＥＣ３７０ソフトウェアの間のイ
ンターフェース及びプロトコルを概念的に示す図、 第４１ Ｃ乃至４１Ｈ図は、ＢＣＵローカル記憶の内容
を示す図、 第４２図は、ＥＸＥＣ３７０，ＥＴＩＯ１Ｓ／３７０マ
イクロコード及びＳ／３７０−Ｓ／８８結合ハードウェ
アの間のプロトコルに関連する、リンク・リスト及びキ
ューを通じてのワーク・キュー・バッファの動作を示す
図、 第４３図は、典型的なＳ／３７０ Ｉ１０開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４． Ｌ図は、Ｓ／３７０マイクロコー
ドとＥＸＥＣ３７０がＳ／３７０ Ｉ１０命令を実行
するために互いに通信するときのそれらの制御／データ
・フローを図式的に示す図、第４５Ａ乃至４５ＡＧ図は
、ＢＣＵ内のデータ転送動作の間のＢＣＵ中のローカル
・アドレス及びデータ・バス上のデータ、コマンド及び
状況情報を示す図、 第４６Ａ乃至４６に図は、Ｓ／８８がＳ／３７０ ■１
０命令に応答してＳ／３７０フォーマットでＳ／８８デ
イスク上に情報を記憶及びフェッチするディスク・エミ
ュレーション処理を示す図、 第４７図は、１つのＳ／３７０記憶領域を組み込むため
に一部が除去゛される、Ｓ ／ ８８ 記憶マツプ・エ
ントリとともに第１０図のメモリ・マツピングを示す図
、 第４８Ａ乃至４８ Ｋ図は、Ｓ／８８物理記憶内にＳ／
３７０記憶領域を作成するために、システム・スタート
アップ及び再構成ルーチンの間に新しく与えられたサブ
ルーチンと対話することができるＳ／８８のための仮想
／物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０−３／８８プロセツサ
対と組みのユニツ１〜を同期化させるために使用される
論理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。
への接続を図式的に示す図、 第２図は、Ｓ／８８システム乙こ接続されたＳ／３７０
システムを図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的１こ示す図、第４図は、フォ
ールト・トレラント環境にもけるＳ／８８プロセツサの
相互接続を図式的に示す図、 第５図は、Ｓ／３７０とＳ／８８の間でデータ交換を行
うための、Ｓ／８８プロセツサの切り放しを図式的に示
す図、 第６Ａ、６Ｂ及び６０図は、Ｈ３ＤＩによって相互接続
された従来のＩＢＭ システム７８８を図式的に示す
図、 第７図は、５７８８との接続によってフォールト・トレ
ラントとなされ、Ｓ／３７０オペレーテイング・システ
ムの制御の下でＳ／３７０アプリケーシヨン・プログラ
ムを実行するＳ／３７０プロセツサを提供する本発明の
構成を図式的に示す図、 第８図は、Ｓ／３７０とＳ／８８の接続構成をより詳細
に説明するブロック図、 第９Ａ及び第９Ｂ図は、２つのボード上にＳ１３７０と
Ｓ／８８のユニットを物理的にパッケージした様子を示
す図、 第１０図は、Ｓ／３７０プロセツサ・ユニットに提供さ
れたＳ／８８主記憶の区画を概念的に示す図、 第１１図は、Ｓ／３７０プロセツサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０パス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１５Ａ乃至１５Ｃ図は、Ｓ／
３７０バス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１６区は、Ｓ／３７０及びＳ／８８プロセツサの間の
直接相互接続を図式的に示す図、第１７図は、Ｓ／３７
０バス・アダプタと、第１６図の相互接続の間のデータ
・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す図、 第１９図は、第１９Ａ、１９Ｂ、及び１９Ｃ図の組合せ
を示す図、 第１９Ａ、１９Ｂ１及び１９Ｃ図は、Ｓ／３７０プロセ
ツサをＳ／８８プロセツサ及び主記憶に相互接続するバ
ス制御ユニットの詳細なブロック図、 第２０図は、Ｓ／８８プロセツサをその関連ハードウェ
アから切り放す論理と、異種Ｓ／３７０プロセツサから
Ｓ／８８プロセツサへの割り込み要求を処理する論理の
好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０−Ｓ／８８プロセツサをもつモジュールの
ための、既存のＳ／８８割り込み構造の変更を示す図、 第２２．２３及び２４図は、Ｓ／８８プロセツサの好適
な形式の読取、書込及び割り込み肯定応答サイクルのタ
イミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、８３Ｍ読取コマン
ド及びＢＳＭ書込コマンドの間のアダプタ・バス・チャ
ネル０．１のハントシェーク・タイミング図を示す図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ、／ ３７０中央処理要素と、Ｔ１０ア
ダプタと、キャッシュ・コントローラと、記憶制御イン
ターフェースと、Ｓ／８８プロセツサ・バス及びプロセ
ッサの間のインターフェース・バスを示す図、 第３１図は、Ｓ／３７０キヤツシユ・コントローラの好
適な形式を示すブロック図、第３２図は、第３２Ａ及び
３２Ｂ区の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、バス上のユ
ニット間のデータ転送のためのＳ／８８システム・バス
・フェーズを示すタイミング図、 第３４図は、対の記憶制御インターフェースの「データ
・イン」レジスタを示す部分的な図、第３５図は、第３
２Ｂ図のＦＩＦＯ中に記憶されるコマンド及びデータ・
ワードのツメ−マツ１〜を示す図、 第３６Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセツサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７図は、プログラマの観点からの、本発明のシステ
ムの全体図を示すブロック図、第３８．３９及び４０図
は、Ｓ／３７０及びＳ／８８インターフエースと、Ｓ／
３７０ Ｉ１０コマンド実行と、ＥＸＥＣ３７０ソフ
トウェア及びＳ／３７０ Ｉ１０ドライバの区画のた
めのマイクロコード・デザインの好適な形式を図式的に
示す図、 第４１． Ａ及び４１Ｂ図は、ＥＸＥＣ３７０ソフ１−
ウェアとＳ／３７０マイクロコードの間、及びＥＴＩＯ
マイクロコードとＥＸＥＣ３７０ソフトウェアの間のイ
ンターフェース及びプロトコルを概念的に示す図、 第４１ Ｃ乃至４１Ｈ図は、ＢＣＵローカル記憶の内容
を示す図、 第４２図は、ＥＸＥＣ３７０，ＥＴＩＯ１Ｓ／３７０マ
イクロコード及びＳ／３７０−Ｓ／８８結合ハードウェ
アの間のプロトコルに関連する、リンク・リスト及びキ
ューを通じてのワーク・キュー・バッファの動作を示す
図、 第４３図は、典型的なＳ／３７０ Ｉ１０開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４． Ｌ図は、Ｓ／３７０マイクロコー
ドとＥＸＥＣ３７０がＳ／３７０ Ｉ１０命令を実行
するために互いに通信するときのそれらの制御／データ
・フローを図式的に示す図、第４５Ａ乃至４５ＡＧ図は
、ＢＣＵ内のデータ転送動作の間のＢＣＵ中のローカル
・アドレス及びデータ・バス上のデータ、コマンド及び
状況情報を示す図、 第４６Ａ乃至４６に図は、Ｓ／８８がＳ／３７０ ■１
０命令に応答してＳ／３７０フォーマットでＳ／８８デ
イスク上に情報を記憶及びフェッチするディスク・エミ
ュレーション処理を示す図、 第４７図は、１つのＳ／３７０記憶領域を組み込むため
に一部が除去゛される、Ｓ ／ ８８ 記憶マツプ・エ
ントリとともに第１０図のメモリ・マツピングを示す図
、 第４８Ａ乃至４８ Ｋ図は、Ｓ／８８物理記憶内にＳ／
３７０記憶領域を作成するために、システム・スタート
アップ及び再構成ルーチンの間に新しく与えられたサブ
ルーチンと対話することができるＳ／８８のための仮想
／物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０−３／８８プロセツサ
対と組みのユニツ１〜を同期化させるために使用される
論理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。
Claims (7)
- （１）システム初期化ルーチンが第１の対及び第２の相
手対のプロセッサとその個々の関連ハードウェアの自己
テストを制御し、自己テスト及び初期化が満足できるも
のであると各対のプロセッサとその関連ハードウェアが
他方の対のプロセッサとのロックステップ動作にキック
オフされ、その後それぞれの対のプロセッサとそのハー
ドウェアが第１の命令アーキテクチャをもつ第１のオペ
レーティング・システム及びプログラムの制御の下でロ
ックステップで同一の動作を実行するタイプのデータ処
理システムにおいて、 （ａ）第２の命令アーキテクチャをもつ第２のオペレー
ティング・システム及びプログラムの制御の下で同一の
動作を実行するように適合された追加的な第１の対のプ
ロセッサ及び追加的な相手対のプロセッサと、 （ｂ）上記追加的な対の各プロセッサを上記第１の対及
び第２の相手対の個々のプロセッサに直接結合するため
の手段と、 （ｃ）上記第１の対及び第２の相手対のプロセッサ上で
走るアプリケーション・プログラム命令によって制御さ
れ、上記第１の対及び第２の相手対のプロセッサをその
関連ハードウェアから切り放し、それと同時に上記直接
結合するための手段を介して、コマンド及びデータ転送
のために、上記追加的な対の各プロセッサを上記第１の
対及び第２の相手対の個々のプロセッサに結合するため
の論理手段と、 （ｄ）上記第１の対及び第２の相手対のプロセッサに接
続され、上記第１の対のプロセッサがそのハードウェア
から切り放されている間に、上記直接結合するための手
段に印加されるコマンド及びデータを介して上記追加的
な対のプロセッサの自己テスト及び初期化を開始し制御
するための、アプリケーション・プログラムにより制御
される手段と、 （ｅ）システム初期化の間に有効化され、上記追加的な
対のプロセッサが自己テストされ初期化されるまで、上
記第１のオペレーティング・システムに認識できない様
式で上記第１の対及び第２の相手対のプロセッサのキッ
クオフを禁止するための第２の論理手段と、（ｆ）全て
の自己テスト及び初期化の完了時に、上記第１のオペレ
ーティング・システムに認識できない様式で、上記追加
的な対のプロセッサのキックオフと、それと同時的な上
記第１の対及び第２の相手対のプロセッサのキックオフ
をロックステップ動作で開始する手段を具備する、 データ処理システム。 - （２） （ａ）上記第１の対のプロセッサのための第１のクロッ
ク手段と、 （ｂ）上記第２の相手対のプロセッサのための第２のク
ロック手段と、 （ｃ）上記第１及び第２の相手対のプロセッサの間のコ
マンド及びデータの効率的な転送のために上記第２のク
ロック手段を上記第１のクロック手段と同期させる論理
手段とをさらに有する、 請求項１のデータ処理システム。 - （３）システム初期化ルーチンが第１の対及び第２の相
手対のプロセッサとその個々の関連ハードウェアの自己
テストを制御し、自己テスト及び初期化が満足できるも
のであると各対のプロセッサとその関連ハードウェアが
他方の対のプロセッサとのロックステップ動作にキック
オフされ、その後それぞれの対のプロセッサとそのハー
ドウェアが第１の命令アーキテクチャをもつ第１のオペ
レーティング・システム及びプログラムの制御の下でロ
ックステップで同一の動作を実行するタイプのデータ処
理システムにおいて、 （ａ）第２の命令アーキテクチャをもつ第２のオペレー
ティング・システム及びプログラムの制御の下で同一の
動作を実行するように適合された追加的な第１の対のプ
ロセッサ及び追加的な相手対のプロセッサと、 （ｂ）システム初期化の間に有効化され、上記追加的な
対のプロセッサが自己テストされ初期化されるまで、上
記第１のオペレーティング・システムに認識できない様
式で上記第１の対及び第２の相手対のプロセッサのキッ
クオフを禁止するための手段と、 （ｃ）上記第１の対及び第２の相手対のプロセッサに接
続され、上記第１のオペレーティング・システムに認識
できない様式で、上記追加的な対のプロセッサの自己テ
スト及び初期化を開始し制御するための、アプリケーシ
ョン・プログラムにより制御される手段と、（ｄ）全て
の自己テスト及び初期化の完了時に、上記第１のオペレ
ーティング・システムに認識できない様式で、上記追加
的な対のプロセッサのキックオフと、それと同時的な上
記第１の対及び第２の相手対のプロセッサのキックオフ
をロックステップ動作で開始する手段を具備する、 データ処理システム。 - （４） （ａ）上記第１の対のプロセッサのための第１のクロッ
ク手段と、 （ｂ）上記第２の相手対のプロセッサのための第２のク
ロック手段と、 （ｃ）上記第１及び第２の相手対のプロセッサの間のコ
マンド及びデータの効率的な転送のために上記第２のク
ロック手段を上記第１のクロック手段と同期させる論理
手段とをさらに有する、 請求項３のデータ処理システム。 - （５）第１のオペレーティング・システムの制御の下で
動作され、資源割り振り、スケジューリング、記憶管理
、入出力管理、エラー検出、分離及び回復、動的再構成
、データ管理などのサービスを提供する少なくとも第１
のプロセッサと、主記憶と、入出力装置を有し、さらに
該オペレーティング・システムのためのシステム資源を
識別する構成テーブルを有する、第１のシステムを構成
するデータ処理システムにおいて、 （ａ）第２のオペレーティング・システムの制御の下で
動作する少なくとも１つのプロセッサをもつ第２のシス
テムであって、上記構成テーブルには該第２のシステム
を識別するデータが欠如しているような第２のシステム
と、 （ｂ）上記第１及び第２のプロセッサを互いに結合する
結合手段と、 （ｃ）上記第１のシステムに接続され、上記第１のオペ
レーティング・システムを利用することなく且つ上記第
１のオペレーティング・システムによって認識できない
様式で、上記第２のシステムのために上記サービスのう
ちの少なくともあるものを開始し制御するか、または再
開始し制御するための手段を具備する、 データ処理システム。 - （６）上記開始し制御する手段が、上記第１のシステム
上で走るように適合されたアプリケーション・プログラ
ム・ルーチンを含む請求項５のデータ処理システム。 - （７）上記開始し制御する手段がさらに、上記第１のオ
ペレーティング・システムのサービスを利用することな
く上記プロセッサの間でコマンド及びデータを渡すため
に、上記アプリケーション・プログラム・ルーチンの制
御の下で上記第１のプロセッサを上記第１のシステムか
ら切り放し、上記結合手段に結合するための論理手段を
有する、請求項６のデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/353,112 US5113522A (en) | 1989-05-17 | 1989-05-17 | Data processing system with system resource management for itself and for an associated alien processor |
| US353112 | 1989-05-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0375863A true JPH0375863A (ja) | 1991-03-29 |
| JP2618075B2 JP2618075B2 (ja) | 1997-06-11 |
Family
ID=23387808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2125652A Expired - Lifetime JP2618075B2 (ja) | 1989-05-17 | 1990-05-17 | データ処理システム |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5113522A (ja) |
| EP (1) | EP0405736B1 (ja) |
| JP (1) | JP2618075B2 (ja) |
| AT (1) | ATE161341T1 (ja) |
| BR (1) | BR9002303A (ja) |
| CA (1) | CA2009550C (ja) |
| DE (1) | DE69031815T2 (ja) |
| MX (1) | MX169668B (ja) |
| SG (1) | SG43796A1 (ja) |
Families Citing this family (104)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3917715A1 (de) * | 1989-05-31 | 1990-12-06 | Teldix Gmbh | Rechnersystem |
| JP2552738B2 (ja) * | 1989-09-19 | 1996-11-13 | 富士通株式会社 | データ処理装置 |
| US5263144A (en) * | 1990-06-29 | 1993-11-16 | Digital Equipment Corporation | Method and apparatus for sharing data between processors in a computer system |
| JPH0727445B2 (ja) * | 1990-09-04 | 1995-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータプロセッサ動作用ユーザインターフェイス |
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| US5386525A (en) * | 1991-10-29 | 1995-01-31 | Pacific Bell | System for providing application programs with direct addressability into a shared dataspace |
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