JPH0374760A - データ処理システム - Google Patents
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- JPH0374760A JPH0374760A JP2125648A JP12564890A JPH0374760A JP H0374760 A JPH0374760 A JP H0374760A JP 2125648 A JP2125648 A JP 2125648A JP 12564890 A JP12564890 A JP 12564890A JP H0374760 A JPH0374760 A JP H0374760A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ、産業上の利用分野
Ｂ、従来の技術
Ｃ０発明が解決しようとするＢ題
り、課題を解決するための手段
と、実施例
Ｅｌ、序論
Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセ・νすを動作させるこ
と Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこヒＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥ５．興なる仮想記憶オペレーティング・シ
ステムを実行する２つまたはそれ以上のプロセッサの間
で実記憶を共用すること Ｅ８．単一システム・イメージ Ｅ７．＊約 Ｅ８．序論−従来のシステム／８８ Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォールト・トリラントＳ／３フ０モジユール Ｅｌｏ、２重化プロセッサ対ユニット２Ｌ ２３の一般
的説明 Ｅｌ １．Ｓ／３７０及びＳ／８８プロセツサ要素の結
合（第１１及び第１ Ｏｆ！ｉり Ｅ１２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
パス（第１８図） Ｅ １２Ｃ，パス制御ユニット１６８−一般的な説明（
第１６及び第１７図） Ｅ１２Ｄ、ｉ！！！メモリ・アクセス・コントローラ０
９ Ｅ １２と、パス制御ユニット１５６−詳細な説明（第
１９Ａ乃至第１９ｃＩ！ｌ！ｌと第２０図）Ｅｌ３．Ｓ
／３７０プロセツサ要素ＰＥ８５Ｅ１４．プロセッサ・
パス１７ｏ（第１１及び３０図）とプロセッサ・パス・
コマンド Ｅ１６．Ｓ／３７０記憶管理ユニット８ヱＥ１８．Ｓ／
３７０ Ｉ１０サボ−）（Ｊ３７＠） Ｅｌ７．８／３７０ Ｉ１０動作、ファームウェアの
概要 Ｅ１８．システム・マイクロコード・デザインＥ１９．
パス制ｆｆＫ１ユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／
３７０ Ｉ１０開始シーケンス・フロー、概要及び詳
細説明 Ｅ２１．Ｓ／３７０ １／○データ転送シーケンス・フ
ロー 一般的説明 Ｅ２２．カウント、キー 及びデータ・フォーマット・
エミュレーシコン（第４６Ａないしに図） Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１８の共有 Ｅ２４．Ｓ／３７０によって開始される５７８８割り込
みのための初期化！ｌ＃Ｉ Ｅ２５．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・ハードウェア同期化 １０発明の効果 Ａ、産業上の利用分野 本発明は、プロセッサ装置に対する割り込み要求のサー
ビスに関し、より詳細には、該プロセッサ装置上で走っ
ているオペレーティング・システムに対して異種である
、すなわちそのオペレーティング・システムにはその装
置からの要求にサービスするルーチンが設けられていな
いような装置からの割り込み要求のサービスに関するも
のである。
ールト・トレラントであるプロセ・νすを動作させるこ
と Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこヒＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥ５．興なる仮想記憶オペレーティング・シ
ステムを実行する２つまたはそれ以上のプロセッサの間
で実記憶を共用すること Ｅ８．単一システム・イメージ Ｅ７．＊約 Ｅ８．序論−従来のシステム／８８ Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォールト・トリラントＳ／３フ０モジユール Ｅｌｏ、２重化プロセッサ対ユニット２Ｌ ２３の一般
的説明 Ｅｌ １．Ｓ／３７０及びＳ／８８プロセツサ要素の結
合（第１１及び第１ Ｏｆ！ｉり Ｅ１２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
パス（第１８図） Ｅ １２Ｃ，パス制御ユニット１６８−一般的な説明（
第１６及び第１７図） Ｅ１２Ｄ、ｉ！！！メモリ・アクセス・コントローラ０
９ Ｅ １２と、パス制御ユニット１５６−詳細な説明（第
１９Ａ乃至第１９ｃＩ！ｌ！ｌと第２０図）Ｅｌ３．Ｓ
／３７０プロセツサ要素ＰＥ８５Ｅ１４．プロセッサ・
パス１７ｏ（第１１及び３０図）とプロセッサ・パス・
コマンド Ｅ１６．Ｓ／３７０記憶管理ユニット８ヱＥ１８．Ｓ／
３７０ Ｉ１０サボ−）（Ｊ３７＠） Ｅｌ７．８／３７０ Ｉ１０動作、ファームウェアの
概要 Ｅ１８．システム・マイクロコード・デザインＥ１９．
パス制ｆｆＫ１ユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／
３７０ Ｉ１０開始シーケンス・フロー、概要及び詳
細説明 Ｅ２１．Ｓ／３７０ １／○データ転送シーケンス・フ
ロー 一般的説明 Ｅ２２．カウント、キー 及びデータ・フォーマット・
エミュレーシコン（第４６Ａないしに図） Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１８の共有 Ｅ２４．Ｓ／３７０によって開始される５７８８割り込
みのための初期化！ｌ＃Ｉ Ｅ２５．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・ハードウェア同期化 １０発明の効果 Ａ、産業上の利用分野 本発明は、プロセッサ装置に対する割り込み要求のサー
ビスに関し、より詳細には、該プロセッサ装置上で走っ
ているオペレーティング・システムに対して異種である
、すなわちそのオペレーティング・システムにはその装
置からの要求にサービスするルーチンが設けられていな
いような装置からの割り込み要求のサービスに関するも
のである。
Ｂ、従来の技術
現在の大抵のデータ処理システム・プログラムは、監視
状態またはユーザー状態という２つの（あるいはもっと
多くの）状態のうちの１つめ状態で実行される。アプリ
ケーション・プログラムは、ユーザー状態で実行され、
割り込み要求のサービスなどの機能は、監視状態で走る
オペレーティング・システム・ルーチンによって実行さ
れる。
状態またはユーザー状態という２つの（あるいはもっと
多くの）状態のうちの１つめ状態で実行される。アプリ
ケーション・プログラムは、ユーザー状態で実行され、
割り込み要求のサービスなどの機能は、監視状態で走る
オペレーティング・システム・ルーチンによって実行さ
れる。
アプリケーション・プログラムは、Ｉ１０ボートを接続
するための命令を含み、次にそのポートをオープンし、
Ｒ取、書込または制御の形でＩ１０要求を発行する。そ
の時、プロセッサは、タスク切り換えを行うことになる
。オペレーティング・システムが、Ｉ１０完了を通知す
る割り込みを受け取る時、オペレーティング・システム
は次に、この情報を準備完了キューに入れ、システム資
源の優先順位でソートする。
するための命令を含み、次にそのポートをオープンし、
Ｒ取、書込または制御の形でＩ１０要求を発行する。そ
の時、プロセッサは、タスク切り換えを行うことになる
。オペレーティング・システムが、Ｉ１０完了を通知す
る割り込みを受け取る時、オペレーティング・システム
は次に、この情報を準備完了キューに入れ、システム資
源の優先順位でソートする。
オペレーティング・システムは、自己使用のために全て
の割り込みベクタを留保し、従って、オペレーティング
・システムに対して異種のプロセッサなどの別のマシン
からのＩ １０！！！求を通知する外部割り込みなどの
新しい機能に対してとの割り込みベクタも可屈ではない
。
の割り込みベクタを留保し、従って、オペレーティング
・システムに対して異種のプロセッサなどの別のマシン
からのＩ １０！！！求を通知する外部割り込みなどの
新しい機能に対してとの割り込みベクタも可屈ではない
。
多くの場合、可屈な割り込みベクタの大部分は実際には
未使用であり、これらは、「非初期化」または「疑似」
割り込みのための共通エラー・ハンドラに対するベクタ
リングを引き起こすようにセット・アップされている、
というのがオペレーティング・システムでの一般的な慣
用である。
未使用であり、これらは、「非初期化」または「疑似」
割り込みのための共通エラー・ハンドラに対するベクタ
リングを引き起こすようにセット・アップされている、
というのがオペレーティング・システムでの一般的な慣
用である。
Ｃ１発明が解決しようヒする課題
この発明の主要な目的は、プロセッサが動作するオペレ
ーティング・システムに対して異種の装置からの、その
プロセッサに対する割り込み要求にサービスするための
方法及び手段を提供することにある。
ーティング・システムに対して異種の装置からの、その
プロセッサに対する割り込み要求にサービスするための
方法及び手段を提供することにある。
００課題を解決するための手段
この目的を達成するために、異種装置からの割り込み要
求を処理するための特殊な割り込みルーチンが、そのプ
ロセッサ上で走るように適合されたアプリケーション・
プログラム・ルーチンの形で与えられる。割り込み要求
が異種装置から受け取られる時、そのプロセッサを含む
論理手段が正常オペレーティング・システム割り込みハ
ンドラの選択を禁止して、その代わりに、割り込み要求
が受け取られたことをオペレーティング・システムに気
づかせることなく、特殊な割り込みルーチンのうちの１
つを選択する。その異種割り込み要求は次に、オペレー
ティング・システム・サービスを使用することなく、選
択された特殊割り込みルーチンによってサービスされる
。
求を処理するための特殊な割り込みルーチンが、そのプ
ロセッサ上で走るように適合されたアプリケーション・
プログラム・ルーチンの形で与えられる。割り込み要求
が異種装置から受け取られる時、そのプロセッサを含む
論理手段が正常オペレーティング・システム割り込みハ
ンドラの選択を禁止して、その代わりに、割り込み要求
が受け取られたことをオペレーティング・システムに気
づかせることなく、特殊な割り込みルーチンのうちの１
つを選択する。その異種割り込み要求は次に、オペレー
ティング・システム・サービスを使用することなく、選
択された特殊割り込みルーチンによってサービスされる
。
と、実施例
Ｅｌ、序論
本発明を実現するための好適な実施例は、フォールト・
トレラント・システムを有する。
トレラント・システムを有する。
フォールト・トレラント・システムは、典型的には、フ
ォールト・トレラント動作のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ１０装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、顧客ベースの広がりと、その攻ベレーテ
ィング・システムの成熟度と、商用ユーザー・プログラ
ムの数と範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０（Ｓ／３７０）などのいくつかの製造メーカ
ーの際立って古いメインフレーム・システムはどには大
きくない。
ォールト・トレラント動作のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ１０装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、顧客ベースの広がりと、その攻ベレーテ
ィング・システムの成熟度と、商用ユーザー・プログラ
ムの数と範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０（Ｓ／３７０）などのいくつかの製造メーカ
ーの際立って古いメインフレーム・システムはどには大
きくない。
命日のフォールト・トレラント・データ処理システムの
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可屈でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ１０コントローラをホットプラグする（
Ｋｌオンによりカードを除去しまたは導入する）＃ＩＡ
力や、瞬間的にエラーを検出して故障を分離し、コンピ
ュータ・ユーザに対する割り込みなしで故障素子のサー
ビスから電気的に除去する機能や、素子の故障から生じ
る動的再構成またはシステムが連続的に動作している間
にシステムに対して追加の装置を加えることがある。
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可屈でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ１０コントローラをホットプラグする（
Ｋｌオンによりカードを除去しまたは導入する）＃ＩＡ
力や、瞬間的にエラーを検出して故障を分離し、コンピ
ュータ・ユーザに対する割り込みなしで故障素子のサー
ビスから電気的に除去する機能や、素子の故障から生じ
る動的再構成またはシステムが連続的に動作している間
にシステムに対して追加の装置を加えることがある。
そのようなフォールト・トレラント・システムの１つの
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８ （Ｓ／８８）がある。本発明の好適な形態の統合部
分を形成するのが、このＩＢＭ Ｓ／８８の１つのモ
デル及びＩＢＭＳ／３７０の１つのモデルである。
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８ （Ｓ／８８）がある。本発明の好適な形態の統合部
分を形成するのが、このＩＢＭ Ｓ／８８の１つのモ
デル及びＩＢＭＳ／３７０の１つのモデルである。
上述の機能をＳ／３７０環境及びアーキテクチャに組み
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しかし、ＶＭ、ＶＳと、ｌＸ３７０なビの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところである
。ＩＢＭ Ｓ／３７０＊たはＭＶＳなどの複雑なオペ
レーティング・システムが虚無するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である。また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが満量虚無し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
などの新しい機能を導入するように変更することは容易
な努力ではない。
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しかし、ＶＭ、ＶＳと、ｌＸ３７０なビの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところである
。ＩＢＭ Ｓ／３７０＊たはＭＶＳなどの複雑なオペ
レーティング・システムが虚無するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である。また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが満量虚無し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
などの新しい機能を導入するように変更することは容易
な努力ではない。
成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受け入れられないことがある。産熱し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい認
識を組み込むように変更することは非現実的であるこヒ
が分かっているが、この新しＧ）オペレーティング・シ
ステムは実質的なユーザー・ベースを決して形成するこ
とが出来ないかもしれず、はとんどの問題が解決される
前に多年のフィールドでの使用を経ることになろう。
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受け入れられないことがある。産熱し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい認
識を組み込むように変更することは非現実的であるこヒ
が分かっているが、この新しＧ）オペレーティング・シ
ステムは実質的なユーザー・ベースを決して形成するこ
とが出来ないかもしれず、はとんどの問題が解決される
前に多年のフィールドでの使用を経ることになろう。
従って、本発明は、オペレーティング・システムをあま
り書き直すことなく、通常非フォールト＝トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム７８８の１つのモデルが、ＩＢＭ Ｓ／
３７０の１つのモデルに接続される。
り書き直すことなく、通常非フォールト＝トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム７８８の１つのモデルが、ＩＢＭ Ｓ／
３７０の１つのモデルに接続される。
異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバ°を付加し、データを輸送する
ためにシステム・ネットワーク・アーキテクチャ（ＳＮ
Ａ）またはＯ６Ｉなどのある種の通信コードを使用する
ことを通じての方法がある。通常、ネットワーク中の端
点コンピュータの閏のデータ通信を達成するためには、
それらの端点がめいめい、交換されるべきデータに対す
るサービスの一貫したセットを理解し適用することが必
要である。
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバ°を付加し、データを輸送する
ためにシステム・ネットワーク・アーキテクチャ（ＳＮ
Ａ）またはＯ６Ｉなどのある種の通信コードを使用する
ことを通じての方法がある。通常、ネットワーク中の端
点コンピュータの閏のデータ通信を達成するためには、
それらの端点がめいめい、交換されるべきデータに対す
るサービスの一貫したセットを理解し適用することが必
要である。
それらの設計上の複雑さを低減するために、はとんどの
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。
層の数、各層の名称、及び各層の機能は、ネットワーク
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやりとりする。この会話で使用される規則と会話は
、層ｎプロトコルヒして集合的に知られている。異なる
マシン上の対応層を肴するエンティティは、対等（ｐｅ
ｅｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信するヒ言われるのがこの対等プロセスである。
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやりとりする。この会話で使用される規則と会話は
、層ｎプロトコルヒして集合的に知られている。異なる
マシン上の対応層を肴するエンティティは、対等（ｐｅ
ｅｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信するヒ言われるのがこの対等プロセスである。
実際上、１つのマシン上の層ｎから別のマシンの層ｎに
ｌ［！！転送されるデータはない（最下位または物理層
の場合は例外）。すなわち、興なるまたは相違するシス
テム上で動作するアプリケーション・プログラムの直接
的結合はあり得ない。
ｌ［！！転送されるデータはない（最下位または物理層
の場合は例外）。すなわち、興なるまたは相違するシス
テム上で動作するアプリケーション・プログラムの直接
的結合はあり得ない。
そうではなくて、各層は、最下位層に達するまでデータ
及び制御情報をその直ぐ下の層に渡すのである。最下位
層では、より上位の層によって使用される仮想通信とは
対照的に、別のマシンとの物理的通信が存在する。
及び制御情報をその直ぐ下の層に渡すのである。最下位
層では、より上位の層によって使用される仮想通信とは
対照的に、別のマシンとの物理的通信が存在する。
これらのサービスのセットの定義は上述の複数の興なる
ネットワーク中に存在し、より最近は、興なるベンダか
らのシステムの相互接続を容易ならしめるためのプロト
コルの提供に興味が集まっている。これらのプロトコル
の開発の１つの構成として、ＩＳＯの７層０８Ｉ（解放
システム相互接続）モデルによって定義される枠組みが
ある。
ネットワーク中に存在し、より最近は、興なるベンダか
らのシステムの相互接続を容易ならしめるためのプロト
コルの提供に興味が集まっている。これらのプロトコル
の開発の１つの構成として、ＩＳＯの７層０８Ｉ（解放
システム相互接続）モデルによって定義される枠組みが
ある。
このモデルの各層は、その下の層からサービスを要求し
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく適
用することができるように良好に定義されている。これ
は、興なるペンダの装置の相互接続を可能ならしめると
いうことである。あるノード内の層から層へのサービス
の実現は、その実現構成に特有であり、あるステーショ
ン内で与えられたサービスに基づきベンダ差別化を可能
ならしめる。
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく適
用することができるように良好に定義されている。これ
は、興なるペンダの装置の相互接続を可能ならしめると
いうことである。あるノード内の層から層へのサービス
の実現は、その実現構成に特有であり、あるステーショ
ン内で与えられたサービスに基づきベンダ差別化を可能
ならしめる。
そのようなプロトコルの構造化されたセットを実現する
全体の目的は、データの端点から端点への転送を実現す
ることにある、ということに留意することは重要である
。Ｏ３Ｉモデル内の主な区分けは、ユーザー・ノードが
、ソース側アブリケーシッン・プログラムから受信側ア
プリケーション・プログラムへのデータの引き渡しに関
与していると考えてみるならよりよく理解されよう。こ
のデータを引き渡すために、Ｏ８Ｉプロトコルは、各レ
ベルのデータに働きかけ、ネットワークに対してフレー
ムを供給する。それらのフレームは次に、ビットのセッ
トとして物理媒体に与えられ、それはその物理媒体を通
じて伝送される。それらは次に、受取りステーション側
のアプリケーション・プログラムにデータを提供するた
めに、逆の手続を受ける。
全体の目的は、データの端点から端点への転送を実現す
ることにある、ということに留意することは重要である
。Ｏ３Ｉモデル内の主な区分けは、ユーザー・ノードが
、ソース側アブリケーシッン・プログラムから受信側ア
プリケーション・プログラムへのデータの引き渡しに関
与していると考えてみるならよりよく理解されよう。こ
のデータを引き渡すために、Ｏ８Ｉプロトコルは、各レ
ベルのデータに働きかけ、ネットワークに対してフレー
ムを供給する。それらのフレームは次に、ビットのセッ
トとして物理媒体に与えられ、それはその物理媒体を通
じて伝送される。それらは次に、受取りステーション側
のアプリケーション・プログラムにデータを提供するた
めに、逆の手続を受ける。
興なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オベレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８工などのある種の通信コードを使用するこ
とを通じての方法がある。第３図は、ローカル・エリア
・ネットワーク（ＬＡＮ）による２つのコンピュータ・
システムの標準的な相互接続を示すものである。特に、
ＩＢＭ システム７８日アーキテクチャに接続された
ＩＢＭ Ｓ／３７０アーキテクチヤが示されている。
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オベレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８工などのある種の通信コードを使用するこ
とを通じての方法がある。第３図は、ローカル・エリア
・ネットワーク（ＬＡＮ）による２つのコンピュータ・
システムの標準的な相互接続を示すものである。特に、
ＩＢＭ システム７８日アーキテクチャに接続された
ＩＢＭ Ｓ／３７０アーキテクチヤが示されている。
ここで、めいめいの場合、アプリケーション・プログラ
ムが、プロセッサを制御しＩ１０チャネルまたはパスに
アクセスするために、オペレーティング・システムとの
インターフェースを通じて動作することが見て取れよう
。各アーキテクチャ装置は、データを交換するための通
信コントローラをもっている。通信するためには、デー
タが対応するアプリケーション・プログラムの間で交換
されることを可能ならしめるように多層プロトコルを利
用しなくてはならない。
ムが、プロセッサを制御しＩ１０チャネルまたはパスに
アクセスするために、オペレーティング・システムとの
インターフェースを通じて動作することが見て取れよう
。各アーキテクチャ装置は、データを交換するための通
信コントローラをもっている。通信するためには、デー
タが対応するアプリケーション・プログラムの間で交換
されることを可能ならしめるように多層プロトコルを利
用しなくてはならない。
データを交換するための別の方法として、コプロセッサ
がシステム・パス上にあってシステム・パスを調停し、
そのＩｌｏをホスト・プロセッサとして使用するような
、コプロセッサによる方法がある。このコプロセッサに
よる方法の欠点は、同種でない（相違する）ホストＩ１
０をサポートするために必要なコードの書き直しの量で
ある。別の欠点として、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換えを行うためにユー
ザーが両方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわちユーザー・フレンドリでない環
境である、ということがある。
がシステム・パス上にあってシステム・パスを調停し、
そのＩｌｏをホスト・プロセッサとして使用するような
、コプロセッサによる方法がある。このコプロセッサに
よる方法の欠点は、同種でない（相違する）ホストＩ１
０をサポートするために必要なコードの書き直しの量で
ある。別の欠点として、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換えを行うためにユー
ザーが両方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわちユーザー・フレンドリでない環
境である、ということがある。
従来技術のフォールト・トレラント・コンピュータ・シ
ステムは、処理装置と、ランダム・アクセス・メモリ装
置と、周辺制ｗＪ装置と、幾つかのモジュール単位間の
すべての情報転送を与える単一パス構造を含むプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のシステム・パス構造は、重複相手（ｄｕｐｌｉｃａｔ
ｅ ｐａｒｔｎｅｒ）パスを有し、プロセッサ・モジュ
ール内の各＠能ユニットもまた重複相手ユニットをもつ
。このパス構造は、モジュールのユニットに対する動作
電力と、主クロックからのシステム・タイミング信号を
与える。
ステムは、処理装置と、ランダム・アクセス・メモリ装
置と、周辺制ｗＪ装置と、幾つかのモジュール単位間の
すべての情報転送を与える単一パス構造を含むプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のシステム・パス構造は、重複相手（ｄｕｐｌｉｃａｔ
ｅ ｐａｒｔｎｅｒ）パスを有し、プロセッサ・モジュ
ール内の各＠能ユニットもまた重複相手ユニットをもつ
。このパス構造は、モジュールのユニットに対する動作
電力と、主クロックからのシステム・タイミング信号を
与える。
第２図は、機能ブロック図の形式でプロセッサ・モジュ
ールのプロセッサ・ユニットの構造を示すものである。
ールのプロセッサ・ユニットの構造を示すものである。
共通の交換カード上に取り付けられ同期して同一の動作
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するための比較を行うこと
ができる。
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するための比較を行うこと
ができる。
各カードは通常、同一の構造の、相手となる冗長ユニッ
トをもつ。
トをもつ。
このコンピュータ・システムは、全体のプロセッサ・モ
ジュール内の各機能ユニットのレベルで故障検出を行う
。エラー検出器は、各ユニット内のハードウェア動作を
監視し、ユニット間の情報転送をチエツクする。エラー
の検出によって、プロセッサ・モジュールがそのエラー
を引き起こしたユニットを分離し、そのユニットが別の
ユニットに情報を伝送するのを禁止し、モジュールは、
その故障ユニットの相手側のユニットを使用することに
よって動作を継続する。
ジュール内の各機能ユニットのレベルで故障検出を行う
。エラー検出器は、各ユニット内のハードウェア動作を
監視し、ユニット間の情報転送をチエツクする。エラー
の検出によって、プロセッサ・モジュールがそのエラー
を引き起こしたユニットを分離し、そのユニットが別の
ユニットに情報を伝送するのを禁止し、モジュールは、
その故障ユニットの相手側のユニットを使用することに
よって動作を継続する。
どれかのユニットで故障が検出されると、そのユニット
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状ＭＡ （ｏｆｆ−
１ｉｎｅ）に置かれる。この今や切りはなされたユニッ
トの相手は動作を継続し、以てモジュール全体が動作を
継続するのを可能ならしめる。ユーザーは、その切りは
なされたユニットにサービスする保守要求の表示を除け
ば、そのような故障検出及び切り放し状況への＠移に気
付くことはめったにない。このカード配室は、除去及び
交換を容易ならしめる。
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状ＭＡ （ｏｆｆ−
１ｉｎｅ）に置かれる。この今や切りはなされたユニッ
トの相手は動作を継続し、以てモジュール全体が動作を
継続するのを可能ならしめる。ユーザーは、その切りは
なされたユニットにサービスする保守要求の表示を除け
ば、そのような故障検出及び切り放し状況への＠移に気
付くことはめったにない。このカード配室は、除去及び
交換を容易ならしめる。
メモリ・ユニットにはまた、システム・パスをチエツク
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストし、そのパス構造上のデータ
信号をテストするパリティ・チエッカをもつ。どのパス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジュールの他のユニットに、非故障バスにのみ従うよう
に通知する。プロセッサ・モジュールの電源ユニットは
、２つのｔ渾を使用し、そのめいめいが、組となった対
のユニットのうちの１つのユニットに対してのみ電力を
与える。そして、障害供給電圧が検出されると、それに
よって影響を受けるユニットからパス構造に至るすべて
の出力線がアース電位にクランプされ、以て電力の障害
がパス構造に対する障害情報の伝送を引き起こすのを防
止する。
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストし、そのパス構造上のデータ
信号をテストするパリティ・チエッカをもつ。どのパス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジュールの他のユニットに、非故障バスにのみ従うよう
に通知する。プロセッサ・モジュールの電源ユニットは
、２つのｔ渾を使用し、そのめいめいが、組となった対
のユニットのうちの１つのユニットに対してのみ電力を
与える。そして、障害供給電圧が検出されると、それに
よって影響を受けるユニットからパス構造に至るすべて
の出力線がアース電位にクランプされ、以て電力の障害
がパス構造に対する障害情報の伝送を引き起こすのを防
止する。
第１図は、機能ブロック図の形式で、データの直接交換
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセツサと対５７８８プロセツ
サの相互接続を示す図である。従来技術の５７８８構造
（第４図）に対するｗａ性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの前方の手段による独特の相互接続である。
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセツサと対５７８８プロセツ
サの相互接続を示す図である。従来技術の５７８８構造
（第４図）に対するｗａ性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの前方の手段による独特の相互接続である。
このとき、Ｓ／３７０プロセツサが、Ｓ／８８タイプ比
較論理以外に記憶制御論理及びパス・インターフェース
にも接続されていることが見て取れよう。後述するが、
その比較論理は、Ｓ／８８プロセツサの比較論理と同様
に機能する。さらに、Ｓ／３７０プロセツサはシステム
・バスを介して対応するＳ／８８プロセツサに直接接続
されている。Ｓ／８８プロセツサの場合と同様に、５７
３７０プロセツサは対に接続され、その対は、フィール
ド交換可能で、ホットプラグ可能な回路カード上に取り
付けられるように意図されている。いくつかのドライバ
の相互接続の詳細は、後で詳細に説明する。
較論理以外に記憶制御論理及びパス・インターフェース
にも接続されていることが見て取れよう。後述するが、
その比較論理は、Ｓ／８８プロセツサの比較論理と同様
に機能する。さらに、Ｓ／３７０プロセツサはシステム
・バスを介して対応するＳ／８８プロセツサに直接接続
されている。Ｓ／８８プロセツサの場合と同様に、５７
３７０プロセツサは対に接続され、その対は、フィール
ド交換可能で、ホットプラグ可能な回路カード上に取り
付けられるように意図されている。いくつかのドライバ
の相互接続の詳細は、後で詳細に説明する。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセツサを相互接続する
。これらは、対応する５７８８プロセツサ、ｌ１０Ｎ置
及び主記憶に接続され、それらはすべて、５７８８オペ
レーテイング・システムの制御の下で同一のＳ／８８命
令を同時に実行する。また、後述するが、Ｓ／８８プロ
セツサが結合されていない間にＳ／３７０プロセツサか
らのＳ／３７０ Ｉ１０コマンド及びデータをＳ／８
８プロセツサに渡し、Ｓ／８８プロセツサがＩ １０１
Ｎ置及び主記憶に再結合されたときに後でＳ／８８プロ
セツサによって処理するためにＳ／８８によって使用可
能な形式にそのコマンド及びデータを変換するために、
Ｓ／８８プロセツサをそのＩ１０！Ｉｌ！及び記憶から
非同期的に切り放すための手段も含まれている。
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセツサを相互接続する
。これらは、対応する５７８８プロセツサ、ｌ１０Ｎ置
及び主記憶に接続され、それらはすべて、５７８８オペ
レーテイング・システムの制御の下で同一のＳ／８８命
令を同時に実行する。また、後述するが、Ｓ／８８プロ
セツサが結合されていない間にＳ／３７０プロセツサか
らのＳ／３７０ Ｉ１０コマンド及びデータをＳ／８
８プロセツサに渡し、Ｓ／８８プロセツサがＩ １０１
Ｎ置及び主記憶に再結合されたときに後でＳ／８８プロ
セツサによって処理するためにＳ／８８によって使用可
能な形式にそのコマンド及びデータを変換するために、
Ｓ／８８プロセツサをそのＩ１０！Ｉｌ！及び記憶から
非同期的に切り放すための手段も含まれている。
Ｅ２．フォールト・トレラント環境において通常井フォ
ールト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラ゛ント機能は、１
つのＳ／３７０オペレーテイング・システムの制御の下
で同一のＳ／３７０命令を同時に実行する第１の対ヒし
てＳ／３７０プロセツサなとの通常非フォールト・トレ
ラントであるプロセッサを結合することによって好適な
実施例で達成される。また、一方または青方のプロセッ
サ中のエラーを瞬間的に検出するために、一方のプロセ
ッサ中のさまざまな信号の状態を他方のプロセッサ中の
それらと比較するための手段も設けられている。
ールト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラ゛ント機能は、１
つのＳ／３７０オペレーテイング・システムの制御の下
で同一のＳ／３７０命令を同時に実行する第１の対ヒし
てＳ／３７０プロセツサなとの通常非フォールト・トレ
ラントであるプロセッサを結合することによって好適な
実施例で達成される。また、一方または青方のプロセッ
サ中のエラーを瞬間的に検出するために、一方のプロセ
ッサ中のさまざまな信号の状態を他方のプロセッサ中の
それらと比較するための手段も設けられている。
さらに、第１の対と同時に同一のＳ／３７０命令を実行
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセツサが設け
られている。各Ｓ／３７０プロセツサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８ Ｉ１０装置
と、５７８８主記憶をもつ５７８８データ処理システム
なとのフォールト・トレラント・システムの個別の５７
８８プロセツサに結合されている。各Ｓ／８８プロセツ
サは、それをＩ１０装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセツサが設け
られている。各Ｓ／３７０プロセツサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８ Ｉ１０装置
と、５７８８主記憶をもつ５７８８データ処理システム
なとのフォールト・トレラント・システムの個別の５７
８８プロセツサに結合されている。各Ｓ／８８プロセツ
サは、それをＩ１０装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。
個別のＳ／３７０及びＳ／８８プロセツサはそれぞれ、
パス制御ユニットを含む手段に↓°ってそのプロセッサ
・バスを互いに接続されてなる。各パスｔｅｌＩｍユニ
ットは、個別の５７８８プロセツサをそれの関連へ−ド
ウェアから非同期的に切り放し、（１）Ｓ／３７０プロ
セツサからのＳ／３７０コマンド及びデータを５７８８
プロセツサに転送しく２）そのＳ／３７０コマンド及び
データを、Ｓ／８８プロセツサによって実行可能なコマ
ンド及び使用可能なデータに変換するためにＳ／８８プ
ロセツサをパス制御ユニットに結合するために、個々の
５７８８プロセツサ上で走るアプリケーション・プログ
ラムと対話する手段を含む。
パス制御ユニットを含む手段に↓°ってそのプロセッサ
・バスを互いに接続されてなる。各パスｔｅｌＩｍユニ
ットは、個別の５７８８プロセツサをそれの関連へ−ド
ウェアから非同期的に切り放し、（１）Ｓ／３７０プロ
セツサからのＳ／３７０コマンド及びデータを５７８８
プロセツサに転送しく２）そのＳ／３７０コマンド及び
データを、Ｓ／８８プロセツサによって実行可能なコマ
ンド及び使用可能なデータに変換するためにＳ／８８プ
ロセツサをパス制御ユニットに結合するために、個々の
５７８８プロセツサ上で走るアプリケーション・プログ
ラムと対話する手段を含む。
５７８８データ処理システムはその後、Ｓ／８８オペレ
ーテイング・システムの制御の下でそのコマンド及びデ
ータを処理する。Ｓ／８８データ処理システムはまた、
Ｓ／３７０プロセツサ対のどちらか１つ、または個々の
Ｓ／８８プロセッサ甘合対におけるエラー信号に応答し
、その結合対をサービスから除去して他方のＳ／３７０
及びＳ／８８対によってフォールト・トレラント動作の
継続を可能ならしめる。このｔａ戊により、Ｓ／３７０
プログラムは、＜Ｉ１０１００ためのＳ／８８システム
の援助により）、Ｓ／３７０及びＳ／８８オペレーテイ
ング・システムにあまり変更を加えることなくＳ／８８
の有利な機能を以てフォールト・トレラント（ＦＴ）環
境でＳ／３７０プロセツサによって実行される。
ーテイング・システムの制御の下でそのコマンド及びデ
ータを処理する。Ｓ／８８データ処理システムはまた、
Ｓ／３７０プロセツサ対のどちらか１つ、または個々の
Ｓ／８８プロセッサ甘合対におけるエラー信号に応答し
、その結合対をサービスから除去して他方のＳ／３７０
及びＳ／８８対によってフォールト・トレラント動作の
継続を可能ならしめる。このｔａ戊により、Ｓ／３７０
プログラムは、＜Ｉ１０１００ためのＳ／８８システム
の援助により）、Ｓ／３７０及びＳ／８８オペレーテイ
ング・システムにあまり変更を加えることなくＳ／８８
の有利な機能を以てフォールト・トレラント（ＦＴ）環
境でＳ／３７０プロセツサによって実行される。
さらに、Ｓ／８８プロセツサの記憶管理は、Ｓ／８８主
記憶中の専用領域を、Ｓ／８８オペレーテイング・シス
テムの知識なく重複化されたＳ／３７０プロセツサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセツサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
びＳ／８８パス・インターフェースを介してＳ／８８の
共通パス構造に個別に結合される。
記憶中の専用領域を、Ｓ／８８オペレーテイング・シス
テムの知識なく重複化されたＳ／３７０プロセツサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセツサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
びＳ／８８パス・インターフェースを介してＳ／８８の
共通パス構造に個別に結合される。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０ハードウエア中でフォールト・トレラ
ンスを実現するための方法と手段を提供する。そして、
フォールト・トレランスをサポートするようにプロセッ
サをカスタム設計することなく、完全なＳ／３７０
ＣＰＵハードウェア冗長性及び同期が与えられる。Ｓ／
３７０オペレーテイング・システム及びフォールト・ト
レラント・オペレーティング・システム（どちらも仮想
メモリ・システムである）は、どちらのオペレーティン
グ・システムをもあまり書き直す必要なく同時に走る。
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０ハードウエア中でフォールト・トレラ
ンスを実現するための方法と手段を提供する。そして、
フォールト・トレランスをサポートするようにプロセッ
サをカスタム設計することなく、完全なＳ／３７０
ＣＰＵハードウェア冗長性及び同期が与えられる。Ｓ／
３７０オペレーテイング・システム及びフォールト・ト
レラント・オペレーティング・システム（どちらも仮想
メモリ・システムである）は、どちらのオペレーティン
グ・システムをもあまり書き直す必要なく同時に走る。
この好適な実施例においては、対等プロセッサ対の間に
はハードウェア／マイクロコード・インターフェースが
与えられ、各プロセッサは異なるオペレーティング・シ
ステムを実行する。一方のプロセッサは、ＩＢＭオペレ
ーティング・システム（例えばＶＭ、ＶＳと、ｌＸ３７
０など）を実行する、マイクロコード制御されるＩＢＭ
Ｓ／３７０エンジンであり、好適な実施例の第２の
プロセッサは、Ｓ／８８ＶＯ８（仮想オペレーティング
・システム）を実行する、ハードウェア・フォールト・
トレラント環境を制御することのできるオペレーティン
グ・システム（例えばＩＢＭシステム／８８）を実行す
るハードウェア・フォールト・トレラント・エンジンで
ある。
はハードウェア／マイクロコード・インターフェースが
与えられ、各プロセッサは異なるオペレーティング・シ
ステムを実行する。一方のプロセッサは、ＩＢＭオペレ
ーティング・システム（例えばＶＭ、ＶＳと、ｌＸ３７
０など）を実行する、マイクロコード制御されるＩＢＭ
Ｓ／３７０エンジンであり、好適な実施例の第２の
プロセッサは、Ｓ／８８ＶＯ８（仮想オペレーティング
・システム）を実行する、ハードウェア・フォールト・
トレラント環境を制御することのできるオペレーティン
グ・システム（例えばＩＢＭシステム／８８）を実行す
るハードウェア・フォールト・トレラント・エンジンで
ある。
プロセッサ対の間のハードウェア／マイクロコード・イ
ンターフェースは、その２つのオペレーティング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資源（メモリ、システム・
パス、ディスクＩ１０、テープ、通信１／○端末、を源
及び筐体）は、各オペレーティング・システムがそのシ
ステム機能の部分を処理する間に互いに独立に作用する
。尚、メモリという用語と記憶という用語は、ここでは
同じように使用される。ＦＴプロセッサとオペレーティ
ング・システムは、エラー検出／分離及び回復と、動的
再構成と、Ｉ１０１００管理する。非フォールト・トレ
ラント（ＮＦＴ）プロセッサは、ＦＴプロセッサを意識
することなく本来の命令を実行する。ＦＴプロセッサは
、ＮＦＴプロセッサには、多重Ｉ′１０チャネルのよう
に見える。
ンターフェースは、その２つのオペレーティング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資源（メモリ、システム・
パス、ディスクＩ１０、テープ、通信１／○端末、を源
及び筐体）は、各オペレーティング・システムがそのシ
ステム機能の部分を処理する間に互いに独立に作用する
。尚、メモリという用語と記憶という用語は、ここでは
同じように使用される。ＦＴプロセッサとオペレーティ
ング・システムは、エラー検出／分離及び回復と、動的
再構成と、Ｉ１０１００管理する。非フォールト・トレ
ラント（ＮＦＴ）プロセッサは、ＦＴプロセッサを意識
することなく本来の命令を実行する。ＦＴプロセッサは
、ＮＦＴプロセッサには、多重Ｉ′１０チャネルのよう
に見える。
ハードウェア／マイクロコード・インターフェースは、
百方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、ＦＴプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。
百方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、ＦＴプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。
ＮＦＴプロセッサの動的アドレス変換機能は、ＦＴプロ
セッサによって割り振られた記憶のブロックを制御する
。ＮＦＴプロセッサは、オフセット・レジスタの使用を
通じて、そのメモリがアドレス・ゼロでスタートするこ
とを認識する。そして、ＮＦＴプロセッサをその記憶境
界に維持するために限界チエツクが実行される。ＦＴプ
ロセッサは、ＮＦ前記憶及びＮＦＴアドレス空間の内及
び外のデータのＤＭＡ Ｉ１０ブロックにアクセスす
ることができるが、ＮＦＴプロセッサは、その割当てら
れたアドレス空間の外の記憶にアクセスすることは禁止
されている。ＮＦ前記憶サイズは、構成テーブルを変更
することによって変えることができる。
セッサによって割り振られた記憶のブロックを制御する
。ＮＦＴプロセッサは、オフセット・レジスタの使用を
通じて、そのメモリがアドレス・ゼロでスタートするこ
とを認識する。そして、ＮＦＴプロセッサをその記憶境
界に維持するために限界チエツクが実行される。ＦＴプ
ロセッサは、ＮＦ前記憶及びＮＦＴアドレス空間の内及
び外のデータのＤＭＡ Ｉ１０ブロックにアクセスす
ることができるが、ＮＦＴプロセッサは、その割当てら
れたアドレス空間の外の記憶にアクセスすることは禁止
されている。ＮＦ前記憶サイズは、構成テーブルを変更
することによって変えることができる。
Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
一般的に、パスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善された「切り放し」機能は、一方の
プロセッサをパスまたはチャネルに接続することなく、
またパスの占有権を巡って調停することなく、２つの興
なるプロセッサが互いに通信することが可能となる。そ
れらのプロセッサは、オペレーティング・システムをあ
まり変更することなく、デバイス・ドライバを追加する
必要なく、通信する。本発明の機能は、２つの相違する
プロセッサが組み合わされた時、たとえめいめいのプロ
セッサが自分本来のオペレーティング・システムを実行
していても、ユーザーには単一のシステムのイメージを
与える。
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
一般的に、パスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善された「切り放し」機能は、一方の
プロセッサをパスまたはチャネルに接続することなく、
またパスの占有権を巡って調停することなく、２つの興
なるプロセッサが互いに通信することが可能となる。そ
れらのプロセッサは、オペレーティング・システムをあ
まり変更することなく、デバイス・ドライバを追加する
必要なく、通信する。本発明の機能は、２つの相違する
プロセッサが組み合わされた時、たとえめいめいのプロ
セッサが自分本来のオペレーティング・システムを実行
していても、ユーザーには単一のシステムのイメージを
与える。
この機能は、より最近になって開発されたオペレーティ
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア）を
結合して新しい第３のシステムを形成する。この分野の
当業者には、この好適な実施例がＳ／８８システムに結
合されたＳ／３７０システムを示しているけれども、任
意の２つの異なるシステムを結合することができること
を理解するであろう。この概念の設計基準は、信頼性を
維持するために成熟したオペレ−ティング・システムに
ははヒんビあるいは全く変更を加えないこと、及びコー
ドの開発期間のためより最近になって開発されたオペレ
ーティング・システムに対するインパクトが最初である
ことである。
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア）を
結合して新しい第３のシステムを形成する。この分野の
当業者には、この好適な実施例がＳ／８８システムに結
合されたＳ／３７０システムを示しているけれども、任
意の２つの異なるシステムを結合することができること
を理解するであろう。この概念の設計基準は、信頼性を
維持するために成熟したオペレ−ティング・システムに
ははヒんビあるいは全く変更を加えないこと、及びコー
ドの開発期間のためより最近になって開発されたオペレ
ーティング・システムに対するインパクトが最初である
ことである。
この機能は、２つの相違するオペレーティング・システ
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
（ＤＭＡＣ，）として機能するシステムの閏の結合論理
を必要とする。この機能の主要な百的は、フォールト・
トレラント・プロセッサ（例えば好適な実施例では５７
８８）中で走りフォールト・トレラント・オペレーティ
ング・システム上にあるアプリケーション・プログラム
に、異種プロセッサ（例えば好適な実施例ではＳ／３７
０）及びそのオペレーティング・システムからデータ及
びコマンドを獲得する方法炙与えることにある。侵入（
すなわち、監視プログラム対ユーザー状態、メモリ・マ
ツプ・チェツキングなと）を防止するために、どのプロ
セッサにもハードウェアとソフトウェアの両方の幼生機
構が存在する。典型的には、オペレーティング・システ
ムは、割り込み、ＤＭＡチャネル、Ｉ１０装置及びコン
トローラなとのすべてのシステム資源を制御する傾向が
ある。それゆえ、異なる２つのアーキテクチャを結合し
、この機能を徹底的に設計してしまうことなくこれらの
マシンの間でコマンド及びデータを転送することを、多
くの人々は、膨大な作業であり、現実的でないと考えて
いる。
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
（ＤＭＡＣ，）として機能するシステムの閏の結合論理
を必要とする。この機能の主要な百的は、フォールト・
トレラント・プロセッサ（例えば好適な実施例では５７
８８）中で走りフォールト・トレラント・オペレーティ
ング・システム上にあるアプリケーション・プログラム
に、異種プロセッサ（例えば好適な実施例ではＳ／３７
０）及びそのオペレーティング・システムからデータ及
びコマンドを獲得する方法炙与えることにある。侵入（
すなわち、監視プログラム対ユーザー状態、メモリ・マ
ツプ・チェツキングなと）を防止するために、どのプロ
セッサにもハードウェアとソフトウェアの両方の幼生機
構が存在する。典型的には、オペレーティング・システ
ムは、割り込み、ＤＭＡチャネル、Ｉ１０装置及びコン
トローラなとのすべてのシステム資源を制御する傾向が
ある。それゆえ、異なる２つのアーキテクチャを結合し
、この機能を徹底的に設計してしまうことなくこれらの
マシンの間でコマンド及びデータを転送することを、多
くの人々は、膨大な作業であり、現実的でないと考えて
いる。
第２図は、この好適な実施例の環境でＳ７８８プロセッ
サに結合されたＳ／３７０プロセツサを図式的に示して
いる。第１図に示すＳ／３７０プロセツサと対照的に、
メモリは５７８８パス・インターフェース論理によって
置き換えられ、Ｓ／３７０チヤネル・プロセッサは、パ
ス・アダプタ及びパス制御ユニットによって置き換えら
れている。注目すべきであるのは、２重の破線で示す５
７３７０バス制御ユニツトとＳ／８８プロセツサの間の
相互接続である。
サに結合されたＳ／３７０プロセツサを図式的に示して
いる。第１図に示すＳ／３７０プロセツサと対照的に、
メモリは５７８８パス・インターフェース論理によって
置き換えられ、Ｓ／３７０チヤネル・プロセッサは、パ
ス・アダプタ及びパス制御ユニットによって置き換えら
れている。注目すべきであるのは、２重の破線で示す５
７３７０バス制御ユニツトとＳ／８８プロセツサの間の
相互接続である。
この特徴は、プロセッサ結合論理を、大抵の装置が接続
されるシステム・パスまたはチャネルではなく、Ｓ／８
８フオールト・トレラント・プロセッサの仮想アドレス
・パス、データ・パス、制御パス及び割り込みパス構造
に接続することにある。有効アドレスがフォールト・ト
レラント・プロセッサの仮想アドレス・パス上にあるこ
とを示すストローブ線は、アドレス信号が活動化された
後の数ナノ秒活動化される。パス・アダプタ及びパス制
御ユニットをもつ結合論理は、ストローブ信号があられ
れる前に５７８８アプリケーシヨン・プログラムによっ
て、予め選択されたアドレス範囲が提供されているかど
うかを決定する。もしこのアドレス範囲が検出されたな
ら、アドレス・ストローブ信号は、フォールト・トレラ
ント・プロセッサ・ハードウェアへ行くことをブロック
される。この信号がブロックされることは、フォールト
・トレラント・ハードウェア及びオペレーティング・シ
ステムが、マシン・サイクルが生じたことを知るのを防
止する。このハードウェア中のフォールト・トレラント
・チエツク論理は、このサイクルの間に分離され、この
期間に起こったいかなる活動をも完全に見逃・すことに
なる。そして、そのプロセッサ・パス上のすべてのキャ
ッシュ、仮想アドレス・マツピング論理及び浮動小数点
プロセッサは、マシン・サイクル°が発生したことを認
識しないことになる。すなわち、すべてのＳ／８８ＣＰ
Ｕｅ！Ａ能は「凍結」サレ、Ｓ／８８プロセツサによる
アドレス・ストローブ信号の確認を待つ。
されるシステム・パスまたはチャネルではなく、Ｓ／８
８フオールト・トレラント・プロセッサの仮想アドレス
・パス、データ・パス、制御パス及び割り込みパス構造
に接続することにある。有効アドレスがフォールト・ト
レラント・プロセッサの仮想アドレス・パス上にあるこ
とを示すストローブ線は、アドレス信号が活動化された
後の数ナノ秒活動化される。パス・アダプタ及びパス制
御ユニットをもつ結合論理は、ストローブ信号があられ
れる前に５７８８アプリケーシヨン・プログラムによっ
て、予め選択されたアドレス範囲が提供されているかど
うかを決定する。もしこのアドレス範囲が検出されたな
ら、アドレス・ストローブ信号は、フォールト・トレラ
ント・プロセッサ・ハードウェアへ行くことをブロック
される。この信号がブロックされることは、フォールト
・トレラント・ハードウェア及びオペレーティング・シ
ステムが、マシン・サイクルが生じたことを知るのを防
止する。このハードウェア中のフォールト・トレラント
・チエツク論理は、このサイクルの間に分離され、この
期間に起こったいかなる活動をも完全に見逃・すことに
なる。そして、そのプロセッサ・パス上のすべてのキャ
ッシュ、仮想アドレス・マツピング論理及び浮動小数点
プロセッサは、マシン・サイクル°が発生したことを認
識しないことになる。すなわち、すべてのＳ／８８ＣＰ
Ｕｅ！Ａ能は「凍結」サレ、Ｓ／８８プロセツサによる
アドレス・ストローブ信号の確認を待つ。
フォールト・トレラント・プロセッサ論理からノブロッ
クされたアドレス・ストローブ信号は、結合論理に送ら
れる。これによりＳ／８８フオールト・トレラント・プ
ロセッサに、フォールト・トレラント特殊アプリケーシ
ョン・プログラムとそれに接続されたＳ／３７０プロセ
ツサの間のインターフェースである結合論理に対する完
全な制御が与えられる。アドレス・ストローブ信号と仮
想アドレスは、結合論理の要素である論理記憶、レジス
タ及びＤＭＡＣを選択するために使用される。第Ｓ図は
、適切なレベルにあり適切なアトしスに対応していると
決定される、Ｓ／３７０バス制御論理からの割り込みの
検出の結果を図式的に示すものである。それゆえ、その
最も広い側面においては、切り放し機構は、その関連ハ
ードウェアからプロセッサを切断し、データをそのエン
ティティとともに有効に転送するためにプロセッサを異
種エンティティに接続する。
クされたアドレス・ストローブ信号は、結合論理に送ら
れる。これによりＳ／８８フオールト・トレラント・プ
ロセッサに、フォールト・トレラント特殊アプリケーシ
ョン・プログラムとそれに接続されたＳ／３７０プロセ
ツサの間のインターフェースである結合論理に対する完
全な制御が与えられる。アドレス・ストローブ信号と仮
想アドレスは、結合論理の要素である論理記憶、レジス
タ及びＤＭＡＣを選択するために使用される。第Ｓ図は
、適切なレベルにあり適切なアトしスに対応していると
決定される、Ｓ／３７０バス制御論理からの割り込みの
検出の結果を図式的に示すものである。それゆえ、その
最も広い側面においては、切り放し機構は、その関連ハ
ードウェアからプロセッサを切断し、データをそのエン
ティティとともに有効に転送するためにプロセッサを異
種エンティティに接続する。
結合論理は、入来Ｓ／３７０コマンドをキューし、Ｓ／
３７０との間で行来するデータを記憶するために使用さ
れる局所記憶をもつ。データ及びコマンドは、結合論理
中の多！ｉＤＭＡチャネルによって局所記憶へと移動さ
れる。フォールト・トレラント・アプリケーション・プ
ログラムは、ＤＭＡＣを初期化してＤＭＡＣからの割り
込みにサービスし、ＤＭＡＣは、コマンドが到来した時
またはデータのブロックが送信あるいは受信された時、
アプリケーション・プログラムに通知する働きを行う。
３７０との間で行来するデータを記憶するために使用さ
れる局所記憶をもつ。データ及びコマンドは、結合論理
中の多！ｉＤＭＡチャネルによって局所記憶へと移動さ
れる。フォールト・トレラント・アプリケーション・プ
ログラムは、ＤＭＡＣを初期化してＤＭＡＣからの割り
込みにサービスし、ＤＭＡＣは、コマンドが到来した時
またはデータのブロックが送信あるいは受信された時、
アプリケーション・プログラムに通知する働きを行う。
動作を完了するためには、結合論理は、フォールト・ト
レラント・プロセッサの両側が同期状態にあることを保
証するために、プロセッサのクロック端の前に、データ
・ストローブ承認線に信号を返さなくてはならない。
レラント・プロセッサの両側が同期状態にあることを保
証するために、プロセッサのクロック端の前に、データ
・ストローブ承認線に信号を返さなくてはならない。
アプリケーション・プログラムは、スタートＩ１０、テ
ストＩ１０などのＳ／３７０タイプのコマンドを受け取
る。アプリケーション・ブｄグラムは次に、各Ｓ／３７
０ Ｉ１０コマンドをフォールト・トレラントＩ１０
コマンドに変換して通常のフォールト・トレラントＩ１
０コマンド・シーケンスを初期化する。
ストＩ１０などのＳ／３７０タイプのコマンドを受け取
る。アプリケーション・ブｄグラムは次に、各Ｓ／３７
０ Ｉ１０コマンドをフォールト・トレラントＩ１０
コマンドに変換して通常のフォールト・トレラントＩ１
０コマンド・シーケンスを初期化する。
これはオペレーティング・システムの周辺でアプリケー
ション・プログラムに対してデータのブロックを入手す
る新規な方法であると考える。それはまた、通常はオペ
レーティング・システムによって実行される機能である
割り込みをアプリケーションが処理することを可能なら
しめる方法でもある。このアプリケーション・プログラ
ムは、フォールト・トレラント・プロセッサをその通常
プロセッサ機能からＩ１０コントローラ機能に随意に切
り換えることができ、それは１サイクル・ベースで単に
それが選択する仮想アドレスによって行なわれる。
ション・プログラムに対してデータのブロックを入手す
る新規な方法であると考える。それはまた、通常はオペ
レーティング・システムによって実行される機能である
割り込みをアプリケーションが処理することを可能なら
しめる方法でもある。このアプリケーション・プログラ
ムは、フォールト・トレラント・プロセッサをその通常
プロセッサ機能からＩ１０コントローラ機能に随意に切
り換えることができ、それは１サイクル・ベースで単に
それが選択する仮想アドレスによって行なわれる。
このように、興種の命令及びメモリ・アドレシング・ア
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的にアクセスすることを可能ならしめるよ
うに緊密に結合される。その他方のシステム中の特殊な
コードは、バス上に特殊アドレスを配置することによっ
てハードウェアを介して一方のシステムと通信する。ハ
ードウェアは、そのアドレスが特殊なものかどうかを判
断する。そしてもしそうなら、ストローブが別のシステ
ムの回路によって感知されるのをブロックされ、別のシ
ステムのＣＰＵが特殊なハードウェアと、両方のシステ
ムにアクセス可能なメモリ空間を制御することができる
ように方向転換される。
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的にアクセスすることを可能ならしめるよ
うに緊密に結合される。その他方のシステム中の特殊な
コードは、バス上に特殊アドレスを配置することによっ
てハードウェアを介して一方のシステムと通信する。ハ
ードウェアは、そのアドレスが特殊なものかどうかを判
断する。そしてもしそうなら、ストローブが別のシステ
ムの回路によって感知されるのをブロックされ、別のシ
ステムのＣＰＵが特殊なハードウェアと、両方のシステ
ムにアクセス可能なメモリ空間を制御することができる
ように方向転換される。
その他方のシステムは、必要時、初期化及び構成タスク
などのために、一方のシステムを完全に制御することが
できる。その一方のシステムは、いかようにしてもその
他方のシステムを制御することができないが、その他方
のシステムに対して、次のようにしてサービスの要求を
出すことができる。
などのために、一方のシステムを完全に制御することが
できる。その一方のシステムは、いかようにしてもその
他方のシステムを制御することができないが、その他方
のシステムに対して、次のようにしてサービスの要求を
出すことができる。
すなわち、その一方のシステムは、工１０゛コマンドま
たはデータを共通にアクセス可能なメモリ空間中の１つ
のシステム・フォーマットでステージし、特殊なハード
ウェアを使用して、その他方のシステムに対して、特殊
なアプリケーション・プログラムを呼び出して活動化さ
せる特殊なレベルで割り込みを与える。
たはデータを共通にアクセス可能なメモリ空間中の１つ
のシステム・フォーマットでステージし、特殊なハード
ウェアを使用して、その他方のシステムに対して、特殊
なアプリケーション・プログラムを呼び出して活動化さ
せる特殊なレベルで割り込みを与える。
その他方のシステムは、ステージされた情報を含むメモ
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ上で本来のＩ１０動作を実行するように
その他方のシステムの本来のオペレーティング・システ
ムを指令する。このように、上述のすべてのことは両方
のシステムの本来のオペレーティング・システムに対し
て完全に透過的であって、南方のシステムの本来のオペ
レーティング・システムにあまり変更をくわえることな
く起こるのである。
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ上で本来のＩ１０動作を実行するように
その他方のシステムの本来のオペレーティング・システ
ムを指令する。このように、上述のすべてのことは両方
のシステムの本来のオペレーティング・システムに対し
て完全に透過的であって、南方のシステムの本来のオペ
レーティング・システムにあまり変更をくわえることな
く起こるのである。
Ｅ４．オペレーティング・システムに対して透過的なシ
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つくまたはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケーション・プログラムはユーザー状態で
実行し、割り込みなとの機能は監視状態で走る。
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つくまたはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケーション・プログラムはユーザー状態で
実行し、割り込みなとの機能は監視状態で走る。
アプリケーションはＩ１０ボートに接続し、そのポート
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受け取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受け取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。
オペレーティング・システムはすべての割り込みベクタ
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ １０！求を通知する外部割
り込みなどの新しい機能には商用でない。
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ １０！求を通知する外部割
り込みなどの新しい機能には商用でない。
好適な実施例のＳ／８８においては、商用な割り込みベ
クタの大部分は実際には未使用であり、これらは、オペ
レーティング・システムにおいて慣用である「非初期化
」または「疑似」割り込みのための共通エラー・ハンド
ラに対するベクタリングをもたらすためのセットアツプ
である。本発明の好適な実施例は、これらの、さもなく
ば未使用であるところのベクタのサブセットを、Ｓ／３
７０結合論理割り込みのための特殊な割り込みハンドラ
に対する適切なベクタと交換する。この変更された５７
８８オペレーテイング・システムは、次に、適所に新規
に構成されたベクタによる使用のために再構成（ｒｅｂ
ｏｕｎｄ）される。
クタの大部分は実際には未使用であり、これらは、オペ
レーティング・システムにおいて慣用である「非初期化
」または「疑似」割り込みのための共通エラー・ハンド
ラに対するベクタリングをもたらすためのセットアツプ
である。本発明の好適な実施例は、これらの、さもなく
ば未使用であるところのベクタのサブセットを、Ｓ／３
７０結合論理割り込みのための特殊な割り込みハンドラ
に対する適切なベクタと交換する。この変更された５７
８８オペレーテイング・システムは、次に、適所に新規
に構成されたベクタによる使用のために再構成（ｒｅｂ
ｏｕｎｄ）される。
好適な実施例のシステム／８８は、８つの割り込みレベ
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖｅｃｔｏｒ ）を使用する。本発明のこの
実施例は、これらの自動ベクタ・レベルのうちの１つ、
すなわち最高レベルの次のレベルであるレベル６を使用
する。このレベル６は、通常、システム／８８によって
Ａ／Ｃ電力擾乱割り込みのために使用される。
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖｅｃｔｏｒ ）を使用する。本発明のこの
実施例は、これらの自動ベクタ・レベルのうちの１つ、
すなわち最高レベルの次のレベルであるレベル６を使用
する。このレベル６は、通常、システム／８８によって
Ａ／Ｃ電力擾乱割り込みのために使用される。
システム／３７０をシステム７８８に結合する論理は、
その割り込み要求をＡ／ＣＩＥ力擾乱の割り込みとＯＲ
することによってレベルｅに対する割り込みを提供する
。システム初期化の間に、論理割り込みを接合するため
の特殊な割り込みハンドラに対する適切なベクタ番号が
、Ｓ／８８オペレーテイング・システムに対して透過的
であるアプリケージ璽ン・プログラムによって、結合論
理中に（例えばＤＭＡＣレジスタ中に）ロードされる。
その割り込み要求をＡ／ＣＩＥ力擾乱の割り込みとＯＲ
することによってレベルｅに対する割り込みを提供する
。システム初期化の間に、論理割り込みを接合するため
の特殊な割り込みハンドラに対する適切なベクタ番号が
、Ｓ／８８オペレーテイング・システムに対して透過的
であるアプリケージ璽ン・プログラムによって、結合論
理中に（例えばＤＭＡＣレジスタ中に）ロードされる。
なんらかの割り込みがシステム７８８によって受け取ら
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及び５７８８プロセツサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ）サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され透過的な様式で与えられな（
てはならない。このことは、好適な実施例では、レベル
６の割り込みが結合論理によって提供されるときＳ／８
８を（Ａ／Ｃ電力擾乱のための割り込み提供機構を含む
）その関連ハードウェアから切り放し、Ｓ／３７０−
Ｓ／８８結合論理に５７８８プロセツサを結合すること
によって達成される。
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及び５７８８プロセツサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ）サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され透過的な様式で与えられな（
てはならない。このことは、好適な実施例では、レベル
６の割り込みが結合論理によって提供されるときＳ／８
８を（Ａ／Ｃ電力擾乱のための割り込み提供機構を含む
）その関連ハードウェアから切り放し、Ｓ／３７０−
Ｓ／８８結合論理に５７８８プロセツサを結合すること
によって達成される。
より詳しくは、５７８８プロセツサはその出力に＠能コ
ードと割り込みレベルを設定し、ＩＡＣＫサイクルの開
始時点でアドレス・ストローブ（ＡＳ）及びデータ・ス
トローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ）る。ア
ドレス・ストローブは、もし結合論理割り込み提供信号
が活動状態にあるなら、ＡＣ電力擾乱割り込み機構を含
むＳ／８８ハードウエアからブロックされ、適切なベク
タ番号を読みだすためにＡＳが結合論理に送られ、その
適切なベクタ番号は、データ・ストローブによってＳ／
８８プロセツサ中にゲートされる。データ・ストローブ
はＳ／８８ハードウエアからブロックされるので、マシ
ン・サイクルＣＩＡＣＫ）は、結合論理割り込みベクタ
番号を取得することに関連してＳ／８８オペレーテイン
グ・システムに対して透過的である。
ードと割り込みレベルを設定し、ＩＡＣＫサイクルの開
始時点でアドレス・ストローブ（ＡＳ）及びデータ・ス
トローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ）る。ア
ドレス・ストローブは、もし結合論理割り込み提供信号
が活動状態にあるなら、ＡＣ電力擾乱割り込み機構を含
むＳ／８８ハードウエアからブロックされ、適切なベク
タ番号を読みだすためにＡＳが結合論理に送られ、その
適切なベクタ番号は、データ・ストローブによってＳ／
８８プロセツサ中にゲートされる。データ・ストローブ
はＳ／８８ハードウエアからブロックされるので、マシ
ン・サイクルＣＩＡＣＫ）は、結合論理割り込みベクタ
番号を取得することに関連してＳ／８８オペレーテイン
グ・システムに対して透過的である。
もし結合論理割り込み信号がＩＡＣＫサイクルの開始時
点で活動状態でなかったなら、通常のＳ／８８レベル６
割り込みが行なわれるこヒになる。
点で活動状態でなかったなら、通常のＳ／８８レベル６
割り込みが行なわれるこヒになる。
Ｅ５．興なる仮想記憶オペレーティング・システムを実
行する２つまたはそれ以上のプロセッサの間で実記憶を
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコード
、すなわちホットプラギングを介しての記憶ボートの除
去及び挿入と、こわれたデータの瞬間的検出と、もし適
当ならその回復をサポートするためのコードをもたない
異種プロセッサ及びオペレーティング・システムに結合
する。
行する２つまたはそれ以上のプロセッサの間で実記憶を
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコード
、すなわちホットプラギングを介しての記憶ボートの除
去及び挿入と、こわれたデータの瞬間的検出と、もし適
当ならその回復をサポートするためのコードをもたない
異種プロセッサ及びオペレーティング・システムに結合
する。
この機能は、めいめいが興なる仮想オペレーティング・
システムを実行する２つまたはそれ以上のプロセッサが
両方のオペレーティング・システムに対して透過的であ
るような様式で単一の実記憶を共有し、これら複数のプ
ロセッサの間のデータ転送を行うことができるように１
つのプロセッサが、別のプロセッサの記憶にアクセスす
ることができるような手段と方法を提供する。
システムを実行する２つまたはそれ以上のプロセッサが
両方のオペレーティング・システムに対して透過的であ
るような様式で単一の実記憶を共有し、これら複数のプ
ロセッサの間のデータ転送を行うことができるように１
つのプロセッサが、別のプロセッサの記憶にアクセスす
ることができるような手段と方法を提供する。
この機能は、ユーザーには２つに見えるオペレーティン
グ・システム環境を結合して、ユ−ザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
グ・システム環境を結合して、ユ−ザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
この発明は、共通システム・バスを介して両方のプロセ
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き直されるこヒはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在し
、あるいは実記憶が共有されているこヒを知らない。こ
の機能は、第１のオペレーティング・システムの記憶割
り振りキューを検索するために第１のプロセッサ上で走
るアプリケーション・プログラムを使用する。そして、
第２のオペレーティング・システムの必要条件を満足す
るに十分な連続的な記憶空間が見出されると、この記憶
空間は、ポインタを操作するこヒによって、第１のオペ
レーティング・システムの記憶割り振りテーブルから除
去される。第１のオペレーティング・システムは、もし
アプリケーション・プログラムが第１のオペレーティン
グ・システムに記憶を返さないなら、この除去された記
憶の使用権（例えば、再割り振りする能力）をもつ。
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き直されるこヒはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在し
、あるいは実記憶が共有されているこヒを知らない。こ
の機能は、第１のオペレーティング・システムの記憶割
り振りキューを検索するために第１のプロセッサ上で走
るアプリケーション・プログラムを使用する。そして、
第２のオペレーティング・システムの必要条件を満足す
るに十分な連続的な記憶空間が見出されると、この記憶
空間は、ポインタを操作するこヒによって、第１のオペ
レーティング・システムの記憶割り振りテーブルから除
去される。第１のオペレーティング・システムは、もし
アプリケーション・プログラムが第１のオペレーティン
グ・システムに記憶を返さないなら、この除去された記
憶の使用権（例えば、再割り振りする能力）をもつ。
第１のオペレーティング・システムは、Ｉｌｏの立場か
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対して１
／○コントローラヒして応答する。
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対して１
／○コントローラヒして応答する。
第１のオペレーティング・システムは、全てのシステム
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・トレラント・オペレーティング・システム
である。第１のオペ１メーテイング・システムは、初期
的には（第２のオペレーティング・システムのために「
盗まれた」記憶を例外として）記憶を割り振り且つ割り
振り解除し、全ての関連ハードウェア障害及び回復を処
理する。その目的は、オペ１ノーテイング・システムに
大幅な変更を加えることなく２つのオペレーティング・
システムを結合することである。各オペレーティング・
システムは、自分がすべてのシステム記憶を制御してい
るヒ信じなくてはならない。なぜなら、それが両方のプ
ロセッサによって使用されつつある単一の資源だからで
ある。
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・トレラント・オペレーティング・システム
である。第１のオペ１メーテイング・システムは、初期
的には（第２のオペレーティング・システムのために「
盗まれた」記憶を例外として）記憶を割り振り且つ割り
振り解除し、全ての関連ハードウェア障害及び回復を処
理する。その目的は、オペ１ノーテイング・システムに
大幅な変更を加えることなく２つのオペレーティング・
システムを結合することである。各オペレーティング・
システムは、自分がすべてのシステム記憶を制御してい
るヒ信じなくてはならない。なぜなら、それが両方のプ
ロセッサによって使用されつつある単一の資源だからで
ある。
システムにｉＥ［が投入されたとき、第１のオペレーテ
ィング・システムヒそのプロセッサは、システムの制御
を引き受け、ハードウェアが第２のプロセッサをリセッ
ト状態に保持する。第１のオペレーティング・システム
はシステムをブートし、どれだけの量の実記憶があるか
を決定する。
ィング・システムヒそのプロセッサは、システムの制御
を引き受け、ハードウェアが第２のプロセッサをリセッ
ト状態に保持する。第１のオペレーティング・システム
はシステムをブートし、どれだけの量の実記憶があるか
を決定する。
オペレーティング・システムは結局はすべての記憶を４
ＫＢ （４０９６バイト）ブロックに構成し、可用な各
ブロックを記憶割り振りキュー中にリストする。キュー
中にリストされた各４ＫＢブロツクは、可用な次の４Ｋ
Ｂブロツクを指し示す。第１のシステムによって使用さ
れる記憶は、除去されるか、キューの先頭から４ＫＢブ
ロツクとして追加されるかのどちらかである。そしてブ
ロック・ポインタは適宜ｖ４節される。ユーザーがオペ
レーティング・システムからメモリ空間を要求する時、
その要求は、キューから実メモリの必要な数の４ＫＢブ
ロツクを割当てることによって満足される。その記憶が
最早必要でなくなったヒき、ブロックはキューに戻され
る。
ＫＢ （４０９６バイト）ブロックに構成し、可用な各
ブロックを記憶割り振りキュー中にリストする。キュー
中にリストされた各４ＫＢブロツクは、可用な次の４Ｋ
Ｂブロツクを指し示す。第１のシステムによって使用さ
れる記憶は、除去されるか、キューの先頭から４ＫＢブ
ロツクとして追加されるかのどちらかである。そしてブ
ロック・ポインタは適宜ｖ４節される。ユーザーがオペ
レーティング・システムからメモリ空間を要求する時、
その要求は、キューから実メモリの必要な数の４ＫＢブ
ロツクを割当てることによって満足される。その記憶が
最早必要でなくなったヒき、ブロックはキューに戻され
る。
次に、第１のオペレーティング・システムが、システム
を構成する、モジュール・スタートアップと呼ばれる一
連のａ能を実行する。このモジュール・スタートアップ
によって実行されるアプリケーション・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリングを見出す。このアプリ
ケーション・プログラムは次に、そのキューの一部のポ
インタをブロックの千の連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモ（Ｊ割り振りリストから記憶の連続的なブロック
を除去する。好適な実施例においては、除去された第１
の４ＫＢブロツクに先行する４ＫＢブロツクのポインタ
が、その除去されたブロックの連続的なストリングの直
ぐ次に続＜ ４ＫＢブロツクを指し示すように変更され
る。
を構成する、モジュール・スタートアップと呼ばれる一
連のａ能を実行する。このモジュール・スタートアップ
によって実行されるアプリケーション・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリングを見出す。このアプリ
ケーション・プログラムは次に、そのキューの一部のポ
インタをブロックの千の連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモ（Ｊ割り振りリストから記憶の連続的なブロック
を除去する。好適な実施例においては、除去された第１
の４ＫＢブロツクに先行する４ＫＢブロツクのポインタ
が、その除去されたブロックの連続的なストリングの直
ぐ次に続＜ ４ＫＢブロツクを指し示すように変更され
る。
二の時点で第１のオペレーティング・システムは、もし
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のこヒを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないからである。
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のこヒを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないからである。
除去されたアドレス空間は次に、第２のオペレーティン
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、！’５２の
オペレーティング・システムに対してアドレス・ゼロか
ら始まるように見せるハードウェア・オフセット論理が
存在する。ｆｓ２のオペレーティング・システムは次に
、あたかも自己の実記憶であるかのように、第１のオペ
レーティング・システムから取得した記憶を制御し、自
己の仮想記憶マネジャを通じてその記憶を制御する。す
なわち、第２のシステムによって発行された仮想アドレ
スを、その割当てられた実記憶アドレス空間内の実アド
レスに変換する。
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、！’５２の
オペレーティング・システムに対してアドレス・ゼロか
ら始まるように見せるハードウェア・オフセット論理が
存在する。ｆｓ２のオペレーティング・システムは次に
、あたかも自己の実記憶であるかのように、第１のオペ
レーティング・システムから取得した記憶を制御し、自
己の仮想記憶マネジャを通じてその記憶を制御する。す
なわち、第２のシステムによって発行された仮想アドレ
スを、その割当てられた実記憶アドレス空間内の実アド
レスに変換する。
第１のオペレーティング・システムは、第２のプロセッ
サの記憶空間にＩ１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きすることができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作か生じると、ハードウェア・トラップが、
！２のオペレーティング・システムが第１のオペレーテ
ィング・システムの空間に不用意に書き込みを行うのを
防止することになる。
サの記憶空間にＩ１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きすることができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作か生じると、ハードウェア・トラップが、
！２のオペレーティング・システムが第１のオペレーテ
ィング・システムの空間に不用意に書き込みを行うのを
防止することになる。
第２のオペレーティング・システムに割り振られた記憶
空間の量は、ユーザーによって、モジュール・スタート
アップ・プログラム中のテーブルに定義される。もしユ
ーザーが、第２のプロセッサが１６メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケージ３ン・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊５ｖＣ（サー
ビス・コール）により、アプリケーション・プログラム
が、ポインタを変更することができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
空間の量は、ユーザーによって、モジュール・スタート
アップ・プログラム中のテーブルに定義される。もしユ
ーザーが、第２のプロセッサが１６メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケージ３ン・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊５ｖＣ（サー
ビス・コール）により、アプリケーション・プログラム
が、ポインタを変更することができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
両方のオペレーティング・システムが同一の記憶を共有
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフォールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・トレラント記
憶及びＩｌｏを使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたないにも
かかわらず、事実上、フォールト・・トレラント・マシ
ンとなる。また、各異種プロセッサ毎に設けられた個別
の実記憶を用いることにより、第２のタイプのプロセッ
サ及びオペレーティング・システムを２つ以上、第１の
タイプのオペレーティング・システムに結合することが
できる。
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフォールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・トレラント記
憶及びＩｌｏを使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたないにも
かかわらず、事実上、フォールト・・トレラント・マシ
ンとなる。また、各異種プロセッサ毎に設けられた個別
の実記憶を用いることにより、第２のタイプのプロセッ
サ及びオペレーティング・システムを２つ以上、第１の
タイプのオペレーティング・システムに結合することが
できる。
好適な実施例では、第１のオペレーティング・システム
は、フォールト・トレラントＳ／８８のオペレーティン
グ・システムであり、第２のオペレーティング・システ
ムは、Ｓ／３７０のオペレーティング・システムのうち
の１つであり、第１及び第２のプロセッサはそれぞれＳ
／８８及びＳ／３７０プロセツサである。この機能は、
通常非フォールト・トレラントであるシステムをして、
フォールト・トレラント・システムによって維持される
フォールト・トレラント記憶を使用することを可能なら
しめるのみならず、非フォールト・トレラント・システ
ムをして、（１）フォールト・トレラント・システムに
よって維持されるフォールト・トレラント１１０１置に
対するアクセスを共有し、（２）チャネル対チャネル結
合の対した遅延を生じることなくより効率的な様式でシ
ステム間のデータ交換を可能ならしめるのである。
は、フォールト・トレラントＳ／８８のオペレーティン
グ・システムであり、第２のオペレーティング・システ
ムは、Ｓ／３７０のオペレーティング・システムのうち
の１つであり、第１及び第２のプロセッサはそれぞれＳ
／８８及びＳ／３７０プロセツサである。この機能は、
通常非フォールト・トレラントであるシステムをして、
フォールト・トレラント・システムによって維持される
フォールト・トレラント記憶を使用することを可能なら
しめるのみならず、非フォールト・トレラント・システ
ムをして、（１）フォールト・トレラント・システムに
よって維持されるフォールト・トレラント１１０１置に
対するアクセスを共有し、（２）チャネル対チャネル結
合の対した遅延を生じることなくより効率的な様式でシ
ステム間のデータ交換を可能ならしめるのである。
Ｅ６．単一システム・イメージ
単一システム・イメージという用語は、ユーザーの遠隔
データ及び＊源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスが、１−ザーにヒって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスすることができる。
データ及び＊源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスが、１−ザーにヒって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスすることができる。
ここで、「誘導された（ｄｅｒｉｖｅｄ）単一システム
・イメージ」という概念が新しい用語として導入され、
これは、単一システム・イメージをもつネットワークに
直接接続するための設備は欠くけれとも、効果的な単一
システム・イメージによってそれにｉａ核ｉ絖するため
にネットワークのハードウェア及びソフトウェア資源を
利用するネットワークのコンピュータ要素に適用するこ
ヒを意図している。
・イメージ」という概念が新しい用語として導入され、
これは、単一システム・イメージをもつネットワークに
直接接続するための設備は欠くけれとも、効果的な単一
システム・イメージによってそれにｉａ核ｉ絖するため
にネットワークのハードウェア及びソフトウェア資源を
利用するネットワークのコンピュータ要素に適用するこ
ヒを意図している。
説明の便宜上、「誘導された単一システム・イメージ」
の効果を生じさせるための、コンピュータ・システムの
直接接続は、そのシステム及びネットワークの要素の間
のさまざまな程度の□結合によって有効化することがで
きる。ここで使用する「緩い結合」という用語は、ネッ
トワークの一部である、誘導されたコンピュータと「本
来の」コンピュータのＩ１０チャネルを介して有効化さ
れたＭ＆である。「緊密結合」とは、誘導されたコンピ
ュータと「本来の」コンピュータのおのおのをして、直
接的に（すなわち、既存のＩ１０チャネルを使用するこ
となく）互いに通信することを可能ならしめる特殊なハ
ードウェアを通じて確立される、それらの関係を記述す
るために使用される。
の効果を生じさせるための、コンピュータ・システムの
直接接続は、そのシステム及びネットワークの要素の間
のさまざまな程度の□結合によって有効化することがで
きる。ここで使用する「緩い結合」という用語は、ネッ
トワークの一部である、誘導されたコンピュータと「本
来の」コンピュータのＩ１０チャネルを介して有効化さ
れたＭ＆である。「緊密結合」とは、誘導されたコンピ
ュータと「本来の」コンピュータのおのおのをして、直
接的に（すなわち、既存のＩ１０チャネルを使用するこ
となく）互いに通信することを可能ならしめる特殊なハ
ードウェアを通じて確立される、それらの関係を記述す
るために使用される。
いま考慮する、「透過的緊密結合」と称する特殊なタイ
プの緊密結合は、各コンピュータ（誘導されたコンピュ
ータヒ「本来の」コンピュータ）のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの資源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。
プの緊密結合は、各コンピュータ（誘導されたコンピュ
ータヒ「本来の」コンピュータ）のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの資源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。
結合ハードウェアのコストは、設計の複雑さにも拘らず
、さもなければ必要とされるであろうところのオペレー
ティング・システム・ソフトウェアの大幅な変更を回避
することによって実減される節約による埋め合わせ以上
のものである。性能上の利点は、結合インターフェース
における直接結合及び帯域干渉の低減によるより迅速な
接続から生じてくる。
、さもなければ必要とされるであろうところのオペレー
ティング・システム・ソフトウェアの大幅な変更を回避
することによって実減される節約による埋め合わせ以上
のものである。性能上の利点は、結合インターフェース
における直接結合及び帯域干渉の低減によるより迅速な
接続から生じてくる。
「ネットワーク」という用語は、ここでは、ある特殊な
プロトコルに従い多くの相違するマシン・タイプのもの
が接続されるような大規模な国際遠隔通信／衛星接続の
構成である、現在より一般的なネットワークの概念より
も限定的である。
プロトコルに従い多くの相違するマシン・タイプのもの
が接続されるような大規模な国際遠隔通信／衛星接続の
構成である、現在より一般的なネットワークの概念より
も限定的である。
ここではむしろ、「ネットワーク」は、システム７８８
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合体に当ては
まるように使用される。
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合体に当ては
まるように使用される。
ここで考慮する単一システム・イメージの概念を説明す
るためにいくつかの注意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠とし
て使用することにする。
るためにいくつかの注意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠とし
て使用することにする。
（ａ）高速データ相互接続（ＨＳＤＩ）とは、個別のハ
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケープル）のことをいう。
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケープル）のことをいう。
（ｂ）リンクとは、完全に、別のソフトウェア・オブジ
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェアｍｔまたはオブジェク
トのことをいう。
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェアｍｔまたはオブジェク
トのことをいう。
（ｅ）モジュールとは、筐体、電源、ＣＰＵ、メモリ及
びＩ１０装置のそれぞれを少なく１とも１つもつ自立的
処理装置のことをいう。モジュールは、追加の周辺装置
を取り囲んでより大型の単一モジュールを形成するよう
に複数の厘体をボルトで繋ぎあわせることによって拡張
することができる。Ｉｌｏには外部的なものもあって（
端末、プリンタ）、ケーブルに１って筺体に接続される
。
びＩ１０装置のそれぞれを少なく１とも１つもつ自立的
処理装置のことをいう。モジュールは、追加の周辺装置
を取り囲んでより大型の単一モジュールを形成するよう
に複数の厘体をボルトで繋ぎあわせることによって拡張
することができる。Ｉｌｏには外部的なものもあって（
端末、プリンタ）、ケーブルに１って筺体に接続される
。
それらは、単一モジュールの一部と見なされる。
モジュールはＣＰＵ複合体を１つだけもつ。
（ｄ）ＣＰＵ複合体とは、同一の筐体内にある１つまた
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ソフトウェアによって管理され制
御される。導入されるプロセッサ・ボードの実際の数に
関係なく、とのユーザー・プログラムまたはアプリケー
ション・、プログラムは、あたかも−個のＣＰＵが存在
するかのように書かれ実行される。処理作業量は、可屈
なＣＰＵボードの間でおおまかには共用され、複数のタ
スクを並行して実行することもできるが、各アプリケー
ション・プログラムに与えられるのは「単一ＣＰＵイメ
ージ」である。
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ソフトウェアによって管理され制
御される。導入されるプロセッサ・ボードの実際の数に
関係なく、とのユーザー・プログラムまたはアプリケー
ション・、プログラムは、あたかも−個のＣＰＵが存在
するかのように書かれ実行される。処理作業量は、可屈
なＣＰＵボードの間でおおまかには共用され、複数のタ
スクを並行して実行することもできるが、各アプリケー
ション・プログラムに与えられるのは「単一ＣＰＵイメ
ージ」である。
（ｄ）オブジェクトとは、階層的な名称によって一意的
に識別するこヒができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。Ｉ１０ポートは、特殊１／○装置
（データ・ソースまたはターゲット）を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システムは
、オブジェクト名の重複を効率的に防止する。
に識別するこヒができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。Ｉ１０ポートは、特殊１／○装置
（データ・ソースまたはターゲット）を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システムは
、オブジェクト名の重複を効率的に防止する。
「単一システム・イメージ」という用語は、従来の文献
で一貫的に使用されている訳ではないので、ここでは「
誘導された単一システム・イメージ」について詳細に説
明することにする。「単一システム・イメージ」ヒいう
用語を定義し記述するこヒにおいて、「イメージ」とは
、システム及び環境に対するアプリケーション・プログ
ラムの視点のこ・とを言うものとする。この文脈での「
システム」とは、アプリケーションのプログラマが命令
を指向するところのハードウェア（ｃＰＵ複合体）及び
ソフトウェア（オペレーティング・システムヒそのユー
ティリイ）の結合を意味する。
で一貫的に使用されている訳ではないので、ここでは「
誘導された単一システム・イメージ」について詳細に説
明することにする。「単一システム・イメージ」ヒいう
用語を定義し記述するこヒにおいて、「イメージ」とは
、システム及び環境に対するアプリケーション・プログ
ラムの視点のこ・とを言うものとする。この文脈での「
システム」とは、アプリケーションのプログラマが命令
を指向するところのハードウェア（ｃＰＵ複合体）及び
ソフトウェア（オペレーティング・システムヒそのユー
ティリイ）の結合を意味する。
「環境」ヒは、オペレーティング・システムに対するサ
ービス要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによってｌｌ
ｌｆｆ按的にアクセス可能であるすべての１７０装置及
びその他の接続された設備を意味する。
ービス要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによってｌｌ
ｌｆｆ按的にアクセス可能であるすべての１７０装置及
びその他の接続された設備を意味する。
真に単一の、オペレーティング・システムをもつ自立的
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ１０装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するために
、プログラマに、２つの環境を理解しその処理を習得す
ることを強いるのである。
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ１０装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するために
、プログラマに、２つの環境を理解しその処理を習得す
ることを強いるのである。
一般的に、別の環境の設備にアクセスするためには、プ
ログラマは、自分のローカルのオペレーティング・シス
テムに、別のオペレーティング・システムに対する必要
条件を通信するように要求し、これらの必要条件を詳細
に記述しなくしはならない。
ログラマは、自分のローカルのオペレーティング・シス
テムに、別のオペレーティング・システムに対する必要
条件を通信するように要求し、これらの必要条件を詳細
に記述しなくしはならない。
プログラマは次に、任意の長さの遅延の後、（ｍ切な順
序で）要求の結果を非同期的に受け取る能力をもたなく
てはならない。複数メツセージの処理と制御及びマシン
間のデータ転送は、雨方のマシンに相当な処理オーバー
ヘッドをもたらし、そのような双対システム環境ではプ
ログラマにとってやっかいで、非能率で困難な状況にな
るこヒがある。また、そのように慣用的に接続されたマ
シンの数が増大するにつれて、プログラマにとっての複
雑度は激増する。
序で）要求の結果を非同期的に受け取る能力をもたなく
てはならない。複数メツセージの処理と制御及びマシン
間のデータ転送は、雨方のマシンに相当な処理オーバー
ヘッドをもたらし、そのような双対システム環境ではプ
ログラマにとってやっかいで、非能率で困難な状況にな
るこヒがある。また、そのように慣用的に接続されたマ
シンの数が増大するにつれて、プログラマにとっての複
雑度は激増する。
システム７８８のもとのデザインは、この状況を簡単化
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のＨ８ＤＩ接
続、及び各モジュール内のＨ６ＤＩ［動ソフトウェアを
含んでいた。このとき、例えば２モジユール・システム
においては、２つのオペレーティング・システムの各々
がシステム全体について「知り」、他方のオペレーティ
ング・システムの動的な介在なくＨ８ＤＩを亙る設備に
アクセスすることができる。通信オーバーヘッドの低減
も相当である。
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のＨ８ＤＩ接
続、及び各モジュール内のＨ６ＤＩ［動ソフトウェアを
含んでいた。このとき、例えば２モジユール・システム
においては、２つのオペレーティング・システムの各々
がシステム全体について「知り」、他方のオペレーティ
ング・システムの動的な介在なくＨ８ＤＩを亙る設備に
アクセスすることができる。通信オーバーヘッドの低減
も相当である。
さまざまなサイズとモデル・タイプの多数のモジュール
を）（ＳＤＩを介して！ＩＲし、プログラマにとって〈
拡張可能な〉環境のように見えるシステム複合体を形成
することができる。そして、プログラマの製作物、すな
わちアプリケーション・プログラムは、このシステム複
合体のディスクに記憶し、複合体中の任意のＣＰＵで実
行し、複合体の実質的に任意の端末から制御あるいはモ
ニタし、データを複合体の任意のＩ１０装置の間で転送
することができ、しかもそれにはいかなる特殊なプログ
ラミング的配慮は要さず、従来の方法よりも実行効率が
改善されている、という次第である。
を）（ＳＤＩを介して！ＩＲし、プログラマにとって〈
拡張可能な〉環境のように見えるシステム複合体を形成
することができる。そして、プログラマの製作物、すな
わちアプリケーション・プログラムは、このシステム複
合体のディスクに記憶し、複合体中の任意のＣＰＵで実
行し、複合体の実質的に任意の端末から制御あるいはモ
ニタし、データを複合体の任意のＩ１０装置の間で転送
することができ、しかもそれにはいかなる特殊なプログ
ラミング的配慮は要さず、従来の方法よりも実行効率が
改善されている、という次第である。
オペレーティング・システム及びそのさまざまの機能と
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーション
、データ、言語プロセッサなど）が存在する場所に係わ
ったりそれに制御を及ぼす必要がないような環境内で動
作するような方法で書かれている。このことの全てを可
能ならしめるための重要な点は、各オブジェクトが固有
な名前をもつなくてはならない、という強制された規則
である。この規則は、最も基本的な名前修飾子がモジュ
ール名であり、それ自体が複合体内で固有でなくてはな
らないので、システム複合体全体に容易に拡張される。
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーション
、データ、言語プロセッサなど）が存在する場所に係わ
ったりそれに制御を及ぼす必要がないような環境内で動
作するような方法で書かれている。このことの全てを可
能ならしめるための重要な点は、各オブジェクトが固有
な名前をもつなくてはならない、という強制された規則
である。この規則は、最も基本的な名前修飾子がモジュ
ール名であり、それ自体が複合体内で固有でなくてはな
らないので、システム複合体全体に容易に拡張される。
それゆえ、複合体全体でとれかのオブジェクトを見付け
だすのは、それに正しく名前をつけるのと同じ位に簡単
である。オフへジエクトに名前を付けることは、リンク
を与えることによってプログラマのために簡易化され、
それにより、非常に短い別名ポインタが、極めて長く複
雑な名前をもつオブジェクトの名前に置き換えられるこ
とが可能となる。
だすのは、それに正しく名前をつけるのと同じ位に簡単
である。オフへジエクトに名前を付けることは、リンク
を与えることによってプログラマのために簡易化され、
それにより、非常に短い別名ポインタが、極めて長く複
雑な名前をもつオブジェクトの名前に置き換えられるこ
とが可能となる。
この相互接続された５７８８モジユール内で「誘導され
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセツサが、５７８８プロセツサに
対して、Ｓ／３７０ユーザーのために、Ｓ／８８単一シ
ステム・イメージの少なくともある１ＩＷｉＪｔ−提供
するように結合される。Ｓ／３７０プロセツサ及びオペ
レーティング・システムは、これらの機能を与えない。
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセツサが、５７８８プロセツサに
対して、Ｓ／３７０ユーザーのために、Ｓ／８８単一シ
ステム・イメージの少なくともある１ＩＷｉＪｔ−提供
するように結合される。Ｓ／３７０プロセツサ及びオペ
レーティング・システムは、これらの機能を与えない。
Ｓ／８８モジユール内には、１つまたはそれ以上のＳ／
３７０プロセツサが与えられる。Ｓ／８８プロセツサは
、各Ｓ／３７０プロセツサに一意的に結合される。見て
取れるように、各５７３７０プロセツサは重複化され、
フォールト・トレラント動作のために５７８８ソフトウ
エアによって制御される。Ｓ／８８とＳ／３７０プロセ
ツサのこの一意的な直接結合は、好適には前述の切り放
し及び割り込み機構によって行なわれ、Ｓ／８８及びＳ
／３７０オペレーテイング・システムの両方に対して透
過的であるプロセッサの間でデータ転送を行う。そして
、どちらのオペレーティング・システムも、他方のプロ
セッサまたはオペレーティング・システムの存在に気づ
かない。
３７０プロセツサが与えられる。Ｓ／８８プロセツサは
、各Ｓ／３７０プロセツサに一意的に結合される。見て
取れるように、各５７３７０プロセツサは重複化され、
フォールト・トレラント動作のために５７８８ソフトウ
エアによって制御される。Ｓ／８８とＳ／３７０プロセ
ツサのこの一意的な直接結合は、好適には前述の切り放
し及び割り込み機構によって行なわれ、Ｓ／８８及びＳ
／３７０オペレーテイング・システムの両方に対して透
過的であるプロセッサの間でデータ転送を行う。そして
、どちらのオペレーティング・システムも、他方のプロ
セッサまたはオペレーティング・システムの存在に気づ
かない。
各Ｓ／３７０プロセツサは、Ｓ／３７０主記憶、及びエ
ミュレートされたＳ／３７０ １１０チヤネルとＩ１０
装置を完全に提供するために、フォールト・トリラント
５フ８８システムを使用する。このＳ／３７０は、Ｓ／
８８の一部でない主記憶、チャネル、またはＩ１０装置
をもたず、これらの設備は全て設計によりフォールト・
トレラントである。
ミュレートされたＳ／３７０ １１０チヤネルとＩ１０
装置を完全に提供するために、フォールト・トリラント
５フ８８システムを使用する。このＳ／３７０は、Ｓ／
８８の一部でない主記憶、チャネル、またはＩ１０装置
をもたず、これらの設備は全て設計によりフォールト・
トレラントである。
システム構成時に、各Ｓ／３７０プロセツサには、Ｓ／
８８スプールからの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。
８８スプールからの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。
このブロックは、Ｓ／８８オペレーテイング・システム
が不意にすらもアクセスすることができないように、５
７８８の構成テーブルから除去される。フォールト・ト
レラント・ハードウェア・レジスタは、各Ｓ／３７０の
ための記憶ポインタを保持し、以てＳ／３７０は、割当
てられた以外の主記憶にアクセスするすべがない。その
ｗＩｘｊｐ、は、Ｓ／３７０によって完全に慣用的な単
一システムの視点が与えられ、メモリのフォールト・ト
レラントな側面は、完全に透過的である。Ｓ／８Ｓ中の
アプリケーション・プログラム（ＥＸＥＣ３７０）は、
実際のＳ／８８装置及びＳ／８８オペレーテイング・シ
ステム・コールを使用してＳ／３７０チヤネル及びＩ１
０装置をエミュレートする。それはアプリケーション・
プログラムであるので５７８８複合体の単一システム・
イメージをもち、以てこの視点は、５７３７０の「疑似
チャネル」全体に拡張される。
が不意にすらもアクセスすることができないように、５
７８８の構成テーブルから除去される。フォールト・ト
レラント・ハードウェア・レジスタは、各Ｓ／３７０の
ための記憶ポインタを保持し、以てＳ／３７０は、割当
てられた以外の主記憶にアクセスするすべがない。その
ｗＩｘｊｐ、は、Ｓ／３７０によって完全に慣用的な単
一システムの視点が与えられ、メモリのフォールト・ト
レラントな側面は、完全に透過的である。Ｓ／８Ｓ中の
アプリケーション・プログラム（ＥＸＥＣ３７０）は、
実際のＳ／８８装置及びＳ／８８オペレーテイング・シ
ステム・コールを使用してＳ／３７０チヤネル及びＩ１
０装置をエミュレートする。それはアプリケーション・
プログラムであるので５７８８複合体の単一システム・
イメージをもち、以てこの視点は、５７３７０の「疑似
チャネル」全体に拡張される。
その逆の観点、すなわちＳ／３７０オペレーテイング・
システムの観点（拡張によるアプリケーション・プログ
ラム）からは、全てのＩ１０動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず１、すなわちＳ／３７０プログラマは変
わる必要がないが、その窓が拡大される視点は、「単一
システム・イメージ」属性を有している。そうして、わ
ずかな概念的なステップが、５７８８によって管理され
るものである、単一のデータベースを効率的に管理する
多数のＳ／３７０を描き出すのである。
システムの観点（拡張によるアプリケーション・プログ
ラム）からは、全てのＩ１０動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず１、すなわちＳ／３７０プログラマは変
わる必要がないが、その窓が拡大される視点は、「単一
システム・イメージ」属性を有している。そうして、わ
ずかな概念的なステップが、５７８８によって管理され
るものである、単一のデータベースを効率的に管理する
多数のＳ／３７０を描き出すのである。
この接続技術の結論は、比較的簡単で迅速な各Ｓ／３７
０の動的再構成である。チャネル「む」は双方向であり
、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反対
側にある。ＥＸＥＣ３７０は、Ｓ／３７０ ＣＰ Ｕを
停止し、再初期化し、再構成し、再開させる完全な能力
をもつ。こうして、単一システム・イメージ属性（Ｓ／
８８ Ｉｌｏ及びオペレーティング・システム）を所
有する別の設備を使用したＳ／３７０ １１０Ｒ備の透
過的なエミュ１ノーシコンによって、この属性は拡張さ
れＳ／３７０に供される。
０の動的再構成である。チャネル「む」は双方向であり
、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反対
側にある。ＥＸＥＣ３７０は、Ｓ／３７０ ＣＰ Ｕを
停止し、再初期化し、再構成し、再開させる完全な能力
をもつ。こうして、単一システム・イメージ属性（Ｓ／
８８ Ｉｌｏ及びオペレーティング・システム）を所
有する別の設備を使用したＳ／３７０ １１０Ｒ備の透
過的なエミュ１ノーシコンによって、この属性は拡張さ
れＳ／３７０に供される。
Ｓ／３７０には、それゆえ、オブジェクト位置型属性が
与えられている。そのユーザーは、Ｓ／８８オペレーテ
イング・システム・ディレクトリにおいて割当てられた
名前である、その名前によってデータ・ファイルまたは
他の資源にアクセスするこヒができる。ユーザーは、Ｓ
／３７０及びＳ／８８モジユールの複合体におけるデー
タ・ファイルの位置について知る必要はない。
与えられている。そのユーザーは、Ｓ／８８オペレーテ
イング・システム・ディレクトリにおいて割当てられた
名前である、その名前によってデータ・ファイルまたは
他の資源にアクセスするこヒができる。ユーザーは、Ｓ
／３７０及びＳ／８８モジユールの複合体におけるデー
タ・ファイルの位置について知る必要はない。
１つのモジュール中のＳ／３７０処理装置によって発行
されたＳ／３７０ Ｉ１０コマンドは、同一または他
の接続されたモジュール中にあるデータ・ファイルなビ
にアクセスするために、同一モジュール中のＳ／３７０
処理装置に緊密に結合された関連Ｓ／８８処理装置によ
って（あるいは、モジュール９に相互接続され、マルチ
プロセッシングをサポートする５７８８仮想オペレーテ
イング・システムの同一のコピーによって制御される別
のＳ／８８処理装置によって）処理される。そのコマン
ドは、アクセスされたファイルを、要求側５７３７０処
理装置に戻すか、例えば別のファイルと組合せるために
それらを別のモジュールへと送る。
されたＳ／３７０ Ｉ１０コマンドは、同一または他
の接続されたモジュール中にあるデータ・ファイルなビ
にアクセスするために、同一モジュール中のＳ／３７０
処理装置に緊密に結合された関連Ｓ／８８処理装置によ
って（あるいは、モジュール９に相互接続され、マルチ
プロセッシングをサポートする５７８８仮想オペレーテ
イング・システムの同一のコピーによって制御される別
のＳ／８８処理装置によって）処理される。そのコマン
ドは、アクセスされたファイルを、要求側５７３７０処
理装置に戻すか、例えば別のファイルと組合せるために
それらを別のモジュールへと送る。
Ｅ７．！！！約
このようにして、２つの仮想オペレーティング・システ
ム（Ｓ／３７０ ＶＭ、ＶＳと、またはｌＸ３７０及
びＳ／８８ ０Ｓ）の機能が１つの物理的システムに組
み合わされる。Ｓ／８８プロセツサはＳ／８８ ０Ｓを
走らせ、そのシステムのフォールト・トレラント的側面
を処理する。
ム（Ｓ／３７０ ＶＭ、ＶＳと、またはｌＸ３７０及
びＳ／８８ ０Ｓ）の機能が１つの物理的システムに組
み合わされる。Ｓ／８８プロセツサはＳ／８８ ０Ｓを
走らせ、そのシステムのフォールト・トレラント的側面
を処理する。
それと同時に、１つまたはそれ以上のＳ／３７０プロセ
ツサがＳ／８８ラツクに差し込まれ、各Ｓ／３７０プロ
セツサ毎に、Ｓ／８８ ０Ｓによって、１乃至１６メガ
バイトの連続的なメモリが割り振られる。各Ｓ／３７０
仮想オペレーテイング・システムは、そのメモリ位置が
アドレス０で開始すると考え、そのメモリを、通常のＳ
／３７０動的メモリ割り振り及びベージング技術を用い
て管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモ
リ空間にアクセスするの＠：防止するために限界チエツ
クされる。Ｓ／８８は、Ｓ／８８がＩ１０データをＳ／
３７０ Ｉ１０バッファに移動しなくてはならないの
で、Ｓ／３７０アドレス空間にアクセスしなくてはなら
ない。Ｓ／８８オペレーテイング・システムは、全ての
ハードウェア及びＩ１０装置に対して支配権をもつ。単
一システム環境において対等プロセッサ対は、どちらの
オペレーティング・システムをもあまり書き直すことな
く、めいめいのオペレーティング・システムを実行する
。
ツサがＳ／８８ラツクに差し込まれ、各Ｓ／３７０プロ
セツサ毎に、Ｓ／８８ ０Ｓによって、１乃至１６メガ
バイトの連続的なメモリが割り振られる。各Ｓ／３７０
仮想オペレーテイング・システムは、そのメモリ位置が
アドレス０で開始すると考え、そのメモリを、通常のＳ
／３７０動的メモリ割り振り及びベージング技術を用い
て管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモ
リ空間にアクセスするの＠：防止するために限界チエツ
クされる。Ｓ／８８は、Ｓ／８８がＩ１０データをＳ／
３７０ Ｉ１０バッファに移動しなくてはならないの
で、Ｓ／３７０アドレス空間にアクセスしなくてはなら
ない。Ｓ／８８オペレーテイング・システムは、全ての
ハードウェア及びＩ１０装置に対して支配権をもつ。単
一システム環境において対等プロセッサ対は、どちらの
オペレーティング・システムをもあまり書き直すことな
く、めいめいのオペレーティング・システムを実行する
。
Ｅ８．序論−従来のシステム／８８
本発明の実施例は、（ＶＭ、ＶＳと、ｌＸ３７０などの
Ｓ／３７０オペレーテイング・システムのどれかの制御
の下でＳ／３７０命令を実行する）ＩＢＭシステム／３
７０ （Ｓ／３７０）が、単一システム・イメージのシ
ステム／８８！！１！能と、ホットプラグ可能性と、瞬
間的エラー検出と、Ｉ１０負荷分散と、故障分離及び動
的再構成可能性をもつＳ／３７０処理装置のフォールト
・トレラント動作を可能ならしめるような方法で、（Ｓ
／８８システム命令を、フォールト・トレラント環境で
、Ｓ／８８オペレーテイング・システムの制御の下でフ
ォールト・トレラント的に実行する）ＩＢＭシステム／
８８ （Ｓ／８８）処理装置に緊密に結合されてなる好
適な形式に関して説明される。
Ｓ／３７０オペレーテイング・システムのどれかの制御
の下でＳ／３７０命令を実行する）ＩＢＭシステム／３
７０ （Ｓ／３７０）が、単一システム・イメージのシ
ステム／８８！！１！能と、ホットプラグ可能性と、瞬
間的エラー検出と、Ｉ１０負荷分散と、故障分離及び動
的再構成可能性をもつＳ／３７０処理装置のフォールト
・トレラント動作を可能ならしめるような方法で、（Ｓ
／８８システム命令を、フォールト・トレラント環境で
、Ｓ／８８オペレーテイング・システムの制御の下でフ
ォールト・トレラント的に実行する）ＩＢＭシステム／
８８ （Ｓ／８８）処理装置に緊密に結合されてなる好
適な形式に関して説明される。
インターナシコナル・ビジネス・マシーンズ・コーポレ
ーションによって販売されているＩＢＭシステム／８８
は、１９８８ｆ−に発行された、ＩＢＭ Ｓｙｓｔｅｍ
Ｄｉｇｅｓｔ第２版、及び他の入手Ｍｆ能なＳ／８８
刊行物に説明されている。モジュール１０（第６Ａ図）
を含むシステム／８８のコンビ二−タ・システムは、高
信頼性オンライン・システム処理を必要とする顧客の要
請を満たす工うに設計された高可用性システムである。
ーションによって販売されているＩＢＭシステム／８８
は、１９８８ｆ−に発行された、ＩＢＭ Ｓｙｓｔｅｍ
Ｄｉｇｅｓｔ第２版、及び他の入手Ｍｆ能なＳ／８８
刊行物に説明されている。モジュール１０（第６Ａ図）
を含むシステム／８８のコンビ二−タ・システムは、高
信頼性オンライン・システム処理を必要とする顧客の要
請を満たす工うに設計された高可用性システムである。
システム７８８は、２重化されたハードウェア・アーキ
テクチャを、フォールト・トレラント・システムを提供
するように、複雑なオペレーティング・システム・ソフ
トウェアと結合する。システム７８８はまた、システム
／８８高速データ相互接続（Ｈ８ＤＩ）（第８Ｂ図）を
通じた多重システム／８８モジユール１０ａ、１０ｂ、
１０ｅ、及びシステム／８８ネツトワークを通じた（第
ｅｅ図）モジスール１０ｄ乃至１０ｇの接続によって垂
直方向の拡張を与える。
テクチャを、フォールト・トレラント・システムを提供
するように、複雑なオペレーティング・システム・ソフ
トウェアと結合する。システム７８８はまた、システム
／８８高速データ相互接続（Ｈ８ＤＩ）（第８Ｂ図）を
通じた多重システム／８８モジユール１０ａ、１０ｂ、
１０ｅ、及びシステム／８８ネツトワークを通じた（第
ｅｅ図）モジスール１０ｄ乃至１０ｇの接続によって垂
直方向の拡張を与える。
システム／８８は、要素の故障が発生した時それがとこ
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム７
８８ハードウエア設計の一部であるので、アプリケージ
３ン・プ゛ログラムの開発者によるプログラミングを必
要としない。すなわち、フォールト・トレランスは、ソ
フトウェアのオーバーヘッドまたは性能の低下をもたら
すことなく認識される。システム７８８は、プロセッサ
、直接アクセス記憶装置（ＤＡＳＤ）、ディスク、メモ
リ及びコントローラなとの主要な構成要素を複写（２１
化）することに１ってフォールト・トレランスを遺戒す
る。もし２重化された要素が故障すると、その２１化さ
れた相手が自動的に処理を継続し、システムは末端ユー
ザーに対して可屈的であり続ける。システム／８８及び
そのソフトウェア製品は、拡張の容易性と、ユーザー間
の資源の共有と、複雑な必要条件に対する解決を与えつ
つ、末端ユーザーに対して単一システム・イメージを維
持するのである。
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム７
８８ハードウエア設計の一部であるので、アプリケージ
３ン・プ゛ログラムの開発者によるプログラミングを必
要としない。すなわち、フォールト・トレランスは、ソ
フトウェアのオーバーヘッドまたは性能の低下をもたら
すことなく認識される。システム７８８は、プロセッサ
、直接アクセス記憶装置（ＤＡＳＤ）、ディスク、メモ
リ及びコントローラなとの主要な構成要素を複写（２１
化）することに１ってフォールト・トレランスを遺戒す
る。もし２重化された要素が故障すると、その２１化さ
れた相手が自動的に処理を継続し、システムは末端ユー
ザーに対して可屈的であり続ける。システム／８８及び
そのソフトウェア製品は、拡張の容易性と、ユーザー間
の資源の共有と、複雑な必要条件に対する解決を与えつ
つ、末端ユーザーに対して単一システム・イメージを維
持するのである。
単一システム・イメージは、ネットワークまたはＬＡＮ
によって相互接続され、めいめいが自分のファイルとＩ
ｌｏをもつ多くのプロセッサからなり、ユーザーに対し
て、単一マシンにログオンしているかのごとき印象を与
える分散処理環境である。オペレーティング・システム
は、ユーザーをして、ディレクトリを変更するだけで、
１つのマシンから別のマシンへ移行することを可能なら
しめる。
によって相互接続され、めいめいが自分のファイルとＩ
ｌｏをもつ多くのプロセッサからなり、ユーザーに対し
て、単一マシンにログオンしているかのごとき印象を与
える分散処理環境である。オペレーティング・システム
は、ユーザーをして、ディレクトリを変更するだけで、
１つのマシンから別のマシンへ移行することを可能なら
しめる。
適切な計画により、システム／８８が走っている間に、
末端ユーザーに対する単一システム・イメージを保った
ままで、システム／８８の処理容量を拡張することがで
きる。システム／８８ＨＳＤ１を使用して複数の処理モ
ジュールをシステムに結合し、システム／８８ネツトワ
ークを使用して複数のシステムをネットワークに結合す
ることにより、水平方向の拡張が達成される。
末端ユーザーに対する単一システム・イメージを保った
ままで、システム／８８の処理容量を拡張することがで
きる。システム／８８ＨＳＤ１を使用して複数の処理モ
ジュールをシステムに結合し、システム／８８ネツトワ
ークを使用して複数のシステムをネットワークに結合す
ることにより、水平方向の拡張が達成される。
システム／８８処理モジユールは、第６Ａ図に示すよう
に、完全な、単独コンピュータである。
に、完全な、単独コンピュータである。
システム７８８システムは、単一モジュールであるか、
または、第６Ｂ図に示すようにＩＢＭＨ８ＤＩを用いた
、ローカル・ネットワークである。遠隔伝送設備を使用
したシステム７８８ネツトワークは、ユーザーに対して
単一システム・イメージを形成するように複数のシステ
ムを相互接続するために使用される設備である。長距離
ネットワークを形成するために、通信回線によって、２
つまたはそれ以上のシステムを相互接続することができ
る。この接続は、直接ケーブル、リースされた電話回線
、またはＸ、２５ネツトワークを通じて行うことができ
る。システム７８８ネツトワークは、遠隔資源に対する
参照を検出し、ユーザーには完全に透過的に、モジュー
ルとシステムの間でメツセージを経路指示する。
または、第６Ｂ図に示すようにＩＢＭＨ８ＤＩを用いた
、ローカル・ネットワークである。遠隔伝送設備を使用
したシステム７８８ネツトワークは、ユーザーに対して
単一システム・イメージを形成するように複数のシステ
ムを相互接続するために使用される設備である。長距離
ネットワークを形成するために、通信回線によって、２
つまたはそれ以上のシステムを相互接続することができ
る。この接続は、直接ケーブル、リースされた電話回線
、またはＸ、２５ネツトワークを通じて行うことができ
る。システム７８８ネツトワークは、遠隔資源に対する
参照を検出し、ユーザーには完全に透過的に、モジュー
ルとシステムの間でメツセージを経路指示する。
ホットプラグ可能性とは、システム動作を中断させるこ
となく多くのハードウェア交換を可能ならしめるもので
ある。システム７８日は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボードを除去し交換する
ことができる。このとき、顧客に対する恩恵として、タ
イムリーに修理できることと、保守コストが低いことが
ある。
となく多くのハードウェア交換を可能ならしめるもので
ある。システム７８日は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボードを除去し交換する
ことができる。このとき、顧客に対する恩恵として、タ
イムリーに修理できることと、保守コストが低いことが
ある。
システム７８８は、フォールト・）・レランド、連続動
作マシンではあるけれども、マシン動作を停止させる必
要がある時もある。そのような例ヒしては、システム／
８８オペレーテイング・システムのアップグ１ノード、
ハードウェア構成の変更（主記憶の追加）、またはある
種のサービス手続がある。
作マシンではあるけれども、マシン動作を停止させる必
要がある時もある。そのような例ヒしては、システム／
８８オペレーテイング・システムのアップグ１ノード、
ハードウェア構成の変更（主記憶の追加）、またはある
種のサービス手続がある。
２重化されたシステム／８８の要素とシステム７８８ソ
フトウエアは、データの完全性を維持することを支援す
る。システム／８８は、故障または故障時点の過渡エラ
ーを検出し、それをアプリケーション・プログラムまた
はデータに伝搬しないようにする。データは汚染から保
護され、システムの完全性が維持される。各要素は、自
己のエラー検出論理及び診断手段をもっている。このエ
ラー検出論理は、各マシン・サイクルの並列動作の結果
を比較する。
フトウエアは、データの完全性を維持することを支援す
る。システム／８８は、故障または故障時点の過渡エラ
ーを検出し、それをアプリケーション・プログラムまた
はデータに伝搬しないようにする。データは汚染から保
護され、システムの完全性が維持される。各要素は、自
己のエラー検出論理及び診断手段をもっている。このエ
ラー検出論理は、各マシン・サイクルの並列動作の結果
を比較する。
もしシステムが要素誤動作を検出したなら、その要素は
自動的にサービスがら除去される。そして、故障要素が
内部診断によってチエツクされている間に、処理は、２
重化した他方の側で統けられる。この故障検出！Ｉ能は
、処理が２重化した他方の側で続けられる間に、サービ
スから除去された故障要素上で自動的に診断ルーチンを
走らせる。もしその診断によりある要素の交換の必要あ
り、との決定がなされたなら、システム７８８は、その
問題を報告するために、自動的にサポート・センターを
呼び出すことができる。すると、顧客は、迅速な修理と
、低い保守コストがら恩恵を受ける訳である。
自動的にサービスがら除去される。そして、故障要素が
内部診断によってチエツクされている間に、処理は、２
重化した他方の側で統けられる。この故障検出！Ｉ能は
、処理が２重化した他方の側で続けられる間に、サービ
スから除去された故障要素上で自動的に診断ルーチンを
走らせる。もしその診断によりある要素の交換の必要あ
り、との決定がなされたなら、システム７８８は、その
問題を報告するために、自動的にサポート・センターを
呼び出すことができる。すると、顧客は、迅速な修理と
、低い保守コストがら恩恵を受ける訳である。
システム／８８は一般的には、米国特許第４４６３２１
６号、同第４６９７０８４号、同第４８５４８６７号及
び同第４８１６９９０号に基づく。米国特許第４４６３
２１５号の一部が本願の第７１！ｉ１及び第８図に図式
的に示されている。
６号、同第４６９７０８４号、同第４８５４８６７号及
び同第４８１６９９０号に基づく。米国特許第４４６３
２１５号の一部が本願の第７１！ｉ１及び第８図に図式
的に示されている。
第７ｒ：ＩＡ及び第８図のコンピュータ・システムは、
処理装置１２と、ランダム・アクセス記憶装置１ｅと、
周ｍｖＪｉｍ装置２０．２４．３２と、モジュールの複
数の装置の間の全ての情報を与える単一のパス構造をも
つプロセッサ・モジュールを有する。各プロセッサ・モ
ジュール内のパス構造は１．２重化対バスＡ、Ｂをもち
、各！ｌ＃１１ユニット１２．１６，２０．２４．３２
も同一の相手ユニットをもつ。非同期周辺装置によって
動作する制御装置以外の各ユニットは、通常、その相手
ユニットと、ステップをロックされて同期的に動作する
ゆ例えば、プロセッサ・モジュールの２つのメモリ・ユ
ニット１６．１８は通常、ともに２つの対パスＡ、Ｂを
駆動し、ヒもにパス構造３０によって完全に同期して駆
動される。
処理装置１２と、ランダム・アクセス記憶装置１ｅと、
周ｍｖＪｉｍ装置２０．２４．３２と、モジュールの複
数の装置の間の全ての情報を与える単一のパス構造をも
つプロセッサ・モジュールを有する。各プロセッサ・モ
ジュール内のパス構造は１．２重化対バスＡ、Ｂをもち
、各！ｌ＃１１ユニット１２．１６，２０．２４．３２
も同一の相手ユニットをもつ。非同期周辺装置によって
動作する制御装置以外の各ユニットは、通常、その相手
ユニットと、ステップをロックされて同期的に動作する
ゆ例えば、プロセッサ・モジュールの２つのメモリ・ユ
ニット１６．１８は通常、ともに２つの対パスＡ、Ｂを
駆動し、ヒもにパス構造３０によって完全に同期して駆
動される。
コンピュータ・システムは、プロセッサ・モジュール内
の各機能レベルで故障検出を行う。この機能を達成する
ために、エラー検出器が各ユニット内のハードウェア動
作を監視し、ユニット間の情報転送をチエツクする。エ
ラーの検出により、プロセッサ・モジュールが、エラー
を生じたパスまたはユニットが別のユニットに情報を転
送しないようにエラーを生じたパスまたはユニットを分
離し、そのモジュールは動作を継続する。その継続され
る動作は、故障のパスまたはユニットの相手側のパスま
たはユニットを使用する。エラーの検出が情報の転送に
先行する場合、継続される動作は、その転送を、故障が
ない場合にその転送が行なわれるであろう時間と同一の
時間にその転送を行うことができる。エラー検出が情報
転送と同時である時には、継続される動作は、転送壱反
復することができる。
の各機能レベルで故障検出を行う。この機能を達成する
ために、エラー検出器が各ユニット内のハードウェア動
作を監視し、ユニット間の情報転送をチエツクする。エ
ラーの検出により、プロセッサ・モジュールが、エラー
を生じたパスまたはユニットが別のユニットに情報を転
送しないようにエラーを生じたパスまたはユニットを分
離し、そのモジュールは動作を継続する。その継続され
る動作は、故障のパスまたはユニットの相手側のパスま
たはユニットを使用する。エラーの検出が情報の転送に
先行する場合、継続される動作は、その転送を、故障が
ない場合にその転送が行なわれるであろう時間と同一の
時間にその転送を行うことができる。エラー検出が情報
転送と同時である時には、継続される動作は、転送壱反
復することができる。
コンピュータ・システムは、上述の故障検出及び回復動
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればよい。
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればよい。
プロセッサ・モジュールは、フォールト・トレラント動
作を与えるために、相当なハードウェア冗長性をもって
いるけれども、２重化ユニットをもっていないモジュー
ルでも、やはり完全に動作する。
作を与えるために、相当なハードウェア冗長性をもって
いるけれども、２重化ユニットをもっていないモジュー
ルでも、やはり完全に動作する。
この機能的ユニット冗長性は、とれかのユニットで故障
が生じた時、モジュールが動作を４１続するのを可能な
らしめる。一般的に、プロセッサ・モジュールは、故障
が検出されない限り、選択された同期性を以て、連続的
に動作する。そして、どれかのユニットで故障が検出さ
れると、そのユニットは、モジュールの他のユニットに
情報を転送するこヒができないように、分離され、切り
放される。切り放されたユニットの相手は、通常、実質
的に中断なく動作を継続する。
が生じた時、モジュールが動作を４１続するのを可能な
らしめる。一般的に、プロセッサ・モジュールは、故障
が検出されない限り、選択された同期性を以て、連続的
に動作する。そして、どれかのユニットで故障が検出さ
れると、そのユニットは、モジュールの他のユニットに
情報を転送するこヒができないように、分離され、切り
放される。切り放されたユニットの相手は、通常、実質
的に中断なく動作を継続する。
フォールト・トレラント動作を与えるための、モジュー
ル内の機能ユニットの双対２！！化に加えて、プロセッ
サ・モジュール内の各ユニットは、一般的に、データ転
送に関連するハードウェアの複製をもつ。この機能ユニ
ット内の複製の目的は、別のユニットとは独立に、その
ユニット内で障害をテストするこヒにある。エラー検出
構造などの、モジュール内の別の構造は、一般的には２
重化されない。
ル内の機能ユニットの双対２！！化に加えて、プロセッ
サ・モジュール内の各ユニットは、一般的に、データ転
送に関連するハードウェアの複製をもつ。この機能ユニ
ット内の複製の目的は、別のユニットとは独立に、その
ユニット内で障害をテストするこヒにある。エラー検出
構造などの、モジュール内の別の構造は、一般的には２
重化されない。
プロセッサ・モジュールの全てのユニットにサービスを
行う共通パス構造は、好適には、前述の２レベルの複製
と、Ａパスと、Ａパスを複製するＢパスと、Ｘパスを形
成する３４１の導体をもつ。Ａ及びＢパスのおのおのは
、同一のセットのサイクル定義、アドレス、データ、パ
リティ及び、ユニットの間のエラー情報の転送を警告す
るために比較することのできる他の信号を流す。２重化
されていないＸパスの導体は、一般的には、タイミング
、エラー状態、及び電力などの、モジュール全体の信号
及び他の動作信号を流す。追加的なＣパスは、相手のユ
ニットとの間のローカル通信のために設けられている。
行う共通パス構造は、好適には、前述の２レベルの複製
と、Ａパスと、Ａパスを複製するＢパスと、Ｘパスを形
成する３４１の導体をもつ。Ａ及びＢパスのおのおのは
、同一のセットのサイクル定義、アドレス、データ、パ
リティ及び、ユニットの間のエラー情報の転送を警告す
るために比較することのできる他の信号を流す。２重化
されていないＸパスの導体は、一般的には、タイミング
、エラー状態、及び電力などの、モジュール全体の信号
及び他の動作信号を流す。追加的なＣパスは、相手のユ
ニットとの間のローカル通信のために設けられている。
プロセッサ・モジュールは、ユニットの２！！化部分の
動作を比較し、パリティ及び他のエラー・チエツク・コ
ードを使用することなどの、各機能ユニット内の技術の
結合と、供給電圧などの動作パラメータの監視によって
、故障を検出する。各中央処理装置は２つの冗長処理部
分をもち、もし比較結果が無効を示すなら、その処理ユ
ニットを、パス構造へ情報を転送しないように分離する
。このことは、プロセッサ・モジュールの他の機能ユニ
ットを、問題の処理装置から生じ得る障害情報から分離
することになる。各処理装置は、複製されない仮想メモ
リ動作を実行するための段ももつ。この段では、処理装
置は寧ろ、障害を検出するためのパリティ技術を採用す
る。
動作を比較し、パリティ及び他のエラー・チエツク・コ
ードを使用することなどの、各機能ユニット内の技術の
結合と、供給電圧などの動作パラメータの監視によって
、故障を検出する。各中央処理装置は２つの冗長処理部
分をもち、もし比較結果が無効を示すなら、その処理ユ
ニットを、パス構造へ情報を転送しないように分離する
。このことは、プロセッサ・モジュールの他の機能ユニ
ットを、問題の処理装置から生じ得る障害情報から分離
することになる。各処理装置は、複製されない仮想メモ
リ動作を実行するための段ももつ。この段では、処理装
置は寧ろ、障害を検出するためのパリティ技術を採用す
る。
ランダム・アクセス・メモリ装置１Ｂは、２つの非冗長
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの異なるバイトの記憶毎に配列され、ている。
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの異なるバイトの記憶毎に配列され、ている。
この装置は、エラー訂正コードによって、各メモリ区画
、及び２つの区画の複合体の両方で障害を検出する。こ
こでも、エラー検出器は、そのメモリ・ユニットを、潜
在的にエラーの可能性がある情報がパス構造、ひいては
別のユニットに転送されないように無効化する。
、及び２つの区画の複合体の両方で障害を検出する。こ
こでも、エラー検出器は、そのメモリ・ユニットを、潜
在的にエラーの可能性がある情報がパス構造、ひいては
別のユニットに転送されないように無効化する。
メモリ・ユニット１６にはまた、２重化されたパス導体
、すなわちパスＡ及びバスＢをチエツクする、というタ
スクが割当てられている。このため、ユニットは、アド
レス信号をテストし、パス構造上のデータ信号をテスト
するパリティ・チエッカをもっている。さらに、コンパ
レータが、パスＡ上の全ての信号を、Ｂバス上の全ての
データと比較する。このようにしてどちらかのパスが故
障していることを検出すると、メモリ・ユニットは、Ｘ
パスによって、モジュールの他のユニットに、故障して
いない側のパスにのみ従うように通知する。
、すなわちパスＡ及びバスＢをチエツクする、というタ
スクが割当てられている。このため、ユニットは、アド
レス信号をテストし、パス構造上のデータ信号をテスト
するパリティ・チエッカをもっている。さらに、コンパ
レータが、パスＡ上の全ての信号を、Ｂバス上の全ての
データと比較する。このようにしてどちらかのパスが故
障していることを検出すると、メモリ・ユニットは、Ｘ
パスによって、モジュールの他のユニットに、故障して
いない側のパスにのみ従うように通知する。
プロセッサ・モジュールのための周辺制御ユニットは、
共通パス構造との接続のためのパス・インターフェース
区画と、「駆動」及び「チエツク」ヒ称される２重化制
御区画と、ユニットがサービスを行う周辺入出力装置と
を採用する。また、ディスク・メモリ６２ａ、６２ｂを
動作させるためのディスク制御ユニット２０．２２と、
通信パネル５０を通じて、端末、プリンタ及びモデムを
もつ通信装置を動作するための通信制御ユニット２４．
２６と、１つのプロセッサ・モジュールを、多重プロセ
ッサ・システム中の他のプロセッサと相互接続するため
のＨ８ＤＩ制御ユニット３２．３４が存在する。各側で
、パス・インターフェース区画が、ＡパスまたはＢパス
の駆動及びチエツク制御区画に人力信号を供給し、パス
構造のある入力信号の論理エラーをテストし、駆動及び
チエツク・チャネルからの信号出力の同一性をチエツク
する。各周辺制御ユニット中の駆動制御区画は、そのユ
ニットにサービスする■１０装置に適切な、制御、アド
レス、状況及びデータ操作機能を与える。そのユニット
のデータ制御区画は、駆動制御区画をチエツクする、と
いう目的のためには実質的に同一である。各制御ユニッ
トの周辺インターフェース区画は、制御ユニットと、周
辺装置の間を通過する信号にエラーがないかどうかをテ
ストするためのパリティ及びコンパレータ装置の組み合
わせをもつ。
共通パス構造との接続のためのパス・インターフェース
区画と、「駆動」及び「チエツク」ヒ称される２重化制
御区画と、ユニットがサービスを行う周辺入出力装置と
を採用する。また、ディスク・メモリ６２ａ、６２ｂを
動作させるためのディスク制御ユニット２０．２２と、
通信パネル５０を通じて、端末、プリンタ及びモデムを
もつ通信装置を動作するための通信制御ユニット２４．
２６と、１つのプロセッサ・モジュールを、多重プロセ
ッサ・システム中の他のプロセッサと相互接続するため
のＨ８ＤＩ制御ユニット３２．３４が存在する。各側で
、パス・インターフェース区画が、ＡパスまたはＢパス
の駆動及びチエツク制御区画に人力信号を供給し、パス
構造のある入力信号の論理エラーをテストし、駆動及び
チエツク・チャネルからの信号出力の同一性をチエツク
する。各周辺制御ユニット中の駆動制御区画は、そのユ
ニットにサービスする■１０装置に適切な、制御、アド
レス、状況及びデータ操作機能を与える。そのユニット
のデータ制御区画は、駆動制御区画をチエツクする、と
いう目的のためには実質的に同一である。各制御ユニッ
トの周辺インターフェース区画は、制御ユニットと、周
辺装置の間を通過する信号にエラーがないかどうかをテ
ストするためのパリティ及びコンパレータ装置の組み合
わせをもつ。
通信制御ユニット２４などの、同期的Ｉ１０装置により
動作する周辺制御ユニットは、その相手ユニット２４と
、ステップをロックされた同期状態で動作する。しかし
、対のディスク制御ユニット２０．２２は、異なる非同
期ディスク・メモリにより動作するので、その同期は限
定的である。
動作する周辺制御ユニットは、その相手ユニット２４と
、ステップをロックされた同期状態で動作する。しかし
、対のディスク制御ユニット２０．２２は、異なる非同
期ディスク・メモリにより動作するので、その同期は限
定的である。
対のディスク制御ユニット２０．２２は、同時に書きこ
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット３２及びその相手もまた、典型的には、限定された
程度の同期で動作する。
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット３２及びその相手もまた、典型的には、限定された
程度の同期で動作する。
モジュールのためのｔｇユニットは、２つのバルク電源
を使用し、そのおのおのは、対のユニットの一方のユニ
ットにのみ動作電力を提供する。
を使用し、そのおのおのは、対のユニットの一方のユニ
ットにのみ動作電力を提供する。
このように、１つのバルク電源が、パス構造の１つの２
重化部分と、２つの対メモリ・ユニットの１つと、周辺
制御ユニットの多対の１つのユニットに給電する。バル
ク電源はまた、プロセッサ・モジュールｈ非２重化ユニ
ットにも電力を与える。このモジュールの各ユニットは
、１つのバルク電源から動作電力を受取り、そのユニッ
トが必要とする動作電圧を発生する電力供給段をもつ。
重化部分と、２つの対メモリ・ユニットの１つと、周辺
制御ユニットの多対の１つのユニットに給電する。バル
ク電源はまた、プロセッサ・モジュールｈ非２重化ユニ
ットにも電力を与える。このモジュールの各ユニットは
、１つのバルク電源から動作電力を受取り、そのユニッ
トが必要とする動作電圧を発生する電力供給段をもつ。
この電力供給段は、さらに、供給電圧を監視する。そし
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからパス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、パス構造への障害的な情報
の伝送をもたらすのを防止する。
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからパス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、パス構造への障害的な情報
の伝送をもたらすのを防止する。
プロセッサ・モジュールのうちには、実際の情報転送の
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニッ
トは、このようにして、障害が検出される際の情報転送
を禁止する。
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニッ
トは、このようにして、障害が検出される際の情報転送
を禁止する。
しかし、このモジュールは、中断または遅延なく動作を
継続することができ、＊禁止相手ユニットから情報転送
を行う。
継続することができ、＊禁止相手ユニットから情報転送
を行う。
一般的には、動作時間がより重要である中央処理装置と
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出ヒ同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに直ぐ前の情報転送を無視するように報知する信号を
発生する。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手からその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生じることなく実行される、ヒいう点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、とのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのパス調停手段が設けられている。
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出ヒ同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに直ぐ前の情報転送を無視するように報知する信号を
発生する。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手からその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生じることなく実行される、ヒいう点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、とのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのパス調停手段が設けられている。
Ｅ９．Ｈ３ＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジユール 第７図は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ１２．１４の相
互接続を示す。これらは、モジュール１０の２！！化Ｓ
／８Ｂ、：ｌニット１２．１４にｔ１！換えられた時、
新規且つ独特の５７３７０モジユール９を形成する。そ
のような独特のモジュール９が、モジュール１０のため
の、第６Ｂ及び６Ｃ図に示すのと同様の様式でＳ／８８
・ＨＳＤＩとネットワークによって相互接続されてい
る時、それらは、フォールト・トレランスと、単一シス
テム・イメージと、ホットプラグ可能性と、同一モジュ
ール内の複数５７８８処理装置間でのＩ１０負荷共有な
どのＳ／８８の機能をもつ（Ｓ／８８複合体でなくて）
Ｓ／３７０複合体を形成する。
ォールト・トレラントＳ／３７０モジユール 第７図は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ１２．１４の相
互接続を示す。これらは、モジュール１０の２！！化Ｓ
／８Ｂ、：ｌニット１２．１４にｔ１！換えられた時、
新規且つ独特の５７３７０モジユール９を形成する。そ
のような独特のモジュール９が、モジュール１０のため
の、第６Ｂ及び６Ｃ図に示すのと同様の様式でＳ／８８
・ＨＳＤＩとネットワークによって相互接続されてい
る時、それらは、フォールト・トレランスと、単一シス
テム・イメージと、ホットプラグ可能性と、同一モジュ
ール内の複数５７８８処理装置間でのＩ１０負荷共有な
どのＳ／８８の機能をもつ（Ｓ／８８複合体でなくて）
Ｓ／３７０複合体を形成する。
特に、独自モジュール９の相手ユニット２１．２３中の
Ｓ／３７０プロセツサは、個々のＳ／３７０オペレーテ
イング・システムの制御の下で５７３７０命令を実行し
、相互接続された５７８８プロセツサは、Ｓ／８８アプ
リケーシヨン・プログラムヒ連結した５７８８オペレー
テイング・システムの制御の下で、個別のＳ／８８記憶
及びＳ／８８記憶辺装置と連結したＳ／３７０ Ｉ１
０１００全てを実行する。
Ｓ／３７０プロセツサは、個々のＳ／３７０オペレーテ
イング・システムの制御の下で５７３７０命令を実行し
、相互接続された５７８８プロセツサは、Ｓ／８８アプ
リケーシヨン・プログラムヒ連結した５７８８オペレー
テイング・システムの制御の下で、個別のＳ／８８記憶
及びＳ／８８記憶辺装置と連結したＳ／３７０ Ｉ１
０１００全てを実行する。
さらに、この新規なモジュール９内には、モジュール９
内でのＳ／３７０１数プロセツサ環境を可能ならしめる
ために、Ｓ／３７０− Ｓ／８８プロセツサ対二ニツト
２５及び２７と、２９及び３１を収容することができる
。さらに、対ユニット２１．２３と、２６，２７と、２
９．３１内のＳ／３７０プロセツサは、各組対毎に興な
るＳ／３７０オペレーテイング・システムの下で動作す
ることができる。
内でのＳ／３７０１数プロセツサ環境を可能ならしめる
ために、Ｓ／３７０− Ｓ／８８プロセツサ対二ニツト
２５及び２７と、２９及び３１を収容することができる
。さらに、対ユニット２１．２３と、２６，２７と、２
９．３１内のＳ／３７０プロセツサは、各組対毎に興な
るＳ／３７０オペレーテイング・システムの下で動作す
ることができる。
ＥＩＯ０２重化プロセッサ対ユニット２１．２３の一般
的説明 ！Ｐｉ８（！ｌは、Ｓ／３７０及びＳ／８８プロセツサ
をユニット２１内で相互接続するための好適な形式を示
す図である。
的説明 ！Ｐｉ８（！ｌは、Ｓ／３７０及びＳ／８８プロセツサ
をユニット２１内で相互接続するための好適な形式を示
す図である。
ユニット２１の下部分は、各プロセッサ要素の対６０，
８２において単一のプロセッサ要素を除けば、前述の米
国特許第４４５３２１６号のプロセッサ１２と実質的に
同一の中央プロセッサ１２をもつ。米国特許第４４５３
２１５号においては、それぞれがユーザー・コードとオ
ペレーティング・システム・コードとを実行するために
、参照番号６０及び６２のところに双対プロセッサが設
けられている。
８２において単一のプロセッサ要素を除けば、前述の米
国特許第４４５３２１６号のプロセッサ１２と実質的に
同一の中央プロセッサ１２をもつ。米国特許第４４５３
２１５号においては、それぞれがユーザー・コードとオ
ペレーティング・システム・コードとを実行するために
、参照番号６０及び６２のところに双対プロセッサが設
けられている。
本発明では、その両方の！！能が、単一のマイクロプロ
セッサ、好適にはモトローラＭＣ６８０２０マイクロプ
ロセツサによって実行される。尚、ＭＣ６８０２０マイ
クロプロセツサは、モトローラ社発行の、著作権１９８
９．１９８８、ＭＣ６８０２０１Ｊｓｅｒｓ Ｍａｎ
ｎｕａｌ、第３版に説明されている。
セッサ、好適にはモトローラＭＣ６８０２０マイクロプ
ロセツサによって実行される。尚、ＭＣ６８０２０マイ
クロプロセツサは、モトローラ社発行の、著作権１９８
９．１９８８、ＭＣ６８０２０１Ｊｓｅｒｓ Ｍａｎ
ｎｕａｌ、第３版に説明されている。
このように、各プロセッサ要素（ＰＥ）８０及び６２は
、好適にはモトローラＭＣ８８０２０マイクロプロセツ
サである。マルチプレクサ（ＭＰＬＸ）６１，６３がプ
ロセッサ要素６０．６２を、米国特許第４４５３２１５
号に詳述されるような方法で、アドレス／データ／制御
Ａ及びＢバスとトランシーバ１２ｅによってパス構造３
０に接続する。また、要素６０．６２のためにローカル
制御８４．６６と仮想記憶マツプ１２ｅが設けられてい
る。コンパレータ（比較）１２ｒは、パス３０とプロセ
ラサス素６０，６２の間を行来する制御、データ及びア
ドレス線上の信号を比較することによって、エラーをも
たらす障害をチエツクする。その信号の不一致は、コン
パレータ１２ｆから共通制御回路８６へ至るエラー信号
を引き起こし、共通制御回路８６は、バス構造３０のＸ
パス上にエラー信号を送出し、処理ユニット１２を切り
放すためにトランシーバ１２ｅ中のドライバ（図示しな
い）を無効化する。クランプ回路８９．９０は、ユニッ
ト１２の電力障害に応答して、ユニット１２からの全て
の出力線をアースにクランプする。これらの要素は、米
国特許第４４５３２１６号に詳述されている。
、好適にはモトローラＭＣ８８０２０マイクロプロセツ
サである。マルチプレクサ（ＭＰＬＸ）６１，６３がプ
ロセッサ要素６０．６２を、米国特許第４４５３２１５
号に詳述されるような方法で、アドレス／データ／制御
Ａ及びＢバスとトランシーバ１２ｅによってパス構造３
０に接続する。また、要素６０．６２のためにローカル
制御８４．６６と仮想記憶マツプ１２ｅが設けられてい
る。コンパレータ（比較）１２ｒは、パス３０とプロセ
ラサス素６０，６２の間を行来する制御、データ及びア
ドレス線上の信号を比較することによって、エラーをも
たらす障害をチエツクする。その信号の不一致は、コン
パレータ１２ｆから共通制御回路８６へ至るエラー信号
を引き起こし、共通制御回路８６は、バス構造３０のＸ
パス上にエラー信号を送出し、処理ユニット１２を切り
放すためにトランシーバ１２ｅ中のドライバ（図示しな
い）を無効化する。クランプ回路８９．９０は、ユニッ
ト１２の電力障害に応答して、ユニット１２からの全て
の出力線をアースにクランプする。これらの要素は、米
国特許第４４５３２１６号に詳述されている。
第８図の上方部分は、Ｓ／３７０プロセツサ要素８５．
８７の対を５７８８パス構造、及びＳ／８８プロセツサ
要素６０．６２に接続する好適な形式を示す図である。
８７の対を５７８８パス構造、及びＳ／８８プロセツサ
要素６０．６２に接続する好適な形式を示す図である。
プロセッサ要素８６．８７は、マルチプレクサ７１．７
３及びトランシーバ１３を介して、要素６０．６２がバ
ス構造３０に挾絖されているのと論理的に同様の様式で
バス構造３０に接続されている。
３及びトランシーバ１３を介して、要素６０．６２がバ
ス構造３０に挾絖されているのと論理的に同様の様式で
バス構造３０に接続されている。
コンパレータ（比較回路）１５（第３２Ａ及び３２Ｂ図
に詳述〉と、クランプ回１１７７及び７９と、共通制御
７５が設けられ、制御回路８６は、プロセッサ要素６０
．６２のＳ／８８割り込み機構に結合されている。Ｓ／
３７０プロセツサ８５．８７とその関連ハードウェアは
、エラー処理と回復を行うために５７８８を使用する。
に詳述〉と、クランプ回１１７７及び７９と、共通制御
７５が設けられ、制御回路８６は、プロセッサ要素６０
．６２のＳ／８８割り込み機構に結合されている。Ｓ／
３７０プロセツサ８５．８７とその関連ハードウェアは
、エラー処理と回復を行うために５７８８を使用する。
このため、共通制御回路７５は、共通制御量ｆ％８６が
、比較回路１５によって検出されたエラーを処理するこ
とを可能ならしめるために、＄１９６を介して共通制御
回路８６に結合される。この結合線９Ｅ５はまた、共通
制御７５及び８６が、ビちらかのプロセッサ対にエラー
が生じた場合に、その両方のプロセッサを切り放すこと
を可能ならしめる。
、比較回路１５によって検出されたエラーを処理するこ
とを可能ならしめるために、＄１９６を介して共通制御
回路８６に結合される。この結合線９Ｅ５はまた、共通
制御７５及び８６が、ビちらかのプロセッサ対にエラー
が生じた場合に、その両方のプロセッサを切り放すこと
を可能ならしめる。
ユニット２１中のＳ／３７０プロセツサ装置の好適なｍ
或は、中央処理（プロセッサ）要素８５．８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８８）インターフェース８９．９１をもつ
。記憶管理ユニット８１．８３は、マルチプレクサ７１
．７３と、トランシーバ１３と、バス構造３０を介して
、プロセッサ要素８５．８７をＳ／８８主記憶１６に結
合する。
或は、中央処理（プロセッサ）要素８５．８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８８）インターフェース８９．９１をもつ
。記憶管理ユニット８１．８３は、マルチプレクサ７１
．７３と、トランシーバ１３と、バス構造３０を介して
、プロセッサ要素８５．８７をＳ／８８主記憶１６に結
合する。
インターフェース８９．９１は、Ｓ／３７０プロセッサ
要素８６，８７をそれぞれ、Ｓ／８８プロセツサ要素６
２．６０のプロセッサ・パスに結合する。
要素８６，８７をそれぞれ、Ｓ／８８プロセツサ要素６
２．６０のプロセッサ・パスに結合する。
相手のプロセッサ・二ニット２３は、プロセッサ・ユニ
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０．６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一のＳ／８８オペレーテイング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０．６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一のＳ／８８オペレーテイング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
同様に、ユニット２１中の２つのプロセッサ要素８５．
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーテイング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーテイング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。
ユニット２１または２３にエラーが生じた場合、そのユ
ニットは、別のユニットによるフォールト・トランシー
バの継続を可能ならしめるために、サービスから除去さ
れる。
ニットは、別のユニットによるフォールト・トランシー
バの継続を可能ならしめるために、サービスから除去さ
れる。
さて、Ｓ／３７０処理ユニツトのある特定の実現構成に
ついて以下説明するけれども、インターナシ璽ナル・ビ
ジネス・マシーンズ・コーポレ−シランから発行され入
手可能な、ＩＢＭ Ｓｙｓｔｅｍ／３７０Ｐｒｉｎｃｉ
ｐｌｅｓ ｏｆＯｐｅｒａｔｉｏｎ （発行番号ＧＡ２
２−７０００−１０．１１１版、１９８７年９月〉に記
述されている必要条件と互換な別の実現構成を使用して
もよいことが理解されよう。
ついて以下説明するけれども、インターナシ璽ナル・ビ
ジネス・マシーンズ・コーポレ−シランから発行され入
手可能な、ＩＢＭ Ｓｙｓｔｅｍ／３７０Ｐｒｉｎｃｉ
ｐｌｅｓ ｏｆＯｐｅｒａｔｉｏｎ （発行番号ＧＡ２
２−７０００−１０．１１１版、１９８７年９月〉に記
述されている必要条件と互換な別の実現構成を使用して
もよいことが理解されよう。
第９Ａ及び第９ＢＹ：Ｊ！Ｊは、第８図のプロセッサ・
ユニット２１のＳ／３７０及びＳ／８８構處要素の物理
的パッケージングの一形態を示す図である。対の処理要
素８５．８７を含むＳ／３７０５！素が１つのボード１
０１上に取り付けられ、対の処理要素８０．６２を含む
Ｓ／８８要素が別のボード１０２上に取り付けられる。
ユニット２１のＳ／３７０及びＳ／８８構處要素の物理
的パッケージングの一形態を示す図である。対の処理要
素８５．８７を含むＳ／３７０５！素が１つのボード１
０１上に取り付けられ、対の処理要素８０．６２を含む
Ｓ／８８要素が別のボード１０２上に取り付けられる。
２つのボード１０１及び１０２は、サンドイッチ対１０
３を形成するように互いに剛性的に接着され、モジュー
ル９の背面パネル（ｒＩＡ示しない）の２つのスロット
に挿入するように適合され、慣用的な背面パネル結線技
術によって、ボード１０１及び１０２上の要素が、第８
Ｉ５１Ｉ及び米国特許！４４６３２１６号に示されてい
るように、互いに且つパス構造３０に接続される。
３を形成するように互いに剛性的に接着され、モジュー
ル９の背面パネル（ｒＩＡ示しない）の２つのスロット
に挿入するように適合され、慣用的な背面パネル結線技
術によって、ボード１０１及び１０２上の要素が、第８
Ｉ５１Ｉ及び米国特許！４４６３２１６号に示されてい
るように、互いに且つパス構造３０に接続される。
Ｓ／３７０プロセツサの、Ｓ／８８プロセツサに対する
直接結合を説明する前に、Ｓ／３７０プロセツサをして
、＜１）Ｓ／８’Ｂ主記憶の一部を使用し、＜２）Ｓ／
８８仮想記憶空間のあるものを利用するＳ／８８とコマ
ンド及びデータを交換することを可能ならしめる機構に
ついて簡単に説明しておくことは、本発明の理解を助け
るであろう。これらの機構については後でも詳細に説明
する。
直接結合を説明する前に、Ｓ／３７０プロセツサをして
、＜１）Ｓ／８’Ｂ主記憶の一部を使用し、＜２）Ｓ／
８８仮想記憶空間のあるものを利用するＳ／８８とコマ
ンド及びデータを交換することを可能ならしめる機構に
ついて簡単に説明しておくことは、本発明の理解を助け
るであろう。これらの機構については後でも詳細に説明
する。
第１０図は、１つのモジュール９の記憶管理ユニット１
０５による、実記憶１６に対するＳ／８８仮想記憶のマ
ツピングの好適な形式を示す図である。仮想記憶空間１
０６は、Ｓ／８８オペレーテイング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスペース内で、ｇｘ域１０９（アドレス０
０７Ｅ００００から００７ＥＦＦＦＦ）は、各Ｓ／３７
０プロセツサ要素を、ユニット２１などのプロセッサ・
ユニット中のＳ／８８プロセツサ要素に結合するために
使用されるハードウェア及びコードのために予約されて
いる。アドレス空間１０９は、通常のシステム動作の閏
Ｓ／８８オペレーティング・システムに対して透過的に
なされている。この空間１０９の用途については後で詳
細に説明する。
０５による、実記憶１６に対するＳ／８８仮想記憶のマ
ツピングの好適な形式を示す図である。仮想記憶空間１
０６は、Ｓ／８８オペレーテイング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスペース内で、ｇｘ域１０９（アドレス０
０７Ｅ００００から００７ＥＦＦＦＦ）は、各Ｓ／３７
０プロセツサ要素を、ユニット２１などのプロセッサ・
ユニット中のＳ／８８プロセツサ要素に結合するために
使用されるハードウェア及びコードのために予約されて
いる。アドレス空間１０９は、通常のシステム動作の閏
Ｓ／８８オペレーティング・システムに対して透過的に
なされている。この空間１０９の用途については後で詳
細に説明する。
システム初期化の間に、記憶管理ユニット１０５は、Ｓ
／８８主記憶装置１６内に、ユニット２１及び２３なと
の岨（ｐａｒｔｎｅｒｅｄ）ユニット中の４つのＳ／３
７０プロセツサ要素からなる各セット毎に、Ｓ／３７０
主記憶領域を割当てる。こうして、組みユニット２１．
２３と、２５．２７と、２９．３１のそれぞれに、３つ
のＳ／３７０主記憶領域１６２．１６３及び１６４が設
けられる。
／８８主記憶装置１６内に、ユニット２１及び２３なと
の岨（ｐａｒｔｎｅｒｅｄ）ユニット中の４つのＳ／３
７０プロセツサ要素からなる各セット毎に、Ｓ／３７０
主記憶領域を割当てる。こうして、組みユニット２１．
２３と、２５．２７と、２９．３１のそれぞれに、３つ
のＳ／３７０主記憶領域１６２．１６３及び１６４が設
けられる。
組みのユニット内のＳ／８８プロセツサ要素は、米国特
許第４４５３２１５号に示すような様式で、記憶装置１
ｅの残りの部分にアクセスする。
許第４４５３２１５号に示すような様式で、記憶装置１
ｅの残りの部分にアクセスする。
Ｓ／３７０記憶領域１６２乃至１８４は、後述するよう
に、５７８８オペレーテイング・システムが、これらの
領域が「盗られて」おり、Ｓ／８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることがないような様式で、割当てられる。
に、５７８８オペレーテイング・システムが、これらの
領域が「盗られて」おり、Ｓ／８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることがないような様式で、割当てられる。
Ｓ／３７０システムは仮想システムであるので、それは
アドレス変換を介して主記憶ｖＡ域にアクセスする。組
の主記憶装置１８も、同一のＳ／３７０主記憶領域（図
示しない）を必要とする。各Ｓ／３７０プロセツサ要素
は、その個別のＳ／３７０主記憶領域にのみアクセスす
ることができ、それがＳ／８８主記憶にアクセスしよう
とする試みであるならエラー信号を発生する。５７８８
プロセツサはしかし、Ｓ／８８プロセツサ要素がそれの
Ｓ／３７０プロセツサ要素のためのＩ１０コントローラ
として動作するときに、Ｓ／３７０ Ｉ１０１００間
に、Ｓ／３７０プロセツサ要素のＳ／３７０主記憶領域
にアクセス（またはアクセスを導く〉ことができる。
アドレス変換を介して主記憶ｖＡ域にアクセスする。組
の主記憶装置１８も、同一のＳ／３７０主記憶領域（図
示しない）を必要とする。各Ｓ／３７０プロセツサ要素
は、その個別のＳ／３７０主記憶領域にのみアクセスす
ることができ、それがＳ／８８主記憶にアクセスしよう
とする試みであるならエラー信号を発生する。５７８８
プロセツサはしかし、Ｓ／８８プロセツサ要素がそれの
Ｓ／３７０プロセツサ要素のためのＩ１０コントローラ
として動作するときに、Ｓ／３７０ Ｉ１０１００間
に、Ｓ／３７０プロセツサ要素のＳ／３７０主記憶領域
にアクセス（またはアクセスを導く〉ことができる。
Ｅｌ １．Ｓ／３７０及びＳ／８８プロセツサ要素の結
合 第８図は、ユニット２１．２３のおのおので２つずつの
組みとなった、プロセッサ要素８５なビの４つのＳ／３
７０プロセツサ要素と、ユニット２１．２３のおのおの
で２つずつの組みとなった、プロセッサ要素６８などの
４つのプロセッサ要素Ｓ／８８が与えられ、それらが、
全ての５７３７０プロセツサ要素が同時に同一のＳ／３
７０命令を実行し、全てのＳ／８８プロセツサ要素が同
時に同一の５７８８命令を実行するように結合される様
子を図式的に示している。このように、４つのＳ／３７
０プロセツサは全て、プログラム実行に関する限り、１
つのＳ／３７０プロセツサ・ユニットとして動作する。
合 第８図は、ユニット２１．２３のおのおので２つずつの
組みとなった、プロセッサ要素８５なビの４つのＳ／３
７０プロセツサ要素と、ユニット２１．２３のおのおの
で２つずつの組みとなった、プロセッサ要素６８などの
４つのプロセッサ要素Ｓ／８８が与えられ、それらが、
全ての５７３７０プロセツサ要素が同時に同一のＳ／３
７０命令を実行し、全てのＳ／８８プロセツサ要素が同
時に同一の５７８８命令を実行するように結合される様
子を図式的に示している。このように、４つのＳ／３７
０プロセツサは全て、プログラム実行に関する限り、１
つのＳ／３７０プロセツサ・ユニットとして動作する。
同様に、４つのＳ／８８プロセツサ要素は全て、１つの
５７８８プロセツサ・ユニットとして働く。
５７８８プロセツサ・ユニットとして働く。
それゆえ、説明を容易にするために、要素の多重複製に
ついて説明が必要である場合を除き、゛以下の説明は、
主として１つのＳ／３７０プロセツサ要素８５及び１つ
の５７８８プロセツサ要素ｅ２と、それに関連するハー
ドウェア及びプログラム・コードに言及するものとする
。
ついて説明が必要である場合を除き、゛以下の説明は、
主として１つのＳ／３７０プロセツサ要素８５及び１つ
の５７８８プロセツサ要素ｅ２と、それに関連するハー
ドウェア及びプログラム・コードに言及するものとする
。
同様に、例えばマルチプレクサ６１．６３．７１．７３
及びトランシーバ１２ｅ１１１による、パス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこヒとする。この結合に関しては、第３
２図を参照されたい。
及びトランシーバ１２ｅ１１１による、パス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこヒとする。この結合に関しては、第３
２図を参照されたい。
それゆえ、第１１図は、プロセッサ・パス１７０と、Ｓ
／３７０記憶管理ユニツト８１を含む第１の経路によっ
て、システム・パス３０及びＳ／８８記憶１６にプロセ
ッサ要素８Ｓが結合された様子を示している。プロセッ
サ要素８５は、プロセッサ要素間インターフェース８９
を含む第２の経路によって、プロセッサ要素Ｓ２のプロ
セッサ・パス１６１に結合されているものとして示され
ている。プロセッサ要素８Ｓは、記憶１６中の、割当て
られたＳ／３７０主記憶領域１６２がらデータ及び命令
をフェッチ（及び記憶）するためのＳ／３７０プログラ
ム実行の間に第１の経路を使用する。また、プロセッサ
要素６２は、インターフェース８９を含む第２のｉｓ上
で、プロセッサ要素８５のためのＳ／３７０ Ｉ１０
動作を実行する。
／３７０記憶管理ユニツト８１を含む第１の経路によっ
て、システム・パス３０及びＳ／８８記憶１６にプロセ
ッサ要素８Ｓが結合された様子を示している。プロセッ
サ要素８５は、プロセッサ要素間インターフェース８９
を含む第２の経路によって、プロセッサ要素Ｓ２のプロ
セッサ・パス１６１に結合されているものとして示され
ている。プロセッサ要素８Ｓは、記憶１６中の、割当て
られたＳ／３７０主記憶領域１６２がらデータ及び命令
をフェッチ（及び記憶）するためのＳ／３７０プログラ
ム実行の間に第１の経路を使用する。また、プロセッサ
要素６２は、インターフェース８９を含む第２のｉｓ上
で、プロセッサ要素８５のためのＳ／３７０ Ｉ１０
動作を実行する。
好適な実施例においては、Ｓ／３７０チツプ・セット１
５０（第１１図）は、プロセッサ要素８５と、クロック
１５２と、ディレクトリ・ルックアサイド・テーブル＜
ＤＬＡＴ）３４１をもつキャッシュ・コントローラ１６
３と、パス・アダプタ１５４と、オプシゴンの浮動小数
点コプロセッサ１５１と、Ｓ／３７０アーキテクチヤを
サポートするマイクロコードのセットを記憶するための
制御記憶１７１のための個別の機能チップを含む。この
Ｓ／３７０チツプは、インターナシ首ナル・ビジネス・
マシーンズ・コーポレーションによって販売されている
、（ＶＳＥ／ＳＰ、ＶＭ／ＳＰ、ＩＸ／３７０などの）
既存のＳ／３７０オペレーテイング・システムのどれか
によって動作されるように適合することができる。
５０（第１１図）は、プロセッサ要素８５と、クロック
１５２と、ディレクトリ・ルックアサイド・テーブル＜
ＤＬＡＴ）３４１をもつキャッシュ・コントローラ１６
３と、パス・アダプタ１５４と、オプシゴンの浮動小数
点コプロセッサ１５１と、Ｓ／３７０アーキテクチヤを
サポートするマイクロコードのセットを記憶するための
制御記憶１７１のための個別の機能チップを含む。この
Ｓ／３７０チツプは、インターナシ首ナル・ビジネス・
マシーンズ・コーポレーションによって販売されている
、（ＶＳＥ／ＳＰ、ＶＭ／ＳＰ、ＩＸ／３７０などの）
既存のＳ／３７０オペレーテイング・システムのどれか
によって動作されるように適合することができる。
キャッシュ・コントローラ１５３は、記憶制御インター
フェース（ＳＴＣＴ）１６６とともに、Ｓ／３７０記憶
管理ユニツト８１を形成する。パス・アダプタ１６４及
びパス制御ユニット（ＢＣＵ）１５Ｂは、プロセッサ要
素インターフェース８９のためのプロセッサ要素を含む
ゆ 好適な実施例においては、プロセッサ要素８５などのＳ
／３７０ＣＰＵは、３２ビツト・データ・フローと、３
２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのボー
ト・データ・ローカル記憶中の３２ビツト・レジ、スタ
と、８バイトＳ／３７０命令バツフアをもつ３２ビツト
・マイクロプロセッサである。Ｓ／３７０命令は、ハー
ドウェア中で実行されるかまたは、マイクロ命令によっ
て解釈される。チップ１５３は、Ｓ／３７０プログラム
命令及びデータと、関連記憶制御機能のためのキャッシ
ュ記憶を与える。チップ１５３は、プロセッサ要素８５
がそのプログラム命令を実行するときに、プロセッサ要
素８５から発行される全ての記憶要求を処理する。チッ
プ１６３はまた、Ｉ１０データの転送時に、パス・アダ
プタ１６４からの要求をも処理する。
フェース（ＳＴＣＴ）１６６とともに、Ｓ／３７０記憶
管理ユニツト８１を形成する。パス・アダプタ１６４及
びパス制御ユニット（ＢＣＵ）１５Ｂは、プロセッサ要
素インターフェース８９のためのプロセッサ要素を含む
ゆ 好適な実施例においては、プロセッサ要素８５などのＳ
／３７０ＣＰＵは、３２ビツト・データ・フローと、３
２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのボー
ト・データ・ローカル記憶中の３２ビツト・レジ、スタ
と、８バイトＳ／３７０命令バツフアをもつ３２ビツト
・マイクロプロセッサである。Ｓ／３７０命令は、ハー
ドウェア中で実行されるかまたは、マイクロ命令によっ
て解釈される。チップ１５３は、Ｓ／３７０プログラム
命令及びデータと、関連記憶制御機能のためのキャッシ
ュ記憶を与える。チップ１５３は、プロセッサ要素８５
がそのプログラム命令を実行するときに、プロセッサ要
素８５から発行される全ての記憶要求を処理する。チッ
プ１６３はまた、Ｉ１０データの転送時に、パス・アダ
プタ１６４からの要求をも処理する。
パス・アダプタ１５４及びＢＣＵ１５６は、入出力動作
の間に、内部Ｓ／３７０プロセツサ・パス１７０をＳ／
８８プロセツサ・パス１８１に直接に（あるいは緊密に
）相互接続するための論理及び制御を与える。ＢＣＵ１
５６は、プロセッサ要素８５及び６２のプロセッサ・パ
スを互いに直接結合するための主要な機構である。後述
するように、プロセッサ要素８５及び６２の間でデータ
及びコマンドを転送するために、プロセッサ要素６２が
その関連システム・ハードウェアから「切り放された」
とき、Ｓ／８８プロセツサ要素（ＰＥ）６２と対話する
のがこのハードウェア機構である。
の間に、内部Ｓ／３７０プロセツサ・パス１７０をＳ／
８８プロセツサ・パス１８１に直接に（あるいは緊密に
）相互接続するための論理及び制御を与える。ＢＣＵ１
５６は、プロセッサ要素８５及び６２のプロセッサ・パ
スを互いに直接結合するための主要な機構である。後述
するように、プロセッサ要素８５及び６２の間でデータ
及びコマンドを転送するために、プロセッサ要素６２が
その関連システム・ハードウェアから「切り放された」
とき、Ｓ／８８プロセツサ要素（ＰＥ）６２と対話する
のがこのハードウェア機構である。
クロック・チップ１５２（第１２１ｇ）は、クロック信
号発生のための集中化論理を使用し、別のチップ８Ｓ、
１５１．１６３及び１５４のおのおのに適切なりロック
信号を供給する。クロック１６２は一方、Ｓ／３７０プ
ロセツサｇｌ！素８ＳとＳ／８８プロセツサ要素ｅ２の
両方を同期させるために、システム７８８パス３０から
のクロック賃号によって制御される。
号発生のための集中化論理を使用し、別のチップ８Ｓ、
１５１．１６３及び１５４のおのおのに適切なりロック
信号を供給する。クロック１６２は一方、Ｓ／３７０プ
ロセツサｇｌ！素８ＳとＳ／８８プロセツサ要素ｅ２の
両方を同期させるために、システム７８８パス３０から
のクロック賃号によって制御される。
プロセッサ結合／切り放しハードウェア以外に、２つの
興なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント・パス構
造３０に前以て同期的に接続する手段である。好適な実
施例では、このインターフェースは、Ｓ／３７０キヤツ
シユ・コントローラ１５３及びＳ／８８システム・パス
３０と通信しなくてはならない５ＴＣＩ論理１５６によ
って処理される。さらに、非フォールト・トレラント・
ハードウェアは、互いにｍ手ユニットをもってロックス
テップで走る能力をもつ「チエツク」及び「駆動」論理
を形成するように、第８図に示すようにボード上で複製
されなくてはならない。このように、ボード１０１及び
１０２上のシステム要素からなる「単一の」ＣＰＵは、
その２重化された相手ユニットとロックステップで走ら
なくてはならない。最適な性能及びａｎ性を維持しつつ
上述の必要条件を実現するためのタスクは、興なるクロ
ック啄の同期化を要する。
興なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント・パス構
造３０に前以て同期的に接続する手段である。好適な実
施例では、このインターフェースは、Ｓ／３７０キヤツ
シユ・コントローラ１５３及びＳ／８８システム・パス
３０と通信しなくてはならない５ＴＣＩ論理１５６によ
って処理される。さらに、非フォールト・トレラント・
ハードウェアは、互いにｍ手ユニットをもってロックス
テップで走る能力をもつ「チエツク」及び「駆動」論理
を形成するように、第８図に示すようにボード上で複製
されなくてはならない。このように、ボード１０１及び
１０２上のシステム要素からなる「単一の」ＣＰＵは、
その２重化された相手ユニットとロックステップで走ら
なくてはならない。最適な性能及びａｎ性を維持しつつ
上述の必要条件を実現するためのタスクは、興なるクロ
ック啄の同期化を要する。
好適な実施例では、Ｓ／８８システム・クロック３８（
第７ｒｓ）が、共通パス構造３０に接続された全ての装
置によって受け取られ、２つのＳ／８８クロツク・サイ
クルがパス３０のサイクル毎に決定される。このシステ
ム・クロック３８は、そのパス上の同期的通信を保証し
、個々のプロセッサまたはコントローラによって、その
システム・クロックに基づき内部クロック周波数渾壱作
處するために使用される。Ｓ／３７０ハードウエアは、
Ｓ／３７０クロツク・チップ１５２への発ａＳ入力を利
用し、Ｓ／３７０クロツク・チップ１５２は、それぞれ
別のＳ／３７０チツプ８５．１、Ｓｌ、１５３．１５４
．１５５に対する固有のクロックの組を発生する。この
クロック・チップ１５２は、動作温度、製造偏差などの
さまざまなパラメータに基づく本来的な遅延を有する。
第７ｒｓ）が、共通パス構造３０に接続された全ての装
置によって受け取られ、２つのＳ／８８クロツク・サイ
クルがパス３０のサイクル毎に決定される。このシステ
ム・クロック３８は、そのパス上の同期的通信を保証し
、個々のプロセッサまたはコントローラによって、その
システム・クロックに基づき内部クロック周波数渾壱作
處するために使用される。Ｓ／３７０ハードウエアは、
Ｓ／３７０クロツク・チップ１５２への発ａＳ入力を利
用し、Ｓ／３７０クロツク・チップ１５２は、それぞれ
別のＳ／３７０チツプ８５．１、Ｓｌ、１５３．１５４
．１５５に対する固有のクロックの組を発生する。この
クロック・チップ１５２は、動作温度、製造偏差などの
さまざまなパラメータに基づく本来的な遅延を有する。
この通電偏差は、冗長チエツク及び駆動論理の閏のロッ
クステップ同期を維持することと、５ＴＣ１１５５及び
パス構造３０の間の完全バイブラインを維持することの
両方において許容できない。
クステップ同期を維持することと、５ＴＣ１１５５及び
パス構造３０の間の完全バイブラインを維持することの
両方において許容できない。
第１２Ｃ及び第１９Ｃ図に示すように、好適な実施例は
、ボード１０１をして、Ｓ／３７０プロセツサ・サイク
ルを、Ｓ／８８パス３０サイクルと同期させつつ、リセ
ット後（すなわち、電源投入なと）ロックステップで走
らせることを可能ならしめるように、冗長クロック同期
論理１６Ｂ（及び、その相手のＳ／３７０プロセツサ・
スニットのための冗長クロック同期論理（図示しない）
）を利用する。Ｓ／８８クロツク３８からのクロック信
号は、パス構造３０を介して、Ｓ／８８とＳ／３７０の
同期のためと、システム・パス３０を介しての主記憶へ
のアクセスのために、同期論理１５８とＳＴＣＩ論理１
５５に供給される。
、ボード１０１をして、Ｓ／３７０プロセツサ・サイク
ルを、Ｓ／８８パス３０サイクルと同期させつつ、リセ
ット後（すなわち、電源投入なと）ロックステップで走
らせることを可能ならしめるように、冗長クロック同期
論理１６Ｂ（及び、その相手のＳ／３７０プロセツサ・
スニットのための冗長クロック同期論理（図示しない）
）を利用する。Ｓ／８８クロツク３８からのクロック信
号は、パス構造３０を介して、Ｓ／８８とＳ／３７０の
同期のためと、システム・パス３０を介しての主記憶へ
のアクセスのために、同期論理１５８とＳＴＣＩ論理１
５５に供給される。
この同期化は、先ず、Ｓ／３７０クロツク・チップ１５
２への所望のＳ／３７０発振器入力周波数を達成するた
めに、５７８８クロツクを乗算することによって達成さ
れる。この場合、それはＳ／８８及びＳ／３７０クロツ
ク・サイクルの２倍である。第２に、Ｓ／３７０サイク
ルの開始を表す４１１６９上のフィードバック・パルス
が、それ自体はＳ／８８半サイクル周期に等しい、５７
３７０発振器人カクロツク周期の前端及び後端を表すＳ
／８８クロツクによってサンプルされる。
２への所望のＳ／３７０発振器入力周波数を達成するた
めに、５７８８クロツクを乗算することによって達成さ
れる。この場合、それはＳ／８８及びＳ／３７０クロツ
ク・サイクルの２倍である。第２に、Ｓ／３７０サイク
ルの開始を表す４１１６９上のフィードバック・パルス
が、それ自体はＳ／８８半サイクル周期に等しい、５７
３７０発振器人カクロツク周期の前端及び後端を表すＳ
／８８クロツクによってサンプルされる。
次に、線１５９上のサンプルされたＳ／３７０クロツク
・フィードバック・パルスがサンプルされる窓から外れ
、または５７８８クロツクの開始に重なるリセットの場
合、Ｓ／３７０発振器入力が１つのＳ／３７０サイク、
ルについて否定される。
・フィードバック・パルスがサンプルされる窓から外れ
、または５７８８クロツクの開始に重なるリセットの場
合、Ｓ／３７０発振器入力が１つのＳ／３７０サイク、
ルについて否定される。
このことは、この実施例では、次のＳ／３７０クロツク
・フィードバック・パルス（１１Ｅ５９上）のサンプリ
ングが、そ゛の所望の窓内に収まることを保証するよう
に、現在のＳ／３７０クロツクを拡張する働きを行う。
・フィードバック・パルス（１１Ｅ５９上）のサンプリ
ングが、そ゛の所望の窓内に収まることを保証するよう
に、現在のＳ／３７０クロツクを拡張する働きを行う。
第３２図に詳細に示す（例えば参照番号４０２ａ乃至４
０２ｇ）全ての比較論理１６（第８図）は、チエツク及
び駆動ハードウェアの同期を可能ならしめるために、こ
の期間は無視される。
０２ｇ）全ての比較論理１６（第８図）は、チエツク及
び駆動ハードウェアの同期を可能ならしめるために、こ
の期間は無視される。
それゆえ、Ｓ／３７０プロセツサ・サイクルは、Ｓ／８
８クロツク周期の開始の５７８８半サイクル周期内に開
始するこヒが保証される。パス構造３０及びＳ／３７０
キヤツシユ・コントローラ１５３の間の全ての転送タイ
ミングは、１ＩＩｔ悪でもこの半サイクルの遅延しか呈
さない。さらに、比較論理１５は、Ｓ／８８クロツクで
サンプルされる線によってのみ供給され、以て「破断」
論理４０３の、随伴Ｓ／８８プロセツサ・ボード１０２
との同期を保証する。よって、チエツク及び駆動Ｓ／３
７０ハードウエアは実際はその個々のクロック発生論理
における遅延偏差によってわずかに同期から外れるかも
しれないが、そのクロックの前後端はパス構造３０に共
通な現在のＳ／８８クロツク３８に相対的にロックステ
ップ的に走ることになり、遅延が５７８８クロツク・サ
イクルの開始後半サイクル以上になることは決してない
、同期論理１６８は、半サイクル周期を超えるドリフト
がないことを保証するために、線１５９上のＳ／３７０
クロツク・フィードバックを連続的にモニタする。この
実施例においては、任意のシステム・リセッ１−の間に
両端を同期させるには最大エバス３０サイクルが必要で
ある。しかし、１つのクロック端をしてそのＳ／３７０
クロツクを「延長、させる、リセットからの全体の遅延
における何らかのドリフトは、ボード「破断」状態、す
なわち、障害をもたらすことになる。
８クロツク周期の開始の５７８８半サイクル周期内に開
始するこヒが保証される。パス構造３０及びＳ／３７０
キヤツシユ・コントローラ１５３の間の全ての転送タイ
ミングは、１ＩＩｔ悪でもこの半サイクルの遅延しか呈
さない。さらに、比較論理１５は、Ｓ／８８クロツクで
サンプルされる線によってのみ供給され、以て「破断」
論理４０３の、随伴Ｓ／８８プロセツサ・ボード１０２
との同期を保証する。よって、チエツク及び駆動Ｓ／３
７０ハードウエアは実際はその個々のクロック発生論理
における遅延偏差によってわずかに同期から外れるかも
しれないが、そのクロックの前後端はパス構造３０に共
通な現在のＳ／８８クロツク３８に相対的にロックステ
ップ的に走ることになり、遅延が５７８８クロツク・サ
イクルの開始後半サイクル以上になることは決してない
、同期論理１６８は、半サイクル周期を超えるドリフト
がないことを保証するために、線１５９上のＳ／３７０
クロツク・フィードバックを連続的にモニタする。この
実施例においては、任意のシステム・リセッ１−の間に
両端を同期させるには最大エバス３０サイクルが必要で
ある。しかし、１つのクロック端をしてそのＳ／３７０
クロツクを「延長、させる、リセットからの全体の遅延
における何らかのドリフトは、ボード「破断」状態、す
なわち、障害をもたらすことになる。
第１２図は、第１１図の＃ｌ虚をより詳細に示すもので
ある。ここでは、Ｓ／３７０制御記！１７１がプロセッ
サ要素８５に接続されているものとして示されている。
ある。ここでは、Ｓ／３７０制御記！１７１がプロセッ
サ要素８５に接続されているものとして示されている。
この好適な実施例における制御記憶１７１は、プロセッ
サ要素８５内のプログラム命令の実行及びＩ１０動作を
制御するマイクロ命令を記憶するための１１３ＫＢのラ
ンダム・アクセス・メモリからなる。制御記憶１７１は
、主記憶装置ｌｅ内のＳ／３７０！用記憶１８２の一部
である内部オブジェクト領１ｔ（ＩＯＡ）１８７（第２
８図）からの要求に応じてロードされた過渡的マイクロ
コードを保持するためのパッファヒして使用されるｆ３
４Ｂブロック１８６をも含む。
サ要素８５内のプログラム命令の実行及びＩ１０動作を
制御するマイクロ命令を記憶するための１１３ＫＢのラ
ンダム・アクセス・メモリからなる。制御記憶１７１は
、主記憶装置ｌｅ内のＳ／３７０！用記憶１８２の一部
である内部オブジェクト領１ｔ（ＩＯＡ）１８７（第２
８図）からの要求に応じてロードされた過渡的マイクロ
コードを保持するためのパッファヒして使用されるｆ３
４Ｂブロック１８６をも含む。
この図では、プロセッサ要素６２のパス構造１６１が仮
想アドレス・パス１６１Ａ及びデータ・パス１８１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ１７３中に記憶
されるマイクロコード及びアプリケーション・プログラ
ムは、プロセッサ要素８ＳのためのＩ１０動作を実行す
るべくプロセッサ要素６２及びＢＣＵ論理１５Ｇを制御
するために使用される。
想アドレス・パス１６１Ａ及びデータ・パス１８１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ１７３中に記憶
されるマイクロコード及びアプリケーション・プログラ
ムは、プロセッサ要素８ＳのためのＩ１０動作を実行す
るべくプロセッサ要素６２及びＢＣＵ論理１５Ｇを制御
するために使用される。
プロセッサ要素６２はまた、アドレス変換機構１７５を
有する。書込パイプ１７６は、システム／８８動作の高
速化のために次のサイクルの間にシステム・パス３０に
対するデータの適用のために、１書込サイクルの間に一
時的にデータを記憶する。米国特許第４４６３２１６号
に記述されているタイプのシステム／８８パス論理１７
７は、米国特許第４４６３２１６号に概略的に説明され
でいるような様式で変換機構１７５と書込パイプ１７６
をシステム・パス３０に結合する。また、同様のシステ
ム／８８バス論理ユニツト１７８が、記憶制御インター
フェース１５５をシステム・パス３０に結合する。
有する。書込パイプ１７６は、システム／８８動作の高
速化のために次のサイクルの間にシステム・パス３０に
対するデータの適用のために、１書込サイクルの間に一
時的にデータを記憶する。米国特許第４４６３２１６号
に記述されているタイプのシステム／８８パス論理１７
７は、米国特許第４４６３２１６号に概略的に説明され
でいるような様式で変換機構１７５と書込パイプ１７６
をシステム・パス３０に結合する。また、同様のシステ
ム／８８バス論理ユニツト１７８が、記憶制御インター
フェース１５５をシステム・パス３０に結合する。
バッファ１８０と、プログラム可能読取専用メモリ１８
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム７８８及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素６２に結合されている。ＦＲ
ＯＭＩ ８１は、電源投入シーケンスからシステムをブ
ートするために必要なテスト・コードとＩ ＤＣＯＤＥ
をもつ。ＰＲＯＭＩ ８１は、Ｓ／８８のための同期化
コードをもつ。レジスタ１８３は、システム状況及び制
御レジスタをもつ。
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム７８８及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素６２に結合されている。ＦＲ
ＯＭＩ ８１は、電源投入シーケンスからシステムをブ
ートするために必要なテスト・コードとＩ ＤＣＯＤＥ
をもつ。ＰＲＯＭＩ ８１は、Ｓ／８８のための同期化
コードをもつ。レジスタ１８３は、システム状況及び制
御レジスタをもつ。
Ｓ／３７０チツプのうちの２つは同一の物理ボード上に
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃパス１５７及びチャネル０．１バスは、Ｓ／３７０プ
ロセツサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃパス１５７及びチャネル０．１バスは、Ｓ／３７０プ
ロセツサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
インターフェース８９のＢＣＵ１５８及びアダプタ１５
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素Ｓ２及び８５）が他方のプロセッサに対して適当な制
御をもつことを可能ならしめる。各プロセッサの機能は
、インターフェース８９及び、各プロセッサで走るマイ
クロコードによって制御される。
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素Ｓ２及び８５）が他方のプロセッサに対して適当な制
御をもつことを可能ならしめる。各プロセッサの機能は
、インターフェース８９及び、各プロセッサで走るマイ
クロコードによって制御される。
Ｅ１２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ アダプタ１５４（第１３図）は、その出力チャネル０．
１を介して、Ｓ／３７０プロセツサ８５をＢＣ０１５６
へインターフェースする。そのチャネルは、非同期２バ
イト幅データ・パス２５０．２６１の対をもつ。パス２
６０，２６１は、一対の６４バイト・バッファ２５９．
２６０を介して、プロセッサ・パス１７０中の同期４バ
イト櫂データ経路に結合されている。データは、パス２
５１を介してＢＣＵ１６６からアダプタ１５４（及びＳ
／３７０主記憶１６２〉へ、そしてパス２５０を介して
アダプタ１５４からＢＣＵ１５Ｂへ転送される。
Ｉ１０アダプタ１５４ アダプタ１５４（第１３図）は、その出力チャネル０．
１を介して、Ｓ／３７０プロセツサ８５をＢＣ０１５６
へインターフェースする。そのチャネルは、非同期２バ
イト幅データ・パス２５０．２６１の対をもつ。パス２
６０，２６１は、一対の６４バイト・バッファ２５９．
２６０を介して、プロセッサ・パス１７０中の同期４バ
イト櫂データ経路に結合されている。データは、パス２
５１を介してＢＣＵ１６６からアダプタ１５４（及びＳ
／３７０主記憶１６２〉へ、そしてパス２５０を介して
アダプタ１５４からＢＣＵ１５Ｂへ転送される。
アダプタ１５４は、次のようなレジスタを有する。
（１）ベース・レジスタ１１０は、ベース・アドレスと
、キュー及びメイルボックス・アドレッシングのために
使用されるキュー長さを含む。
、キュー及びメイルボックス・アドレッシングのために
使用されるキュー長さを含む。
（２）読取ポインタ（ＲＰＮＴＲ）レジスタ１１１及び
書込ポインタ＜ＷＰＮＴＲ）レジスタ１１２は、ベース
・アドレスから、それぞれ読取及び書込のためにアクセ
スすべき次のエントリへのオフセットを含む。その値は
、コマンドまたはアドレスがパス１７０を介してキャッ
シュ制御１６３に転送されるべきときに、コマンドとと
もにパス送信レジスタ（ＢＳＲ）１１６中にロードされ
ることになる。
書込ポインタ＜ＷＰＮＴＲ）レジスタ１１２は、ベース
・アドレスから、それぞれ読取及び書込のためにアクセ
スすべき次のエントリへのオフセットを含む。その値は
、コマンドまたはアドレスがパス１７０を介してキャッ
シュ制御１６３に転送されるべきときに、コマンドとと
もにパス送信レジスタ（ＢＳＲ）１１６中にロードされ
ることになる。
（３）状況レジスタ（ＩＯ３Ｒ）、１１８は、全ての、
プロセッサ装置からＥＣＵへの、及びＢＣＵからプロセ
ッサ装置への要求と、インバウンド・メツセージ・キュ
ーの状況と、ＢＣＵインターフェースの状況を含む。
プロセッサ装置からＥＣＵへの、及びＢＣＵからプロセ
ッサ装置への要求と、インバウンド・メツセージ・キュ
ーの状況と、ＢＣＵインターフェースの状況を含む。
（４）もし例外イネーブル・レジスタ（ＥＲ）１１９中
のビットが１であり対応するｌ０３Ｒビツトが１である
なら、プロセッサ要素８６中に例外が立ち上げられる。
のビットが１であり対応するｌ０３Ｒビツトが１である
なら、プロセッサ要素８６中に例外が立ち上げられる。
（６）制御ワード・レジスタ（ｃＷ）１２０は、いくつ
かのｌ０８Ｒビツトのセット／リセットを制御する。
かのｌ０８Ｒビツトのセット／リセットを制御する。
（６）アドレス・チエツク境界レジスタ（ＡＣＢＲ）１
２１は、内部オブジェクト領域＜ｌ０Ａ）１８７の開始
ページ・アト１ノスを保持する。
２１は、内部オブジェクト領域＜ｌ０Ａ）１８７の開始
ページ・アト１ノスを保持する。
（７）アドレス・キー・レジスタ（ＡＤＤＲ／ＫＥＹ）
１２２，１２３は通常、記憶１６２中のある位置にアク
セスするために、アドレス／データ・パス２５０及び２
５１を介してＢＣＵ１６Ｂによってロードされる。これ
らのレジスタは、ステトのために、プロセッサ要素８５
によってロードすることができる。
１２２，１２３は通常、記憶１６２中のある位置にアク
セスするために、アドレス／データ・パス２５０及び２
５１を介してＢＣＵ１６Ｂによってロードされる。これ
らのレジスタは、ステトのために、プロセッサ要素８５
によってロードすることができる。
（８）コマンド・レジスタ（ｃＭＤｏ、１）１２４．１
２５には通常、ＢＣＵＩ ６６によっｒ、コマンド及び
バイト・カウントがロードされる。これらのレジスタは
、ステトのために、プロセッサ要素８５によってロード
することができる。
２５には通常、ＢＣＵＩ ６６によっｒ、コマンド及び
バイト・カウントがロードされる。これらのレジスタは
、ステトのために、プロセッサ要素８５によってロード
することができる。
アダプタ１５４は、プロセッサ要素８ＳとＢＣｏｌ ６
６の間のインターフェースである。論理的には、アダプ
タ１５４は、ＢＣＵ１５８に対して次のようなサービス
を提供する。
６の間のインターフェースである。論理的には、アダプ
タ１５４は、ＢＣＵ１５８に対して次のようなサービス
を提供する。
−Ｓ／３７０主記憶１６２に対するアクセス−３／３７
０主記憶１１Ｂ２中のメイルボックス及びメツセージ・
キューに対するアクセス−プロセッサ要素８ＳとＢＣＵ
１６８の間の要求／応答機構 ＢＣＵ１６Ｂは、そのＩＯＡ領域１８７（第２８図）を
含む、記憶１８２の全体にアクセスを有する。アダプタ
１５４は、アダプタ１５４からプロセッサ・パス１７０
を介して、キー、コマンド及び記憶１６２アドレス・デ
ータを受け取った後キー・チエツクがキャッシュ・コン
トローラ１５３によって実行されている間に、ＩＯＡ領
域１８７とユーザー１！［＊１６６の間のアドレス境界
チエツク＜ＡＣＢチエツク）を行う。もし記憶すべきデ
ータのアドレスされた線がキャッシュに保持されている
なら、そのデータはキャッシュに記憶される。そうでな
いなら、コントローラ１５３はそのデータを主記憶１６
２に転送する。データ・フェッチのためにも、それと同
一の機構がキャッシュ・コントローラ１５３中で使用さ
れる。
０主記憶１１Ｂ２中のメイルボックス及びメツセージ・
キューに対するアクセス−プロセッサ要素８ＳとＢＣＵ
１６８の間の要求／応答機構 ＢＣＵ１６Ｂは、そのＩＯＡ領域１８７（第２８図）を
含む、記憶１８２の全体にアクセスを有する。アダプタ
１５４は、アダプタ１５４からプロセッサ・パス１７０
を介して、キー、コマンド及び記憶１６２アドレス・デ
ータを受け取った後キー・チエツクがキャッシュ・コン
トローラ１５３によって実行されている間に、ＩＯＡ領
域１８７とユーザー１！［＊１６６の間のアドレス境界
チエツク＜ＡＣＢチエツク）を行う。もし記憶すべきデ
ータのアドレスされた線がキャッシュに保持されている
なら、そのデータはキャッシュに記憶される。そうでな
いなら、コントローラ１５３はそのデータを主記憶１６
２に転送する。データ・フェッチのためにも、それと同
一の機構がキャッシュ・コントローラ１５３中で使用さ
れる。
プロセッサ要素（ＰＥ）８５及びＢＣＵ１６６の閏のＩ
１０コマンド及びメツセージの転送は、第２８図に示す
予定の記憶１６２位置（メイルボックス領域１８８及び
インバウンド・メツセージ・キュー１８９）を通じて行
なわれる。
１０コマンド及びメツセージの転送は、第２８図に示す
予定の記憶１６２位置（メイルボックス領域１８８及び
インバウンド・メツセージ・キュー１８９）を通じて行
なわれる。
ＢＣＵ１５８は、ＩＳバイトのメイルボックス領域１８
８からＩ１０コマンドをフェッチする。
８からＩ１０コマンドをフェッチする。
メイルボックス領域へのアクセスのためのアドレスは次
のようにして計算される。
のようにして計算される。
ベース・アドレス中メツセージ・キュー長さ＋メイルボ
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タ１１０によって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
１１０中の２つのビットによって、１．２．４または８
ＫＢ （すなわち、６４乃至５１２エントリ）にセット
される。 そのベースは、ベース・レジスタ１１０中で
、バッファ・サイズの２倍（すなわち、２乃至１６ＫＢ
）にセットされる。
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タ１１０によって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
１１０中の２つのビットによって、１．２．４または８
ＫＢ （すなわち、６４乃至５１２エントリ）にセット
される。 そのベースは、ベース・レジスタ１１０中で
、バッファ・サイズの２倍（すなわち、２乃至１６ＫＢ
）にセットされる。
インバウンド・メツセージ・キュー１８９は、ＢＣＵ１
５４を介して受け取った全てのメツセージを、時系列順
に記憶する。各エントリは、１６バイト長である。
５４を介して受け取った全てのメツセージを、時系列順
に記憶する。各エントリは、１６バイト長である。
レジスタ１１１．１１２中の読取ポインタ（ＲＰＮＴＲ
）及び書込ポインタ（ＷＰＮＴＲ）は、ＢＣＵ１５８に
よって、キュー１８９に対してエントリを読み出し、ま
たは書き込むために使用される。プロセッサ要素８５は
、センス動作によって読取ポインタにアクセスする。そ
して、レジスタ１１０中のベース・アドレス＋ＷＰＮＴ
Ｒが、書き込むべき次のキュー・エントリを指し示し、
レジスタ１１０中のベース・アドレス＋ＲＰＮＴＲが、
読み取るべき次のキュー・エントリを指し示す。
）及び書込ポインタ（ＷＰＮＴＲ）は、ＢＣＵ１５８に
よって、キュー１８９に対してエントリを読み出し、ま
たは書き込むために使用される。プロセッサ要素８５は
、センス動作によって読取ポインタにアクセスする。そ
して、レジスタ１１０中のベース・アドレス＋ＷＰＮＴ
Ｒが、書き込むべき次のキュー・エントリを指し示し、
レジスタ１１０中のベース・アドレス＋ＲＰＮＴＲが、
読み取るべき次のキュー・エントリを指し示す。
これらのポインタは、各キュー動作毎に更新される。
ＷＰＮＴＲ＋ １６−ＷＰＮＴＲ（Ｉｍき込み後）ＲＰ
ＮＴＲ＋１６コＲＰＮＴＲ（読取り後）次の状態は、ポ
インタの比較から生じる。
ＮＴＲ＋１６コＲＰＮＴＲ（読取り後）次の状態は、ポ
インタの比較から生じる。
ＲＰＮＴＲ＝ＷＰＮＴＲ（キューが空）ＲＰＮＴＲ＝Ｗ
ＰＮＴＲ＋１６ （キューが一杯、もしＢＣｔｌ１６
Ｂがキューに対する書き込みを要求するなら、バッファ
使用不可能（ＢＮＡ）信号が状況パスを介してＢＣＵに
送られる）メイルボックス領域１８８に記憶されたデー
タの有効性は、次のような機構によってプロセッサ要素
８５からＢＣＵ１６６へ、あるいはその逆へ報知される
。
ＰＮＴＲ＋１６ （キューが一杯、もしＢＣｔｌ１６
Ｂがキューに対する書き込みを要求するなら、バッファ
使用不可能（ＢＮＡ）信号が状況パスを介してＢＣＵに
送られる）メイルボックス領域１８８に記憶されたデー
タの有効性は、次のような機構によってプロセッサ要素
８５からＢＣＵ１６６へ、あるいはその逆へ報知される
。
線２６８ａ （第１ｅ図）上のプロセッサ装置からＢＣ
Ｕへの要求は、制御マイクロ命令を用いてプロセッサ要
素８Ｓによってセットされる。その要求は、ＢＣＵ１５
Ｂに、メイルボックス１８８から命令をフェッチし、そ
れを実行するように伝える。その要求は、その命令の実
行後は、ＢＣＵによってリセットされる。その要求の状
態は、プロセッサ要素８５によってセンスすることがで
きる。
Ｕへの要求は、制御マイクロ命令を用いてプロセッサ要
素８Ｓによってセットされる。その要求は、ＢＣＵ１５
Ｂに、メイルボックス１８８から命令をフェッチし、そ
れを実行するように伝える。その要求は、その命令の実
行後は、ＢＣＵによってリセットされる。その要求の状
態は、プロセッサ要素８５によってセンスすることがで
きる。
ＢＣＩＪ１６６は、プロセッサ要素８Ｓによって開始さ
れた命令の実行の間または任意の時点で問題が生じた時
に、要求を作成する。それは、もし選択的にマスクされ
ないなら、プロセッサ要素８５中に例外を引き起こす。
れた命令の実行の間または任意の時点で問題が生じた時
に、要求を作成する。それは、もし選択的にマスクされ
ないなら、プロセッサ要素８５中に例外を引き起こす。
アダプタ１５４は、非同期アダプタ・チャネル０．１の
転送速度を、同期プロセッサ・パス１゛７０に一致させ
る。それゆえ、ＢＣＵ１５６は、ＢＣＵ１５６との間の
データ転送のためにアダプタ１５４中、にある６４バイ
ト・データ・バッファ２５９．２６０によってサポート
される。そのアレイは、チャネル０．１と、プロセッサ
・パス１７０に対する４バイト・ボートをもつ。
転送速度を、同期プロセッサ・パス１゛７０に一致させ
る。それゆえ、ＢＣＵ１５６は、ＢＣＵ１５６との間の
データ転送のためにアダプタ１５４中、にある６４バイ
ト・データ・バッファ２５９．２６０によってサポート
される。そのアレイは、チャネル０．１と、プロセッサ
・パス１７０に対する４バイト・ボートをもつ。
同期レジスタ１１３及び１１４は、ＢＣＵ１５６及びバ
ッファ・アレイ２６０，２５９の間のデータ転送をバッ
ファする。パス送信及び受信レジスタ１１５及び１１Ｂ
は、それぞれ、プロセッサ・パス１７０との間で受信さ
れ、または転送されたデータを記憶する。
ッファ・アレイ２６０，２５９の間のデータ転送をバッ
ファする。パス送信及び受信レジスタ１１５及び１１Ｂ
は、それぞれ、プロセッサ・パス１７０との間で受信さ
れ、または転送されたデータを記憶する。
記憶動作（１１０データ記憶、キュー動作）は、チャネ
ル１バスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
６Ｂにぶって開始される。そのコマンド／バイト・カウ
ントは、コマンド・パス２５２（第１３図）上で受け取
られ、コマンド・レジスタ１２５に格納される。キー及
びアドレス・データは、アドレス／データ・パス２５１
（第１３図〉を介してＢＣＵ１５６から受け収られ、
キー／アドレス・レジスタ１２３中に格納される。アレ
イ書込及び読取アドレス・ポインタは、レジスタ１２８
中の開始アドレスにセットされる。パス２５１上のデー
タ転送の回数（−度に２バイト）は、バイト・カウント
によって決定される。１回の記憶動作によって、６４バ
イトまでのデータを転送することができる。ある記憶動
作内の任意のバイトの記憶アドレスは、６４バイト境界
ヒ交差してはならない。
ル１バスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
６Ｂにぶって開始される。そのコマンド／バイト・カウ
ントは、コマンド・パス２５２（第１３図）上で受け取
られ、コマンド・レジスタ１２５に格納される。キー及
びアドレス・データは、アドレス／データ・パス２５１
（第１３図〉を介してＢＣＵ１５６から受け収られ、
キー／アドレス・レジスタ１２３中に格納される。アレ
イ書込及び読取アドレス・ポインタは、レジスタ１２８
中の開始アドレスにセットされる。パス２５１上のデー
タ転送の回数（−度に２バイト）は、バイト・カウント
によって決定される。１回の記憶動作によって、６４バ
イトまでのデータを転送することができる。ある記憶動
作内の任意のバイトの記憶アドレスは、６４バイト境界
ヒ交差してはならない。
そのコマンド／アドレスには、パス２５１上のデータ・
サイクルが続く。全てのデータは、６４バイト・バッフ
ァ２６０中に集められる。最後のデータがＢＣＩＪ１５
６から受信された後、アダプタ１５４は最初に２つのデ
ータ・バッファ２５９．２６０のための内部優先権チエ
ツク（図示しない）を実行し、次にプロセッサ・パス１
７０上の支配権（図示しない）を要求し、そこでアダプ
タ１５４は、最も高い要求優先権をもっことになる。
サイクルが続く。全てのデータは、６４バイト・バッフ
ァ２６０中に集められる。最後のデータがＢＣＩＪ１５
６から受信された後、アダプタ１５４は最初に２つのデ
ータ・バッファ２５９．２６０のための内部優先権チエ
ツク（図示しない）を実行し、次にプロセッサ・パス１
７０上の支配権（図示しない）を要求し、そこでアダプ
タ１５４は、最も高い要求優先権をもっことになる。
どちらの場合にも、バッファ２５９．２６０は、内部優
先権制御が最初にバッファ２５９に対してパス１７０を
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもっこヒになる。
先権制御が最初にバッファ２５９に対してパス１７０を
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもっこヒになる。
パスの支配権が許可されたとき、コマンド／バイト・カ
ウント、保護キー及び開始アドレスがキャッシュ・コン
トローラ１５３に転送される。
ウント、保護キー及び開始アドレスがキャッシュ・コン
トローラ１５３に転送される。
コマンド転送サイクルの後には、データ転送サイクルが
続く。
続く。
キャッシュ・コントローラ１５３は、保護キー・チエツ
クを実行する。キー違反は、パス１７０状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２によって検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１５４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１５６に送られることになる。
クを実行する。キー違反は、パス１７０状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２によって検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１５４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１５６に送られることになる。
ＢＣＵ１６８によって報告され得る２つの可能なアダプ
タ１５４状況がある。どちらのチエツク状況の場合にも
、記憶１８２に対するアクセスは抑止される。
タ１５４状況がある。どちらのチエツク状況の場合にも
、記憶１８２に対するアクセスは抑止される。
ＢＣ１Ｊ１５６から受け取った多生記憶アドレスは、そ
のアクセスが、ｌ０Ａ１８７に対するものか、または記
憶１６２のカスタマ領域１６５に対するものかを決定す
るために、ＡＣＢレジスタ中に保持されているアドレス
と比較される。Ｂ（，０１６６から各コマンドとともに
受け取った「カスタマ」ビットが、その主記憶アクセス
がＩＯＡ領域１８７とカスタマ領域１６５のどちらに意
図されているのかを決定し、不正なアクセスをチエツク
する。
のアクセスが、ｌ０Ａ１８７に対するものか、または記
憶１６２のカスタマ領域１６５に対するものかを決定す
るために、ＡＣＢレジスタ中に保持されているアドレス
と比較される。Ｂ（，０１６６から各コマンドとともに
受け取った「カスタマ」ビットが、その主記憶アクセス
がＩＯＡ領域１８７とカスタマ領域１６５のどちらに意
図されているのかを決定し、不正なアクセスをチエツク
する。
以下で説明するバッファ利用不能（ＢＮＡ）条件は、キ
ュー動作に対してのみ報告される。
ュー動作に対してのみ報告される。
読取動作＜Ｉ１０読取、メイルボックス読取）は、格納
動作と実質的に同一の動作でＢＣＵ１５６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣＵ １６６から受け取られると直ぐに、
アダプタ１５４内部優先権チエツクが実行され、プロセ
ッサ・パス１７０支配権が要求される。もしパス支配権
が許されると、コマンド／バイト・カウントと、保護キ
ーと、主記憶開始アドレスが読取サイクルを開始するた
めにキャッシュ・コン）・ローラ１５３に転送される。
動作と実質的に同一の動作でＢＣＵ１５６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣＵ １６６から受け取られると直ぐに、
アダプタ１５４内部優先権チエツクが実行され、プロセ
ッサ・パス１７０支配権が要求される。もしパス支配権
が許されると、コマンド／バイト・カウントと、保護キ
ーと、主記憶開始アドレスが読取サイクルを開始するた
めにキャッシュ・コン）・ローラ１５３に転送される。
アダプタ１５４は先ず、要求されたデータをそのバッフ
ァ２６９にロードし、次にパス２５０を介してのＢＣＵ
要求上により、それをＢＣＵ１５６にロードする。
ァ２６９にロードし、次にパス２５０を介してのＢＣＵ
要求上により、それをＢＣＵ１５６にロードする。
動作を記憶するための状況及び報告機構は、読取動作に
も適用される。
も適用される。
プロセッサ要素（ＰＥ）８５は、パス１７０を介するセ
ンス（読取）及び制御（書込）動作により、アダプタ１
６４中のほとんどのレジスタにアクセスするこヒができ
る。
ンス（読取）及び制御（書込）動作により、アダプタ１
６４中のほとんどのレジスタにアクセスするこヒができ
る。
センス動作の場合、コマンドは、アダプタ１５４に転送
され、レジスタ１２９にラッチされる。
され、レジスタ１２９にラッチされる。
次のサイクルで、センス・マルチプレクサ１２６がコマ
ンドに従い選択され、そのコマンドは、次のパス１７０
サイクルで有効な期待されるデータを取得するために、
Ｂ５Ｒ１１６中にロードされる。
ンドに従い選択され、そのコマンドは、次のパス１７０
サイクルで有効な期待されるデータを取得するために、
Ｂ５Ｒ１１６中にロードされる。
センスすべきレジスタ上の内部パリティ・エラーが検出
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況パ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況パ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
制御動作の場合、パス１７０コマンドの後データが絖き
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。
もしセンスまたはｌ！ＩＩＩｆｍ動作のためのコマンド
・サイクルにおいて、または制御動作のためのデータ・
サイクルにおいて、パリティ・エラーがパス１７０上で
検出されたなら、アダプタ１５４はクロックの停止を強
制する。
・サイクルにおいて、または制御動作のためのデータ・
サイクルにおいて、パリティ・エラーがパス１７０上で
検出されたなら、アダプタ１５４はクロックの停止を強
制する。
ベース・レジスタ１１０は、キュー及びメイルボックス
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。
キューは、ベース・アドレスで開始し、メイルボックス
領域は、ベース中キュー長さで開始する。
領域は、ベース中キュー長さで開始する。
ＲＰＮＴＲ及びＷＰＮＴＲレジスタ１１１及び１１２は
、それぞれ、ベース・アドレスから読取及び書込のため
にアクセスすべき次のキュー・エントリに対するオフセ
ットを与える。
、それぞれ、ベース・アドレスから読取及び書込のため
にアクセスすべき次のキュー・エントリに対するオフセ
ットを与える。
センスされた時、読取ポインタと書込ポインタは、アダ
プタ１５４中のセンス・マルチプレクサ１２６によって
ベース・アドレスと連結される。
プタ１５４中のセンス・マルチプレクサ１２６によって
ベース・アドレスと連結される。
それゆえ、センス動作によって返されるワードは、アク
セスすべき次のキュー・エントリの完全なアドレスであ
る。
セスすべき次のキュー・エントリの完全なアドレスであ
る。
Ｉ１０状況レジスタは、次に示すビット（及び、ここに
は説明しないその他のビット）を含む。
は説明しないその他のビット）を含む。
チエツク（ビット０〉−もしＣＨＳＲ＜０゜２４〉中に
何らかのチエツク状態があり、対応するＣ）ＩＥＲビッ
トが１なら、１にセットされる。
何らかのチエツク状態があり、対応するＣ）ＩＥＲビッ
トが１なら、１にセットされる。
チエツクは、ＡＴＴＮ−ＲＥＱを引き起こす。もしＭＯ
ＤＥ−ＲＥＱ＜ １ ＞＝ １なら、信号ＣＬＯＣＫ
５ＴＯＰ ＤＩＡＮＡが活動的になる。
ＤＥ−ＲＥＱ＜ １ ＞＝ １なら、信号ＣＬＯＣＫ
５ＴＯＰ ＤＩＡＮＡが活動的になる。
ＢＮＡ送信（ビット８）−バッファ利用不可能（ＢＮＡ
）ビットは、ＢＣＵ１５Ｂがインバウンド・メツセージ
をキューに格納しようと試み、キューが一杯、すなわち
ＲＰＮＴＲがＷＰＮＴＲ＋１６に等しいとき１にセット
される。このビットは、ＣＷレジスタ１２０のビットＳ
に１を書くことによってしかりセットすることはできな
い。
）ビットは、ＢＣＵ１５Ｂがインバウンド・メツセージ
をキューに格納しようと試み、キューが一杯、すなわち
ＲＰＮＴＲがＷＰＮＴＲ＋１６に等しいとき１にセット
される。このビットは、ＣＷレジスタ１２０のビットＳ
に１を書くことによってしかりセットすることはできな
い。
キュー空でない（ビット７）−このビットは、ＲＰＮＴ
ＲがＷＰＮＴＲに等しくないなら１にセットされる。こ
れは、プロセッサ８５に、新しいメツセージが受け取ら
れたことを通知するために使用される手段である。
ＲがＷＰＮＴＲに等しくないなら１にセットされる。こ
れは、プロセッサ８５に、新しいメツセージが受け取ら
れたことを通知するために使用される手段である。
ＢＣＵからプロセッサ装置への要求（ビット１０及び１
４）−これは、チャネル０及び１の「ＢＣＵからプロセ
ッサ装置への要求−線２５６ｃ上の信号を介してＢＣＵ
１５８によってセットされる。プロセッサ要素８５によ
るビット１０及び１４のリセットは、チャネル０及び１
の！２Ｓ８ｄ上に、ＢＣｌＪからプロセッサ装置への肯
定応答を発生させる。
４）−これは、チャネル０及び１の「ＢＣＵからプロセ
ッサ装置への要求−線２５６ｃ上の信号を介してＢＣＵ
１５８によってセットされる。プロセッサ要素８５によ
るビット１０及び１４のリセットは、チャネル０及び１
の！２Ｓ８ｄ上に、ＢＣｌＪからプロセッサ装置への肯
定応答を発生させる。
プロセッサ装置からＢＣＵへの要求（ビット１１）−チ
ャネルＯのＣＷレジスタ１２０のビットエ１と、チャネ
ル１のＣＷレジスタ１２０のビット１５をセットするこ
ヒによってプロセッサ要素８Ｓによって線２５６ａ上で
セットされる。また、線２５６ｂ上のプロセッサ装置か
らＢＣＵへの肯定応答信号によってリセットされる。
ャネルＯのＣＷレジスタ１２０のビットエ１と、チャネ
ル１のＣＷレジスタ１２０のビット１５をセットするこ
ヒによってプロセッサ要素８Ｓによって線２５６ａ上で
セットされる。また、線２５６ｂ上のプロセッサ装置か
らＢＣＵへの肯定応答信号によってリセットされる。
ＢＣＵ電力損失〈ビット１３）−二のビットは、ＢＣＬ
Ｉが電力を失い、または「ｗ、源投入リセット」が生じ
た時、ＢＣＵ１６６によってセットされる。それは、Ｃ
Ｗレジスタ１２０の「リセットＢＣＵ電力損失」ビット
に「１」が書かれ、ＢＣＩＪが最早電力損失状態にない
とき、０にリセットされる。
Ｉが電力を失い、または「ｗ、源投入リセット」が生じ
た時、ＢＣＵ１６６によってセットされる。それは、Ｃ
Ｗレジスタ１２０の「リセットＢＣＵ電力損失」ビット
に「１」が書かれ、ＢＣＩＪが最早電力損失状態にない
とき、０にリセットされる。
調停許容（ビット２９）−このビットは、アダプタ・モ
ード・レジスタのビット３が活動的でないなら、チャネ
ル・パス信号「調停許容」を活動化させる。
ード・レジスタのビット３が活動的でないなら、チャネ
ル・パス信号「調停許容」を活動化させる。
ＢＣＵＩＳ６から受け取ったコマンド／アドレス信号の
一部であるカスタマ・アクセス・ビットは、その記憶ア
クセスかＩＯＡまたはカスタマ領域のどちらにあるのか
を決定する。もしカスタマ・アクセス・ビットがＯ゛で
あるなら、その記憶アクセスのページ・アドレスは、Ｉ
ＯＡ領域１８７内になくてはならない。これらのアクセ
スにはキー・チエツクは行なわれず、従って、アダプタ
・ハードウェアは、そのキーをゼロに強制する（すべて
のキー・エントリと一致する）。
一部であるカスタマ・アクセス・ビットは、その記憶ア
クセスかＩＯＡまたはカスタマ領域のどちらにあるのか
を決定する。もしカスタマ・アクセス・ビットがＯ゛で
あるなら、その記憶アクセスのページ・アドレスは、Ｉ
ＯＡ領域１８７内になくてはならない。これらのアクセ
スにはキー・チエツクは行なわれず、従って、アダプタ
・ハードウェアは、そのキーをゼロに強制する（すべて
のキー・エントリと一致する）。
もしもしカスタマ・アクセス・ビットが １°であるな
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶１１ｉ１１６５内になくてはならない。そうでない
なら、そのアクセスに対してＡＣＢチエツク条件が立ち
上げられる。
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶１１ｉ１１６５内になくてはならない。そうでない
なら、そのアクセスに対してＡＣＢチエツク条件が立ち
上げられる。
プロセッサ要素８Ｓは、アダプタ１５４レジスタを読取
（センス）しまたは書き込む（制ＷＪ）ためにメツセー
ジ・コマンドを使用する。
（センス）しまたは書き込む（制ＷＪ）ためにメツセー
ジ・コマンドを使用する。
これらのコマンドのフォーマットは次のとおりである。
ビットＯ−０−７Ｃ”コマンド・タイプ８−１１ Ｓ
ＲＣ瓢！ｊ！求元バス・ユニット・アドレス １２−１６ ＤＳＴＳ受雪バス・ユニット・アドレス １Ｂ−２３ＭＳＧ＝コマンド・サイク ルで伝送すべきデータ ２４−２７ ＲＥＧＩ冨制御のレジスタ番号 ２８−３１ ＲＥＧ２−センスのレジスタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ“８゛である。
ＲＣ瓢！ｊ！求元バス・ユニット・アドレス １２−１６ ＤＳＴＳ受雪バス・ユニット・アドレス １Ｂ−２３ＭＳＧ＝コマンド・サイク ルで伝送すべきデータ ２４−２７ ＲＥＧＩ冨制御のレジスタ番号 ２８−３１ ＲＥＧ２−センスのレジスタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ“８゛である。
アダプタ１５４はＳＲＣ及びＭＳＧフィールドをデコー
ドしない。ヒいうのは、そこにはコマンド実行のための
情報が含まれていないからである。
ドしない。ヒいうのは、そこにはコマンド実行のための
情報が含まれていないからである。
＃Ｊ ＩＩ及ヒセンス動作ノ閏、ＲＥＧＩ及びＲＥＧ２
ビットはそれぞれ、読み書きすべきアダプタ１５４中の
レジスタを決定する。
ビットはそれぞれ、読み書きすべきアダプタ１５４中の
レジスタを決定する。
Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
バス（第１６図） Ｉ１０アダプタ・チャネルＯ及びチャネル１パスは、Ｉ
１０アダプタ１５４からパス制御ユニット１５６への高
速相互接続であるゆ チャネル０は、次のものを有する。
バス（第１６図） Ｉ１０アダプタ・チャネルＯ及びチャネル１パスは、Ｉ
１０アダプタ１５４からパス制御ユニット１５６への高
速相互接続であるゆ チャネル０は、次のものを有する。
アドレス／データ・パス２５０（ビット０−１６、
ＰＯ，Ｐｉ） コマンド／状況パス２４９（ピッ）Ｏ−３゜Ｐ） タグ・アップ（ＢＣＵがらバッファへ）線２６ａ タグ・ダウン（バッファからＢＣＵへ）４１２６ｂ プロセッサ装置からＥＣＵへの要＊１ｉ２６６ａＢＣＩ
Ｊからプロセッサ装置への肯定応答！１２６ｂ チャネル１は、アドレス／データ・パス２５１と、コマ
ンド／状況パス２５２と、タグ・アップ及びタグ・ダウ
ン１ｇ ２６２ ｅ及び２６２ｄを有する。
ＰＯ，Ｐｉ） コマンド／状況パス２４９（ピッ）Ｏ−３゜Ｐ） タグ・アップ（ＢＣＵがらバッファへ）線２６ａ タグ・ダウン（バッファからＢＣＵへ）４１２６ｂ プロセッサ装置からＥＣＵへの要＊１ｉ２６６ａＢＣＩ
Ｊからプロセッサ装置への肯定応答！１２６ｂ チャネル１は、アドレス／データ・パス２５１と、コマ
ンド／状況パス２５２と、タグ・アップ及びタグ・ダウ
ン１ｇ ２６２ ｅ及び２６２ｄを有する。
チャネル０は、Ｓ／３７０記憶１６２（及びプロセッサ
要素８５〉がらＢＣＵ１５６へのデータ転送に使用され
、チャネル１は、ＢＣＵ１５８から記憶ｌ５２（及びプ
ロセッサ要素８５〉へのデータ転送に使用される。
要素８５〉がらＢＣＵ１５６へのデータ転送に使用され
、チャネル１は、ＢＣＵ１５８から記憶ｌ５２（及びプ
ロセッサ要素８５〉へのデータ転送に使用される。
チャネＪＬ／ −ハｘ ２４９．２６０，２５１及び２
５２は、実質的には６４バイトまでのデータをめいめい
が記憶することができる制御論理をもつ一対のデータ・
バッファであるＩ１０アダプタ１５４に由来する。これ
らのバスは、ＢＣ１Ｊ１５６で終端する。Ｉ１０アダプ
タ１５４は、ｌワード・フォーマット（３２ビツト）を
もつ内部プロセッサ・バス１７０と、半ワード（１６ビ
ツト〉フォーマットをもつより低速のバス２４９乃至２
５２との間の速度一致手段として働く。
５２は、実質的には６４バイトまでのデータをめいめい
が記憶することができる制御論理をもつ一対のデータ・
バッファであるＩ１０アダプタ１５４に由来する。これ
らのバスは、ＢＣ１Ｊ１５６で終端する。Ｉ１０アダプ
タ１５４は、ｌワード・フォーマット（３２ビツト）を
もつ内部プロセッサ・バス１７０と、半ワード（１６ビ
ツト〉フォーマットをもつより低速のバス２４９乃至２
５２との間の速度一致手段として働く。
各チャネルは、２バイト輻（半ワード）データ・バス＜
２６０，２６１）と、半バイト幅（４ビツト）コマンド
／状況パス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、要求／応答、及び特
殊信号を介して動作を制御するための手段を与える。
２６０，２６１）と、半バイト幅（４ビツト）コマンド
／状況パス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、要求／応答、及び特
殊信号を介して動作を制御するための手段を与える。
各チャネル上のデータ転送は、（２バイト・バスを介し
て４バイトを転送するために）常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣＵ１５８を含むＩ１０サブシステ
ムの間の転送である。ＢＣＵ１５６はマスターであって
、すなわち、プロセッサ要素８Ｓが一旦転送の必要性を
知らせると、いかなる転送であれそれを開始させる。
て４バイトを転送するために）常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣＵ１５８を含むＩ１０サブシステ
ムの間の転送である。ＢＣＵ１５６はマスターであって
、すなわち、プロセッサ要素８Ｓが一旦転送の必要性を
知らせると、いかなる転送であれそれを開始させる。
コマンド／状況バス（２４９，２６２）は、選択サイク
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの量を決定するために使用される。アドレス／
データ・バス＜２１５０゜２Ｓ１）は、選択サイクルの
間に主記憶アドレスを転送し、実際の転送サイクルの間
にデータを引き渡す働きをする。アドレス／データ・パ
スはまた、「メイルボックス」及び「メツセージ・キュ
ー」として知られる記憶１６２中の特定領ｗ＆１８８．
１８９を指示するためにも使用される。これらの領域は
、プロセッサ要素８５をして、ＢＣＵｌ ５６とある情
報を交換することを可能ならしめる。
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの量を決定するために使用される。アドレス／
データ・バス＜２１５０゜２Ｓ１）は、選択サイクルの
間に主記憶アドレスを転送し、実際の転送サイクルの間
にデータを引き渡す働きをする。アドレス／データ・パ
スはまた、「メイルボックス」及び「メツセージ・キュ
ー」として知られる記憶１６２中の特定領ｗ＆１８８．
１８９を指示するためにも使用される。これらの領域は
、プロセッサ要素８５をして、ＢＣＵｌ ５６とある情
報を交換することを可能ならしめる。
フェッチ動作（記憶１６２からの）の間に、その状況は
、コマンド／状況パス２４９上で、バス２５０上の２バ
イトのデータとともに転送される。この状況は、なんら
かのアドレス・チエツク、キー・チエツクなとであり、
あるいは動作の成功を示すためにゼロである。
、コマンド／状況パス２４９上で、バス２５０上の２バ
イトのデータとともに転送される。この状況は、なんら
かのアドレス・チエツク、キー・チエツクなとであり、
あるいは動作の成功を示すためにゼロである。
もし記憶動作（記憶１６２への）が実行されるなら、全
てのデータが主記憶１６２に渡された後、状況サイクル
が続く。
てのデータが主記憶１６２に渡された後、状況サイクル
が続く。
第１４Ａ及び第１４Ｂ図は、フェッチ及び記憶のそれぞ
れのサブサイクル１及びサブサイクル２の間のバス部分
の論理的用途を示す。ここで、ａａａ、 、 、
データ・フィールド中の第１の（８：側の）バイトの
アドレス Ａ： １＝アドレス・チエツクＢ；１＝バッフ
ァが回層でない Ｃ： カスタマ記憶（１６６）アクセスの場合１
で、マイクロコードｖＡ域アクセス（ＩＯＡ １８７
）の場合０ ｄｄｄ、、、 記憶との間の４バイト・データｅ
ｒｒ、 、、 バイト単位でのフィールド長マイ
ナス１（１０進０． ８３） ｋｋｋｋ ＆！憶キー（１０進０． １６）に
１＝キーチエツク ｏｏｏｏｏ： ３２バイト・メールボックス領域
内のオフセット ｐｐ 優先度（０，３，３が最高）考慮せず ／／／； バスが浮動（未定義） イン インバウンド（ＢＣｔｌからバッファへ〉 アウト アウトバウンド（バッファからＢＣＵへ） データ転送動作のために次のタグ線が使用される。
れのサブサイクル１及びサブサイクル２の間のバス部分
の論理的用途を示す。ここで、ａａａ、 、 、
データ・フィールド中の第１の（８：側の）バイトの
アドレス Ａ： １＝アドレス・チエツクＢ；１＝バッフ
ァが回層でない Ｃ： カスタマ記憶（１６６）アクセスの場合１
で、マイクロコードｖＡ域アクセス（ＩＯＡ １８７
）の場合０ ｄｄｄ、、、 記憶との間の４バイト・データｅ
ｒｒ、 、、 バイト単位でのフィールド長マイ
ナス１（１０進０． ８３） ｋｋｋｋ ＆！憶キー（１０進０． １６）に
１＝キーチエツク ｏｏｏｏｏ： ３２バイト・メールボックス領域
内のオフセット ｐｐ 優先度（０，３，３が最高）考慮せず ／／／； バスが浮動（未定義） イン インバウンド（ＢＣｔｌからバッファへ〉 アウト アウトバウンド（バッファからＢＣＵへ） データ転送動作のために次のタグ線が使用される。
（１）バス・アダプタ１５４からＢＣＵ １６６への、
プロセッサ装置がらＢＣＵへの要求線２５６ａは、プロ
セッサ要素８５によってＩ１０１００必要性を示すため
に使用される。−旦セットされると、その信号は、ＢＣ
Ｕ１５８によってリセットされるまでアクティブのまま
である。
プロセッサ装置がらＢＣＵへの要求線２５６ａは、プロ
セッサ要素８５によってＩ１０１００必要性を示すため
に使用される。−旦セットされると、その信号は、ＢＣ
Ｕ１５８によってリセットされるまでアクティブのまま
である。
（２）ＢＣＵ１５６からアダプタ１６４へのタグ・アッ
プＩＫ ２６２ ａは、アダプタ１５４からアウトバウ
ンド・データを要求し、または入力データがバス上で可
屈であることを示すために使用される。タグ・アップ１
ｌｉＬ２６２ｃも同様に機能する。
プＩＫ ２６２ ａは、アダプタ１５４からアウトバウ
ンド・データを要求し、または入力データがバス上で可
屈であることを示すために使用される。タグ・アップ１
ｌｉＬ２６２ｃも同様に機能する。
（３）バス・アダプタ１５４がらＢＣＵ １５６への、
ダウン線２６２ｂは、もし存在するならは、ＢＣＵ１５
８へのデータの一時的な欠乏を示すために使用される。
ダウン線２６２ｂは、もし存在するならは、ＢＣＵ１５
８へのデータの一時的な欠乏を示すために使用される。
タグ・ダウンの下降端は、すると、そのバス上のアウト
バウンド・データの可用性を示すために使用される。タ
グ・ダウン線２６２ｄも同様に機能する。
バウンド・データの可用性を示すために使用される。タ
グ・ダウン線２６２ｄも同様に機能する。
（４）ＢＣＵ１６６からアダプタ１５４への、ＢＣＵか
らプロセッサ装置肯定応答！！２５６ ｂは、プロセッ
サ装置からＢＣＵへの要求信号をリセットするために使
用される。このリセットは、Ｉ１０メイルボックス動作
が完了されたときに実行される。
らプロセッサ装置肯定応答！！２５６ ｂは、プロセッ
サ装置からＢＣＵへの要求信号をリセットするために使
用される。このリセットは、Ｉ１０メイルボックス動作
が完了されたときに実行される。
プロセッサ要素８５が開始Ｉ１０命令（ＳＩＯ）を命令
ストリーム中で検出した時、プロセッサ要素８５は、Ｉ
１０サブシステム、すなわちＢＣＵ１６８に、「プロセ
ッサ装置からＢＣＵへの要求」線２５６ａ＠活動化させ
ることによって、Ｉ１０１００必要性を警告する。この
タグは、ＢＣ１Ｊ１５６をして、この動作がフェッチま
たは記憶のどちらであるのか、何バイトが転送されるの
か、などを見出すために記憶１６２内の「メイルボック
ス」１８日を調べさせる。メイルボックスは実際には、
関連Ｉ１０１００チャネル５ＩＯ１ＣＵＡ、ＣＡＷ及び
コマンド・ワード（ｃＣＷ）を含む。
ストリーム中で検出した時、プロセッサ要素８５は、Ｉ
１０サブシステム、すなわちＢＣＵ１６８に、「プロセ
ッサ装置からＢＣＵへの要求」線２５６ａ＠活動化させ
ることによって、Ｉ１０１００必要性を警告する。この
タグは、ＢＣ１Ｊ１５６をして、この動作がフェッチま
たは記憶のどちらであるのか、何バイトが転送されるの
か、などを見出すために記憶１６２内の「メイルボック
ス」１８日を調べさせる。メイルボックスは実際には、
関連Ｉ１０１００チャネル５ＩＯ１ＣＵＡ、ＣＡＷ及び
コマンド・ワード（ｃＣＷ）を含む。
記憶動作は、一般的には、ＢＣｔｌ１６Ｂがプロセッサ
要素８５にデータを送るような動作である。このデータ
は、選択サイクルで送られるコマンド、キーまたはアド
レスであるか、主記憶１６２中に記憶すべき実Ｉ１０デ
ータである。どちらの場合も、事象のシーケンスは同一
である。
要素８５にデータを送るような動作である。このデータ
は、選択サイクルで送られるコマンド、キーまたはアド
レスであるか、主記憶１６２中に記憶すべき実Ｉ１０デ
ータである。どちらの場合も、事象のシーケンスは同一
である。
第１５Ａないし１００図は、データ及び状況情報が、ア
ダプタ１５４及びＢＣＵ１６Ｂ中の３２ビツト・バッフ
ァ／レジスタにゲート・インされ、またはゲート・アウ
トされる様子、及びその情報の高位（左側）及び低位（
右側）ビットがアダプタ１６４の１８ビツト・チャネル
に配置される様子を図式的に示すものである。
ダプタ１５４及びＢＣＵ１６Ｂ中の３２ビツト・バッフ
ァ／レジスタにゲート・インされ、またはゲート・アウ
トされる様子、及びその情報の高位（左側）及び低位（
右側）ビットがアダプタ１６４の１８ビツト・チャネル
に配置される様子を図式的に示すものである。
第２５及び２６図は、ＢＣＵ１６６及びアダプタ１５４
の間のデータ転送のための特定の信号セットを示す。
の間のデータ転送のための特定の信号セットを示す。
記憶動作（第１６Ａ図）の間のＢＣＵクロック・サイク
ルの開始により、ＢＣＵ１５６は、第１のサイクルのた
めのデータをバス２５１上に配置する。もしこれが主記
憶データ動作のための選択サイクルなら、コマンド、バ
イト・カウント、アクセス・キー、及び主記憶アドレス
の第１バイトがそれぞれ、コマンド／状況バス２５２及
びアドレス／データ・バス２５１上にそれぞれ配置され
る。もしこれが、メイルボックス・ルックアップのため
の選択サイクルであるなら、コマンドが、固定位置にあ
るメイルボックスを示すため、主記憶アドレスは配置さ
れない。その第１のサブサイクルは、２サブサイクル期
間に亙ってバス上で有効状態に維持される。
ルの開始により、ＢＣＵ１５６は、第１のサイクルのた
めのデータをバス２５１上に配置する。もしこれが主記
憶データ動作のための選択サイクルなら、コマンド、バ
イト・カウント、アクセス・キー、及び主記憶アドレス
の第１バイトがそれぞれ、コマンド／状況バス２５２及
びアドレス／データ・バス２５１上にそれぞれ配置され
る。もしこれが、メイルボックス・ルックアップのため
の選択サイクルであるなら、コマンドが、固定位置にあ
るメイルボックスを示すため、主記憶アドレスは配置さ
れない。その第１のサブサイクルは、２サブサイクル期
間に亙ってバス上で有効状態に維持される。
選択サイクルの間にパス２５１上にデータを配置したＩ
ＢＣＵクロック・サイクルの後、ＢＣＵ１５６が「タ
グ・アップ」信号線を立ち上げる。
ＢＣＵクロック・サイクルの後、ＢＣＵ１５６が「タ
グ・アップ」信号線を立ち上げる。
タグ・アップ線２６２ａは、アダプタ１５４をして、そ
の最初の２バイトをレジスタ１１３の左部分に記憶させ
る。次のクロック・サイクルの開始により、ＢＣＵ１６
６は、レジスタ１１３のあと半分にデータを格納するた
めに、アドレス／データ・パス２５１上に次のサブサイ
クルのためのデータ（第２の２バイト）を配置する。こ
のデータは、主記憶アドレスの残りの部分であるかまた
は、（もしメイルボックス・ルックアップ選択サイクル
に属するなら）オフセットであるか、である。ＢＣｌＪ
１５６は、３ＢＣ１Ｊクロツク・サイクルの間第２の
２バイトを保持し、「タグ・アップ」信号を下降させる
。
の最初の２バイトをレジスタ１１３の左部分に記憶させ
る。次のクロック・サイクルの開始により、ＢＣＵ１６
６は、レジスタ１１３のあと半分にデータを格納するた
めに、アドレス／データ・パス２５１上に次のサブサイ
クルのためのデータ（第２の２バイト）を配置する。こ
のデータは、主記憶アドレスの残りの部分であるかまた
は、（もしメイルボックス・ルックアップ選択サイクル
に属するなら）オフセットであるか、である。ＢＣｌＪ
１５６は、３ＢＣ１Ｊクロツク・サイクルの間第２の
２バイトを保持し、「タグ・アップ」信号を下降させる
。
フェッチ動作は、一般的には、ＢＣＵ１６６が、主記憶
データ空間１６２、主記憶１６２中のマイクロコード領
域、またはメイルボックスあるいはメツセージ・キュー
からデータを求めるような動作である。いかなる場合に
も、アダプタ１５４の論理に、実行しなくてはならない
動作を命令するためには、選択サイクルがそのようなフ
ェッチ・サイクルに先行しなくてはならない。選択へサ
イクルは、コマンド／状況パス２４９上のコマンドが「
フェッチ」コマンドであることを除いては、パス２５２
を使用する記憶記憶動作と同様の様式でパス２４９上に
コマンド／キー／アドレスを配置することによって実行
される。
データ空間１６２、主記憶１６２中のマイクロコード領
域、またはメイルボックスあるいはメツセージ・キュー
からデータを求めるような動作である。いかなる場合に
も、アダプタ１５４の論理に、実行しなくてはならない
動作を命令するためには、選択サイクルがそのようなフ
ェッチ・サイクルに先行しなくてはならない。選択へサ
イクルは、コマンド／状況パス２４９上のコマンドが「
フェッチ」コマンドであることを除いては、パス２５２
を使用する記憶記憶動作と同様の様式でパス２４９上に
コマンド／キー／アドレスを配置することによって実行
される。
（選択サイクルの完了後）次のサイクルの開始により、
ＢＣＵ１６６が「タグ・アップ」信号を立ち上げ、それ
を３ＢＣＵクロツク・サイクル維持する（第１６Ｂ図）
。タグ・アップは、バッファからデータを要求する。す
ると、もしそのバッファがデータを渡すことができるの
なら、データはｌサイクル後に回層となる。その動作は
、半同期的であるので、ＢＣＵ１６Ｂは、データの最初
の２バイトが２サイクルの間有効に維持され、次に１サ
イクル切り換え時間があって、その後２バイトのデータ
をＢＣＵ１６８へとゲートすることができる。
ＢＣＵ１６６が「タグ・アップ」信号を立ち上げ、それ
を３ＢＣＵクロツク・サイクル維持する（第１６Ｂ図）
。タグ・アップは、バッファからデータを要求する。す
ると、もしそのバッファがデータを渡すことができるの
なら、データはｌサイクル後に回層となる。その動作は
、半同期的であるので、ＢＣＵ１６Ｂは、データの最初
の２バイトが２サイクルの間有効に維持され、次に１サ
イクル切り換え時間があって、その後２バイトのデータ
をＢＣＵ１６８へとゲートすることができる。
しかし、アダプタ１６４が、「タグ・アップ」立上りの
瞬間回層なデータをもっていないような状況が存在する
。これは、典型的には、「初期」データ・フェッチにお
いて生じ、そのとき、フェッチ要求がキャッシュ・コン
トローラ１５３及び記憶コントローラ１６５を介して処
理され、アダプタ１５４に戻されるまでいくらか時間が
かかるような新しいアドレスからデータがフェッチされ
る。主記憶１６２における再試行も同様の一時的な遅延
を引き起こすことがある。
瞬間回層なデータをもっていないような状況が存在する
。これは、典型的には、「初期」データ・フェッチにお
いて生じ、そのとき、フェッチ要求がキャッシュ・コン
トローラ１５３及び記憶コントローラ１６５を介して処
理され、アダプタ１５４に戻されるまでいくらか時間が
かかるような新しいアドレスからデータがフェッチされ
る。主記憶１６２における再試行も同様の一時的な遅延
を引き起こすことがある。
アダプタ１５４がデータを引き渡すことができないとき
（第１６ＣＩ！ＩＩＩＩ）、アダプタ１５４は、「タグ
・アップ」が検出されると直ぐに「タグ・ダウン」線を
立ち上げる。ＢＣＵ１５６は、′「タグ・アップ」を立
ち上げた後５サイクル以内に「タグ・ダウン」線をサン
プルしなくてはならない。
（第１６ＣＩ！ＩＩＩＩ）、アダプタ１５４は、「タグ
・アップ」が検出されると直ぐに「タグ・ダウン」線を
立ち上げる。ＢＣＵ１５６は、′「タグ・アップ」を立
ち上げた後５サイクル以内に「タグ・ダウン」線をサン
プルしなくてはならない。
アダプタ１５４は、第１のデータ・ワード（４バイト〉
が回層ヒなるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをパス２６０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣｔＪの論理２５３をトリガ
する。
が回層ヒなるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをパス２６０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣｔＪの論理２５３をトリガ
する。
ＢＣＵ１６６は、「タグ・ダウン」の下降に統く２サイ
クルの間その第１のバイトが有効であり、そのあと第２
の２バイトが回層であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−度に２バ
イトずつ、６０バイトまでのバイトがそれに続くことが
できる。
クルの間その第１のバイトが有効であり、そのあと第２
の２バイトが回層であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−度に２バ
イトずつ、６０バイトまでのバイトがそれに続くことが
できる。
選択サイクルで指令された全てのメイルボックス・デー
タが受け取られた時、ＢＣＵ１５８は、その動作を開始
させた線２５６ａ上の、プロセ・νす装置からＢＣＵへ
の要求をリセットするために、アダプタ１５４に対して
線２５６ｂ上の「ＢＣＵからプロセッサ装置への肯定応
答」信号を立ち上げる。
タが受け取られた時、ＢＣＵ１５８は、その動作を開始
させた線２５６ａ上の、プロセ・νす装置からＢＣＵへ
の要求をリセットするために、アダプタ１５４に対して
線２５６ｂ上の「ＢＣＵからプロセッサ装置への肯定応
答」信号を立ち上げる。
プロセッサ要素８５とＢＣＵ１６６の間の大抵のデ畔タ
ー転送は、アダプタ１６４中のベース・レジスタ１１０
に記憶されたベース・アドレスヒキュー長を使用して、
予定の記憶位置１８８．１８９を通じて行なわれる。イ
ンバウンド・メツセージ・キュー１８９は、ＢＣＵ１６
６１．：よッテ送られた全てのメツセージを時系列順に
記憶する。
ー転送は、アダプタ１６４中のベース・レジスタ１１０
に記憶されたベース・アドレスヒキュー長を使用して、
予定の記憶位置１８８．１８９を通じて行なわれる。イ
ンバウンド・メツセージ・キュー１８９は、ＢＣＵ１６
６１．：よッテ送られた全てのメツセージを時系列順に
記憶する。
Ｅ １２Ｃ，パス制御ユニット１５８−一般的な説明（
第１６及び第１７図） パス制御ユニット（ＢＣＵ）１６Ｂは、Ｓ／３７０プロ
セツサ８５及び、Ｓ／３７０ Ｉ１０命令を実行する
ために利用される関連Ｓ／８８プロセツサ６２との間の
主要な結合ハードウェアである。
第１６及び第１７図） パス制御ユニット（ＢＣＵ）１６Ｂは、Ｓ／３７０プロ
セツサ８５及び、Ｓ／３７０ Ｉ１０命令を実行する
ために利用される関連Ｓ／８８プロセツサ６２との間の
主要な結合ハードウェアである。
ＢＣｔＪ１６Ｂは、プロセッサ６２に対して割り込みを
与え、プロセッサ６２をその関連ハードウェアから非同
期的に切り放し、プロセッサ６２をＢＣＵ１６Ｂに対し
て結合することを、Ｓ／８８オペレーテイング・システ
ムに対して透過的に実行するために、Ｓ／８８プロセツ
サ６２上で走っているアプリケージ３ン・プログラム（
ＥＸＥＣ３７０）及びマイクロコード（ＥＴ Ｉ Ｏ）
と対話する手段を有している。その通過的割り込み及び
切り放し機構は、所望のＳ／３７０ Ｉ１０動作を実行
するべくＳ／８８プロセツサ６２によって使用可能な形
式にコマンド及びデータを変換するために、Ｓ／３７０
１／○コマンド及びデータをＳ／３７０プロセツサ８
５からＳ／８８プロセツサ６２へ効率的に転送するため
にＳ／３７０及びＳ／８８プロセツサのＷＬ接転送を可
能ならしめるために利用される。
与え、プロセッサ６２をその関連ハードウェアから非同
期的に切り放し、プロセッサ６２をＢＣＵ１６Ｂに対し
て結合することを、Ｓ／８８オペレーテイング・システ
ムに対して透過的に実行するために、Ｓ／８８プロセツ
サ６２上で走っているアプリケージ３ン・プログラム（
ＥＸＥＣ３７０）及びマイクロコード（ＥＴ Ｉ Ｏ）
と対話する手段を有している。その通過的割り込み及び
切り放し機構は、所望のＳ／３７０ Ｉ１０動作を実行
するべくＳ／８８プロセツサ６２によって使用可能な形
式にコマンド及びデータを変換するために、Ｓ／３７０
１／○コマンド及びデータをＳ／３７０プロセツサ８
５からＳ／８８プロセツサ６２へ効率的に転送するため
にＳ／３７０及びＳ／８８プロセツサのＷＬ接転送を可
能ならしめるために利用される。
ＥＸＥＣ３７０及びＥＴＩＯはともに、マイクロコード
またはアプリケーション・プログラム的どちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。
またはアプリケーション・プログラム的どちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。
ＢＣＵ１５６（第１Ｓ図）は、パス制御ユニット・イン
ターフェース論理及びレジスタ２０５と、直接メモリ・
アクセス・コントローラ（ＤＭＡＣ）２０９と、ローカ
ル記憶２１０を含む。
ターフェース論理及びレジスタ２０５と、直接メモリ・
アクセス・コントローラ（ＤＭＡＣ）２０９と、ローカ
ル記憶２１０を含む。
ローカル・アドレス及びデータ・バス２４７．２２３は
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アドレス、データ・バス
１８１ａ、１６１ｄに結合し、インターフェース論理２
０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を介
してアドレス・バス２４７に結合され、ドライバ／レシ
ーバ２３４を介してデータ・データ・バス２２３に結合
されている。
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アドレス、データ・バス
１８１ａ、１６１ｄに結合し、インターフェース論理２
０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を介
してアドレス・バス２４７に結合され、ドライバ／レシ
ーバ２３４を介してデータ・データ・バス２２３に結合
されている。
ＤＭＡＣ２０９は、好適な実施例では、以下で説明され
ている８８４５０ＤＭＡコントローラである。
ている８８４５０ＤＭＡコントローラである。
ＤＭＡＣ２０９は、それぞれが特定の機能に専用である
、要求及び肯定応答経路によって、インターフェース論
理’２０５（第１７図）に結合された４つのチャネル０
乃至３をもつ。チャネルＯは、Ｓ／３７０記憶１６２中
のメイルボックス領域１８８（第２８図）からローカル
記憶２１０へＳ／３７０ １１０コマンドを転送する（
メイルボックス読取）。チャネル１は、記憶１６２から
記憶２１０へＳ／３７０データを転送する（Ｓ／３７０
Ｉ１０書込）。チャネル２は、記憶２１０から記憶
１６２ヘデータを転送する（Ｓ／３７０１１０読取）。
、要求及び肯定応答経路によって、インターフェース論
理’２０５（第１７図）に結合された４つのチャネル０
乃至３をもつ。チャネルＯは、Ｓ／３７０記憶１６２中
のメイルボックス領域１８８（第２８図）からローカル
記憶２１０へＳ／３７０ １１０コマンドを転送する（
メイルボックス読取）。チャネル１は、記憶１６２から
記憶２１０へＳ／３７０データを転送する（Ｓ／３７０
Ｉ１０書込）。チャネル２は、記憶２１０から記憶
１６２ヘデータを転送する（Ｓ／３７０１１０読取）。
チャネル３は、記憶２１０から記憶１６２中のメツセー
ジ・キュー領域１８９（第２８ｒ：Ａ）に高優先度５７
８８メツセージを転送する（Ｑメツセージ書込み）。
ジ・キュー領域１８９（第２８ｒ：Ａ）に高優先度５７
８８メツセージを転送する（Ｑメツセージ書込み）。
パス・アダプタ１５４は、２つのチャネルＯ及び１をも
つ。アダプタ・チャネルＯは、ＤＭＡＣチャネル０．１
のメイルボックス読取及びＳ／３７０ １１０書込（す
なわち、Ｓ／３７０からＢｃｕｉｓｅへのデータの流れ
）を扱う。アダプタ”−Ｆ−ヤネル１４ｔ、ＤＭＡＣ２
，３のＳ／３７゜Ｉ１０読取及びＱメツセージ書込機能
（すなわち、ＢＣＵ１６６からＳ／３７０へのデータの
流れ）を扱う。
つ。アダプタ・チャネルＯは、ＤＭＡＣチャネル０．１
のメイルボックス読取及びＳ／３７０ １１０書込（す
なわち、Ｓ／３７０からＢｃｕｉｓｅへのデータの流れ
）を扱う。アダプタ”−Ｆ−ヤネル１４ｔ、ＤＭＡＣ２
，３のＳ／３７゜Ｉ１０読取及びＱメツセージ書込機能
（すなわち、ＢＣＵ１６６からＳ／３７０へのデータの
流れ）を扱う。
Ｅ１２Ｄ、直接メモリ・アクセス・コントローラ０９
ＤＭＡＣ２０９は、好適には、モトローラ社が発行して
いるＭ８８０００Ｆ認識ｉｌｙ Ｒｅｆｅｒｅｎｃｅ
Ｍａｎｕａｌ、 ＦＲ８８に／Ｄ、 １９８８に記載さ
れているタイプ＜ＭＣ８８４５０）である。ＤＭＡＣ２
０９は、プロセッサからの最小の介入で、データのブロ
ックを迅速且つ効率的な方法で移動することによって、
（この実施例のＭ６８０２０プロセッサなどの）モトロ
ーラＭ６８０００ファミリ・マイクロプロセッサの性能
及びアーチテクキャ的な能力を補うように設計されてい
る。ＤＭＡＣ２０９は、メモリからメモリ、メモリから
装置、装置からメモリのデータ転送を実行する。
いるＭ８８０００Ｆ認識ｉｌｙ Ｒｅｆｅｒｅｎｃｅ
Ｍａｎｕａｌ、 ＦＲ８８に／Ｄ、 １９８８に記載さ
れているタイプ＜ＭＣ８８４５０）である。ＤＭＡＣ２
０９は、プロセッサからの最小の介入で、データのブロ
ックを迅速且つ効率的な方法で移動することによって、
（この実施例のＭ６８０２０プロセッサなどの）モトロ
ーラＭ６８０００ファミリ・マイクロプロセッサの性能
及びアーチテクキャ的な能力を補うように設計されてい
る。ＤＭＡＣ２０９は、メモリからメモリ、メモリから
装置、装置からメモリのデータ転送を実行する。
このＤＭＡＣは、プログラム可能な優先順位をもつ独立
な４つのＤＭＡチャネルをもち、２４ビツト・アドレス
と１８ビツト・データ・パスをもつ非同期Ｍ８８０００
パス構造を使用する。それは、明示的にも暗示的にもア
ドレスすることができる。
な４つのＤＭＡチャネルをもち、２４ビツト・アドレス
と１８ビツト・データ・パスをもつ非同期Ｍ８８０００
パス構造を使用する。それは、明示的にも暗示的にもア
ドレスすることができる。
参照番号２０９なとのＤＭＡＣの主要な目的は、ソフト
ウェア制御下にあるマイクロプロセッサが扱うよりも通
常はるかに高速でデータを転送することにある。ｌ［Ｉ
！メモリ・アクセス（ＤＭＡ）という用語は、マイクロ
プロセッサが行うのと同様にしてシステム中のメモリに
周辺装置がアクセスする能力のことである。この実施例
におけるそのメモリとは、ローカル記憶２１０のことで
ある。ＤＭＡ動作は、システム・プロセッサが実行する
必要がある別の動作と並行的に行うことができ、以て全
体のシステム性能を著しく高めるのである。
ウェア制御下にあるマイクロプロセッサが扱うよりも通
常はるかに高速でデータを転送することにある。ｌ［Ｉ
！メモリ・アクセス（ＤＭＡ）という用語は、マイクロ
プロセッサが行うのと同様にしてシステム中のメモリに
周辺装置がアクセスする能力のことである。この実施例
におけるそのメモリとは、ローカル記憶２１０のことで
ある。ＤＭＡ動作は、システム・プロセッサが実行する
必要がある別の動作と並行的に行うことができ、以て全
体のシステム性能を著しく高めるのである。
ＤＭＡＣ２０９は、データのブロックを、ローカル・パ
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるバイト、ワード
または長ワード・オペランドの列からなり、転送カウン
トによって決定されるブロック長をもつ。単一チャネル
動作には、記憶２１０との間の複数ブロックのデータの
転送が関与することができる。
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるバイト、ワード
または長ワード・オペランドの列からなり、転送カウン
トによって決定されるブロック長をもつ。単一チャネル
動作には、記憶２１０との間の複数ブロックのデータの
転送が関与することができる。
ＤＭＡＣ２０９に係わるとの動作も、プロセッサ要素６
２によるチャネル初期化、データ転送及びブロックの終
了、という同一の基本的ステップの後に続くことになる
。初期化フェーズでは、プロセッサ６２がＤＭＡＣのレ
ジスタに、制御情報と、アドレス・ポインタと、転送カ
ウントをロートし、チャネルを開始させる。転送フェー
ズの間、ＤＭＡＣ２０９はオペランド転送のための要求
を受け入れて、その転送のためのアドレシングとパス制
御を与える。終了フェーズは、動作の完了後行なわれ、
そのとき、ＤＭＡＣは状況レジスタＣ３Ｒ中に動作の状
況を表示する。データ転送の全てのフェーズの間、ＤＭ
ＡＣ２０９は次の３つの動作モードのうちの１つにある
。
２によるチャネル初期化、データ転送及びブロックの終
了、という同一の基本的ステップの後に続くことになる
。初期化フェーズでは、プロセッサ６２がＤＭＡＣのレ
ジスタに、制御情報と、アドレス・ポインタと、転送カ
ウントをロートし、チャネルを開始させる。転送フェー
ズの間、ＤＭＡＣ２０９はオペランド転送のための要求
を受け入れて、その転送のためのアドレシングとパス制
御を与える。終了フェーズは、動作の完了後行なわれ、
そのとき、ＤＭＡＣは状況レジスタＣ３Ｒ中に動作の状
況を表示する。データ転送の全てのフェーズの間、ＤＭ
ＡＣ２０９は次の３つの動作モードのうちの１つにある
。
＜１）ＩＤＬＥ （遊休）−これは、ＤＭＡＣ２０９が
、外部装置によってリセットされ、システム・プロセッ
サ８２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。
、外部装置によってリセットされ、システム・プロセッ
サ８２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。
（２）ＭＰＵ−これは、ＤＭＡＣがシステム中の別のパ
ス・マスク（通常、主システム・プロセッサ６２）によ
ってチップ選択されたとき入る状態である。このモード
では、チャネル動作をチエツクし、あるいはブロック転
送の状況をチエツクするために、ＤＭＡＣ内部レジスタ
が読み書きされる。
ス・マスク（通常、主システム・プロセッサ６２）によ
ってチップ選択されたとき入る状態である。このモード
では、チャネル動作をチエツクし、あるいはブロック転
送の状況をチエツクするために、ＤＭＡＣ内部レジスタ
が読み書きされる。
＜３）ＤＭ−これは、ＤＭＡＣ２０９が、オペランド転
送を実行するためにパス・マスタとして動作していると
きに入る状態である。
送を実行するためにパス・マスタとして動作していると
きに入る状態である。
ＤＭＡＣは、暗示的アドレスまたは明示的アドレス・デ
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のパス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部的ＤＭＡＣバッフ
ァ動作なしでソースから宛先へ直接データが転送される
ので、１パス・サイクルしか要さない。
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のパス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部的ＤＭＡＣバッフ
ァ動作なしでソースから宛先へ直接データが転送される
ので、１パス・サイクルしか要さない。
さて、（Ａ）単一ブロック転送、（Ｂ）連続動作、（ｃ
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデータを転送するときには、メモ
リ・アドレス・レジスタＭＡＲ及び装置アドレス・レジ
スタＤＡＲは、ユーザーによって、転送のソース及び宛
先を指定するように初期化される。さらにまた、ブロッ
クの、転送されるオペランドの数をカウントするために
、メモリ転送カウント・レジスタも初期化される。
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデータを転送するときには、メモ
リ・アドレス・レジスタＭＡＲ及び装置アドレス・レジ
スタＤＡＲは、ユーザーによって、転送のソース及び宛
先を指定するように初期化される。さらにまた、ブロッ
クの、転送されるオペランドの数をカウントするために
、メモリ転送カウント・レジスタも初期化される。
２つの連鎖モードとして、アレイ連鎖と、連列アレイ連
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメントされ、ベース・
アドレスは、次の新しいアレイ・エントリを指し示すよ
うにインクリメントされる。ベース転送カウントがゼロ
に達したとき、フェッチされたばかりのエントリがその
アレイで定義される最後のブロックである。
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメントされ、ベース・
アドレスは、次の新しいアレイ・エントリを指し示すよ
うにインクリメントされる。ベース転送カウントがゼロ
に達したとき、フェッチされたばかりのエントリがその
アレイで定義される最後のブロックである。
件列アレイ連鎮モードは、アレイ連鎖モードに類似する
が、メモリ・アレイ中の各エントリがやけりアレイ中の
次のエントリを指し示す点で興なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされたリンク・アドレスを含む。ベース転送カ
ウント・レジスタＣ８Ｒは、このモードでは不要である
。ベース・アドレス・レジスタＢＡＲは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、ア１
ノイを順次的な順序に再構成する必要なくアレイ・エン
トリを容易に移動しまたは挿入することを可能ならしめ
る。また、アレイ中のエントリの数は、ＤＭＡＣ２０９
中で指定する必要はない。このアドレシング・モードは
、この実施例では、ＤＭＡＣ２０９に工って、以下詳述
する方法でリンク・リストから自由ワーク・キュー・ブ
ロック（ＷＱＢ）にアクセスするために使用される。
が、メモリ・アレイ中の各エントリがやけりアレイ中の
次のエントリを指し示す点で興なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされたリンク・アドレスを含む。ベース転送カ
ウント・レジスタＣ８Ｒは、このモードでは不要である
。ベース・アドレス・レジスタＢＡＲは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、ア１
ノイを順次的な順序に再構成する必要なくアレイ・エン
トリを容易に移動しまたは挿入することを可能ならしめ
る。また、アレイ中のエントリの数は、ＤＭＡＣ２０９
中で指定する必要はない。このアドレシング・モードは
、この実施例では、ＤＭＡＣ２０９に工って、以下詳述
する方法でリンク・リストから自由ワーク・キュー・ブ
ロック（ＷＱＢ）にアクセスするために使用される。
ＤＭＡＣ２０９は、ＤＭＡ動作の完了、またはＰＣＬ線
６７ａ乃至６７ｄを使用する装置の要求時なとのいくつ
かの事象発生に対応してプロセッサ要素６２に割り込み
をかけることになる。ＤＭＡＣ２０９は、プロセッサ要
素６２ベクタ割り込み構造で使用するために、８個のチ
ップ上ベクタ・レジスタに割り込みベクタを保持する。
６７ａ乃至６７ｄを使用する装置の要求時なとのいくつ
かの事象発生に対応してプロセッサ要素６２に割り込み
をかけることになる。ＤＭＡＣ２０９は、プロセッサ要
素６２ベクタ割り込み構造で使用するために、８個のチ
ップ上ベクタ・レジスタに割り込みベクタを保持する。
、２つの割り込みベクタ、すなわち、正常割り込みベク
タ（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）はど
のチャネルにも利用可能である。
タ（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）はど
のチャネルにも利用可能である。
各チャネルは、０．１．２または３の優先レベルを与え
られており、すなわち、チャネル０．１．２．３はそれ
ぞれ優先レベル０．２．２．１を割当てられている（優
先レベルＯが最高である）。
られており、すなわち、チャネル０．１．２．３はそれ
ぞれ優先レベル０．２．２．１を割当てられている（優
先レベルＯが最高である）。
要求は、装置によって外部的に発生されるか、ＤＭＡＣ
２０９の自動要求機構によって内部的に発生される。自
動要求は、チャネルが常に要求保留の場合は最大ｍｒｘ
で発生され、あるいはＤＭＡ活動に回層なパス帯域の一
部を選択することによって決定される限定された速度で
発生される。外部要求は、各チャネルに関連する要求信
号によって発生されるバースト要求またはサイクル・ス
チール要求のどちらかである。
２０９の自動要求機構によって内部的に発生される。自
動要求は、チャネルが常に要求保留の場合は最大ｍｒｘ
で発生され、あるいはＤＭＡ活動に回層なパス帯域の一
部を選択することによって決定される限定された速度で
発生される。外部要求は、各チャネルに関連する要求信
号によって発生されるバースト要求またはサイクル・ス
チール要求のどちらかである。
ＤＭＡＣ２０９は４つのチャネルに１つの汎用制御レジ
スタＣ８を加えたもののめいめいごとに、１７個のレジ
スタ（第１８図）をもち、それらは全てソフトウェアの
制御下にある。
スタＣ８を加えたもののめいめいごとに、１７個のレジ
スタ（第１８図）をもち、それらは全てソフトウェアの
制御下にある。
ＤＭＡＣ２０９レジスタは、ソース及び宛先アドレス及
び機能コードと、転送カウントと、オペランド・サイズ
と、装置ポート・サイズと、チャネル優先順位と、連続
アドレス及び転送カウントと、周辺制御線の機能なとの
データ転送についての情報を含む。１つのレジスタＣ８
Ｒがまた、チャネル活動、周辺入力、及びＤＭＡ転送の
間に生じたかもしれないさまざまな事象についての状況
及びエラー情報を与える。−膜制御レジスタＣ８は、限
定された自動要求ＤＭＡ６作で使用すべきパス利用係数
を選択する。
び機能コードと、転送カウントと、オペランド・サイズ
と、装置ポート・サイズと、チャネル優先順位と、連続
アドレス及び転送カウントと、周辺制御線の機能なとの
データ転送についての情報を含む。１つのレジスタＣ８
Ｒがまた、チャネル活動、周辺入力、及びＤＭＡ転送の
間に生じたかもしれないさまざまな事象についての状況
及びエラー情報を与える。−膜制御レジスタＣ８は、限
定された自動要求ＤＭＡ６作で使用すべきパス利用係数
を選択する。
入力及び出力信号は、機能的には、以下で説明する群に
構成される（第１９ＡｒｓＡ参照）。
構成される（第１９ＡｒｓＡ参照）。
アドレス／データ・パス（Ａ８−Ａ２３．ＤＯ−ＤＩＳ
）は、１６ビツト・パスであって、ＤＭＡモードの動作
の間にアドレス出力を与えるように時間的に多重化され
、（プロセッサ要素６２書込みまたはＤＭＡＣ読取の間
に）外部装置からデータを入力し、（プロセッサ要素６
２読取またはＤＭＡＣ書込みの間に）外部装置にデータ
を出力するための両方向データ・パスとして使用される
。これは３状態バスであって、マルチプレクス線ＯＷＮ
及びＤＤＩＲによって制御される外部ラッチ及びバッフ
ァ２３３，２３４を使用してデマルチプレクスされる。
）は、１６ビツト・パスであって、ＤＭＡモードの動作
の間にアドレス出力を与えるように時間的に多重化され
、（プロセッサ要素６２書込みまたはＤＭＡＣ読取の間
に）外部装置からデータを入力し、（プロセッサ要素６
２読取またはＤＭＡＣ書込みの間に）外部装置にデータ
を出力するための両方向データ・パスとして使用される
。これは３状態バスであって、マルチプレクス線ＯＷＮ
及びＤＤＩＲによって制御される外部ラッチ及びバッフ
ァ２３３，２３４を使用してデマルチプレクスされる。
パス２４７の下位アドレス・パスｌ１Ａ１乃至Ａ７は、
ＭＰＵモードにおいてＤＭＡＣ内部レジスタにアクセス
し、且つＤＭＡモードにおいて下位７アドレス出力を与
えるために使用される。
ＭＰＵモードにおいてＤＭＡＣ内部レジスタにアクセス
し、且つＤＭＡモードにおいて下位７アドレス出力を与
えるために使用される。
機能コード線ＦＣＯ乃至Ｆｅ２は、３状態出力であって
、ＤＭＡモードにおいて、ユーザーによって決定するこ
とができる個別のアドレス空間を与えるようにアドレス
・パス２４７上の値をさらに修飾するために使用される
。これらの線上に配置される値は、ＤＭＡパス・サイク
ルの間に使用されるアドレスを与えるレジスタに応じて
、内部機能コード・レジスタＭＦＣ，ＤＦＣ，ＲＦＣの
うちの１つから持って来られる。
、ＤＭＡモードにおいて、ユーザーによって決定するこ
とができる個別のアドレス空間を与えるようにアドレス
・パス２４７上の値をさらに修飾するために使用される
。これらの線上に配置される値は、ＤＭＡパス・サイク
ルの間に使用されるアドレスを与えるレジスタに応じて
、内部機能コード・レジスタＭＦＣ，ＤＦＣ，ＲＦＣの
うちの１つから持って来られる。
非同期パス制Ｗ線は、次の制御信号、すなわち、選択ア
ドレス・ストローブ、読取／書込、上方及び下方データ
・ストローブ、及びデータ転送肯定応答を使用して非同
期データ転送を制御する。
ドレス・ストローブ、読取／書込、上方及び下方データ
・ストローブ、及びデータ転送肯定応答を使用して非同
期データ転送を制御する。
選択入力１１２９６は、ＭＰＵパス・サイクルのために
ＤＭＡＣ２０９を選択するために使用される。その線が
立ち上げられた時、Ａ１乃至Ａ７上のアドレス及びデー
タ・ストローブ（あるいは８ビツト・パスを使用した時
のＡＯ）は、その転送に関与するこヒになる内部ＤＭＡ
Ｃレジスタを選択する。選択は、アドレス・デコード信
号をア）ぐレス及びデータ・ストローブで修飾すること
によって発生されるべきである。
ＤＭＡＣ２０９を選択するために使用される。その線が
立ち上げられた時、Ａ１乃至Ａ７上のアドレス及びデー
タ・ストローブ（あるいは８ビツト・パスを使用した時
のＡＯ）は、その転送に関与するこヒになる内部ＤＭＡ
Ｃレジスタを選択する。選択は、アドレス・デコード信
号をア）ぐレス及びデータ・ストローブで修飾すること
によって発生されるべきである。
１！２７Ｏｂ上ノアドし／Ｃ−ストローブ（ＡＳ）は、
ＤＭＡモードで、有効アドレスがアドレス・パス１６１
上にあることを示すために出力として使用される両方向
信号である。ＭＰＵまたはＩＤＬＥＤＭＡモードそれは
（もしＤＭＡＣがパスの使用を要求しそれを許可されて
いたなら）ＤＭＡＣが何時パスの制御を得ることができ
るかを決定するために入力として使用される。
ＤＭＡモードで、有効アドレスがアドレス・パス１６１
上にあることを示すために出力として使用される両方向
信号である。ＭＰＵまたはＩＤＬＥＤＭＡモードそれは
（もしＤＭＡＣがパスの使用を要求しそれを許可されて
いたなら）ＤＭＡＣが何時パスの制御を得ることができ
るかを決定するために入力として使用される。
読取／書込は、パス・サイクルの間にデータ転送の方向
を示すために使用される両方向信号（図示しない）であ
る。ＭＰＵモードでは、その高レベルが、転送がＤＭＡ
Ｃ２０９からデータ・パス２２３へ向かっていることを
示し、低レベルが、データ・パスからＤＭＡＣ２０９へ
の転送を示す。ＤＭＡモードでは、゛高レベルは、アド
レスされたメモリ２１０かもデータ・パス２２３への転
送を示し、低レベルが、データ・パス２２３からアドレ
スされたメモリ２１０への転送を示す。
を示すために使用される両方向信号（図示しない）であ
る。ＭＰＵモードでは、その高レベルが、転送がＤＭＡ
Ｃ２０９からデータ・パス２２３へ向かっていることを
示し、低レベルが、データ・パスからＤＭＡＣ２０９へ
の転送を示す。ＤＭＡモードでは、゛高レベルは、アド
レスされたメモリ２１０かもデータ・パス２２３への転
送を示し、低レベルが、データ・パス２２３からアドレ
スされたメモリ２１０への転送を示す。
上方及び下方データ・ストローブ両方向Ｉｉ（図示しな
い）は、パス上でデータが有効である時と、Ｄ８−１５
またはＤｏ−７のうちパスのどの部分が転送に関与すべ
きかを示す。
い）は、パス上でデータが有効である時と、Ｄ８−１５
またはＤｏ−７のうちパスのどの部分が転送に関与すべ
きかを示す。
データ転送肯定応答（ＤＴＡＣＫ）両方向線２６５は、
非同期パス・サイクルを終了してもよいことを知らせる
ために使用される。ＭＰＵモードでは、この出力は、Ｄ
ＭＡＣ２０９がプロセッサ要素６２からデータを受け入
れ、またはプロセッサ要素６２のためにパス上にデータ
を配置したことを示す。ＤＭＡモードでは、この入力２
６５は、パス・サイクルを終了すべき時を決定するため
にＤＭＡＣによってモニタされる。ＤＭＡＣ２０９が否
定される状態にととまっている限り、ＤＭＡＣはパス・
サイクルに待ちサイクルを挿入し、ＤＭＡＣ２０９が立
ち上がった時、パス・サイクルは終了される（但し、Ｐ
ＣＬ２６７がレディ信号として使用されるときは例外で
あって、その場合、画信号は、サイクルが完了する前に
立ち上げられなくてはならない）。
非同期パス・サイクルを終了してもよいことを知らせる
ために使用される。ＭＰＵモードでは、この出力は、Ｄ
ＭＡＣ２０９がプロセッサ要素６２からデータを受け入
れ、またはプロセッサ要素６２のためにパス上にデータ
を配置したことを示す。ＤＭＡモードでは、この入力２
６５は、パス・サイクルを終了すべき時を決定するため
にＤＭＡＣによってモニタされる。ＤＭＡＣ２０９が否
定される状態にととまっている限り、ＤＭＡＣはパス・
サイクルに待ちサイクルを挿入し、ＤＭＡＣ２０９が立
ち上がった時、パス・サイクルは終了される（但し、Ｐ
ＣＬ２６７がレディ信号として使用されるときは例外で
あって、その場合、画信号は、サイクルが完了する前に
立ち上げられなくてはならない）。
線ＯＷＮ及びＤＤＩＲ上の多重制御信号は、パス２４８
上のアドレス及びデータ情報を分離し、あるＤＭＡＣパ
ス・サイクルの間にデータ・バス２２３の上半分と下半
分の間でデータを転送するべく外部マルチプレウス／デ
マルチプレクス装置２３３．２３４を制御するために使
用される。０ＷＮ線は、ＤＭＡＣ２０９がパスを制御し
つつあることを示す出力である。それは、外部アドレス
・ドライバと、制御信号バッファとをターン・オンさせ
るために使用される。
上のアドレス及びデータ情報を分離し、あるＤＭＡＣパ
ス・サイクルの間にデータ・バス２２３の上半分と下半
分の間でデータを転送するべく外部マルチプレウス／デ
マルチプレクス装置２３３．２３４を制御するために使
用される。０ＷＮ線は、ＤＭＡＣ２０９がパスを制御し
つつあることを示す出力である。それは、外部アドレス
・ドライバと、制御信号バッファとをターン・オンさせ
るために使用される。
パス要求（ＢＲ）線２６９は、ローカル・パス２２３．
２４７の制御を要求するためにＤＭＡＣによって立ち上
げられる出力である。
２４７の制御を要求するためにＤＭＡＣによって立ち上
げられる出力である。
パス許可（ＢＧ）！２６８は、ＤＭＡＣ２０９に、現在
のパス・サイクルが完了すると直ぐにパス支配権を引き
受けてよいことを知らせるために、外部パス・アービタ
１６によって立ち上げられる人力である。
のパス・サイクルが完了すると直ぐにパス支配権を引き
受けてよいことを知らせるために、外部パス・アービタ
１６によって立ち上げられる人力である。
線２５８ａ及び２５８ｂ上の２つの割り込み制御信号Ｉ
ＲＱ及びＩＡＣＫは、割り込み論理２１２を介して、プ
ロセッサ要素６２との割り込み要求／を定応答ハンドシ
ェーク・シーケンスを形成する。、１１２５８ｂ上の割
り込み肯定応答（ＩＡＣＫ）は、プロセッサ要素６２が
ＤＭＡＣ２０９から割り込みを受け取ったことを通知す
るために、論理２１６を介してプロセッサ要素Ｂ２によ
って立ち上げられる。ＩＡＣＫの立ち上げに応答して、
ＤＭＡＣ２０９は、適正な割り込みハンドラ・ルーチン
のアドレスをフェッチするために、プロセッサ要素６２
によって使用されることになるパス２２３のＤｏ−Ｄ７
上のベクタを配置する。
ＲＱ及びＩＡＣＫは、割り込み論理２１２を介して、プ
ロセッサ要素６２との割り込み要求／を定応答ハンドシ
ェーク・シーケンスを形成する。、１１２５８ｂ上の割
り込み肯定応答（ＩＡＣＫ）は、プロセッサ要素６２が
ＤＭＡＣ２０９から割り込みを受け取ったことを通知す
るために、論理２１６を介してプロセッサ要素Ｂ２によ
って立ち上げられる。ＩＡＣＫの立ち上げに応答して、
ＤＭＡＣ２０９は、適正な割り込みハンドラ・ルーチン
のアドレスをフェッチするために、プロセッサ要素６２
によって使用されることになるパス２２３のＤｏ−Ｄ７
上のベクタを配置する。
装置制御線は、ＤＭＡＣ２０９と、４つのＤＭＡＣチャ
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
線２６３ａ乃至２６３ｄ上の要求（ＲＥＱＯ乃至ＲＥＱ
３）入力は、主記憶１６２と記憶２１０の間のオペラン
ド転送を要求するために論理２５３によって立ち上げら
れ°る。
３）入力は、主記憶１６２と記憶２１０の間のオペラン
ド転送を要求するために論理２５３によって立ち上げら
れ°る。
線２６４ａ乃至２６４ｄ上の肯定応答＜ＡＣＫＯ乃至Ａ
ＣＨ３）出力は、その前の転送要求に応答してオペラン
ドが転送されつつあることを知らせるためにＤＭＡＣ２
０９によって立ち上げられる。
ＣＨ３）出力は、その前の転送要求に応答してオペラン
ドが転送されつつあることを知らせるためにＤＭＡＣ２
０９によって立ち上げられる。
周辺制御：ｉｉ （ＰＣＬＯ乃至ＰＣＬ３）２６７ａ乃
至２５７ｄは、レディ、取り消し、再ロード、状況、割
り込み、またはイネーブル・クロック入力として、ある
いは開始パルス出力として機能するようにセットされる
、インターフェース論理２Ｓ３及びＤＭＡＣ２０９の間
の双方向線である。
至２５７ｄは、レディ、取り消し、再ロード、状況、割
り込み、またはイネーブル・クロック入力として、ある
いは開始パルス出力として機能するようにセットされる
、インターフェース論理２Ｓ３及びＤＭＡＣ２０９の間
の双方向線である。
データ転送完了（ＤＴＣ）２６７は、ＤＭＡＣパス・サ
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡＣ２０９によって立ち上げられる出力
である。
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡＣ２０９によって立ち上げられる出力
である。
完了（ＤＯＮＥ）。この双方向信号は、ＤＭＡＣパス・
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、ＤＭＡＣ２０
９または周辺装置によらて立ち上げられる。ＤＭＡＣは
、メモリ転送カウント・レジスタがゼロにデクリメント
されるときのパス・サイクルの間にこの信号を出す。
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、ＤＭＡＣ２０
９または周辺装置によらて立ち上げられる。ＤＭＡＣは
、メモリ転送カウント・レジスタがゼロにデクリメント
されるときのパス・サイクルの間にこの信号を出す。
Ｅ１２と、パス制御ユニット１６６−詳細な説明（第１
９Ａ乃至第１９ＣＱｌ第２０５１１）（Ａ）高速データ
転送のためのインターフェース・レジスタ 第１９Ａ乃至第１９Ｃ図では、説明の便宜上、ＢＣ１Ｊ
インターフェース論理２０５（第１６図）がさまざまな
機能ユニットに分けられている。このため、論理２０５
は、アダプタ１５４とＢＣ１Ｊ１５６の間のデータ転送
の速度と性能を高めるためローカル・データ・パス２２
３とアダプタ・チャネル０．１との間に介在された複数
のインターフェース・レジスタをもつ。インターフェー
ス２０５のハードウェア論理２５３は、ＤＭＡＣ２０９
と、アドレス・デコード及び調停論理２１６と、アドレ
ス・ストローブ論理２１５とヒもに、ＢＣ１Ｊ１６６の
動作を制御する。
９Ａ乃至第１９ＣＱｌ第２０５１１）（Ａ）高速データ
転送のためのインターフェース・レジスタ 第１９Ａ乃至第１９Ｃ図では、説明の便宜上、ＢＣ１Ｊ
インターフェース論理２０５（第１６図）がさまざまな
機能ユニットに分けられている。このため、論理２０５
は、アダプタ１５４とＢＣ１Ｊ１５６の間のデータ転送
の速度と性能を高めるためローカル・データ・パス２２
３とアダプタ・チャネル０．１との間に介在された複数
のインターフェース・レジスタをもつ。インターフェー
ス２０５のハードウェア論理２５３は、ＤＭＡＣ２０９
と、アドレス・デコード及び調停論理２１６と、アドレ
ス・ストローブ論理２１５とヒもに、ＢＣ１Ｊ１６６の
動作を制御する。
インターフェース・レジスタは、アダプタ１５４とＢＣ
Ｕ１６６の間のデータ転送の状況を保持するために、チ
ャネルＯ及び１コマンド状況パス２４９．２５２に結合
されたチャネルＯ読取状況レジスタ２２９及びチャネル
１書込状況レジスタ２３０を有する。
Ｕ１６６の間のデータ転送の状況を保持するために、チ
ャネルＯ及び１コマンド状況パス２４９．２５２に結合
されたチャネルＯ読取状況レジスタ２２９及びチャネル
１書込状況レジスタ２３０を有する。
チャネル０及び１コマンド・レジスタ２１４．２２５は
、ＢＣＵ１６６からアダプタ１６４．５７３７０へのデ
ータ転送コマンドを一時的に保持する。
、ＢＣＵ１６６からアダプタ１６４．５７３７０へのデ
ータ転送コマンドを一時的に保持する。
チャネル０．１アドレス／データ・し、ラスタ２１９．
２２７は、Ｓ／３７０ Ｉ１０データ転送の間に、ア
ダプタ１６４に転送するためのＳ／３７０アドレスを保
持する。レジスタ２２７はまた、アダプタ１５４に対す
るデータ転送（アドレス転送毎に６４バイトまで〉の成
功したＩ１０データ・ワード（４バイトまで）をも保持
する。
２２７は、Ｓ／３７０ Ｉ１０データ転送の間に、ア
ダプタ１６４に転送するためのＳ／３７０アドレスを保
持する。レジスタ２２７はまた、アダプタ１５４に対す
るデータ転送（アドレス転送毎に６４バイトまで〉の成
功したＩ１０データ・ワード（４バイトまで）をも保持
する。
チャネルＯ読取バッファは、ＢＣ１Ｊメイルボックス読
取及びＳ／３７０ Ｉ１０書込動作の間に、アダプタ１
５４から転送されたデータを受け取る。
取及びＳ／３７０ Ｉ１０書込動作の間に、アダプタ１
５４から転送されたデータを受け取る。
チャネル０１１８３Ｍ読取／書込セレクト・アップ・バ
イト・カウンタ２２０．２２２及びＢＳＭ読取／＃１込
境界カウンタ２２１．２２４は、ＢＣＵ１５６からアダ
プタ１５４へのデータの転送のためのバイト・カウント
を保持する。その両カウンタは、データ転送によるＳ／
３７０６４バイト・アドレスの交差を防止するために各
チャネル毎に必要である。後で詳細に説明するけれども
、カウンタ２２０．２２１は、初期的にはｌ１０１１１
ｆｔ’のために転送されるべき全体のバイト・カウント
＜４ＫＢまで）を記憶し、最後のブロック（６４バイト
）転送の場合にのみ、すなわち最後のコマンド／データ
転送動作の場合に、Ｓ／３７０開始アドレスを部分的に
形成するようにレジスタ２１４，２２５にカウント値を
転送するために使用される。境界カウンタ２２１．２２
４は、とれかの単一のコマンド・データ転送動作の場合
に、ＢＣＵ１６Ｂによって境界交差が検出されたとき、
またはバイト・カウントが６４バイトよりモ大＠ イと
き、Ｓ／３７０アドレスを（部分的に）与えるために使
用される。
イト・カウンタ２２０．２２２及びＢＳＭ読取／＃１込
境界カウンタ２２１．２２４は、ＢＣＵ１５６からアダ
プタ１５４へのデータの転送のためのバイト・カウント
を保持する。その両カウンタは、データ転送によるＳ／
３７０６４バイト・アドレスの交差を防止するために各
チャネル毎に必要である。後で詳細に説明するけれども
、カウンタ２２０．２２１は、初期的にはｌ１０１１１
ｆｔ’のために転送されるべき全体のバイト・カウント
＜４ＫＢまで）を記憶し、最後のブロック（６４バイト
）転送の場合にのみ、すなわち最後のコマンド／データ
転送動作の場合に、Ｓ／３７０開始アドレスを部分的に
形成するようにレジスタ２１４，２２５にカウント値を
転送するために使用される。境界カウンタ２２１．２２
４は、とれかの単一のコマンド・データ転送動作の場合
に、ＢＣＵ１６Ｂによって境界交差が検出されたとき、
またはバイト・カウントが６４バイトよりモ大＠ イと
き、Ｓ／３７０アドレスを（部分的に）与えるために使
用される。
カウンタ２２０．２２１．２２２及び２２４は、チャネ
ルＯまたは１上での各データ転送の後に適宜デクリメン
トされる。
ルＯまたは１上での各データ転送の後に適宜デクリメン
トされる。
キュー・カウンタ２５４は、アダプタ１５４を介するＳ
／３７０記憶への（１６バイトまでの）メツセージ転送
のために、同様の機能を与える。
／３７０記憶への（１６バイトまでの）メツセージ転送
のために、同様の機能を与える。
上記インターフェース・レジスタを選択するためのアド
レスは、記憶２１０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でパス２４７上のアドレスをデ
コードすることにより選択される。
レスは、記憶２１０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でパス２４７上のアドレスをデ
コードすることにより選択される。
アダプタ１５４から論理２Ｓ３に至る、プロセッサから
ＢＣＵへの要求ａ ２５８ ａ上の信号は、ＢＣ１Ｊ１
５６に、Ｓ／３７０メイルボツクス読取要求がレディで
あることを通知する。この信号は、メイルボックス情報
がローカル記憶２１０に格納されてしまうまで、線２５
６ｂ上のＢＣＵＰＵ肯定応答信号によってリセットされ
ない。
ＢＣＵへの要求ａ ２５８ ａ上の信号は、ＢＣ１Ｊ１
５６に、Ｓ／３７０メイルボツクス読取要求がレディで
あることを通知する。この信号は、メイルボックス情報
がローカル記憶２１０に格納されてしまうまで、線２５
６ｂ上のＢＣＵＰＵ肯定応答信号によってリセットされ
ない。
タグ・アップ及びタグ・ダウン線２６２ａ乃至２６２ｄ
は、アダプタ・チャネル０．１上で、ＢＣＵ１５８とア
ダプタ１５４の間のデータをストローブするために使用
される。
は、アダプタ・チャネル０．１上で、ＢＣＵ１５８とア
ダプタ１５４の間のデータをストローブするために使用
される。
ＢＣ１Ｊ論理２６３ヒＤＭＡＣ２０９の間には、ハンド
シェーク信号が与えられる。ＢＣＵ論理は、各ＤＭＡチ
ャネルに１つづつ、１２６３ａ乃至２６３ｄ上にサービ
ス要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ上
の肯定応答信号で応える。選択２７０、データ転送応答
２６５、周辺制＃１ｉ２６７ａ乃至２５７ｄ、データ転
送完了２６７などの他の線は、ＤＭＡＣ２０９に関連し
て既に説明済みである。
シェーク信号が与えられる。ＢＣＵ論理は、各ＤＭＡチ
ャネルに１つづつ、１２６３ａ乃至２６３ｄ上にサービ
ス要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ上
の肯定応答信号で応える。選択２７０、データ転送応答
２６５、周辺制＃１ｉ２６７ａ乃至２５７ｄ、データ転
送完了２６７などの他の線は、ＤＭＡＣ２０９に関連し
て既に説明済みである。
（Ｂ）ＢＣＵ切り放し及び割り込み論理２１５゜２１６
（第２０及び第２１図） 前に、フォールト・トレラント動作及び単一システム・
イメージ環境などの５７８８システムの固有の特徴の多
くをＳ／３７０システムのために用意するようにＳ／３
７０及びＳ／８８プロセツサの緊密結合を達成するには
２つの機能が重要であると述べた。これらの機能ヒは、
ここでは、Ｓ／８８プロセツサの、その関連ハードウェ
アからの切り放し、及び固有の割り込み機構である。そ
の阿１１ｍは、Ｓ／８８オペレーテイング・システムに
透過的な様式で働く。ＢＣＵ１５Ｂには、切り放し及び
割り込み論理２１５．２１６が設けられている。
（第２０及び第２１図） 前に、フォールト・トレラント動作及び単一システム・
イメージ環境などの５７８８システムの固有の特徴の多
くをＳ／３７０システムのために用意するようにＳ／３
７０及びＳ／８８プロセツサの緊密結合を達成するには
２つの機能が重要であると述べた。これらの機能ヒは、
ここでは、Ｓ／８８プロセツサの、その関連ハードウェ
アからの切り放し、及び固有の割り込み機構である。そ
の阿１１ｍは、Ｓ／８８オペレーテイング・システムに
透過的な様式で働く。ＢＣＵ１５Ｂには、切り放し及び
割り込み論理２１５．２１６が設けられている。
「切り放し」論理は、各命令実行サイクルの間、５７８
８プロセツサアドレス・バス１６１Ａに印加される仮想
アドレスをデコードする。もしＢＣＵ１５６及びその記
憶２１０に割当てられた、予め選択されたＳ／８８仮想
アドレスのブロックの１つが検出されたなら、Ｓ／８８
プロセツサ６２からのアドレス・ストローブ（ＡＳ）信
号が、関連Ｓ／８８ハードウエアに対してではなく、Ｂ
ＣＵ１６６に対してゲートされる。この動作は、Ｓ／８
８オペレーテイング・システム及びハードウェアが、マ
シン・サイクルが生じていることを知ることを禁止し、
すなわち、その動作は、Ｓ／８８には透過的である。
８プロセツサアドレス・バス１６１Ａに印加される仮想
アドレスをデコードする。もしＢＣＵ１５６及びその記
憶２１０に割当てられた、予め選択されたＳ／８８仮想
アドレスのブロックの１つが検出されたなら、Ｓ／８８
プロセツサ６２からのアドレス・ストローブ（ＡＳ）信
号が、関連Ｓ／８８ハードウエアに対してではなく、Ｂ
ＣＵ１６６に対してゲートされる。この動作は、Ｓ／８
８オペレーテイング・システム及びハードウェアが、マ
シン・サイクルが生じていることを知ることを禁止し、
すなわち、その動作は、Ｓ／８８には透過的である。
しかし、Ｓ／８８プロセツサ６２は、このマシン・サイ
クルの間ＢＣＵ１５６を制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０ １１
０動作に関連する機能を実行するために、ＢＣＩＪ１５
６中のさまざまな叉素を選択し制御するために使用され
る。
クルの間ＢＣＵ１５６を制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０ １１
０動作に関連する機能を実行するために、ＢＣＩＪ１５
６中のさまざまな叉素を選択し制御するために使用され
る。
５７８８プロセツサ６２上で走る特殊アプリケーション
・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５６に、通信
を行わせる動作を実行するように指令するために、これ
らの予め選択した仮想アドレスをＳ／８８バス１６１Ａ
上に配置することによって、Ｓ／３７０プロセツサ８Ｓ
との通信を開始する。
・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５６に、通信
を行わせる動作を実行するように指令するために、これ
らの予め選択した仮想アドレスをＳ／８８バス１６１Ａ
上に配置することによって、Ｓ／３７０プロセツサ８Ｓ
との通信を開始する。
ＢＣＵ１６６中のＤＭＡＣ２０９及び他の論理は、この
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル（６）で５７８８に割り込みを与える。各割り込み
の提供は、Ｓ／８８オペレーテイング・システムに対し
て透過的である。
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル（６）で５７８８に割り込みを与える。各割り込み
の提供は、Ｓ／８８オペレーテイング・システムに対し
て透過的である。
これらの割り込みに応答する割り込みハンドラ・ルーチ
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０ Ｉ１０１００ファームウェアの概要の
一例を参照して簡単に説明する。
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０ Ｉ１０１００ファームウェアの概要の
一例を参照して簡単に説明する。
さて、多重相手ユニットをもつモジュールにおいて、対
のユニット・ベースで、ＤＭＡＣ２０９を介してＳ／８
８に対するＳ／３７０割り込みを扱うための機構及びＳ
／８８オペレーテイング・システムの変更について説明
する。
のユニット・ベースで、ＤＭＡＣ２０９を介してＳ／８
８に対するＳ／３７０割り込みを扱うための機構及びＳ
／８８オペレーテイング・システムの変更について説明
する。
ここで、１つの相手ユニットが、双対ローカル記憶、Ｄ
ＭＡＣ１及びカスタム論理を含む双対５７３７０プロセ
ツサをもつ変更された双対Ｓ／８８プロセツサ・ボード
とサンドイッチ状に接続されていることを想起されたい
。この双対サンドイッチ・ボードの同一の要素は、障害
検出のため完全に同期して（ロックステップ的に）並列
に動作する。
ＭＡＣ１及びカスタム論理を含む双対５７３７０プロセ
ツサをもつ変更された双対Ｓ／８８プロセツサ・ボード
とサンドイッチ状に接続されていることを想起されたい
。この双対サンドイッチ・ボードの同一の要素は、障害
検出のため完全に同期して（ロックステップ的に）並列
に動作する。
このサンドイッチ構造全体は、通常、同一の相手サンド
イッチ構造をもち、そして、その相手がロックステップ
的に動作するので、単一のフォールト・トレラン：・の
実態であるかのように見える。この２重に複製されたハ
ードウェアを、第２１図に示すように、単一の動作ユニ
ットと考えても以下の説明では差し支えなかろう。
イッチ構造をもち、そして、その相手がロックステップ
的に動作するので、単一のフォールト・トレラン：・の
実態であるかのように見える。この２重に複製されたハ
ードウェアを、第２１図に示すように、単一の動作ユニ
ットと考えても以下の説明では差し支えなかろう。
好適な実施例では、単一のモジュール筺体中に８個まで
の動作ユニット２９５乃至２９５−８が存在することが
でき、それらは、Ｓ／８８オペレーテイング・システム
の単一コピーの制御の下で、主記憶と、Ｉ１０機能と、
電源とを共有する。、：Ｌニット２９５（及び他のユニ
ット２９５−２と２９５−８）は、第７図のボード２１
．２３なとの組ボードの対に対応する。！！要なことは
、この多重ＣＰＩＪＩ戒において、Ｓ／８８プロセツサ
・ユニット６２乃至６２−８が、Ｓ／８８のワークロー
ドを共有するマルチプロセッサとして動作するが、Ｓ／
３７０ユニット８５乃至８６−８は個別且つ独立に動作
して、相互に通信しないことである。各Ｓ／３７０ユニ
ツトは、それ本来のオペレーティング・システムの制御
のもとで動作し、（Ｓ／３７０であれＳ／８８であれ）
Ｉ［体内の他のＣＰＵについては関知しない。
の動作ユニット２９５乃至２９５−８が存在することが
でき、それらは、Ｓ／８８オペレーテイング・システム
の単一コピーの制御の下で、主記憶と、Ｉ１０機能と、
電源とを共有する。、：Ｌニット２９５（及び他のユニ
ット２９５−２と２９５−８）は、第７図のボード２１
．２３なとの組ボードの対に対応する。！！要なことは
、この多重ＣＰＩＪＩ戒において、Ｓ／８８プロセツサ
・ユニット６２乃至６２−８が、Ｓ／８８のワークロー
ドを共有するマルチプロセッサとして動作するが、Ｓ／
３７０ユニット８５乃至８６−８は個別且つ独立に動作
して、相互に通信しないことである。各Ｓ／３７０ユニ
ツトは、それ本来のオペレーティング・システムの制御
のもとで動作し、（Ｓ／３７０であれＳ／８８であれ）
Ｉ［体内の他のＣＰＵについては関知しない。
多重処理環境及び５７８８アーキテクチヤのため、通常
の５７８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、＜Ｉｌｏ、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセツサ
・ユニットに対して並列に共通パス３０上に提供され、
１つのユニットがそれにサービスする責任を負い、別の
ユニットをしてそれを無視させることになる。
の５７８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、＜Ｉｌｏ、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセツサ
・ユニットに対して並列に共通パス３０上に提供され、
１つのユニットがそれにサービスする責任を負い、別の
ユニットをしてそれを無視させることになる。
サービスを与えているユニットがどれであるかに拘らず
、ハンドラ・コードのためにオペレーティング・システ
ム内には（ベクタ毎に）単一のエントリ点が存在し、割
り込みの後処理は、（単一の）オペレーティング・シス
テムによって決定され処理される。
、ハンドラ・コードのためにオペレーティング・システ
ム内には（ベクタ毎に）単一のエントリ点が存在し、割
り込みの後処理は、（単一の）オペレーティング・シス
テムによって決定され処理される。
多重Ｓ／３７０構成においては、全ての正常Ｓ／８８割
り込みが上述のように動作し、５７８８ハンドラ・コー
ドは変更されない。また、ＤＭＡＣ２０９乃至２０９−
８の割り込み提供を可能ならしめるわずかなハードウェ
アの変更は、通常のＳ／８８割り込み機構及びソフトウ
ェアに対して完全に透過的である。
り込みが上述のように動作し、５７８８ハンドラ・コー
ドは変更されない。また、ＤＭＡＣ２０９乃至２０９−
８の割り込み提供を可能ならしめるわずかなハードウェ
アの変更は、通常のＳ／８８割り込み機構及びソフトウ
ェアに対して完全に透過的である。
必要条件として、ＤＭＡ０割り込みが、ＤＭＡＣ，ＢＣ
ＩＪ及びＳ／３７０が接続されるＳ／８８プロセツサ６
２によってのみ処理されなくさはならなす、以て複数の
Ｓ／３７０ユニット８５乃至８５−８は、互いに干渉す
ることができないようになっていなくてはならない、と
いうことがある。このため、ＤＭＡＣＩＲＱ！１１２５
８ａは、Ｓ／８８プロセツサ６２に直接接続され、ＤＭ
ＡＣ２０９はＳ／８８プロセツサ６２に接続されて、通
常の５７８８割り込み要求線のようには共通Ｓ／８８パ
ス３０上にはあられれない。Ｓ／３７０サポートのため
に、Ｓ／８８から奪われたタイム・スライスの間に、所
与の５７８８プロセツサ６２が、！接接続されたＳ／３
７０に対して専用となる。
ＩＪ及びＳ／３７０が接続されるＳ／８８プロセツサ６
２によってのみ処理されなくさはならなす、以て複数の
Ｓ／３７０ユニット８５乃至８５−８は、互いに干渉す
ることができないようになっていなくてはならない、と
いうことがある。このため、ＤＭＡＣＩＲＱ！１１２５
８ａは、Ｓ／８８プロセツサ６２に直接接続され、ＤＭ
ＡＣ２０９はＳ／８８プロセツサ６２に接続されて、通
常の５７８８割り込み要求線のようには共通Ｓ／８８パ
ス３０上にはあられれない。Ｓ／３７０サポートのため
に、Ｓ／８８から奪われたタイム・スライスの間に、所
与の５７８８プロセツサ６２が、！接接続されたＳ／３
７０に対して専用となる。
主要Ｓ／８８ベクタ・テーブル内の８つのユーザー・ベ
クタ位置は、ＤＭＡＣによる使用のために予約され、こ
れらのベクタは、５７８８オペレーテイング・システム
に追加された８つのＤＭＡ０割り込みハンドラのハード
・コードされたアドレスである。これらの８つの割り込
みハンドラは、関連Ｓ／３７０プロセツサのために全て
のＤＭＡＣによって提供される割り込みを処理するため
に全てのＳ／８８プロセツサによって使用される。
クタ位置は、ＤＭＡＣによる使用のために予約され、こ
れらのベクタは、５７８８オペレーテイング・システム
に追加された８つのＤＭＡ０割り込みハンドラのハード
・コードされたアドレスである。これらの８つの割り込
みハンドラは、関連Ｓ／３７０プロセツサのために全て
のＤＭＡＣによって提供される割り込みを処理するため
に全てのＳ／８８プロセツサによって使用される。
各ＤＭＡＣ２０９は、単一の割り込み要求（ＩＲＱ）出
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作とＤＭＡＣ＠出エラーにつき１
個ずつ）をもつ。そして初期化時（後述）に、これらの
ベクタ・レジスタは、上述の８個の予約主要ベクタ・テ
ーブルに対応するようにプログラムされる。このように
して、ＤＭＡＣは、ＩＲＱを提供する時に８個のハンド
ラ・ルーチンのうちの１つを要求することができる。こ
れらのハンドラは、「隠蔽された」ローカル記憶２１０
のアドレス範囲内にある仮想アドレスを与えることによ
って、ＤＭＡＣ，ＢＣＵハードウェア、キュー リンク
・リスト、及び全ての制御パラメータにアクセスする。
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作とＤＭＡＣ＠出エラーにつき１
個ずつ）をもつ。そして初期化時（後述）に、これらの
ベクタ・レジスタは、上述の８個の予約主要ベクタ・テ
ーブルに対応するようにプログラムされる。このように
して、ＤＭＡＣは、ＩＲＱを提供する時に８個のハンド
ラ・ルーチンのうちの１つを要求することができる。こ
れらのハンドラは、「隠蔽された」ローカル記憶２１０
のアドレス範囲内にある仮想アドレスを与えることによ
って、ＤＭＡＣ，ＢＣＵハードウェア、キュー リンク
・リスト、及び全ての制御パラメータにアクセスする。
このハードウェア・デザインは、共通仮想アドレス切り
放し「窓」が複数のＳ／３７０ユニツトで共有されてい
ても、各Ｓ／８８ Ｓ／３７０８２が、自己の記憶２１
０にアクセスできることを保証する。すなわち、Ｓ／８
８仮想アドレス空間００７ＥＸＸＸＸは、２１．２３な
どの各組ユニットが第１０図に示すような専用Ｓ／８８
ｅＪ理記憶をもっていても全てのＳ／８８−８／３７０
マイクロプロセツサによって使用される。
放し「窓」が複数のＳ／３７０ユニツトで共有されてい
ても、各Ｓ／８８ Ｓ／３７０８２が、自己の記憶２１
０にアクセスできることを保証する。すなわち、Ｓ／８
８仮想アドレス空間００７ＥＸＸＸＸは、２１．２３な
どの各組ユニットが第１０図に示すような専用Ｓ／８８
ｅＪ理記憶をもっていても全てのＳ／８８−８／３７０
マイクロプロセツサによって使用される。
多重Ｓ／３７０ｍ戒においては、全てのＤＭＡＣ２０９
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
Ｓ／８８プロセツサＳ２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセツサの分離
及び完全性と、Ｓ／８８動作との非干渉性を保証する。
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
Ｓ／８８プロセツサＳ２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセツサの分離
及び完全性と、Ｓ／８８動作との非干渉性を保証する。
そして、「遺失ＪＳ／８８ＣＰＵ時間を除き、これらの
割り込みのサービスはＳ／８８オペレーテイング・シス
テムに透過的である。
割り込みのサービスはＳ／８８オペレーテイング・シス
テムに透過的である。
こうして、この割り込み設計構成の全体は、異なる割り
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ機能を奪うことによって、多重Ｓ／３７０ユニ
ツトの分離及び保護を行ないながらＳ／３７０ＤＭＡＣ
割り込みの間欠的「要求時専用」サービスを、多重処理
システム動作に実質的に影響を与えることなく、また多
重処理オペレーティング・システムを実質的に変更する
ことなく達成するのである。
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ機能を奪うことによって、多重Ｓ／３７０ユニ
ツトの分離及び保護を行ないながらＳ／３７０ＤＭＡＣ
割り込みの間欠的「要求時専用」サービスを、多重処理
システム動作に実質的に影響を与えることなく、また多
重処理オペレーティング・システムを実質的に変更する
ことなく達成するのである。
各ＤＭＡＣ割り込み機構を詳細に説明するために、ここ
で第１９Ａ及び第２０図を参照する。選択ベクタをもつ
ＤＭＡＣ２０９などの周辺装置がＳ／８８プロセツサ６
２に割り込み要求を提供する時、単一ＩＲＱ！２５８ａ
がその装置によってアクティブとなされる。このＩＲＱ
、ＩＫは、Ｓ／８８プロセツサ・アーキテクチャによっ
て記述されているような様式でエンコーディング回路２
９３に結線され、以て、特定優先レベル６で入カピンＩ
ＰＬＯ乃至ＩＰＬ２を介してＳ／８８プロセツサ６２に
エンコードされた割り込み要求を提供する。
で第１９Ａ及び第２０図を参照する。選択ベクタをもつ
ＤＭＡＣ２０９などの周辺装置がＳ／８８プロセツサ６
２に割り込み要求を提供する時、単一ＩＲＱ！２５８ａ
がその装置によってアクティブとなされる。このＩＲＱ
、ＩＫは、Ｓ／８８プロセツサ・アーキテクチャによっ
て記述されているような様式でエンコーディング回路２
９３に結線され、以て、特定優先レベル６で入カピンＩ
ＰＬＯ乃至ＩＰＬ２を介してＳ／８８プロセツサ６２に
エンコードされた割り込み要求を提供する。
プロセッサ６２は、内部状況レジスタに保持されている
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ６２は、特殊な「割り込み
肯定応答（ＩＡＣＫ）サイクル」を開始する。
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ６２は、特殊な「割り込み
肯定応答（ＩＡＣＫ）サイクル」を開始する。
内部的にプロセッサ６２によって制御されるＩＡＣＫサ
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・パス１
６１Ａ上に、固有のアドレス構成が提供される。これは
また、効率的にも、割り込み装置からのベクタ番号の要
求でもある。要求を出す全ての装置は、サービスされて
いる優先レベルを自己の優先レベルと比較し、一致する
優先レベルをもつ装置が、プロセッサ６２が読むために
、１バイトのベクタ番号をそのデータ・パス１６１Ｄに
ゲートする。
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・パス１
６１Ａ上に、固有のアドレス構成が提供される。これは
また、効率的にも、割り込み装置からのベクタ番号の要
求でもある。要求を出す全ての装置は、サービスされて
いる優先レベルを自己の優先レベルと比較し、一致する
優先レベルをもつ装置が、プロセッサ６２が読むために
、１バイトのベクタ番号をそのデータ・パス１６１Ｄに
ゲートする。
ベクタ番号が一旦得られると、プロセッサ６２は、監視
スタック上に基本的内部状況をセーブし、次に、使用す
べき例外ベクタのアドレスを発生する。このことは、装
置のベクタ番号に内部的に４を掛け、この結果を内部ベ
クタ・ベース・レジスタの内容に加えることによって達
成され、以て例外ベクタのメモリ・アドレスが与えられ
る。
スタック上に基本的内部状況をセーブし、次に、使用す
べき例外ベクタのアドレスを発生する。このことは、装
置のベクタ番号に内部的に４を掛け、この結果を内部ベ
クタ・ベース・レジスタの内容に加えることによって達
成され、以て例外ベクタのメモリ・アドレスが与えられ
る。
このベクタは、割り込みハンドラ・コードのための新し
いプログラム・カウンタ値である。
いプログラム・カウンタ値である。
この新しいカウンタ値を使用して最初の命令がフェッチ
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
最初の割り込みハンドラ命令をフェッチすることを通じ
てのＩＡＣＫサイクルの開始からの上述のステップは、
ハードウェア及びプロセッサ６２の内部動作の組合せに
よって行なわれ、プログラム命令実行を必要としない。
てのＩＡＣＫサイクルの開始からの上述のステップは、
ハードウェア及びプロセッサ６２の内部動作の組合せに
よって行なわれ、プログラム命令実行を必要としない。
その正味の効果は、より高い優先順位割り込みハンドラ
を実行するために、前取て走っている（より低い優先順
位の）プログラムの透過的優先使用である。
を実行するために、前取て走っている（より低い優先順
位の）プログラムの透過的優先使用である。
好適な実施例におけるＤＭＡＣ２０９割り込みは、優先
しベルＳに結び付けられ、プロセッサ６２アーキテクチ
ヤに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８（！Ｉのベクタ番号をもち、８つの個別のハン
ドラ・ルーチンが使用される。
しベルＳに結び付けられ、プロセッサ６２アーキテクチ
ヤに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８（！Ｉのベクタ番号をもち、８つの個別のハン
ドラ・ルーチンが使用される。
デコード及び調停論理（第１９Ａ図）とＡ Ｓ ｔＭ御
論理２１５は、Ｓ／８８プロセッサ６２切り放し機能を
与えること以外に、ＩＡＣＫサイクルの間にこの割り込
み機能を制御する。
論理２１５は、Ｓ／８８プロセッサ６２切り放し機能を
与えること以外に、ＩＡＣＫサイクルの間にこの割り込
み機能を制御する。
これらの詳細なハードウェア！！！能を、第１９Ａ図の
論理２１５及び２１６を詳細に示す第２０図を参照して
説明する。プロセッサ要素（ＰＥ）（３２からのアドレ
ス・ストローブ１！２７０は、制御論理２１５の１つの
入力に結合される。論理２１Ｓは、一対のデコード回路
２８０．２８１をもつ。回路２８０の出力２８２は、論
理２１５に結合され、回路２８０の出力２８２もまた、
ＡＮＤゲート２９１及び２８７を介して論理２１５に結
合される。通常、命令実行の間に、デコード回路２８０
．２８１が線２７０上のストローブ信号（ＡＳ）！、Ｐ
Ｅ ８２ ニ接続されたＳ／８８ハ−ドウエアに対す
る正常アドレス・ストローブである線２７０ａに論理２
１５を介して通過させる。
論理２１５及び２１６を詳細に示す第２０図を参照して
説明する。プロセッサ要素（ＰＥ）（３２からのアドレ
ス・ストローブ１！２７０は、制御論理２１５の１つの
入力に結合される。論理２１Ｓは、一対のデコード回路
２８０．２８１をもつ。回路２８０の出力２８２は、論
理２１５に結合され、回路２８０の出力２８２もまた、
ＡＮＤゲート２９１及び２８７を介して論理２１５に結
合される。通常、命令実行の間に、デコード回路２８０
．２８１が線２７０上のストローブ信号（ＡＳ）！、Ｐ
Ｅ ８２ ニ接続されたＳ／８８ハ−ドウエアに対す
る正常アドレス・ストローブである線２７０ａに論理２
１５を介して通過させる。
しかし、Ｓ／８８プロセツサ６２によって実行される命
令が、アドレス・パス１６１Ａ上に、”００７Ｅ”（こ
れは、ＰＥ６２をそのＳ／８８ハードウエアから切り放
し、ＰＥ６２をＳ／３７０ １１０動作に関連する機能
のためにＢＣＵ １５６に結合することを意味する）に
等しい、１Ｇ進上位４桁をもつ仮想アドレスを印加する
なら、デコード論理２８０は、線２７０ａ上のＡＳ信号
をブロックするために線２８２上に信号を配置し、線２
７０ ｂ ヲ介ＬＩ：ＢＣＵ１５８＆ＣＡＳを送る。デ
コード論理２８０はまた、線ＦＣＯ−２上の適当な機能
コードを検出するように設計するこヒもできるが、それ
は単なる設計事項である。第２２．２３及び２４図は、
パス１６１Ａ上のアドレス信号と、線２７０上のアドレ
ス・ストローブとの間の遅延を示している。これは、Ａ
ＳＩＩ号が立ち上げられる時点より前に線２７０ａ上の
ＡＳをブロックすることを可能ならしめる。尚、そのア
ドレス・パスに印加されるＳ／８８仮想アドレスの特殊
なグループ以外の手段を、ＰＥ６２をその関連Ｓ／８８
ハードウエアから切り放し、ＰＥ６２をＢＣＵ１５６に
結合することを示す条件をデコードするために使用する
こともできることが理解されよう。
令が、アドレス・パス１６１Ａ上に、”００７Ｅ”（こ
れは、ＰＥ６２をそのＳ／８８ハードウエアから切り放
し、ＰＥ６２をＳ／３７０ １１０動作に関連する機能
のためにＢＣＵ １５６に結合することを意味する）に
等しい、１Ｇ進上位４桁をもつ仮想アドレスを印加する
なら、デコード論理２８０は、線２７０ａ上のＡＳ信号
をブロックするために線２８２上に信号を配置し、線２
７０ ｂ ヲ介ＬＩ：ＢＣＵ１５８＆ＣＡＳを送る。デ
コード論理２８０はまた、線ＦＣＯ−２上の適当な機能
コードを検出するように設計するこヒもできるが、それ
は単なる設計事項である。第２２．２３及び２４図は、
パス１６１Ａ上のアドレス信号と、線２７０上のアドレ
ス・ストローブとの間の遅延を示している。これは、Ａ
ＳＩＩ号が立ち上げられる時点より前に線２７０ａ上の
ＡＳをブロックすることを可能ならしめる。尚、そのア
ドレス・パスに印加されるＳ／８８仮想アドレスの特殊
なグループ以外の手段を、ＰＥ６２をその関連Ｓ／８８
ハードウエアから切り放し、ＰＥ６２をＢＣＵ１５６に
結合することを示す条件をデコードするために使用する
こともできることが理解されよう。
線２８２上のブロッキング信号は、調停論理２８５に至
るｔＩａ１９０上ノＰ Ｅ ６２ Ｃ１−力ＪＬ／ −
ハｘ要求信号を発生するために、ＯＲ回路２８４に印加
される。論理２８５は、ＤＭＡＣ２０９がまだｉ１！２
８９上に要求を配置していない場合にのみＰＥ８２に対
する要求を許可する。ＰＥ６２バス許可線１９１は、Ｄ
ＭＡＣ要求がない場合にのみ活動化される。、１１１９
１上のＰＥ６２パス許可信号は、ＢＣＵ１５６によるＰ
Ｅ６２動作の準備のためにドライバ２１７及びドライバ
／レシーバ２１８を介してローカル・パス２４７．２２
３にＰＥｅ２パス１８１Ａ、Ｄを結合するために論理２
５３を介してイネーブルｌＩ２８６ａ、、ｂ（第１９Ａ
図）を立ち上げる。データ及びコマンドは、プロセッサ
・パス１６１Ａ、Ｄが、ＰＥ６２によって実行されつつ
ある命令の制御の下でローカル・パス２４７．２２３に
結合されている間に、ＰＥ６２とＢＣ１Ｊ１６６の要素
の間で転送することができる。アプリケーション・プロ
グラムＥＸＥＣ３７０及びＥＴＩＯファームウェアがそ
のような命令を含む。
るｔＩａ１９０上ノＰ Ｅ ６２ Ｃ１−力ＪＬ／ −
ハｘ要求信号を発生するために、ＯＲ回路２８４に印加
される。論理２８５は、ＤＭＡＣ２０９がまだｉ１！２
８９上に要求を配置していない場合にのみＰＥ８２に対
する要求を許可する。ＰＥ６２バス許可線１９１は、Ｄ
ＭＡＣ要求がない場合にのみ活動化される。、１１１９
１上のＰＥ６２パス許可信号は、ＢＣＵ１５６によるＰ
Ｅ６２動作の準備のためにドライバ２１７及びドライバ
／レシーバ２１８を介してローカル・パス２４７．２２
３にＰＥｅ２パス１８１Ａ、Ｄを結合するために論理２
５３を介してイネーブルｌＩ２８６ａ、、ｂ（第１９Ａ
図）を立ち上げる。データ及びコマンドは、プロセッサ
・パス１６１Ａ、Ｄが、ＰＥ６２によって実行されつつ
ある命令の制御の下でローカル・パス２４７．２２３に
結合されている間に、ＰＥ６２とＢＣ１Ｊ１６６の要素
の間で転送することができる。アプリケーション・プロ
グラムＥＸＥＣ３７０及びＥＴＩＯファームウェアがそ
のような命令を含む。
もしＤＭＡＣ要求が４１２８９上にあるなら、論理２８
５はＤＭＡＣ２０９に線１９０上のＰＥ６２要求に対す
る優先権を与え、線２６８上のＤＭＡＣパス許可信号が
ＤＭＡＣ２０９に戻され、ローカル・パス２４７．２２
３が、高速インターフェース・レジスタを介してローカ
ル記憶２１０とアダプタ・チャネル０、ｌの間に接続さ
れるか、またはＢＣＵ１６ＢによるＤＭＡＣ動作の準備
のためにＤＭＡＣ２０９及びローカル記憶２１０の間に
接続される。
５はＤＭＡＣ２０９に線１９０上のＰＥ６２要求に対す
る優先権を与え、線２６８上のＤＭＡＣパス許可信号が
ＤＭＡＣ２０９に戻され、ローカル・パス２４７．２２
３が、高速インターフェース・レジスタを介してローカ
ル記憶２１０とアダプタ・チャネル０、ｌの間に接続さ
れるか、またはＢＣＵ１６ＢによるＤＭＡＣ動作の準備
のためにＤＭＡＣ２０９及びローカル記憶２１０の間に
接続される。
それゆえ、アドレス００７ＥＸＸＸＸが論理２８０によ
ってデコードされるとき、論理２１５．２１６がＳ／８
８プロセツサ６２を関連ハードウェア（例えば１７６．
１７６．１７７）から切り放し、それをＢＣＵ１５６に
結合することが見て取れよう。この切り放しは、５７８
８オペレーテイング・システムには透過的である。
ってデコードされるとき、論理２１５．２１６がＳ／８
８プロセツサ６２を関連ハードウェア（例えば１７６．
１７６．１７７）から切り放し、それをＢＣＵ１５６に
結合することが見て取れよう。この切り放しは、５７８
８オペレーテイング・システムには透過的である。
同様に、デコード論理２８１ （及び関連ハードウェア
）は、アドレス・ストローブＡＳを線２７０ａからブロ
ックし、ＰＥ６２に対するＤＭＡＣ２０９割り込みシー
ケンスの間に調停論理２８５に対するローカル・パス要
求を開始する。
）は、アドレス・ストローブＡＳを線２７０ａからブロ
ックし、ＰＥ６２に対するＤＭＡＣ２０９割り込みシー
ケンスの間に調停論理２８５に対するローカル・パス要
求を開始する。
より詳しくは、ＤＭＡＣ２０９が割り込み信号を線２５
８ａ上に配置するとき、その割り込み信号は、ＯＲ回路
２９２ａ及び２９２と、Ｓ／８８割り込み優先順位論理
２９３のレベル６人カと、線ＩＰＬＯ−２を介してＰＥ
８２に印加される。
８ａ上に配置するとき、その割り込み信号は、ＯＲ回路
２９２ａ及び２９２と、Ｓ／８８割り込み優先順位論理
２９３のレベル６人カと、線ＩＰＬＯ−２を介してＰＥ
８２に印加される。
ＰＥ６２は、割り込み肯定応答サイクルで応答する。（
割り込みレベルを含む）予定の論理ビットが出力ＦＣＯ
〜２及びアドレス・パス１６１Ａ（ビットＡ１−３、Ａ
ｌ６−１９）上に配置され、それらのビットは、線２８
３上に出力を発生するために論理２８１によってデコー
ドされる。
割り込みレベルを含む）予定の論理ビットが出力ＦＣＯ
〜２及びアドレス・パス１６１Ａ（ビットＡ１−３、Ａ
ｌ６−１９）上に配置され、それらのビットは、線２８
３上に出力を発生するために論理２８１によってデコー
ドされる。
この出力及び、１１２５８Ｃ上の割り込み信号がＡＮＤ
ゲート２９１をして線２８７に信号を印加せしめ、以て
論理２１５をして、線２７０ｂを介してＢＣＵ論理２５
３にＡＳを印加させる。
ゲート２９１をして線２８７に信号を印加せしめ、以て
論理２１５をして、線２７０ｂを介してＢＣＵ論理２５
３にＡＳを印加させる。
、ｉｔ！２８７上のこの信号は、Ａ Ｓ ’ｊｈ線２下
２７０ａブロックし、ＯＲ回路２８４を介してｌｉｔ
９０上に、調停論理２８５に対するＰＥ６２バス要求を
配置する。アドレス・ストローブ（ＡＳ）Ｉｔは、Ｓ／
８８ハードウエアに至るのをブロックされるので、この
割り込みは、５７８８オペレーテイング・システムには
透過的である。
２７０ａブロックし、ＯＲ回路２８４を介してｌｉｔ
９０上に、調停論理２８５に対するＰＥ６２バス要求を
配置する。アドレス・ストローブ（ＡＳ）Ｉｔは、Ｓ／
８８ハードウエアに至るのをブロックされるので、この
割り込みは、５７８８オペレーテイング・システムには
透過的である。
特殊なＩＡＣＫビットが上述のようにパス１６１Ａ及び
ＦＣ○−２上で受け取られるとき、４１２７０ａ上のア
ドレス・ストローブ信号をブロックし、ＯＲ回路２８４
及び線１９０を介して調停論理２８５上にＰＥ６２要求
を配置するために、デコード論理２８１が！２８３上に
出力信号を発生ｔ６゜もＬＡ！２８９上＋、：ＤＭＡ（
１！求がなイナら、Ａ、 Ｎ Ｄゲート２９４−１に対
する。１１１９１上でＰＥ１３２パモ Ｄゲート２９４はＤＭＡＣ２０９に対する線２５８ｂ上
でＩ ＡＣＫＩ号を発生する。これにより、ＤＭＡＣ２
０９に、その割り込みベクタを提供するように警告され
る。ＤＭＡＣは次に、ローカル・パス上にベクタを配置
して論理２！５３に対する！２６６上でｒＤＴＡｃＪを
立ち上げる。論理２６３ ハ、ａ２７０ｂ上のＡｓ（ｔ
１号に応答ｔ、ｒ、ＤＭＡＣ２０９からＰＥ６２に適切
なベクタを読み込むべく回路２１７．２１８を介してロ
ーカル・パス２４８及び２２３にプロセッサ・バス１６
１Ａ及びＤを結合するために線２８６ａ、２８ｅｂ上の
イネーブルｇ！号を立ち上げる。ＤＭＡＣ２０９は、ド
ライバ・レシーバ２３４及びローカル・データ・パス２
２３のビット２３−１６を介して、そのデータ・パス２
４８（第１９Ａ図〉の最下位バイトからの割り込みベク
タを５７８８プロセツサ・データ・パス１６１Ｄに提供
する。
ＦＣ○−２上で受け取られるとき、４１２７０ａ上のア
ドレス・ストローブ信号をブロックし、ＯＲ回路２８４
及び線１９０を介して調停論理２８５上にＰＥ６２要求
を配置するために、デコード論理２８１が！２８３上に
出力信号を発生ｔ６゜もＬＡ！２８９上＋、：ＤＭＡ（
１！求がなイナら、Ａ、 Ｎ Ｄゲート２９４−１に対
する。１１１９１上でＰＥ１３２パモ Ｄゲート２９４はＤＭＡＣ２０９に対する線２５８ｂ上
でＩ ＡＣＫＩ号を発生する。これにより、ＤＭＡＣ２
０９に、その割り込みベクタを提供するように警告され
る。ＤＭＡＣは次に、ローカル・パス上にベクタを配置
して論理２！５３に対する！２６６上でｒＤＴＡｃＪを
立ち上げる。論理２６３ ハ、ａ２７０ｂ上のＡｓ（ｔ
１号に応答ｔ、ｒ、ＤＭＡＣ２０９からＰＥ６２に適切
なベクタを読み込むべく回路２１７．２１８を介してロ
ーカル・パス２４８及び２２３にプロセッサ・バス１６
１Ａ及びＤを結合するために線２８６ａ、２８ｅｂ上の
イネーブルｇ！号を立ち上げる。ＤＭＡＣ２０９は、ド
ライバ・レシーバ２３４及びローカル・データ・パス２
２３のビット２３−１６を介して、そのデータ・パス２
４８（第１９Ａ図〉の最下位バイトからの割り込みベク
タを５７８８プロセツサ・データ・パス１６１Ｄに提供
する。
ＤＭＡＣ２０９によって発行されるベクタ番号は、Ｓ／
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちの１つにジャンプするため
にＳ／８８プロセツサ６２によって使用される。
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちの１つにジャンプするため
にＳ／８８プロセツサ６２によって使用される。
Ｉｔ２６６上のＤＴＡＣＫ、及び論理２６３は、一対の
ＯＲ回路２８８を介してＰＥ６２サイクルを終了させる
ために、線２８６ａ、ｂ上のＤＳＡＣＫを活動化する。
ＯＲ回路２８８を介してＰＥ６２サイクルを終了させる
ために、線２８６ａ、ｂ上のＤＳＡＣＫを活動化する。
、！２８６ａ、ｂは、ＰＥ６２の最終的なり５ＡＣＫ入
力２６６ｅ、ｆを形成するために、標準のｓ／８８ＤＳ
ＡＣＫｉ１１２８１３ｃ。
力２６６ｅ、ｆを形成するために、標準のｓ／８８ＤＳ
ＡＣＫｉ１１２８１３ｃ。
ｄとＯＲされる。
統合サービス機能（第４９図）から１ｌｉ６Ｅｉ２を介
してＯＲ回路２９２ａに印加される割り込み要求は、Ｄ
ＭＡＣ割り込み要求に関連して前記に説明した動作と同
様の動作のシーケンスを引き起こす。また、一対のＡＮ
Ｄゲート２９４−２及び２９４−３ （！１！５２０図
）が、第４９図の論理白６４．５８５と、ローカル・デ
ータ・パス２２３を介するＢＣＵ１ｆ５６からＳ／８８
プロセツサ装置６２への適切なベクタ番号の転送を開始
するために線２６８ｄＳｅ上のＩＡＣＫ線を立ち上げる
ゆ尚、論理にわずかな変更を加えることによって、（Ｓ
／８８レベル６割り込み要求がＤＭＡＣまたはＢＣＩＪ
割り込み要求と並行していると＠）Ｓ７８８レベル６割
り込み要求に、ＤＭＡＣまたはＢＣＵ割り込み要求に対
する優先を与えることができることが理解されよう。し
かし、現在、電力障害を２次割り込みａヒして認識する
ことは、非常に適切である。
してＯＲ回路２９２ａに印加される割り込み要求は、Ｄ
ＭＡＣ割り込み要求に関連して前記に説明した動作と同
様の動作のシーケンスを引き起こす。また、一対のＡＮ
Ｄゲート２９４−２及び２９４−３ （！１！５２０図
）が、第４９図の論理白６４．５８５と、ローカル・デ
ータ・パス２２３を介するＢＣＵ１ｆ５６からＳ／８８
プロセツサ装置６２への適切なベクタ番号の転送を開始
するために線２６８ｄＳｅ上のＩＡＣＫ線を立ち上げる
ゆ尚、論理にわずかな変更を加えることによって、（Ｓ
／８８レベル６割り込み要求がＤＭＡＣまたはＢＣＩＪ
割り込み要求と並行していると＠）Ｓ７８８レベル６割
り込み要求に、ＤＭＡＣまたはＢＣＵ割り込み要求に対
する優先を与えることができることが理解されよう。し
かし、現在、電力障害を２次割り込みａヒして認識する
ことは、非常に適切である。
（ｃ）ＢＣＵアドレス・マツピング
ローカル記憶２１０ （第４１Ｃ図〉は固定サイズであ
って、Ｓ／８８ Ｐ Ｅ ６２仮想アドレス空間にマツ
プされている。ローカル記憶２１０は、３つの目的を差
別化するために次の３つのアドレス範囲に分けられてい
る。
って、Ｓ／８８ Ｐ Ｅ ６２仮想アドレス空間にマツ
プされている。ローカル記憶２１０は、３つの目的を差
別化するために次の３つのアドレス範囲に分けられてい
る。
＜１）Ｓ／８８ＰＥ８２がローカル・データ・バッファ
に対して直接読み書きを行ない、リンク・リストを含む
構造を制御し、 ＜２）Ｓ／８８ＰＥ６２がＢＣＵ１５Ｂとの間でコマン
ド、読取状況を読み′！ａｆ！！シ、コマンドは特定ア
ドレスからデコードされ、 （３） Ｓ／ ８８ Ｐ Ｅ ８２ ｈｔ （初期化及
ヒ正常動作の両方のために’）ＤＭＡＣレジスタに読み
書きし、レジスタ番号が特定のアドレスからデコードさ
れる。
に対して直接読み書きを行ない、リンク・リストを含む
構造を制御し、 ＜２）Ｓ／８８ＰＥ６２がＢＣＵ１５Ｂとの間でコマン
ド、読取状況を読み′！ａｆ！！シ、コマンドは特定ア
ドレスからデコードされ、 （３） Ｓ／ ８８ Ｐ Ｅ ８２ ｈｔ （初期化及
ヒ正常動作の両方のために’）ＤＭＡＣレジスタに読み
書きし、レジスタ番号が特定のアドレスからデコードさ
れる。
ローカル記憶アドレス空間は次のものを有する。
（１）データ・バッファ及び制御構造（６４にバイトで
あって、６１２バイト以下が物理記憶２１０中にリンク
・リストを含む）。
あって、６１２バイト以下が物理記憶２１０中にリンク
・リストを含む）。
（２）ＢＣＵコマンド領域（特定アドレスからデコード
された２６６バイト・コマンド）。
された２６６バイト・コマンド）。
（３）ＤＭＡＣアクセス領域（特定アドレスからデコー
ドされた２５６バイト・レジスタ番号）。
ドされた２５６バイト・レジスタ番号）。
ローカル・アドレス・デコード及びパス調停ユニット２
１６は、このローカル記憶空間内の全てのアドレスを検
出する。ＤＭＡＣ２０９は、それと同時に、上記領域＜
１）内のアドレスを提供していてもよい。ＤＭＡＣは上
記（２）または（３）の領域をアドレスしてはならず、
このことは初期化マイクロコードによって保証される。
１６は、このローカル記憶空間内の全てのアドレスを検
出する。ＤＭＡＣ２０９は、それと同時に、上記領域＜
１）内のアドレスを提供していてもよい。ＤＭＡＣは上
記（２）または（３）の領域をアドレスしてはならず、
このことは初期化マイクロコードによって保証される。
ＢＣ１Ｊ１６６は、ローカル・パス上のゑでのアドレス
をモニタし、制御タグを介して、上記範囲（２）乃至（
３）内のアドレスをもつ動作を、ローカル記憶２１０で
はなく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと再
指向させる。このようにして、上記範囲（２）乃至（３
）によって表されるローカル記憶２１０のアドレス領域
は、存在するけれども、そこに記憶するためには決して
使用されない。
をモニタし、制御タグを介して、上記範囲（２）乃至（
３）内のアドレスをもつ動作を、ローカル記憶２１０で
はなく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと再
指向させる。このようにして、上記範囲（２）乃至（３
）によって表されるローカル記憶２１０のアドレス領域
は、存在するけれども、そこに記憶するためには決して
使用されない。
好適な実施例では、第４のタイプの動作もまた、ローカ
ル・アドレス・デコード及びパス調停ユニット２１５に
よって処理され（。
ル・アドレス・デコード及びパス調停ユニット２１５に
よって処理され（。
すなわち、Ｓ／８８プロセツサ６２は、Ｓ／８８プロセ
ツサ６２に対するＤＭＡＣ２０９割り込みを承認し、前
述のＭＣ６８０２０アーキテクチヤに従って各割り込み
を完了させる。
ツサ６２に対するＤＭＡＣ２０９割り込みを承認し、前
述のＭＣ６８０２０アーキテクチヤに従って各割り込み
を完了させる。
この特殊動作は、その（アーキテクチャ的な特殊）デコ
ードがローカル記憶２１０の範囲内のアドレスでない、
という相違点により、５７８８ＰＥ６２が提供するアド
レス及び機能コードによって検出される。
ードがローカル記憶２１０の範囲内のアドレスでない、
という相違点により、５７８８ＰＥ６２が提供するアド
レス及び機能コードによって検出される。
それゆえ、ローカル・パス調停ユニット２１６は、この
場合のための特殊デコーダをもち、ＤＭＡＣに、その予
めプログラムされた割り込みベクタを提供するように通
知する。その動作は、さもなければ、ＤＭＡＣレジスタ
を読み取るＳ／８８プロセツサ６２と同様である。
場合のための特殊デコーダをもち、ＤＭＡＣに、その予
めプログラムされた割り込みベクタを提供するように通
知する。その動作は、さもなければ、ＤＭＡＣレジスタ
を読み取るＳ／８８プロセツサ６２と同様である。
アドレス・パス２４７は、高位桁が１ｅ進００７Ｅにデ
・コードするヒきＰＥ６２によって選択される。
・コードするヒきＰＥ６２によって選択される。
残り、の４つの１６進桁は、次のように割当てられる６
４ＫＢのローカル記憶アドレス範囲を与える。
４ＫＢのローカル記憶アドレス範囲を与える。
Ｉ１０装置 アドレス・デコード（またはコ
マンド） ＤＭＡＣレジスタ選択 ００７ＥＯＯＯＯ−００７ＥＯ
ＯＦＦ （上記領域３） ＢＣＵリセット ００７ＥＯ１００（上記領域２
） ＢＳＭ書込セレクト・ ００７ＥＯ１０４アツプ
（上記領域２）９８Ｍ読取セレクト・ ００
７Ｅ０１０８アツプ （上記領域２）Ｂ
ＣＵ状況読取 ００７ＥＯＩ ＱＣ（上記領域２
） ローカル記憶選択 ００７ＥＯ２００−００７ＥＦ
ＦＦＦ （上記領域１） 次に示すデ・−夕が、選択されたＤＭＡＣメモリ転送カ
ウント・レジスタと、後のＢＳＭ読取／書込選択コマン
ドで使用すべきＢＣＬ’１５６のために、Ｓ／８Ｂプロ
セツサ６２によってローカル・データ・パス２２３上に
配置される。
マンド） ＤＭＡＣレジスタ選択 ００７ＥＯＯＯＯ−００７ＥＯ
ＯＦＦ （上記領域３） ＢＣＵリセット ００７ＥＯ１００（上記領域２
） ＢＳＭ書込セレクト・ ００７ＥＯ１０４アツプ
（上記領域２）９８Ｍ読取セレクト・ ００
７Ｅ０１０８アツプ （上記領域２）Ｂ
ＣＵ状況読取 ００７ＥＯＩ ＱＣ（上記領域２
） ローカル記憶選択 ００７ＥＯ２００−００７ＥＦ
ＦＦＦ （上記領域１） 次に示すデ・−夕が、選択されたＤＭＡＣメモリ転送カ
ウント・レジスタと、後のＢＳＭ読取／書込選択コマン
ドで使用すべきＢＣＬ’１５６のために、Ｓ／８Ｂプロ
セツサ６２によってローカル・データ・パス２２３上に
配置される。
３１ ２３ １５ ７ ０００
００ ｏｑｂｂ ｂｈｂｂ ｂｂｂｂ ｒｓｐｐ ｋｋ
ｋｋ ＣＬＸＸ ＸＸＸＸビット３１−１６ ＜０００
０ ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ） ： ＤＭＡＣメ
モリ転送カウンタ中にセットされるバイト転送カウント ２６瓢高位バイト・カウント・ビットく最大バイト・カ
ウント（４０９６のみ）の場合１）２５−１６＝下位バ
イト・カウント・ビット。
００ ｏｑｂｂ ｂｈｂｂ ｂｂｂｂ ｒｓｐｐ ｋｋ
ｋｋ ＣＬＸＸ ＸＸＸＸビット３１−１６ ＜０００
０ ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ） ： ＤＭＡＣメ
モリ転送カウンタ中にセットされるバイト転送カウント ２６瓢高位バイト・カウント・ビットく最大バイト・カ
ウント（４０９６のみ）の場合１）２５−１６＝下位バ
イト・カウント・ビット。
ビット２６−１８は、実際のバイト・カウントの１／４
−ｔ−あられす（ダブル・ワード転送）。
−ｔ−あられす（ダブル・ワード転送）。
ＢＣＩＪ １５６は、後のＢＳＭ１！取／書込セレクト
・アップ゛コマンドのために次のようにしてデータを捉
える。
・アップ゛コマンドのために次のようにしてデータを捉
える。
３４−２７＝ＢＣＵによって無視される。
２６＊高位バイト・カウント・ビット。このビットは、
最大バイト・カウントが転送されつつあるときのみ１に
等しい。
最大バイト・カウントが転送されつつあるときのみ１に
等しい。
２６−１４＝４０９６パーｒ’トを［送する＜バイト・
カウント１〉を転送するためには、レジスタ２２０また
は２２２アダプタに対する転送パイ・ト・カウント（最
大４０９６バイト）は、１１１１ １１１１ １１１１
というカウントを美する。それゆえ、ＥＣＵ１５Ｂは、
（６４バイト・ブロックで）バイト・オフセット・ビッ
ト１５−１４とともにそれを提供する前に一度、ダブル
ワード境界ビット２８−１６をデクリメントする。
カウント１〉を転送するためには、レジスタ２２０また
は２２２アダプタに対する転送パイ・ト・カウント（最
大４０９６バイト）は、１１１１ １１１１ １１１１
というカウントを美する。それゆえ、ＥＣＵ１５Ｂは、
（６４バイト・ブロックで）バイト・オフセット・ビッ
ト１５−１４とともにそれを提供する前に一度、ダブル
ワード境界ビット２８−１６をデクリメントする。
１５−１４−下位バイト・カウント・ビット。これらの
ビットは、ダブルワード境界からの（パス・アダプタ条
件の場合）バイト・オフセット引く１をあられす。これ
らのビットは、ダブルバイトのみを転送するので、ＤＭ
ＡＣ２０９またはＢＣＵＩＥｉ６によっては使用されな
い。それらは、Ｓ／３７０ ＢＳＭ１８２に提供する
ためにパス・アダプタ１６４によって渡されるまでＢＣ
Ｕ１５６中にラッチされている。
ビットは、ダブルワード境界からの（パス・アダプタ条
件の場合）バイト・オフセット引く１をあられす。これ
らのビットは、ダブルバイトのみを転送するので、ＤＭ
ＡＣ２０９またはＢＣＵＩＥｉ６によっては使用されな
い。それらは、Ｓ／３７０ ＢＳＭ１８２に提供する
ためにパス・アダプタ１６４によって渡されるまでＢＣ
Ｕ１５６中にラッチされている。
１３−１２−レジスタ２１９または２２７に対するアダ
プタ・パス・チャネル優先順位。
プタ・パス・チャネル優先順位。
１１−０８−レジスタ２１９または２２７に対する記憶
キー ０７寓レジスタ２１９または２２７に対するカスタマ／
ＩＯＡ空間ビット ０６−Ｓ／８８プロセツサは、１つの追加ローカル記憶
アクセスが必要であることを示すために、ＢＳＭ書込み
セレクト・アップのためにこのビットを活動化させるこ
とになる。このことは、出発ローカル記憶アドレスがダ
ブルワード境界上にない場合に生じる。全てのＢＣＵア
クセスはダブルワード境界で開始しなくてはならないの
で、最初のアクセスは指定された開始アドレスのバイト
と、そのバブルワード・アドレスに含まれる先行バイト
とを含むことになる。その先行バイトは捨てられる。
キー ０７寓レジスタ２１９または２２７に対するカスタマ／
ＩＯＡ空間ビット ０６−Ｓ／８８プロセツサは、１つの追加ローカル記憶
アクセスが必要であることを示すために、ＢＳＭ書込み
セレクト・アップのためにこのビットを活動化させるこ
とになる。このことは、出発ローカル記憶アドレスがダ
ブルワード境界上にない場合に生じる。全てのＢＣＵア
クセスはダブルワード境界で開始しなくてはならないの
で、最初のアクセスは指定された開始アドレスのバイト
と、そのバブルワード・アドレスに含まれる先行バイト
とを含むことになる。その先行バイトは捨てられる。
０５−００富予約済み
次に示すのは、ＤＭＡＣメモリ転送カウント・レジスタ
のためにＳ／８８プロセツサ６２によって、及び後のキ
ュー・セレクト・アップ・コマンドのためにＢＣＵ１６
６によって、ローカル・パス２２３上に配置されるもの
である。
のためにＳ／８８プロセツサ６２によって、及び後のキ
ュー・セレクト・アップ・コマンドのためにＢＣＵ１６
６によって、ローカル・パス２２３上に配置されるもの
である。
００００００００００００ ｂｂｂｂ ００００ ｋｋ
ｋｋ ｏｘｘｘ ｘｘｘｘバイト転送カウント（ビット
３ｌ−１８）は、ＤＭＡＣチャネル３メモリ転送カウン
ト・レジスタＭＴＣにセットされる。
ｋｋ ｏｘｘｘ ｘｘｘｘバイト転送カウント（ビット
３ｌ−１８）は、ＤＭＡＣチャネル３メモリ転送カウン
ト・レジスタＭＴＣにセットされる。
ＢＣＵ１５８は、後のキュー・セクレト・アップ・コマ
ンドのために次のようにしてデータを捉える。
ンドのために次のようにしてデータを捉える。
３ ｌ−２０−ＢＣＵによって無視される。
１９−１８富レジスタ２２０または２２２に対するバイ
ト・カウント（最大６４バイト）１５−１２−ＢＣｔＪ
によって無視される。
ト・カウント（最大６４バイト）１５−１２−ＢＣｔＪ
によって無視される。
１１−０８−レジスタ２２７に対する記憶キー０７種レ
ジスタ２２７に対するカスタマ／ＩＯＡ空間ビット ０６−Ｏｏ−ＢＣＵによって無視される。
ジスタ２２７に対するカスタマ／ＩＯＡ空間ビット ０６−Ｏｏ−ＢＣＵによって無視される。
（Ｄ）ローカル・パス及びデータ・パス動作全てのロー
カル・パス動作は、Ｓ／８８プロセツサ６２のたはＤＭ
ＡＣ２０９からのパ、ス要求を介して開始される。５７
８８プロセツサ６２０−カル・バス動作には次のものが
ある。
カル・パス動作は、Ｓ／８８プロセツサ６２のたはＤＭ
ＡＣ２０９からのパ、ス要求を介して開始される。５７
８８プロセツサ６２０−カル・バス動作には次のものが
ある。
読取／書込ローカル記憶（３２ビツト）読取／書込ＤＭ
ＡＣレジスタ（８，１６，３２ビツト） ＤＭＡＣに対する割り込み肯定応答サイクル（８ピット
割り込みベクタ読取） ＢＣｔＪ状況読取（３２ビツトＢＣｔｌ読取）プログラ
ムされたＢＣＬＩリセット ＤＭＡＣ２０９０−カル・パス動作には次のものかある
。
ＡＣレジスタ（８，１６，３２ビツト） ＤＭＡＣに対する割り込み肯定応答サイクル（８ピット
割り込みベクタ読取） ＢＣｔＪ状況読取（３２ビツトＢＣｔｌ読取）プログラ
ムされたＢＣＬＩリセット ＤＭＡＣ２０９０−カル・パス動作には次のものかある
。
リンク・リスト・ロード（１６ビツト）ＤＭＡＣ動作（
３２ピツト） ローカル記憶アドレスのみを与える ローカル・パス要求を与える 割り込み ４チヤネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビツト） 不正ＤＭＡＣ動作及び他のＤＭＡＣ検出エラーのために
エラー割り込みベクタを与える（８ビツト） Ｂ Ｃ’Ｕ ｌ ５ Ｂローカル・パス動作には次のも
のがある。
３２ピツト） ローカル記憶アドレスのみを与える ローカル・パス要求を与える 割り込み ４チヤネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビツト） 不正ＤＭＡＣ動作及び他のＤＭＡＣ検出エラーのために
エラー割り込みベクタを与える（８ビツト） Ｂ Ｃ’Ｕ ｌ ５ Ｂローカル・パス動作には次のも
のがある。
ＤＭＡ動作の間に読取／書込データ（３２ピツト）を与
える。
える。
ＤＭＡＣ２０９に対するデータ要求を開始する。
ＤＭＡＣ，ｌ１ＰＣＬ０ ２６７ａを介して、読取メイ
ルボックス割り込み要求を開始する。
ルボックス割り込み要求を開始する。
Ｓ／８８プロセツサ８２が、有効ローカル・パス・デコ
ード＜００７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・パスを活動化する
ときはいつでも、ＢＣＵＩ５ｅ論理が次のことを実行す
る。
ード＜００７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・パスを活動化する
ときはいつでも、ＢＣＵＩ５ｅ論理が次のことを実行す
る。
５７８８に対するアドレス・ストローブ線をブロックす
る。
る。
競合、論理２１６に対するパス要求を活動化する。
もしローカル・パスが使用状態にないなら、５７８８プ
ロセツサ・アドレス・パス１６１Ａ及びデータ・パス１
６１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・パス２４７．２２３に結合される。そして、
読取、書込またはＩＡＣＫ動作が実行される。
ロセツサ・アドレス・パス１６１Ａ及びデータ・パス１
６１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・パス２４７．２２３に結合される。そして、
読取、書込またはＩＡＣＫ動作が実行される。
ＤＳＡＣＫａＬ２６６ａＳｂは、そのサイクルを閉じる
ために、ＢＣＵ論理によって活動化される。
ために、ＢＣＵ論理によって活動化される。
全てのローカル記憶及びＢＣＵ指示コマンドの場合３２
ビツトＤＳＡＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツト５ＡＣＫ ＩＡＣＫサイクルの場合１６ビツトＤＳＡＣＫＤＭＡＣ
２０９からのＤＭＡＣパス要求（ＢＲ）１２６９は、Ｄ
ＭＡＣ＊たはリンク・リスト・ロード・シーケンスの場
合に活動化される。
ビツトＤＳＡＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツト５ＡＣＫ ＩＡＣＫサイクルの場合１６ビツトＤＳＡＣＫＤＭＡＣ
２０９からのＤＭＡＣパス要求（ＢＲ）１２６９は、Ｄ
ＭＡＣ＊たはリンク・リスト・ロード・シーケンスの場
合に活動化される。
このこヒが生じると、ＥＣＵ１６６は次のことを実行す
る。
る。
もし口゛−カル・パスが使用されていないなら、（ＤＭ
ＡＣ読収／読込／書込リンク・リスト・ロードの間に”
）ＤＭＡＣアドレスがローカル・アドレス・バス２４７
にゲートされる。ＢＣＵ１６６論理は、ＤＭＡＣレジス
タからのデータ（ローカル記憶２１０に対するＤＭＡＣ
書込み）をローカル・データ・パス２２３にロードする
。ローカル記憶２１０は、そのデータ（ＤＭＡＣＩ取立
たはリンク・リスト・ロード）をローカル・パス２２３
にロードする。そして、読取／書込動作が実行される。
ＡＣ読収／読込／書込リンク・リスト・ロードの間に”
）ＤＭＡＣアドレスがローカル・アドレス・バス２４７
にゲートされる。ＢＣＵ１６６論理は、ＤＭＡＣレジス
タからのデータ（ローカル記憶２１０に対するＤＭＡＣ
書込み）をローカル・データ・パス２２３にロードする
。ローカル記憶２１０は、そのデータ（ＤＭＡＣＩ取立
たはリンク・リスト・ロード）をローカル・パス２２３
にロードする。そして、読取／書込動作が実行される。
（Ｅ）ローカル記憶２１０との間のＳ／８８プロセツサ
６２及びＤＭＡＣ２０９アドレシング５７８８プロセツ
サ６２からローカル記憶２１０へのアドレス・ビット割
当ては次のようである。すなわち、下位ビット０．１
（及び、図示しないがＰＥ６２の５ＩＺＯ１１）が、転
送すべきバイトの数とパス割当て＜１−４）を決定する
。
６２及びＤＭＡＣ２０９アドレシング５７８８プロセツ
サ６２からローカル記憶２１０へのアドレス・ビット割
当ては次のようである。すなわち、下位ビット０．１
（及び、図示しないがＰＥ６２の５ＩＺＯ１１）が、転
送すべきバイトの数とパス割当て＜１−４）を決定する
。
ビ・シト２−ＩＳは、まとめて、記憶空間２１０のため
のアドレス・ビットである。
のアドレス・ビットである。
リンク・リスト・モードにおいては、ＤＭＡＣアドレス
・ビットＡ２がローカル記憶２１０に対する下位アドレ
ス・ビット（ダブルワード境界）ヒして使用される。Ｄ
ＭＡＣ２０９は、ワード指向（１６ピツト）装置（ＡＩ
はその下位アドレス・ビットである）であり、また、ロ
ーカル・アドレス２１０はダブルワード（３２ピツト）
によってアクセスされるので、ＤＭＡＣ２０９が連続的
ローカル記憶位置からその内部リンク・リストへデータ
を読み込むことを可能ならしめるために、ハードウェア
中になんらかの手段が与えられる。このことは、Ａ２を
下位アドレス・ビットとして使用して、記憶２１０中で
２度ダブルワード位置を読み取ることによって達成され
る。ビットＡ１は、ローカル・パスから高／低ワードを
選択するために使用される。ローカル記憶２１０に対す
るアドレス・ビット・シフトは、ハードウェア中で、Ｄ
ＭＡＣ機能コード・ビットによって達成される。ＤＭＡ
Ｃ２０９からの”７”以外の任意の機能コードは、アド
レス・ピットＡ１’５−ＡＯ２をローカル記憶２１０に
提供させる。この構成は、ＤＭＡＣ２０９のためのロー
カル記憶リンク・リスト・データを、記憶２１０中の連
続的位置に記憶することを可能ならしめる。
・ビットＡ２がローカル記憶２１０に対する下位アドレ
ス・ビット（ダブルワード境界）ヒして使用される。Ｄ
ＭＡＣ２０９は、ワード指向（１６ピツト）装置（ＡＩ
はその下位アドレス・ビットである）であり、また、ロ
ーカル・アドレス２１０はダブルワード（３２ピツト）
によってアクセスされるので、ＤＭＡＣ２０９が連続的
ローカル記憶位置からその内部リンク・リストへデータ
を読み込むことを可能ならしめるために、ハードウェア
中になんらかの手段が与えられる。このことは、Ａ２を
下位アドレス・ビットとして使用して、記憶２１０中で
２度ダブルワード位置を読み取ることによって達成され
る。ビットＡ１は、ローカル・パスから高／低ワードを
選択するために使用される。ローカル記憶２１０に対す
るアドレス・ビット・シフトは、ハードウェア中で、Ｄ
ＭＡＣ機能コード・ビットによって達成される。ＤＭＡ
Ｃ２０９からの”７”以外の任意の機能コードは、アド
レス・ピットＡ１’５−ＡＯ２をローカル記憶２１０に
提供させる。この構成は、ＤＭＡＣ２０９のためのロー
カル記憶リンク・リスト・データを、記憶２１０中の連
続的位置に記憶することを可能ならしめる。
ローカル記憶読取／書込モードにおいては、ＤＭＡＣビ
ットＡ１は、ローカル記憶２１０に対する下位アドレス
めビットとして使用される。ひの読取データは、アダプ
タ・パス・チャネル１書込バツフア２２８から記憶２１
０に供給される。
ットＡ１は、ローカル記憶２１０に対する下位アドレス
めビットとして使用される。ひの読取データは、アダプ
タ・パス・チャネル１書込バツフア２２８から記憶２１
０に供給される。
データは、記憶２１０からアダプタ・パス・チャネル１
書込バツフア２２８に書き込まれる。ＤＭＡＣは１６ビ
ツト装置であるので、その下位アドレス・ビットは、ワ
ード境界をあられすように意図されている。しかし、各
ＤＭＡＣ２０９作は、ダブルワードにアクセスする。ワ
ード・アクセス・アドレシング機構を用いてダブルワー
ド・アクセスに対処するためには、アドレス・シフトが
必要である。
書込バツフア２２８に書き込まれる。ＤＭＡＣは１６ビ
ツト装置であるので、その下位アドレス・ビットは、ワ
ード境界をあられすように意図されている。しかし、各
ＤＭＡＣ２０９作は、ダブルワードにアクセスする。ワ
ード・アクセス・アドレシング機構を用いてダブルワー
ド・アクセスに対処するためには、アドレス・シフトが
必要である。
ローカル記憶２１０に対するアドレス・ビット・シフト
は、ＤＭＡＣ機能コード・ビットを介してハードウェア
中で達成される。ＤＭＡＣ２０９からの「７」という機
能コードは、アドレス・ビットＡ１４−ＡＯＩのローカ
ル記憶２１０への提供をもたらす。正確な動作を可能な
らしめるために、ＤＭＡＣに＊ｉのバイト・カウントの
１７７４（実際のワード・カウントの１／２）がロード
される。ＤＭＡＣ書込み動作のために、全てのＤＭＡＣ
動作が通常ダブルワード・アクセスであるけれども、Ｄ
ＭＡＣ２０９からのｔＪＤｓ及びＬＤＳ線（図示しない
）を制御することによって、ワード書込を許容するため
の手段が存在する。ＵＤＳ及びＬＤＳ信号は、高位（Ｄ
３１−Ｄ １６）及び下位（ＤＩ５−Ｄｏ）部分ローカ
ル記憶２１Ｏのアクセスを引き起こす。
は、ＤＭＡＣ機能コード・ビットを介してハードウェア
中で達成される。ＤＭＡＣ２０９からの「７」という機
能コードは、アドレス・ビットＡ１４−ＡＯＩのローカ
ル記憶２１０への提供をもたらす。正確な動作を可能な
らしめるために、ＤＭＡＣに＊ｉのバイト・カウントの
１７７４（実際のワード・カウントの１／２）がロード
される。ＤＭＡＣ書込み動作のために、全てのＤＭＡＣ
動作が通常ダブルワード・アクセスであるけれども、Ｄ
ＭＡＣ２０９からのｔＪＤｓ及びＬＤＳ線（図示しない
）を制御することによって、ワード書込を許容するため
の手段が存在する。ＵＤＳ及びＬＤＳ信号は、高位（Ｄ
３１−Ｄ １６）及び下位（ＤＩ５−Ｄｏ）部分ローカ
ル記憶２１Ｏのアクセスを引き起こす。
ＰＥ２からＤＭＡＣ２０９へのモードでは、５７８８プ
ロセツサＰＥ２は、ＤＭＡＣ動作の内部制御をセットア
ツプするために、４つのＤＭＡＣチャネルＯ−３のめい
めいのＤＭＡＣレジスタに書込を行うことになる。ＰＥ
８２はまた、全てのＤＭＡＣレジスタを読み取る能力を
もつ。ＤＭＡＣ２０９は、２つの線ＤＳＡＣＫＯ，ＤＳ
ＡＣＫ１をもち、８．１６．３２ビツトのポート・サイ
ズを許容するパス２６６上にワード＜１８ビツト）ＤＳ
ＡＣＫを戻す。このことはまた、ＤＭＡＣ２０９が、Ｄ
ＭＡＣロードを適切に実行するために必要なだけの数の
サイクルを用いることを可能ならしめる。
ロセツサＰＥ２は、ＤＭＡＣ動作の内部制御をセットア
ツプするために、４つのＤＭＡＣチャネルＯ−３のめい
めいのＤＭＡＣレジスタに書込を行うことになる。ＰＥ
８２はまた、全てのＤＭＡＣレジスタを読み取る能力を
もつ。ＤＭＡＣ２０９は、２つの線ＤＳＡＣＫＯ，ＤＳ
ＡＣＫ１をもち、８．１６．３２ビツトのポート・サイ
ズを許容するパス２６６上にワード＜１８ビツト）ＤＳ
ＡＣＫを戻す。このことはまた、ＤＭＡＣ２０９が、Ｄ
ＭＡＣロードを適切に実行するために必要なだけの数の
サイクルを用いることを可能ならしめる。
５７８８プロセツサ５ＩＺＯ１ＳＩＺＩ （図示しない
）及びＡＯ線は、ＤＭＡＣ２０９に対してＵＤＳ（上方
データ・ストローブ）及びＬＤＳ（下方データ・ストロ
ーブ）１人力を発生するために使用される。このことは
、前述のＤＭＡＣに関連する刊行物に詳細に説明されて
いるように、ＤＭＡＣ２０９中のバイト幅レジスタをア
クセスするために必要である。ＬＤＳ線は、アドレス・
パス１６１Ｄの、ＮＯＴ ５ＩＺＯと、５ＩＤＯと、
ＡＯの論理ＯＲから発生される。ＵＤＳ線は、ＡＯの論
理ＮＯＴから発生される。５ＩＺＯ線は、ワード幅レジ
スタがアクセスされつつある時に（ＮＯＴ Ｓ Ｉ
２０）下位バイトにアクセスするために使用される。５
ＩＺ１線は、ワード幅レジスタが「３バイトが残るＪＳ
／８８プロセッサ動作を介してアクセスされている時に
、下位バイトにアクセスするために使用される。このこ
とは、Ｓ／８８プロセツサがダブルワード（３２ビツト
）読取／書込動作を奇数バイト境界上でＤＭＡＣに対し
て実行しているヒきのみ生じる。
）及びＡＯ線は、ＤＭＡＣ２０９に対してＵＤＳ（上方
データ・ストローブ）及びＬＤＳ（下方データ・ストロ
ーブ）１人力を発生するために使用される。このことは
、前述のＤＭＡＣに関連する刊行物に詳細に説明されて
いるように、ＤＭＡＣ２０９中のバイト幅レジスタをア
クセスするために必要である。ＬＤＳ線は、アドレス・
パス１６１Ｄの、ＮＯＴ ５ＩＺＯと、５ＩＤＯと、
ＡＯの論理ＯＲから発生される。ＵＤＳ線は、ＡＯの論
理ＮＯＴから発生される。５ＩＺＯ線は、ワード幅レジ
スタがアクセスされつつある時に（ＮＯＴ Ｓ Ｉ
２０）下位バイトにアクセスするために使用される。５
ＩＺ１線は、ワード幅レジスタが「３バイトが残るＪＳ
／８８プロセッサ動作を介してアクセスされている時に
、下位バイトにアクセスするために使用される。このこ
とは、Ｓ／８８プロセツサがダブルワード（３２ビツト
）読取／書込動作を奇数バイト境界上でＤＭＡＣに対し
て実行しているヒきのみ生じる。
ビットＡＯは、２バイト・レジスタ中で、上位または下
位バイトを選択するために使用される。
位バイトを選択するために使用される。
ビットＡＯ，ＡＸは、４パイｌ−ＤＭＡＣレジスタ中で
バイトを選択するために使用される。ＰＥ６２アドレス
・パス１６１ＤのビットＡＳ、Ａ７は、４つのＤＭＡＣ
チャネルのうちの１つを選択する。
バイトを選択するために使用される。ＰＥ６２アドレス
・パス１６１ＤのビットＡＳ、Ａ７は、４つのＤＭＡＣ
チャネルのうちの１つを選択する。
（Ｆ）ＢＣｌＪ ＢＳＭ読収読書／書込バイトウンタ
動作 ＢＣＵ１６６は、各アダプタ・パス２５０．２５１に亙
って４ＫＢまでのデータを転送するＤＭＡＣ２０９から
の単一コマンドを受け取ることができる。しかし、各パ
スは、１回のデータ転送動作毎に６４バイトのブロック
しか処理することができない。プロトコル必要条件を満
たすためにハードウェアが従わなくてはならない別のア
ダプタ・パスの制約がある。以下に、これを達成するＢ
ＣＵ１６Ｂのハードウェアについて詳細に説明する。
動作 ＢＣＵ１６６は、各アダプタ・パス２５０．２５１に亙
って４ＫＢまでのデータを転送するＤＭＡＣ２０９から
の単一コマンドを受け取ることができる。しかし、各パ
スは、１回のデータ転送動作毎に６４バイトのブロック
しか処理することができない。プロトコル必要条件を満
たすためにハードウェアが従わなくてはならない別のア
ダプタ・パスの制約がある。以下に、これを達成するＢ
ＣＵ１６Ｂのハードウェアについて詳細に説明する。
ＢＣ１Ｊ１６６は、アダプタ・パスＢＳＭ１１Ｉ取及び
ＢＳＭ書込動作のために使用される２つのフルワード（
１１ピヅト）カウンタ２２０．２２２と、２つの境界（
４ビツト）カウンタ２２１．２２４を含む。境界カウン
タ２２１．２２４は、６４バイト境界交差が何らかの単
一コマンド／データ転送動作についてＢＣＵ１５８によ
って検出されるか、またはバイト・カウントが６４バイ
トよりも大きいとき、パス・アダプタに対する開始アド
レスをあられす。そのバイト境界の内容は、最後のブロ
ック転送以外の全ての場合に、パス・アダプタに提供さ
れる。フルワード・カウンタの内容は、最後のブロック
転送（最後のコマンド／データ転送動作）の場合にのみ
提供される。
ＢＳＭ書込動作のために使用される２つのフルワード（
１１ピヅト）カウンタ２２０．２２２と、２つの境界（
４ビツト）カウンタ２２１．２２４を含む。境界カウン
タ２２１．２２４は、６４バイト境界交差が何らかの単
一コマンド／データ転送動作についてＢＣＵ１５８によ
って検出されるか、またはバイト・カウントが６４バイ
トよりも大きいとき、パス・アダプタに対する開始アド
レスをあられす。そのバイト境界の内容は、最後のブロ
ック転送以外の全ての場合に、パス・アダプタに提供さ
れる。フルワード・カウンタの内容は、最後のブロック
転送（最後のコマンド／データ転送動作）の場合にのみ
提供される。
Ｓ／８８プロセツサ６２は、レジスタ２２２または２２
０に対する転送のため、ローカル・パス２２３（第４６
Ｆ図）上に、バイト・カウント、キー、及び優先順位ビ
ットを配置する。ｒビット（カウント・ビット１〉は、
ワード（２バイト）境界をあられし、Ｓビット（カウン
ト・ビットＯ）はバイト境界をあられす。フルワード・
カウンタ・ビットは、２ＫＢ−１ダブルワード転送能力
をあられす。すべての転送は、ダブルワードを単位とし
て行うので、ビット２が下位デクリメント・ビットであ
る。ｒ及びＳビットは、ＢＣＵによってラッチされ、最
終の６４Ｂ転送でパス・アダプタ１５４に提供される。
０に対する転送のため、ローカル・パス２２３（第４６
Ｆ図）上に、バイト・カウント、キー、及び優先順位ビ
ットを配置する。ｒビット（カウント・ビット１〉は、
ワード（２バイト）境界をあられし、Ｓビット（カウン
ト・ビットＯ）はバイト境界をあられす。フルワード・
カウンタ・ビットは、２ＫＢ−１ダブルワード転送能力
をあられす。すべての転送は、ダブルワードを単位とし
て行うので、ビット２が下位デクリメント・ビットであ
る。ｒ及びＳビットは、ＢＣＵによってラッチされ、最
終の６４Ｂ転送でパス・アダプタ１５４に提供される。
以下のパス・アダプタ制約条件、及びローカル・パス２
２３上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になってくる。このことは、奇数バイト／ワ
ードをＳ／３７０ ＰＥ８４に転送することを可能な
らしめ、また、ダブルワード境界にない開始アドレスに
も対処するものである。パス・アダプタ１５４に提供さ
れるバイト・カウントは、６４バイト以上であることは
できない。そのカウントは、バイト数−１で与えられな
くてはならない。いかなるブロック転送も６４バイト境
界に交差してはならない。
２３上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になってくる。このことは、奇数バイト／ワ
ードをＳ／３７０ ＰＥ８４に転送することを可能な
らしめ、また、ダブルワード境界にない開始アドレスに
も対処するものである。パス・アダプタ１５４に提供さ
れるバイト・カウントは、６４バイト以上であることは
できない。そのカウントは、バイト数−１で与えられな
くてはならない。いかなるブロック転送も６４バイト境
界に交差してはならない。
バイト・カウントが６４バイトに等しいかそれよりも小
さく、境界交差がなく、開始アドレスがダブルワード境
界上にないとき、ダブルワード・カウントに対する追加
的な調節が必要となることがある。
さく、境界交差がなく、開始アドレスがダブルワード境
界上にないとき、ダブルワード・カウントに対する追加
的な調節が必要となることがある。
６４バイト境界交差が存在する時、カウント値に拘らず
、少なくとも２つのアダプタ・パス・コマンド／データ
転送動作が必要である。Ｓ／８８プロセツサは、前述の
係数の検査に基づき、ダブルワード・カウントと、ｒ
Ｎ、８及びｉビットを予備計算し、またバイト転送総カ
ウントを予備計算する。ｒ及びＳビットは、最後のコマ
ンド／データ転送動作までパス・アダプタ１５４に提供
されない。
、少なくとも２つのアダプタ・パス・コマンド／データ
転送動作が必要である。Ｓ／８８プロセツサは、前述の
係数の検査に基づき、ダブルワード・カウントと、ｒ
Ｎ、８及びｉビットを予備計算し、またバイト転送総カ
ウントを予備計算する。ｒ及びＳビットは、最後のコマ
ンド／データ転送動作までパス・アダプタ１５４に提供
されない。
Ｓ／８８ＰＥ６２がローカル・パス２２３（第４５Ｆ図
）上にカウントを配置する時、ＤＭＡＣ２０９はビット
３１−１６を捉え、ＢＣ１Ｊ１６６はビット２６−６を
捉える。ＢＣＵ１５６はレジスタ２２０または２２２中
にビット２６−１４を格納する。ビット２８−１６は、
ダブルワード・カウント・フィールドをあられす。カウ
ンタ２２０または２２２は、ダブルワード境界上（ビッ
ト２）でデクリメントされる。Ｓ／８８プロセツサＰＥ
６２は、ローカル・アドレス・パス２４７上に８８Ｍ読
取／書込セレクト・アップ・コマンドを配置し、ローカ
ル・データ・パス２２３上にＢＳＭ開始アドレスを配置
する。
）上にカウントを配置する時、ＤＭＡＣ２０９はビット
３１−１６を捉え、ＢＣ１Ｊ１６６はビット２６−６を
捉える。ＢＣＵ１５６はレジスタ２２０または２２２中
にビット２６−１４を格納する。ビット２８−１６は、
ダブルワード・カウント・フィールドをあられす。カウ
ンタ２２０または２２２は、ダブルワード境界上（ビッ
ト２）でデクリメントされる。Ｓ／８８プロセツサＰＥ
６２は、ローカル・アドレス・パス２４７上に８８Ｍ読
取／書込セレクト・アップ・コマンドを配置し、ローカ
ル・データ・パス２２３上にＢＳＭ開始アドレスを配置
する。
ＤＭＡＣ２０９は、３２ビツトに接続された１６ビツト
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタ２１４は
、各転送毎に１ワード（２バイト）ｆ！けインクリメン
トする。しかし、各転送は実際には３２ビツトであるた
め、ダブルワード（４バイト）インクリメントが必要で
ある。これを達成するために、Ｓ／８８プロセツサＰＥ
６２は常に、ＭＡＲを（記憶２１０中の）所望の開始ア
ドレスの半分にセットする。ＢＣＵ１５６は次に、それ
をローカル・パス２２３に提供する前にＭＡＲからのア
ドレスを２倍することによって補償し、以て、記憶２１
０にあられれる正しいアドレス順序付けがもたらされる
。
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタ２１４は
、各転送毎に１ワード（２バイト）ｆ！けインクリメン
トする。しかし、各転送は実際には３２ビツトであるた
め、ダブルワード（４バイト）インクリメントが必要で
ある。これを達成するために、Ｓ／８８プロセツサＰＥ
６２は常に、ＭＡＲを（記憶２１０中の）所望の開始ア
ドレスの半分にセットする。ＢＣＵ１５６は次に、それ
をローカル・パス２２３に提供する前にＭＡＲからのア
ドレスを２倍することによって補償し、以て、記憶２１
０にあられれる正しいアドレス順序付けがもたらされる
。
ＢＣｔＪ１５６は、次のことを実行する。
（１）境界カウンタ２２１または２２４が、ローカル・
データ・パス２２３の反転ビット２−５からロードされ
、それと同時に、８８Ｍアドレス・レジスタ２２８また
は２３１がロードされる。
データ・パス２２３の反転ビット２−５からロードされ
、それと同時に、８８Ｍアドレス・レジスタ２２８また
は２３１がロードされる。
（２）ダブルワード境界（ビット２）上で、フルワード
・カウンタ２２０または２２２をデクリメントする。
・カウンタ２２０または２２２をデクリメントする。
（３）ダブルワード境界（ビット２）上で、８８Ｍアド
レス・レジスタ２２８または２３１をインクリメントす
る。
レス・レジスタ２２８または２３１をインクリメントす
る。
６４バイト以上が残り、またはデータのブロック転送の
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、８８Ｍアドレス・レジスタ２
３１または２２８ピツト１、Ｏ（反転）からコマンド／
状況パス２４９または２３１に、ＢＳＭ読収読書／書込
コマンドイト・カウントをロードする。そして次に、読
取／書込動作が実行される。、ＢＣＵ１６６は、ダブル
ワード境界上で、境界カウント・レジスタ２２１または
２２４とフルワード・カウント・レジスタ２２０または
２２２をデクリメントし、さらに、８８Ｍアドレス・レ
ジスタ２３１または２２８をダブルワード境界上でイン
クリメントする。ＢＣＵ１５６は、８８Ｍアドレス・レ
ジスタ２３１または２２８のビット６−２＝００００と
なったとき、すなわち、６４バイト境界で停止する。境
界カウンタ・ビットはこのヒき１１１１であるべきであ
る。
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、８８Ｍアドレス・レジスタ２
３１または２２８ピツト１、Ｏ（反転）からコマンド／
状況パス２４９または２３１に、ＢＳＭ読収読書／書込
コマンドイト・カウントをロードする。そして次に、読
取／書込動作が実行される。、ＢＣＵ１６６は、ダブル
ワード境界上で、境界カウント・レジスタ２２１または
２２４とフルワード・カウント・レジスタ２２０または
２２２をデクリメントし、さらに、８８Ｍアドレス・レ
ジスタ２３１または２２８をダブルワード境界上でイン
クリメントする。ＢＣＵ１５６は、８８Ｍアドレス・レ
ジスタ２３１または２２８のビット６−２＝００００と
なったとき、すなわち、６４バイト境界で停止する。境
界カウンタ・ビットはこのヒき１１１１であるべきであ
る。
６４バイトまたはされ以下が残り、データのブロック転
送の間に境界交差がないなら、ＢＣＵ １５６はカウン
タ２２０または２２２のビット５−２及び、ｒ、 ｓビ
ットから、アダプタ・パス・コマンド／状況パス２４９
上に、ＢＳＭｉｆｉ取／書込コマンド・バイト・カウン
トをロードする。ＢＣＵ１５６は次に、読取／書込動作
を実行し、その間に、ＢＣ１Ｊ１６６は、ダブルワード
境界上でレジスタ２２０または２２２をデクリメントし
、ダブルワード境界上で８８Ｍアドレス・レジスタ２３
１または２２８をインクリメントし、レジスタ２２０ま
たは２２２のビット１２−２が全てｌであるとき停止す
る。境界交差は、カウント・レジスタ２２０または２２
２のビット２−５をその境界レジスタ２２１または２２
４ヒ比較することによって検出される。もしカウント・
レジスタ２２０．２２２の値が境界レジスタ２２１．２
２４の値よりも大きいなら、境界交差が検出されている
。
送の間に境界交差がないなら、ＢＣＵ １５６はカウン
タ２２０または２２２のビット５−２及び、ｒ、 ｓビ
ットから、アダプタ・パス・コマンド／状況パス２４９
上に、ＢＳＭｉｆｉ取／書込コマンド・バイト・カウン
トをロードする。ＢＣＵ１５６は次に、読取／書込動作
を実行し、その間に、ＢＣ１Ｊ１６６は、ダブルワード
境界上でレジスタ２２０または２２２をデクリメントし
、ダブルワード境界上で８８Ｍアドレス・レジスタ２３
１または２２８をインクリメントし、レジスタ２２０ま
たは２２２のビット１２−２が全てｌであるとき停止す
る。境界交差は、カウント・レジスタ２２０または２２
２のビット２−５をその境界レジスタ２２１または２２
４ヒ比較することによって検出される。もしカウント・
レジスタ２２０．２２２の値が境界レジスタ２２１．２
２４の値よりも大きいなら、境界交差が検出されている
。
（Ｇ） ＢＣｔＪ １５６／アダプタ１５４ハンドシエ
ーク・シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ビツ
ト・ワードの転送を行う読取メイルボックス・コマンド
及び記憶読取コマンドのための、ＢＣ１Ｊ１５６ヒアダ
プタ１５４の間のハンドシェーク・シーケンスを示して
いる。
ーク・シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ビツ
ト・ワードの転送を行う読取メイルボックス・コマンド
及び記憶読取コマンドのための、ＢＣ１Ｊ１５６ヒアダ
プタ１５４の間のハンドシェーク・シーケンスを示して
いる。
メイルボックス読取または記憶読取コマンドがパス２９
０上で発行されるとき（第１９Ａ図）、Ｓ／３７０記憶
１６２から適切なデータをフェッチするために、左ゲー
ト（ＧＴ ＬＴ）及び右ゲート（ＧＴ ＲＴ）とい
う一対の信号が順次的に、アダプタ１５４に対して、レ
ジスタ２１４及び２１９（第１９ＢＩｇ）中のコマンド
及びアドレスの右及び左部分をゲートする。タグ・アッ
プ・コマンドは、線２６２ａ上で立ち上げられ、それに
周期的なレジスタ・データ信号が続く。タグ・ダウンは
、フェッチされたデータがバッファ２Ｓ９中に格納され
るまで線２６２ｂ上で立ち上げられている。次の周期的
クロック左及びクロック右信号が立ち上がるとき、フェ
ッチされた最初のワードの左及び右部分がパス２５０を
介してバッファ２２６中にゲートされる。
０上で発行されるとき（第１９Ａ図）、Ｓ／３７０記憶
１６２から適切なデータをフェッチするために、左ゲー
ト（ＧＴ ＬＴ）及び右ゲート（ＧＴ ＲＴ）とい
う一対の信号が順次的に、アダプタ１５４に対して、レ
ジスタ２１４及び２１９（第１９ＢＩｇ）中のコマンド
及びアドレスの右及び左部分をゲートする。タグ・アッ
プ・コマンドは、線２６２ａ上で立ち上げられ、それに
周期的なレジスタ・データ信号が続く。タグ・ダウンは
、フェッチされたデータがバッファ２Ｓ９中に格納され
るまで線２６２ｂ上で立ち上げられている。次の周期的
クロック左及びクロック右信号が立ち上がるとき、フェ
ッチされた最初のワードの左及び右部分がパス２５０を
介してバッファ２２６中にゲートされる。
パス要求は、ＤＭＡＣチャネル０または１の場合、線２
６３ａまたはｂ上で立ち上げられる。ＤＭＡＣは、ｉ％
Ｉ２６９を介してローカル・パスの制御を巡って調停す
る。この要求が論理２１６によって許可されたとき１，
１ｉ１２６Ｓ上にパス許可が立ち上げられる。ＤＭＡＣ
２０９は、！２８４ａまたは２６４ｂ上で肯定応答信号
を立ち上げ、そのことは、ＤＭＡＣ２０９が選択された
ローカル記憶アドレスをローカル・アドレス・パス２４
７上に配置する間にＢＣＵをしてバッファ２２６中のデ
ータをローカル・パス２２３にゲートさせる。
６３ａまたはｂ上で立ち上げられる。ＤＭＡＣは、ｉ％
Ｉ２６９を介してローカル・パスの制御を巡って調停す
る。この要求が論理２１６によって許可されたとき１，
１ｉ１２６Ｓ上にパス許可が立ち上げられる。ＤＭＡＣ
２０９は、！２８４ａまたは２６４ｂ上で肯定応答信号
を立ち上げ、そのことは、ＤＭＡＣ２０９が選択された
ローカル記憶アドレスをローカル・アドレス・パス２４
７上に配置する間にＢＣＵをしてバッファ２２６中のデ
ータをローカル・パス２２３にゲートさせる。
ＤＭＡＣ２０９は次に、線２６７上にＤＴＣを発行して
論理２５３に線２１０ａ上′の記憶選択信号を立ち上げ
させる。パス２２３上のデータは、ローカル記憶２１０
中の適当なバッファに配置される。
論理２５３に線２１０ａ上′の記憶選択信号を立ち上げ
させる。パス２２３上のデータは、ローカル記憶２１０
中の適当なバッファに配置される。
継起する周期的タグ・アップ、クロック左及び右、ＤＭ
Ａ！！！求が、継起するデータ・ワードをバッファ２２
６にゲートする。そして、これらのワードは、ＤＭＡＣ
２０９が、調停論理２１６を介してローカル・パス２４
７．２２３に対するアクセスを得て肯定応答及びＤＴＣ
信号を発生するとき、記憶２１０中の適当なバッファに
転送される。
Ａ！！！求が、継起するデータ・ワードをバッファ２２
６にゲートする。そして、これらのワードは、ＤＭＡＣ
２０９が、調停論理２１６を介してローカル・パス２４
７．２２３に対するアクセスを得て肯定応答及びＤＴＣ
信号を発生するとき、記憶２１０中の適当なバッファに
転送される。
第２ｅ図は、キュー・セレクト・アップ及び記憶書込み
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちらかのコマンドがパス２９０上で発行され
た時、ゲート左及び右信号が（前取てレジスタ２２５及
び２２７に記憶されていた）コマン′ド及びアドレスを
アダプタ１５４に転送する。周期的データ信号に続くタ
グ・アップ・コマンドが１ｌｉ１２６２ ａ上で立ち上
げられる。
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちらかのコマンドがパス２９０上で発行され
た時、ゲート左及び右信号が（前取てレジスタ２２５及
び２２７に記憶されていた）コマン′ド及びアドレスを
アダプタ１５４に転送する。周期的データ信号に続くタ
グ・アップ・コマンドが１ｌｉ１２６２ ａ上で立ち上
げられる。
そして、ＤＭＡｆｆ求がｌ１１２６３ｃまたはｄ上で立
ち上げられる。ＤＭＡＣ２０９は、１！２６９及び論理
２１８を介して、ローカルパス２４７．２２３を求めて
調停する。その要求が線２６８を介して許可された時、
ＤＭＡＣ２０９は線２６４ｃまたはｄ上で肯定応答を立
ち上げ、そのあと最初のデータ・ワードを記憶２１０か
らレジスタ２２７へ転送するための線２６７上のＤＴＣ
が続く。次の周期的ゲート左及び右信号は、その最初の
データ・ワードをレジスタ２２７からアダプタ１５４の
バッファ２６０に転送する。
ち上げられる。ＤＭＡＣ２０９は、１！２６９及び論理
２１８を介して、ローカルパス２４７．２２３を求めて
調停する。その要求が線２６８を介して許可された時、
ＤＭＡＣ２０９は線２６４ｃまたはｄ上で肯定応答を立
ち上げ、そのあと最初のデータ・ワードを記憶２１０か
らレジスタ２２７へ転送するための線２６７上のＤＴＣ
が続く。次の周期的ゲート左及び右信号は、その最初の
データ・ワードをレジスタ２２７からアダプタ１５４の
バッファ２６０に転送する。
Ｉａ２６３ｃまたはｄ上の継起するＤＭＡＣ要求信号と
、ＤＭＡＣ肯定応答及びＤＴＣ信号は、ＤＭＡＣ２０９
がローカル・パス２４７．２２３の制御を求めて調停す
るとき、継起するデータ・ワードをレジスタ２２７に転
送する。そして、継起する周期的ゲート左及び右信号が
レジスタ２２７からバッファ２６０に各データ・ワード
を転送する。
、ＤＭＡＣ肯定応答及びＤＴＣ信号は、ＤＭＡＣ２０９
がローカル・パス２４７．２２３の制御を求めて調停す
るとき、継起するデータ・ワードをレジスタ２２７に転
送する。そして、継起する周期的ゲート左及び右信号が
レジスタ２２７からバッファ２６０に各データ・ワード
を転送する。
Ｅ１３．Ｓ／３７０プロセツサ要素ＰＥ８Ｅ５好適な実
施例におけるＰＥ８６などの各プロセッサ要素は、Ｓ／
３７０命令の処理のための基本的機能を含み、また次の
ような機構を有する。
施例におけるＰＥ８６などの各プロセッサ要素は、Ｓ／
３７０命令の処理のための基本的機能を含み、また次の
ような機構を有する。
基本的３２ビツト・データ・フロー
３２ビツト算術／論理ユニツト（ＡＬＵ）３０３２ビツ
ト・シフト・ユニット３０７ ４８レジスタ（めいめい３２′ビツト）データ・ローカ
ル記憶 ３ポート・アドレス可能性を宥する３０３８バイトＳ／
３７０命令バッファ３０９時間機構（ｃＰｔＪタイマ、
コンパレータなと）３１５ ＰＥ８６の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くのＳ／３７０プロセツサ構虚が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８Ｓの好適な態様は、Ｓ／３７０アーキテクチヤの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・パス１７０上
で記憶１Ｂの実記憶領域１ｅからフエツチする。この双
方向パス１７０は、ＰＥ８ＥｉとＳ／３７０チツプ・セ
ット１５０の別のユニットとの間の汎用的な接続である
。ＰＥ８６はマスターヒして動作するが、システムでは
最も低い優先順位をもつ。そのｄＩ！令は、ハードウェ
アによって、及びマイクロ・モードにある時ひのプロセ
ッサが実行するマイクロ命令によって実行される。
ト・シフト・ユニット３０７ ４８レジスタ（めいめい３２′ビツト）データ・ローカ
ル記憶 ３ポート・アドレス可能性を宥する３０３８バイトＳ／
３７０命令バッファ３０９時間機構（ｃＰｔＪタイマ、
コンパレータなと）３１５ ＰＥ８６の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くのＳ／３７０プロセツサ構虚が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８Ｓの好適な態様は、Ｓ／３７０アーキテクチヤの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・パス１７０上
で記憶１Ｂの実記憶領域１ｅからフエツチする。この双
方向パス１７０は、ＰＥ８ＥｉとＳ／３７０チツプ・セ
ット１５０の別のユニットとの間の汎用的な接続である
。ＰＥ８６はマスターヒして動作するが、システムでは
最も低い優先順位をもつ。そのｄＩ！令は、ハードウェ
アによって、及びマイクロ・モードにある時ひのプロセ
ッサが実行するマイクロ命令によって実行される。
ＰＥ８６は、４つの主要な機能グループを有する。
一送信及び受信レジスタ３００，３０１と、オペランド
及び命令記憶のためのアドレス・レジスタ３０２からな
る「パス・グループ」 −データ・ローカル記憶＜ＤＬＳ）３０３、Ａ及びＢオ
ペランド・レジスタ３０４，３０５、ＡＬＬＨＯ８，シ
フト・ユニット３０７からなる「゛算術／Ｗｋ理グルー
プ」 一制御記憶アドレス・レジスタ（ｃ８ＡＲ）３０８、Ｓ
／３７０命令バツフア（Ｉ−バッファ）３０９、ＯＰレ
ジスタ３１０１とトラップ及び例外制御を有するサイク
ル・カウンタ３１１からなる「動作デコーダ・グループ
」 一期間タイマ３１Ｓ１日付クロック、クロック・コンパ
レータ、及びＣＰＵタイマからなる、小さい、比較的独
立のユニット３１５である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
及び命令記憶のためのアドレス・レジスタ３０２からな
る「パス・グループ」 −データ・ローカル記憶＜ＤＬＳ）３０３、Ａ及びＢオ
ペランド・レジスタ３０４，３０５、ＡＬＬＨＯ８，シ
フト・ユニット３０７からなる「゛算術／Ｗｋ理グルー
プ」 一制御記憶アドレス・レジスタ（ｃ８ＡＲ）３０８、Ｓ
／３７０命令バツフア（Ｉ−バッファ）３０９、ＯＰレ
ジスタ３１０１とトラップ及び例外制御を有するサイク
ル・カウンタ３１１からなる「動作デコーダ・グループ
」 一期間タイマ３１Ｓ１日付クロック、クロック・コンパ
レータ、及びＣＰＵタイマからなる、小さい、比較的独
立のユニット３１５である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
ニーバッファ３０９は、Ｓ／３７０命令を、デコーダに
対して可能な限り高速で専用にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡＬＵに供給される。ニーバッフ
ァ３０９は、Ｓ／３７０シーケンスの開始前に、レジス
タ３１３中の強制された動作（ＦＯＰ）を介してＩＰＬ
、ＬＯＡＤ ＰＳＷ、またはＰＳＷスワップによって
ロードされるダブルワード・レジスタである。
対して可能な限り高速で専用にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡＬＵに供給される。ニーバッフ
ァ３０９は、Ｓ／３７０シーケンスの開始前に、レジス
タ３１３中の強制された動作（ＦＯＰ）を介してＩＰＬ
、ＬＯＡＤ ＰＳＷ、またはＰＳＷスワップによって
ロードされるダブルワード・レジスタである。
ニーバッファ３０９は、命令が動作レジスタ３１０（及
びアドレス計算のためにＡＬＵ３０８）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に完
全に再充填される。動作デコーダ３１２はどの動作を実
行すべきかを選択する。そのデコーダには動作及びマイ
クロコード動作レジスタ３１０かも供給される。モード
・ビットは、どのデコーダ（強制動作の場合とれでもな
い）がデコードするための制御を得るかを決定する。
びアドレス計算のためにＡＬＵ３０８）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に完
全に再充填される。動作デコーダ３１２はどの動作を実
行すべきかを選択する。そのデコーダには動作及びマイ
クロコード動作レジスタ３１０かも供給される。モード
・ビットは、どのデコーダ（強制動作の場合とれでもな
い）がデコードするための制御を得るかを決定する。
ニーバッファ３０９は、動作レジスタ３１０に供給され
、それと並行して制ｖＩＪ記憶１７１中のＯＰコードを
アドレスするためにＣ８ＡＲ３０８にも供給される。こ
のテーブル中の各エントリは、２つの目的を果たす。す
なわち、まず、マイクロコード・ルーチンが存在するか
どうかを示し、そのルーチンの最初の命令をアドレスす
る。マイクロコード・ルーチンは、可変フィールド長命
令、及びハードウェアによって直接実行されない他の命
令などのより複雑な命令の実行のために存在している。
、それと並行して制ｖＩＪ記憶１７１中のＯＰコードを
アドレスするためにＣ８ＡＲ３０８にも供給される。こ
のテーブル中の各エントリは、２つの目的を果たす。す
なわち、まず、マイクロコード・ルーチンが存在するか
どうかを示し、そのルーチンの最初の命令をアドレスす
る。マイクロコード・ルーチンは、可変フィールド長命
令、及びハードウェアによって直接実行されない他の命
令などのより複雑な命令の実行のために存在している。
マイクロ命令中の特殊機能コードは、はとんとか１ｅビ
ツトのマイクロ命令を使用して３２ビツト・データを制
御することが可能となるように、サポートするハードウ
ェアを活動化させる。
ツトのマイクロ命令を使用して３２ビツト・データを制
御することが可能となるように、サポートするハードウ
ェアを活動化させる。
全ての処理は、次のようにして３８パイプラインで行な
われる。
われる。
一第１の段は、ＯＰレジスタ３１０に命令を読み込む。
一第２の段は、データまたはアドレスを、Ａ／Ｂレジス
タ３０４．３０６と、パス送信レジスタ３００に読み込
む。ＯＰレジスタ３１０は、その内容を、第３の段を制
御するＯＰデコーダ３１２に渡すことによって、別の第
１の段のために解放される。
タ３０４．３０６と、パス送信レジスタ３００に読み込
む。ＯＰレジスタ３１０は、その内容を、第３の段を制
御するＯＰデコーダ３１２に渡すことによって、別の第
１の段のために解放される。
一第３の段は、必要に応じて、ＡＬＵ、シフト、または
パス動作を実行する。ＤＬＳ書込み動作もまた第３の段
で実行される。
パス動作を実行する。ＤＬＳ書込み動作もまた第３の段
で実行される。
デコーダを複数のグループ（図示しない）で、すなわち
１つは特にＡＬｔＪ＊用、別のものはパス・グループ専
用、というように実現することによって効率的な処理が
さらに増強される。Ａ／Ｂレジスタ入力及びＡＬＵ出力
におけるバイト選択可能マルチプレクサ（図示しない）
がさらに動作を増強する。このように、１サイクルにの
みめいめいのパイプライン段を占有するＳ／３７０ＲＲ
命令が存在する。
１つは特にＡＬｔＪ＊用、別のものはパス・グループ専
用、というように実現することによって効率的な処理が
さらに増強される。Ａ／Ｂレジスタ入力及びＡＬＵ出力
におけるバイト選択可能マルチプレクサ（図示しない）
がさらに動作を増強する。このように、１サイクルにの
みめいめいのパイプライン段を占有するＳ／３７０ＲＲ
命令が存在する。
内部制御のために、強制動作レジスタ（ＦＯＰ）３１３
が使用される。それらのレジスタは、トラップ及び例外
条件から入力を取得して、デコーダ３１２を別のモード
へと強制する。典型的な動作は、■−バッファ・ロード
、トラップ・レベルへの転移、及び例外ルーチンの開始
である。
が使用される。それらのレジスタは、トラップ及び例外
条件から入力を取得して、デコーダ３１２を別のモード
へと強制する。典型的な動作は、■−バッファ・ロード
、トラップ・レベルへの転移、及び例外ルーチンの開始
である。
各動作レジスタ３１０は、自己のサイクル・カウンタ３
１１をもつ。マイクロコード・カウンタは、いくつかの
強制動作（ＦＯＰ）によって共有される。算術動作及び
大抵のマイクロ命令は１サイクルしか必要としない。プ
ロセッサ・バス動作を実行するマイクロ命令は、２サイ
クルを要する。
１１をもつ。マイクロコード・カウンタは、いくつかの
強制動作（ＦＯＰ）によって共有される。算術動作及び
大抵のマイクロ命令は１サイクルしか必要としない。プ
ロセッサ・バス動作を実行するマイクロ命令は、２サイ
クルを要する。
データ・ローカル記憶３０３は、２つが出力ボートであ
り、１つが入力ボートである３つのボートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタまたは
２つの興なるレジスタを、出力のために同時にアドレス
することができる。この３とおりのアドレシングは、オ
ペランド・フェッチが処理と重なることを可能ならしめ
る。コンパレータ論理及びデータ・ゲート（図示しない
）により、書込み動作のためにアドレスしたばかりのレ
ジスタを同一のサイクル中で入力のためにも同様に使用
するこヒができる。これにより、パイプライン動作が容
易ならしめられる。
り、１つが入力ボートである３つのボートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタまたは
２つの興なるレジスタを、出力のために同時にアドレス
することができる。この３とおりのアドレシングは、オ
ペランド・フェッチが処理と重なることを可能ならしめ
る。コンパレータ論理及びデータ・ゲート（図示しない
）により、書込み動作のためにアドレスしたばかりのレ
ジスタを同一のサイクル中で入力のためにも同様に使用
するこヒができる。これにより、パイプライン動作が容
易ならしめられる。
ＡＬＵ３０６は、好適には、２つのフルワード・オペラ
ンド上で真または反転形式でＡＮＤ。
ンド上で真または反転形式でＡＮＤ。
ＯＲ，ＸＯＲ及びＡＤＤを実行することができるフルワ
ード論理ユニットである。１０進加算もまたサポートさ
れている。パリティ予測及び発生と、高速キャリー伝搬
機能も含まれている。セーブ・レジスタ３２０は、割り
算をサポートする。
ード論理ユニットである。１０進加算もまたサポートさ
れている。パリティ予測及び発生と、高速キャリー伝搬
機能も含まれている。セーブ・レジスタ３２０は、割り
算をサポートする。
状況論理３２１は、分岐判断及び符号評価のためのさま
ざまな条件を発生及び記憶する。
ざまな条件を発生及び記憶する。
制御記憶アドレス・レジスタ（ｃＳＡＲ）３０８は、制
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ８ＡＲ３０８に対する入力は、関連修飾子から
の更新されたアドレスであるか、成功裡の分岐からの分
岐ターゲット・アドレスであるか、テーブル・ルック・
アップのための強制されたアドレスである。テーブル・
ルック・アップは、各Ｓ／３７０命令の開始時点、及び
いくつかの強制された動作では絶対必要である。Ｃ５Ａ
Ｒ３０８は、ＯＰコード・テーブル（第２９図）にアク
セスするためのアドレスとしてＯＰコード・パターンを
取得する。このＯＰコード・テーブルの出力が、動作レ
ジスタ３１０からの直接デコーディングであり得る実行
の形式を決定する。もし間接的実行が必要なら、適当な
マイクロ・ルーチンをアドレスするために、ＯＰコード
・テーブル出力がＣ５ＡＲにフィード・バックされる。
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ８ＡＲ３０８に対する入力は、関連修飾子から
の更新されたアドレスであるか、成功裡の分岐からの分
岐ターゲット・アドレスであるか、テーブル・ルック・
アップのための強制されたアドレスである。テーブル・
ルック・アップは、各Ｓ／３７０命令の開始時点、及び
いくつかの強制された動作では絶対必要である。Ｃ５Ａ
Ｒ３０８は、ＯＰコード・テーブル（第２９図）にアク
セスするためのアドレスとしてＯＰコード・パターンを
取得する。このＯＰコード・テーブルの出力が、動作レ
ジスタ３１０からの直接デコーディングであり得る実行
の形式を決定する。もし間接的実行が必要なら、適当な
マイクロ・ルーチンをアドレスするために、ＯＰコード
・テーブル出力がＣ５ＡＲにフィード・バックされる。
記憶アドレス・レジスタ３０２は、２４ビツト・アドレ
スとして設計されている。関連修飾子３２３が、フェッ
チされるデータ・ブロックのサイズに従いアドレスを更
新する。命令は、Ｉ−バッファ３０９が空にされている
ときに１ワード（４バイト）のインクリメ、ントで前版
てフェッチされる。記憶アドレス・レジスタ３０２に対
する入力は、命令オペランド・アドレス・レジスタ３２
４から到来する。それはまた、高速化のため、命令アド
レス・レジスタ３２４と並列的にセットされる。
スとして設計されている。関連修飾子３２３が、フェッ
チされるデータ・ブロックのサイズに従いアドレスを更
新する。命令は、Ｉ−バッファ３０９が空にされている
ときに１ワード（４バイト）のインクリメ、ントで前版
てフェッチされる。記憶アドレス・レジスタ３０２に対
する入力は、命令オペランド・アドレス・レジスタ３２
４から到来する。それはまた、高速化のため、命令アド
レス・レジスタ３２４と並列的にセットされる。
ＣＰＵデータ・フローは、−度に３つまでのＳ／３７０
命令の重なった処理を許容する。５７３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回または複数回の８００３ス
テツプで実行される。高速乗算機構ＰＥ１５１は、２進
及び浮動小数点乗算を高速化する。１１制御記憶１７１
からのマイクロ命令は、ハードウェア中で完全に実現す
るには複雑過ぎまた費用がかかり過ぎるＳ／３７０命令
の実行にのみ採用される。そのマイクロ命令は、もし必
要なら、命令毎に６０ｎｓのレートで供給される。マイ
クロ命令セットは、Ｓ／３７０命令の解釈につき最適化
されている。マイクロ命令は、半ワード・フォーマット
をもち、２つのオペランドにアクセスすることができる
。制御記憶１７１に含まれていないマイクロコードは、
Ｓ／３７０メモリ１６２の予約領域（第２８図及び第２
９図参照）であるＩＯＡ領域１８７に保持されている。
命令の重なった処理を許容する。５７３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回または複数回の８００３ス
テツプで実行される。高速乗算機構ＰＥ１５１は、２進
及び浮動小数点乗算を高速化する。１１制御記憶１７１
からのマイクロ命令は、ハードウェア中で完全に実現す
るには複雑過ぎまた費用がかかり過ぎるＳ／３７０命令
の実行にのみ採用される。そのマイクロ命令は、もし必
要なら、命令毎に６０ｎｓのレートで供給される。マイ
クロ命令セットは、Ｓ／３７０命令の解釈につき最適化
されている。マイクロ命令は、半ワード・フォーマット
をもち、２つのオペランドにアクセスすることができる
。制御記憶１７１に含まれていないマイクロコードは、
Ｓ／３７０メモリ１６２の予約領域（第２８図及び第２
９図参照）であるＩＯＡ領域１８７に保持されている。
このマイクロコードは、例外のための性能をあまり要求
されないコードや、あまり頻繁に実行されないＳ／３７
０命令などを含む。これらのマイクロルーチンは、！！
求に応じて、制御記憶１７１のＲＡＭ部分中の６４Ｂバ
ツフアにフェッチされる。ＰＥ８５が制御記憶１７１に
実現されているよりも大きいアドレスに遭遇するときは
何時でも、ＰＥ８６は、キャッシュ・コントローラ１５
３及び記憶コントローラ・インク中フェース１５５に対
する６４Ｂブロツク。フェッチ動作を開始する。ユニッ
ト１５３．１！５５は、１０Ａ１８７から６４Ｂブロツ
クをフェッチし、それをＰＥ８６に送り、ＰＥ８５は、
それをバッファ１８６に記憶する。マイクロ命令は、実
行のためにＰＥ８５によってバッファ１８Ｂからフェッ
チされる。全てのマイクロコードは、初期マイクロコー
ド・ロード（ＩＭＬ）時にメモリにロードされる。シス
テムは、Ｓ／８８からメモリへのマイクロコード・ロー
ドを容易ならしめるためのＩＭＬサポートを与える。
されないコードや、あまり頻繁に実行されないＳ／３７
０命令などを含む。これらのマイクロルーチンは、！！
求に応じて、制御記憶１７１のＲＡＭ部分中の６４Ｂバ
ツフアにフェッチされる。ＰＥ８５が制御記憶１７１に
実現されているよりも大きいアドレスに遭遇するときは
何時でも、ＰＥ８６は、キャッシュ・コントローラ１５
３及び記憶コントローラ・インク中フェース１５５に対
する６４Ｂブロツク。フェッチ動作を開始する。ユニッ
ト１５３．１！５５は、１０Ａ１８７から６４Ｂブロツ
クをフェッチし、それをＰＥ８６に送り、ＰＥ８５は、
それをバッファ１８６に記憶する。マイクロ命令は、実
行のためにＰＥ８５によってバッファ１８Ｂからフェッ
チされる。全てのマイクロコードは、初期マイクロコー
ド・ロード（ＩＭＬ）時にメモリにロードされる。シス
テムは、Ｓ／８８からメモリへのマイクロコード・ロー
ドを容易ならしめるためのＩＭＬサポートを与える。
Ｓ／３７０命令及びユーザー・データは、８ＫＢ高速キ
ヤツシユ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャッシュ３４０に読取〆書込
される。キャッシュとのフルワード読取／書込に必要な
時間は、１２０ｎＳである。キャッシュ３４０には、必
要性が生じた時に、メモリ１６２から自動的に６４バイ
ト・ブロックが補給される。ＰＥ８５は、プロセッサ・
パス・コマンドを介してキャッシュ３４０と通信する。
ヤツシユ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャッシュ３４０に読取〆書込
される。キャッシュとのフルワード読取／書込に必要な
時間は、１２０ｎＳである。キャッシュ３４０には、必
要性が生じた時に、メモリ１６２から自動的に６４バイ
ト・ブロックが補給される。ＰＥ８５は、プロセッサ・
パス・コマンドを介してキャッシュ３４０と通信する。
ＰＥ８６によって与えられる仮想アドレスは、ディレク
トリ・ルック・アサイド・テーブル（Ｉ）ＬＡＴ）３４
１中の対応予備変換ページ・アドレスをルック・アップ
するために使用される。ＰＥ８５中のデータ・ローカル
記憶３０３は、１６個の汎用レジスタと、４個の浮動小
数点レジスタと、２４個のワーク・レジスタをもつ。
トリ・ルック・アサイド・テーブル（Ｉ）ＬＡＴ）３４
１中の対応予備変換ページ・アドレスをルック・アップ
するために使用される。ＰＥ８５中のデータ・ローカル
記憶３０３は、１６個の汎用レジスタと、４個の浮動小
数点レジスタと、２４個のワーク・レジスタをもつ。
全てのレジスタは、３つの個別アドレス可能ポートを介
して個々にアドレスすることができる。こうして、記憶
３０３は、ＡＬＵ中に２つのオペランドを並列的に供給
することができ、同時に、その８０ｎｓサイクル内にＡ
ＬＵ３０８＊たはキャッシュ３４０からフルワードを受
け入れることができる。このヒき、慣用的なデータ・ロ
ーカル記憶のように直列化はないので、算術及び論理動
作は、次の命令のための準備によって重なった様式で実
行することができる。
して個々にアドレスすることができる。こうして、記憶
３０３は、ＡＬＵ中に２つのオペランドを並列的に供給
することができ、同時に、その８０ｎｓサイクル内にＡ
ＬＵ３０８＊たはキャッシュ３４０からフルワードを受
け入れることができる。このヒき、慣用的なデータ・ロ
ーカル記憶のように直列化はないので、算術及び論理動
作は、次の命令のための準備によって重なった様式で実
行することができる。
ＣＰｔＪは、Ｓ／３７０傘令のための８バイト命令バツ
フア（Ｉ−バッファ）３０９を維持する。
フア（Ｉ−バッファ）３０９を維持する。
二のバッファは、成功裡のＳ／３７０分岐命令によって
初期化される。ＰＥ８６は、キャッシュ３４０からのＳ
／３７０命令ストリームからダブルワードのデータをフ
ェッチし、それをニーバッファ３０９にロードする。そ
の最初のフルワードが１−バッファ３０９にロードされ
た時、ＰＥ８５は、命令実行を再び開始する。■−バッ
ファ・データは、Ｓ／３７０命令の実行と同時にキャッ
シュ３４０からフェッチされる。＠Ｓ／３７０命令実行
の最初のサイクルは非キャッシュ・サイクルであるので
、ＣＰＵは、キャッシュ３４０からＩ−バッファ３０９
にフルワードを予めフェッチするためにこのサイクルを
利用する。
初期化される。ＰＥ８６は、キャッシュ３４０からのＳ
／３７０命令ストリームからダブルワードのデータをフ
ェッチし、それをニーバッファ３０９にロードする。そ
の最初のフルワードが１−バッファ３０９にロードされ
た時、ＰＥ８５は、命令実行を再び開始する。■−バッ
ファ・データは、Ｓ／３７０命令の実行と同時にキャッ
シュ３４０からフェッチされる。＠Ｓ／３７０命令実行
の最初のサイクルは非キャッシュ・サイクルであるので
、ＣＰＵは、キャッシュ３４０からＩ−バッファ３０９
にフルワードを予めフェッチするためにこのサイクルを
利用する。
第２の非キャッシュ・サイクルは、効率的アドレス計算
の間にインデクシングを必要とし、またはマイクロ命令
によって実行されるＳ／３７０命令により利用可能であ
る。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／３
７０命令の実行と完全に重なることができる。
の間にインデクシングを必要とし、またはマイクロ命令
によって実行されるＳ／３７０命令により利用可能であ
る。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／３
７０命令の実行と完全に重なることができる。
好適な実施例においては、Ｓ／３７０チツプ・セット１
５０は、送信チップの割り込みラッチをリセットするこ
とによって肯定応答を行うために、割り込みを受け取る
チップを必要とする割り込み機構を介して通信する。
５０は、送信チップの割り込みラッチをリセットするこ
とによって肯定応答を行うために、割り込みを受け取る
チップを必要とする割り込み機構を介して通信する。
システムが（例えばＢＣＵを介して）アダプタ１５４の
状況レジスタ（ＳＴＲ）（後述）中の１つのまたはそれ
以上のビットをセット（活動化）するときはいつでも、
システムはＮ ＡＴＴＮ−ＲＥＱＩＪ御線をも活動化
しなくてはならない。このことは、現在のＳ／３７０命
令が実行されたときプロセッサ要素８５中に例外を引き
起こし、以てプロセッサ要素８Ｓに状況レジスタに注目
するように強制する。次に例外ハンドラがＳＴＲ内容を
センスし、１割り込みタイプ」を問い合わせ、適当なシ
ステム・マイクロルーチンをタスク指名する。プロセッ
サ要素８５がＳＴＲ中のビットを活動化した時、システ
ムはそれに従って反応しなくてはならない。基本的には
２つのタイプの割り込み要求がある。
状況レジスタ（ＳＴＲ）（後述）中の１つのまたはそれ
以上のビットをセット（活動化）するときはいつでも、
システムはＮ ＡＴＴＮ−ＲＥＱＩＪ御線をも活動化
しなくてはならない。このことは、現在のＳ／３７０命
令が実行されたときプロセッサ要素８５中に例外を引き
起こし、以てプロセッサ要素８Ｓに状況レジスタに注目
するように強制する。次に例外ハンドラがＳＴＲ内容を
センスし、１割り込みタイプ」を問い合わせ、適当なシ
ステム・マイクロルーチンをタスク指名する。プロセッ
サ要素８５がＳＴＲ中のビットを活動化した時、システ
ムはそれに従って反応しなくてはならない。基本的には
２つのタイプの割り込み要求がある。
（１）システム要求（ＳＹＳＲＥＱ）は（ＢＣＵ１５６
を介しての）Ｓ／３７０プロセツサ要素８Ｓに対する要
求である。システムはその賞求を指定するためにＳＴＲ
中に割り込みタイプをセットする。このことは、プロセ
ッサ要素８５中に例外を引き起こし、プロセッサ要素８
Ｓは、例外ハンドラに制御！−渡す。例外ハンドラは、
適当なマイクロルーチンをタスク指名し、そのマイクロ
ルーチンは、ＳＴＲ中の適当な割、り込みタイプをリセ
ットし、その割り込みタイプによって決定される機能を
実行し、次のＳ／３７０命令を開始するためにアダプタ
１５４に対してＰＲＯＣＢｕｓコマンドを発行すること
になる。
を介しての）Ｓ／３７０プロセツサ要素８Ｓに対する要
求である。システムはその賞求を指定するためにＳＴＲ
中に割り込みタイプをセットする。このことは、プロセ
ッサ要素８５中に例外を引き起こし、プロセッサ要素８
Ｓは、例外ハンドラに制御！−渡す。例外ハンドラは、
適当なマイクロルーチンをタスク指名し、そのマイクロ
ルーチンは、ＳＴＲ中の適当な割、り込みタイプをリセ
ットし、その割り込みタイプによって決定される機能を
実行し、次のＳ／３７０命令を開始するためにアダプタ
１５４に対してＰＲＯＣＢｕｓコマンドを発行すること
になる。
（２）転送要求は、システムまたはＰＥ８５によって呼
び出され、システム・インターフェース上の追加的なデ
ータ転送に関与することがある。このため、ＳＴＲ中に
は２つの割り込みラッチが設けられ、１つはプロセッサ
通１５！！求（ＰＣＲ）であり、もう１つは、システム
通１１ｇ！、求（ＳＣＲ）である。ＰＣＲはＰＥ８５に
よってセットされシステムによってリセットされ、ＳＣ
Ｒはシステムによってセットされ、ＰＥ８５によってリ
セットされる。
び出され、システム・インターフェース上の追加的なデ
ータ転送に関与することがある。このため、ＳＴＲ中に
は２つの割り込みラッチが設けられ、１つはプロセッサ
通１５！！求（ＰＣＲ）であり、もう１つは、システム
通１１ｇ！、求（ＳＣＲ）である。ＰＣＲはＰＥ８５に
よってセットされシステムによってリセットされ、ＳＣ
Ｒはシステムによってセットされ、ＰＥ８５によってリ
セットされる。
高速データ転送動作のために、２つの追加的レジスタの
存在が想定され、それは、ＰＥ８６によってセットされ
、システムによって読取られるＢＲレジスタ１１５（第
１３図）と、システムによってリセットされＰＥ８Ｓに
よって読取られるＢＳレジスタ１１６である。
存在が想定され、それは、ＰＥ８６によってセットされ
、システムによって読取られるＢＲレジスタ１１５（第
１３図）と、システムによってリセットされＰＥ８Ｓに
よって読取られるＢＳレジスタ１１６である。
次に示すのは、ＰＥ８５からシステムへの転送要求の一
例である。すなわち、ＰＥ８５はシステムに対して転送
すべきデータをレジスタ１１５にセットし、ＰＣＲ１ラ
ッチをオンにセットする。
例である。すなわち、ＰＥ８５はシステムに対して転送
すべきデータをレジスタ１１５にセットし、ＰＣＲ１ラ
ッチをオンにセットする。
システムはそのデータをレジスタ１１５から読取り、Ｐ
ＣＲラッチをリセットする。
ＣＲラッチをリセットする。
プロセッサ８Ｓは、ＰＣＲラッチがリセットされている
かどうかを見出すためにＰＣＲラッチをセンスすること
ができる。ＰＥ８６は、上記シーケンスを反復すること
によって更なるデータを転送することができる。
かどうかを見出すためにＰＣＲラッチをセンスすること
ができる。ＰＥ８６は、上記シーケンスを反復すること
によって更なるデータを転送することができる。
システムは、次のように同様の様式でＰＥ８５にデータ
を転送することができる。システムはＰＥ８６に送信す
べきデータをレジスタ１１６にセットし、ＳＣＲラッチ
をオンにセットする。ＰＥ８６は割り込まれ、ＳＴＲを
感知し、ＳＣＲラッチ・オンを見出し、レジスタ１１６
からデータを読取り、ＳＣＲラッチをリセットする。シ
ステムは、リセットされているかどうかを調べるためＳ
ＣＲラッチを照会することができる。
を転送することができる。システムはＰＥ８６に送信す
べきデータをレジスタ１１６にセットし、ＳＣＲラッチ
をオンにセットする。ＰＥ８６は割り込まれ、ＳＴＲを
感知し、ＳＣＲラッチ・オンを見出し、レジスタ１１６
からデータを読取り、ＳＣＲラッチをリセットする。シ
ステムは、リセットされているかどうかを調べるためＳ
ＣＲラッチを照会することができる。
（３）システムは、上記シーケンスを反復することによ
ってＰＥ８５に更なるデータを転送することができる。
ってＰＥ８５に更なるデータを転送することができる。
データはまた、ＩＯＡ記憶領域１８７を介して交換する
ことができる。ＰＥ８５及びアダプタ１５４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰＲＯＣＢ
ＵＳコマンドが存在する。
ことができる。ＰＥ８５及びアダプタ１５４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰＲＯＣＢ
ＵＳコマンドが存在する。
ＰＥ８５は、ｌ０Ａ１８７に割当てられた１組のバッフ
ァをもち、その中へとＰＥ８６が、システムによってフ
ェッチされるべきデータをセットする。それに対応して
、システムは、ｌ０Ａ１８７に割当てられた別の１岨の
バッファをもち、その中へ、ＰＥ８５によってフェッチ
されるべきデータをシステムがセットする。割り込みタ
イプ１０ＡＳＹＳ／ｌ０ＡＰｔＪは、５ＹＳＲＥＱ中で
、互いにデータがＩＯＡバッファ中にセットされたこと
を示すために使用される。
ァをもち、その中へとＰＥ８６が、システムによってフ
ェッチされるべきデータをセットする。それに対応して
、システムは、ｌ０Ａ１８７に割当てられた別の１岨の
バッファをもち、その中へ、ＰＥ８５によってフェッチ
されるべきデータをシステムがセットする。割り込みタ
イプ１０ＡＳＹＳ／ｌ０ＡＰｔＪは、５ＹＳＲＥＱ中で
、互いにデータがＩＯＡバッファ中にセットされたこと
を示すために使用される。
使用するシステムによって、ある主のマシン・チエツク
及び内部割り込み条件が立ち上げられる。システムは、
５ＹＳＲＥＱ＊たはＸＦＥＲＲＥＱ通信要求を発行する
ことによってＰＨに割り込み条件を通信する。ＰＥ８５
は、次の機能を実行する。
及び内部割り込み条件が立ち上げられる。システムは、
５ＹＳＲＥＱ＊たはＸＦＥＲＲＥＱ通信要求を発行する
ことによってＰＨに割り込み条件を通信する。ＰＥ８５
は、次の機能を実行する。
（Ａ）レジスタＳＴＲをセンスしてその内容を問い合わ
せる。
せる。
（Ｂ）ｐステム提供マイクロルーチンを呼び出す。シス
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
５ＹＳＲＥにｌたーはＸＦＥＲＲＥＱをリセットするた
めにアダプタ１５４にＰＲＯＣＲＵＳコマンドを発行す
る。最後に、ＰＥ８５はＳ／３７０マイクロコードに制
御を返す。
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
５ＹＳＲＥにｌたーはＸＦＥＲＲＥＱをリセットするた
めにアダプタ１５４にＰＲＯＣＲＵＳコマンドを発行す
る。最後に、ＰＥ８５はＳ／３７０マイクロコードに制
御を返す。
（ｃ）ＰＥ８４は適当なＳ／３７０割り込みクラスのた
めにＰＳＷスワップを実行し、ＮＳＩ！！能を実行する
。
めにＰＳＷスワップを実行し、ＮＳＩ！！能を実行する
。
Ｉ１０割り込み要求は、ＳＴＲ中のＩ１０ピットをセッ
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８６がＩ１０割り
込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８６
はＳＴＲビットをリセットし、ＰＥ８５に対して内部の
割り込み要求ラッチをセットする。このラッチは、現在
のＰＳＷのＩ１０マスクでマスクされる。もしこのマス
クがｌで、より高い優先順位割り込み要求が保留状態で
ないなら、例外ハンドラが、Ｉ１０割り込み要求を保有
する、システム提供１１０割り込み要求ハンドラにＩ＃
制御を渡す。
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８６がＩ１０割り
込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８６
はＳＴＲビットをリセットし、ＰＥ８５に対して内部の
割り込み要求ラッチをセットする。このラッチは、現在
のＰＳＷのＩ１０マスクでマスクされる。もしこのマス
クがｌで、より高い優先順位割り込み要求が保留状態で
ないなら、例外ハンドラが、Ｉ１０割り込み要求を保有
する、システム提供１１０割り込み要求ハンドラにＩ＃
制御を渡す。
Ｅ１４．プロセッサ・パス１７０（第１１及び３０Ｉ！
Ｉｉりとプロセッサ・パス・コマンドプロセッサ・バス
１７０は、全てのＳ／３７０チツプ・セット要素の閏の
共通接続である。論理的には、以下にリストする全ての
線はこのパスに属する。
Ｉｉりとプロセッサ・パス・コマンドプロセッサ・バス
１７０は、全てのＳ／３７０チツプ・セット要素の閏の
共通接続である。論理的には、以下にリストする全ての
線はこのパスに属する。
（１）プロセッサ・パス１！（０−３１＋４パリテイ）
は、一般的には、１サイクル中のアドレスとともにコマ
ンドを転送し、次に次のサイクルで関連データを転送す
るために使用され゛る。パス使用の許可は、好適にはパ
ス・アダプタ１５４中にあるアービタによって与えられ
る。ＰＥ８６は最も低い優先順位をもつ。パス許可ＰＥ
８５を介して許可が与えられた時、ＰＥ８５は次のサイ
クルで、適当なパス線上に４つの項目を配置する。記憶
アクセス動作のために、コマンドがプロセッサ・パスｌ
［ｏ−７上に配置され、アドレスがプロセッサ・パス１
１８−３１上に配置され、アクセス・キーがキー状況パ
ス上に配置され、それと同時に「Ｎコマンド有効」パス
が立ち上げられる。
は、一般的には、１サイクル中のアドレスとともにコマ
ンドを転送し、次に次のサイクルで関連データを転送す
るために使用され゛る。パス使用の許可は、好適にはパ
ス・アダプタ１５４中にあるアービタによって与えられ
る。ＰＥ８６は最も低い優先順位をもつ。パス許可ＰＥ
８５を介して許可が与えられた時、ＰＥ８５は次のサイ
クルで、適当なパス線上に４つの項目を配置する。記憶
アクセス動作のために、コマンドがプロセッサ・パスｌ
［ｏ−７上に配置され、アドレスがプロセッサ・パス１
１８−３１上に配置され、アクセス・キーがキー状況パ
ス上に配置され、それと同時に「Ｎコマンド有効」パス
が立ち上げられる。
（２）キー／状況パス（０−４＋パリティ）は、記憶に
アクセス・キーを送ることと、状況レポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ制
御モデル・ビット（ＢｉたはＥＣ）と動的アドレス変換
ビットのＡＮＤの結果を表す第５のビットが転送される
。
アクセス・キーを送ることと、状況レポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ制
御モデル・ビット（ＢｉたはＥＣ）と動的アドレス変換
ビットのＡＮＤの結果を表す第５のビットが転送される
。
返された状況は、良好な動作の場合、ゼロであるべきで
ある。その非ゼロ状況は、大抵の場合ＰＥ８５中のトラ
ップを引き起こす。アドレスされたパス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。
ある。その非ゼロ状況は、大抵の場合ＰＥ８５中のトラ
ップを引き起こす。アドレスされたパス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。
（３）Ｎパス・ビジー線は、動作を、開始したそのサイ
クル中に完了することができない時にビジー表示を与え
る。Ｎパス・ビジーは、完了するのに２サイクル以上を
要する全てのコマンドの場合、Ｎコマンド有効信号と同
時に有効化される。
クル中に完了することができない時にビジー表示を与え
る。Ｎパス・ビジーは、完了するのに２サイクル以上を
要する全てのコマンドの場合、Ｎコマンド有効信号と同
時に有効化される。
コマンドの実行に２サイクル以上かかる場合にＮパス・
ビジーを活動レベルに引き上げるのは、アドレスされた
パス・ユニットの役目である。Ｎパス・ビジーはまた、
アドレスされたパス・ユニットが対のサイクルの次のコ
マンドを受け入れることができないときにも、活動レベ
ルに引き上げられる。この規則には例外があって、もし
ＰＥ８５がＢＳＭアレイ主記憶１６２に記憶動作コマン
ドを発行するなら、ＰＥ８５はＮパス・ビジーを３サイ
クルの間活動化する。一般的には、Ｎパス・ビジーは、
コマンドの実行が続くよりも少なくとも１サイクル分活
動レベルにあることになる。
ビジーを活動レベルに引き上げるのは、アドレスされた
パス・ユニットの役目である。Ｎパス・ビジーはまた、
アドレスされたパス・ユニットが対のサイクルの次のコ
マンドを受け入れることができないときにも、活動レベ
ルに引き上げられる。この規則には例外があって、もし
ＰＥ８５がＢＳＭアレイ主記憶１６２に記憶動作コマン
ドを発行するなら、ＰＥ８５はＮパス・ビジーを３サイ
クルの間活動化する。一般的には、Ｎパス・ビジーは、
コマンドの実行が続くよりも少なくとも１サイクル分活
動レベルにあることになる。
（４）メモリ管理ユニット（ＭＭＵ）ビジー信号は、キ
ャッシュ・コントローラ１５３から発生される。それは
、ＰＥ８６に、実行に２サイクル以上かかる、全ての記
憶動作の場合の状況及びデータの到来を示すために使用
される。
ャッシュ・コントローラ１５３から発生される。それは
、ＰＥ８６に、実行に２サイクル以上かかる、全ての記
憶動作の場合の状況及びデータの到来を示すために使用
される。
フェッチ動作は、主として、次のサイクルまたはされ以
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、ＭＭＵビジー信号は、ダウン・レベ
ル（０）で不活性のままととまる。ＭＭＵビジーは、１
に立上り、データ及び状況が実際にパス上に配置される
サイクルで０に戻る。
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、ＭＭＵビジー信号は、ダウン・レベ
ル（０）で不活性のままととまる。ＭＭＵビジーは、１
に立上り、データ及び状況が実際にパス上に配置される
サイクルで０に戻る。
記憶動作の間、ＰＥ８６は（記憶動作の開始後）、次の
サイクルでキー状況パス上の状況を期待する。もしその
状況を次のサイクルで渡すことができるのなら、ＭＭＵ
ビジーは不活性（０）のままとどまり、そうでないなら
、ＭＭＵビジーは、１に立ち上がって、状況が渡される
サイクルでＯに戻る。
サイクルでキー状況パス上の状況を期待する。もしその
状況を次のサイクルで渡すことができるのなら、ＭＭＵ
ビジーは不活性（０）のままとどまり、そうでないなら
、ＭＭＵビジーは、１に立ち上がって、状況が渡される
サイクルでＯに戻る。
（６）ＩＭＩｓｓ ＩＮＤ上のキャッシュ・ミス表示
子は、キャッシュ・コントローラ１５３によって、ＤＬ
ＡＴミス、キー・ミス、またはアドレシング違反をＰＥ
８６に示すために使用される。
子は、キャッシュ・コントローラ１５３によって、ＤＬ
ＡＴミス、キー・ミス、またはアドレシング違反をＰＥ
８６に示すために使用される。
その表示は、その状況上でも回層である情報の複写であ
る。その線は、状況がキー状況パス上に与えられている
サイクルでは有効であるが、ミス表示線は、数ナノ秒前
に活動化される。ミス表示は、次のサイクルで、ＰＥ８
５を介してトラップを強制する。
る。その線は、状況がキー状況パス上に与えられている
サイクルでは有効であるが、ミス表示線は、数ナノ秒前
に活動化される。ミス表示は、次のサイクルで、ＰＥ８
５を介してトラップを強制する。
（６）總パス許可ＰＥ８５上の信号は、ＰＥ８６に対し
てパスを使用する許可を与える。その信号は、アービタ
で発生する。ＰＥ８Ｓはその後、所望の動作のためのコ
マンドとアドレスを、許可信号が活動的になりＮパス・
ビジーが活動的でないサイクルに続くサイクル中でパス
上に配置する。
てパスを使用する許可を与える。その信号は、アービタ
で発生する。ＰＥ８Ｓはその後、所望の動作のためのコ
マンドとアドレスを、許可信号が活動的になりＮパス・
ビジーが活動的でないサイクルに続くサイクル中でパス
上に配置する。
（７）用途：ｉｉＮ ＡＴＴ ＲＥＱ上の注意要求
信号は、「センス」動作を実行するようにＰＥ８５に要
求するため□に、（パス・アダプタ１５４なとの）別の
パス・ユニットから発生する。ＰＥ８５は、現在進行中
の動作（例えば命令実行）が完了すると直ぐにその要求
に応じる。
信号は、「センス」動作を実行するようにＰＥ８５に要
求するため□に、（パス・アダプタ１５４なとの）別の
パス・ユニットから発生する。ＰＥ８５は、現在進行中
の動作（例えば命令実行）が完了すると直ぐにその要求
に応じる。
（８）ＩＩＩＮコマンド有効上のコマンド有効信号は、
ＰＥ８６によって、プロセッサ・パス０−３１上のビッ
ト・パターン及び（全てのパリティ線を含む）キー状況
バス縁０−４が有効であることを示すために使用される
。その線は、パス許可ＰＥ８５が活動的になりＮパス・
ビジーが非活動性になるサイクルに続くサイクルで活動
性（ダウン・レベル〉になる。
ＰＥ８６によって、プロセッサ・パス０−３１上のビッ
ト・パターン及び（全てのパリティ線を含む）キー状況
バス縁０−４が有効であることを示すために使用される
。その線は、パス許可ＰＥ８５が活動的になりＮパス・
ビジーが非活動性になるサイクルに続くサイクルで活動
性（ダウン・レベル〉になる。
（９）ｉｔアドレス・デクリメントは、ＰＥ８６によっ
て、開始アドレスから下降位置（例えば、データ転送を
処理する１０進データに必要とされる）まで進む記憶ア
クセス動作のために使用される。この信号は、Ｎコマン
ド有効が活動化されるのと同一のサイクルで活動化する
ことができる。
て、開始アドレスから下降位置（例えば、データ転送を
処理する１０進データに必要とされる）まで進む記憶ア
クセス動作のために使用される。この信号は、Ｎコマン
ド有効が活動化されるのと同一のサイクルで活動化する
ことができる。
（１０）線コマンド・キャンセル上のコマンド・キャン
セル信号は、ＰＥ８５によって、記憶に対する既に開始
されているフェッチをキャンセルするために使用される
。このことは、ＰＥ８５が、要求されたデータの即時的
な使用を禁止する条件を検出する時にＮコマンド有効が
活動的になったあヒのサイクルで生じ得る。
セル信号は、ＰＥ８５によって、記憶に対する既に開始
されているフェッチをキャンセルするために使用される
。このことは、ＰＥ８５が、要求されたデータの即時的
な使用を禁止する条件を検出する時にＮコマンド有効が
活動的になったあヒのサイクルで生じ得る。
好適な実施例では、よく知られたタイプの５つのグルー
プのコマンドがある。
プのコマンドがある。
すなわち、Ｉ１０記憶、Ｍ Ｍ Ｕ ！！１作、メツセ
ージ交換、及び浮動小数点である。
ージ交換、及び浮動小数点である。
パス１７１の制御を要求するパス・ユニット（ＰＥ８６
、アダプタ１５４またはキャッシュ・コントローラｌ５
３）は、パス上にそのコマンドをセットする。ＣＰＵ記
憶及びＩ１０記憶コマンドの場合、パス・ユニットはま
た、キー状況パス上のアクセス・キー及び動的アドレス
変換ピット会もセットする。そのコマンドの完了後、状
況がその同一バス上で、要求側バス・ユニットに戻され
る。
、アダプタ１５４またはキャッシュ・コントローラｌ５
３）は、パス上にそのコマンドをセットする。ＣＰＵ記
憶及びＩ１０記憶コマンドの場合、パス・ユニットはま
た、キー状況パス上のアクセス・キー及び動的アドレス
変換ピット会もセットする。そのコマンドの完了後、状
況がその同一バス上で、要求側バス・ユニットに戻され
る。
アダプタ１５４は、ＣＰＵ記憶コマンド及びＩ１０記憶
コマンドを発行するが、ＰＥ８５は、ＣＰＵ記憶コマン
ドしか発行することができない。
コマンドを発行するが、ＰＥ８５は、ＣＰＵ記憶コマン
ドしか発行することができない。
これらのコマンド・グループは、次のとおりである。
動作 ＣＰＵメモリ・
コマンド
（１）Ｓ／３７０主記憶参照
（ａ）フェッチ
キャッシュ キャッシュカラ
ヒツト のフェッチ
キャッシュ メモリからの
ミス キャッシュ・
ラインの再
ロード（キャス
ト・アウトを
Ｉ１０メモリ・
コマンド
キャッシュから
のフェッチ
含む）及び
キャッシュから
のフェッチ
ｃｂ；ｇｔｉ キャッシュへの キャッシュへのキ
ャッシュ 記憶 記憶 ヒツト キャッシュ メモリからの メモリへの記憶ミス
キャッシュ・ ラインの再 ロード（キャス ト・アウトを 含む）及び キャッシュから のフェッチ （２）内部オブジェクト領域（ＩＯＡ）参照あるＣＰＩ
Ｊメモリ・コマンドは、ＩＯＡ記憶アドレス・チエツク
へのアクセスを許容する。
ャッシュ 記憶 記憶 ヒツト キャッシュ メモリからの メモリへの記憶ミス
キャッシュ・ ラインの再 ロード（キャス ト・アウトを 含む）及び キャッシュから のフェッチ （２）内部オブジェクト領域（ＩＯＡ）参照あるＣＰＩ
Ｊメモリ・コマンドは、ＩＯＡ記憶アドレス・チエツク
へのアクセスを許容する。
１１０記憶コマンドは、Ｓ／３７０主記憶アドレスをチ
エツクすることなく、キャッシュ・コントローラ１５３
中で実行される。このチエツクは、５ＴＣＩ １６５
中で実行される。ＣＰＵ記憶コマンドは、実行のためコ
ントローラ１６３へと指向され、１バイト・コマンド・
フィールドと、３バイト実または仮想アドレス・フィー
ルドをもつ。これらのコマンド・フィールド・ビットは
、次のとおりである。
エツクすることなく、キャッシュ・コントローラ１５３
中で実行される。このチエツクは、５ＴＣＩ １６５
中で実行される。ＣＰＵ記憶コマンドは、実行のためコ
ントローラ１６３へと指向され、１バイト・コマンド・
フィールドと、３バイト実または仮想アドレス・フィー
ルドをもつ。これらのコマンド・フィールド・ビットは
、次のとおりである。
コマンド・ビット 意味
０−１工１０ ＣＰＵメモリ・コマンド２＝１
フェッチ動作 ２＝０ 記憶動作 ３＝１ キャッシュ・バイパス、アドレス・
チエツクなし ３冨０ アドレス・チエツクつき−Ｓ／３７
０アドレス比較 −ＡＣＢチエツク ４＝Ｉ ＤＬＡＴアクセスなし一キー制御
保護チエツクなし 一参照及びチエツク・ビット 処理なし ４猛ＯＤＬＡＴアクセス −キー制御保護チエツク 一参照及びチエツク・ビット 処理 ５−′７富ｎｎｎ バイト長カウント０００＝１
バイト ００１＝２ バイト ０１０＝３ バイト ０１１＝４ バイト １００＝８ バイト １ ｃｊ １ ＝８４バイト １１０−８４バイト・ フェッチＩ （ＢＳＭ から低速） １１１冨６４バイト・ フェッチ１ （アダプタ から低速） ＣＰＵ記憶コマンドの例は、次のとおりである。
フェッチ動作 ２＝０ 記憶動作 ３＝１ キャッシュ・バイパス、アドレス・
チエツクなし ３冨０ アドレス・チエツクつき−Ｓ／３７
０アドレス比較 −ＡＣＢチエツク ４＝Ｉ ＤＬＡＴアクセスなし一キー制御
保護チエツクなし 一参照及びチエツク・ビット 処理なし ４猛ＯＤＬＡＴアクセス −キー制御保護チエツク 一参照及びチエツク・ビット 処理 ５−′７富ｎｎｎ バイト長カウント０００＝１
バイト ００１＝２ バイト ０１０＝３ バイト ０１１＝４ バイト １００＝８ バイト １ ｃｊ １ ＝８４バイト １１０−８４バイト・ フェッチＩ （ＢＳＭ から低速） １１１冨６４バイト・ フェッチ１ （アダプタ から低速） ＣＰＵ記憶コマンドの例は、次のとおりである。
（１）実アドレスをもつ記憶１６２に対する６４バイト
までのフェッチ＊たは記憶を行うための、実Ｎバイト・
フエ’ｙチ（１０１１１ｎｎｎ）／記憶（１００１１ｎ
ｎｎ） （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キャッシュ実Ｎバイト・
フェッチ＜１０１０１０ｎｎ）／！ａ憶（１０００１０
ｎｎ＞ （３）実アドレス＜１０００００ｎｎ）＠もッＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ（１０１０１１ｎｎ）／記憶
（１０００１１ｎｎ）（４）仮想アドレスをもつキャッ
シュに対する４バイトまでの読取／書込を行うための、
キャッシュ仮想Ｎバイト・フェッチ＜１０１０００ｎｎ
）／記憶（１０００００ｎｎ） Ｉ１０記憶コマンドは、アダプタｉ６４によって初期化
され、キャッシュ・コントローラ１６３へと向けられる
。それらは、長さ１乃至６４バイトのデータ・ストリン
グをアドレス降順に転送する。その３２ビツト・コマン
ド・フォーマットは、３つの下位バイトに実アドレスを
含み、その高位バイトは、最高位ビット”０”をもち、
次の高位ビットがフェッチまたは記憶動作を決定し、残
りの６ビツトがデータ転送の長さ（１乃至６４バイト）
を決定する。データ・ストリングは、パス上で位置整列
を要することがある最初及び最後の転送を除いてはワー
ド境界上に転送される。
までのフェッチ＊たは記憶を行うための、実Ｎバイト・
フエ’ｙチ（１０１１１ｎｎｎ）／記憶（１００１１ｎ
ｎｎ） （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キャッシュ実Ｎバイト・
フェッチ＜１０１０１０ｎｎ）／！ａ憶（１０００１０
ｎｎ＞ （３）実アドレス＜１０００００ｎｎ）＠もッＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ（１０１０１１ｎｎ）／記憶
（１０００１１ｎｎ）（４）仮想アドレスをもつキャッ
シュに対する４バイトまでの読取／書込を行うための、
キャッシュ仮想Ｎバイト・フェッチ＜１０１０００ｎｎ
）／記憶（１０００００ｎｎ） Ｉ１０記憶コマンドは、アダプタｉ６４によって初期化
され、キャッシュ・コントローラ１６３へと向けられる
。それらは、長さ１乃至６４バイトのデータ・ストリン
グをアドレス降順に転送する。その３２ビツト・コマン
ド・フォーマットは、３つの下位バイトに実アドレスを
含み、その高位バイトは、最高位ビット”０”をもち、
次の高位ビットがフェッチまたは記憶動作を決定し、残
りの６ビツトがデータ転送の長さ（１乃至６４バイト）
を決定する。データ・ストリングは、パス上で位置整列
を要することがある最初及び最後の転送を除いてはワー
ド境界上に転送される。
ＭＭＵコマンドは、キャッシュ・コントローラ１５３と
、ＤＬＡＴ、ＡＣＢ、ディレクトリを含むそのレジスタ
を制（即するために使用される。
、ＤＬＡＴ、ＡＣＢ、ディレクトリを含むそのレジスタ
を制（即するために使用される。
メツセージ・コマンドは、パス１５１に接続されたバス
・ユニットの間でメツセージを転送するために使用され
る。
・ユニットの間でメツセージを転送するために使用され
る。
ＥＬＳ、Ｓ／３７０記憶管理ユニツト８１（１）キャッ
シュ・コントローラ１５３キヤツシユ・コントローラｌ
５３（第３１図）は、キャッシュ記憶３４０と、アドレ
シング及び比較論理３４７．３４８と、フェッチ整列器
３４３と、高速アドレス変換のためのディレクトリ・ル
ックアサイド・テーブル（ＤＬＡＴ）３４１を有する。
シュ・コントローラ１５３キヤツシユ・コントローラｌ
５３（第３１図）は、キャッシュ記憶３４０と、アドレ
シング及び比較論理３４７．３４８と、フェッチ整列器
３４３と、高速アドレス変換のためのディレクトリ・ル
ックアサイド・テーブル（ＤＬＡＴ）３４１を有する。
キャッシュ・コントローラ１５３は、プロセッサ・バス
１７０かも仮想アドレス及び記憶コマンドを受け入れ、
それがキャッシュ記憶３４０を介する要求を満足するこ
とができないとき、マルチプレクサ３４９及びＳＴＣパ
ス１５７を介してフェッチ及び記憶コマンドを記憶制御
インターフェース１５５（第１１図）に転送する。
１７０かも仮想アドレス及び記憶コマンドを受け入れ、
それがキャッシュ記憶３４０を介する要求を満足するこ
とができないとき、マルチプレクサ３４９及びＳＴＣパ
ス１５７を介してフェッチ及び記憶コマンドを記憶制御
インターフェース１５５（第１１図）に転送する。
ＤＬＡＴ３１４は、仮想ページ・アドレスの実ページ・
アドレスへの高速変換を行う。それの２×３２エントリ
は、６４個の予め変換されたページ・アドレスを保持す
る。ＤＬＡＴ３４１は、２路セツト連想的アドレシング
・スキームを使用してアクセスされる。その仮想ページ
・サイズは、好適には４ＫＢである。ＤＬＡＴミスの場
合、ＰＥ８５が割り込まれ、Ｓ／３７０主記憶１８２中
のセグメント及びページ・テーブル（図示しない）を使
用してよく知られた方法でマイクロプログラムによって
仮想アドレス変換が行なわれる。
アドレスへの高速変換を行う。それの２×３２エントリ
は、６４個の予め変換されたページ・アドレスを保持す
る。ＤＬＡＴ３４１は、２路セツト連想的アドレシング
・スキームを使用してアクセスされる。その仮想ページ
・サイズは、好適には４ＫＢである。ＤＬＡＴミスの場
合、ＰＥ８５が割り込まれ、Ｓ／３７０主記憶１８２中
のセグメント及びページ・テーブル（図示しない）を使
用してよく知られた方法でマイクロプログラムによって
仮想アドレス変換が行なわれる。
ＤＬＡＴ３４１は、次に、記憶からフェッチされキャッ
シュ中に配置された情報の新しい仮想及び実ページ・ア
ドレスを反映するように更新される。記憶キーのコピー
がＳ／３７０キー記憶からフェッチされてＤＬＡＴエン
トリ中に入れられる。
シュ中に配置された情報の新しい仮想及び実ページ・ア
ドレスを反映するように更新される。記憶キーのコピー
がＳ／３７０キー記憶からフェッチされてＤＬＡＴエン
トリ中に入れられる。
キャッシュ・ディレクトリ３４２をもつ８ＫＢキヤツシ
ユ３４０は、プロセッサ性能を著しく改善する高速バッ
ファを与える。データ及びディレクトリ・アレイは、４
つの区画に区分される。
ユ３４０は、プロセッサ性能を著しく改善する高速バッ
ファを与える。データ及びディレクトリ・アレイは、４
つの区画に区分される。
キャッシュ中の各区画は、２６６Ｘ８Ｂで構成されてい
る。キャッシュ３４０からデータをフェッチする場合、
ＤＬＡＴ３４１と、キャッシュ・ディレクトリ３４２と
、キャッシュ３４０を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チエツクは、選択されたＤＬＡＴエントリ中の記
憶キーを使用して比較回路３４５によって実行される。
る。キャッシュ３４０からデータをフェッチする場合、
ＤＬＡＴ３４１と、キャッシュ・ディレクトリ３４２と
、キャッシュ３４０を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チエツクは、選択されたＤＬＡＴエントリ中の記
憶キーを使用して比較回路３４５によって実行される。
４×８Ｂのデータがキャッシュ３４０の出力３４０ａに
ラッチ・アップされる。そして、もし要求されたデータ
がキャッシュ３４０中にあるなら、適当なデータをフェ
ッチ整列器３４３中にゲートするために、晩期選択信号
が使用される。
ラッチ・アップされる。そして、もし要求されたデータ
がキャッシュ３４０中にあるなら、適当なデータをフェ
ッチ整列器３４３中にゲートするために、晩期選択信号
が使用される。
記憶動作の場合、バイト単位の部分記憶が実行される。
キャッシュ・ミスの場合、キャッシュ・コントローラ１
５３は要求された６４Ｂキヤツシユ・ラインをバースト
・モードでフェッチするためにＢＳＭコマンドを自動的
にセット・アップする。もし新しいキャッシュ・ライン
によって置換すべきキャッシュ・ラインが、ロードされ
て以来変更されていたなら、新しいキャッシュ・ライン
がロードされる前に、記憶１６２に対するキャッシュ・
ライン・キャストアウト動作が開始される。Ｉ１０デー
タは、キャッシュ・ライン・キャストアウト及びロード
動作を決して引き起こさない。記憶１６２からフェッチ
すべきＩ１０データは、主記憶１６２とキャッシュ記憶
３４０の両方の機構にアクセスすることによって検索さ
れる。そして、キャッシュ・ヒツトが生じると、メモリ
動作がキャンセルされて、キャッシュ記憶がデータを供
給する。もしＩ１０データがキャッシュ中にないなら、
それはメモリから直接フェッチされるけれビも、キャッ
シュ・ラインは宣き換えられない。
５３は要求された６４Ｂキヤツシユ・ラインをバースト
・モードでフェッチするためにＢＳＭコマンドを自動的
にセット・アップする。もし新しいキャッシュ・ライン
によって置換すべきキャッシュ・ラインが、ロードされ
て以来変更されていたなら、新しいキャッシュ・ライン
がロードされる前に、記憶１６２に対するキャッシュ・
ライン・キャストアウト動作が開始される。Ｉ１０デー
タは、キャッシュ・ライン・キャストアウト及びロード
動作を決して引き起こさない。記憶１６２からフェッチ
すべきＩ１０データは、主記憶１６２とキャッシュ記憶
３４０の両方の機構にアクセスすることによって検索さ
れる。そして、キャッシュ・ヒツトが生じると、メモリ
動作がキャンセルされて、キャッシュ記憶がデータを供
給する。もしＩ１０データがキャッシュ中にないなら、
それはメモリから直接フェッチされるけれビも、キャッ
シュ・ラインは宣き換えられない。
記憶中に格納すべきＩ１０データは、もしアドレスされ
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら直接記憶１６２中に入
れられる。
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら直接記憶１６２中に入
れられる。
４ＫＢキー記憶３４４は、１６ＭＢメモリのための記憶
キーを保持する。そのキー記憶し、４に×８に構成され
たアレイである。各バイトは、１つの記憶キーを保持す
る。各ＤＬＡＴエントリは、その４ＫＢブロツク・アド
レスに関連付けられた記憶キーのコげ−を保持する。そ
のことは、反復的にページにアクセスする間のキー記憶
に対するアクセスの回数を著しく低減させる。記憶キー
割当てにおける変更は、キー記憶と、キャッシュ記憶に
おけるコピーの両方に影響を与える。
キーを保持する。そのキー記憶し、４に×８に構成され
たアレイである。各バイトは、１つの記憶キーを保持す
る。各ＤＬＡＴエントリは、その４ＫＢブロツク・アド
レスに関連付けられた記憶キーのコげ−を保持する。そ
のことは、反復的にページにアクセスする間のキー記憶
に対するアクセスの回数を著しく低減させる。記憶キー
割当てにおける変更は、キー記憶と、キャッシュ記憶に
おけるコピーの両方に影響を与える。
レシーバ回路３５５を介してプロセッサ・パス１７０か
らキャッシュ・コントローラ１６３が受け取ったコマン
ド、データ及びアト１ノスは、コマンド、データ及びア
ドレス・レジスタ３６０１．３５１及び３５２にそれぞ
れ格納される。アドレス・レジスタ３４７は、関連する
Ｓ／３７０プロセツサ要素ＰＥ８６のための有効アドレ
スの範囲を記憶する。比較論理３４８は、受信したアド
レスの有効性を検証する。Ｓ／３７０アドレス比較論理
３４８は、ＰＥ８５及びＩ１０パス・アダプタ１５４の
岡方からのアドレスを処理する。
らキャッシュ・コントローラ１６３が受け取ったコマン
ド、データ及びアト１ノスは、コマンド、データ及びア
ドレス・レジスタ３６０１．３５１及び３５２にそれぞ
れ格納される。アドレス・レジスタ３４７は、関連する
Ｓ／３７０プロセツサ要素ＰＥ８６のための有効アドレ
スの範囲を記憶する。比較論理３４８は、受信したアド
レスの有効性を検証する。Ｓ／３７０アドレス比較論理
３４８は、ＰＥ８５及びＩ１０パス・アダプタ１５４の
岡方からのアドレスを処理する。
アドレス比較境界（ＡＣＢ）レジスタ３５３比較機能は
、カスタマ領域を意図しているＳ／３７０主記憶参照が
ＩＯＡをアドレスしないことを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０に！ｈ憶１６２中の予約ｌ０Ａ
Ｉ！！［域と、非予約領域の間の分割（境界）線を記憶
する。Ｓ／３７０記憶に対するめいめいのアクセスは、
比較論理３５４か受信アドレスをＡＣＢ値と比較する動
作をもたらす。
、カスタマ領域を意図しているＳ／３７０主記憶参照が
ＩＯＡをアドレスしないことを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０に！ｈ憶１６２中の予約ｌ０Ａ
Ｉ！！［域と、非予約領域の間の分割（境界）線を記憶
する。Ｓ／３７０記憶に対するめいめいのアクセスは、
比較論理３５４か受信アドレスをＡＣＢ値と比較する動
作をもたらす。
（２）ＳＴＣＩ １６６ （第３２Ａ及び３２Ｂ図）（
Ａ）序論 記憶制御インターフェース（ＳＴＣＩ）１６６は、Ｓ／
３７０チツプ・セット１５０を、パス論理１７８及びシ
ステム・パス３０． （第１図）を介して、Ｓ／８８２
重化フォールト・トレラント記憶１６．１８に接続する
。記憶制御インターフェース（ＳＴＣＩ）１６６は、コ
マンド毎の１乃至６４バイトからのデータ転送を決定す
る全てのプロセッサ及びＩ１０記憶／フェッチ・コマン
ドをサポートする。全てのＦＣＣ，リフレッシュ、メモ
リ初期化及び構成、再試行なとは、ｓ／８８プロセッサ
６２及び記憶１６．１８によって処理される。５ＴＣ１
１５６の詳細なデータ・フローが第３２Ａ及び３２Ｂｒ
ｌＡに示されている。
Ａ）序論 記憶制御インターフェース（ＳＴＣＩ）１６６は、Ｓ／
３７０チツプ・セット１５０を、パス論理１７８及びシ
ステム・パス３０． （第１図）を介して、Ｓ／８８２
重化フォールト・トレラント記憶１６．１８に接続する
。記憶制御インターフェース（ＳＴＣＩ）１６６は、コ
マンド毎の１乃至６４バイトからのデータ転送を決定す
る全てのプロセッサ及びＩ１０記憶／フェッチ・コマン
ドをサポートする。全てのＦＣＣ，リフレッシュ、メモ
リ初期化及び構成、再試行なとは、ｓ／８８プロセッサ
６２及び記憶１６．１８によって処理される。５ＴＣ１
１５６の詳細なデータ・フローが第３２Ａ及び３２Ｂｒ
ｌＡに示されている。
５ＴＣ１１６６は、記憶管理ヱニット８３中の相手５Ｔ
Ｃ１１６５ａ（図示しない）と、相手ユニット２３（第
８図中の）対応ＳＴＣＸ対とともに、各５ＴＣＩ中の論
理４０８（第２３Ｂ図）などの調停によって、システム
・パス構造３ｏの制御を求めて調停する。５ＴＣ１１６
５は第７図から見て取れるようにモジュール９のＩ１０
コントローラ及び他のＣＰＵ２６．２７及び２９．３１
に対抗して調停するのみならず、１１０機能または慣用
的Ｓ／８８Ｉａｆｍのためにパスの制御を要求し得る関
連Ｓ／８８プロセツサ６２（及びそのプロセッサの対及
び第８図のＣＰＵ２１．２３中の相手プロセッサ）に対
抗して調停しなくてはならない。
Ｃ１１６５ａ（図示しない）と、相手ユニット２３（第
８図中の）対応ＳＴＣＸ対とともに、各５ＴＣＩ中の論
理４０８（第２３Ｂ図）などの調停によって、システム
・パス構造３ｏの制御を求めて調停する。５ＴＣ１１６
５は第７図から見て取れるようにモジュール９のＩ１０
コントローラ及び他のＣＰＵ２６．２７及び２９．３１
に対抗して調停するのみならず、１１０機能または慣用
的Ｓ／８８Ｉａｆｍのためにパスの制御を要求し得る関
連Ｓ／８８プロセツサ６２（及びそのプロセッサの対及
び第８図のＣＰＵ２１．２３中の相手プロセッサ）に対
抗して調停しなくてはならない。
しかし、調停論理は、それ以外の点では、今から説明す
るプロセッサ及びＩ１０ボードのモジュール・バックパ
ネル・スロット位置に主として基づき、前述の米国特許
第４４６３２１５号に記載されているものとほぼ類似し
ている。調停フェーズの間に、パス・マスクとなる能力
をもちパス・サイクルを開始する準備ができているプロ
セッサ・モジュール９のとのユニットも、パス構造の使
用を求めて調停する。そのユニットは、パス・サイクル
要求信号を立ち上げ、それと同時に調停ネットワークに
よって、やはりパス・すオクル要求を主張しているより
高い優先順位のユニットがないかどうかをチエツクする
。調停フェーズの間にパス構造に対するアクセスを得る
ことに成功したユニットまたは対ユニットがパス・マス
タヒ称され、次のクロック・フェーズで転送サイクルを
開始させる。各メモリ・ユニット１６，１８は、決して
マスクとはならず、調停はしない。サイクルの決定フェ
ーズの間に、そのサイクルのパス・マスクであると判断
されたユニットが、サイクル決定または機能信号のセッ
トを発生することによりサイクルのタイプを決定する。
るプロセッサ及びＩ１０ボードのモジュール・バックパ
ネル・スロット位置に主として基づき、前述の米国特許
第４４６３２１５号に記載されているものとほぼ類似し
ている。調停フェーズの間に、パス・マスクとなる能力
をもちパス・サイクルを開始する準備ができているプロ
セッサ・モジュール９のとのユニットも、パス構造の使
用を求めて調停する。そのユニットは、パス・サイクル
要求信号を立ち上げ、それと同時に調停ネットワークに
よって、やはりパス・すオクル要求を主張しているより
高い優先順位のユニットがないかどうかをチエツクする
。調停フェーズの間にパス構造に対するアクセスを得る
ことに成功したユニットまたは対ユニットがパス・マス
タヒ称され、次のクロック・フェーズで転送サイクルを
開始させる。各メモリ・ユニット１６，１８は、決して
マスクとはならず、調停はしない。サイクルの決定フェ
ーズの間に、そのサイクルのパス・マスクであると判断
されたユニットが、サイクル決定または機能信号のセッ
トを発生することによりサイクルのタイプを決定する。
パス・マスクはまた、アドレス信号を出して、アドレス
・パリティ線上にそのアドレス及び機能信号のための偶
パリティを配置する。プロセッサ・モジュールの全ての
ユニットは、その内部動作状態に拘らず、機能及びアド
レス信号を運ぶパス導体上の信号を常に受け取るけれど
も、周辺制御ユニットは、パリティ信号を受け取ること
なく動作することができる。決定されているサイクルは
、もしパス待機信号がその時点で出されたなら取り消さ
れる。
・パリティ線上にそのアドレス及び機能信号のための偶
パリティを配置する。プロセッサ・モジュールの全ての
ユニットは、その内部動作状態に拘らず、機能及びアド
レス信号を運ぶパス導体上の信号を常に受け取るけれど
も、周辺制御ユニットは、パリティ信号を受け取ること
なく動作することができる。決定されているサイクルは
、もしパス待機信号がその時点で出されたなら取り消さ
れる。
応答フェーズの間に、ビジーであるシステムのアドレス
されたユニットは、そのサイクルを取り消すためにパス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならパス・ビジー信号を発生
することができる。応答フェーズの間に発生されたパス
・エラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
前方のサイクルについて、データ転送サイクルの間にパ
スＡ及びＢ上で転送される。このこヒにより、システム
が、データ線の使用を求める再調停を依頼したり、ソー
ス・ユニットまたは宛先ユニットに関連するタグ・デー
タをもつ必要なくパス構造上で読取サイクルと書込サイ
クルの混合をパイプラインすることができる。
されたユニットは、そのサイクルを取り消すためにパス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならパス・ビジー信号を発生
することができる。応答フェーズの間に発生されたパス
・エラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
前方のサイクルについて、データ転送サイクルの間にパ
スＡ及びＢ上で転送される。このこヒにより、システム
が、データ線の使用を求める再調停を依頼したり、ソー
ス・ユニットまたは宛先ユニットに関連するタグ・デー
タをもつ必要なくパス構造上で読取サイクルと書込サイ
クルの混合をパイプラインすることができる。
フルワード転送は、ＵＤＳ及びＬＤＳ （上下のデータ
・ストローブ）信号の両方を出すことによって達成され
る。半ワードまたはバイト転送は、これらのストローブ
信号のうちの１つだけを出すことによって達成される転
送ヒして定穂される。
・ストローブ）信号の両方を出すことによって達成され
る。半ワードまたはバイト転送は、これらのストローブ
信号のうちの１つだけを出すことによって達成される転
送ヒして定穂される。
書込転送は、単にどのストローブ信号も出さないように
することによって、パス・マスクによってそのサイクル
の初期に取り消すことができる。、読取られるスレーブ
・ユニットは、データとともにストローブ信号を出さな
くてはならない。ストローブ信号は、パス・データ・パ
リティの計算に含まれる。
することによって、パス・マスクによってそのサイクル
の初期に取り消すことができる。、読取られるスレーブ
・ユニットは、データとともにストローブ信号を出さな
くてはならない。ストローブ信号は、パス・データ・パ
リティの計算に含まれる。
データ転送フェーズの間に検出されたエラーは、そのエ
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでパス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しがし
、システムの中央処理ユニット２１及び主要メモリ・ユ
ニット１６は、受け取るや否やそのデータを使用し、エ
ラーの場合、事実上バックアップして、正しいデータを
待つ。データ後サイクルの間のパス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを繰り返させる。このことは、この第２のデータ
後、すなわち第６のフェーズの間にパス構造上にデータ
を伝送したであろうところのサイクルを取り消すことに
なる。
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでパス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しがし
、システムの中央処理ユニット２１及び主要メモリ・ユ
ニット１６は、受け取るや否やそのデータを使用し、エ
ラーの場合、事実上バックアップして、正しいデータを
待つ。データ後サイクルの間のパス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを繰り返させる。このことは、この第２のデータ
後、すなわち第６のフェーズの間にパス構造上にデータ
を伝送したであろうところのサイクルを取り消すことに
なる。
示されているシステムの動作の正常パックプレーン・モ
ードは、全てのユニットが服従両（Ｏｂｅｙ Ｂｏｔ
ｈ）モードにある時であり、そのときＡバスとＢバスの
両方にエラーがないように見える。例えば、Ａパス上の
エラーに応答して、全てのユニットが同期的に服従Ｂ（
ＯｂｅｙＢ’）モードに切り替わる。モジュール９は、
５７８８中央処理ユニツト上で走る監視ソフトウェアに
よって動作の服従両モードに戻る。
ードは、全てのユニットが服従両（Ｏｂｅｙ Ｂｏｔ
ｈ）モードにある時であり、そのときＡバスとＢバスの
両方にエラーがないように見える。例えば、Ａパス上の
エラーに応答して、全てのユニットが同期的に服従Ｂ（
ＯｂｅｙＢ’）モードに切り替わる。モジュール９は、
５７８８中央処理ユニツト上で走る監視ソフトウェアに
よって動作の服従両モードに戻る。
動作の服従Ｂ及び服従Ａ（ＯｂｅｙＡ）モードの両方に
おいて、ＡパスとＢバスの両方がシステム・ユニットに
よって駆動され、全てのユニットは依然として完全エラ
ー・チエツクを実行する。服従両モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけである
。しかし、服従バス上のバス・エラー信号は、上述のよ
うにして処理され、全てのユニットをしてもう一方のバ
スに服従するようにスイッチさせる。
おいて、ＡパスとＢバスの両方がシステム・ユニットに
よって駆動され、全てのユニットは依然として完全エラ
ー・チエツクを実行する。服従両モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけである
。しかし、服従バス上のバス・エラー信号は、上述のよ
うにして処理され、全てのユニットをしてもう一方のバ
スに服従するようにスイッチさせる。
（Ｂ）システム・バス・フェーズ
第３３図は、モジュール９のための、バス構造３０上の
４つのパイプラインされた多重フェーズ転送サイクルを
もつ上述の動作を示す図である。
４つのパイプラインされた多重フェーズ転送サイクルを
もつ上述の動作を示す図である。
波形５６ａ及び５６ｂは、第３３図の一番上にラベルさ
れている１乃至２１と番号付けされた２１個の連続的タ
イミング・フェーズのために、Ｘバス４６にクロック３
８が印加するＳ／８８マスター・クロック及びマスター
同期信号を示す。波形５８ｂで表される、バス構造上の
調停信号は、図示されている２１のサイクルのおのおの
において、＃１．＃２、＃３．． ＃２１のサイクル
番号で記されている新しいサイクルを求める調停を開始
するために、各タイミング・フェーズの開始時点で変化
する。第３３図は、波形５８ｂでサイクル決定信号を表
す。各サイクル毎のサイクル決定信号は、そのサイクル
のための調停信号よりも１クロツク・サイクル後に発生
する。第３３図はさらに、ビジー 待機、データ、Ａパ
ス・エラー、及びＢパス・エラー信号を示している。第
３３図の最下行は、システムが動作するパックブレーン
・モードをあられし、異なるモードの間の転移を示す。
れている１乃至２１と番号付けされた２１個の連続的タ
イミング・フェーズのために、Ｘバス４６にクロック３
８が印加するＳ／８８マスター・クロック及びマスター
同期信号を示す。波形５８ｂで表される、バス構造上の
調停信号は、図示されている２１のサイクルのおのおの
において、＃１．＃２、＃３．． ＃２１のサイクル
番号で記されている新しいサイクルを求める調停を開始
するために、各タイミング・フェーズの開始時点で変化
する。第３３図は、波形５８ｂでサイクル決定信号を表
す。各サイクル毎のサイクル決定信号は、そのサイクル
のための調停信号よりも１クロツク・サイクル後に発生
する。第３３図はさらに、ビジー 待機、データ、Ａパ
ス・エラー、及びＢパス・エラー信号を示している。第
３３図の最下行は、システムが動作するパックブレーン
・モードをあられし、異なるモードの間の転移を示す。
第３３図をさらに参照すると、タイミング・フェーズ番
号１の間に、モジュール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスク・ユニット
が、サイクル決定信号波形５８ｂ上の指標＃１で指定さ
れるように、タイミング・フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサンクル井２を求める調
停が実行される。
号１の間に、モジュール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスク・ユニット
が、サイクル決定信号波形５８ｂ上の指標＃１で指定さ
れるように、タイミング・フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサンクル井２を求める調
停が実行される。
タイミング・フェーズ３の間にはサイクル＃１に対して
はバス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング・フェーズ４の間に生じ、データ波
形６８ｂ上で記号＃１で指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイクル決定のサイクル決定が実行さ
れ、更なるサイクル井３の調停が実行される。
はバス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング・フェーズ４の間に生じ、データ波
形６８ｂ上で記号＃１で指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイクル決定のサイクル決定が実行さ
れ、更なるサイクル井３の調停が実行される。
タイミング・フェーズ４では、サイクル＃１のデータ転
送が行なわれ、サイクル決定の決定が実行される。また
、波形６８ｆで示されるように、バスＡエラーがこのタ
イミング・フェーズの間に出される。このエラー信号は
、サイクル井２を取り消し、そのモジュール中の全ての
ユニットを服従Ｂモードにスイッチする。タイミング・
フェーズ４のバスＡエラー信号は、前のタイミング・フ
ェーズ３において、システムの少なくとも１つのユニッ
トがＡパス４２からの信号に関連してエラーを検出した
ことを示す。そのエラーは、タイミング・フェーズ３の
間の波形５８のデータの欠如によって示されるように、
バス構造上にデータがないときに生じたものであり、そ
れゆえ、データ転送を繰り返す必要はない。
送が行なわれ、サイクル決定の決定が実行される。また
、波形６８ｆで示されるように、バスＡエラーがこのタ
イミング・フェーズの間に出される。このエラー信号は
、サイクル井２を取り消し、そのモジュール中の全ての
ユニットを服従Ｂモードにスイッチする。タイミング・
フェーズ４のバスＡエラー信号は、前のタイミング・フ
ェーズ３において、システムの少なくとも１つのユニッ
トがＡパス４２からの信号に関連してエラーを検出した
ことを示す。そのエラーは、タイミング・フェーズ３の
間の波形５８のデータの欠如によって示されるように、
バス構造上にデータがないときに生じたものであり、そ
れゆえ、データ転送を繰り返す必要はない。
タイミング・フェーズ５の間に、服従Ｂモードで動作す
るシステムによって第５のサイクルが調停され、サイク
ル＃４の機能が調停され、バス構造上には、サイクル性
３のための応答が存在しない。従って、そのサイクルは
、タイミ；・グ・フェーズ６の間にデータ転送へヒ進ｔ
、またタイミング・フェーズ６で、波形５８（Ａて示′
ｔユっにバス待機が出され、これはサイクル＃４ヒ関連
する。その効果は、そのサイクルを別のタイミング・フ
ェーズの間延長し、サイクル＃５を取り消すこヒである
。
るシステムによって第５のサイクルが調停され、サイク
ル＃４の機能が調停され、バス構造上には、サイクル性
３のための応答が存在しない。従って、そのサイクルは
、タイミ；・グ・フェーズ６の間にデータ転送へヒ進ｔ
、またタイミング・フェーズ６で、波形５８（Ａて示′
ｔユっにバス待機が出され、これはサイクル＃４ヒ関連
する。その効果は、そのサイクルを別のタイミング・フ
ェーズの間延長し、サイクル＃５を取り消すこヒである
。
新しいす、イクル＃７は、タイミ〉グ・フェーズ１０で
調停され、その決定動作がサイクル刊６のために進行す
る。タイミング・フェーズ８では、サイクル＃４のため
のデータが転送のためにデータ・バスに印加される。ま
た、タイミング・）ニーズ８で、ビジー・バス信号か出
され、この信号は、サイクル＃Ｓの応答の一部であって
、そのサイクルを取り消す。
調停され、その決定動作がサイクル刊６のために進行す
る。タイミング・フェーズ８では、サイクル＃４のため
のデータが転送のためにデータ・バスに印加される。ま
た、タイミング・）ニーズ８で、ビジー・バス信号か出
され、この信号は、サイクル＃Ｓの応答の一部であって
、そのサイクルを取り消す。
別のバス・エラーが出されるまでに、タイミング・フェ
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
タイミング・フェーズ１０中で出されタイミング・フェ
ーズ１１へと続くバス待機信号は、サイクをＪ＃８をさ
らに２期間フェーズ延長し、従って、そのサイクルのた
めのデータが、指定されているように、タイミング・フ
ェーズ１３で転送される。これらのフェーズの間に出さ
れたパス待機信号はまた、示されているように、サイク
ル＃９及び＃１０を取り消しする。待機信号によるサイ
クル＃８の延長におけるフェーズ１０．１１、または１
２の間に出されたビジー信号は、サイクル＃８を取り消
すことになる。尚、サイクル＃７のたるのデータ転送は
、タイミング・フェーズ１０において、このタイミング
・フェーズの間の待機及びビジー導体上の信号とは独立
に行なわれる。
ーズ１１へと続くバス待機信号は、サイクをＪ＃８をさ
らに２期間フェーズ延長し、従って、そのサイクルのた
めのデータが、指定されているように、タイミング・フ
ェーズ１３で転送される。これらのフェーズの間に出さ
れたパス待機信号はまた、示されているように、サイク
ル＃９及び＃１０を取り消しする。待機信号によるサイ
クル＃８の延長におけるフェーズ１０．１１、または１
２の間に出されたビジー信号は、サイクル＃８を取り消
すことになる。尚、サイクル＃７のたるのデータ転送は
、タイミング・フェーズ１０において、このタイミング
・フェーズの間の待機及びビジー導体上の信号とは独立
に行なわれる。
タイミング・フェーズ１１．１２及び１４の間に生じる
更なるバスＡエラー信号もまた、システムに対して、ロ
グする以外の影響を及ぼさない。
更なるバスＡエラー信号もまた、システムに対して、ロ
グする以外の影響を及ぼさない。
というのは、システムは既に服従Ｂモードで動作してい
るからである。タイミンク・フェース１４の間に出され
た待ｌ！！１１号は、サイクル井１３を打ち消す、また
、それは、サイクル井１２を延長し、しかし、サイクル
井１２は、タイミング・フェーズ１４の間に出されるビ
ジー信号によって打ち消される。サイクル井１１のため
のデータは、タイミング・フェーズ１４の間に通常シー
ケンスで転送される。更に、サイクル井１４のデータ転
送は、タイミング・フェーズ１７で行なわれる。
るからである。タイミンク・フェース１４の間に出され
た待ｌ！！１１号は、サイクル井１３を打ち消す、また
、それは、サイクル井１２を延長し、しかし、サイクル
井１２は、タイミング・フェーズ１４の間に出されるビ
ジー信号によって打ち消される。サイクル井１１のため
のデータは、タイミング・フェーズ１４の間に通常シー
ケンスで転送される。更に、サイクル井１４のデータ転
送は、タイミング・フェーズ１７で行なわれる。
タイミング・フェーズ１９では、タイミング・フェーズ
１８のサイクル＃１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル井１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル井２０の間に行なわれる。さらに、このエ
ラー信号は、モジュールを服従Ａモードに切り換える。
１８のサイクル＃１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル井１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル井２０の間に行なわれる。さらに、このエ
ラー信号は、モジュールを服従Ａモードに切り換える。
パス待機信号は、バス・マスクによってアドレスされた
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、Ｉ１０デバイスに
はアドレスしないから、この線は、５ＴＣＩ １５５に
よっては利用されない。
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、Ｉ１０デバイスに
はアドレスしないから、この線は、５ＴＣＩ １５５に
よっては利用されない。
システム・バス論理１７８（第１９Ｃ図）は、５ＴＣ１
１５５からＳ／８８メモリ・ボード１６．１８へのリン
クを与え、調停論理４０８（第３２Ｂ図）を含む。バス
３０のために前記に定義したのと同一の基本的バス転送
サイクルが論理１７８によって使用される。すなわち： （１）調停フェーズ−このフェーズは、どのサイクルで
もバス・コントローラがバスの支配権を巡って争うにつ
れて進行する。典型的には、調停の優先順位は、調停装
置のパックパネル・スロットＩＤに基づく。５ＴＣＩデ
ザインの好適な形式の場合、調停優先順位は、単一ＣＰ
ＵのスロットＩＤに基づき、一方、優先順位を割当てる
ための各ＣＰＵ （ＰＥ８６及びその対のユニット）上
ノＦＩＦＯ殆ど満杯／殆と空（ＡＦＥ）フラグ及び半満
杯（ＨＦ）フラグ、１１４０９は、多重ＣＰＵ実装構戒
構成ける実タスク要求に基づく。
１５５からＳ／８８メモリ・ボード１６．１８へのリン
クを与え、調停論理４０８（第３２Ｂ図）を含む。バス
３０のために前記に定義したのと同一の基本的バス転送
サイクルが論理１７８によって使用される。すなわち： （１）調停フェーズ−このフェーズは、どのサイクルで
もバス・コントローラがバスの支配権を巡って争うにつ
れて進行する。典型的には、調停の優先順位は、調停装
置のパックパネル・スロットＩＤに基づく。５ＴＣＩデ
ザインの好適な形式の場合、調停優先順位は、単一ＣＰ
ＵのスロットＩＤに基づき、一方、優先順位を割当てる
ための各ＣＰＵ （ＰＥ８６及びその対のユニット）上
ノＦＩＦＯ殆ど満杯／殆と空（ＡＦＥ）フラグ及び半満
杯（ＨＦ）フラグ、１１４０９は、多重ＣＰＵ実装構戒
構成ける実タスク要求に基づく。
（２）サイクル決定ブエーズーこのフェーズは、以前の
サイクル中のパス許可に続く。それは、１６．３２また
は６４ビツト読取／書込転送を、記憶１８に対する２７
ビツト開始物理アドレスとヒもに指定するための、パス
３０のパスＦＮコードＡ及びＢ上の４ビツト機能コード
を含む。
サイクル中のパス許可に続く。それは、１６．３２また
は６４ビツト読取／書込転送を、記憶１８に対する２７
ビツト開始物理アドレスとヒもに指定するための、パス
３０のパスＦＮコードＡ及びＢ上の４ビツト機能コード
を含む。
記憶１６は、好適な実施例では２５８ＭＢである。全て
の記憶アクセスは、アドレス・ビット０が使用されない
ように１６．３２または６４ビツト境界上にある。より
正確には、バイト及びラード・アクセスは、バスＦＮコ
ード定義と連結して第１４図にｔｌＤｓおよびＬＤＳ信
号によって示されている。
の記憶アクセスは、アドレス・ビット０が使用されない
ように１６．３２または６４ビツト境界上にある。より
正確には、バイト及びラード・アクセスは、バスＦＮコ
ード定義と連結して第１４図にｔｌＤｓおよびＬＤＳ信
号によって示されている。
（３）サイクル応答フェーズ−このフェーズは、５ＴＣ
１１６６を、再調停し前のサイクル決定フェーズを再発
行するように強制することになるメモリからの、バス３
０上のパス・エラーまたはパス・ビジー条件を含み得る
。
１１６６を、再調停し前のサイクル決定フェーズを再発
行するように強制することになるメモリからの、バス３
０上のパス・エラーまたはパス・ビジー条件を含み得る
。
（４）データ・フェーズ−（サイクル応答フェーズを過
ぎて）記憶要求が一旦受け入れられると、サイクル応答
フェーズに続く （サイクル決定）ニーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内に１６．３２または６４ビツトのデ
ータを転送することができる。
ぎて）記憶要求が一旦受け入れられると、サイクル応答
フェーズに続く （サイクル決定）ニーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内に１６．３２または６４ビツトのデ
ータを転送することができる。
（５）後データ・フェーズ−データが最初に転送された
２サイクル後システム・バス３０上で（ＳＴＣ１１５１
５またはメモリ１６から）データの反復を強制するパス
・エラーがないかどうかをチエツクするために必要であ
る。Ａ及びＢパスは同一のデータを運ぶので、後データ
・フェーズの間はＡまたはＢバス・エラーが生じてもよ
い。
２サイクル後システム・バス３０上で（ＳＴＣ１１５１
５またはメモリ１６から）データの反復を強制するパス
・エラーがないかどうかをチエツクするために必要であ
る。Ａ及びＢパスは同一のデータを運ぶので、後データ
・フェーズの間はＡまたはＢバス・エラーが生じてもよ
い。
パス３０を求めて調停するＳ／８８プロセツサ６２と、
パス３０を求めて調停する５ＴＣ１１５５の間の重要な
相違点を次に説明する。典型的には、Ｓ／８８プロセツ
サ６２は、任意の時点で５つのフェーズのうちの１つで
動作する。しかし、５ＴＣ１１６５のフェッチ及び記憶
パイプライン能力のため、ＳＴＣ工は同時にＳつまでの
フェーズ全てで動作することができる。例えば、６４バ
イト読取動作の間に、５ＴＣ１１５６は、もしエラーが
ないならＳつの全てのフェーズで動作することがでｔｌ
、５ＴＣＩは、連続する５つのサイクルの各々でパス３
０の調停制御を許可される。このこヒは、特にモジュー
ル９の単一プロセッサ・バージョンで、システム性能を
向上させる。
パス３０を求めて調停する５ＴＣ１１５５の間の重要な
相違点を次に説明する。典型的には、Ｓ／８８プロセツ
サ６２は、任意の時点で５つのフェーズのうちの１つで
動作する。しかし、５ＴＣ１１６５のフェッチ及び記憶
パイプライン能力のため、ＳＴＣ工は同時にＳつまでの
フェーズ全てで動作することができる。例えば、６４バ
イト読取動作の間に、５ＴＣ１１５６は、もしエラーが
ないならＳつの全てのフェーズで動作することがでｔｌ
、５ＴＣＩは、連続する５つのサイクルの各々でパス３
０の調停制御を許可される。このこヒは、特にモジュー
ル９の単一プロセッサ・バージョンで、システム性能を
向上させる。
（ｃ）ＳＴＣｉｌ能
ＳＴＣＩ機能のいくつかを以下説明する。
（１）ＦＩＦ０４００−４個＜６４Ｘ９ビツト）先入れ
先出し高速ＲＡＭが、４回までの６４バイト記憶コマン
ドをユニット１５５がビジーになる前に保持することを
可能ならしめるバッファを形成する。それはまた、全て
のデータのための入来パリティを出力まで保持する。Ｓ
／３７０クロツク１５２は、コマンド及びデータをＰ
Ｉ ＦＯ４００中にクロックする。そして、Ｓ／８８ク
ロツク３８がＦ Ｉ ＦＯ４００からコマンド及びデー
タをクロックする。ＰＩＦＯ４００の好適な実施例は、
ＣｙｐｒｅｓｓＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ
、によって１９８８年１月ＩＳ日に発行された製品情報
マニュアルの５乃至３４ページに詳細に記載されている
ＣＹ７Ｃ４０９である。
先出し高速ＲＡＭが、４回までの６４バイト記憶コマン
ドをユニット１５５がビジーになる前に保持することを
可能ならしめるバッファを形成する。それはまた、全て
のデータのための入来パリティを出力まで保持する。Ｓ
／３７０クロツク１５２は、コマンド及びデータをＰ
Ｉ ＦＯ４００中にクロックする。そして、Ｓ／８８ク
ロツク３８がＦ Ｉ ＦＯ４００からコマンド及びデー
タをクロックする。ＰＩＦＯ４００の好適な実施例は、
ＣｙｐｒｅｓｓＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ
、によって１９８８年１月ＩＳ日に発行された製品情報
マニュアルの５乃至３４ページに詳細に記載されている
ＣＹ７Ｃ４０９である。
１／＆界標準のハンドシェーク信号以外に、殆ど満杯／
殆ビ空＜ＡＦＥ）及び半分満杯（ＨＦ）フラグが与えら
れる。ＡＦＥは、ＦＩＦＯが殆ど満杯または殆ど空のと
きＡＦＥが高レベルとなる。そうでなければＡＦＥは低
レベルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高
レベルとなり、さもなければ低レベルである。
殆ビ空＜ＡＦＥ）及び半分満杯（ＨＦ）フラグが与えら
れる。ＡＦＥは、ＦＩＦＯが殆ど満杯または殆ど空のと
きＡＦＥが高レベルとなる。そうでなければＡＦＥは低
レベルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高
レベルとなり、さもなければ低レベルである。
メモリは、入力率ＩＩ完了＜ＩＲ）制御信号が高レベル
の時シフトイン（ＳＩ）１１号の制御の下でその入力に
９ビツトの並列ワードを受領する。そのデータは、出力
準備完了（ＯＲ）制御信号が高レベルの時、シフトアウ
ト（Ｓｏ）信号の制御の下で記憶されたのと同じ順序で
出力される。もしＦＩＦＯが満杯（ＩＲ低レベル）であ
るなら、ＳＩ大入力パルスが無視され、もしＦＩＦＯが
空（ＯＲが低レベル）ならＳＯ大入力パルスが無視され
る。
の時シフトイン（ＳＩ）１１号の制御の下でその入力に
９ビツトの並列ワードを受領する。そのデータは、出力
準備完了（ＯＲ）制御信号が高レベルの時、シフトアウ
ト（Ｓｏ）信号の制御の下で記憶されたのと同じ順序で
出力される。もしＦＩＦＯが満杯（ＩＲ低レベル）であ
るなら、ＳＩ大入力パルスが無視され、もしＦＩＦＯが
空（ＯＲが低レベル）ならＳＯ大入力パルスが無視され
る。
より広いワードのための並列拡張は、個々のＦＩＦＯの
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡ′ＮＤするこ
とによって実現される。そのＡＮＤ演算は、全てのＦＩ
ＦＯがそれ以上のデータを受け入れる用意がある＜ＩＲ
高レベル）か、またはデータを出力する用意があるＣＯ
Ｒ高レベル〉ことを保証し、以て装置の間の伝搬遅延時
間の偏差を保証する。
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡ′ＮＤするこ
とによって実現される。そのＡＮＤ演算は、全てのＦＩ
ＦＯがそれ以上のデータを受け入れる用意がある＜ＩＲ
高レベル）か、またはデータを出力する用意があるＣＯ
Ｒ高レベル〉ことを保証し、以て装置の間の伝搬遅延時
間の偏差を保証する。
読取及び書込動作は、完全に、非同期的であって、以て
ＦＩＦＯを、動作クロック周波数またはクロック位相が
相当に興なる２つのディジタル装置の間のバッファとし
て使用することを可能ならしめる。Ｆ Ｉ ＦＯ４００
は、読取ポインタと、書込ポインタと、既知のハンドシ
ェーキング（Ｓｌ／Ｉ Ｒ，５ｏ１０Ｒ）４号と、ＡＦ
Ｅ及びＨＦフラグを発生するちめに必要な制御論理を含
む、ＦＩＦＯが空の場合、５ＴＣＩ論理はＳＯを高レベ
ルに保持し、以て、ワードが書かれた時、それが出力へ
直挾伝えられる（ｒｉｐｐｌｅ）。そのＯＲ信号は、１
内部サイクルの問直レベルで、次に再び低レベルに下が
る。もし更なるワードがＦＩＦＯに書かれるなら、それ
らは最初のワードに足並を揃え、ＳＯが低れべるに引き
下げられるまで出力上には現れないことになる。
ＦＩＦＯを、動作クロック周波数またはクロック位相が
相当に興なる２つのディジタル装置の間のバッファとし
て使用することを可能ならしめる。Ｆ Ｉ ＦＯ４００
は、読取ポインタと、書込ポインタと、既知のハンドシ
ェーキング（Ｓｌ／Ｉ Ｒ，５ｏ１０Ｒ）４号と、ＡＦ
Ｅ及びＨＦフラグを発生するちめに必要な制御論理を含
む、ＦＩＦＯが空の場合、５ＴＣＩ論理はＳＯを高レベ
ルに保持し、以て、ワードが書かれた時、それが出力へ
直挾伝えられる（ｒｉｐｐｌｅ）。そのＯＲ信号は、１
内部サイクルの問直レベルで、次に再び低レベルに下が
る。もし更なるワードがＦＩＦＯに書かれるなら、それ
らは最初のワードに足並を揃え、ＳＯが低れべるに引き
下げられるまで出力上には現れないことになる。
データは物理的にはメモリを伝搬しない。データを移動
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳＩ大入力ら空
のＦＩＦＯのＯＲ出′カへ信号を伝搬するために必要な
時間（フォールスルー時間）＊たは、読取ポインタをイ
ンクリメントし８０人力から満杯のＦＩＦＯのＩＲ出力
へ信号を伝搬するために必要な時間（バブルスルー時間
）がデータをＦ Ｉ ＦＯ４００を通じて渡すことがで
きる速度を決定する。
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳＩ大入力ら空
のＦＩＦＯのＯＲ出′カへ信号を伝搬するために必要な
時間（フォールスルー時間）＊たは、読取ポインタをイ
ンクリメントし８０人力から満杯のＦＩＦＯのＩＲ出力
へ信号を伝搬するために必要な時間（バブルスルー時間
）がデータをＦ Ｉ ＦＯ４００を通じて渡すことがで
きる速度を決定する。
電源投入時に、ＦＩＦＯは、マスター・リセット信号に
よってリセットされる。このことは、装置を空条件に入
らしめ、それはＯＲ１号が低レベルであると同時にＩＲ
償号が高レベルであることによって通知される。この条
件では、データ出力（Ｄｏｏ−００８）は低レベルであ
る。ＡＦＥフラグは高レベルであって、ＨＦフラグは低
レベルである。
よってリセットされる。このことは、装置を空条件に入
らしめ、それはＯＲ１号が低レベルであると同時にＩＲ
償号が高レベルであることによって通知される。この条
件では、データ出力（Ｄｏｏ−００８）は低レベルであ
る。ＡＦＥフラグは高レベルであって、ＨＦフラグは低
レベルである。
空位置の可用性は、入力レディ（ＩＲ）１１号の高レベ
ル状態によって示される。ＩＲが高レベルであるとき、
シフトイン（ＳＩ）ピン上の低レベルから高レベルへの
遷移は、人力上のデータのＦＩＦＯ４００へのロードを
引き起こす。ＩＲＩｒ号は次に低レベルになり、そのデ
ータがサンプルされたことを示す。ＳＩ信号の高レベル
から低レベルへの遷移は、もしＦＩＦＯ４００が殆ど満
杯であるか殆ど空であるなら、ＩＲ１ｒ号の低レベルか
らへの遷移と、ＡＦＥフラグの低レベルから高レベルへ
の遷移を示す。
ル状態によって示される。ＩＲが高レベルであるとき、
シフトイン（ＳＩ）ピン上の低レベルから高レベルへの
遷移は、人力上のデータのＦＩＦＯ４００へのロードを
引き起こす。ＩＲＩｒ号は次に低レベルになり、そのデ
ータがサンプルされたことを示す。ＳＩ信号の高レベル
から低レベルへの遷移は、もしＦＩＦＯ４００が殆ど満
杯であるか殆ど空であるなら、ＩＲ１ｒ号の低レベルか
らへの遷移と、ＡＦＥフラグの低レベルから高レベルへ
の遷移を示す。
ＰＩＦＯ４００の出力におけるデータの可用性は、出力
レディ（ＯＲ）１１号の高レベル状態によって示される
。ＦＩＦＯがリセットされた後、全てのデータ出力（０
００−ＤＯ８）は低レベルになる。ＦＩＦＯが空である
限り、０ＲＩＩ号は低レベルにとどまり、それに印加さ
れた全てのシフトアウト（ＳＯ）パルスは無視されるこ
とになる。
レディ（ＯＲ）１１号の高レベル状態によって示される
。ＦＩＦＯがリセットされた後、全てのデータ出力（０
００−ＤＯ８）は低レベルになる。ＦＩＦＯが空である
限り、０ＲＩＩ号は低レベルにとどまり、それに印加さ
れた全てのシフトアウト（ＳＯ）パルスは無視されるこ
とになる。
データがＦＩＦＯにシフトして入れられた後、０Ｒ１ｔ
号は高レベルになる。
号は高レベルになる。
２つのフラグ、ＡＦＥ及びＨＦは、どれだけのワードが
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８ｇＡ＊たはそれ以下、あるいは５６個またはそれ以上
のワードがＦＩＦＯに存在するとき高レベルとなる。さ
もなければ、ＡＦＥは低レベルである。ＨＦは、３２個
またはそれ以上のワードがＦＩＦＯに格納されていると
き高レベルとなり、さもなければＨＦフラグは低レベル
である。フラグｍ移は、ＳＩ及びＳＯの下降端に関連し
て生じる。
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８ｇＡ＊たはそれ以下、あるいは５６個またはそれ以上
のワードがＦＩＦＯに存在するとき高レベルとなる。さ
もなければ、ＡＦＥは低レベルである。ＨＦは、３２個
またはそれ以上のワードがＦＩＦＯに格納されていると
き高レベルとなり、さもなければＨＦフラグは低レベル
である。フラグｍ移は、ＳＩ及びＳＯの下降端に関連し
て生じる。
（２）ＳＢＩ論理−８／３７０プロセツサ８５をしてＳ
／８８記憶１６に対する読取／書込を開始す−ることを
可能ならしめるシステム７８８バス・インターフェース
（ＳＢＩ）論ｊ！ｉ ７ｓ。これは、１６．３２または
６４ビツト転送を開始するべくパス３０にアクセスする
ために、毎サイクル調停するための論理４０８をもつ。
／８８記憶１６に対する読取／書込を開始す−ることを
可能ならしめるシステム７８８バス・インターフェース
（ＳＢＩ）論ｊ！ｉ ７ｓ。これは、１６．３２または
６４ビツト転送を開始するべくパス３０にアクセスする
ために、毎サイクル調停するための論理４０８をもつ。
論理１７８インターフエース線及び調停論理４０８は好
適には、ここで変更しているｍ所を除いては米国特許第
４４Ｅｉ３２１５号に記述されているタイプのものと同
様である。
適には、ここで変更しているｍ所を除いては米国特許第
４４Ｅｉ３２１５号に記述されているタイプのものと同
様である。
（３）フォールト・トレランス−ＦＩＦＯバッファ４０
０を含む全てのＳＴＣＩ論理は、Ｓ／３７０プロセツサ
・ボード上で自己チエツクを行うために、２重化されて
いる。単一の論理は、比較論理４０２ａ乃至ｇと、破断
論理４０３と、クロック発生論理（図示しない）のみで
ある。このように、５ＴＣ１１６６は、第８１！１の記
憶管理ユニット８３の一部である実質的に同一の対の５
ＴＣ１１５６ａ （図示しない）をもつ。
０を含む全てのＳＴＣＩ論理は、Ｓ／３７０プロセツサ
・ボード上で自己チエツクを行うために、２重化されて
いる。単一の論理は、比較論理４０２ａ乃至ｇと、破断
論理４０３と、クロック発生論理（図示しない）のみで
ある。このように、５ＴＣ１１６６は、第８１！１の記
憶管理ユニット８３の一部である実質的に同一の対の５
ＴＣ１１５６ａ （図示しない）をもつ。
比較論理４０２ａ乃至ｇは、第８図の比較論理１５を形
成し、破断論理４０３は、第８図の共通制御論理７Ｓを
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、パス構造３０を介してのエラー・データの分散から
保護するために対の５ＴＣＩ １ ！５６．１５５ａで
のみ実行される。しかし、Ｓ／３７０マシン・チエツク
及びパリティ・エラーは、パス４６０を介して論理４０
３に供給される。ＢＣＵパス２４７．２２３上のいくつ
かのエラーは、Ｓ／８８比較回路１２ｒ（第８図）によ
って取り上げられる。
成し、破断論理４０３は、第８図の共通制御論理７Ｓを
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、パス構造３０を介してのエラー・データの分散から
保護するために対の５ＴＣＩ １ ！５６．１５５ａで
のみ実行される。しかし、Ｓ／３７０マシン・チエツク
及びパリティ・エラーは、パス４６０を介して論理４０
３に供給される。ＢＣＵパス２４７．２２３上のいくつ
かのエラーは、Ｓ／８８比較回路１２ｒ（第８図）によ
って取り上げられる。
（４）アドレス・チエツク−８／８８記憶１６中に有効
物理Ｓ／３７０ユーザー・アドレスを生成するためにベ
ース・オフセット（第１Ｏ図）を使用する間に、各Ｓ／
３７０プロセッサ記憶空間１６２などのサイズが違反さ
れないことを保証するために、メモリ・マツプされた２
つのレジスタ４０４．４０５ （ＭＥＭベース及びＭＥ
Ｍサイズ）が与えられる。
物理Ｓ／３７０ユーザー・アドレスを生成するためにベ
ース・オフセット（第１Ｏ図）を使用する間に、各Ｓ／
３７０プロセッサ記憶空間１６２などのサイズが違反さ
れないことを保証するために、メモリ・マツプされた２
つのレジスタ４０４．４０５ （ＭＥＭベース及びＭＥ
Ｍサイズ）が与えられる。
（５）同期的動作−３／３７０クロツク１５２は、パス
３０及び同期化ユニット１！５８（Ｍ：１．９Ｃ図）を
介して、Ｓ／８８クロツク３８く第７図）から導出され
、Ｓ／８８クロツク３８の開始からのＳ／３７０発振器
人力周期内のクロック間の同期をもたらす。このことは
、連続読取（例えば６４バイト読取コマンド）をメモリ
１６２からＳ／３７０チツプ・セットへと待機状態をは
さむことなくバイブラインさせる（システム・パス３０
上で５ＴＣ１１５５に許可された連続的サイクルを想定
して）ことを可能ならしめる。
３０及び同期化ユニット１！５８（Ｍ：１．９Ｃ図）を
介して、Ｓ／８８クロツク３８く第７図）から導出され
、Ｓ／８８クロツク３８の開始からのＳ／３７０発振器
人力周期内のクロック間の同期をもたらす。このことは
、連続読取（例えば６４バイト読取コマンド）をメモリ
１６２からＳ／３７０チツプ・セットへと待機状態をは
さむことなくバイブラインさせる（システム・パス３０
上で５ＴＣ１１５５に許可された連続的サイクルを想定
して）ことを可能ならしめる。
（６）ＳＴＣパス・インターフェース−全ての標準的Ｓ
／３７０フエツチ／記憶コマンドは、そのコマンド・キ
ャンセリングとヒもに実行される。
／３７０フエツチ／記憶コマンドは、そのコマンド・キ
ャンセリングとヒもに実行される。
パリティ・エラーまたはＥＣＣエラーは、５７３７０オ
ペレーテイング・システムに報告されずに、再試行（Ｆ
ＣＣまたはパス・パリティ・エラー）として処理される
か、破壊される（内部ボード・パリティ・エラー）、６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。
ペレーテイング・システムに報告されずに、再試行（Ｆ
ＣＣまたはパス・パリティ・エラー）として処理される
か、破壊される（内部ボード・パリティ・エラー）、６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。
１１１図に一示ｔよう！、＝、５ＴＣ１１６５は、Ｓ／
３７０動的（仮想）アドレス変換を処理し、８ＫＢ命令
／データ・キャッシュと６４エントリＤＬＡＴ３４１
（ディレクトリ・ルックアサイド・テーブル）を利用す
るキャッシュ・コントローラ・ユニット１５３を介して
Ｓ／３７０プロセツサ８５にインターフェースする。こ
うして、全ての実／仮想Ｉ１０またはプロセッサ転送は
、ユニット１５３によってＳＴＣバス１６７上に発行さ
れる「実」アドレスをもたらす。典型的には、パス・ア
ダプタ１５４またはＳ ／ ３７０プロセツサ８５が「
実」記憶動作を行う時、ユニット１６３は、５ＴＣ１６
７上で発行された後でコマンドのキャンセルをもたらし
得るキャッシュ・ヒツトの場合を除いては、単にプロセ
ッサ・パス１７０からＳＴＣバス１５７への移行段とし
て働くだけである。
３７０動的（仮想）アドレス変換を処理し、８ＫＢ命令
／データ・キャッシュと６４エントリＤＬＡＴ３４１
（ディレクトリ・ルックアサイド・テーブル）を利用す
るキャッシュ・コントローラ・ユニット１５３を介して
Ｓ／３７０プロセツサ８５にインターフェースする。こ
うして、全ての実／仮想Ｉ１０またはプロセッサ転送は
、ユニット１５３によってＳＴＣバス１６７上に発行さ
れる「実」アドレスをもたらす。典型的には、パス・ア
ダプタ１５４またはＳ ／ ３７０プロセツサ８５が「
実」記憶動作を行う時、ユニット１６３は、５ＴＣ１６
７上で発行された後でコマンドのキャンセルをもたらし
得るキャッシュ・ヒツトの場合を除いては、単にプロセ
ッサ・パス１７０からＳＴＣバス１５７への移行段とし
て働くだけである。
次に、４１本のＳＴＣパスバス第３２Ａ図及び第３０１
１！ｌ）について簡単に説明する。ＳＴＣデータ／アド
レス／コマンド・パス４０６は、３２本の双方向データ
・パス線に加えてバイト毎の奇数パリティをもつ。この
パスは、１サイクルでコマンド及びアドレスを、記憶動
作の後の各サイクル上で３２ビツトまでのデータを運ぶ
ために使用される。ＳＴＣ″４Ｉ効線は、５ＴＣ１１５
６に対して、コマンド／アドレスが同一サイクル中のＳ
ＴＣパスバス有効であることを知らせるために、ユニッ
ト１５３によって使用される。ＳＴＣキャンセル線は、
５ＴＣ１１５５に対して前に発行したコマンドをキャン
セルするためにユニット１５３によって駆動される。Ｓ
ＴＣビジー＄１４４０は。
１！ｌ）について簡単に説明する。ＳＴＣデータ／アド
レス／コマンド・パス４０６は、３２本の双方向データ
・パス線に加えてバイト毎の奇数パリティをもつ。この
パスは、１サイクルでコマンド及びアドレスを、記憶動
作の後の各サイクル上で３２ビツトまでのデータを運ぶ
ために使用される。ＳＴＣ″４Ｉ効線は、５ＴＣ１１５
６に対して、コマンド／アドレスが同一サイクル中のＳ
ＴＣパスバス有効であることを知らせるために、ユニッ
ト１５３によって使用される。ＳＴＣキャンセル線は、
５ＴＣ１１５５に対して前に発行したコマンドをキャン
セルするためにユニット１５３によって駆動される。Ｓ
ＴＣビジー＄１４４０は。
ｒｓＴｃ有効」が発行された１サイクル後、５ＴＣＩが
ビジーであって新しいコマンドを受け入れることができ
ないことをユニット１５３知らせるために、５ＴＣＩ
１５６によって駆動される。ＳＴＣビジー線４４０は、
ユニット１６６が新しいコマンドを受け取ることができ
る１サイクル前に解放される。
ビジーであって新しいコマンドを受け入れることができ
ないことをユニット１５３知らせるために、５ＴＣＩ
１５６によって駆動される。ＳＴＣビジー線４４０は、
ユニット１６６が新しいコマンドを受け取ることができ
る１サイクル前に解放される。
線４３３上のＳＴＣデータ無効は、データがフェッチで
戻されるのと同じサイクル中でユニツ）−１５３に対し
てデータ転送を無効化するために５ＴＣ１１５Ｓによっ
て発行される。ユニット１５３は、もしその線が活動化
されているならそのデータ・サイクルを無視する。この
線は、高速ＥＣＣＺ ラ−７！ｌ’ ハス３０上で発生
シ、５ＴＣＩＩＥ５５．１５５ａの対論理の間でデータ
の不一致が生じ、あるいはパス３０ｔＦ＆取サイクルの
間に不正なパリティが検出されたとき、データと一致し
て送られる。
戻されるのと同じサイクル中でユニツ）−１５３に対し
てデータ転送を無効化するために５ＴＣ１１５Ｓによっ
て発行される。ユニット１５３は、もしその線が活動化
されているならそのデータ・サイクルを無視する。この
線は、高速ＥＣＣＺ ラ−７！ｌ’ ハス３０上で発生
シ、５ＴＣＩＩＥ５５．１５５ａの対論理の間でデータ
の不一致が生じ、あるいはパス３０ｔＦ＆取サイクルの
間に不正なパリティが検出されたとき、データと一致し
て送られる。
ＳＴＣデータ転送！４４１は、後のサイクル中のＳＴＣ
バス１５７上のデータ転送を通知するためにユニット１
６３に対して５ＴＣ１１６５によって駆動される。記憶
の場合、８４４１は、ユニット１５３が次のサイクルで
次の３２ビツト・ワードを供給すべきことを指示する。
バス１５７上のデータ転送を通知するためにユニット１
６３に対して５ＴＣ１１６５によって駆動される。記憶
の場合、８４４１は、ユニット１５３が次のサイクルで
次の３２ビツト・ワードを供給すべきことを指示する。
フェッチの場合、線４４１は、ユニット１５３に、もし
次のサイクルでＳＴＣデータ無効によって拒否されない
なら次のサイクルが有効なデータを含むであろうことを
知らせる。５ＴＣ１１５５デザインは、上述の全ての状
態が１つのＳ／３７ＯＣＰＵ内で同時にアクティブであ
ることを可能ならしめるように完全にパイプラインされ
ている。このようにして、連続的にパスが許可されエラ
ーがないと想定すると、５ＴＣ１１５５は、３２ビツト
、６２．６ｎｓＳＴＣパス１５７上へ＜１２５ｎｓシヌ
チム・パス３ｏサイクル毎の）６４ビツト読取を利用し
て待機状態なく、フェッチ上のパイプラインされたデー
タを維持することができる。
次のサイクルでＳＴＣデータ無効によって拒否されない
なら次のサイクルが有効なデータを含むであろうことを
知らせる。５ＴＣ１１５５デザインは、上述の全ての状
態が１つのＳ／３７ＯＣＰＵ内で同時にアクティブであ
ることを可能ならしめるように完全にパイプラインされ
ている。このようにして、連続的にパスが許可されエラ
ーがないと想定すると、５ＴＣ１１５５は、３２ビツト
、６２．６ｎｓＳＴＣパス１５７上へ＜１２５ｎｓシヌ
チム・パス３ｏサイクル毎の）６４ビツト読取を利用し
て待機状態なく、フェッチ上のパイプラインされたデー
タを維持することができる。
システム／８８インターフエース４１０は、５ＴＣ１１
６５中で、ＢＣＵローカル仮想アトしス空間内のＭＥＭ
サイズ・レジスタ４０５及びＭＥＭベース・レジスタ４
０４に対するアクセスをサポートするために使用される
。また、「破断」４０３及び「パス割り込み要求（ＩＲ
Ｑ）Ｊエラーは、パス３０上の低優先順位保守割り込み
を単一ＣＰＵとして駆動するために、Ｓ／８８プロセツ
サ・ボード上のエラーと結合される。
６５中で、ＢＣＵローカル仮想アトしス空間内のＭＥＭ
サイズ・レジスタ４０５及びＭＥＭベース・レジスタ４
０４に対するアクセスをサポートするために使用される
。また、「破断」４０３及び「パス割り込み要求（ＩＲ
Ｑ）Ｊエラーは、パス３０上の低優先順位保守割り込み
を単一ＣＰＵとして駆動するために、Ｓ／８８プロセツ
サ・ボード上のエラーと結合される。
パスＩＲＱエラーは、それらのエラーが、通常、同一ま
たは相手ボードによって異なることが検出されたパス３
ｏからの非保＊＊号のため、「破断」エラーが切断する
ようにはパス３ｏをボードがら切断しない、という点で
破断エラーとは興なる。これらのエラーは、ボードが服
従両モードにあるときのみアクティブとなる。
たは相手ボードによって異なることが検出されたパス３
ｏからの非保＊＊号のため、「破断」エラーが切断する
ようにはパス３ｏをボードがら切断しない、という点で
破断エラーとは興なる。これらのエラーは、ボードが服
従両モードにあるときのみアクティブとなる。
さらに、１１４１１．４１２．４１３上の「服従Ａ」、
「服従Ｂ」及び「２１化」信号は、Ｓ／３７０プロセツ
サ内で再び実現されるのではなくてＳ／８８プロセツサ
・ボード論理から駆動される。服従Ａ／服従Ｂ１１号は
、チエツク及び駆動側データ入力マルチブレフサのため
の入力マルチプレクサ７１，７３を制御し、パス・エラ
ー条件中でゲートするために使用される。線４１３上の
２重化口号は、ボードが対になっていることを知らせる
ために使用される（すなわち、対のボードが連続的スロ
ットにあるときそれらが一緒に調停することを保証する
ためにパス調停論理４０８中で使用される）。
「服従Ｂ」及び「２１化」信号は、Ｓ／３７０プロセツ
サ内で再び実現されるのではなくてＳ／８８プロセツサ
・ボード論理から駆動される。服従Ａ／服従Ｂ１１号は
、チエツク及び駆動側データ入力マルチブレフサのため
の入力マルチプレクサ７１，７３を制御し、パス・エラ
ー条件中でゲートするために使用される。線４１３上の
２重化口号は、ボードが対になっていることを知らせる
ために使用される（すなわち、対のボードが連続的スロ
ットにあるときそれらが一緒に調停することを保証する
ためにパス調停論理４０８中で使用される）。
服従Ａ及びＢ（１号は、十服従Ａ１−服従Ａ、十服従Ｂ
１−服従Ｂを提供するために反転される。
１−服従Ｂを提供するために反転される。
十服従Ａ、−服従Ａｌ１号は、レジスタ４２８及び４２
９にそれぞれ印加される。レジスタ４２８及び４２９は
、パス構造３０のＡ及びＢパスにそれぞれ結合される。
９にそれぞれ印加される。レジスタ４２８及び４２９は
、パス構造３０のＡ及びＢパスにそれぞれ結合される。
Ｓ／８８クロック信号（図示しない）は、３つのモード
Ａ、Ｂ及び両について、Ａ及びＢパスからのデータをレ
ジスタ４２８及び４２９にクロックする。レジスタ４２
８中のデータは、バスが服従Ａまたは服従Ｂモードで動
作しているときパス４３６，４３６にゲート・アウトさ
れ、レジスタ４２９は、服従Ｂモードの間のみバス４３
５．４２８上にゲートアウトされる。同様に、第３４図
で見て取れるように、５ＴＣ１１５５ａのレジスタ４２
８ａの内容は、服従Ｂ＊たは服従阿モードの間に同様に
ゲートアウトされる。レジスタ４２９ａの内容は、服従
Ａモードの間にゲートアウトされる。レジスタ４２８．
４２９及び４２８ａ、４２９ａの出力をＯＲすることに
よりめいめいのデータ入力マルチプレクサ機能７１．７
３（第３１１）が実行される。
Ａ、Ｂ及び両について、Ａ及びＢパスからのデータをレ
ジスタ４２８及び４２９にクロックする。レジスタ４２
８中のデータは、バスが服従Ａまたは服従Ｂモードで動
作しているときパス４３６，４３６にゲート・アウトさ
れ、レジスタ４２９は、服従Ｂモードの間のみバス４３
５．４２８上にゲートアウトされる。同様に、第３４図
で見て取れるように、５ＴＣ１１５５ａのレジスタ４２
８ａの内容は、服従Ｂ＊たは服従阿モードの間に同様に
ゲートアウトされる。レジスタ４２９ａの内容は、服従
Ａモードの間にゲートアウトされる。レジスタ４２８．
４２９及び４２８ａ、４２９ａの出力をＯＲすることに
よりめいめいのデータ入力マルチプレクサ機能７１．７
３（第３１１）が実行される。
レジスタ４０！５，４０４中のＭＥＭサイズ／ＭＥＭベ
ース値は、ＢＣＵローカル・アドレス空間によって、Ｓ
／８８プロセッサ６２仮想アドレス空間中にメモリ・マ
ツプされる。それらは、所与のＳ／３７０ＣＰＵ空間が
一旦与えられると、Ｓ／８８ブート処理の間にセットし
なくてはならない。それらは、ＳＴＣＩ記憶／フェッチ
動作が進行中でない限りＳ／８８によって変更すること
ができる。
ース値は、ＢＣＵローカル・アドレス空間によって、Ｓ
／８８プロセッサ６２仮想アドレス空間中にメモリ・マ
ツプされる。それらは、所与のＳ／３７０ＣＰＵ空間が
一旦与えられると、Ｓ／８８ブート処理の間にセットし
なくてはならない。それらは、ＳＴＣＩ記憶／フェッチ
動作が進行中でない限りＳ／８８によって変更すること
ができる。
レジスタ４０４．４０５は、ローカル・アドレス（００
７ＥＯＩ ＦＣ）を介して第１９Ａ図のアドレス・デコ
ード論理２１６によってアクセスされ、次のデータを含
む。すなわち、ＰＡビビッ２０−２３及びＰＡビビッ２
０−２７であって、それらはそれぞれ、Ｓ／３７０記憶
１６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス
＜ＭＥＭベース）に等しく、 ＭＥＭサイズ＝Ｓ／３７０から記憶領域１６２に割当て
られた主記憶のメガバイト（１乃至１６） ＭＥＭベース＝紀憶領域１６２に割当てられた記憶１６
の物理的アドレス空間のアドレス・ゼロからのオフセッ
トのメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス） 論理２１６がアドレス００７ＥＯＩＦＣをデコードする
時、そのサイズ及びアドレス・ビットは、そのパス１６
１Ｄを介してプロセッサ６２によってレジスタ４０５．
４０４中にセットされる。この動作の閏、論理２１６は
、プロセッサＳ２をその関連ハードウェアから切り放し
、以てレジスタ４０４．４０５のローディングが５７８
８オペレーテイング・システムに対して透過的となる。
７ＥＯＩ ＦＣ）を介して第１９Ａ図のアドレス・デコ
ード論理２１６によってアクセスされ、次のデータを含
む。すなわち、ＰＡビビッ２０−２３及びＰＡビビッ２
０−２７であって、それらはそれぞれ、Ｓ／３７０記憶
１６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス
＜ＭＥＭベース）に等しく、 ＭＥＭサイズ＝Ｓ／３７０から記憶領域１６２に割当て
られた主記憶のメガバイト（１乃至１６） ＭＥＭベース＝紀憶領域１６２に割当てられた記憶１６
の物理的アドレス空間のアドレス・ゼロからのオフセッ
トのメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス） 論理２１６がアドレス００７ＥＯＩＦＣをデコードする
時、そのサイズ及びアドレス・ビットは、そのパス１６
１Ｄを介してプロセッサ６２によってレジスタ４０５．
４０４中にセットされる。この動作の閏、論理２１６は
、プロセッサＳ２をその関連ハードウェアから切り放し
、以てレジスタ４０４．４０５のローディングが５７８
８オペレーテイング・システムに対して透過的となる。
さらに、Ｓ／３７０オペレーテイング・システムは、Ｓ
／３７０記憶１６２にアクセスする際に、それらの存在
または用途に気づかない。
／３７０記憶１６２にアクセスする際に、それらの存在
または用途に気づかない。
１３２Ａ、Ｂ及び３０図はまた、記憶制御インターフェ
ース１５５によって使用される信号Ｉ１０線をもあられ
している。更にこれは、ＳＴＣパス１５７に加えて、５
７８８システム・パス３０と、Ｓ／８８プロセツサ６２
と、Ｓ／８８ＣＰＵボード１０２上の論理４１５にイン
ターフェースするために必買な全での線を含む。説明の
便宜上、第８ｒ：Ｈのトランシーバ１３は第３２Ａ、Ｂ
図には示されていない。
ース１５５によって使用される信号Ｉ１０線をもあられ
している。更にこれは、ＳＴＣパス１５７に加えて、５
７８８システム・パス３０と、Ｓ／８８プロセツサ６２
と、Ｓ／８８ＣＰＵボード１０２上の論理４１５にイン
ターフェースするために必買な全での線を含む。説明の
便宜上、第８ｒ：Ｈのトランシーバ１３は第３２Ａ、Ｂ
図には示されていない。
（Ｄ）データ記憶動作
キャッシュ・コントローラ１５３からの記憶コマンド上
で、５ＴＣＩ １５５はそのコマンドをアドレス／デー
タ・バス４０６（これはＳＴＣバス１５７の一部である
）のビットＯ−７上にクロックにより乗せ、それを、Ｓ
ＴＣ有効有効ビット上にコマンド・バッファ４１６に格
納し、またバッファ４１７に格納する。、ＳＴＣビジー
は、そのユニット１５６がビジーであることを示すため
に論理４０１によって次のサイクルの間に線４４０上で
立ち上げられることになる。ところで、バス４０６上の
２４ビツト実アドレスもまた、アドレス・レジスタ４１
７中ヘクロツクされる。
で、５ＴＣＩ １５５はそのコマンドをアドレス／デー
タ・バス４０６（これはＳＴＣバス１５７の一部である
）のビットＯ−７上にクロックにより乗せ、それを、Ｓ
ＴＣ有効有効ビット上にコマンド・バッファ４１６に格
納し、またバッファ４１７に格納する。、ＳＴＣビジー
は、そのユニット１５６がビジーであることを示すため
に論理４０１によって次のサイクルの間に線４４０上で
立ち上げられることになる。ところで、バス４０６上の
２４ビツト実アドレスもまた、アドレス・レジスタ４１
７中ヘクロツクされる。
Ｐ Ｉ ＦＯ４００が満杯でなく、コマンド中に指定さ
れている全データ転送長く６４バイトまで〉を受け入れ
ることができる（ＦＩＦＯオーバーフローなし）限り、
ＳＴＣデータ転送が論理４０１によって立ち上げられ、
このコマンドのための全てのデータ転送が完了するまで
各サイクルでアクティブにとどまることになる。記憶時
、ＳＴＣデータ転送は、キャンセルが発行されていない
ことが確認されるまで（ＳＴＣ有効後の２サイクルまで
）発行されない（そしてこれにより、そのコマンドはＦ
ＩＦＯにシストされない）ｅしかし、この期間、論理４
０１はレジスタ４１７からレジスタ４４２に２４ビツト
・アドレスをシフトし、そのデータの最初の４ビツトが
ユニット１５３からレジスタ４１７にシフトされる。さ
らに、ＦＩＦＯＨＦ及びＡＦＥフラグ４０９が、コマン
ド・バッファ４１Ｇからデコードされたバイト転送長に
比較される。ＦＩＦＯフラグは、バッファ・フラグの４
つの範囲のうちの使用されている１つを示す。もし、最
悪の場合のバッファ深さに追加された時、バイト転送長
にコマンド・ワード・データの４バイトを加えた値がＦ
ＩＦ０６４ワード容量を超えるなら（それはＦＩＦＯフ
ラグによって示される）、全てのＳＴＣデータ転送活動
は、このオーバーフロー条件が消滅するまで保留される
。このことは、フラグ状況の変化を引き起こす工うにＦ
ＩＦＯから十分なワードがシフトアウトされるや否や起
こる。
れている全データ転送長く６４バイトまで〉を受け入れ
ることができる（ＦＩＦＯオーバーフローなし）限り、
ＳＴＣデータ転送が論理４０１によって立ち上げられ、
このコマンドのための全てのデータ転送が完了するまで
各サイクルでアクティブにとどまることになる。記憶時
、ＳＴＣデータ転送は、キャンセルが発行されていない
ことが確認されるまで（ＳＴＣ有効後の２サイクルまで
）発行されない（そしてこれにより、そのコマンドはＦ
ＩＦＯにシストされない）ｅしかし、この期間、論理４
０１はレジスタ４１７からレジスタ４４２に２４ビツト
・アドレスをシフトし、そのデータの最初の４ビツトが
ユニット１５３からレジスタ４１７にシフトされる。さ
らに、ＦＩＦＯＨＦ及びＡＦＥフラグ４０９が、コマン
ド・バッファ４１Ｇからデコードされたバイト転送長に
比較される。ＦＩＦＯフラグは、バッファ・フラグの４
つの範囲のうちの使用されている１つを示す。もし、最
悪の場合のバッファ深さに追加された時、バイト転送長
にコマンド・ワード・データの４バイトを加えた値がＦ
ＩＦ０６４ワード容量を超えるなら（それはＦＩＦＯフ
ラグによって示される）、全てのＳＴＣデータ転送活動
は、このオーバーフロー条件が消滅するまで保留される
。このことは、フラグ状況の変化を引き起こす工うにＦ
ＩＦＯから十分なワードがシフトアウトされるや否や起
こる。
もしキャンセルが生じず、ＦＩＦＯオーバーフローも存
在しないなら、ブロック４０１からデコードされ、マル
チプレクサ４４７を介してレジスタ４４２からの２４ビ
ツト・アドレスと組み合わされたコマンドが、ＦＩＦＯ
４００に格納される。アドレス・レジスタ４１７からの
その後の３２ビツト・データ・ブロックは、−旦最初の
記憶コマンドがＦＩＦＯにシフトされると、連続サイク
ルでレジスタ４４２を介してＦＩＦＯ４００に格納され
る。ゲート４２３は、パス３０上への１６ビツト転送の
ため、下位１６ビツトを上位１６ビツト上へマルチプし
クスするために使用される。
在しないなら、ブロック４０１からデコードされ、マル
チプレクサ４４７を介してレジスタ４４２からの２４ビ
ツト・アドレスと組み合わされたコマンドが、ＦＩＦＯ
４００に格納される。アドレス・レジスタ４１７からの
その後の３２ビツト・データ・ブロックは、−旦最初の
記憶コマンドがＦＩＦＯにシフトされると、連続サイク
ルでレジスタ４４２を介してＦＩＦＯ４００に格納され
る。ゲート４２３は、パス３０上への１６ビツト転送の
ため、下位１６ビツトを上位１６ビツト上へマルチプし
クスするために使用される。
Ｓビットは、記憶をフェッチとは区別するために使用さ
れ、Ｃ／Ａビットは、＃８３Ｓ図から見て取れるように
、ＦＩＦＯ中でコマンド・ワードヒデータ・ワードを区
別するために使用される。パリティは、ＦＩＦＯを通じ
て維持される。
れ、Ｃ／Ａビットは、＃８３Ｓ図から見て取れるように
、ＦＩＦＯ中でコマンド・ワードヒデータ・ワードを区
別するために使用される。パリティは、ＦＩＦＯを通じ
て維持される。
ＦＩＦＯ入力及び出力は、異なるようにクロックされる
。データは、Ｓ／３７０クロツクによってＦ Ｉ ＦＯ
４００ヘシフトされ、その間Ｓ／８８クロックによって
シフトアウトされる。そのタイミングは、ＦＩＦＯが空
のときのＦＩＦＯの最悪の場合のフォールスルー時間（
Ｓｏｎｓ）に対処するようにセットされる。ＦＩＦＯコ
マンドは、第３５図に示されており、ここで、 Ｓ冨（１＝記憶、２＝フエツチ） Ｃ／Ａ＝＜１＝コマンド／アドレス、０エデータ） ＰＯ１冨バイト０．１偶パリテイ Ｐ２３＝バイト２．３偶パリテイ ＬＤＷ＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
１＝Ｐ２３） ６４Ｂ ０ＶＦＬ＝奇数アドレス配置のための１６ワ
ード転送超過追加的な３２ビツト・データ転送サイクル
を要する ３２Ｂ、１８Ｂ、８Ｂ、４Ｂ富重み付けされたバイト転
送カウント ＴＲＬＩ、Ｑ＋ ｒ後端」ワード中の有効バイトのエン
コード（最後の３２ビツト転送）ＦＩＦＯ４００の入出
力の両側上のブロック４０１における個々のシーケンサ
が、ＦＩＦＯから出入する転送を追跡する。出力シーケ
ンサは、実際に、現在のフェッチまたは記憶コマンドの
ために保留であるパス３０データ転送の数を追跡する。
。データは、Ｓ／３７０クロツクによってＦ Ｉ ＦＯ
４００ヘシフトされ、その間Ｓ／８８クロックによって
シフトアウトされる。そのタイミングは、ＦＩＦＯが空
のときのＦＩＦＯの最悪の場合のフォールスルー時間（
Ｓｏｎｓ）に対処するようにセットされる。ＦＩＦＯコ
マンドは、第３５図に示されており、ここで、 Ｓ冨（１＝記憶、２＝フエツチ） Ｃ／Ａ＝＜１＝コマンド／アドレス、０エデータ） ＰＯ１冨バイト０．１偶パリテイ Ｐ２３＝バイト２．３偶パリテイ ＬＤＷ＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
１＝Ｐ２３） ６４Ｂ ０ＶＦＬ＝奇数アドレス配置のための１６ワ
ード転送超過追加的な３２ビツト・データ転送サイクル
を要する ３２Ｂ、１８Ｂ、８Ｂ、４Ｂ富重み付けされたバイト転
送カウント ＴＲＬＩ、Ｑ＋ ｒ後端」ワード中の有効バイトのエン
コード（最後の３２ビツト転送）ＦＩＦＯ４００の入出
力の両側上のブロック４０１における個々のシーケンサ
が、ＦＩＦＯから出入する転送を追跡する。出力シーケ
ンサは、実際に、現在のフェッチまたは記憶コマンドの
ために保留であるパス３０データ転送の数を追跡する。
コマンド・ワードが一旦ＦＩＦＯ出力に到達すると、Ｃ
／Ａビッビッ１が論理４０１でデコードされ、以前のコ
マンドが未了で保留状態にない限り、Ｆ Ｉ ＦＯ４０
０からのｓ／３７０実アドレスが論理４２２及び４２３
を介してベース・レジスタ４０４と組み合わされ、それ
は次に、転送カウントが出力シーケンサにロードされて
いる間に、アドレス・バッファ４２０中に開始「物理」
アドレスとしてロードされる。また、調停論理４０８が
調停を開始するようにセットされる。
／Ａビッビッ１が論理４０１でデコードされ、以前のコ
マンドが未了で保留状態にない限り、Ｆ Ｉ ＦＯ４０
０からのｓ／３７０実アドレスが論理４２２及び４２３
を介してベース・レジスタ４０４と組み合わされ、それ
は次に、転送カウントが出力シーケンサにロードされて
いる間に、アドレス・バッファ４２０中に開始「物理」
アドレスとしてロードされる。また、調停論理４０８が
調停を開始するようにセットされる。
論理４０８中のサイクル制御論理は、フェッチと記憶の
両方の動作につき、全てのアクティブ５ＴＣ１１６１５
バス・フェーズを追跡することになる。パス３０状況、
ｍ！（すなわち、パス・ビジーパス・エラー）とともに
、この論理は、通常のパス３０フェーズ動作を処理し、
またキャンセルされるサイクル決定またはデータ・フェ
ーズをもたらすエラー条件を処理するために、５ＴＣ１
１５５内で使用される。
両方の動作につき、全てのアクティブ５ＴＣ１１６１５
バス・フェーズを追跡することになる。パス３０状況、
ｍ！（すなわち、パス・ビジーパス・エラー）とともに
、この論理は、通常のパス３０フェーズ動作を処理し、
またキャンセルされるサイクル決定またはデータ・フェ
ーズをもたらすエラー条件を処理するために、５ＴＣ１
１５５内で使用される。
物理アドレスはまず、論理４２２でＦ Ｉ ＦＯ４００
からのＳ／３７０２４ビツト実アドレスの上位４ピツト
をレジスタ４０５中のＳ／３７０記憶サイズ値と比較す
ることによって形成される。もしＳ／３７０アドレス・
ビットがＳ／３７０プロセツサ８５のために割当てられ
たサイズ領域を超えないなら、その上位４ピツトは次に
論理４２３によ、ってレジスタ４０４中のＳ／３７０記
憶ベース値に加えられ、バッファ４２０中の下位ビット
１９−１に連結されて、Ｓ／３７０１１ｆｆ域１６２へ
の開始５７８８アドレスとして使用される物理的２７ビ
ツト・ワード・アドレスとなる。さもなければ、ソフト
・プログラム・チエツクが報告される。何らかの６４バ
イト・アドレス境界交差は、開始アドレス、への巻返し
をもたらすことになる。
からのＳ／３７０２４ビツト実アドレスの上位４ピツト
をレジスタ４０５中のＳ／３７０記憶サイズ値と比較す
ることによって形成される。もしＳ／３７０アドレス・
ビットがＳ／３７０プロセツサ８５のために割当てられ
たサイズ領域を超えないなら、その上位４ピツトは次に
論理４２３によ、ってレジスタ４０４中のＳ／３７０記
憶ベース値に加えられ、バッファ４２０中の下位ビット
１９−１に連結されて、Ｓ／３７０１１ｆｆ域１６２へ
の開始５７８８アドレスとして使用される物理的２７ビ
ツト・ワード・アドレスとなる。さもなければ、ソフト
・プログラム・チエツクが報告される。何らかの６４バ
イト・アドレス境界交差は、開始アドレス、への巻返し
をもたらすことになる。
アドレスＵ／Ｄレジスタ４２１は、外出物理アドレスの
ピッ、トロ −２を保持するために使用される。それは
出力シーケンサと同期してクロックされ、正常にインク
リメントされている間に、サイクル応答フェーズのバス
・ビジーまたはバス・エラー条件に応答する時、デクリ
メントすることができる。出力シーケンサが一旦ロード
されると、関連する論理が、パス・エラー及びバス・ビ
ジー条件に応答する間に、論理４０８を介してのバス調
停許可に基づき記憶サイクルを開始する。適当なＳ／８
８１！Ｉ能コードが５７８８記憶コマンドに対応して論
理４０１により発生され、そのｍ能コードは、調停要求
が許可された時バス構造３０のＡ、Ｂパスに対して印加
するためにレジスタ４４３に配置される。
ピッ、トロ −２を保持するために使用される。それは
出力シーケンサと同期してクロックされ、正常にインク
リメントされている間に、サイクル応答フェーズのバス
・ビジーまたはバス・エラー条件に応答する時、デクリ
メントすることができる。出力シーケンサが一旦ロード
されると、関連する論理が、パス・エラー及びバス・ビ
ジー条件に応答する間に、論理４０８を介してのバス調
停許可に基づき記憶サイクルを開始する。適当なＳ／８
８１！Ｉ能コードが５７８８記憶コマンドに対応して論
理４０１により発生され、そのｍ能コードは、調停要求
が許可された時バス構造３０のＡ、Ｂパスに対して印加
するためにレジスタ４４３に配置される。
出力シーケンサは、通常、各許可毎に、パス３０に対す
る３２°ビツト転送の場合１だけ、６４ビツト転送の場
合２だけデクリメントされ、それはゼロに到達してそれ
以上のバイトが現在のコマンドによって転送されないよ
うになるまで続く。
る３２°ビツト転送の場合１だけ、６４ビツト転送の場
合２だけデクリメントされ、それはゼロに到達してそれ
以上のバイトが現在のコマンドによって転送されないよ
うになるまで続く。
サイクル決定フェーズと重なるサイクル応答フェーズの
間のパス・ビジーまたはバス・エラーの場合（背中合せ
の許可）、出力シーケンサはキャンセルされた３２ビツ
ト転送について１．６４ビツト転送（フェッチのみ）に
っき２だけインクリメントされることになる。
間のパス・ビジーまたはバス・エラーの場合（背中合せ
の許可）、出力シーケンサはキャンセルされた３２ビツ
ト転送について１．６４ビツト転送（フェッチのみ）に
っき２だけインクリメントされることになる。
同時に、アドレスＵ／Ｄカウンタ４２１がミキャンセル
された３２ビツト転送の場合ｌだけ、６４ビツト転送の
場合（フェッチのみ）２だけデクリメントされる。
された３２ビツト転送の場合ｌだけ、６４ビツト転送の
場合（フェッチのみ）２だけデクリメントされる。
データ・アウト・レジスタ４２５は、外出データをバッ
ファするために使用される。データ・アウト保持レジス
タ４２６は、後のパス・エラー（ＡまたはＢパス）のた
めにデータを再駆動する必要がある場合に必要である。
ファするために使用される。データ・アウト保持レジス
タ４２６は、後のパス・エラー（ＡまたはＢパス）のた
めにデータを再駆動する必要がある場合に必要である。
この場合、（高位アドレスまでの）・後のデータは、そ
のデータ転送は初期転送の後２サイクル繰り返さなくて
はならないのでパス・エラーに関連する以前のサイクル
・データよりも前に受け入れ記憶１６．１８に格納する
ことができる（記憶とは異なり、フェッチされたデータ
は、シーケンスから外れて受けてることはできない）。
のデータ転送は初期転送の後２サイクル繰り返さなくて
はならないのでパス・エラーに関連する以前のサイクル
・データよりも前に受け入れ記憶１６．１８に格納する
ことができる（記憶とは異なり、フェッチされたデータ
は、シーケンスから外れて受けてることはできない）。
ところで、バス調停ｍ理４０８は、全ての転送が開始さ
れパス３ｏ上に受け入れられるまでサイクルを求めて連
続的に調停する。バス３０及び記憶１６．１８に対する
調停とデータ転送は、上記（Ｂ）章で説明したのと同様
である。
れパス３ｏ上に受け入れられるまでサイクルを求めて連
続的に調停する。バス３０及び記憶１６．１８に対する
調停とデータ転送は、上記（Ｂ）章で説明したのと同様
である。
最後に、このＦＩＦＯデザインは、ビジーになる前に６
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受け入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセツサ８５をして実行の継続
が可能ならしめられる。ユニット１５３における高いキ
ャッシュ・ヒツト率を仮定すると、ＦＩＦＯ中のほぼ４
回の６４バイト記憶または３２回の１乃至４バイト記憶
に等価なものをバッファすることにより性能が相当に改
善される。
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受け入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセツサ８５をして実行の継続
が可能ならしめられる。ユニット１５３における高いキ
ャッシュ・ヒツト率を仮定すると、ＦＩＦＯ中のほぼ４
回の６４バイト記憶または３２回の１乃至４バイト記憶
に等価なものをバッファすることにより性能が相当に改
善される。
さて、５ＴＣ１１５６が５ＴＣＩ対１５５．１５５ａの
「駆動側」であり、５ＴＣ１１５６ａが「エラー・チエ
ツク側」であると仮定する。それゆえ、第３２Ｂ図に示
すように、５ＴＣ１１６５のみがパス構造３０上に信号
（制御、アドレス、データ）を駆動する。信号がパスＡ
及びＢの両方に意図されている場合、５ＴＣ１１６５駆
動線は（第３２Ｂ図には示さないトランシーバ１３を通
じて）Ｌ）両方のパスに結合されるものとして示される
。５ＴＣ１１６６ａにおいては、対応する線は、パス構
造３０には結合されず、端に比較論理４０２ａ乃至ｇに
結合される。
「駆動側」であり、５ＴＣ１１５６ａが「エラー・チエ
ツク側」であると仮定する。それゆえ、第３２Ｂ図に示
すように、５ＴＣ１１６５のみがパス構造３０上に信号
（制御、アドレス、データ）を駆動する。信号がパスＡ
及びＢの両方に意図されている場合、５ＴＣ１１６５駆
動線は（第３２Ｂ図には示さないトランシーバ１３を通
じて）Ｌ）両方のパスに結合されるものとして示される
。５ＴＣ１１６６ａにおいては、対応する線は、パス構
造３０には結合されず、端に比較論理４０２ａ乃至ｇに
結合される。
比較論理４０２ｇは、バッファ４２０からのアドレス・
ビット２７−６と、アドレスＵ／Ｄカウンタ４２１から
のアドレス・ビット５−２と、パリティ発生器論理４４
５からの変更されたアドレス・ビット１及びパリティ・
ビットと、レジスタ４４３からの機能コードを、５ＴＣ
１１５６ａからの対応するビットと比較する。そして、
不一致の場合、論理４０２ｇが破断論理４０３と、パス
・エラーＡ及びＢ線に対してエラー信号を印加する。
ビット２７−６と、アドレスＵ／Ｄカウンタ４２１から
のアドレス・ビット５−２と、パリティ発生器論理４４
５からの変更されたアドレス・ビット１及びパリティ・
ビットと、レジスタ４４３からの機能コードを、５ＴＣ
１１５６ａからの対応するビットと比較する。そして、
不一致の場合、論理４０２ｇが破断論理４０３と、パス
・エラーＡ及びＢ線に対してエラー信号を印加する。
論理４０２ｅは、データ・アウト・レジスタ捲２５から
のデータ・アウト・ビット＠ ＳＴ ＣＩ ５５ａから
の対応するビットと比較し、論理４０３と、パス・エラ
ーＡ及びＢ線に対して不一致信号を印加する。論理４０
２ｄは、ＦＩＦＯ論理４０１からのビットを５ＴＣ１１
６５ａからの対応するビットと比較する。ＡＮＤゲート
４４６は、ＳＴＣビジー信号が、１１４４０上でアクテ
ィブである閏にＳＴＣ有効信号が立ち上げられ゛たなら
、論理４０３に対してエラー信号を与える。
のデータ・アウト・ビット＠ ＳＴ ＣＩ ５５ａから
の対応するビットと比較し、論理４０３と、パス・エラ
ーＡ及びＢ線に対して不一致信号を印加する。論理４０
２ｄは、ＦＩＦＯ論理４０１からのビットを５ＴＣ１１
６５ａからの対応するビットと比較する。ＡＮＤゲート
４４６は、ＳＴＣビジー信号が、１１４４０上でアクテ
ィブである閏にＳＴＣ有効信号が立ち上げられ゛たなら
、論理４０３に対してエラー信号を与える。
（Ｅ）データ・フェッチ動作
フェッチ・コマンドは、上述のレジスタ４１６．４１７
．４４２とＦＩＦＯ４００を通じて、記憶コマンドと同
一の経路に従う、、１つの相違点は、パス３０を介して
記憶１６２がらレジスタ４２８または４２９にデータが
受領されたことが知られるまで、ＳＴＣデータ転送信号
がＳＴＣバス論理４０８上で立ち上げられない、という
ことである。フェッチ・コマンド及びＳＴＣ有効コマン
ドが受領されてレジスタ４１６に格納される。そのコマ
ンドと内部記憶アドレスは、レジスタ４１７に格納され
る。ＳＴＣビジーが除去されるまでキャッシュ・コント
ローラ１５３が別のコマンドを送るのを防ぐために、次
のＳＴＣバス・サイクルの間にＳＴＣビジー信号を発行
する。
．４４２とＦＩＦＯ４００を通じて、記憶コマンドと同
一の経路に従う、、１つの相違点は、パス３０を介して
記憶１６２がらレジスタ４２８または４２９にデータが
受領されたことが知られるまで、ＳＴＣデータ転送信号
がＳＴＣバス論理４０８上で立ち上げられない、という
ことである。フェッチ・コマンド及びＳＴＣ有効コマン
ドが受領されてレジスタ４１６に格納される。そのコマ
ンドと内部記憶アドレスは、レジスタ４１７に格納され
る。ＳＴＣビジーが除去されるまでキャッシュ・コント
ローラ１５３が別のコマンドを送るのを防ぐために、次
のＳＴＣバス・サイクルの間にＳＴＣビジー信号を発行
する。
次に、フェッチ・コマンドが受領された時、キャッシュ
・コントローラ１５３がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでＳＴＣビジー信号が論理４０１によ
って維持される（記憶サイクルの間に、全ての記憶デー
タがコントローラ１５３から転送されるや否やＳＴＣビ
ジーが除去されている）。フェッチ・コマンド・サイク
ルの間に、ＳＴＣビジーは、Ｆ Ｉ ＦＯ４００中のと
れか及び全ての記憶コマンドが実行されるまで維持され
なくてはならず、次にフェッチ・コマンドが実行される
。５ＴＣ１１！５６に対する次のコマンドの転送を許容
するためにＳＴＣビジーを除去することができるのはよ
うやくそれがらである。
・コントローラ１５３がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでＳＴＣビジー信号が論理４０１によ
って維持される（記憶サイクルの間に、全ての記憶デー
タがコントローラ１５３から転送されるや否やＳＴＣビ
ジーが除去されている）。フェッチ・コマンド・サイク
ルの間に、ＳＴＣビジーは、Ｆ Ｉ ＦＯ４００中のと
れか及び全ての記憶コマンドが実行されるまで維持され
なくてはならず、次にフェッチ・コマンドが実行される
。５ＴＣ１１！５６に対する次のコマンドの転送を許容
するためにＳＴＣビジーを除去することができるのはよ
うやくそれがらである。
レジスタ４１６．４１７にコマンドを記憶することに続
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＰＩＦ０４００に転送される
。
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＰＩＦ０４００に転送される
。
Ｓ／３７０フエツチ・コマンドがＰ Ｉ ＦＯ４００の
最後の段に受領された （そして、上述のように出力レ
ディが高レベルになった）時、Ｃ／Ａ及び他のコマンド
・ビットが論理４０１でデコ・−ドされる。調停サイク
ル要求が許可された時、デコードされたＳ／３７０コマ
ンド・ビットに対応するＳ／８８機能コードが、パス構
造３０に対する印加のためレジスタ４４３に配置される
。
最後の段に受領された （そして、上述のように出力レ
ディが高レベルになった）時、Ｃ／Ａ及び他のコマンド
・ビットが論理４０１でデコ・−ドされる。調停サイク
ル要求が許可された時、デコードされたＳ／３７０コマ
ンド・ビットに対応するＳ／８８機能コードが、パス構
造３０に対する印加のためレジスタ４４３に配置される
。
許可及びその後のサイクル決定フェーズと、サイクル応
答フェーズに続いて、サイクル応答フェーズの間にパス
・ビジーまたはパス・エラーが報告されなかったと仮定
すると、５ＴＣ１１５５はデータ・フェーズに入る。最
初の３２ビットは、ＤＰ、ＵＤＳ、ＬＤＳとともに、記
憶１Ｇとその相手の領域１８２中の適当な位置からの構
造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロツクの
パス３０サイクルの後半の開始により、レジスタ４２８
．４２９中にそれぞれラッチされる。
答フェーズに続いて、サイクル応答フェーズの間にパス
・ビジーまたはパス・エラーが報告されなかったと仮定
すると、５ＴＣ１１５５はデータ・フェーズに入る。最
初の３２ビットは、ＤＰ、ＵＤＳ、ＬＤＳとともに、記
憶１Ｇとその相手の領域１８２中の適当な位置からの構
造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロツクの
パス３０サイクルの後半の開始により、レジスタ４２８
．４２９中にそれぞれラッチされる。
服従前モードまたは服従Ａモードがアクティブであると
仮定すると、データは次のＳ／８８クロツク・サイクル
（次のパス３０サイクルの開始〉でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
、第２の３２ビツトが、以前のデータのバッファ４３０
への転送と同時にレジスタ４２８及び４２９にラッチさ
れる。
仮定すると、データは次のＳ／８８クロツク・サイクル
（次のパス３０サイクルの開始〉でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
、第２の３２ビツトが、以前のデータのバッファ４３０
への転送と同時にレジスタ４２８及び４２９にラッチさ
れる。
パリティ発生器４３１は、バッファ４３０に記憶されて
いるデータ・ワードに奇パリティを追加する。これらの
データ及びパリティ・ビットは、受領さＯたｔＪＤｓＳ
ＬＤＳｌ及びＤＰビビッとともに、パス４３６及び４３
６を介して論理４０２Ｃに印加される。論理４０２Ｃは
、これらのビットを、対の５ＴＣ１１５６ａ中で発生さ
れた対応ビットと比較する。バッファ４３０はここで、
第１のデータ・ワードとパリティとを、ＳＴＣパス１５
７のパス４０６を介してキャッシュ・コントローラ１６
３に転送するために次のＳＴＣパス・サイクルの間に駆
動すべきバッファ４３２上にゲートする。バッファ４３
２は、Ｓ／８８クロツクの活動化の後同期化されるＳ／
３７０クロツクによって刻時される。Ｓ／８８とＳ／３
７０の両方のクロックに対して同一の６２．６ｎｓ周期
が決定されているので、このことは、パス３０からＳＴ
Ｃパスへの連続的な読取のパイプライン化を可能ならし
める。こうして、好適な実施例では、２つの５ＴＣ１１
５！５サイクルが１２５ｎｓの各パス３０サイクルの間
に実行される。
いるデータ・ワードに奇パリティを追加する。これらの
データ及びパリティ・ビットは、受領さＯたｔＪＤｓＳ
ＬＤＳｌ及びＤＰビビッとともに、パス４３６及び４３
６を介して論理４０２Ｃに印加される。論理４０２Ｃは
、これらのビットを、対の５ＴＣ１１５６ａ中で発生さ
れた対応ビットと比較する。バッファ４３０はここで、
第１のデータ・ワードとパリティとを、ＳＴＣパス１５
７のパス４０６を介してキャッシュ・コントローラ１６
３に転送するために次のＳＴＣパス・サイクルの間に駆
動すべきバッファ４３２上にゲートする。バッファ４３
２は、Ｓ／８８クロツクの活動化の後同期化されるＳ／
３７０クロツクによって刻時される。Ｓ／８８とＳ／３
７０の両方のクロックに対して同一の６２．６ｎｓ周期
が決定されているので、このことは、パス３０からＳＴ
Ｃパスへの連続的な読取のパイプライン化を可能ならし
める。こうして、好適な実施例では、２つの５ＴＣ１１
５！５サイクルが１２５ｎｓの各パス３０サイクルの間
に実行される。
５ＴＣ１１６６に対する順次的な許可を仮定すると、第
２のデータ・フェーズが上述の第１のデータ・フェーズ
に続くことになる（パス・エラーがないものとする）。
２のデータ・フェーズが上述の第１のデータ・フェーズ
に続くことになる（パス・エラーがないものとする）。
６４ビツト・データ転送を想定すると、データはこのと
き、バッファ４２８（服従Ｂモードの場合バッファ４２
９）からバッファ４３０へとクロックされるデータと同
時にレジスタ４２８及び４２９へとクロックされること
になる。よって、好適な実施例においてパイプラインさ
れたデータ・フローを維持するために、連続的な６４ビ
ツト転送がとのようにして利用され得るかが理解されよ
う。
き、バッファ４２８（服従Ｂモードの場合バッファ４２
９）からバッファ４３０へとクロックされるデータと同
時にレジスタ４２８及び４２９へとクロックされること
になる。よって、好適な実施例においてパイプラインさ
れたデータ・フローを維持するために、連続的な６４ビ
ツト転送がとのようにして利用され得るかが理解されよ
う。
データ・フェーズの間に高速ＦＣＣエラーまたはデータ
ネ一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・パス４０８上のデータと同時に、論
理４０２ＣによってＳＴＣ無効が線４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに続いて、Ａ及びＢバスの両方で、５ＴＣＩＳ
ＢＩ論理によってパス・エラー条件が強制される。この
ことは、２サイクル後に（すなわちパス・エラーが報告
されてから１サイクル後に）データが再駆動され、以て
フェッチされたデータを順序に従って転送することによ
ってＳＴＣパスバスデータの完全性と機能性を維持する
ことを保証する。Ａ及びＢパス上の駆動パス・エラーは
、「真の」パス・エラーに対するＦＣＣエラー条件を報
告するメモリ１６に等価であり、以てシステム・パス３
０上の全てのコントローラに沿うパス服従論理中に変化
を引き起こさないようにする。
ネ一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・パス４０８上のデータと同時に、論
理４０２ＣによってＳＴＣ無効が線４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに続いて、Ａ及びＢバスの両方で、５ＴＣＩＳ
ＢＩ論理によってパス・エラー条件が強制される。この
ことは、２サイクル後に（すなわちパス・エラーが報告
されてから１サイクル後に）データが再駆動され、以て
フェッチされたデータを順序に従って転送することによ
ってＳＴＣパスバスデータの完全性と機能性を維持する
ことを保証する。Ａ及びＢパス上の駆動パス・エラーは
、「真の」パス・エラーに対するＦＣＣエラー条件を報
告するメモリ１６に等価であり、以てシステム・パス３
０上の全てのコントローラに沿うパス服従論理中に変化
を引き起こさないようにする。
同様に、パス４３５．４３６を介する入来データとチエ
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・パス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｅにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・パス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｅにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。
このことは、ボード１０１上でトランシーバ１３の問題
をより迅速に識別することを支援し、もし不一致が存在
し、パス・エラーが次のパス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４０２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢバスの岡方
でパス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。
をより迅速に識別することを支援し、もし不一致が存在
し、パス・エラーが次のパス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４０２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢバスの岡方
でパス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。
記憶の場合とは興なり、フェッチの場合、そのユニット
がＳＴＣビジー１１４４０を降下させて別のコマンドを
受領することができるようになる前に、ＦＩＦＯに前取
て存在する全てのコマンド及び現在のフェッチが実行さ
れなくてはならない。
がＳＴＣビジー１１４４０を降下させて別のコマンドを
受領することができるようになる前に、ＦＩＦＯに前取
て存在する全てのコマンド及び現在のフェッチが実行さ
れなくてはならない。
キャッシュ・コントローラ１５３は、別の記憶コマンド
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。
可屈な読取／書込サイクル・タイプの定義が第３６Ａ乃
至り図に示されており、そこでは、ＵＵ！上位ワードの
上位バイト ＵＭ＝中間ワードの上位バイト ＬＭ−中間ワードの下位バイト ＬＬ−下位ワードの下位バイト ＭＥＭ１６＝１６ビツト・メモリ・サイクルＭＥＭ３２
＝３２ビット・メモリ・サイクルＭＥＭ８４＝６４ビッ
ト・メモリ・サイクルＬＷ−長ワード（３２ビツト） ＵＤＳ＝上方データ・ストローブ ＬＤＳ−下方データ・ストローブ ６４ビツト書込は、装置１５５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので可
屈ではない、６４Ｘ３８ＦＩＦＯは、Ｓ／３７０からの
３２ビツト記憶転送をサポートするに十分である。３２
ビツト書込しか使用しないことによる性能上の制約とし
て、インターリーブされた記憶１６中の各Ｓ／８８メモ
リ・ボード「葉体」は３２ビツト長（６４ビツトに８Ｅ
ＣＣビツトを追加したもの）であるので、各葉体は、−
旦書込に関してアクセスされると、３つの追加的＜１２
５ｎｓ）サイクルの間ビジーにとどまる。このことは、
連続的な書込において、５サイクル（６２６ｎｓ）毎に
一度だけしか同一の葉体にアクセスすることができない
ことを意味する。全てのＳ／３７０の３２ビツト書込は
連続的アドレスに対して決定されるので、このことは、
同一の６４ビツト境界内の連続的転送が５サイクル＜８
２６ｎｓ）毎よりも速く発行することができず、一方、
興なる６４ビツト境界上の連続的転送はく調停に勝つと
仮定すると）、順次的な１２５ｎｓサイクルで発行する
ことができることを意味する。
至り図に示されており、そこでは、ＵＵ！上位ワードの
上位バイト ＵＭ＝中間ワードの上位バイト ＬＭ−中間ワードの下位バイト ＬＬ−下位ワードの下位バイト ＭＥＭ１６＝１６ビツト・メモリ・サイクルＭＥＭ３２
＝３２ビット・メモリ・サイクルＭＥＭ８４＝６４ビッ
ト・メモリ・サイクルＬＷ−長ワード（３２ビツト） ＵＤＳ＝上方データ・ストローブ ＬＤＳ−下方データ・ストローブ ６４ビツト書込は、装置１５５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので可
屈ではない、６４Ｘ３８ＦＩＦＯは、Ｓ／３７０からの
３２ビツト記憶転送をサポートするに十分である。３２
ビツト書込しか使用しないことによる性能上の制約とし
て、インターリーブされた記憶１６中の各Ｓ／８８メモ
リ・ボード「葉体」は３２ビツト長（６４ビツトに８Ｅ
ＣＣビツトを追加したもの）であるので、各葉体は、−
旦書込に関してアクセスされると、３つの追加的＜１２
５ｎｓ）サイクルの間ビジーにとどまる。このことは、
連続的な書込において、５サイクル（６２６ｎｓ）毎に
一度だけしか同一の葉体にアクセスすることができない
ことを意味する。全てのＳ／３７０の３２ビツト書込は
連続的アドレスに対して決定されるので、このことは、
同一の６４ビツト境界内の連続的転送が５サイクル＜８
２６ｎｓ）毎よりも速く発行することができず、一方、
興なる６４ビツト境界上の連続的転送はく調停に勝つと
仮定すると）、順次的な１２５ｎｓサイクルで発行する
ことができることを意味する。
６４ビツト読取サイクルはサポートされ、この場合、連
続的な読取が同一の葉体にアクセスしない限り、それら
は連続的サイクルで実行することができる。さもなけれ
ば、それらは、２サイクル（２５０ｎｓ）毎に実行する
ことができる。各３２ビツトは、６２．６ｎｓ毎に６４
ビツト読取についてパス３０から受け取ることができる
ので（倒木ば、１２６ｎｓのパス・サイクル毎に２回）
、ＳＴＣパス及びパス３０の時間は、受領された後シス
テム・パス３０からＳＴＣバス１６７ヘデータをパイプ
ラインさせることができるように一致している。サイク
ルを適切に同期化し、各データ・バイトのパリティ発生
を可能ならしめるために、レジスタ４２８及び４２９に
よりバッファの２つの追加のレベル（バッファ４３０及
び４３２）が使用される。
続的な読取が同一の葉体にアクセスしない限り、それら
は連続的サイクルで実行することができる。さもなけれ
ば、それらは、２サイクル（２５０ｎｓ）毎に実行する
ことができる。各３２ビツトは、６２．６ｎｓ毎に６４
ビツト読取についてパス３０から受け取ることができる
ので（倒木ば、１２６ｎｓのパス・サイクル毎に２回）
、ＳＴＣパス及びパス３０の時間は、受領された後シス
テム・パス３０からＳＴＣバス１６７ヘデータをパイプ
ラインさせることができるように一致している。サイク
ルを適切に同期化し、各データ・バイトのパリティ発生
を可能ならしめるために、レジスタ４２８及び４２９に
よりバッファの２つの追加のレベル（バッファ４３０及
び４３２）が使用される。
各２７ビツト・アドレス及び４ビット機能コードは、パ
ス３０サイクル決定フエーズの間に、随伴パリティ・ビ
ットとともに送られる。、３２ビツト・データはまた、
パス３０データ・フェーズの間に、関連するパリティ・
ビットをもつ。パス３０上の基本的１２６ｎｓサイクル
は、正常の１６及び３２ビツト転送のみならず、１２５
ｎｓ！内の６４ビツト読取転送をも許容する。オプショ
ンとして、５ＴＣ１１６６中の連続的６４ビツト書込転
送をサポートするために、追加的ハードウェアを使用す
ることができる。
ス３０サイクル決定フエーズの間に、随伴パリティ・ビ
ットとともに送られる。、３２ビツト・データはまた、
パス３０データ・フェーズの間に、関連するパリティ・
ビットをもつ。パス３０上の基本的１２６ｎｓサイクル
は、正常の１６及び３２ビツト転送のみならず、１２５
ｎｓ！内の６４ビツト読取転送をも許容する。オプショ
ンとして、５ＴＣ１１６６中の連続的６４ビツト書込転
送をサポートするために、追加的ハードウェアを使用す
ることができる。
Ｅ１８．Ｓ／３７０ ｌ１０ｆポート（ｆｓ３７５！
ｌ） 第３７１！Ｉは、Ｓ／３７０ １１０機能をサポートす
るために使用することができる５７８８ハードウエア及
びアプリケーション・コードの概要を図式的に示す図で
ある。ハードウェア装置は、６Ｏ！、６０２．６１５乃
至６１９．６２１及び６２３乃至６２６である。ソフト
ウェア（ファームウェア）ルーチンは、６０３乃至６１
４と、６２０．６２２及び６２６である。
ｌ） 第３７１！Ｉは、Ｓ／３７０ １１０機能をサポートす
るために使用することができる５７８８ハードウエア及
びアプリケーション・コードの概要を図式的に示す図で
ある。ハードウェア装置は、６Ｏ！、６０２．６１５乃
至６１９．６２１及び６２３乃至６２６である。ソフト
ウェア（ファームウェア）ルーチンは、６０３乃至６１
４と、６２０．６２２及び６２６である。
次にこれらの要素の機能について説明する。ブロック６
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーシヨン・コードのための主要制御であ
（。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーシ９ン及びサポートに関連する
全ての５７８８アプリケーシヨン・コード機能を実行す
る。
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーシヨン・コードのための主要制御であ
（。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーシ９ン及びサポートに関連する
全ての５７８８アプリケーシヨン・コード機能を実行す
る。
ブロック６０３は、Ｓ／３７０マイクロプロセツサで走
るマイクロコードである。それはＳ／３７０ＣＣＷ機能
をサポートする。ブロック６０３ヒブロツク６０６の間
のプロトコルは、それらの間で互いにＳ／３７０ Ｉ
１０１００開始及び千の完了と、Ｓ／３７０ Ｉ１０
装置及びチャネル状況情報に関連して要求及び応答を通
信することを可能ならしめる。そのプロトコルはまた、
ブロック６０６が、ブロック６０３に特定のＳ／３７０
ＣＣＷＪ機能を実行するように要求する、：とを可能な
らしめる。ブロックＥｉ Ｏ６はＳ／３７Ｃ’記憶であ
り、それはブロック（“、０３とプロ・ンク６０Ｇの両
方に電接アクセス可能である。ブロック６０６は、５７
８８データ・ファイルであるブロック６０２に含まれて
いるデータを介して適切なＳ／３７０構戒を実行する。
るマイクロコードである。それはＳ／３７０ＣＣＷ機能
をサポートする。ブロック６０３ヒブロツク６０６の間
のプロトコルは、それらの間で互いにＳ／３７０ Ｉ
１０１００開始及び千の完了と、Ｓ／３７０ Ｉ１０
装置及びチャネル状況情報に関連して要求及び応答を通
信することを可能ならしめる。そのプロトコルはまた、
ブロック６０６が、ブロック６０３に特定のＳ／３７０
ＣＣＷＪ機能を実行するように要求する、：とを可能な
らしめる。ブロックＥｉ Ｏ６はＳ／３７Ｃ’記憶であ
り、それはブロック（“、０３とプロ・ンク６０Ｇの両
方に電接アクセス可能である。ブロック６０６は、５７
８８データ・ファイルであるブロック６０２に含まれて
いるデータを介して適切なＳ／３７０構戒を実行する。
ブロック８０４は、Ｓ／８８１ｉ末装置を通じＩＳ／３
７０オペレータのパネルを与える別個の動作タスクであ
る。このタスクは、Ｓ／３７０処理の論理機能を妨害す
るこヒなく任意の時点で開始または停止することができ
る。ブロック６０７は、ＥＸＥＣ３７０の一甲であって
１．Ｓ／：ボッ０処理とブロック６０４の間のインター
フニー、１工ミユレーシヨン機能を提供する。
７０オペレータのパネルを与える別個の動作タスクであ
る。このタスクは、Ｓ／３７０処理の論理機能を妨害す
るこヒなく任意の時点で開始または停止することができ
る。ブロック６０７は、ＥＸＥＣ３７０の一甲であって
１．Ｓ／：ボッ０処理とブロック６０４の間のインター
フニー、１工ミユレーシヨン機能を提供する。
ブロック８０１は、特にＢＣＵＩ！５Ｂをき４５；／３
７０のデパックの目的のため書かれた３ 、＝′：３７
０オブジェクト・；ｌ−ドを含むＳ／８Ｂ−？−・夕「
バッチ゛ファイル」のセットである。ブロック６０４に
よって与えられ、これらの「バッチ・ファイル」のうち
の１つのブロック６０５を選択しそれへのロードを行う
デバッグ・パネルが存在する。
７０のデパックの目的のため書かれた３ 、＝′：３７
０オブジェクト・；ｌ−ドを含むＳ／８Ｂ−？−・夕「
バッチ゛ファイル」のセットである。ブロック６０４に
よって与えられ、これらの「バッチ・ファイル」のうち
の１つのブロック６０５を選択しそれへのロードを行う
デバッグ・パネルが存在する。
ブロック６０８−１は、Ｓ／３７０チヤネルをエミュレ
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック６０５との間のデータ
の移動と、ブロック６０３に対するＳ／３７０ Ｉ１
０割り込み情報の報告と、適正な制御ユニット・コード
・エミュレータの選択を実行する。２つ以上のＳ／３７
０チヤネル（例えば８０８−２）が存在するけれども、
同一のコードが使用される。
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック６０５との間のデータ
の移動と、ブロック６０３に対するＳ／３７０ Ｉ１
０割り込み情報の報告と、適正な制御ユニット・コード
・エミュレータの選択を実行する。２つ以上のＳ／３７
０チヤネル（例えば８０８−２）が存在するけれども、
同一のコードが使用される。
ブロック６０９−１は、Ｓ／３７０制御ユニツトエミユ
レータ・コードである。システム／３７０は、多くの異
なるタイプの制御装置、すなわち、ＤＡＳＤコントロー
ラ、テープ・コントローラ、通信コントローラをもつ。
レータ・コードである。システム／３７０は、多くの異
なるタイプの制御装置、すなわち、ＤＡＳＤコントロー
ラ、テープ・コントローラ、通信コントローラをもつ。
Ｓ／３７０コントロ一ラ機能は、ブロック８０９−１と
、ブロック８１０乃至６１４の間で区画されている。プ
ロ・シクロ０９−１の主要な目的はアドレス分離機能で
あるが、別の制御ユニット特定機能もブロック６０９−
１に存在していてもよい。それゆえ、このタイプのブロ
ック（例えばブロック８０９−２）は２つ以上、すなわ
ちＤＡＳＤコントローラ・エミュレータ、通信コントロ
ーラ・エミュレータなどが存在するが、サポートされて
いるそれらの３／３７０制御ユニツトと一対一対応が存
在する訳ではない。
、ブロック８１０乃至６１４の間で区画されている。プ
ロ・シクロ０９−１の主要な目的はアドレス分離機能で
あるが、別の制御ユニット特定機能もブロック６０９−
１に存在していてもよい。それゆえ、このタイプのブロ
ック（例えばブロック８０９−２）は２つ以上、すなわ
ちＤＡＳＤコントローラ・エミュレータ、通信コントロ
ーラ・エミュレータなどが存在するが、サポートされて
いるそれらの３／３７０制御ユニツトと一対一対応が存
在する訳ではない。
ブロック６１０は、Ｓ／３７０コンソー・ルをエミュレ
ートするために必要なコードをあられすラブロック６１
１は、Ｓ／３７０端宋をエミュレートするために必要な
コードをあられす。ブロック６１２は、Ｓ／３７０リー
ダをエミュレートするために必要なコードをあられす。
ートするために必要なコードをあられすラブロック６１
１は、Ｓ／３７０端宋をエミュレートするために必要な
コードをあられす。ブロック６１２は、Ｓ／３７０リー
ダをエミュレートするために必要なコードをあられす。
これは９．標１１１！ＰＸＭリーダの後でパターン化さ
れる仮想入力装置である。これは、典型的にはテープま
たはディスケットである別のソースがら発生された順次
ファイルに入力に対処する。
れる仮想入力装置である。これは、典型的にはテープま
たはディスケットである別のソースがら発生された順次
ファイルに入力に対処する。
ブロック６１３は、Ｓ／３７０プリンタをエミュレート
するために必要なコードをあられすゆ実際のＳ／８８プ
リンタを駆動することもでき、あるいは後でスプール・
プリントするためにＳ／３７０データをＳ／８８フアイ
ルに書くこともできる。ブロック６１４は、Ｓ／’３７
０ディスクを工ξＬレートするために必要なコードをあ
られす。２つの興なるフォーマット、すなわち、カウン
ト、キー及びデータと、固定ブロックが２つの異なるコ
ードのセットによってサポートされている。
するために必要なコードをあられすゆ実際のＳ／８８プ
リンタを駆動することもでき、あるいは後でスプール・
プリントするためにＳ／３７０データをＳ／８８フアイ
ルに書くこともできる。ブロック６１４は、Ｓ／’３７
０ディスクを工ξＬレートするために必要なコードをあ
られす。２つの興なるフォーマット、すなわち、カウン
ト、キー及びデータと、固定ブロックが２つの異なるコ
ードのセットによってサポートされている。
ブロック６１５は、典型的にはＳ／８８コンソール出力
装置である、５７８８端末をあられす。Ｓ／８８コンソ
ールは、Ｓ／３７０に対して３２７８または３２７９端
末として見える二忌になるディスク上のログに対してメ
ツセージをログすることに加えて、Ｓ／８８オペレータ
・メツセージとＳ／３７０オペレータ・メツセージの買
方を表示する。
装置である、５７８８端末をあられす。Ｓ／８８コンソ
ールは、Ｓ／３７０に対して３２７８または３２７９端
末として見える二忌になるディスク上のログに対してメ
ツセージをログすることに加えて、Ｓ／８８オペレータ
・メツセージとＳ／３７０オペレータ・メツセージの買
方を表示する。
ブロック６１６は、Ｓ／８８端末をあられす。
ブロック６１７は、Ｓ／８８デイスク上の順次データ・
ファイルをあられす。ブロック６１８は、Ｓ／８８デイ
スク上の５７８８プリンタまたは順次データ・ファイル
をあられす。ブロック６１９は、Ｓ／８８デイスク上の
Ｓ／８８データ・ファイルをあられす。ブロック６２０
は、Ｓ／８８テープ装置上に取り付けられたシステム７
３７０テープを読取り、それがもとのＳ／３７０テープ
上にあられれるようにブロック６１７中へとフォーマッ
トするコードである。ブロック６２１は、Ｓ／３７０で
書かれたテープを取り付けられてなるＳ／８８テープ・
ドライブをあられす。
ファイルをあられす。ブロック６１８は、Ｓ／８８デイ
スク上の５７８８プリンタまたは順次データ・ファイル
をあられす。ブロック６１９は、Ｓ／８８デイスク上の
Ｓ／８８データ・ファイルをあられす。ブロック６２０
は、Ｓ／８８テープ装置上に取り付けられたシステム７
３７０テープを読取り、それがもとのＳ／３７０テープ
上にあられれるようにブロック６１７中へとフォーマッ
トするコードである。ブロック６２１は、Ｓ／３７０で
書かれたテープを取り付けられてなるＳ／８８テープ・
ドライブをあられす。
ブロック６２２は、パーソナル・コンピュータからＳ／
８８に入力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもヒもとあられれるよう
にブロック６１７にフォーマットするコードである。
８８に入力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもヒもとあられれるよう
にブロック６１７にフォーマットするコードである。
ブロック６２３は、Ｓ／８８及びＳ／３７０との間でデ
ータを送受信するように構成されたパーソナル・コンピ
ュータである。ブロック６２４は、Ｓ／３７０システム
である。ブロック６２５は、Ｓ／８８スプール・プリン
タをあられす。ブロック６２６は、Ｓ／８８フアイルを
エミュレートされたシステム／３７０ＤＡＳＤ装置にフ
ォーマットするコードである。これは、ファイルを、Ｓ
／３７０ ＤＡＳＤによってサポートされる所望のも
のにフォーマットする５７８８の個別に走るタスクであ
る。
ータを送受信するように構成されたパーソナル・コンピ
ュータである。ブロック６２４は、Ｓ／３７０システム
である。ブロック６２５は、Ｓ／８８スプール・プリン
タをあられす。ブロック６２６は、Ｓ／８８フアイルを
エミュレートされたシステム／３７０ＤＡＳＤ装置にフ
ォーマットするコードである。これは、ファイルを、Ｓ
／３７０ ＤＡＳＤによってサポートされる所望のも
のにフォーマットする５７８８の個別に走るタスクであ
る。
Ｅ１７．Ｓ／３７０ １１０動作、ファームウェアの概
要 システム／３７０ Ｉｌｏの簡略化された概要を説明
する。Ｓ／３７０アーキテクチヤは、いくつかのタイプ
のｌ１０ｍ令と、プログラムがテスト可能な条件コード
（ｃＣ）スキームと、プログラム割り込み機構を提供す
る。概念的には、Ｉ１０命令は「Ｉ１０チャネル」に向
けられ、これは別のＣＰＵ処理と並列的にＩ１０１００
作來を指令及び制御し、Ｉ１０命令が（条件コードを介
して）実行するとき、またはＩ１０１００（プログラム
割り込みにより〉完了されたとき、ＣＰＵに対して状況
を報告する。
要 システム／３７０ Ｉｌｏの簡略化された概要を説明
する。Ｓ／３７０アーキテクチヤは、いくつかのタイプ
のｌ１０ｍ令と、プログラムがテスト可能な条件コード
（ｃＣ）スキームと、プログラム割り込み機構を提供す
る。概念的には、Ｉ１０命令は「Ｉ１０チャネル」に向
けられ、これは別のＣＰＵ処理と並列的にＩ１０１００
作來を指令及び制御し、Ｉ１０命令が（条件コードを介
して）実行するとき、またはＩ１０１００（プログラム
割り込みにより〉完了されたとき、ＣＰＵに対して状況
を報告する。
Ｓ／３７０命令と、条件コードと、割り込みと、Ｉ１０
装置（ＤＡＳＤ１テープ、端末なと）は、緊密に設計さ
れている。しかし、Ｉ１０チャネルは、デザインの幅を
与えるように疎に設計され、多くの興なる実現構成が存
在する。
装置（ＤＡＳＤ１テープ、端末なと）は、緊密に設計さ
れている。しかし、Ｉ１０チャネルは、デザインの幅を
与えるように疎に設計され、多くの興なる実現構成が存
在する。
フォールト・トレラント・システム／３７０の全体の概
要は従って、Ｓ／３７０ＣＰＵ （カスタマイズされた
ファームウェアをもつチップセット）と、Ｓ／８８ＣＰ
Ｕとオペレーティング・システムのタイムスライスから
なる「疑似１１０チヤネル」に、Ｓ／３７０ Ｉ１０
装置エミュレーションと、システム複合体の全体的制御
の両方を与える特殊ファームウェアとアプリケーション
・レベル・ソフトウェア（ＥＸＥＣ３７０）を追加した
ものである。この複合体のＳ／８８部分は、フォールト
・トレラントＣＰＵ、Ｏ８，ｌ１０ＩＮ置、電諒／パッ
ケージ、バス及びメモリを与え、Ｓ／３７０ＣＰＵは、
ハードウェア冗長性及び追加された比較論理を通じてフ
ォールト・トレラントになされる。
要は従って、Ｓ／３７０ＣＰＵ （カスタマイズされた
ファームウェアをもつチップセット）と、Ｓ／８８ＣＰ
Ｕとオペレーティング・システムのタイムスライスから
なる「疑似１１０チヤネル」に、Ｓ／３７０ Ｉ１０
装置エミュレーションと、システム複合体の全体的制御
の両方を与える特殊ファームウェアとアプリケーション
・レベル・ソフトウェア（ＥＸＥＣ３７０）を追加した
ものである。この複合体のＳ／８８部分は、フォールト
・トレラントＣＰＵ、Ｏ８，ｌ１０ＩＮ置、電諒／パッ
ケージ、バス及びメモリを与え、Ｓ／３７０ＣＰＵは、
ハードウェア冗長性及び追加された比較論理を通じてフ
ォールト・トレラントになされる。
必要なカスタム・ファームウェア（すなわちマイクロコ
ード）は、次の２つのグループに分けられる。
ード）は、次の２つのグループに分けられる。
ａ、Ｓ／８８プロセツサ上で走るＳ／８８ＢＣｔＪフア
ームウエア（ＥＴＩＯ）−これは、ＢＣＵ／ＤＭＡＣＣ
−ドウェア、ＤＭＡ０割り込みサービス、及び状況とエ
ラー処理の初期化及び制御のためのサービス・ルーチン
である。
ームウエア（ＥＴＩＯ）−これは、ＢＣＵ／ＤＭＡＣＣ
−ドウェア、ＤＭＡ０割り込みサービス、及び状況とエ
ラー処理の初期化及び制御のためのサービス・ルーチン
である。
ｂ、Ｓ／３７０ （プロセッサ８５）マイクロコード−
これは、Ｉ１０命令、１１０割り込み処理、及びリセッ
トの呼び出し、ＩＰＬ、停止などのいくつかの特殊処理
である。
これは、Ｉ１０命令、１１０割り込み処理、及びリセッ
トの呼び出し、ＩＰＬ、停止などのいくつかの特殊処理
である。
さまざまなファームウェア動作の文脈を理解するための
補助として、次のような典型的Ｉ１０動作、すなわちエ
ミュレートされたＳ／３７０ ３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０１１込みにおい
て生じる次のような簡略化された事象のシーケンスを考
慮してみよう。
補助として、次のような典型的Ｉ１０動作、すなわちエ
ミュレートされたＳ／３７０ ３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０１１込みにおい
て生じる次のような簡略化された事象のシーケンスを考
慮してみよう。
この例の場合、初期化は既に完了しており、Ｓ／３７０
とＳ／８８は正常に動作しており、別のＳ／３７０
Ｉ１０動作は進行中でないと仮定して第４３図及び第１
９Ａないし０図を参照する。
とＳ／８８は正常に動作しており、別のＳ／３７０
Ｉ１０動作は進行中でないと仮定して第４３図及び第１
９Ａないし０図を参照する。
ＰＥ６２とＢＣＵ １５６の要素の間のデータ／コマン
ド転送のおのおのは、第２０図にｖ５還して説明される
「切り放し」機構を使用して実行される。第４３ｍのフ
ローチャートは、この典型的な開始Ｉ１０動作を図式的
に示している。
ド転送のおのおのは、第２０図にｖ５還して説明される
「切り放し」機構を使用して実行される。第４３ｍのフ
ローチャートは、この典型的な開始Ｉ１０動作を図式的
に示している。
Ａ、Ｓ／３７０プロセツサ８５が開始Ｉ１０命令に遭遇
する（チップセット１５０中の全てのＩ１０命令は、好
適な実施例ではマイクロコード化されている）。
する（チップセット１５０中の全てのＩ１０命令は、好
適な実施例ではマイクロコード化されている）。
Ｂ、ＳＩＯのためのカスタム・ファームウェアが呼び出
される。それはいくつかのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣ０１５ｅに対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。
される。それはいくつかのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣ０１５ｅに対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。
Ｃ，ＢＣＵＣ−ドウェアがその要求を検出し、Ｓ／３７
０ ＩＯＡ固定位置からＩＳバイト・メイルボックス
を読み取るための命令を発生し、次にＢＣＵからプロセ
ッサへの肯定応答（「要求がサービスされたことを意味
する」）によりその要求をリセットすることによってそ
の要求に応える。
０ ＩＯＡ固定位置からＩＳバイト・メイルボックス
を読み取るための命令を発生し、次にＢＣＵからプロセ
ッサへの肯定応答（「要求がサービスされたことを意味
する」）によりその要求をリセットすることによってそ
の要求に応える。
Ｄ、Ｓ／３７０プロセツサ８５においては、Ｓｌ○命令
を終了させ次の順次的命令で処理を統けるためにＳＩＯ
ファームウェアが解放される。
を終了させ次の順次的命令で処理を統けるためにＳＩＯ
ファームウェアが解放される。
と、事象Ｃの結果として、事１０ヒ同時に、Ｓ／３７０
ハードウエアがパス１７０を介して、アダプタ１５４中
のＢＣＩＪＣンターフェース・バッファ２５９に１８バ
イトのメイルボックス・データを転送する。
ハードウエアがパス１７０を介して、アダプタ１５４中
のＢＣＩＪＣンターフェース・バッファ２５９に１８バ
イトのメイルボックス・データを転送する。
Ｆ、データが（４バイト・ブロック中に）バッファされ
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の〉メイ
ルボックス・データを転送するように、ＢＣＵＣ−ドウ
ェアが反復的にＤＭＡＣ２０９（チャネルＯ）に通知す
る。
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の〉メイ
ルボックス・データを転送するように、ＢＣＵＣ−ドウ
ェアが反復的にＤＭＡＣ２０９（チャネルＯ）に通知す
る。
Ｇ、１６バイト転送が完了しへ時、ＤＭＡＣ２０９は、
Ｓ／８８プロセツサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ６２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち°「正常ＪＤＭＡＣチャネル０割
り込みである。
Ｓ／８８プロセツサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ６２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち°「正常ＪＤＭＡＣチャネル０割
り込みである。
Ｈ，Ｓ／８８が（マスクによる遅延にさらされ得る）Ｄ
ＭＡ０割り込みを受け入れる時、（ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが実行する。これは、Ｄ
ＭＡＣ２０９状況をチエツクし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０アプリケーション・
プログラムに渡すためにそのブロックをキューに入れる
。
ＭＡ０割り込みを受け入れる時、（ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが実行する。これは、Ｄ
ＭＡＣ２０９状況をチエツクし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０アプリケーション・
プログラムに渡すためにそのブロックをキューに入れる
。
１、ＥＸＥＣ３７０はワーク・キューをチエツクし、そ
のワーク・キュー・ブロックをキューがら出し、ワーク
・キュー・ブロック中にデータ要求を構成し、３２７８
＃末に送るべき８０バイトのデータを得るために、ファ
ームウェア・ルーチンを呼び出す。
のワーク・キュー・ブロックをキューがら出し、ワーク
・キュー・ブロック中にデータ要求を構成し、３２７８
＃末に送るべき８０バイトのデータを得るために、ファ
ームウェア・ルーチンを呼び出す。
Ｊ６フアームウエアは、ＤＭＡＣ２０９（チャネル１）
を用意して開始し、次に、アダプタ１６４、パス１７０
、及び記憶コントローラ１５５を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＵハードウェアにコマンドを送る。
を用意して開始し、次に、アダプタ１６４、パス１７０
、及び記憶コントローラ１５５を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＵハードウェアにコマンドを送る。
Ｋ、ＢＣＵ１６６、アダプタ１５４及びＤＭＡＣ２０９
は、ワーク・キュー・ブロックに８０バイトを転送し、
ＤＭＡＣ２０９はＳ／８８に割り込みを提供する。この
ことは、上記Ｆ、及びＧ、の動作に類似している。この
割り込み、すなわち「正常Ｊ ＤＭＡＣチャネル１割り
込みは、前述の８つのＤＭＡ０割り込みのうちの１つで
ある。
は、ワーク・キュー・ブロックに８０バイトを転送し、
ＤＭＡＣ２０９はＳ／８８に割り込みを提供する。この
ことは、上記Ｆ、及びＧ、の動作に類似している。この
割り込み、すなわち「正常Ｊ ＤＭＡＣチャネル１割り
込みは、前述の８つのＤＭＡ０割り込みのうちの１つで
ある。
Ｌ、ファームウェア割り込みサービス・ルーチンが再び
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
Ｍ、ＥＸＥＣ３７０が必要なデータ会話を行ない、その
データを、Ｓ／８８オペレーテイング・システムのサー
ビスを使用してエミュレートされた３２７８端末にデー
タを書き込む。いくらか時間が経って、ＥＸＥＣ３７０
は、その動作の終了（正常またはエラー〉の通知を受け
取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロッ
ク中に、状況を含む適当なＳ／３７０割り込みメツセー
ジを構築し、それをＳ／３７０メツセージ・キューに入
れるためにファームウェア・ルーチンを呼び出す。
データを、Ｓ／８８オペレーテイング・システムのサー
ビスを使用してエミュレートされた３２７８端末にデー
タを書き込む。いくらか時間が経って、ＥＸＥＣ３７０
は、その動作の終了（正常またはエラー〉の通知を受け
取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロッ
ク中に、状況を含む適当なＳ／３７０割り込みメツセー
ジを構築し、それをＳ／３７０メツセージ・キューに入
れるためにファームウェア・ルーチンを呼び出す。
Ｎ、ファームウェアは、ＤＭＡＣ（チャネル３）を用意
して開始させ、１６バイトをＳ／３７０メツセージ・キ
ューに書き込むためにＥＣＵハードウェアにコマンドを
送る。このことは、この場合、アダプタ１６４がその動
作の終了時点でＳ／３７０プロセツサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（また、
マスキング遅延にもさらされる）ことを除き、反対方向
のメイルボックス読取と同様である。
して開始させ、１６バイトをＳ／３７０メツセージ・キ
ューに書き込むためにＥＣＵハードウェアにコマンドを
送る。このことは、この場合、アダプタ１６４がその動
作の終了時点でＳ／３７０プロセツサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（また、
マスキング遅延にもさらされる）ことを除き、反対方向
のメイルボックス読取と同様である。
ＤＭＡＣ２０９４；！また、上１１ａＧ。及びに、 ト
ｑ様に、Ｓ／８８プロセツサ６２に割り込みをかける（
第４３１１！ｌの「通知」〉。この割り込み、すなわち
「正常ＪＤＭＡＣチャネル３割り込みは、８つのＤＭＡ
０割り込みのうちの１つである。
ｑ様に、Ｓ／８８プロセツサ６２に割り込みをかける（
第４３１１！ｌの「通知」〉。この割り込み、すなわち
「正常ＪＤＭＡＣチャネル３割り込みは、８つのＤＭＡ
０割り込みのうちの１つである。
０．５／３７０プロセツサ８５において、カスタム・フ
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてはならない。そ
して、割り込みを、実行中のプロゲラ・ムに提供するこ
とができないようにマスクされているなら、実質的なデ
ータがメツセージ・キュー４ＩＸ域１８９から保留割り
込みキューへと移動され、そのチャネルが次に割り込み
をイネーブルされた時に別のファームウェア・ハンドラ
がそれをサービスする。もしマスクされていないなら、
このファームウェアはＳ／３７０の文脈を即時にそのプ
ログラムの割り込みルーチンに切り換える。
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてはならない。そ
して、割り込みを、実行中のプロゲラ・ムに提供するこ
とができないようにマスクされているなら、実質的なデ
ータがメツセージ・キュー４ＩＸ域１８９から保留割り
込みキューへと移動され、そのチャネルが次に割り込み
をイネーブルされた時に別のファームウェア・ハンドラ
がそれをサービスする。もしマスクされていないなら、
このファームウェアはＳ／３７０の文脈を即時にそのプ
ログラムの割り込みルーチンに切り換える。
この改良されたフォールト・トレラント・システムの広
い視点は、接続されたスレーブＩ１０プロセッサとして
の５７８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＩ１０ハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）Ｓ／８８から初期化され
なくてはならない。また、５７８８は、ＥＸＥＣ３７０
を介してＳ／３７０メモリ及びマイクロコードの全てに
アクセスすることができるけれども、その逆は真ではな
く、Ｓ／３７０プロセツサ８６は偶然にさえ、Ｓ／８８
記憶に全くアクセスするこヒができない。このように、
Ｓ／８８に対するスレーブとしてのＳ／３７０がＳ／３
７０のより真実に近い姿であるが、その内部イメージは
Ｓ／３７０ Ｉｌｏをもつ通常の単独Ｓ／３７０であ
る。Ｓ／３７０はＳ／８８が現存していることを「知ら
ない」。
い視点は、接続されたスレーブＩ１０プロセッサとして
の５７８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＩ１０ハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）Ｓ／８８から初期化され
なくてはならない。また、５７８８は、ＥＸＥＣ３７０
を介してＳ／３７０メモリ及びマイクロコードの全てに
アクセスすることができるけれども、その逆は真ではな
く、Ｓ／３７０プロセツサ８６は偶然にさえ、Ｓ／８８
記憶に全くアクセスするこヒができない。このように、
Ｓ／８８に対するスレーブとしてのＳ／３７０がＳ／３
７０のより真実に近い姿であるが、その内部イメージは
Ｓ／３７０ Ｉｌｏをもつ通常の単独Ｓ／３７０であ
る。Ｓ／３７０はＳ／８８が現存していることを「知ら
ない」。
しかし、Ｓ／３７０プログラムは５７８８とは非同期的
に走り妨害されてはならないので、５７３７０ Ｉ１
０命令は動作を開始することができなくてはならず、こ
の機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ１０命令で
ある）を待つ最高優先順位メツセージをもつという単一
の意味をもつＰＵ−ＢＣＵ要求線２５６ａによって提供
される。
に走り妨害されてはならないので、５７３７０ Ｉ１
０命令は動作を開始することができなくてはならず、こ
の機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ１０命令で
ある）を待つ最高優先順位メツセージをもつという単一
の意味をもつＰＵ−ＢＣＵ要求線２５６ａによって提供
される。
このサービス要求の優先順位の性質は、自動メイルボッ
クス・スキーム及び、ＤＭＡＣチャネル０のリンク・リ
スト・プログラミングのための理由である。
クス・スキーム及び、ＤＭＡＣチャネル０のリンク・リ
スト・プログラミングのための理由である。
ＤＭＡＣ２０９は、ＢＣＵハードウェア・デザインの統
合部分である。それは、Ｓ／８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ人力１ｉ１
２６３ａ乃至ｄを駆動するＢＣＵによってタイミング制
御される。さらに、外部ＢＣＵ論理は、各メイルボック
ス転送が完了する時チャネル０ＰＣＬ＠２ｉ５７ａを活
動化し、以てＤＭＡＣ２０９に、Ｓ／８８プロセツサ６
２に対する割り込み要求を提供させる。
合部分である。それは、Ｓ／８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ人力１ｉ１
２６３ａ乃至ｄを駆動するＢＣＵによってタイミング制
御される。さらに、外部ＢＣＵ論理は、各メイルボック
ス転送が完了する時チャネル０ＰＣＬ＠２ｉ５７ａを活
動化し、以てＤＭＡＣ２０９に、Ｓ／８８プロセツサ６
２に対する割り込み要求を提供させる。
Ｓ／３７０とＳ／８８の間には、次の４つの基本的デー
タ転送動作がある。
タ転送動作がある。
（１）メイルボックス読取
これは、サイズが１６パイトで、アダプタ１５４チヤネ
ルが０′？′、ＤＭＡＣ２０，９チヤネルがＯで、ＤＭ
ＡＣ＃Ｊ作タイプが、連続なリンク・リストである。
ルが０′？′、ＤＭＡＣ２０，９チヤネルがＯで、ＤＭ
ＡＣ＃Ｊ作タイプが、連続なリンク・リストである。
（２）データ読取
これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チヤネルがＯで、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣ動作タイプが、スタ・−ト・ストップ優先使用
可能である。
５４チヤネルがＯで、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣ動作タイプが、スタ・−ト・ストップ優先使用
可能である。
（３）データ書込
これは、サイズが１乃至４０９６バイト′で、アダプタ
１５４チヤネルが１で、ＤＭＡＣ２０９チヤネルが２で
、ＤＭＡＣ動作タイプが、スタート・ストップ優先使用
可能である。
１５４チヤネルが１で、ＤＭＡＣ２０９チヤネルが２で
、ＤＭＡＣ動作タイプが、スタート・ストップ優先使用
可能である。
（４）メツセージ・キュー書込
これは、サイズが１６バイトで、アダプタ１５４チヤネ
ルが１で、Ｄ ！ｖｆ Ａ Ｃ２０９チヤネルが３で、
ＤＭＡＣ動作タイプが、スタート・ストップである。
ルが１で、Ｄ ！ｖｆ Ａ Ｃ２０９チヤネルが３で、
ＤＭＡＣ動作タイプが、スタート・ストップである。
ＤＭＡＣ２０９の初期化及びプログラミングは、完全に
標準的であり、好適にはＭＣ６８４５０アーキテクチヤ
に合致するものである。要約すると、 ４チヤネル全て−ワード（１６ビツト）転送サイズ、賓
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする、装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレス／単一アドレシング・モードを有
する装置、１６ビツト装置ボート、ＰＣＬ−状況入力上
記に追加してさらに、 チャネルＯ：！装置からメモリ（記憶２１０〉転送、リ
ンクされたれたアレイ・チエイニング、ＰＣＬ＝割り込
みによる状況入力 チャネル１：装置からメモリ（記憶２１０）転送、チエ
イニングなし チャネル２及び３：メモリ（記憶２１０）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもつと「考慮
」するが、外部論理は、３２ピツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネルＯで使用されるリンクされたア
レイ・チエイニング・モードは、リンクされたリストが
存在するこ？を意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネル０が一旦開
始されると、それは、エラー条件によるか、またはリン
クされたリストの最後の有効エントリにｉ！遇すること
によってのみ停止する。正常動作では、Ｓ／８８に対す
る割り込みはＤＭＡＣ２０９がメイルボックス読取を完
了する度毎に生じ、ファームウェアがリンクされたリス
トをリアルタイムでモニタして供給する。こうして、リ
ストの最後のエントリには決して到達するこヒがなく、
チャネル０は連続的に走る（アイドルする）。
標準的であり、好適にはＭＣ６８４５０アーキテクチヤ
に合致するものである。要約すると、 ４チヤネル全て−ワード（１６ビツト）転送サイズ、賓
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする、装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレス／単一アドレシング・モードを有
する装置、１６ビツト装置ボート、ＰＣＬ−状況入力上
記に追加してさらに、 チャネルＯ：！装置からメモリ（記憶２１０〉転送、リ
ンクされたれたアレイ・チエイニング、ＰＣＬ＝割り込
みによる状況入力 チャネル１：装置からメモリ（記憶２１０）転送、チエ
イニングなし チャネル２及び３：メモリ（記憶２１０）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもつと「考慮
」するが、外部論理は、３２ピツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネルＯで使用されるリンクされたア
レイ・チエイニング・モードは、リンクされたリストが
存在するこ？を意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネル０が一旦開
始されると、それは、エラー条件によるか、またはリン
クされたリストの最後の有効エントリにｉ！遇すること
によってのみ停止する。正常動作では、Ｓ／８８に対す
る割り込みはＤＭＡＣ２０９がメイルボックス読取を完
了する度毎に生じ、ファームウェアがリンクされたリス
トをリアルタイムでモニタして供給する。こうして、リ
ストの最後のエントリには決して到達するこヒがなく、
チャネル０は連続的に走る（アイドルする）。
各ＤＭＡＣチャネルには２つの割り込みベクタ・レジス
タＮＩＶ、ＥＩＶ （第１８図〉が設けられ、１つは正
常の動作終了のためのものであり、もう１つは検出され
たエラーによって強制された終了のためのものである。
タＮＩＶ、ＥＩＶ （第１８図〉が設けられ、１つは正
常の動作終了のためのものであり、もう１つは検出され
たエラーによって強制された終了のためのものである。
この実施例は、マイクロコード記憶１７４中に８つの個
別のＥＴＮＯ割り込みルーチンをもつ、全部で８つのベ
クタを使用する１、さらに、チャネル０の正常割り込み
は、２つの可能的意味、すなわち、ＰＣＬによっぐ引き
起こされた「メイルボックス受信」、及び上り一般的で
ないｒ゛ノ、ノク・リストの終了によるチｒネルの仔止
」を意味する。割り込みハンドラは、ＤＭＡＣ状況リス
トをテストすることによってこれらＪｌ、ｍ別する。
別のＥＴＮＯ割り込みルーチンをもつ、全部で８つのベ
クタを使用する１、さらに、チャネル０の正常割り込み
は、２つの可能的意味、すなわち、ＰＣＬによっぐ引き
起こされた「メイルボックス受信」、及び上り一般的で
ないｒ゛ノ、ノク・リストの終了によるチｒネルの仔止
」を意味する。割り込みハンドラは、ＤＭＡＣ状況リス
トをテストすることによってこれらＪｌ、ｍ別する。
Ｓ ／ ８８フアームウエアはまた、初期化と、上述の
３つの基本的データ転送の開始と、データ読取と、デー
タ書込と、メツセージ・キュー書込ヒいうＥＸＥＣ３７
０のための４つのサービス・エントリを提供する。
３つの基本的データ転送の開始と、データ読取と、デー
タ書込と、メツセージ・キュー書込ヒいうＥＸＥＣ３７
０のための４つのサービス・エントリを提供する。
ＥＴＩＯ初期化エントリは、通常、電孫投人の直ぐ後で
呼び出されるが、エラー回復試行のための再初期化のた
めにも使用するこヒができる。それは、ＢＣＵハードウ
ェアとＤＭＡＣ２０９をリセットし、構成及び制御値で
以て４つの全てのチャネル中のＤＭＡＣレジスタをプロ
グラムする。それはまた、必要なリンク・リスト及びチ
ャネル０を開始して、ＤＭＡＣ２０９をして最初のリン
ク・リスト・パラメータを自動ロードさせ次に線２６３
ａ上のＢＣＵハードウェアからの要求ｍ移を待たせる。
呼び出されるが、エラー回復試行のための再初期化のた
めにも使用するこヒができる。それは、ＢＣＵハードウ
ェアとＤＭＡＣ２０９をリセットし、構成及び制御値で
以て４つの全てのチャネル中のＤＭＡＣレジスタをプロ
グラムする。それはまた、必要なリンク・リスト及びチ
ャネル０を開始して、ＤＭＡＣ２０９をして最初のリン
ク・リスト・パラメータを自動ロードさせ次に線２６３
ａ上のＢＣＵハードウェアからの要求ｍ移を待たせる。
別の３つのサービス・エントリは、ＤＭＡＣチャネル１
（データ読取）、２くデータ書込）、及び３（メッセ
・−ジ・キュー書込）を開始させるために呼び出される
。呼び出しプログラム（ＥＸＥＣ３７０）は、データ・
アドレス、カウントなどをプリセットされているワーク
・キュー・ブロックに対するポインタを提供する。これ
らのルーチンは、ＤＭ、ＡＣ２０９及びＢＣＵハードウ
ェアを即時に開始させるか、または、もしＤＭＡＣチャ
ネルがビジーなら動作をキューに入れる（！１！５４１
Ｅ図に示す個別の「作業保留」キュ・−がこれら３つ
のチャネルのめいめいのために保持されている）。要求
されたサービスが一旦開始され、またはキューに入れら
れると、制御は呼び出し側プログラムに戻され、割り込
みハンドラは、完了まで動作を続ける。
（データ読取）、２くデータ書込）、及び３（メッセ
・−ジ・キュー書込）を開始させるために呼び出される
。呼び出しプログラム（ＥＸＥＣ３７０）は、データ・
アドレス、カウントなどをプリセットされているワーク
・キュー・ブロックに対するポインタを提供する。これ
らのルーチンは、ＤＭ、ＡＣ２０９及びＢＣＵハードウ
ェアを即時に開始させるか、または、もしＤＭＡＣチャ
ネルがビジーなら動作をキューに入れる（！１！５４１
Ｅ図に示す個別の「作業保留」キュ・−がこれら３つ
のチャネルのめいめいのために保持されている）。要求
されたサービスが一旦開始され、またはキューに入れら
れると、制御は呼び出し側プログラムに戻され、割り込
みハンドラは、完了まで動作を続ける。
５７８８カスタム・ファームウェアの第３の、小さいけ
れども極めて重要な領域は、カスタム・ハンドラに対す
るものであるがＳ／８８オペレーテイング・システムに
は透過的でる８つのＤＭＡ０割り込みに介入してベクタ
するための、Ｓ／８８オペレーテイング・システムの変
更部分である。それには、レベル６（通常、電孫障書の
ヒき自動ベクタされる）ヒしてオペレーティング・シス
テム中・の標準アーキテクチャのＭＣ６８０２０のベク
タ・テーブルに変更を加え、オペレーティング・システ
ム中にそのカスタム割り込みハンドラを配置することに
関与する。これは好適な実施例であるが、割り込みのた
めの初期化ルーチンに関連する章で後で説明するように
、論理パス２２３上にベクタを配置するための論理壱Ｂ
ＣＵ１５６中に与え、以てベクタ変更の必要性を解消す
るこヒもできる。
れども極めて重要な領域は、カスタム・ハンドラに対す
るものであるがＳ／８８オペレーテイング・システムに
は透過的でる８つのＤＭＡ０割り込みに介入してベクタ
するための、Ｓ／８８オペレーテイング・システムの変
更部分である。それには、レベル６（通常、電孫障書の
ヒき自動ベクタされる）ヒしてオペレーティング・シス
テム中・の標準アーキテクチャのＭＣ６８０２０のベク
タ・テーブルに変更を加え、オペレーティング・システ
ム中にそのカスタム割り込みハンドラを配置することに
関与する。これは好適な実施例であるが、割り込みのた
めの初期化ルーチンに関連する章で後で説明するように
、論理パス２２３上にベクタを配置するための論理壱Ｂ
ＣＵ１５６中に与え、以てベクタ変更の必要性を解消す
るこヒもできる。
好適な実施例のＳ／８８フアームウエアは全てＭＣ６８
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられるつ Ｓ／３７０プロセツサ８５のために必要なカスタマイズ
されたファームウェアには４つのカテゴリがある。
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられるつ Ｓ／３７０プロセツサ８５のために必要なカスタマイズ
されたファームウェアには４つのカテゴリがある。
（１）Ｓ／８８１１１似チヤネルに至るマイクロコード
化されたＩ１０命令 ＜２）Ｉ１０命令を含む、５７８８から入来する非同期
メツセージの処理 （３）全ての（エミュレートされた）Ｓ／３７０ Ｉ
１０装置の構成データ及び状況の維持（４）ユーザー・
マニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
ドで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
化されたＩ１０命令 ＜２）Ｉ１０命令を含む、５７８８から入来する非同期
メツセージの処理 （３）全ての（エミュレートされた）Ｓ／３７０ Ｉ
１０装置の構成データ及び状況の維持（４）ユーザー・
マニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
ドで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
Ｓ／３７０には１０個のＩ１０タイプ命令が存在し、こ
れは、第４４Ａないし１図を参照してより詳細に説明す
る。
れは、第４４Ａないし１図を参照してより詳細に説明す
る。
ＣＬＲＣＨ−チャネル・クリア（チャネルのみの動作）
ＣＬＲＩＯ−Ｉ１０クリア
ＨＤＶ−装置停止
ＨＩＯ−１１０停止
ＲＩＯ−Ｉ１０再開
５ＩＯ−Ｉ１０Ｗｉ始
５ＩＯＦ−Ｉ１０高速開始
５ＴＩＤＣ−チャネルＩＤ記憶（チャネルのみの動ｆ？
） ＴＣＨ−チャネル・テスト（チャネルのみの動ｆｒ−） ＴＩＯ−Ｉ１０テスト これらの命令のおのおのは、Ｓ／３７０アーキテクチヤ
との整合性を維持しつつメイルホックスミｍを介してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
） ＴＣＨ−チャネル・テスト（チャネルのみの動ｆｒ−） ＴＩＯ−Ｉ１０テスト これらの命令のおのおのは、Ｓ／３７０アーキテクチヤ
との整合性を維持しつつメイルホックスミｍを介してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
アダプタ１５４中のいくつかの興なるハードウェア条件
は、Ｓ／３７０プロセツサ８５中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。
は、Ｓ／３７０プロセツサ８５中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。
マイクロコードによるこの例外のサービスは、（もしプ
ロセッサ８６が待機状態にあるなら即時に）Ｓ／３７０
命令の間で生じる。「アダプタ注意」の最も頻度が高く
共通の原因は、ＰＥ８ｉ５が、Ｉ１０疑似チャネルＳ／
８８からＳ／３７０主記憶のＩＯＡ区画の固定メツセー
ジ・キュー領域１８９へのメツセージを受け取ることで
ある。
ロセッサ８６が待機状態にあるなら即時に）Ｓ／３７０
命令の間で生じる。「アダプタ注意」の最も頻度が高く
共通の原因は、ＰＥ８ｉ５が、Ｉ１０疑似チャネルＳ／
８８からＳ／３７０主記憶のＩＯＡ区画の固定メツセー
ジ・キュー領域１８９へのメツセージを受け取ることで
ある。
既存のＳ／３７０マイクロコ一ド例外ハンドラは、「ア
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」 （これは、メツセージが受け取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」 （これは、メツセージが受け取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。
受信されたメツセージの決定されるカテゴリは、次のと
おりである。
おりである。
００００ ＮＯＰ： 動作しない。
０００１ ＲＥＳＥＴ： 既存のＳ／３７０プログ
ラム・リセット・ルーチンを呼び出す。
ラム・リセット・ルーチンを呼び出す。
０００２ ＣＬＥＡＲＲＥＳＥＴ： ＠存のＳ／３
７０クリア・リセット・ルーチンを呼び出す。
７０クリア・リセット・ルーチンを呼び出す。
０００３ ＨＡＬＴ： Ｓ／３７０プログラム実行
を停止し、Ｉ ５ＴＥＰモードをターン・オンする。
を停止し、Ｉ ５ＴＥＰモードをターン・オンする。
０００４ ５ＴＥＰ二 命令ステ・ンプ、１つの命令を
実行し、停止する。
実行し、停止する。
０００５ ＲｔｌＮ： ｌ５ＴＥＰモードをリセッ
トし、プログラムの実行を再開する。
トし、プログラムの実行を再開する。
０００８ ＬＰＳＷ； メツセージ内に与えられた
ＰＳＷを使用して、Ｓ／３７０「ロードＰＳＷ」機能を
実行する。停止状態を離れる。
ＰＳＷを使用して、Ｓ／３７０「ロードＰＳＷ」機能を
実行する。停止状態を離れる。
０００７ ８Ｍ５Ｇ： ローカル＜ｌ０Ａ）ＩＮＮ状
状況テーブル中、１つまたはそれ以上の構成された装置
のために、状況メツセージ−状況ビットを更新する。
状況テーブル中、１つまたはそれ以上の構成された装置
のために、状況メツセージ−状況ビットを更新する。
０００８ １Ｍ５Ｇ： 割り込みメツセージ−チャネ
ル・マスク状況に応じて、Ｓ／３７０ １７０割り込み
をキューに入れるかまたは、Ｓ／３７０ Ｉ１０割り
込みを直ちに提供する。
ル・マスク状況に応じて、Ｓ／３７０ １７０割り込み
をキューに入れるかまたは、Ｓ／３７０ Ｉ１０割り
込みを直ちに提供する。
上記メツセージ・タイプ０００１−０００６は、（エミ
ュレートされた”）Ｓ／３７０システム・コンソールで
のユーザー人力から生じた状態１１１ｊ御のためのＳ／
３７０マニュアル動作である。
ュレートされた”）Ｓ／３７０システム・コンソールで
のユーザー人力から生じた状態１１１ｊ御のためのＳ／
３７０マニュアル動作である。
それらは、エラー回復または同期のために必要に応じて
、ＥＸＥＣ３７０によって！液強制することもできる。
、ＥＸＥＣ３７０によって！液強制することもできる。
メツセージ・タイプ０００７は、Ｓ／３７０に、電源損
失、オン／オフライン変更、装置検出エラーなどのｌ１
０ｉＪＩ置の状況の非同期的変化を通知するために使用
される。それはまた、Ｓ／８８からＳ／３７０への汎用
通信用に拡張することもできる。メツセージ・タイプ０
００８は、正常終了、またはエラー終了条件のどちらで
あるかについて、１１０１１の終了状況を５７３７０に
報告するための手段である。これは常に、Ｓ／３７０に
おいて、最終的なプログラム割り込み及び装置テーブル
変更をもたらすことになる。
失、オン／オフライン変更、装置検出エラーなどのｌ１
０ｉＪＩ置の状況の非同期的変化を通知するために使用
される。それはまた、Ｓ／８８からＳ／３７０への汎用
通信用に拡張することもできる。メツセージ・タイプ０
００８は、正常終了、またはエラー終了条件のどちらで
あるかについて、１１０１１の終了状況を５７３７０に
報告するための手段である。これは常に、Ｓ／３７０に
おいて、最終的なプログラム割り込み及び装置テーブル
変更をもたらすことになる。
次に、ＥＴＩＯ及びＥＸＥＣ３７０１１［：、インター
フェースと、プロトコルと、命令フローについて説明す
る。
フェースと、プロトコルと、命令フローについて説明す
る。
Ｅ１８．システム・マイクロコード・デザイン（１）序
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。Ｓ／３７０プロセツサ装
置８６内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８６によって実行される時にＳ／３７０命令を解
釈する。Ｉ１０開始、割り込み処理、オペレータ機能、
マシン・チエツク、及び初期マイクロプログラム・ロー
ド／プログラム・ロード（ＩＭＬ／Ｉ ＰＬ）のための
マイクロコード化された命令は、特に、図に示されてい
るようにＳ／８８マイクロフードとインターフェースす
るようにデザインされている。そのインタ−フェースは
、ローカル記憶２１０と、Ｓ／３７０キヤツシユ３４０
と、プロセッサ８５及び６２の両方に対して割り込み能
力をもつＳ／３７０実記憶空間１６２とをもつインター
フェース論理８１の共通ハードウェア設備を有する。Ｓ
７８日コードにおいては、Ｓ／３７０マイクロコード・
ドライバがＣＣＷ変換と、割り込みハンドラと、エラー
・ハンドラと、ＩＭＬ／ＩＰＬと、Ｓ／８８アプリケー
シヨン・インターフェース（ＥＸＥＣ／３７０）及びＳ
／８８オペレーテイング・システムと対話する同期化コ
ードを含む。
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。Ｓ／３７０プロセツサ装
置８６内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８６によって実行される時にＳ／３７０命令を解
釈する。Ｉ１０開始、割り込み処理、オペレータ機能、
マシン・チエツク、及び初期マイクロプログラム・ロー
ド／プログラム・ロード（ＩＭＬ／Ｉ ＰＬ）のための
マイクロコード化された命令は、特に、図に示されてい
るようにＳ／８８マイクロフードとインターフェースす
るようにデザインされている。そのインタ−フェースは
、ローカル記憶２１０と、Ｓ／３７０キヤツシユ３４０
と、プロセッサ８５及び６２の両方に対して割り込み能
力をもつＳ／３７０実記憶空間１６２とをもつインター
フェース論理８１の共通ハードウェア設備を有する。Ｓ
７８日コードにおいては、Ｓ／３７０マイクロコード・
ドライバがＣＣＷ変換と、割り込みハンドラと、エラー
・ハンドラと、ＩＭＬ／ＩＰＬと、Ｓ／８８アプリケー
シヨン・インターフェース（ＥＸＥＣ／３７０）及びＳ
／８８オペレーテイング・システムと対話する同期化コ
ードを含む。
フォールト・トレラント・プロセッサ６２は、システム
のための全てのＩｌｏ、診断、障害分離、ＩＰＬ／ＩＭ
Ｌ及び同期化を実行する。このシステムは、ユーザーの
観点からは、Ｓ／３７０プログラムが実行している唯一
のプログラムであるため、コプロセッサ・システムのよ
うにはみえない。システム管理者は、Ｓ／８Ｂフオール
ト・トレラント・オペレーティング・システムを通じて
システム属性を制御することができる。Ｓ／８８オペレ
ーテイング・システムの主要な機能は、多１１３７０チ
ャネル外観をもつＩ１０変換である。
のための全てのＩｌｏ、診断、障害分離、ＩＰＬ／ＩＭ
Ｌ及び同期化を実行する。このシステムは、ユーザーの
観点からは、Ｓ／３７０プログラムが実行している唯一
のプログラムであるため、コプロセッサ・システムのよ
うにはみえない。システム管理者は、Ｓ／８Ｂフオール
ト・トレラント・オペレーティング・システムを通じて
システム属性を制御することができる。Ｓ／８８オペレ
ーテイング・システムの主要な機能は、多１１３７０チ
ャネル外観をもつＩ１０変換である。
全てのエラー及び回復Ｓ能と、動的資源割当て機能は、
Ｓ／８８オペレーテイング・システムによって処理され
る。Ｓ／３７０オペレーテイング・システムによって以
前処理されていたマシン・チエツク及びオペレータ機能
は、命や５７８８オペレーテイング・システムに渡され
、従って、その機能は、フォールト・トレラント様式で
処理することができる。
Ｓ／８８オペレーテイング・システムによって処理され
る。Ｓ／３７０オペレーテイング・システムによって以
前処理されていたマシン・チエツク及びオペレータ機能
は、命や５７８８オペレーテイング・システムに渡され
、従って、その機能は、フォールト・トレラント様式で
処理することができる。
第３９図は、この例では開始Ｉ１０コマンドである、Ｓ
／３７０ Ｉ１０コマンドの実行をあられす。Ｓ／３
７０命令、（ＰＥ８６からＰＥ６２への）結合ハードウ
ェア、（ＰＥ６２上で実行される〉結合マイクロコード
ＥＴＩＯ，及びＳ／８８プログラムＥＸＥＣ３７０によ
って行なわれる動作が簡単に示され、そのＩ＆終スステ
ップ、Ｓ／８８プロセツサＰＥ６２上のＳ／３７０
Ｉｌｏの実行である。
／３７０ Ｉ１０コマンドの実行をあられす。Ｓ／３
７０命令、（ＰＥ８６からＰＥ６２への）結合ハードウ
ェア、（ＰＥ６２上で実行される〉結合マイクロコード
ＥＴＩＯ，及びＳ／８８プログラムＥＸＥＣ３７０によ
って行なわれる動作が簡単に示され、そのＩ＆終スステ
ップ、Ｓ／８８プロセツサＰＥ６２上のＳ／３７０
Ｉｌｏの実行である。
第４０図は、ＥＸＥＣ３７０に関連するシステムの要素
及び機能と、ＳＩＯ実行の間に使用されるマイクロコー
ドを、制御フロー データ・フロー、信号及びハードウ
ェア／コード区画とともに示す簡略化された概要図であ
る二 ＜２）ＥＴＩＯ／ＥＸＥＣ３７０プログラム・インター
フェース（第４１Ａ乃至Ｈ図と第４２図）この章では、
次の用語が使用される。
及び機能と、ＳＩＯ実行の間に使用されるマイクロコー
ドを、制御フロー データ・フロー、信号及びハードウ
ェア／コード区画とともに示す簡略化された概要図であ
る二 ＜２）ＥＴＩＯ／ＥＸＥＣ３７０プログラム・インター
フェース（第４１Ａ乃至Ｈ図と第４２図）この章では、
次の用語が使用される。
ＥＸＥＣ３７０−Ｓ／３７０外部装置、サービス、構成
、オペレータのコンソールのエミュレーション及びサポ
ートに関連してＰＥ８２上で走り、マイクロコード記ｔ
ｌ １７４に記憶される全てのＳ／８８ソフトウエア。
、オペレータのコンソールのエミュレーション及びサポ
ートに関連してＰＥ８２上で走り、マイクロコード記ｔ
ｌ １７４に記憶される全てのＳ／８８ソフトウエア。
使用頻度が小さいＥＸＥＣ３７０コードは、キャッシュ
１７３に記憶することができる。
１７３に記憶することができる。
Ｓ／３７０マイクロコード−８／３７０プロセッサ動作
をサポートするＳ／３７０プロセツサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ−記憶１７４に保持されるＥＸＥＣ３７０とＢ
Ｃ１Ｊ１６８の間のマイクロコード・インターフェース
。
をサポートするＳ／３７０プロセツサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ−記憶１７４に保持されるＥＸＥＣ３７０とＢ
Ｃ１Ｊ１６８の間のマイクロコード・インターフェース
。
Ｓ／３７０ ＰＥ８６マイクロコード及びＥＸＥＣ３
７０は、第４１Ａ図の「プロトコル」を介して互いに通
信する。ＰＥ８６マイクロコードは、Ｉｌｏなどの機能
の実行を要求するＥＸＥＣ３７０に対してメツセージを
送り、ＥＸＥＣ３７０は、１１０機能の完１を示すメツ
セージと、Ｉ１０装置及びチャネル状況変更に関するメ
ツセージと、ＰＥ８５マイクロコードに、特定のＣＰＴ
Ｊ機能を実行するように要求するメツセージを送る。こ
れら・のメツセージ（詳細は後述〉は、キャッシュ・コ
ントローラ１５３、アダプタ１５４、ＢＣＵ１６６、及
びＤＭＡＣ２０９などをもつハードウェアを介してＰＥ
８５マイクロコードとＥＸＥＣ３７０の間で伝送される
。このメツセージ伝送サービスは、Ｅ’！”１０によっ
て、ＥＸＥＣ３７０に対して可屈となされる。
７０は、第４１Ａ図の「プロトコル」を介して互いに通
信する。ＰＥ８６マイクロコードは、Ｉｌｏなどの機能
の実行を要求するＥＸＥＣ３７０に対してメツセージを
送り、ＥＸＥＣ３７０は、１１０機能の完１を示すメツ
セージと、Ｉ１０装置及びチャネル状況変更に関するメ
ツセージと、ＰＥ８５マイクロコードに、特定のＣＰＴ
Ｊ機能を実行するように要求するメツセージを送る。こ
れら・のメツセージ（詳細は後述〉は、キャッシュ・コ
ントローラ１５３、アダプタ１５４、ＢＣＵ１６６、及
びＤＭＡＣ２０９などをもつハードウェアを介してＰＥ
８５マイクロコードとＥＸＥＣ３７０の間で伝送される
。このメツセージ伝送サービスは、Ｅ’！”１０によっ
て、ＥＸＥＣ３７０に対して可屈となされる。
ＥＴＩＯとＥＸＥＣ３７０の間のイン
ターフェース、及びＰＥ８５及びＥＸＥＣ３７０の間の
インターフェースについて次に説明する。
インターフェースについて次に説明する。
ＥＸＥＣ３７０，５７８８によって実行されるＳ／３７
０外部サポート・ソフトウェア、及びＰＥ６２上で走る
ＢＣＵマイクロコード・ドライバ＜ＥＴ Ｉ Ｏ）の間
のインターフェース（第４１ＢｒｓＪ）は、記憶２１０
上に在駐する一組のキュー及びバッファと、１つの事象
ＩＤと、Ｅ Ｘ Ｂ Ｕ Ｓ Ｙ変数と、サブルーチン
呼び出しシーケンスからなる。サブルーチン呼び出しイ
ンターフェースは、Ｓ／８８とＳ／３７０の間のデータ
転送動作を開始し、Ｓ／８８再ブ一ト時にＤＭＡＣ２０
９とＢＣＵ１５６を初期化する。キュー・インターフェ
ースは、作業項目を、処理することができるようになる
まで追跡するために使用され、事象ＩＤインターフェー
ス（Ｓ／８８に対する割り込み）は、作業がキューに追
加された時にＥＸＥＣ３７０に通知する。
０外部サポート・ソフトウェア、及びＰＥ６２上で走る
ＢＣＵマイクロコード・ドライバ＜ＥＴ Ｉ Ｏ）の間
のインターフェース（第４１ＢｒｓＪ）は、記憶２１０
上に在駐する一組のキュー及びバッファと、１つの事象
ＩＤと、Ｅ Ｘ Ｂ Ｕ Ｓ Ｙ変数と、サブルーチン
呼び出しシーケンスからなる。サブルーチン呼び出しイ
ンターフェースは、Ｓ／８８とＳ／３７０の間のデータ
転送動作を開始し、Ｓ／８８再ブ一ト時にＤＭＡＣ２０
９とＢＣＵ１５６を初期化する。キュー・インターフェ
ースは、作業項目を、処理することができるようになる
まで追跡するために使用され、事象ＩＤインターフェー
ス（Ｓ／８８に対する割り込み）は、作業がキューに追
加された時にＥＸＥＣ３７０に通知する。
記憶２１０において、第４１Ｃ図に示すように１６個の
４ＫＢブロツクが存在する。その１４個（５００−０乃
至５００−１３）は、４ＫＢブロツク・バッファとして
使用される。残りの２つは、３２個の２５６バイト・ブ
ロック５０１−○乃至５０１−３１に分割される。４つ
のブロック５０１−０乃至５０１−３は、ハードウェア
通信のために使用され、５ｏｌ−４はキュー及び他のＥ
ＸＥＣ３７０及びＥＴＩＯに対する共通変数として使用
される。残りの２７個は、ワーク・キュー・バッファ（
ＷＱＢ）５０１−５乃至６０１−３１として使用される
。ブロック５０１−０及び５０１−１に等価なアドレス
空間において、ＢＣＵ’１６６コマンド（Ｐ Ｅ ６２
によって実行される）には２５６バイトが割当てられ、
ＤＭＡＣレジスタ・アドレスには、ＢＣＵ１１５６の動
作に関連して説明したようにＰＥ６２によってアクセス
するために、２５６バイトが割当てられている。２７個
のワーク・キュー・バッファのおのおのは、１つの特定
タスクまたはサービス要求に関連するデータを保持する
。２６個のＷＱＢは、ＰＥ８５のマイクロコードによっ
て開始された要求にサービスするために使用される。残
りのＷＱＢ（ＥＸＷＱＢ）６０１−３１は、５７８８に
よって発起され、ＰＥ８Ｓマイクロコードに送られる要
求にサービスするために予約されている。各ＷＱＢは、
ベース・アドレスと、ＤＭＡＣ２０９に記憶されるオフ
セット値によってアドレスされる。
４ＫＢブロツクが存在する。その１４個（５００−０乃
至５００−１３）は、４ＫＢブロツク・バッファとして
使用される。残りの２つは、３２個の２５６バイト・ブ
ロック５０１−○乃至５０１−３１に分割される。４つ
のブロック５０１−０乃至５０１−３は、ハードウェア
通信のために使用され、５ｏｌ−４はキュー及び他のＥ
ＸＥＣ３７０及びＥＴＩＯに対する共通変数として使用
される。残りの２７個は、ワーク・キュー・バッファ（
ＷＱＢ）５０１−５乃至６０１−３１として使用される
。ブロック５０１−０及び５０１−１に等価なアドレス
空間において、ＢＣＵ’１６６コマンド（Ｐ Ｅ ６２
によって実行される）には２５６バイトが割当てられ、
ＤＭＡＣレジスタ・アドレスには、ＢＣＵ１１５６の動
作に関連して説明したようにＰＥ６２によってアクセス
するために、２５６バイトが割当てられている。２７個
のワーク・キュー・バッファのおのおのは、１つの特定
タスクまたはサービス要求に関連するデータを保持する
。２６個のＷＱＢは、ＰＥ８５のマイクロコードによっ
て開始された要求にサービスするために使用される。残
りのＷＱＢ（ＥＸＷＱＢ）６０１−３１は、５７８８に
よって発起され、ＰＥ８Ｓマイクロコードに送られる要
求にサービスするために予約されている。各ＷＱＢは、
ベース・アドレスと、ＤＭＡＣ２０９に記憶されるオフ
セット値によってアドレスされる。
各ＷＱＢ ＜第４１図〉は、１６バイトのメイル・ブロ
ック５０５と、１６バイト・パラメータ・ブロック５０
６と、２２４バイト装置特定作業領域５０７を含む。メ
イル・ブロック５０５は、ＥＸＥＣ３７０及びＰＥ８５
マイクロコードの間で渡されるデータを含む。その内容
は、ＥＴ■０インターフェースに亙って透過的である。
ック５０５と、１６バイト・パラメータ・ブロック５０
６と、２２４バイト装置特定作業領域５０７を含む。メ
イル・ブロック５０５は、ＥＸＥＣ３７０及びＰＥ８５
マイクロコードの間で渡されるデータを含む。その内容
は、ＥＴ■０インターフェースに亙って透過的である。
パラメータ・ブロック５０６は、ＥＴＩＯとＥＸＥＣ３
７０の間で渡され、通常、ローカル記憶２１０と主記憶
１８２の間の転送に関連するパラメータを含む。作業領
域５０７は、ＥＸＥＣ３７０によって所有される。それ
は、要求された動作の進行と、現在のＳ／３７０装置状
況と、可能なユーザー・データと、Ｓ／８８装置のタイ
プと、他のＥＸＥＣ３７０制御ブロックに対するポイン
タと、エラー生起情報などに関するデータを含む。
７０の間で渡され、通常、ローカル記憶２１０と主記憶
１８２の間の転送に関連するパラメータを含む。作業領
域５０７は、ＥＸＥＣ３７０によって所有される。それ
は、要求された動作の進行と、現在のＳ／３７０装置状
況と、可能なユーザー・データと、Ｓ／８８装置のタイ
プと、他のＥＸＥＣ３７０制御ブロックに対するポイン
タと、エラー生起情報などに関するデータを含む。
メイル・ブロック６０６は、ＰＥ８６マイクロコードと
ＥＸＥＣ３７０の間で渡されるＳ／３７０ １１０１１
＠を含む次の４つのフィールドを有する。
ＥＸＥＣ３７０の間で渡されるＳ／３７０ １１０１１
＠を含む次の４つのフィールドを有する。
ＯＰ −このフィールドは、ＥＸＥＣ３７０またはＰＥ
８６マイクロコードからの要求を含む。
８６マイクロコードからの要求を含む。
ＣＵＡ −１６ビツト・チャネル・ユニット・アドレ
ス ＣＡＷ −関連Ｉ１０命令が発行された時の、Ｓ／３
７０記憶１６２中の１６進位置４８の３２ビツトＳ／３
７０チヤネル・アドレス・ワードＣＣＷ −上記ＣＡ
ＷによってアドレスされるＳ／３７０チヤネル・コマン
ド・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、
このフィールドは、Ｃ８Ｗ、Ｓ／３７０チヤネル状況ワ
ードを含む。
ス ＣＡＷ −関連Ｉ１０命令が発行された時の、Ｓ／３
７０記憶１６２中の１６進位置４８の３２ビツトＳ／３
７０チヤネル・アドレス・ワードＣＣＷ −上記ＣＡ
ＷによってアドレスされるＳ／３７０チヤネル・コマン
ド・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、
このフィールドは、Ｃ８Ｗ、Ｓ／３７０チヤネル状況ワ
ードを含む。
パラメータ・ブロック５０６は、データ転送がＥＸＥＣ
３７０によって記憶２１０と主記憶１６２の間で要求さ
れる時に使用される１６個のパラメータを含む。
３７０によって記憶２１０と主記憶１６２の間で要求さ
れる時に使用される１６個のパラメータを含む。
＜１ ） ｒｅｑ−ＥＴ Ｉ Ｏ要求フィールド二
〇動作なし １ メイル・ブロックの内容を記憶１Ｂ２のＰＥ８６メ
ツセージ・キューに書込み、次に線２５６ａ上にＢＣＵ
からＰＵへの要求を発行する。
〇動作なし １ メイル・ブロックの内容を記憶１Ｂ２のＰＥ８６メ
ツセージ・キューに書込み、次に線２５６ａ上にＢＣＵ
からＰＵへの要求を発行する。
２ Ｓ／３７０メモリからデータを読取る。
３ データをＳ／３７０メモリに書き込む。
（２） ｒｅｔ −’ｒｅｑ」フィールドによってなさ
れた要求の結果。このフィールドは、ＥＸＥＣ３７０に
よって初期的にはゼロに保証される。もしゼロでない値
が戻るなら、ＥＴＩＯはある種のタイプのエラーを表示
している。
れた要求の結果。このフィールドは、ＥＸＥＣ３７０に
よって初期的にはゼロに保証される。もしゼロでない値
が戻るなら、ＥＴＩＯはある種のタイプのエラーを表示
している。
（３）カウント−転送されるべきバイトの数（４）Ｓ／
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。
（５）キー−二の１６ビツト・フィールドは、次のよう
なビット・パターンを含む。
なビット・パターンを含む。
ｐｐｋｋｋｋｌｏ ００００００００
ここで、ｐｐ（優先順位）＝ＯＯで、ｋｋｋｋ＝適正な
８／３７０記憶保護キーである。
８／３７０記憶保護キーである。
バッファ・アドレス−データ領域が始まる記憶２１０中
の位置。これは４にバッファまたはＷＱＢの中にあって
よい。ＥＸＥＣ３７０は、次のような関係を保証する。
の位置。これは４にバッファまたはＷＱＢの中にあって
よい。ＥＸＥＣ３７０は、次のような関係を保証する。
（Ｓ／３７０アドレス ＭＯＤ ４）＝ （バッファ
・アトＩノス ＭＯＤ ４） ＥＸＥＣ３７０は、ＷＱＢを維持するためにキューを使
用する。このキュー通信領域５０１−４は、２５６バイ
ト長であって、記憶２１０中のオフセット４００（１８
進）に存在する。第４１Ｅ図は、ＷＱＢに対するポイン
タ・エントリを保持するためにＷＱＢに対するＥＴＩＯ
とＥＸＥＣ３７０の間で決定されたキューを示す。
・アトＩノス ＭＯＤ ４） ＥＸＥＣ３７０は、ＷＱＢを維持するためにキューを使
用する。このキュー通信領域５０１−４は、２５６バイ
ト長であって、記憶２１０中のオフセット４００（１８
進）に存在する。第４１Ｅ図は、ＷＱＢに対するポイン
タ・エントリを保持するためにＷＱＢに対するＥＴＩＯ
とＥＸＥＣ３７０の間で決定されたキューを示す。
ＦＲＥＥＱ６１０ 現在使用されていないＷＱＢに対
するポインタを保持する。
するポインタを保持する。
ＷＯＲＫＱ’（ワークキュー）５１１ ＥＸＥＣ３７
０によってサービスされるのを待つＷＱＢに対するポイ
ンタを保持する。
０によってサービスされるのを待つＷＱＢに対するポイ
ンタを保持する。
Ｓ／３７１Ｑ５１２ ＥＸＥＣ３７０からＰＥ８５へ
のメツセージ転送を待つＷＱＢに対するポインタを保持
する。
のメツセージ転送を待つＷＱＢに対するポインタを保持
する。
Ｓ／３７２Ｑ５１３ キャッシュ・コントローラ１５
３からＳ／８８へのデータ転送を待つＷＱＢへのポイン
タを保持する。
３からＳ／８８へのデータ転送を待つＷＱＢへのポイン
タを保持する。
Ｓ／３７３Ｑ５１４ Ｓ／８８からキャッシュ・コン
トローラ１５３へのデータ転送を待つＷＱＢへのポイン
タを保持する。
トローラ１５３へのデータ転送を待つＷＱＢへのポイン
タを保持する。
５８８Ｑ５１５ ＥＴＩＯサービスが完了した後のＷ
ＱＢに対するポインタを保持する。
ＱＢに対するポインタを保持する。
第４１Ｅ図は、キューを通るＷＱＢの経路を示す。全て
のキューは、５７８８再ブートの間に、ＥＸＥＣ３７０
によって初期化される。空のＷＱＢは、ＦＲＥＥＱ上に
保持される。ＥＴＩＯは、リンク・リスト５１６を埋め
るための必要に応じて、ＦＲＥＥＱからそれらを除去す
る。ＤＭＡＣ２０９は、リンク・リスト５１６を介して
、記憶１６２からのメイルボックス領域１８８からのＳ
／３７０メイルボツクス・エントリを、空ＷＱＢのメイ
ル・ブロック領域に配置する。埋められたリンク・リス
ト上のＷＱＢは、ＥＴＩＯによってワークキュー５１１
上に移動される。ＥＴＩＯが１つの（またはそれ以上の
）ＶＶＱＢをワークキュー５１１上に移動しＥＸＥＣ３
７０がビジーでない時、ＥＴＩＯはＥＸＥＣ３７０に事
象ＩＤを通知する。ＥＸＥＣ３７０は、それがサービス
を要求する前にワーク・キューがらＷＱＢを除去する。
のキューは、５７８８再ブートの間に、ＥＸＥＣ３７０
によって初期化される。空のＷＱＢは、ＦＲＥＥＱ上に
保持される。ＥＴＩＯは、リンク・リスト５１６を埋め
るための必要に応じて、ＦＲＥＥＱからそれらを除去す
る。ＤＭＡＣ２０９は、リンク・リスト５１６を介して
、記憶１６２からのメイルボックス領域１８８からのＳ
／３７０メイルボツクス・エントリを、空ＷＱＢのメイ
ル・ブロック領域に配置する。埋められたリンク・リス
ト上のＷＱＢは、ＥＴＩＯによってワークキュー５１１
上に移動される。ＥＴＩＯが１つの（またはそれ以上の
）ＶＶＱＢをワークキュー５１１上に移動しＥＸＥＣ３
７０がビジーでない時、ＥＴＩＯはＥＸＥＣ３７０に事
象ＩＤを通知する。ＥＸＥＣ３７０は、それがサービス
を要求する前にワーク・キューがらＷＱＢを除去する。
その要求の処理の間に、データはキャッシュ・コントロ
ーラ１５３ヒパツフア（ＷＱＢまたはブロック・バッフ
ァ）との間で転送する必要があることがあり、あるいは
、メツセージをＰＥ８６マイクロコードに送る必要があ
ることがある。ＥＴＩＯは、このサービスをＥＸＥＣ３
７０に提供する。ＥＸＥＣ３７０は、適正なりＣ１Ｊ１
６８動作を開始するＥＴＩＯを呼び出し、あるいは、も
しハードウェア資源がビジーであるなら、ＷＱＢを適切
なＳ／３７０Ｑ上に配置する。３つのサービス（Ｓ／３
７０に対するメツセージの送１１、Ｓ／３７０に対する
データの転送、及びＳ／３７０からのデータの転送）は
、固有のキュー５１２、Ｓ１３及び５１４をもつ、ＷＱ
Ｂは、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコ
ードによってＳ／３７０キユーの１つの上に追加される
。Ｉ１０サービスが完了した時、ＥＴＩＯ割り込みルー
チンはＳ／８８Ｑ５１６上にＷＱＢを配置し、もしＥＸ
ＥＣ３７０がビジーでないなら、そのＥＸ３７０事象Ｉ
Ｄを通知する。
ーラ１５３ヒパツフア（ＷＱＢまたはブロック・バッフ
ァ）との間で転送する必要があることがあり、あるいは
、メツセージをＰＥ８６マイクロコードに送る必要があ
ることがある。ＥＴＩＯは、このサービスをＥＸＥＣ３
７０に提供する。ＥＸＥＣ３７０は、適正なりＣ１Ｊ１
６８動作を開始するＥＴＩＯを呼び出し、あるいは、も
しハードウェア資源がビジーであるなら、ＷＱＢを適切
なＳ／３７０Ｑ上に配置する。３つのサービス（Ｓ／３
７０に対するメツセージの送１１、Ｓ／３７０に対する
データの転送、及びＳ／３７０からのデータの転送）は
、固有のキュー５１２、Ｓ１３及び５１４をもつ、ＷＱ
Ｂは、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコ
ードによってＳ／３７０キユーの１つの上に追加される
。Ｉ１０サービスが完了した時、ＥＴＩＯ割り込みルー
チンはＳ／８８Ｑ５１６上にＷＱＢを配置し、もしＥＸ
ＥＣ３７０がビジーでないなら、そのＥＸ３７０事象Ｉ
Ｄを通知する。
第４２図は、キューを通じてのＷＱＢの移動と、ＥＸＥ
Ｃ３７０、インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、１０割り込みが（
もしあるなら）ＰＥ８６に送られ、ＥＸＥＣ３７０がＷ
ＱＢにＦＲＥＥＱを戻ｔ。Ｅ Ｘ Ｅ Ｃ３７０ハ、先
ｆＳ８８Ｑ５１６をチエツクし、次にワークキュー５１
１をチエツクすることにより次のタスクを取得する。そ
してもしその両方が空なら、ＥＸＥＣ３７０はＥＸＢＵ
ＳＹ変数をゼロにセットし、ＥＸ３７０事象が通知され
るのを待つ。ＥＸＥＣ３７０は、それが通知された時に
、処理を開始する前にピＸＢＵＳＹを１にセットする。
Ｃ３７０、インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、１０割り込みが（
もしあるなら）ＰＥ８６に送られ、ＥＸＥＣ３７０がＷ
ＱＢにＦＲＥＥＱを戻ｔ。Ｅ Ｘ Ｅ Ｃ３７０ハ、先
ｆＳ８８Ｑ５１６をチエツクし、次にワークキュー５１
１をチエツクすることにより次のタスクを取得する。そ
してもしその両方が空なら、ＥＸＥＣ３７０はＥＸＢＵ
ＳＹ変数をゼロにセットし、ＥＸ３７０事象が通知され
るのを待つ。ＥＸＥＣ３７０は、それが通知された時に
、処理を開始する前にピＸＢＵＳＹを１にセットする。
全てのキューと、ＥＸ３７０事象ＩＤと、ＥＸＢＵＳＹ
変数は、第４１Ｆ図に示すように、記憶２１０のキュー
共通領域５０１−４に在駐する。
変数は、第４１Ｆ図に示すように、記憶２１０のキュー
共通領域５０１−４に在駐する。
各キューは、第４１ＧＩＳに示すように、その性質上環
状であって、２つのインデックス・タイプのポインタ、
充満インデックス５１７と空インデックス５１８をもつ
。充満インデックス５１７は、満杯の次のキュー・エン
トリを指し示し、空インデックス５１８は、空の次のエ
ントリを指し示す。８つのキューは全て３２個のエント
リをもちＷＱＢは２７個しかないので、６つのキューは
全て決してオーバーフローすることがない。
状であって、２つのインデックス・タイプのポインタ、
充満インデックス５１７と空インデックス５１８をもつ
。充満インデックス５１７は、満杯の次のキュー・エン
トリを指し示し、空インデックス５１８は、空の次のエ
ントリを指し示す。８つのキューは全て３２個のエント
リをもちＷＱＢは２７個しかないので、６つのキューは
全て決してオーバーフローすることがない。
各キューは、次のものも含む。
ｑｉｄ このキューを識別する。
ＱＳＩＺＥこのキュー中のエントリの数（ｎ）Ｑ（ｉ）
このキュー中のＷＱＢを指し示すアドレス・エント
リ ハードウェア通信領域は、１０２４バイトを含む、ＢＣ
Ｕ通信領域は、アドレス空間の５１２バイトを使用する
。リンク・リスト５１６は、４８０バイトまでを使用す
る。３２バイトは、別のハードウェア通信要しのために
予約されている。
このキュー中のＷＱＢを指し示すアドレス・エント
リ ハードウェア通信領域は、１０２４バイトを含む、ＢＣ
Ｕ通信領域は、アドレス空間の５１２バイトを使用する
。リンク・リスト５１６は、４８０バイトまでを使用す
る。３２バイトは、別のハードウェア通信要しのために
予約されている。
リンク・リスト６１６（第４１Ｈ図）は、ＤＭＡＣ２０
９によって、記憶１６２のメイルボックス領１１１８８
からメイル・ブロック項目を搬入するために使用される
。ＦＲＥＥＱ５１０からのＷＱＢは、リンク・リスト５
１６中のエントリを埋めるために使用される。各リンク
・リスト・エントリは、１０バイトを有し、データを入
れるべき記憶２１０中のＷＱＢのアドレスと、転送すべ
きデータのバイト・カウント（１６）と、リスト中の次
のリンク・エントリのアドレスを識別する。
９によって、記憶１６２のメイルボックス領１１１８８
からメイル・ブロック項目を搬入するために使用される
。ＦＲＥＥＱ５１０からのＷＱＢは、リンク・リスト５
１６中のエントリを埋めるために使用される。各リンク
・リスト・エントリは、１０バイトを有し、データを入
れるべき記憶２１０中のＷＱＢのアドレスと、転送すべ
きデータのバイト・カウント（１６）と、リスト中の次
のリンク・エントリのアドレスを識別する。
ＤＭＡＣ２０９（チャネル０）は、次のゼロ・リンク・
アドレスをもつリンク・リスト・エントリに到達したと
きにＳ／８８に割り込む。ＤＭＡＣ２０９（チャネルＯ
）のリスト中の現在の位置は、いかなる時でもソフトウ
ェアに可屈である。
アドレスをもつリンク・リスト・エントリに到達したと
きにＳ／８８に割り込む。ＤＭＡＣ２０９（チャネルＯ
）のリスト中の現在の位置は、いかなる時でもソフトウ
ェアに可屈である。
その割り込みエンｔす・ポイントに加えて、ＥＴＩＯは
、外部呼び出し可能な２つのエントリ・ポイントをもつ
。すなわち、 ｅｔｉｏ ｉｎｉｔ ｅｔｉｏ（ｗｂｎ） Ｅ Ｘ Ｅ Ｃ３７０ハ、Ｅ Ｘ Ｅ Ｃ３７０カ初期
化している間に、Ｓ／８８再ブート毎にｅｔｉｏ １ｎ
ｉｔを呼び出す。キューは既に初期化されており、事象
ＩＤフィールドは有効である。、、ＰＥ８６マイクロコ
ードは、まだ動作していないが、それはＩＭＬ（初期マ
イクロプログラム・ロード）の途中であるかもしれない
。
、外部呼び出し可能な２つのエントリ・ポイントをもつ
。すなわち、 ｅｔｉｏ ｉｎｉｔ ｅｔｉｏ（ｗｂｎ） Ｅ Ｘ Ｅ Ｃ３７０ハ、Ｅ Ｘ Ｅ Ｃ３７０カ初期
化している間に、Ｓ／８８再ブート毎にｅｔｉｏ １ｎ
ｉｔを呼び出す。キューは既に初期化されており、事象
ＩＤフィールドは有効である。、、ＰＥ８６マイクロコ
ードは、まだ動作していないが、それはＩＭＬ（初期マ
イクロプログラム・ロード）の途中であるかもしれない
。
ＥＸＥＣ３７０は、データまたはメツセージをＳ／３７
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ（ｗｂｎ）を呼び出す。
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ（ｗｂｎ）を呼び出す。
パラメータｖｂｎは、サービス要求を含むＷＱＢを識別
する２バイト整数ワーク・キュー・バッファ番号である
。ｗｂｎは、インデックス値であり、０から２７の範囲
にある。サービス要求は、パラメータ・ブロック中のｒ
ｅｑフィールドによって識別される。ｒｅｑフィールド
値は、次のとおりである：１台このメイル・ブロックの
内容を記憶１６２中のＳ／３７０メツセージ・キュー１
８９に書込み、次にＢＣＵからＰｔＪへの要求を発行す
る、２＝Ｓ／３７０Ｇ６Ｈ１６２から指定された記憶２
１０領域へデータを書込む、３ ＝ Ｓ／３７０記憶か
ら指定された記憶２１０領域へデータを書き込む。
する２バイト整数ワーク・キュー・バッファ番号である
。ｗｂｎは、インデックス値であり、０から２７の範囲
にある。サービス要求は、パラメータ・ブロック中のｒ
ｅｑフィールドによって識別される。ｒｅｑフィールド
値は、次のとおりである：１台このメイル・ブロックの
内容を記憶１６２中のＳ／３７０メツセージ・キュー１
８９に書込み、次にＢＣＵからＰｔＪへの要求を発行す
る、２＝Ｓ／３７０Ｇ６Ｈ１６２から指定された記憶２
１０領域へデータを書込む、３ ＝ Ｓ／３７０記憶か
ら指定された記憶２１０領域へデータを書き込む。
サブルーチンＥＴＩＯは、もし要求されたＩｌｏＩａｆ
ｍを即時に開始することができないなら、このＷＱＢ＠
Ｓ／３７０１ＱＳＳ／３７０２Ｑ、Ｓ／３７０３Ｑ上に
キューする。ＥＴＩＯ割り込みルーチンは、前の動作が
終了した時、適当なＳ／３７０Ｑから次のＷＱＢを出す
。
ｍを即時に開始することができないなら、このＷＱＢ＠
Ｓ／３７０１ＱＳＳ／３７０２Ｑ、Ｓ／３７０３Ｑ上に
キューする。ＥＴＩＯ割り込みルーチンは、前の動作が
終了した時、適当なＳ／３７０Ｑから次のＷＱＢを出す
。
もしｒｅｑフィールドが１を含むなら、ＰＥ８５には、
メイル・ブロック・エントリが記憶１６２のＳ／３７０
メツセージ・キュー領域１８９にあるようになるまで（
例えば割り込みによって）通知されるべきでない。
メイル・ブロック・エントリが記憶１６２のＳ／３７０
メツセージ・キュー領域１８９にあるようになるまで（
例えば割り込みによって）通知されるべきでない。
もしＳ／３７０メツセージ・キュー１８９が満杯なら、
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。
（３）ＥＸＥＣ３７０、Ｓ／３７０マイクロコード・プ
ロトコル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの間の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。、ＥＸＥＣ３７
０及びＳ／３７０マイクロコードは、やりとりされる１
６バイト・メツセージ（第４１Ｄ図のメイル・ブロック
５０５を参照）を介して互いに通信する。各側のレシー
バのために、ＦＩＦＯＩＩＩでメツセージを保持するキ
ューがある。また、通知機構（ＰＵがらＢＣＵ。
ロトコル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの間の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。、ＥＸＥＣ３７
０及びＳ／３７０マイクロコードは、やりとりされる１
６バイト・メツセージ（第４１Ｄ図のメイル・ブロック
５０５を参照）を介して互いに通信する。各側のレシー
バのために、ＦＩＦＯＩＩＩでメツセージを保持するキ
ューがある。また、通知機構（ＰＵがらＢＣＵ。
及びＢＣＵからＰ Ｕりもある。メイル・ブロック５０
６においては、１６ピツトＳ／３７０ ０Ｐコード・フ
ィールド「ＯＰ」が、ＥＸＥＣ３７０またはＳ／３７０
マイクロコードからの要求または応答を含む。１６ビツ
ト・チャネル・ユニット−７ドレス（ｃＵＡ）は、Ｓ／
３７０ Ｉ１０命令のオペランド・アドレスである。
６においては、１６ピツトＳ／３７０ ０Ｐコード・フ
ィールド「ＯＰ」が、ＥＸＥＣ３７０またはＳ／３７０
マイクロコードからの要求または応答を含む。１６ビツ
ト・チャネル・ユニット−７ドレス（ｃＵＡ）は、Ｓ／
３７０ Ｉ１０命令のオペランド・アドレスである。
ＣＡＷは、そのＩ１０命令が発行された時のＳ／３７０
記憶１６２中の１６進位置４８の３２ピツト内容であり
、記憶キーを含む。８バイトＣＣＷは、上記ＣＡＷによ
ってアドレスされる。ＥＸＥＣ３７０が割り込み表示を
返す時、このフィールドはそのＣ８Ｗを含む。ＰＥ８６
は、’Ｉ１０割り込みを引き起こす時Ｓ／３７０１６進
位置４０にそのＣ８ｗを記憶する。ＣＵＡフィールドは
不変のままである。
記憶１６２中の１６進位置４８の３２ピツト内容であり
、記憶キーを含む。８バイトＣＣＷは、上記ＣＡＷによ
ってアドレスされる。ＥＸＥＣ３７０が割り込み表示を
返す時、このフィールドはそのＣ８Ｗを含む。ＰＥ８６
は、’Ｉ１０割り込みを引き起こす時Ｓ／３７０１６進
位置４０にそのＣ８ｗを記憶する。ＣＵＡフィールドは
不変のままである。
「動作」メツセージは、部分的または完全にＥＸＥＣ３
７０によッテ処理され６ベ！Ｉｓ／３７０命令に遭遇す
る時はいつでも、Ｓ／３７０マイクロコードによってＥ
ＸＥＣ３７０に送られる。
７０によッテ処理され６ベ！Ｉｓ／３７０命令に遭遇す
る時はいつでも、Ｓ／３７０マイクロコードによってＥ
ＸＥＣ３７０に送られる。
「動作」メツセージは、第４１Ｄ図のメイル・ブロック
６０５に関連する上述の情報を含む。
６０５に関連する上述の情報を含む。
Ｓ／３７０に送られるＥＸＥＣ３７０メツセージは次の
ものを含む。
ものを含む。
１、ｒリセット」メツセージ（ＯＰＰＩ３は、５７３７
０マイクロコードにＳ／３７０リセツトの処理を要求す
る。
０マイクロコードにＳ／３７０リセツトの処理を要求す
る。
２．「クリア・リセット」メツセージ（ＯＰ −２〉は
、Ｓ／３７０リセツト及びクリア記憶を要求する。
、Ｓ／３７０リセツト及びクリア記憶を要求する。
３、「停止」メツセージは、Ｓ／３７０に、Ｓ／３７０
命令のフェッチを停止し、更なるｄＩＩ令を待つことを
要求する。「停止」メツセージは、ＯＰフィールド婁３
を含む。
命令のフェッチを停止し、更なるｄＩＩ令を待つことを
要求する。「停止」メツセージは、ＯＰフィールド婁３
を含む。
４、「ステップ」メツセージ（ＯＰ■４）は、ＲＯＭＡ
Ｎ Ｓ／３７０マイクロコードに、１つのＳ／３７０
命令をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。
Ｎ Ｓ／３７０マイクロコードに、１つのＳ／３７０
命令をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。
５、「ラン」メツセージ（ＯＰ−５）は、Ｓ／３７０マ
イクロコードに、Ｓ／３７０命令をフェッチし実行する
その正常モードに入るように！！求する。
イクロコードに、Ｓ／３７０命令をフェッチし実行する
その正常モードに入るように！！求する。
８、ＬＰＳＷメツセージ（ＯＰ諺６）は、Ｓ／３７０マ
イクロコードに、ＬＰＳＷ＜ロード・プログラム状況ワ
ード）メツセージのアドレス・フィールドに指定された
アドレスを使用してＳ／３７０リセツトｍ令を実行する
ように要求する。
イクロコードに、ＬＰＳＷ＜ロード・プログラム状況ワ
ード）メツセージのアドレス・フィールドに指定された
アドレスを使用してＳ／３７０リセツトｍ令を実行する
ように要求する。
７．９Ｍ５Ｇメツセージ（ＯＰ冨７）は、１つまたはそ
れ以上の構成されたＳ／３７０ Ｉ１０装置の変更の
状況を表示する。
れ以上の構成されたＳ／３７０ Ｉ１０装置の変更の
状況を表示する。
８．１ＯＩＮＴＲメツセージ（ＯＰ＝８）は、ｌ１０１
＆作の完了を示す。もしそのチャネルがマスクされてい
ないなら、Ｓ／３７０マイクロコードがＩ１０割り込み
を開始することになる。もしそのチャネルがマスクされ
ているなら、Ｓ／３７０マイクロコードは、そのＣ３Ｗ
を装置状況テーブルにセーブし、装置状況を０１ （ｃ
ＳＷ記憶済み）にセットする。ｌ０ＩＮＴＲメツセージ
はまた、ＣＵＡ及びＮＣ（ＤＳＴ ＣｔＪＡ中に配置
される）次フィールドを含む。
＆作の完了を示す。もしそのチャネルがマスクされてい
ないなら、Ｓ／３７０マイクロコードがＩ１０割り込み
を開始することになる。もしそのチャネルがマスクされ
ているなら、Ｓ／３７０マイクロコードは、そのＣ３Ｗ
を装置状況テーブルにセーブし、装置状況を０１ （ｃ
ＳＷ記憶済み）にセットする。ｌ０ＩＮＴＲメツセージ
はまた、ＣＵＡ及びＮＣ（ＤＳＴ ＣｔＪＡ中に配置
される）次フィールドを含む。
キャッシュ・コントローラ１５３からの２つのメツセー
ジ、「フェッチ」及び「記憶」は、メツセージというよ
りも寧ろ論理機能である。それは、ＣＮＴ及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
ジ、「フェッチ」及び「記憶」は、メツセージというよ
りも寧ろ論理機能である。それは、ＣＮＴ及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
それらのフィールドは、
ＢｔＪＦ−２バイト： 記憶２１０中のバッファ・アド
レス ＣＮＴ−２バイト： バイト・カウントＡＤＤＲ−４バ
イト： Ｓ／３７０記憶アドレス・ワード／キー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持する
。その情報の主要な部分は、次のものである。
レス ＣＮＴ−２バイト： バイト・カウントＡＤＤＲ−４バ
イト： Ｓ／３７０記憶アドレス・ワード／キー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持する
。その情報の主要な部分は、次のものである。
装置条件−これは、Ｔｌ０１ＳＩＯなどの後トを許容す
る。
る。
装置次−Ｉ１０割り込みを収得するときに使用されるべ
き次の条件 装置Ｃ３Ｗ−マスクされた３７０ Ｉ１０割り込みの
ために維持される ３７０装置じつき、ＤＳＴ （ｃ１ｌＡ）の次の４つの
興なる装置条件が可能である。
き次の条件 装置Ｃ３Ｗ−マスクされた３７０ Ｉ１０割り込みの
ために維持される ３７０装置じつき、ＤＳＴ （ｃ１ｌＡ）の次の４つの
興なる装置条件が可能である。
００ 装置レディ
０１ 装置レディでない、Ｃ８Ｗ記憶済み１０ 装置ビ
ジー １１ 装置動作しない Ｓ／３７０装置上のＩ１０１００完了時点で、Ｃ５Ｗ（
チャネル状況ワード）がチャネルによってＣＰＵに送ら
れる。もしそのチャネルがマスク・オフされているなら
、ＣＰＵはそのＣ３ＶＩ受け入れない。
ジー １１ 装置動作しない Ｓ／３７０装置上のＩ１０１００完了時点で、Ｃ５Ｗ（
チャネル状況ワード）がチャネルによってＣＰＵに送ら
れる。もしそのチャネルがマスク・オフされているなら
、ＣＰＵはそのＣ３ＶＩ受け入れない。
この実施例では、もしチャネルがマスクされているなら
、Ｓ／３７０マイクロコードがＣＳＷをセーブして、Ｄ
ＳＴ （ｃＵＡ）条件を０１にセットする。後のＣ８Ｗ
またはＳＩＯは、セーブされたＣ８Ｗの記憶と、条件コ
ード＜ＣＳＷ記憶済み）のＣＲへの配置をもたらす、Ｓ
／３７０マイクロコードが初期化されるとき、Ｓ／３７
０マイクロコードは、全ての装置が動作するとは想定し
ない。５７８８は、サポートすべ＠各装置毎に「オンラ
イン・メツセージ」を送ることになる。
、Ｓ／３７０マイクロコードがＣＳＷをセーブして、Ｄ
ＳＴ （ｃＵＡ）条件を０１にセットする。後のＣ８Ｗ
またはＳＩＯは、セーブされたＣ８Ｗの記憶と、条件コ
ード＜ＣＳＷ記憶済み）のＣＲへの配置をもたらす、Ｓ
／３７０マイクロコードが初期化されるとき、Ｓ／３７
０マイクロコードは、全ての装置が動作するとは想定し
ない。５７８８は、サポートすべ＠各装置毎に「オンラ
イン・メツセージ」を送ることになる。
その装置は、そのＣＵＡ （制御ユニット・アドレスに
よって識別される。
よって識別される。
（４）Ｓ／３７０マイクロコードとＥＸＥＣ３７０の間
の命令フロー ＰＥ８５がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、そのＩ１
０命令はこの実施例ではＳ／８８プロセツサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。
の命令フロー ＰＥ８５がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、そのＩ１
０命令はこの実施例ではＳ／８８プロセツサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。
第４４Ａ乃至り図（及び第４３図）は、これらのＳ／３
７０ Ｉ１０実行命令のために利用されるマイクロコ
ード・シーケンス・フローである。Ｂｃｕｉｓｅｃ及び
アダプタ１５４）は、Ｓ／８８ハードウエアによる最終
的なＳ／３７０ １１０命令の実行を有効化するための
主要ハードウェア結合機構である。ＢＣＵ１６６内で、
ＤＭＡＣ２０９は、動作及びデータの流れを導くための
主要な「交通巡査」の役割を果たす。ＤＭＡＣ２０９の
チャネルＯは、Ｓ／３７０かもＩ１０コマンドを受け取
り、チャネル１はＳ／３７０からのデータ・フローを処
理し、チャネル２はＳ／３７０へのデータ・フローを処
理し、チャネル３はＳ／３７０に対して割り込み（及び
他の）メツセージを送る。ＢＣＵ１６６中のローカル記
憶２１０は、Ｓ／３７０ヒＳ／８８の間の通信領域を形
成する。
７０ Ｉ１０実行命令のために利用されるマイクロコ
ード・シーケンス・フローである。Ｂｃｕｉｓｅｃ及び
アダプタ１５４）は、Ｓ／８８ハードウエアによる最終
的なＳ／３７０ １１０命令の実行を有効化するための
主要ハードウェア結合機構である。ＢＣＵ１６６内で、
ＤＭＡＣ２０９は、動作及びデータの流れを導くための
主要な「交通巡査」の役割を果たす。ＤＭＡＣ２０９の
チャネルＯは、Ｓ／３７０かもＩ１０コマンドを受け取
り、チャネル１はＳ／３７０からのデータ・フローを処
理し、チャネル２はＳ／３７０へのデータ・フローを処
理し、チャネル３はＳ／３７０に対して割り込み（及び
他の）メツセージを送る。ＢＣＵ１６６中のローカル記
憶２１０は、Ｓ／３７０ヒＳ／８８の間の通信領域を形
成する。
ローカル・パス２２３／２４７は、Ｓ／８８プロセツサ
６２をＤＭＡＣ２０９とローカル記憶２１０に結合する
。ローカル・バス２２３／２４７は、ＤＭＡＣ２０９と
記憶２１０ヒを、ＢＣＵＩ５６及びアダプタ１５４中の
高速ハードウェアを介してＳ／３７０に結合する。
６２をＤＭＡＣ２０９とローカル記憶２１０に結合する
。ローカル・バス２２３／２４７は、ＤＭＡＣ２０９と
記憶２１０ヒを、ＢＣＵＩ５６及びアダプタ１５４中の
高速ハードウェアを介してＳ／３７０に結合する。
Ｓ／３７０ Ｉ１０命令は、Ｓ／３７０内の処理のた
めＳ／３７０マイクロコード・ルーチンにディスパッチ
され、Ｓ／８８アプリケージ冨ン・プログラムＥＸＥＣ
３７０は（その関連５７８８ＥＴＩＯマイクロコードと
ともに）最終のＩ１０実行を行う。アダプタ１５４とＢ
ＣＵ１５６は、Ｓ／３７０とＳ／８８の間のハードウェ
ア接続を形成する。開始Ｉ１０マイクロコード・ルーチ
ンは、各装置の状況を追跡するテーブルＤＳＴをもち、
例えばもし既にＳＩＯを発生し、それがビジーであり、
割り込みを受け取っているなら、それは現在回層である
。この情報は、条件コードＣＣ中に含まれる。
めＳ／３７０マイクロコード・ルーチンにディスパッチ
され、Ｓ／８８アプリケージ冨ン・プログラムＥＸＥＣ
３７０は（その関連５７８８ＥＴＩＯマイクロコードと
ともに）最終のＩ１０実行を行う。アダプタ１５４とＢ
ＣＵ１５６は、Ｓ／３７０とＳ／８８の間のハードウェ
ア接続を形成する。開始Ｉ１０マイクロコード・ルーチ
ンは、各装置の状況を追跡するテーブルＤＳＴをもち、
例えばもし既にＳＩＯを発生し、それがビジーであり、
割り込みを受け取っているなら、それは現在回層である
。この情報は、条件コードＣＣ中に含まれる。
その章は、さまざまなＳ／３７０ Ｉ１０１００ため
の命令フローを記述する。この章で使用される特定の処
理及び用語は、この章の最後に意識されている。動作は
次のとおりである。
の命令フローを記述する。この章で使用される特定の処
理及び用語は、この章の最後に意識されている。動作は
次のとおりである。
（１）チャネル・クリア（第４４Ａ図）−この命令は、
アドレスされたチャネルにおけるＩ１０システム・リセ
ットを引き起こし、システム°リセットがアドレスされ
たチャネル上の全ての装置に通知される。Ｓ／３７０マ
イクロコードは、そのチャネル上にどの装置が実際にあ
るかは知らず、従って、そのチャネル上の全てのエント
リについてＣＣ−３をセットする。その後、ＥＸＥＣ３
７０は、そのチャネル上の構成を再定義するために５Ｍ
５Ｇを送ることになる。
アドレスされたチャネルにおけるＩ１０システム・リセ
ットを引き起こし、システム°リセットがアドレスされ
たチャネル上の全ての装置に通知される。Ｓ／３７０マ
イクロコードは、そのチャネル上にどの装置が実際にあ
るかは知らず、従って、そのチャネル上の全てのエント
リについてＣＣ−３をセットする。その後、ＥＸＥＣ３
７０は、そのチャネル上の構成を再定義するために５Ｍ
５Ｇを送ることになる。
クリアされるべきチャネルは、命令アドレスのビット１
６乃至２３によってアドレスされる。Ｓ／３７０マイク
ロコードがディスバッチから制御を受け取る時、それは
チャネル・アドレスをチエツクすることによって始まる
。するとそのチャネル・アドレスは、有効か無効かのど
ちらかである。もしそのチャネル・アドレスが無効であ
るなら、条件レジスタ（ｃＲ）が３にセットされ、Ｓ／
３７０が次の順次命令に戻る。チャネル・アドレス有効
の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に
クリア・チャネル・メツセージを送る。それは次に、こ
のチャネルを探して全ての装置状況テーブル（ＤＳＴ）
エントリを走査する。全ての条件コード・フィールドは
、可屈でないことを意味する３にセットされ、見出され
た保留割り込みテーブル（Ｐ Ｉ Ｔ）エントリは、自
由ＰＩＴリストに解放される。Ｓ／３７０マイクロコー
ドは次に、条件レジスタを０にセットし、次の順次命令
に至る。ところで、ＥＸＥＣ３７０は、クリア・チャネ
ル・メツセージを受け取る時、アドレスされたチャネル
上の全ての装置に対してＩ１０システム・リセットを実
行する。ＥＸＥＣ３７０は次に、どの装置が線につなが
ってぃるかを確認して、そのチャネル上の構成を再定義
するためにＳ／３７０マイクロコードに状況メツセージ
を送る。Ｓ／３７０マイクロコードが状況メツセージを
受け取る時、Ｓ／３７０マイクロコードは、状況メツセ
ージ中でアドレスされた各装置の装置状況テーブルにお
ける条件コードを変更する。
６乃至２３によってアドレスされる。Ｓ／３７０マイク
ロコードがディスバッチから制御を受け取る時、それは
チャネル・アドレスをチエツクすることによって始まる
。するとそのチャネル・アドレスは、有効か無効かのど
ちらかである。もしそのチャネル・アドレスが無効であ
るなら、条件レジスタ（ｃＲ）が３にセットされ、Ｓ／
３７０が次の順次命令に戻る。チャネル・アドレス有効
の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に
クリア・チャネル・メツセージを送る。それは次に、こ
のチャネルを探して全ての装置状況テーブル（ＤＳＴ）
エントリを走査する。全ての条件コード・フィールドは
、可屈でないことを意味する３にセットされ、見出され
た保留割り込みテーブル（Ｐ Ｉ Ｔ）エントリは、自
由ＰＩＴリストに解放される。Ｓ／３７０マイクロコー
ドは次に、条件レジスタを０にセットし、次の順次命令
に至る。ところで、ＥＸＥＣ３７０は、クリア・チャネ
ル・メツセージを受け取る時、アドレスされたチャネル
上の全ての装置に対してＩ１０システム・リセットを実
行する。ＥＸＥＣ３７０は次に、どの装置が線につなが
ってぃるかを確認して、そのチャネル上の構成を再定義
するためにＳ／３７０マイクロコードに状況メツセージ
を送る。Ｓ／３７０マイクロコードが状況メツセージを
受け取る時、Ｓ／３７０マイクロコードは、状況メツセ
ージ中でアドレスされた各装置の装置状況テーブルにお
ける条件コードを変更する。
（２）Ｉ１０クリア（第４４Ｂ図）−この命令は、アド
レスされたＣＵＡのためのＩＭＳＧ （割り込みメツセ
ージ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８
６におけるＳ／３７０命令処理を中断する。
レスされたＣＵＡのためのＩＭＳＧ （割り込みメツセ
ージ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８
６におけるＳ／３７０命令処理を中断する。
Ｓ／３７０マイクロコードがディスバッチがら制御を受
け取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから制御ユニット・アドレスＣ１ＪＡを取得する
。その制御ユニット・アドレスを使用して、Ｓ／３７０
マイクロコードはこの装置の正しい装置状況テーブルを
見出す。Ｓ／３７０マイクロコードは、条件コードＣＣ
の値をチエツクする。このとき、３つの選択肢がある。
け取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから制御ユニット・アドレスＣ１ＪＡを取得する
。その制御ユニット・アドレスを使用して、Ｓ／３７０
マイクロコードはこの装置の正しい装置状況テーブルを
見出す。Ｓ／３７０マイクロコードは、条件コードＣＣ
の値をチエツクする。このとき、３つの選択肢がある。
すなわち、＜Ａ）ＣＣがゼロまたは３に等しい、（Ｂ）
ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の条
件ＮＣが２に等しい、（ｃ）ＣＣが２に等しいがまたは
ＣＣが１に等しい。
ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の条
件ＮＣが２に等しい、（ｃ）ＣＣが２に等しいがまたは
ＣＣが１に等しい。
第１の選択肢の場合、ＣＣはゼロまたは３に等しく、Ｓ
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットし、次の順次命令に至る。
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットし、次の順次命令に至る。
もしＣＣが１に等しいなら、保留割り込みテーブル（Ｐ
Ｉ Ｔ）に保留割り込みが存在する。この場合、Ｓ／
３７０マイクロコードは、保留割り込みテーブル・エン
トリに行き、ＮＣの値をチエツクする。
Ｉ Ｔ）に保留割り込みが存在する。この場合、Ｓ／
３７０マイクロコードは、保留割り込みテーブル・エン
トリに行き、ＮＣの値をチエツクする。
ＣＣが２または１に等しくＮＣが２に等しい場合、Ｓ
／ ３７０４：ｉ Ｅ Ｘ Ｅ Ｃ３７０！、： り！
Ｊ ７ Ｉ ／ Ｏメツセージを送る。Ｓ／３７０は肯
定応答を待ち、その装置に関連する保留割り込みエント
りをクリアする。ところで、ＥＸＥＣ３７０がクリアＩ
１０メツセージを受け取る時、ＥＸＥＣ３７０はアドレ
スされた装置のその選択的なリセットを実行し、その装
置のための制御状況ワードを構築し、割り込みメツセー
ジをＳ／３７０マイクロコードに戻す。Ｓ／３７０マイ
クロコードが割り込みメツセージを受け取る時、Ｓ／３
７０マイクロコードは、ＰＩＴエントリを生成し、その
メツセージからのＮＣ及びＣ８Ｗに記入する。
／ ３７０４：ｉ Ｅ Ｘ Ｅ Ｃ３７０！、： り！
Ｊ ７ Ｉ ／ Ｏメツセージを送る。Ｓ／３７０は肯
定応答を待ち、その装置に関連する保留割り込みエント
りをクリアする。ところで、ＥＸＥＣ３７０がクリアＩ
１０メツセージを受け取る時、ＥＸＥＣ３７０はアドレ
スされた装置のその選択的なリセットを実行し、その装
置のための制御状況ワードを構築し、割り込みメツセー
ジをＳ／３７０マイクロコードに戻す。Ｓ／３７０マイ
クロコードが割り込みメツセージを受け取る時、Ｓ／３
７０マイクロコードは、ＰＩＴエントリを生成し、その
メツセージからのＮＣ及びＣ８Ｗに記入する。
この時点で、ＣＣが２または１に等しいというｌｓ３の
選択肢を見てみる。この点には、２つの経路のうちの１
つによって到達される。その第１の経路は、装置がビジ
ーであるが、または装置が保留割り込みを送ったがビジ
ーにとどまっている、というものである。第２の経路は
、装置が保留割り込みをもつが、最早ビジーでない、と
いう場合である。どちらの経路の場合にも、ＣＣは２ま
たは１に等しくなる。Ｓ／３７０マイクロコードはその
割り込みをポツプし、Ｃ８ＷをＳ／３７０記憶に配置し
、条件レジスタを１にセットして次の順次命令に戻る。
選択肢を見てみる。この点には、２つの経路のうちの１
つによって到達される。その第１の経路は、装置がビジ
ーであるが、または装置が保留割り込みを送ったがビジ
ーにとどまっている、というものである。第２の経路は
、装置が保留割り込みをもつが、最早ビジーでない、と
いう場合である。どちらの経路の場合にも、ＣＣは２ま
たは１に等しくなる。Ｓ／３７０マイクロコードはその
割り込みをポツプし、Ｃ８ＷをＳ／３７０記憶に配置し
、条件レジスタを１にセットして次の順次命令に戻る。
＜３）ＩＩ装停止（第４４ＣＩ！ＩＩ） −Ｓ／３７０
マイクロコードが装置停止命令のためにディスパッチか
ら制御を受け取る時、Ｓ／３７０マイクロコードは、ア
ドレスされた装置状況テーブル・エントリのための条件
コードをチエツクする。このヒｔ！、３つの選択肢があ
り、それは、条件コードが０または２に等しいことと、
条件コードが１に等しいこと、と、条件コードが３に等
しいことである。第１の選択肢の場合、条件コードが０
または２に等しく、Ｓ／３７０マイクロコードがＥＸＥ
Ｃ３７０に装置停止メツセージを送る。Ｓ／３７０マイ
クロコードは次に、Ｓ／３７０記憶ｗ中の１６個の状況
ビットをゼロにし、条件レジスタを１にセットし、次の
順次命令に戻る。ところで、ＥＸＥＣ３７０が装置停止
メツセージを受け取る時、ＥＸＥＣ３７０はアドレスさ
れた装置上で適当なＩＩ能を実行し、正常割り込みメツ
セージを戻す。ＣＣ−１のとき、Ｓ／３７０マイクロコ
ードはＰＩＴテーブルからの割り込みをポツプし、Ｃ３
ＷＪＩ：Ｓ／３７０記憶中の適切な位置に配置し、条件
レジスタをｌにセットして次の順次位置に行く。第３の
選択肢の場合、ＣＣは３に等しく、Ｓ７３７０マイクロ
コードは単に条件レジスタを３に等しくなるようにセッ
トして次の順次命令に至る。
マイクロコードが装置停止命令のためにディスパッチか
ら制御を受け取る時、Ｓ／３７０マイクロコードは、ア
ドレスされた装置状況テーブル・エントリのための条件
コードをチエツクする。このヒｔ！、３つの選択肢があ
り、それは、条件コードが０または２に等しいことと、
条件コードが１に等しいこと、と、条件コードが３に等
しいことである。第１の選択肢の場合、条件コードが０
または２に等しく、Ｓ／３７０マイクロコードがＥＸＥ
Ｃ３７０に装置停止メツセージを送る。Ｓ／３７０マイ
クロコードは次に、Ｓ／３７０記憶ｗ中の１６個の状況
ビットをゼロにし、条件レジスタを１にセットし、次の
順次命令に戻る。ところで、ＥＸＥＣ３７０が装置停止
メツセージを受け取る時、ＥＸＥＣ３７０はアドレスさ
れた装置上で適当なＩＩ能を実行し、正常割り込みメツ
セージを戻す。ＣＣ−１のとき、Ｓ／３７０マイクロコ
ードはＰＩＴテーブルからの割り込みをポツプし、Ｃ３
ＷＪＩ：Ｓ／３７０記憶中の適切な位置に配置し、条件
レジスタをｌにセットして次の順次位置に行く。第３の
選択肢の場合、ＣＣは３に等しく、Ｓ７３７０マイクロ
コードは単に条件レジスタを３に等しくなるようにセッ
トして次の順次命令に至る。
（４）Ｉ１０停止（第４４Ｃ図）−説明のこのレベルで
は、Ｉ１０停止の機能は、装置停止の機能と同一である
。
は、Ｉ１０停止の機能は、装置停止の機能と同一である
。
（６）Ｉ１０再ｒＭ（第４４Ｄ図）−Ｓ／３７０システ
ム上では、ＲＩＯ命令は単に、命令を受け入れる前に、
そのチャネルが動作するかどうかを調べるためにチエツ
クするだけである。Ｓ／３７０マイクロコードは、別の
Ｉ１０命令の場合と同様に、特定のＣＵＡかどうかにつ
いてｃＣをチエツクしなくてはならない、ＣＡＷは参照
されず、ＣＣＷはこの命令の場合フェッチされない。
ム上では、ＲＩＯ命令は単に、命令を受け入れる前に、
そのチャネルが動作するかどうかを調べるためにチエツ
クするだけである。Ｓ／３７０マイクロコードは、別の
Ｉ１０命令の場合と同様に、特定のＣＵＡかどうかにつ
いてｃＣをチエツクしなくてはならない、ＣＡＷは参照
されず、ＣＣＷはこの命令の場合フェッチされない。
Ｓ／３７０マイクロコードがＩ１０＋！を令再開のため
にディスバッチから制御を受け取る時、５７３７０マイ
クロコードはアドレスされた装置状況エントリにつき条
件コードをチエツクする。ＣＣが０，１または２に等し
い場合、Ｓ／３７０マイクロコードは、条件コードを２
にセットし、条件［ノジスタを０にセットし、次の順次
命令に至る。
にディスバッチから制御を受け取る時、５７３７０マイ
クロコードはアドレスされた装置状況エントリにつき条
件コードをチエツクする。ＣＣが０，１または２に等し
い場合、Ｓ／３７０マイクロコードは、条件コードを２
にセットし、条件［ノジスタを０にセットし、次の順次
命令に至る。
ところで、ＥＸＥＣ３７０がＩ１０再開メツセージを受
け取る時、ＥＸＥＣ３７０は制御ユニット°アドレスを
調べ、前に中断されていたＩｌｏ・動作を継続する。第
２の選択肢の場合、ＣＣは３に等しく、Ｓ／３７０マイ
クロコードは単に条件レジスタを３にセットして次の順
次命令に行く。
け取る時、ＥＸＥＣ３７０は制御ユニット°アドレスを
調べ、前に中断されていたＩｌｏ・動作を継続する。第
２の選択肢の場合、ＣＣは３に等しく、Ｓ／３７０マイ
クロコードは単に条件レジスタを３にセットして次の順
次命令に行く。
＜６）Ｉ１０開始（第４４ＥＩ］）−Ｓ／３７０マイク
ロコードが工１０開始動作のためにディスバッチから制
御を受け取る時、Ｓ／３７０マイクロコードは、装置状
況テーブル・エントリを見付けるためにｉｌ）御ユニッ
ト・アト１ノスを使用する。
ロコードが工１０開始動作のためにディスバッチから制
御を受け取る時、Ｓ／３７０マイクロコードは、装置状
況テーブル・エントリを見付けるためにｉｌ）御ユニッ
ト・アト１ノスを使用する。
Ｓ／３７０マイクロコー１シは次に、条件コ・−ドをチ
エツクし、このとき４つの選択肢がある。すなわち、Ｃ
Ｃが０に等しい、ｃｃが１に等しい、ＣＣが２に等しい
、及びＣＣが３に等しい、である。ＣＣが０に等しい場
合、装置はレディであり、５７３７０マイクロコードは
ＥＸＥＣ３７０にＩ１０開始メツセージを送り、ＣＣを
、ビジーを意味する２に等しくセットし、条件レジスタ
を、受領されたことを意味する０にセットし、次の順次
命令に戻る。ところで、ＥＸＥＣ３７０が１７０開始メ
ツセージを受け取る時、ＥＸＥＣ３７０は特定装置を見
付けるために制御ユニットアドレスを使用し、その装置
上で正常Ｉ１０動作を開始する。第２の選択肢の場合、
ＣＣは１に等しく、Ｓ／３７０マイクロコードが割り込
みをポツプして、そのＣ′ＳＷをＳ／３７０記憶中に配
置し、Ｃ６Ｗビジー・ピットを「オン」にセットし、条
件Ｉノジスタを１にセットし、次の順次命令に至る。第
３の選択肢の場合、ＣＣは２に等しく、Ｓ／３７０マイ
クロコードはＣ８Ｗ及びＳ／３７０記憶位置４０Ｘを全
てゼロにセットし、Ｃ８Ｗビジー・ビットをターン・オ
ンし、条件レジスタを１に等しくセットし、次の条件命
令に行く。第４の選択肢の場合、ＣＣは３に等しく、５
７３７０マイクロコードは単に、条件レジスタを３（こ
れは装置が動作しないことを意味する）にセットし、次
の順次命令に行く。
エツクし、このとき４つの選択肢がある。すなわち、Ｃ
Ｃが０に等しい、ｃｃが１に等しい、ＣＣが２に等しい
、及びＣＣが３に等しい、である。ＣＣが０に等しい場
合、装置はレディであり、５７３７０マイクロコードは
ＥＸＥＣ３７０にＩ１０開始メツセージを送り、ＣＣを
、ビジーを意味する２に等しくセットし、条件レジスタ
を、受領されたことを意味する０にセットし、次の順次
命令に戻る。ところで、ＥＸＥＣ３７０が１７０開始メ
ツセージを受け取る時、ＥＸＥＣ３７０は特定装置を見
付けるために制御ユニットアドレスを使用し、その装置
上で正常Ｉ１０動作を開始する。第２の選択肢の場合、
ＣＣは１に等しく、Ｓ／３７０マイクロコードが割り込
みをポツプして、そのＣ′ＳＷをＳ／３７０記憶中に配
置し、Ｃ６Ｗビジー・ピットを「オン」にセットし、条
件Ｉノジスタを１にセットし、次の順次命令に至る。第
３の選択肢の場合、ＣＣは２に等しく、Ｓ／３７０マイ
クロコードはＣ８Ｗ及びＳ／３７０記憶位置４０Ｘを全
てゼロにセットし、Ｃ８Ｗビジー・ビットをターン・オ
ンし、条件レジスタを１に等しくセットし、次の条件命
令に行く。第４の選択肢の場合、ＣＣは３に等しく、５
７３７０マイクロコードは単に、条件レジスタを３（こ
れは装置が動作しないことを意味する）にセットし、次
の順次命令に行く。
（７）Ｉ１０高速解放開始（第４４Ｆ図＞−Ｓ／３７０
マイクロコードがディスバッチがら工／○高速解放開始
命令を受け取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうか条件コード
わチエツクする。このとき、ＣＣが０．１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣがＯｌ
ｌまたは２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０高速解放開始メツセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタをＯセットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ
１０ｉｌ！［ｉ速解放開始メツセージを受け取る時、も
し可能ならＩ１０命令を開始し、さもなければ、Ｓ／３
７０マイクロコードによって受領された時正常割り込み
として働く遅延された条件コードを含むＣＳＷをもつ割
り込みメツセージを返す。第２の選択肢の場合、条件コ
ードは３に等しく、Ｓ／３７０マイクロコードは単に条
件レジスタを３にセットして次の順次命令に行く。
マイクロコードがディスバッチがら工／○高速解放開始
命令を受け取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうか条件コード
わチエツクする。このとき、ＣＣが０．１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣがＯｌ
ｌまたは２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０高速解放開始メツセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタをＯセットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ
１０ｉｌ！［ｉ速解放開始メツセージを受け取る時、も
し可能ならＩ１０命令を開始し、さもなければ、Ｓ／３
７０マイクロコードによって受領された時正常割り込み
として働く遅延された条件コードを含むＣＳＷをもつ割
り込みメツセージを返す。第２の選択肢の場合、条件コ
ードは３に等しく、Ｓ／３７０マイクロコードは単に条
件レジスタを３にセットして次の順次命令に行く。
（８）Ｉ１０テスト（第４４Ｇ図’）−Ｓ／３７０マイ
クロコードがＩ１０テストのための制御をディスバッチ
から受け取る時、Ｓ／３７０マイクロコードは条件コー
ドねチエツクする。このとき、ＣＣが０または３に等し
い、ＣＣがｌに等しい、及びＣＣが２に等しい、という
３つの選択肢がある。ＣＣが０または３に等しい場合、
マイクロコードは条件レジスタをＣＣ値に等しくセット
し、次の順次命令に行く。第２の選択肢の場合、ＣＣは
１に等しく、マイクロコードは割り込みをポツプしてＣ
８ＷをＳ／３７０記憶中に配置し、条件レジスタを、Ｃ
８Ｗ記憶済みを意味する１にセットして次の順次命令に
至る。第３の選択肢の場合、ＣＣは２に等しく、マイク
ロコードはＳ／３７０記憶中のＣＳＷｗ域（４０Ｘ）を
ゼロにし、条件レジスタを１に等しくセットし、次の順
次命令に行く。
クロコードがＩ１０テストのための制御をディスバッチ
から受け取る時、Ｓ／３７０マイクロコードは条件コー
ドねチエツクする。このとき、ＣＣが０または３に等し
い、ＣＣがｌに等しい、及びＣＣが２に等しい、という
３つの選択肢がある。ＣＣが０または３に等しい場合、
マイクロコードは条件レジスタをＣＣ値に等しくセット
し、次の順次命令に行く。第２の選択肢の場合、ＣＣは
１に等しく、マイクロコードは割り込みをポツプしてＣ
８ＷをＳ／３７０記憶中に配置し、条件レジスタを、Ｃ
８Ｗ記憶済みを意味する１にセットして次の順次命令に
至る。第３の選択肢の場合、ＣＣは２に等しく、マイク
ロコードはＳ／３７０記憶中のＣＳＷｗ域（４０Ｘ）を
ゼロにし、条件レジスタを１に等しくセットし、次の順
次命令に行く。
（９）チャネルＩＤ記憶（第４４）１図）−５７３７０
マイクロコードがディスバッチからチャネルＩＤ記憶の
ための制御を受け取る時、Ｓ／３７Ｏマイクロコードは
チャネル・アドレスをチエツクする。このとき、チャネ
ル・アドレス有効及びチャネル・アドレス無効という２
つの選択肢がある。チャネル・アドレス有効の場合、マ
イクロコードはＳ／３７０記憶位置を、１６進Ａ８から
１６進２０００００００にセットする。マイクロコード
は次に、条件レジスタをＯにセットし、次の順次命令に
行く。
マイクロコードがディスバッチからチャネルＩＤ記憶の
ための制御を受け取る時、Ｓ／３７Ｏマイクロコードは
チャネル・アドレスをチエツクする。このとき、チャネ
ル・アドレス有効及びチャネル・アドレス無効という２
つの選択肢がある。チャネル・アドレス有効の場合、マ
イクロコードはＳ／３７０記憶位置を、１６進Ａ８から
１６進２０００００００にセットする。マイクロコード
は次に、条件レジスタをＯにセットし、次の順次命令に
行く。
（１０）チャネル・テスト（第４４１図＞−５７３７０
マイクロコードがチャネル。テストのための制御をディ
スバッチから受け取る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチエツクする。この場合、２つの
主要な選択肢と、３つのあまり主要でない選択肢がある
ことに留意されたい。第１の主要選択肢、すなわちチャ
ネル・アドレス無効の場合、マイクロコードは条件レジ
スタを３にセットし、次のｊ順次命令に行く。
マイクロコードがチャネル。テストのための制御をディ
スバッチから受け取る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチエツクする。この場合、２つの
主要な選択肢と、３つのあまり主要でない選択肢がある
ことに留意されたい。第１の主要選択肢、すなわちチャ
ネル・アドレス無効の場合、マイクロコードは条件レジ
スタを３にセットし、次のｊ順次命令に行く。
ｆｔ５２の主要選択肢、すなわちチャネル・アドレス有
効の場合、マイクロコードはさらにこのチャネルがある
がどうが全てのＤＳＴエントリをチエツクする。第１の
主要でない選択肢の場合は、マイクロコードが、この装
置が保留割り込みをもつこヒを意味するＣＣ−１を有す
る特定装置のためのＤＳＴエントリを発見した時に生じ
る。この場合、マイクロコードは条件レジスタを１に等
しくセットし、次の順次命令に行く。もしマイクロコー
ドがこのチャネルのためのＤＳＴエントリのリストの底
に到達するなら、マイクロコードはＣＣ＝１のエントリ
を見出さなかったということであり、次にＣＣ＝２の少
なくとも１つのエントリがを在するかどうかを調べるた
めのチエツクを行う。もしそうなら、これが第２の主要
でない選択肢であり、この場合、マイクロコードは条件
レジスタを２に等しくセットして次の順次命令に行く。
効の場合、マイクロコードはさらにこのチャネルがある
がどうが全てのＤＳＴエントリをチエツクする。第１の
主要でない選択肢の場合は、マイクロコードが、この装
置が保留割り込みをもつこヒを意味するＣＣ−１を有す
る特定装置のためのＤＳＴエントリを発見した時に生じ
る。この場合、マイクロコードは条件レジスタを１に等
しくセットし、次の順次命令に行く。もしマイクロコー
ドがこのチャネルのためのＤＳＴエントリのリストの底
に到達するなら、マイクロコードはＣＣ＝１のエントリ
を見出さなかったということであり、次にＣＣ＝２の少
なくとも１つのエントリがを在するかどうかを調べるた
めのチエツクを行う。もしそうなら、これが第２の主要
でない選択肢であり、この場合、マイクロコードは条件
レジスタを２に等しくセットして次の順次命令に行く。
さもなければ、第３の主要でない選択肢が生じて、条件
レジスタを０に等しくセットして次の順次命令に行く。
レジスタを０に等しくセットして次の順次命令に行く。
（１１）１次及び２次割り込み（第４４Ｊ及び４４ＫＩ
！！ｌ）−１次及び２次割り込みという用語は、Ｓ／３
７０の用語である。１次割り込みは、Ｉ１０１００ら生
じるＣ６Ｗ中に少なくとも１つのチャネル終了（ｃＥ）
状況ビットを含む。２次割り込みは、そのＩ１０１００
ための装置終了（ＤＥ）を含む第２の割り込みであるか
または、サービスを戻水する装置によって開始される非
同期割り込みである。
！！ｌ）−１次及び２次割り込みという用語は、Ｓ／３
７０の用語である。１次割り込みは、Ｉ１０１００ら生
じるＣ６Ｗ中に少なくとも１つのチャネル終了（ｃＥ）
状況ビットを含む。２次割り込みは、そのＩ１０１００
ための装置終了（ＤＥ）を含む第２の割り込みであるか
または、サービスを戻水する装置によって開始される非
同期割り込みである。
この説明のこのレベルでは、１次及び２次割り込みの間
には！！興がないので、１次割り込みについてのみ説明
する。第４４Ｊ図及び第４４に図の間の、Ｉ１０マスク
された割り込みと、Ｉ１０イネーブルされた割り込みの
間の差異は、Ｉｌｏがマスクされているかどうか、とい
うことである。
には！！興がないので、１次割り込みについてのみ説明
する。第４４Ｊ図及び第４４に図の間の、Ｉ１０マスク
された割り込みと、Ｉ１０イネーブルされた割り込みの
間の差異は、Ｉｌｏがマスクされているかどうか、とい
うことである。
すなわち、Ｓ／３７０プロセツサが、チャネルからやっ
てくる割り込みを受け入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセツサによって受け
入れられないなら、チャネルはその割り込みをスタック
し、それは、Ｓ／３７０プロセツサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミュレートしている間に割り込み条件
が生じた時、ＥＸＥＣ３７０はＣＳＷを構築してそれを
メツセージ中に格納し、そのメツセージはＳ／３７０マ
イクロコードに送られる。マイクロコードがその割り込
みメツセージを受け取る時、マイクロコードは、Ｉｌｏ
がマスクされているか、あるいはイネーブルさているか
どうかを見出すためにＳ／３７０マスクをチエツクする
。そして、もしそのＩｌｏがマスクされている（第４４
Ｊ図）なら、マイクロコードはその割り込みをスタック
する。割り込み処理をスタックすることの説明は、以下
で与える。Ｓ／３７０マイクロコードがマスクをチエツ
クしＩｌｏがイネーブルされているなら（第４４に図）
、割り込みをかける装置のＤＳＴＳツエントリ中件コー
ド・フィールドが、割り込みメツセージ中の次の条件（
ＮＣ）に等しくセットされ、そのメツセージからのＣＳ
ＷがＳ／３７０記憶に入れられ、マイクロコードが１１
０割り込みの実行を引き起こす。
てくる割り込みを受け入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセツサによって受け
入れられないなら、チャネルはその割り込みをスタック
し、それは、Ｓ／３７０プロセツサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミュレートしている間に割り込み条件
が生じた時、ＥＸＥＣ３７０はＣＳＷを構築してそれを
メツセージ中に格納し、そのメツセージはＳ／３７０マ
イクロコードに送られる。マイクロコードがその割り込
みメツセージを受け取る時、マイクロコードは、Ｉｌｏ
がマスクされているか、あるいはイネーブルさているか
どうかを見出すためにＳ／３７０マスクをチエツクする
。そして、もしそのＩｌｏがマスクされている（第４４
Ｊ図）なら、マイクロコードはその割り込みをスタック
する。割り込み処理をスタックすることの説明は、以下
で与える。Ｓ／３７０マイクロコードがマスクをチエツ
クしＩｌｏがイネーブルされているなら（第４４に図）
、割り込みをかける装置のＤＳＴＳツエントリ中件コー
ド・フィールドが、割り込みメツセージ中の次の条件（
ＮＣ）に等しくセットされ、そのメツセージからのＣＳ
ＷがＳ／３７０記憶に入れられ、マイクロコードが１１
０割り込みの実行を引き起こす。
（１２）Ｓ／３７０ １１０マスク事＃１（第４４Ｌ図
）−もしＥＸＥＣ３７０がＳ／３７０マイクロコードに
割り込みメツセージを送る時Ｉｌｏがマスクされている
なら、割り込みは保留割り込みテーブル（ＰＩＴ）エン
トリ中にスタックされる。そして、後の時点で、Ｉ１０
割り込みのイネーブルをもたらすＳ／３７０事象が生じ
ることになる。このことは、ロードＰＳＷ命令、セット
・システム・マスク命令、またはマスクがＩｌｏをイネ
ーブルする何らかの割り込みである。ＰＳＷシステム・
マスクが、以前にマスクされた工１０をイネーブルする
ように変更された時の任意の時点で、Ｓ／３７０マイク
ロコードはそれらのチャネルのために保留である割り込
みがないかどうかをチエツクする。そしてもし見付から
ないなら、マイクロコードは単に次の順次命令へと脱出
する。しかしもし１つ見付かったら、マイクロコードは
その割り込みをデープルからポツプして出し、Ｓ／３７
０記憶中にＣ６Ｗを配置して１１０割り込みを実行する
。
）−もしＥＸＥＣ３７０がＳ／３７０マイクロコードに
割り込みメツセージを送る時Ｉｌｏがマスクされている
なら、割り込みは保留割り込みテーブル（ＰＩＴ）エン
トリ中にスタックされる。そして、後の時点で、Ｉ１０
割り込みのイネーブルをもたらすＳ／３７０事象が生じ
ることになる。このことは、ロードＰＳＷ命令、セット
・システム・マスク命令、またはマスクがＩｌｏをイネ
ーブルする何らかの割り込みである。ＰＳＷシステム・
マスクが、以前にマスクされた工１０をイネーブルする
ように変更された時の任意の時点で、Ｓ／３７０マイク
ロコードはそれらのチャネルのために保留である割り込
みがないかどうかをチエツクする。そしてもし見付から
ないなら、マイクロコードは単に次の順次命令へと脱出
する。しかしもし１つ見付かったら、マイクロコードは
その割り込みをデープルからポツプして出し、Ｓ／３７
０記憶中にＣ６Ｗを配置して１１０割り込みを実行する
。
以下に示すのは、直ぐ上で参照された処理の説明を与え
るものであるゆ （１）スタックされた割り込み− スタ・ツクされた割
り込みヒいう用語は、Ｓ／３７０ １１０がマスク・オ
フされた時Ｓ／３７０マイクロコードによって受け取ら
れる割り込みメツセージと結合して使用される。割り込
みは、いわゆる保留割り込みテーブルまたはＰＩＴ中の
装置状況領域中にスタックされる。ＰＩＴエントリは、
割り込みを引き起こすＳ／３７０１！置をあられすＤＳ
Ｔエントリに対してＦＩＦＯ順に連鎖される。割り込み
をスタックすることは、自由リストからＰＩＴエントリ
を取得し、それをこのＤＳＴエントリのためにＰＩＴリ
ストの終端に連鎖し、そのＣ８ＷをＰＩＴエントリの状
況フィールド中に配置し、ＰＩＴエントリのＮＣフィー
ルドにＮＣ値を配置し、ＤＳＴのＣＣＷフィールドを「
１」にセ・ン卜することからなる。ＣＣを「１」にセッ
トすることは、この装置に保留割り込みが存在すること
を示す。
るものであるゆ （１）スタックされた割り込み− スタ・ツクされた割
り込みヒいう用語は、Ｓ／３７０ １１０がマスク・オ
フされた時Ｓ／３７０マイクロコードによって受け取ら
れる割り込みメツセージと結合して使用される。割り込
みは、いわゆる保留割り込みテーブルまたはＰＩＴ中の
装置状況領域中にスタックされる。ＰＩＴエントリは、
割り込みを引き起こすＳ／３７０１！置をあられすＤＳ
Ｔエントリに対してＦＩＦＯ順に連鎖される。割り込み
をスタックすることは、自由リストからＰＩＴエントリ
を取得し、それをこのＤＳＴエントリのためにＰＩＴリ
ストの終端に連鎖し、そのＣ８ＷをＰＩＴエントリの状
況フィールド中に配置し、ＰＩＴエントリのＮＣフィー
ルドにＮＣ値を配置し、ＤＳＴのＣＣＷフィールドを「
１」にセ・ン卜することからなる。ＣＣを「１」にセッ
トすることは、この装置に保留割り込みが存在すること
を示す。
（２）割り込みポツプ−割り込みをポツプするコヒハ、
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリ＠連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０
ＣＳＷを含むＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリ＠連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０
ＣＳＷを含むＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。
（３）ＥＸＥＣ３７０へのメツセージ送Ｍ（第４３図）
−これは、この説明では、例）して参照されるものであ
る。この時点でオプションＣＣが０に等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｉ １０１ｊｌ始メツセージである。このメツセー
ジまたは５７３７０マイクロコードが送る他のメツセー
ジに対して、手続きは同一である。Ｓ／３７０マイクロ
コードは、記憶１６２中のメイルボックス・エントリ中
のデータ・フィールドにそのメツセージの内容を記入す
る。Ｓ／３７０マイクロコードは次に、ＰυからＢＣＵ
への要求を発行し、それはＢＣＵ論理２５３によって受
領される。Ｓ／３７０マイクロコードは次に、肯定応答
の戻りを待つ。
−これは、この説明では、例）して参照されるものであ
る。この時点でオプションＣＣが０に等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｉ １０１ｊｌ始メツセージである。このメツセー
ジまたは５７３７０マイクロコードが送る他のメツセー
ジに対して、手続きは同一である。Ｓ／３７０マイクロ
コードは、記憶１６２中のメイルボックス・エントリ中
のデータ・フィールドにそのメツセージの内容を記入す
る。Ｓ／３７０マイクロコードは次に、ＰυからＢＣＵ
への要求を発行し、それはＢＣＵ論理２５３によって受
領される。Ｓ／３７０マイクロコードは次に、肯定応答
の戻りを待つ。
ところで、ＢＣＵ論理は、ＰＵからＢＣＵへの表示を受
け取る時、メイルボックスからＢＣ１Ｊ記憶２１０ヘデ
ータを転送するために、記憶アクセス及びＤＭＡ動作を
開始する。ＤＭＡが完了した時、ＢＣＵＬｔＳ／３７０
マイクロコードに肯定応答信号を返し、Ｓ／３７０マイ
クロコードは次にその次の順次命令を進める。それと同
時に、ＤＭＡＣ論理がシステム８８に割り込みをかける
。ソフトウェア・ルーチンが制御を受け取り、動作の有
効性をチエツクし、ＥＸＥＣ３７０に通知を送り、ＥＸ
ＥＣ３７０は次にワーク・キューがらメツセージを取り
出す。
け取る時、メイルボックスからＢＣ１Ｊ記憶２１０ヘデ
ータを転送するために、記憶アクセス及びＤＭＡ動作を
開始する。ＤＭＡが完了した時、ＢＣＵＬｔＳ／３７０
マイクロコードに肯定応答信号を返し、Ｓ／３７０マイ
クロコードは次にその次の順次命令を進める。それと同
時に、ＤＭＡＣ論理がシステム８８に割り込みをかける
。ソフトウェア・ルーチンが制御を受け取り、動作の有
効性をチエツクし、ＥＸＥＣ３７０に通知を送り、ＥＸ
ＥＣ３７０は次にワーク・キューがらメツセージを取り
出す。
（４）Ｓ／３７０マイクロコードに対するメツセージの
送信−ＥＸＥＣ３７０がＳ／３７０マイクロコードに送
るメツセージには、いくつかの異なるタイプがある。Ｓ
／３７０ Ｉ１０マスク事象（第４４Ｌ図）は、その
ような割り込みメツセージの例である。ＥＸＥＣ３７０
は、ＢＣＵ論理とインターフェースするＥＴＩＯマイク
ロコードを呼び出す。ＥＴＩＯはＢＣＵ記憶２１０がら
Ｓ／３７０記憶へメツセージを転送するＤＭＡ動作８開
始する。ＤＭＡが完了した時、ＢＣＵからＰＵへのメツ
セージがＳ／３７０マイクロコードへ送られ、割り込み
がシステム８８に送られ、このことはＥＴＩＯインター
フェース・ルーチンの、ＥＸＥＣ３７０への通知の送信
を引き起こす。
送信−ＥＸＥＣ３７０がＳ／３７０マイクロコードに送
るメツセージには、いくつかの異なるタイプがある。Ｓ
／３７０ Ｉ１０マスク事象（第４４Ｌ図）は、その
ような割り込みメツセージの例である。ＥＸＥＣ３７０
は、ＢＣＵ論理とインターフェースするＥＴＩＯマイク
ロコードを呼び出す。ＥＴＩＯはＢＣＵ記憶２１０がら
Ｓ／３７０記憶へメツセージを転送するＤＭＡ動作８開
始する。ＤＭＡが完了した時、ＢＣＵからＰＵへのメツ
セージがＳ／３７０マイクロコードへ送られ、割り込み
がシステム８８に送られ、このことはＥＴＩＯインター
フェース・ルーチンの、ＥＸＥＣ３７０への通知の送信
を引き起こす。
Ｅ１９．バス制御ユニット（ＢＣＩＪ）の動作（１）序
論 前述のシステム要素及びその機能の一部を簡単に要約し
てみよう。すなわち、ＢＣ１Ｊ１６６はＳ／３７０チツ
プ・セットＩＳＯと、５７８８ＰＥ６２とモジュール１
０中の関連システム及びＩ１０素子からなるＩ１０サブ
システムの間のインターフェースｍ能を実行する。Ｓ／
３７０チツプ・セット１５０とＩ１０サブシステムは、
バス・アダプタ１５４を介して通信する。Ｓ／８８主記
憶１６内のＳ／３７０記憶領域１６２は、場合によって
は基本的記憶モジュール（ＢＳＭ）１６２と呼ばれるこ
とがある。ＢＣＵ１５６とバス・アダプタ１６４とを結
合する２組のアダプタ・バス・インターフェース線２４
９．２５０（チャネルＯ）及び２５ヱ、２５２ （チャ
ネル１）がある。
論 前述のシステム要素及びその機能の一部を簡単に要約し
てみよう。すなわち、ＢＣ１Ｊ１６６はＳ／３７０チツ
プ・セットＩＳＯと、５７８８ＰＥ６２とモジュール１
０中の関連システム及びＩ１０素子からなるＩ１０サブ
システムの間のインターフェースｍ能を実行する。Ｓ／
３７０チツプ・セット１５０とＩ１０サブシステムは、
バス・アダプタ１５４を介して通信する。Ｓ／８８主記
憶１６内のＳ／３７０記憶領域１６２は、場合によって
は基本的記憶モジュール（ＢＳＭ）１６２と呼ばれるこ
とがある。ＢＣＵ１５６とバス・アダプタ１６４とを結
合する２組のアダプタ・バス・インターフェース線２４
９．２５０（チャネルＯ）及び２５ヱ、２５２ （チャ
ネル１）がある。
ＢＣＬ１１５６は、６４ＫＢローカル記憶２１０と、直
接アクセス・コントローラ（ＤＭＡＣ）２０９と、３２
ビツト・ローカル・アドレス・バス２４７と、３２ビツ
ト・ローカル・データ・バス２２３及びインターフェー
ス論理２０５を有する。
接アクセス・コントローラ（ＤＭＡＣ）２０９と、３２
ビツト・ローカル・アドレス・バス２４７と、３２ビツ
ト・ローカル・データ・バス２２３及びインターフェー
ス論理２０５を有する。
前記に詳細に説明したように、ＤＭＡＣ２０９は、４つ
のデータ転送チャネルをもつ。
のデータ転送チャネルをもつ。
チャネルＯ−メイルボックス・コマンドがＰＥ８５から
ＢＣＵ１５６へ転送される。メツセージは、Ｓ／３７０
配憶１ｊ［域１６２かラローカル記憶２１０へ読み出さ
れる。
ＢＣＵ１５６へ転送される。メツセージは、Ｓ／３７０
配憶１ｊ［域１６２かラローカル記憶２１０へ読み出さ
れる。
チャネル１ − Ｓ／３７０ＰＥ８５のデータ書込。
データは、ローカル記憶２１０への転送のために、Ｓ／
３７０記憶領域１６２から読み取られる。
３７０記憶領域１６２から読み取られる。
チャネル２ − Ｓ／３７０ＰＥ８３のデータ読取。
データは、ローカル記憶２１０からＳ／３７０記憶領域
１６２に転送される。
１６２に転送される。
チャネル３ − ＢＣＵ１５６からＳ／３７０ＰＥ８
５への高優先順位メツセージ転送。メツセージは、ロー
カル記憶２１０からＳ／３７０記憶ｇ域１８２に転送さ
れる。
５への高優先順位メツセージ転送。メツセージは、ロー
カル記憶２１０からＳ／３７０記憶ｇ域１８２に転送さ
れる。
ＤＭＡＣ２０９は、バス・アダプタ１５４とローカル記
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
ローカル記憶２１０は、ＤＭＡＣ２０９を介する自動メ
イルボックス・ロードのためのＩｌｏ及びメツセージ・
データ・バッファＷＱＢと、リンク・リスト・データを
もつ。
イルボックス・ロードのためのＩｌｏ及びメツセージ・
データ・バッファＷＱＢと、リンク・リスト・データを
もつ。
ＢＣＵ論理２０５は、ローカル・バス調停ユニット２１
８を有し、そこにおいて、Ｓ／８ Ｆ３ ＰＥ６２とＤ
ＭＡＣ２０９が、ローカル・バス、すなわち、データ・
バス２２３及びアドレス・バス２４７に対するアクセス
を求めて競合する。ＰＥ６２「パス要求」線１９０は、
以下のアドレス（第４１Ｃ図参照〉がアドレス・デコー
ド及び調停ユニット２１６によって検出される時はいつ
でもアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
ト、８３Ｍ書込セレクト・アップ、８３Ｍ書込セレクト
・アップ、及びＢＣＵ状況読取を含む、ＢＣＵによって
指示されたコマンド；ローカル・バス割り込み肯定応答
サイクル；及びＤＭＡＣによって指示された読取または
書込レジスタ・コマンドである。
８を有し、そこにおいて、Ｓ／８ Ｆ３ ＰＥ６２とＤ
ＭＡＣ２０９が、ローカル・バス、すなわち、データ・
バス２２３及びアドレス・バス２４７に対するアクセス
を求めて競合する。ＰＥ６２「パス要求」線１９０は、
以下のアドレス（第４１Ｃ図参照〉がアドレス・デコー
ド及び調停ユニット２１６によって検出される時はいつ
でもアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
ト、８３Ｍ書込セレクト・アップ、８３Ｍ書込セレクト
・アップ、及びＢＣＵ状況読取を含む、ＢＣＵによって
指示されたコマンド；ローカル・バス割り込み肯定応答
サイクル；及びＤＭＡＣによって指示された読取または
書込レジスタ・コマンドである。
Ｄ Ｍ Ａ Ｃハス’ｌ求！２６９は、ＤＭＡＣシーケ
ンス（ローカル記憶２１０の読取または書込）、または
リンク・リスト・ロード・シーケンスくローカル記憶か
らの読取）のためにローカル・パス２２３．２４７の制
御を得たいと望む時にアクティブとなる。バス許可線２
６８は、ローカル・パスの制御が論理２１６によってＤ
ＭＡＣ２０９に与えられた時に立ち上げられる。ｉ１！
１９１は、制御がＰＥ８２に与えられているなら立ち上
げられる。
ンス（ローカル記憶２１０の読取または書込）、または
リンク・リスト・ロード・シーケンスくローカル記憶か
らの読取）のためにローカル・パス２２３．２４７の制
御を得たいと望む時にアクティブとなる。バス許可線２
６８は、ローカル・パスの制御が論理２１６によってＤ
ＭＡＣ２０９に与えられた時に立ち上げられる。ｉ１！
１９１は、制御がＰＥ８２に与えられているなら立ち上
げられる。
ＢＣＵ論理２０５は、バス・アダプタ１５４と１１０サ
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４ＫＢまでのＩ１０転送の、チャネル０及び１上の
バス・アダプタ１５４のための６４バイト・ブロック転
送への変換を行う。
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４ＫＢまでのＩ１０転送の、チャネル０及び１上の
バス・アダプタ１５４のための６４バイト・ブロック転
送への変換を行う。
ＢＣＵ論理２０５は、ブロック転送の際の６４バイト境
界交差を検出する。もしこれが生じると、そのブロック
は、２回の個別の転送に分割される。ＢＣＵ１６６がそ
の第１の転送のための６４バイト境界までのワードの数
を計算する。これは、パス・アダプタ１５４に対する開
始アドレスとともに提供される。残りのワードは、新し
いアドレスとともに、後のコマンド（ＢＳＭ読取／ＢＳ
Ｍ書込）によってバス・アダプタ１５４に提供されるこ
とになる。ＢＣＵ論理はまた、高優先順位メツセージま
たはメイルボックス読取要求が生じる時、Ｉ１０データ
転送（６４バイト境界上）の優先使用を与える。高優先
順位メツセージ及びメイルボックス読取要求は、ＢＣＵ
１５ｆ３上で同時に処理することができる。ｒＢＳＭ読
取」及びｒＢＳＭ書込」は、ＢＣＵ２５Ｓ中で同時に処
理することができる。
界交差を検出する。もしこれが生じると、そのブロック
は、２回の個別の転送に分割される。ＢＣＵ１６６がそ
の第１の転送のための６４バイト境界までのワードの数
を計算する。これは、パス・アダプタ１５４に対する開
始アドレスとともに提供される。残りのワードは、新し
いアドレスとともに、後のコマンド（ＢＳＭ読取／ＢＳ
Ｍ書込）によってバス・アダプタ１５４に提供されるこ
とになる。ＢＣＵ論理はまた、高優先順位メツセージま
たはメイルボックス読取要求が生じる時、Ｉ１０データ
転送（６４バイト境界上）の優先使用を与える。高優先
順位メツセージ及びメイルボックス読取要求は、ＢＣＵ
１５ｆ３上で同時に処理することができる。ｒＢＳＭ読
取」及びｒＢＳＭ書込」は、ＢＣＵ２５Ｓ中で同時に処
理することができる。
ＢＣ１Ｊ１５６は次のような４つのＩ１０動作を実行す
る。
る。
メイルボックス読取動作：これは、「ＰＵからＢＣＵ要
求、、＋！２５８ａを介して、Ｓ／３７０Ｉ１０命令マ
イクロコードによって開始される。
求、、＋！２５８ａを介して、Ｓ／３７０Ｉ１０命令マ
イクロコードによって開始される。
メイルボックス１８８は、Ｓ／３７０ ＢＳＭＩ６２
中にある。それは、Ｉ１０サブシステム（Ｉ１０開始な
ど）によって実行されることになるＩ１０コマンドを記
憶するために使用される。それはまた、Ｉ１０サブシス
テムがＰＥ８５から受領する状況または他の情報をも含
む。「メイルボックス・セレクト・アップ」コマンドは
、ｒｐｕからＢＣＵ選択線」２１Ｏがアダプタ・パス・
チャネルＯ上で活動化される時にＢＣ１Ｊ１６Ｂによっ
て開始される。Ｓ／３７０ Ｉ１０書込動作（アダプ
タ・バス・チャネル０）は、もし「ＰＵからＢＣｔｌへ
の要求」がＳ／３７０ＰＥ８！５によって活動化される
なら、６４バイト境界上で優先使用される。
中にある。それは、Ｉ１０サブシステム（Ｉ１０開始な
ど）によって実行されることになるＩ１０コマンドを記
憶するために使用される。それはまた、Ｉ１０サブシス
テムがＰＥ８５から受領する状況または他の情報をも含
む。「メイルボックス・セレクト・アップ」コマンドは
、ｒｐｕからＢＣＵ選択線」２１Ｏがアダプタ・パス・
チャネルＯ上で活動化される時にＢＣ１Ｊ１６Ｂによっ
て開始される。Ｓ／３７０ Ｉ１０書込動作（アダプ
タ・バス・チャネル０）は、もし「ＰＵからＢＣｔｌへ
の要求」がＳ／３７０ＰＥ８！５によって活動化される
なら、６４バイト境界上で優先使用される。
Ｓ／３７０ １１０読取及び書込動作：これは、アダプ
タ・バス・チャネルＯ及び１上での、Ｓ／３７０記憶１
６２とＩ１０装置の間のデータ転送（最大４ＫＢブロツ
ク）を用意する。全てのデータ転送は、ｒＢＳＭセレク
ト・アップ」アダプタ・パス・コマンドを介して、Ｉ１
０サブシステムによって開始される。
タ・バス・チャネルＯ及び１上での、Ｓ／３７０記憶１
６２とＩ１０装置の間のデータ転送（最大４ＫＢブロツ
ク）を用意する。全てのデータ転送は、ｒＢＳＭセレク
ト・アップ」アダプタ・パス・コマンドを介して、Ｉ１
０サブシステムによって開始される。
高優先順位メツセージ転送： Ｉ１０サブシステムから
Ｓ／３７０に渡される高い優先順位の性質の、割り込み
、状況、エラーなどのメツセージ。全ての転送は、「キ
ュー・セレクト・アップ」コマンドを介して、ＢＣＵ１
５６から開始される。もし、高優先順位メツセージ要求
が生じるなら、Ｓ／３７０ ｌ１０ｉ取動作（アダプ
タ・パス・チャネル１〉が６４バイト境界上で優先使用
されることになる。
Ｓ／３７０に渡される高い優先順位の性質の、割り込み
、状況、エラーなどのメツセージ。全ての転送は、「キ
ュー・セレクト・アップ」コマンドを介して、ＢＣＵ１
５６から開始される。もし、高優先順位メツセージ要求
が生じるなら、Ｓ／３７０ ｌ１０ｉ取動作（アダプ
タ・パス・チャネル１〉が６４バイト境界上で優先使用
されることになる。
Ｅ２０．Ｓ／３７０ Ｉ１０開始シーケンス・）ロー
、概要及び詳細説明 「Ｉ１０開始命＋ＳＩＯ」、「チャネル・アドレス・ワ
ードＣＡ Ｗ Ｊ及び「チャネル制御ワードＣＣＷＪが
、Ｓ／３７０記憶１６２中の予定の「メイルボックス」
位置中に記憶される。この情報は、ＢＣＵインターフェ
ース論理２０５及びパス・アダプタ１５４を介してロー
カル記憶２１０に渡される。
、概要及び詳細説明 「Ｉ１０開始命＋ＳＩＯ」、「チャネル・アドレス・ワ
ードＣＡ Ｗ Ｊ及び「チャネル制御ワードＣＣＷＪが
、Ｓ／３７０記憶１６２中の予定の「メイルボックス」
位置中に記憶される。この情報は、ＢＣＵインターフェ
ース論理２０５及びパス・アダプタ１５４を介してロー
カル記憶２１０に渡される。
第１８図に示されているＤＭＡＣチャネル０レジスタは
、メイルボックス読取動作のために使用される。それら
は、Ｓ／８８ＰＥ６２によって、「リンク・アレイ連鎖
モード」で動作するようにプログラムされることになる
。ＰＥ８２は、ローカル記憶２１Ｏ（第４１ＨｒｓＡ）
中の一連の「リンク・リスト（テーブル）」をセットア
ツプすることによって、このモードを初期化する。それ
は次に、第１の「最先にリンクされたリスト・アドレス
」をＤＭＡＣチャネル０ベース・アドレス・レジスタ（
３２ビ°ツト）ＢＡＲにセットすることになる。このア
ドレスは、リンクされたリスト・データの記憶２１０中
の最初の位置を指し示すことになる。
、メイルボックス読取動作のために使用される。それら
は、Ｓ／８８ＰＥ６２によって、「リンク・アレイ連鎖
モード」で動作するようにプログラムされることになる
。ＰＥ８２は、ローカル記憶２１Ｏ（第４１ＨｒｓＡ）
中の一連の「リンク・リスト（テーブル）」をセットア
ツプすることによって、このモードを初期化する。それ
は次に、第１の「最先にリンクされたリスト・アドレス
」をＤＭＡＣチャネル０ベース・アドレス・レジスタ（
３２ビ°ツト）ＢＡＲにセットすることになる。このア
ドレスは、リンクされたリスト・データの記憶２１０中
の最初の位置を指し示すことになる。
ＤＭＡＣ’ＰＣＬＪ Ｃ８辺制御線）２５７ａは、Ｐ
Ｅ６２によって、ＰＣＬｉｌｉ２５７ａが活動化される
時はいつでも、ＤＭＡＣ２０９をしてそのＩＲＱ割り込
み人力線２５８を活動化させるようにプログラムされる
ことになる。’ＰＣＬＪ線２５７ａは、アダプタ・バッ
ファ２５９を介する主記憶１６２からローカル記憶２１
０へのメイルボックス・データ転送の完了に続いて活動
化されることになる。その割り込みは、Ｓ／８Ｂプロセ
ツサＰＥ６２に、メイルボックス・ロードが丁度完了し
たことを通知する。
Ｅ６２によって、ＰＣＬｉｌｉ２５７ａが活動化される
時はいつでも、ＤＭＡＣ２０９をしてそのＩＲＱ割り込
み人力線２５８を活動化させるようにプログラムされる
ことになる。’ＰＣＬＪ線２５７ａは、アダプタ・バッ
ファ２５９を介する主記憶１６２からローカル記憶２１
０へのメイルボックス・データ転送の完了に続いて活動
化されることになる。その割り込みは、Ｓ／８Ｂプロセ
ツサＰＥ６２に、メイルボックス・ロードが丁度完了し
たことを通知する。
リンク・リスト・データ（第４１Ｈ図）は、次のものか
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。
５７８８プロセツサＰＥ６２は、ＤＭＡＣチャネルＯベ
ース・アドレス・レジスタ中の最上リスト・アドレスを
セットする。
ース・アドレス・レジスタ中の最上リスト・アドレスを
セットする。
Ｓ／８８プロセツサＰＥ６２は、チャネル０チヤネル制
御レジスタＣＣＨのビット７（開始ビット）中にｒｌ、
を書き込むことによってＤＭＡＣ２０９を活動化するこ
とになる。ＤＭＡＣ２０９は次に、次のようにしてその
チャネル０レジスタ中に最初のリンク・リストを読み込
む。
御レジスタＣＣＨのビット７（開始ビット）中にｒｌ、
を書き込むことによってＤＭＡＣ２０９を活動化するこ
とになる。ＤＭＡＣ２０９は次に、次のようにしてその
チャネル０レジスタ中に最初のリンク・リストを読み込
む。
メモリ・アドレス・レジスタＭＡＲ中への記憶２１０の
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・レジスタ２１４に対する転送カウント（メイルボ
ックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタ２１４への
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８５がｒＩ１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルボックス」位置
に、「Ｉ１０開始」コマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース中キュー長）は、初
期化時点で、パス・アダプタ１５４のベース・レジスタ
に格納される。
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・レジスタ２１４に対する転送カウント（メイルボ
ックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタ２１４への
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８５がｒＩ１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルボックス」位置
に、「Ｉ１０開始」コマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース中キュー長）は、初
期化時点で、パス・アダプタ１５４のベース・レジスタ
に格納される。
Ｓ／３７０ＰＥ８６は、ビット１１をアクティブにする
ことにぶって、プロセッサ・パスを介して’ Ｌ Ｄ
ＯＳ ＣＷ Ｊ制御ＯＰを発行する。このことは、パ
ス・プロセッサ１５４中の制御ワ・−ド中の「ＰＵから
ＢＣＵへの要求」ビットをオンにセットする。もし、Ｉ
１０データ転送の間に「ＰＵからＢＣｔｌ要求」が生じ
たなら、ＢＣ１Ｊ１６６はメイルボックス・ロードを行
わせるために、６４バイト境界上でＩ１０転送を優先使
用するこヒになる。
ことにぶって、プロセッサ・パスを介して’ Ｌ Ｄ
ＯＳ ＣＷ Ｊ制御ＯＰを発行する。このことは、パ
ス・プロセッサ１５４中の制御ワ・−ド中の「ＰＵから
ＢＣＵへの要求」ビットをオンにセットする。もし、Ｉ
１０データ転送の間に「ＰＵからＢＣｔｌ要求」が生じ
たなら、ＢＣ１Ｊ１６６はメイルボックス・ロードを行
わせるために、６４バイト境界上でＩ１０転送を優先使
用するこヒになる。
ＢＣＵ１６６は次に、パス２９０上で、第４５ＡＺに示
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネル０コマンド・
レジスタ２１４に記憶する。尚、第４５Ａ図で、ビット
０，１はコマンド・ビットであり、ビット２乃至７は、
バイト・カウントである。メイルボックス・アドレス・
ビットは、第４６Ｂｒ：ｆＡに示すフォーマットでパス
２９０を介してレジスタ２１９中に記憶される。
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネル０コマンド・
レジスタ２１４に記憶する。尚、第４５Ａ図で、ビット
０，１はコマンド・ビットであり、ビット２乃至７は、
バイト・カウントである。メイルボックス・アドレス・
ビットは、第４６Ｂｒ：ｆＡに示すフォーマットでパス
２９０を介してレジスタ２１９中に記憶される。
尚、第４５Ｂ図で、ビット７は記憶１６２中の工０Ａ１
ｊ［域を識別し、ビット２４乃至２６はＢＣＵチャネル
番号であり、ビット２７乃至３１は、メイルボックス・
オフセットである。
ｊ［域を識別し、ビット２４乃至２６はＢＣＵチャネル
番号であり、ビット２７乃至３１は、メイルボックス・
オフセットである。
ＢＣＵ１５８が、レジスタ２１４及び２１９に値を格納
することによって、コマンド／状況パス２４９及びアド
レス／データ・パス２６０を活動化した後、ＢＣＵ１６
１３は、パス・アダプタからのデータを待つ。ＢＣＵ’
１５ｆ３は、「タグ・ダウン」ａ１２６２ｂをサンプリ
ングすることによってこれを行う。「タグ・ダウン」が
パス・アダプタ１５４によって非活動化される時（デー
タ・レディ）、メイルボックス・データの最初の４バイ
トは２つのチャネル０サブサイクルを介してチャネルＯ
Ｒ取バッファ２２６中にラッチされる。
することによって、コマンド／状況パス２４９及びアド
レス／データ・パス２６０を活動化した後、ＢＣＵ１６
１３は、パス・アダプタからのデータを待つ。ＢＣＵ’
１５ｆ３は、「タグ・ダウン」ａ１２６２ｂをサンプリ
ングすることによってこれを行う。「タグ・ダウン」が
パス・アダプタ１５４によって非活動化される時（デー
タ・レディ）、メイルボックス・データの最初の４バイ
トは２つのチャネル０サブサイクルを介してチャネルＯ
Ｒ取バッファ２２６中にラッチされる。
ＢＣＵ論理２５３は次に、ＤＭＡＣ２０９のチャネル０
上の「要求Ｊ １ｍ ２８３ ａを立ち上げる。ＤＭＡ
Ｃ２０９は次に、ローカル・パス調停回路２１６に対す
る。！２６９に、「パス要求」（ＢＲ）を立ち上げる。
上の「要求Ｊ １ｍ ２８３ ａを立ち上げる。ＤＭＡ
Ｃ２０９は次に、ローカル・パス調停回路２１６に対す
る。！２６９に、「パス要求」（ＢＲ）を立ち上げる。
もしローカル・パスが５７８８プロセツサ６２によって
使用されていないなら、ＤＭＡＣ２０９に対するパス許
可線（ＢＧ）を介してパス・アクセスが許可される。Ｄ
・ＭＡＣ２０９は次に、ＭＡＲからアドレス・パス２４
７に対して（記憶２１０中の）ＷＱＢローカル・メイル
ボックスの開始アドレスを転送し、’ＡＣＫＯＪ （
ＤＭＡＣチャネルＯ肯定応答）線２６４ａを立ち上げる
。’ＡＣＫＯＪ信号は、バッファ２２８から、データ・
パス２２３を介しての、記憶２１０中のＷＱＢのローカ
ル・メイルボックス部分に対するデータの転送を開始す
る。
使用されていないなら、ＤＭＡＣ２０９に対するパス許
可線（ＢＧ）を介してパス・アクセスが許可される。Ｄ
・ＭＡＣ２０９は次に、ＭＡＲからアドレス・パス２４
７に対して（記憶２１０中の）ＷＱＢローカル・メイル
ボックスの開始アドレスを転送し、’ＡＣＫＯＪ （
ＤＭＡＣチャネルＯ肯定応答）線２６４ａを立ち上げる
。’ＡＣＫＯＪ信号は、バッファ２２８から、データ・
パス２２３を介しての、記憶２１０中のＷＱＢのローカ
ル・メイルボックス部分に対するデータの転送を開始す
る。
’ＤＴＡＣＫＪ線２６６が、ＤＭＡＣ２０９に、動作が
完了したことを知らせるために活動化される。
完了したことを知らせるために活動化される。
ＢＣＵクロック信号（第２５図）は、バッファ２５９か
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１６Ｂは、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビツト）のための２つのア
ダプタ・パス（「タグ・アップ」／「タグ・ダウン」）
シーケンスを実行する。
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１６Ｂは、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビツト）のための２つのア
ダプタ・パス（「タグ・アップ」／「タグ・ダウン」）
シーケンスを実行する。
ＤＭＡＣサイクルが完了した時（ＤＴＡＣＫアクティブ
）、ＤＭＡＣ２０９はＢＣＵ論理２５３に対して「デー
タ転送完了Ｊ （ＤＴＣ）線２６７を立ち上げ、ＢＣ
Ｕ論理２５３は次に、レジスタ２２６かもＷＱＢメイル
ボックスへの第２の４バイトの読取を行うために１１２
６３ ａ上にＤＭＡＣ２０９に対する別の「要求」を発
行する。ＤＭＡＣサイクルは、メイルボックス・データ
の全体（１６バイト）が転送されてしまう（４０−カル
・パス・サイクル）まで、反復される。「ＰＣＬ Ｊ
ＩＩ ２５７ ａは、次に、ＢＣＵ論理２５３によって
ＤＭＡＣ２０９に対して活動化される。このこヒは、Ｄ
ＭＡＣ２０９からＳ／８８プロセッサ優先順位エンコー
ダ／割り込み論理２１２に対するｒＩ ＲＱＪ線２６８
の活動化を引き起こす、ＰＥ６２は次に、メイルボック
ス要求を処理する。
）、ＤＭＡＣ２０９はＢＣＵ論理２５３に対して「デー
タ転送完了Ｊ （ＤＴＣ）線２６７を立ち上げ、ＢＣ
Ｕ論理２５３は次に、レジスタ２２６かもＷＱＢメイル
ボックスへの第２の４バイトの読取を行うために１１２
６３ ａ上にＤＭＡＣ２０９に対する別の「要求」を発
行する。ＤＭＡＣサイクルは、メイルボックス・データ
の全体（１６バイト）が転送されてしまう（４０−カル
・パス・サイクル）まで、反復される。「ＰＣＬ Ｊ
ＩＩ ２５７ ａは、次に、ＢＣＵ論理２５３によって
ＤＭＡＣ２０９に対して活動化される。このこヒは、Ｄ
ＭＡＣ２０９からＳ／８８プロセッサ優先順位エンコー
ダ／割り込み論理２１２に対するｒＩ ＲＱＪ線２６８
の活動化を引き起こす、ＰＥ６２は次に、メイルボック
ス要求を処理する。
ＤＭＡＣ２０９がリンク・リストからのそのチャネル０
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックスパロードを開始するために、ＢＣＵ論理
２６３からのチャネル０’ＲＥＱＪ線２６３ａ上の信号
を待つ。−旦開始されると、ＤＭＡＣチャネルＯは非決
定的にアクティブにとどまり、Ｓ／８８プロセツサＳ２
が環状リンク・リストを制御し、ＢＣＵ１５６が、’Ｒ
ＥＱＪ １１２６３ａを非活動性に維持することによっ
てデータ転送を保留する。もし「リストの終了」条件に
よってチャネル０が停止すると、Ｓ／８８プロセツサは
終了割り込みを受け取って適当な時チャネルＯを再開始
する。
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックスパロードを開始するために、ＢＣＵ論理
２６３からのチャネル０’ＲＥＱＪ線２６３ａ上の信号
を待つ。−旦開始されると、ＤＭＡＣチャネルＯは非決
定的にアクティブにとどまり、Ｓ／８８プロセツサＳ２
が環状リンク・リストを制御し、ＢＣＵ１５６が、’Ｒ
ＥＱＪ １１２６３ａを非活動性に維持することによっ
てデータ転送を保留する。もし「リストの終了」条件に
よってチャネル０が停止すると、Ｓ／８８プロセツサは
終了割り込みを受け取って適当な時チャネルＯを再開始
する。
Ｅ２１．Ｓ／３７０ Ｉ１０データ転送シーケンス・
フロー、一般的説明 全てのＩ１０読取及び書込転送は、アダプタ・パス・ア
ーキテクチャによるｒＢＳＭ読取セレクト・アップ」及
びｒＢＳＭ書込セレクト・アップ」コマンドを介してＳ
／８８プロセツサ６２を源とする。Ｓ／３７０ＣＣＷコ
マンド及び開始アドレス（Ｓ／３７０メモリ１６２中の
）は、「■１０開始」のためにＣＣＷから導出される。
フロー、一般的説明 全てのＩ１０読取及び書込転送は、アダプタ・パス・ア
ーキテクチャによるｒＢＳＭ読取セレクト・アップ」及
びｒＢＳＭ書込セレクト・アップ」コマンドを介してＳ
／８８プロセツサ６２を源とする。Ｓ／３７０ＣＣＷコ
マンド及び開始アドレス（Ｓ／３７０メモリ１６２中の
）は、「■１０開始」のためにＣＣＷから導出される。
データは、５７８８プロセツサ６２によって、各Ｉ１０
装置と、ローカル記憶２１０中のローカル・バッファの
間で移動される。
装置と、ローカル記憶２１０中のローカル・バッファの
間で移動される。
ローカル記憶２１０は、５７８８プロセツサ６２によっ
て管理されるＩ１０書込動作のための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ１０書込動作を送出する準備ができている。
て管理されるＩ１０書込動作のための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ１０書込動作を送出する準備ができている。
これらのブロックのうちの選択された１つのための開始
アドレスは、書込動作の開始の前に、５７８８プロセツ
サ６２によってＤＭＡＣ２０９中のＤＭＡチャネル１レ
ジスタ中に記憶される。ＤＭＡチャネル１レジスタは、
ローカル記憶２１０を介するＳ／３７０１１０書込動作
（Ｉｌ書込対するＳ／３７０記憶１６２の書込）のため
に予約されている。アダプタ・データ・バッファ２６９
（６４バイト）は、メイルボックス読取及びＳ／３７
０ Ｉ１０書込動作＜Ｓ／３７０メモリ１８２からロ
ーカル記憶２１０へのデータ転送）のために予約されて
いる。このバッファは、チャネル１アダプタ・パス２４
９．２６０に関連づけられている。バッファ２６０ （
８４バイト）は、（Ｓ／３７０に対する）メツセージ書
込及びＳ／３７０ Ｉ１０読取動作（ローカル記憶２
１０からＳ／３７０メモリ１６２へのデータ転送〉のた
めに予約されている。このバッファは、チャネル１アダ
プタ・パス２５１．２５２と関連付けられている。、Ｓ
／８８プロセツサ６２は、ＤＭＡＣチャネル１及び２の
メモリ・アドレス・レジスタの高位ワードをゼロに初期
化する。このことは、ローカル記憶２１０が１６ピツト
以上のアドレスを必要としないので、これらのレジスタ
が動作シーケンスの間にロードされた時に、余分のパス
・サイクルを節約するものである。
アドレスは、書込動作の開始の前に、５７８８プロセツ
サ６２によってＤＭＡＣ２０９中のＤＭＡチャネル１レ
ジスタ中に記憶される。ＤＭＡチャネル１レジスタは、
ローカル記憶２１０を介するＳ／３７０１１０書込動作
（Ｉｌ書込対するＳ／３７０記憶１６２の書込）のため
に予約されている。アダプタ・データ・バッファ２６９
（６４バイト）は、メイルボックス読取及びＳ／３７
０ Ｉ１０書込動作＜Ｓ／３７０メモリ１８２からロ
ーカル記憶２１０へのデータ転送）のために予約されて
いる。このバッファは、チャネル１アダプタ・パス２４
９．２６０に関連づけられている。バッファ２６０ （
８４バイト）は、（Ｓ／３７０に対する）メツセージ書
込及びＳ／３７０ Ｉ１０読取動作（ローカル記憶２
１０からＳ／３７０メモリ１６２へのデータ転送〉のた
めに予約されている。このバッファは、チャネル１アダ
プタ・パス２５１．２５２と関連付けられている。、Ｓ
／８８プロセツサ６２は、ＤＭＡＣチャネル１及び２の
メモリ・アドレス・レジスタの高位ワードをゼロに初期
化する。このことは、ローカル記憶２１０が１６ピツト
以上のアドレスを必要としないので、これらのレジスタ
が動作シーケンスの間にロードされた時に、余分のパス
・サイクルを節約するものである。
（Ａ）Ｉ１０書込動作（Ｓ／３７０記憶１６２からロー
カル記憶２１０へ） Ｓ７８８プロセツサＳ２は、第４５Ｃ図に示すように（
パス１６１ａ、ドライバ２１７、パス２４７及びラッチ
２３３を介して）ＤＭＡＣアドレス及びデータ・パス２
４８上に情報を配置することにより、ＤＭＡＣチャネル
１メモリ・アドレス・ＩノジスタＭＡＲ中にローカル・
バッファ開始アドレスをセットする。尚、第４５Ｃ図で
、ピッ１−３１−０８＝００７ＥＯＯ＝ ｒＤＭＡＣレ
ジスタ選択」コマンドであり、ビット０７−０７−００
＝Ｄチヤネル１メモリ・アドレス・レジスタ（低）選択
である。Ｓ／８８は、パス上の最上位及び最下位ビット
をそれぞれ「３１」及び「０」として識別子、これはＳ
／３７０プロトコルとは逆であることに留意されたい。
カル記憶２１０へ） Ｓ７８８プロセツサＳ２は、第４５Ｃ図に示すように（
パス１６１ａ、ドライバ２１７、パス２４７及びラッチ
２３３を介して）ＤＭＡＣアドレス及びデータ・パス２
４８上に情報を配置することにより、ＤＭＡＣチャネル
１メモリ・アドレス・ＩノジスタＭＡＲ中にローカル・
バッファ開始アドレスをセットする。尚、第４５Ｃ図で
、ピッ１−３１−０８＝００７ＥＯＯ＝ ｒＤＭＡＣレ
ジスタ選択」コマンドであり、ビット０７−０７−００
＝Ｄチヤネル１メモリ・アドレス・レジスタ（低）選択
である。Ｓ／８８は、パス上の最上位及び最下位ビット
をそれぞれ「３１」及び「０」として識別子、これはＳ
／３７０プロトコルとは逆であることに留意されたい。
第４５Ｄ図（ＭＡＲ用）に示されている内容は、データ
・パス２２３上に配置され、ここで、ビット３ｌ−１６
＝Ｉ１０書込のための記憶２１０中のローカル・バッフ
ァの開始アドレスである。その高位データ・パス・ビッ
ト＜３１−１６）は、チャネル１メモリ・アドレス・レ
ジスタの低位（１５−００）部分にロードされる。ＭＡ
Ｒの高位ビット（３１−１６）は、初期化の間に０にセ
ットされている。ＤＭＡＣ２０９は、Ｓ／８８プロセツ
サＣＰＵに対して、ＢＣＵ論理２Ｓ３を介する１６ピツ
ト・ボート’ＤＳＡＣＫＪ信号Ａｌ２６６ａ、ｂで応答
する。５７８８プロセツサ６２は、ローカル・アドレス
・パス２４７上に、ＢＣＵデータ（バイト・カウント、
記憶キー アダプタ・パス優先順位及びカスタマ／ＩＯ
Ａ空間データ）及びＤＭＡＣチャネル１メモリ転送カウ
ント・データを配置する。第４５Ｅ図は、アドレス・パ
ス上のコマンドを示し、ここで、３１−０８＝００７４
００＝ ｒＤＭＡＣレジスタ選択」コマンド、 ０７−００＝ＢＣＵ選択及びＤＭＡＣチャネルＩＭＴＣ
選択 バイト・カウント、ｃｃｃｖｖから導出された〉記憶キ
ー、アダプタ・パス優先順位、及びカスタマ／ＩＯＡ空
間ピットは、Ｓ／８８プロセツサ６２によって第４６Ｆ
図に示すフォーマットでデータ・バス２２３上に配置さ
れ、ここで、そのビット指定は次のとおりである。
・パス２２３上に配置され、ここで、ビット３ｌ−１６
＝Ｉ１０書込のための記憶２１０中のローカル・バッフ
ァの開始アドレスである。その高位データ・パス・ビッ
ト＜３１−１６）は、チャネル１メモリ・アドレス・レ
ジスタの低位（１５−００）部分にロードされる。ＭＡ
Ｒの高位ビット（３１−１６）は、初期化の間に０にセ
ットされている。ＤＭＡＣ２０９は、Ｓ／８８プロセツ
サＣＰＵに対して、ＢＣＵ論理２Ｓ３を介する１６ピツ
ト・ボート’ＤＳＡＣＫＪ信号Ａｌ２６６ａ、ｂで応答
する。５７８８プロセツサ６２は、ローカル・アドレス
・パス２４７上に、ＢＣＵデータ（バイト・カウント、
記憶キー アダプタ・パス優先順位及びカスタマ／ＩＯ
Ａ空間データ）及びＤＭＡＣチャネル１メモリ転送カウ
ント・データを配置する。第４５Ｅ図は、アドレス・パ
ス上のコマンドを示し、ここで、３１−０８＝００７４
００＝ ｒＤＭＡＣレジスタ選択」コマンド、 ０７−００＝ＢＣＵ選択及びＤＭＡＣチャネルＩＭＴＣ
選択 バイト・カウント、ｃｃｃｖｖから導出された〉記憶キ
ー、アダプタ・パス優先順位、及びカスタマ／ＩＯＡ空
間ピットは、Ｓ／８８プロセツサ６２によって第４６Ｆ
図に示すフォーマットでデータ・バス２２３上に配置さ
れ、ここで、そのビット指定は次のとおりである。
３１−２７＝予約
２６＝高位バイト・カウント。このビットは、最大バイ
ト・カウント（４にバイト）が転送されつつあるときの
み１となる。
ト・カウント（４にバイト）が転送されつつあるときの
み１となる。
２６−１６＝ＤＭＡＣチャネルＩＭＴＣレジスタにロー
ドされるバイト・カウント ２６−１４モＢＣＵレジスタ２２．０ことロードされる
バイト・カウント（最大４０９６）。そのカウントの少
なくとも一部は、バイト・カウント動作において後で説
明するようにレジスタ２２１にロードされる。バス・ア
ダプタ１６４は、４０９６バイト（バイト・カウント−
１）ｔ−転送するために１１１１ １１１１ １１１１
というカウントを必要とする。それゆえ、ＢＣＬ１１５
８は、それを、（６４バイト・ブロック中の）バイト・
オフセット・ビット１５−１４とともにバス・アダプタ
１５４に提供する前に一度、ダブル・ワード境界ビット
をデクリメントする。
ドされるバイト・カウント ２６−１４モＢＣＵレジスタ２２．０ことロードされる
バイト・カウント（最大４０９６）。そのカウントの少
なくとも一部は、バイト・カウント動作において後で説
明するようにレジスタ２２１にロードされる。バス・ア
ダプタ１６４は、４０９６バイト（バイト・カウント−
１）ｔ−転送するために１１１１ １１１１ １１１１
というカウントを必要とする。それゆえ、ＢＣＬ１１５
８は、それを、（６４バイト・ブロック中の）バイト・
オフセット・ビット１５−１４とともにバス・アダプタ
１５４に提供する前に一度、ダブル・ワード境界ビット
をデクリメントする。
１５−１４＝ 下位バイト・カウント・ビットＢＣＵ
１６６゜これらのビットは、ダブル・バイト境界からの
バイト・オフセット−１（バス・アダプタ条件のため）
をあられす。これらのビットは、ＤＭＡＣ２０９または
ＢＣｔ１１５６によっては使用されない。というのは、
それらはダブル・ワードしか転送しないからである。そ
れらは、Ｓ／３７０ ＢＳＭ１６２に提供するために
、バス・アダプタ１５４に渡される。
１６６゜これらのビットは、ダブル・バイト境界からの
バイト・オフセット−１（バス・アダプタ条件のため）
をあられす。これらのビットは、ＤＭＡＣ２０９または
ＢＣｔ１１５６によっては使用されない。というのは、
それらはダブル・ワードしか転送しないからである。そ
れらは、Ｓ／３７０ ＢＳＭ１６２に提供するために
、バス・アダプタ１５４に渡される。
１３−１２− アダプタ・バス・チャネル優先順位
０７冨 カスタマ／ＩＯＡ空間ピット
０８＝ Ｓ／８Ｂプロセツサは、１つの追加的ローカ
ル記憶が必要であることを示すためにこのビット（１）
を活動化する。このことは、開始Ｓ／３７０紀憶アドレ
スがダブルワード（３２ビツト）境界上にない時に生じ
る。全てのＢＣＵアドレスはダブルワード境界上で開始
しなくてはならないので、最初のアクセスは指定された
開始アドレスにあるバイトを含み、先行するバイトがそ
のダブルワード・アドレスに含まれる。先行バイトは棄
却される。
ル記憶が必要であることを示すためにこのビット（１）
を活動化する。このことは、開始Ｓ／３７０紀憶アドレ
スがダブルワード（３２ビツト）境界上にない時に生じ
る。全てのＢＣＵアドレスはダブルワード境界上で開始
しなくてはならないので、最初のアクセスは指定された
開始アドレスにあるバイトを含み、先行するバイトがそ
のダブルワード・アドレスに含まれる。先行バイトは棄
却される。
Ｏ５−００冨 予約済み
ＤＭＡＣ２０９は、そのデータ・バスの高位ワード（す
なわち、バイト・カウント）を、チャネルＩＭＴＣレジ
スタにロードすることになる。
なわち、バイト・カウント）を、チャネルＩＭＴＣレジ
スタにロードすることになる。
ＢＣＵは、次のようにデータ・バス内容を把捉する。
ビット２６−１４ − ＢＳＭ読取セレクト・アップ
・カウンタ２２０に対して ビット１３−０６ − アダプタ・バス・チャネルＯＡ
／Ｄレジスタ２１９に対して（但し再配列されて） １つのＳ／８８プロセツサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡＣチャネルＩＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝ ０１００１０１０）、ＢＣＵ１５６及
びＤＭＡＣ２０９に１つのＳ／８８プロセツサ・コマン
ドをロードするためには次の動作が行なわれ°る。すな
わち、ＢＣＵ１６６はアドレス・ビット１を反転してそ
れを別のレジスタ選択ビットとともにＤＭＡＣ２０９に
提供する。このことは、チャネル１のためのＤＭＡＣ２
０９を適切に選択する（アドレス・ビット０７−００冨
０１００１０１０）ことを可能ならしめる。このことは
、チャネル２Ｉ１０読取動作のためのＭＴＣレジスタの
選択にも当てはまる。ＤＭＡＣ２０９は、ＢＣ１Ｊ論理
２５３に対して、！！２６６上のｒＤＴＡｃＫＪ信号で
応答する。ＢＣＵ論理２５３は、’ＤＴＡＣＫＪ信号を
、Ｓ／８８プロセツサ６２に対する、８２８８ａ、ｂ上
の３２ビツト・ポートｒＤＳＡＣＫ」応答に変換する。
・カウンタ２２０に対して ビット１３−０６ − アダプタ・バス・チャネルＯＡ
／Ｄレジスタ２１９に対して（但し再配列されて） １つのＳ／８８プロセツサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡＣチャネルＩＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝ ０１００１０１０）、ＢＣＵ１５６及
びＤＭＡＣ２０９に１つのＳ／８８プロセツサ・コマン
ドをロードするためには次の動作が行なわれ°る。すな
わち、ＢＣＵ１６６はアドレス・ビット１を反転してそ
れを別のレジスタ選択ビットとともにＤＭＡＣ２０９に
提供する。このことは、チャネル１のためのＤＭＡＣ２
０９を適切に選択する（アドレス・ビット０７−００冨
０１００１０１０）ことを可能ならしめる。このことは
、チャネル２Ｉ１０読取動作のためのＭＴＣレジスタの
選択にも当てはまる。ＤＭＡＣ２０９は、ＢＣ１Ｊ論理
２５３に対して、！！２６６上のｒＤＴＡｃＫＪ信号で
応答する。ＢＣＵ論理２５３は、’ＤＴＡＣＫＪ信号を
、Ｓ／８８プロセツサ６２に対する、８２８８ａ、ｂ上
の３２ビツト・ポートｒＤＳＡＣＫ」応答に変換する。
その転送バイト・カウントは、残りのデータ・バス・デ
ータとともに、後のｒＢｓＭ読取セレクト・アップ」コ
マンドの間にバス・アダプタ１５４に提供される。ＢＳ
Ｍ読取境界カウンタ２２１またはＢＳＭｍ取セレクトア
ップ・バイト・カウンタ２２０は、チャネルＯ読取コマ
ンド・レジスタ２１４中にロードされることになる。
ータとともに、後のｒＢｓＭ読取セレクト・アップ」コ
マンドの間にバス・アダプタ１５４に提供される。ＢＳ
Ｍ読取境界カウンタ２２１またはＢＳＭｍ取セレクトア
ップ・バイト・カウンタ２２０は、チャネルＯ読取コマ
ンド・レジスタ２１４中にロードされることになる。
Ｓ／８８プロセツサ６２は次に、第４６Ｇ図に示すフォ
ーマットでデータ・パス２２３上で「ＢＳＭＭ取セレク
トアップ」コマンドを発生し、そのとき、ビット３ ｌ
−００−００７ＥＯ１０８−ｒＢＳＭ読取セレクトアッ
プ」コマンドである。
ーマットでデータ・パス２２３上で「ＢＳＭＭ取セレク
トアップ」コマンドを発生し、そのとき、ビット３ ｌ
−００−００７ＥＯ１０８−ｒＢＳＭ読取セレクトアッ
プ」コマンドである。
Ｓ／８８プロセツサ８２はまた、データ・パス２２３上
に第４６Ｈ図でしめずフォーマットでＢＳＭ開始アドレ
スを配置し、ここでビット２３−０−記憶１６２中の開
始アドレスである。
に第４６Ｈ図でしめずフォーマットでＢＳＭ開始アドレ
スを配置し、ここでビット２３−０−記憶１６２中の開
始アドレスである。
パス２２３上のＢＳＭ開始アドレスは、アドレス・レジ
スタ２１９とＢＳＭｍ取アドレス・レジスタ２３１上に
記憶される。それは、後で、Ｓ／３７０記憶１６２に提
供するためにパス・アダプタ１６４に送られる。ＢＣｌ
Ｊｌ；８は次に、Ｓ／８８プロセツサ６２に対する「Ｄ
ＳＡＣＫｊ１ｓ２Ｓｅａ、ｄを活動化する。この時点で
、Ｓ／８８プロセツサは解放され、最早この動作に関与
しない。
スタ２１９とＢＳＭｍ取アドレス・レジスタ２３１上に
記憶される。それは、後で、Ｓ／３７０記憶１６２に提
供するためにパス・アダプタ１６４に送られる。ＢＣｌ
Ｊｌ；８は次に、Ｓ／８８プロセツサ６２に対する「Ｄ
ＳＡＣＫｊ１ｓ２Ｓｅａ、ｄを活動化する。この時点で
、Ｓ／８８プロセツサは解放され、最早この動作に関与
しない。
ＢＣＵ１６Ｂは、パス２９０を介してレジスタ２１４に
ｒＢＳＭセレクト・アップ」 （読取）コマンドを配置
し、第４６１１１１に示すようにコマンド／状況パス２
４９上にそれを配置する。第４５１図で、ビットは、 ０−１− ｒＢＳＭ、セレクト・アップ」コマンド
（１３’！ 取 ） ２−７瓢 フィールド長−１（ｆｉ大６４バイト）その
フィールド長は、前取てレジスタ２２０または２２１か
らレジスタ２１４に転送されていたものである。レジス
タ２１９は、第４６ＪＩ］に示すフォーマットでパス２
５０上にアドレス情報を配置する。そこで、 ０−３冨 記憶キー ４＝１ ６−６＝ 優先順位（プロセッサ・パス１７０に対す
るパス・アダプタ１５４の） ７藁 １＝カスタマ領域アクセス ０雪マイクロコード領域アクセス ８−３１− 記憶１６３中のデータ・フィールド中の
最初のバイトのアドレス ＢＣＵ論理２５３は次に、そのコマンドと、フィールド
長データを、コマンド・レジスタ１２４（第１３図）に
ラッチし、キー・アドレス・データをレジスタ１２２に
ラッチするためにパス・アダプタ１６４に対するタグ・
°アップ線２６２ａを立ち上げる。パス・アダプタ１５
４は、もしデータが有効でないならＢＣＵ論理２５３に
対するタグ・ダウンを立ち上げる。ＢＣＵ論理２５３は
、タグ・ダウンが降下するまで待つ。パス・アダプタ１
５４は、第４６Ｋ及び第４５Ｌ図に示すように、アダプ
タ・パスＢＳＭセレクト・アップ・コマンドをプロセッ
サ・パスＩ１０メモリ・コマンドに変換する。このとき
、プロセッサ・アドレス／データ・パス１７０上のビッ
トは次のことをあられす。
ｒＢＳＭセレクト・アップ」 （読取）コマンドを配置
し、第４６１１１１に示すようにコマンド／状況パス２
４９上にそれを配置する。第４５１図で、ビットは、 ０−１− ｒＢＳＭ、セレクト・アップ」コマンド
（１３’！ 取 ） ２−７瓢 フィールド長−１（ｆｉ大６４バイト）その
フィールド長は、前取てレジスタ２２０または２２１か
らレジスタ２１４に転送されていたものである。レジス
タ２１９は、第４６ＪＩ］に示すフォーマットでパス２
５０上にアドレス情報を配置する。そこで、 ０−３冨 記憶キー ４＝１ ６−６＝ 優先順位（プロセッサ・パス１７０に対す
るパス・アダプタ１５４の） ７藁 １＝カスタマ領域アクセス ０雪マイクロコード領域アクセス ８−３１− 記憶１６３中のデータ・フィールド中の
最初のバイトのアドレス ＢＣＵ論理２５３は次に、そのコマンドと、フィールド
長データを、コマンド・レジスタ１２４（第１３図）に
ラッチし、キー・アドレス・データをレジスタ１２２に
ラッチするためにパス・アダプタ１６４に対するタグ・
°アップ線２６２ａを立ち上げる。パス・アダプタ１５
４は、もしデータが有効でないならＢＣＵ論理２５３に
対するタグ・ダウンを立ち上げる。ＢＣＵ論理２５３は
、タグ・ダウンが降下するまで待つ。パス・アダプタ１
５４は、第４６Ｋ及び第４５Ｌ図に示すように、アダプ
タ・パスＢＳＭセレクト・アップ・コマンドをプロセッ
サ・パスＩ１０メモリ・コマンドに変換する。このとき
、プロセッサ・アドレス／データ・パス１７０上のビッ
トは次のことをあられす。
Ｏ諺０−１１０メモリ・コマンド
１冨１藁フ工ツチ動作゛
２−７冒フイールド長
８−３１冨実バイト・アドレス
また、プロセッサ・キー／状況パス・ビットは次のこと
をあられす。
をあられす。
０−３冨 記憶キー
４諺０雪動的変換なし
アドレスされたデータがＳ／３７０メモリ１６２から返
されたとき、それはパス・アダプタ・データ、バッファ
２５９（チャネル０）でラッチされる。そのパス・アダ
プタ１５４は次に、アダプタ・パス・チャネルＯ上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
ＣＵ１５６に、２バイト（１６ビツト）のデータをラッ
チするように報知し、その直後にクロック左及びクロッ
ク右信号を介してのチャネルＯ読取バッファ２２Ｂ ＜
４バイト）中の別の２バイトが統＜、ＢＣ１Ｊ１６８Ｌ
Ｅ次に、ＤＭＡＣ２０９に対スルソノ’ＲＥＱＩＪ線２
８３ｂ （ＤＭＡＣチャネル１要求）を活動化する。Ｄ
ＭＡＣ２０９は、ローカル・パス・サイクルを実行する
ために、ＢＣＵローカル・パス調停論理２１６に対する
線２６９上に’ＢＣＬＪ ＲＥＱＪを発行する。
されたとき、それはパス・アダプタ・データ、バッファ
２５９（チャネル０）でラッチされる。そのパス・アダ
プタ１５４は次に、アダプタ・パス・チャネルＯ上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
ＣＵ１５６に、２バイト（１６ビツト）のデータをラッ
チするように報知し、その直後にクロック左及びクロッ
ク右信号を介してのチャネルＯ読取バッファ２２Ｂ ＜
４バイト）中の別の２バイトが統＜、ＢＣ１Ｊ１６８Ｌ
Ｅ次に、ＤＭＡＣ２０９に対スルソノ’ＲＥＱＩＪ線２
８３ｂ （ＤＭＡＣチャネル１要求）を活動化する。Ｄ
ＭＡＣ２０９は、ローカル・パス・サイクルを実行する
ために、ＢＣＵローカル・パス調停論理２１６に対する
線２６９上に’ＢＣＬＪ ＲＥＱＪを発行する。
線２６８上のパス許可信号がＢＣＵ調停論理から返され
た時、ＤＭＡＣ２０９がローカル記憶２１０に対するチ
ャネルＯ読取バッファ２５９動作を開始する。ＤＭＡＣ
２０９はＢＣＵ論理２５３に対するｌ１２８４ｂ上にＡ
ＣＫＩ （ＤＭＡチャネル１肯定応答）を返し、パス
２４８、ラッチ２３３、アドレス・パス２４７及びマル
チプレクサ２３２を介して記憶２１０アドレシング回路
に対してＤＭＡＣチャネル１レジスタ２４８中のローカ
ル記憶アドレスをゲートすることによってそのことを行
う。ＢＣＵ論理２５３は、ＭＡＲレジスタによって指定
されたアドレスにおいて記憶２１０に記憶するためにバ
ッファ２２Ｇからデータ・パス２２３へ第１のデータ（
４バイト）をゲートするために線２６４ｂ上のＡＣＫ
１信号と、１１２１ Ｏａ上のＲＡＭｙＡ択信号を使用
する。ＤＴＡＣＫがＢＣＵ論理２５３によって、１！２
８ｓ上に戻されたとき、ＤＭＡＣ２０９は、１３２６７
上でＤＴＣ（データ転送完了）を立ち上げる。
た時、ＤＭＡＣ２０９がローカル記憶２１０に対するチ
ャネルＯ読取バッファ２５９動作を開始する。ＤＭＡＣ
２０９はＢＣＵ論理２５３に対するｌ１２８４ｂ上にＡ
ＣＫＩ （ＤＭＡチャネル１肯定応答）を返し、パス
２４８、ラッチ２３３、アドレス・パス２４７及びマル
チプレクサ２３２を介して記憶２１０アドレシング回路
に対してＤＭＡＣチャネル１レジスタ２４８中のローカ
ル記憶アドレスをゲートすることによってそのことを行
う。ＢＣＵ論理２５３は、ＭＡＲレジスタによって指定
されたアドレスにおいて記憶２１０に記憶するためにバ
ッファ２２Ｇからデータ・パス２２３へ第１のデータ（
４バイト）をゲートするために線２６４ｂ上のＡＣＫ
１信号と、１１２１ Ｏａ上のＲＡＭｙＡ択信号を使用
する。ＤＴＡＣＫがＢＣＵ論理２５３によって、１！２
８ｓ上に戻されたとき、ＤＭＡＣ２０９は、１３２６７
上でＤＴＣ（データ転送完了）を立ち上げる。
Ｂ Ｃｔｌ １ ′５６４Ｊ、Ｌ、ジスタ２２０．ＭＴ
Ｃ中に保持されているバイト・カウントをデクリメント
し、チャネルＩＭＡＲをインクリメントし、パス・アダ
プタ１５４から受信される６４バイトまでのデータのダ
ブルワード毎にアドレス・レジスタ２３１をデクリメン
トする。上述のシーケンスはＢＣＵコマンドの４バイト
毎に（６４まで）反復される。もし転送バイト・カウン
トが６４よりも大きいなら、ＢＣＵ１５６は次の６４バ
イトをフェッチするためにレジスタ２３１．２１９を介
してパス・アダプタ１５４に新しいＢＳＭ＊始アドレア
ドレスする。レジスタ２３１は上述のように４バイト転
送毎にデクリメントされており、従って、適切な次の開
始アドレスをもつ。パス・アダプタ１５４は、そのコマ
ンドによってｇＩ求される（４ＫＢまでの）データ転送
全体が完了するまで各開始アドレス毎に６４バイトのデ
ータをバッファする。
Ｃ中に保持されているバイト・カウントをデクリメント
し、チャネルＩＭＡＲをインクリメントし、パス・アダ
プタ１５４から受信される６４バイトまでのデータのダ
ブルワード毎にアドレス・レジスタ２３１をデクリメン
トする。上述のシーケンスはＢＣＵコマンドの４バイト
毎に（６４まで）反復される。もし転送バイト・カウン
トが６４よりも大きいなら、ＢＣＵ１５６は次の６４バ
イトをフェッチするためにレジスタ２３１．２１９を介
してパス・アダプタ１５４に新しいＢＳＭ＊始アドレア
ドレスする。レジスタ２３１は上述のように４バイト転
送毎にデクリメントされており、従って、適切な次の開
始アドレスをもつ。パス・アダプタ１５４は、そのコマ
ンドによってｇＩ求される（４ＫＢまでの）データ転送
全体が完了するまで各開始アドレス毎に６４バイトのデ
ータをバッファする。
ＢＣｔｌ１５６は、もしパス・アダプタ２５９が空なら
ＤＭＡＣ２０９を（ＲＥＱを立ち上げないことによって
）アイドル状態にととめ、次の有効データ・ワードが受
信されるまで、タグ・ダウンの状態がバッファ２６９中
の有効データの可用性を反映する。ＲＥＱ／ＡＣＫサイ
クルは、バイト・カウントがゼロになるまで続き、その
時点でＤＭＡＣ２０９がＳ／８８プロセツサ６２に対す
る。１２６ｓ上でＩＲＱを立ち上げる。このことは、Ｓ
／８８プロセツサ６２に、適切な処理のためＳ／３７０
記憶１６２から読取られたデータを含むローカル記憶バ
ッファを読取るように報知する。
ＤＭＡＣ２０９を（ＲＥＱを立ち上げないことによって
）アイドル状態にととめ、次の有効データ・ワードが受
信されるまで、タグ・ダウンの状態がバッファ２６９中
の有効データの可用性を反映する。ＲＥＱ／ＡＣＫサイ
クルは、バイト・カウントがゼロになるまで続き、その
時点でＤＭＡＣ２０９がＳ／８８プロセツサ６２に対す
る。１２６ｓ上でＩＲＱを立ち上げる。このことは、Ｓ
／８８プロセツサ６２に、適切な処理のためＳ／３７０
記憶１６２から読取られたデータを含むローカル記憶バ
ッファを読取るように報知する。
ＣＢ）Ｉ１０読取動作（ローカル記憶２１０からＳ／３
７０記憶１６２） Ｉ１０１１動ｆｆは（ＥＸＥＣ３７０のｌｂｌｗＪの下
で）少なくとも１つのエントリか記憶２１０中のＩ １
０ａ！取キユー中に存在する時キック・オフされる。Ｓ
／８８プロセツサ６２はもしそれがＤＭＡＣ２０９によ
って使用されていないならローカル・パスの制御を獲得
する。Ｓ／８８プロセツサ６２は、第４６Ｍ図に示すフ
ォーマットで情報をパス２４７上に配置することによっ
てＤＭＡＣチャネル２メモリ・アドレス・レジスタ（Ｍ
ＡＲ）にローカル・バッファ１１０読取開始アドレスを
セットする。ここで、 ３１−０８冨００７ＥＯＯ冨ＤＭＡＣレジスタ選択コマ
ンド ０７−０７−０Ｏ−Ｄチャネル２メモリ・アドレス・レ
ジスタ（低位）１！択 また、第４６ＮＧに示すように（記憶２１０中のバッフ
ァの）Ｗｉ始アドレスをデータ・パス２２３上に配置す
る。このとき、ビットは、３１−１６− ローカル・
パッファエ１０読取データの開始アドレス １５−００− 予約済み 高位データ・パス・ビット３１−１８は、チャネル２メ
モリ・アドレス・レジスタの低位（１５−００）ビット
中にロードされる。ＭＡＲの高位ビット＜３ｌ−１６）
は、初期化の間に０にセットされている。ＤＭＡＣ２０
９は線２８６ａ％ｂ上でＤＳＡＣＫ信号に変換される線
２８５上のＤＴＡＣＫ信号によってＳ／８８プロセツサ
８２に応答する。Ｓ／８８プロセツサ６２は次に、選択
されたローカル記憶Ｉ１０読取バッファの開始アドレス
を使用して、５７８８プログラム制御を使用してＩ１０
コントローラ２０または２４などからローカル記憶２１
０に（４ＫＢまでの）データを移動する。
７０記憶１６２） Ｉ１０１１動ｆｆは（ＥＸＥＣ３７０のｌｂｌｗＪの下
で）少なくとも１つのエントリか記憶２１０中のＩ １
０ａ！取キユー中に存在する時キック・オフされる。Ｓ
／８８プロセツサ６２はもしそれがＤＭＡＣ２０９によ
って使用されていないならローカル・パスの制御を獲得
する。Ｓ／８８プロセツサ６２は、第４６Ｍ図に示すフ
ォーマットで情報をパス２４７上に配置することによっ
てＤＭＡＣチャネル２メモリ・アドレス・レジスタ（Ｍ
ＡＲ）にローカル・バッファ１１０読取開始アドレスを
セットする。ここで、 ３１−０８冨００７ＥＯＯ冨ＤＭＡＣレジスタ選択コマ
ンド ０７−０７−０Ｏ−Ｄチャネル２メモリ・アドレス・レ
ジスタ（低位）１！択 また、第４６ＮＧに示すように（記憶２１０中のバッフ
ァの）Ｗｉ始アドレスをデータ・パス２２３上に配置す
る。このとき、ビットは、３１−１６− ローカル・
パッファエ１０読取データの開始アドレス １５−００− 予約済み 高位データ・パス・ビット３１−１８は、チャネル２メ
モリ・アドレス・レジスタの低位（１５−００）ビット
中にロードされる。ＭＡＲの高位ビット＜３ｌ−１６）
は、初期化の間に０にセットされている。ＤＭＡＣ２０
９は線２８６ａ％ｂ上でＤＳＡＣＫ信号に変換される線
２８５上のＤＴＡＣＫ信号によってＳ／８８プロセツサ
８２に応答する。Ｓ／８８プロセツサ６２は次に、選択
されたローカル記憶Ｉ１０読取バッファの開始アドレス
を使用して、５７８８プログラム制御を使用してＩ１０
コントローラ２０または２４などからローカル記憶２１
０に（４ＫＢまでの）データを移動する。
データ転送が完了した時、Ｓ／８８プロセツサ６２は第
４６０図に示すフォーマットでアドレス・パス２４７上
にＤＭＡＣチャネル２メモリ転送カウント選択を配置す
る。このとき、ビットは、 ３１−０８雪 ００７ＥＯＯ＝ＤＭＡＣレジスタ選択・
コマンド ０７−００品 ＢＣＵ及びＤＭＡＣチャネル２ＭＴＣ選
択 バイト・カウント、（ｃＣＷから得られた）記憶キー、
アダプタ・パス優先順位、及びカスタマ／■○Ａ空間ビ
ットはミ ５７８８プロセツサ６２によって第４５Ｐ図
に示すフォーマットでデータ・パス２２３上に配置され
る。
４６０図に示すフォーマットでアドレス・パス２４７上
にＤＭＡＣチャネル２メモリ転送カウント選択を配置す
る。このとき、ビットは、 ３１−０８雪 ００７ＥＯＯ＝ＤＭＡＣレジスタ選択・
コマンド ０７−００品 ＢＣＵ及びＤＭＡＣチャネル２ＭＴＣ選
択 バイト・カウント、（ｃＣＷから得られた）記憶キー、
アダプタ・パス優先順位、及びカスタマ／■○Ａ空間ビ
ットはミ ５７８８プロセツサ６２によって第４５Ｐ図
に示すフォーマットでデータ・パス２２３上に配置され
る。
このとき、
３１−２７冨 予約
２６＝ 高位バイト・カウント・ビット。二のビットは
、最大バイト・カウントが転送されつつある間のみ１と
なる。
、最大バイト・カウントが転送されつつある間のみ１と
なる。
２８−１８＝ ＤＭＡＣチャネル２ＭＴＣレジスタの
バイト・カウント ２６−１４＝ ＢＣＵ１５６にロードされるバイト・
カウント（最大４０９８）。パス・アダプタ１５４は、
４０９６バイトを転送するために１１１１ １１１１
１１１１というカウント（バイト・カウント−１）を要
する。それゆえ、ＥＣＵは、（６４バイト・ブロック中
の）バイト・オフセット・ビット１６−１４とともにそ
れをパス・アダプタ１５４に提供する前に一度、ダブル
ワード境界ビット２６−１６をデクリメントする。
バイト・カウント ２６−１４＝ ＢＣＵ１５６にロードされるバイト・
カウント（最大４０９８）。パス・アダプタ１５４は、
４０９６バイトを転送するために１１１１ １１１１
１１１１というカウント（バイト・カウント−１）を要
する。それゆえ、ＥＣＵは、（６４バイト・ブロック中
の）バイト・オフセット・ビット１６−１４とともにそ
れをパス・アダプタ１５４に提供する前に一度、ダブル
ワード境界ビット２６−１６をデクリメントする。
ｌ５−１４＝ 下位バイト・カウント・ビット。
これらのビットは、ダブルワード（３２ピツ）・）境界
からのバイト・オフセット−１（パス・アダプタのため
に）をあられす。これらのビットは、ＤＭＡＣ２０９ま
たはＢＣＵ１５８がダブルワードしか転送しないので、
それらによっては使用されない。それらのビットは、Ｓ
／３７０ ＢＳＭ１６２に対して提供するために、パ
ス・アダプタ１５４に渡される。
からのバイト・オフセット−１（パス・アダプタのため
に）をあられす。これらのビットは、ＤＭＡＣ２０９ま
たはＢＣＵ１５８がダブルワードしか転送しないので、
それらによっては使用されない。それらのビットは、Ｓ
／３７０ ＢＳＭ１６２に対して提供するために、パ
ス・アダプタ１５４に渡される。
１３−１２＝ アダプタ・パス・チャネル優先順位
１１−０８− 記憶キー
０７− カスタマ／ＩＯＡ空間ビット
０８−００− 予約
ＤＭＡＣ２０９は、データ・パス２２３の（バイト・カ
ウント）をチャネル２ＭＴＣレジスタにロードする。Ｂ
ＣＵ１５６は、上記コマンドがアドレス・パス２４７上
にあられれた時にデータ・パス内容を捕獲する。ビット
２８−１６はＢＳＭ書込セレクト・アップ・バイト・カ
ウンタ２２２中に格納され、ビット１３−０７は、アダ
プタ・パス・チャネル１アドレス・レジスタ２２７の高
位バイトに格納される。ＤＭＡＣ２０９は、線２ｅ５上
のＤＴＡＣＫｆｔｔにＪ： Ｉ）ＢＣＵ論理２５３に応
答する。論理２５３は、ＤＴＡＣＫ信号を、５７８８プ
ロセツサＳ２に対する３２ビツト・ポー）−ＤＳＡＣＫ
応答に変換する。転送バイト・カウントは、残りのデー
タ・パス・カウントとともに、後のＢＳＭ書込セレクト
・アップ・コマンドの間にパス・アダプタ１５４に提供
される。３３Ｍ書込境界カウンタ２２４（１！後の転送
以外の全て）またはＢＳＭ書込バイト・カウンタ（最後
の転送）中のカウントは、アダプタ・チャネル１書込コ
マンド・レジスタ２２２５にロードされる。
ウント）をチャネル２ＭＴＣレジスタにロードする。Ｂ
ＣＵ１５６は、上記コマンドがアドレス・パス２４７上
にあられれた時にデータ・パス内容を捕獲する。ビット
２８−１６はＢＳＭ書込セレクト・アップ・バイト・カ
ウンタ２２２中に格納され、ビット１３−０７は、アダ
プタ・パス・チャネル１アドレス・レジスタ２２７の高
位バイトに格納される。ＤＭＡＣ２０９は、線２ｅ５上
のＤＴＡＣＫｆｔｔにＪ： Ｉ）ＢＣＵ論理２５３に応
答する。論理２５３は、ＤＴＡＣＫ信号を、５７８８プ
ロセツサＳ２に対する３２ビツト・ポー）−ＤＳＡＣＫ
応答に変換する。転送バイト・カウントは、残りのデー
タ・パス・カウントとともに、後のＢＳＭ書込セレクト
・アップ・コマンドの間にパス・アダプタ１５４に提供
される。３３Ｍ書込境界カウンタ２２４（１！後の転送
以外の全て）またはＢＳＭ書込バイト・カウンタ（最後
の転送）中のカウントは、アダプタ・チャネル１書込コ
マンド・レジスタ２２２５にロードされる。
５７８８プロセツサ６２は次に、第４５Ｑ図に示すフォ
ーマットでローカル・アドレス・パス２４７上に８８Ｍ
セレクト・アップ・コマンドを発生し、このとき、ビッ
トは、 ３ｌ−００＝ ００７Ｅ○１１０４＝ＢＳ書込セレク
ト・アップ・コマンド ５７８８プロセツサはまた、８３Ｍ開始アドレスを第４
５Ｒ図に示すフォーマットでデータ・バス２２３上に配
置し、このとき、ビットは、３１−２４＝ 予約 ２３−００− ＢＳＭ開始アドレス データ・バス２２３上のＢＳＭ開始アドレスは、チャネ
ル１アドレス・レジスタ２２７及びＢＳＭ書込アドレス
・レジスタ２２８の下位バイトによって捕獲される。そ
れは後で（後述するように）Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１６４に送られる。ＢＣｌ
Ｊ １５６は次に、Ｓ／８８プロセツサ６２に対するＤ
ＳＡＣＫ１１２６６ａ、ｂ （３２ピツト・ボート）を
活動化する。この時点で、５７８８プロセツサ６２は解
放され、最早このＪ＠作に関与しない。
ーマットでローカル・アドレス・パス２４７上に８８Ｍ
セレクト・アップ・コマンドを発生し、このとき、ビッ
トは、 ３ｌ−００＝ ００７Ｅ○１１０４＝ＢＳ書込セレク
ト・アップ・コマンド ５７８８プロセツサはまた、８３Ｍ開始アドレスを第４
５Ｒ図に示すフォーマットでデータ・バス２２３上に配
置し、このとき、ビットは、３１−２４＝ 予約 ２３−００− ＢＳＭ開始アドレス データ・バス２２３上のＢＳＭ開始アドレスは、チャネ
ル１アドレス・レジスタ２２７及びＢＳＭ書込アドレス
・レジスタ２２８の下位バイトによって捕獲される。そ
れは後で（後述するように）Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１６４に送られる。ＢＣｌ
Ｊ １５６は次に、Ｓ／８８プロセツサ６２に対するＤ
ＳＡＣＫ１１２６６ａ、ｂ （３２ピツト・ボート）を
活動化する。この時点で、５７８８プロセツサ６２は解
放され、最早このＪ＠作に関与しない。
ＢＣＵ論理２５３はＢＳＭセレクト・アップ・コマンド
を発行してピット「０１」をバス２９０を介してコマン
ド・レジスタ２２５の高位バイトにゲートし、レジスタ
２２５のコマンド及びフィールド長を第４５Ｓ図に示す
フォーマットでバス２５２上に配置する。ここで、 ０−１＝ ＢＳＭセレクト・アップ・コマンド（書込
） ２−７エ フィールド長−１（最大６４バイト）レジス
タ２２７の内容は、第４５Ｔ図に示すフォーマットでア
ドレス／データ２５１上に（２サブサイクルで）配置さ
れる。ここで、ピットは、 ０−３藁 記憶キー ４＝ １ ５−６＝ 優先順位（プロセッサ・バスに対スルバス・
アダプタの） ７瓢 １＝カスタマ領域アクセス ○＝マイクロコード領域アクセス ８−３１＝ データ・フィールドの第１のバイトのＳ
／３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２５に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタＩＳ４のレ
ジスタ１２３に格納される。ＢＣＵ論理２５３はＤＭＡ
Ｃチャネル２に対する：！２８３Ｃ上でＲＥＱ２（ｍ号
を活動化する。
を発行してピット「０１」をバス２９０を介してコマン
ド・レジスタ２２５の高位バイトにゲートし、レジスタ
２２５のコマンド及びフィールド長を第４５Ｓ図に示す
フォーマットでバス２５２上に配置する。ここで、 ０−１＝ ＢＳＭセレクト・アップ・コマンド（書込
） ２−７エ フィールド長−１（最大６４バイト）レジス
タ２２７の内容は、第４５Ｔ図に示すフォーマットでア
ドレス／データ２５１上に（２サブサイクルで）配置さ
れる。ここで、ピットは、 ０−３藁 記憶キー ４＝ １ ５−６＝ 優先順位（プロセッサ・バスに対スルバス・
アダプタの） ７瓢 １＝カスタマ領域アクセス ○＝マイクロコード領域アクセス ８−３１＝ データ・フィールドの第１のバイトのＳ
／３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２５に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタＩＳ４のレ
ジスタ１２３に格納される。ＢＣＵ論理２５３はＤＭＡ
Ｃチャネル２に対する：！２８３Ｃ上でＲＥＱ２（ｍ号
を活動化する。
ＤＭＡＣ２０９は、ダブフレワードのデータを言己憶２
１０からアドレス・レジスタ２２７に転送するために、
バス２４８、ラッチ２３３、バス２４７、マルチプレク
サ２３２を介してＭＡＲから記憶２１０へＩ１０バッフ
ァ開始アドレスを送る。
１０からアドレス・レジスタ２２７に転送するために、
バス２４８、ラッチ２３３、バス２４７、マルチプレク
サ２３２を介してＭＡＲから記憶２１０へＩ１０バッフ
ァ開始アドレスを送る。
ＡＣＫ２ （ＤＭＡＣチャネル２肯定応答）がアドレス
・レジスタ２２７上で立ち上げられる。このことは、ア
ダプタ１５４に対する線２８２ ａ上のタグ・アップを
もたらす。
・レジスタ２２７上で立ち上げられる。このことは、ア
ダプタ１５４に対する線２８２ ａ上のタグ・アップを
もたらす。
アダプタ１５４は次に、レジスタ１１３を介する２つの
サブサイクルでレジスター２２７からバス・アダプタ・
バッファ２６０にダブルワードのデータを転送する。各
ダブルワードのデータを転送するために、ＲＥＱ／ＡＣ
Ｋ信号の書込みシーケンスとそれに続くタグ・アップ・
コマンドが反復される。ＢＣＵ１５６は、バス・アダプ
タＩＳ４に６４バイトまで提供される各ダブルワード（
３２ビツト）＠にレジスタ２２２．２２４中のバイト・
カウントと、ＤＭＡＣチャネル２のレジスタ２２８とＭ
ＴＣ中のアドレスをデクリメントする。
サブサイクルでレジスター２２７からバス・アダプタ・
バッファ２６０にダブルワードのデータを転送する。各
ダブルワードのデータを転送するために、ＲＥＱ／ＡＣ
Ｋ信号の書込みシーケンスとそれに続くタグ・アップ・
コマンドが反復される。ＢＣＵ１５６は、バス・アダプ
タＩＳ４に６４バイトまで提供される各ダブルワード（
３２ビツト）＠にレジスタ２２２．２２４中のバイト・
カウントと、ＤＭＡＣチャネル２のレジスタ２２８とＭ
ＴＣ中のアドレスをデクリメントする。
もし転送バイト・カウントが６４より大きいなら、（書
込み動作に関連して前述したように）ＢＣＵ１５６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシーケンスは、レジスタ２２２（最大４Ｋ
Ｂ）中のバイト・カウントがゼロになるまで繰り返され
る。
込み動作に関連して前述したように）ＢＣＵ１５６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシーケンスは、レジスタ２２２（最大４Ｋ
Ｂ）中のバイト・カウントがゼロになるまで繰り返され
る。
バス・アダプタ・バッファ２６０が満杯であるとき、Ｂ
ＣｌＪ １５６は、バス・アダプタがタグ・ダウン線２
６２Ｃを介して可用性の表示を与えるまで書込みシーケ
ンスを中断する。
ＣｌＪ １５６は、バス・アダプタがタグ・ダウン線２
６２Ｃを介して可用性の表示を与えるまで書込みシーケ
ンスを中断する。
バス・アダプタ１５４は、アダプタ・バスＢＳＭセレク
ト・アップ・コマンドを、プロセッサ・バス１７０及び
キー／状況バス上で、第４５ＬＪ及び第４５Ｖ図に示す
フォーマットでＳ／３７０プロセツサ・バスＩ１０メモ
リ・コマンドに変換する。ここで、プロセッサ・バス・
ピットにおいて、 ０＝ ０＝Ｉ１０メモリ・コマンド １＝ ０−記憶動作 ２−７冨 フィールド長 ８−３１冨実バイト・アドレス キー／状況バス・ピットにおいて、 ０−３＝ 記憶キー ４＝ 非動的変換 全てのデータが転送された時（バイト・カウント品０）
、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位エン
コーダ２１２に対する割り込みＢ２５８ａを活動化する
。
ト・アップ・コマンドを、プロセッサ・バス１７０及び
キー／状況バス上で、第４５ＬＪ及び第４５Ｖ図に示す
フォーマットでＳ／３７０プロセツサ・バスＩ１０メモ
リ・コマンドに変換する。ここで、プロセッサ・バス・
ピットにおいて、 ０＝ ０＝Ｉ１０メモリ・コマンド １＝ ０−記憶動作 ２−７冨 フィールド長 ８−３１冨実バイト・アドレス キー／状況バス・ピットにおいて、 ０−３＝ 記憶キー ４＝ 非動的変換 全てのデータが転送された時（バイト・カウント品０）
、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位エン
コーダ２１２に対する割り込みＢ２５８ａを活動化する
。
（ｃ）Ｓ／３７０高優先順位メツセージ転送シーケンス
・フロー 全ての高優先順位データは、１１０サブシステム（Ｓ／
８８プロセツサ６２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１ｓバイト）を実行するために５７
８８プロセツサ６２によってセットアツプされる。ＢＣ
Ｕ１５６は、データ通信（キュー・セレクト・アップ・
コマンド）のためにアダプタ・パス・チャネル１を使用
することになる。
・フロー 全ての高優先順位データは、１１０サブシステム（Ｓ／
８８プロセツサ６２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１ｓバイト）を実行するために５７
８８プロセツサ６２によってセットアツプされる。ＢＣ
Ｕ１５６は、データ通信（キュー・セレクト・アップ・
コマンド）のためにアダプタ・パス・チャネル１を使用
することになる。
ＢＣＵＩ ５６１５６は、Ｓ／８８プロセツサＰＥ６２
がチャネル３中のレジスタＭＴＣに対してＤＭＡＣメモ
リ転送カウント・ロードを実行する時、高優先順位メツ
セージ要求を検出する。この結果、ＢＣｔｌ１６６はチ
ャネル１のアダプタ・パス２６２上でＳ／３７０ Ｐ
Ｅ ８５に対するキュー・セレクト・アップ・コマンド
を発生する。もしその要求が検出された時Ｓ／３７０
Ｉ１０読取データ転送（アダプタ・パス・チャネル１
）が進行中なら、ＢＣＵ１５８は、その要求を受け入れ
る前に現在の８４バイト・ブロック転送が完了するまで
待つ。
がチャネル３中のレジスタＭＴＣに対してＤＭＡＣメモ
リ転送カウント・ロードを実行する時、高優先順位メツ
セージ要求を検出する。この結果、ＢＣｔｌ１６６はチ
ャネル１のアダプタ・パス２６２上でＳ／３７０ Ｐ
Ｅ ８５に対するキュー・セレクト・アップ・コマンド
を発生する。もしその要求が検出された時Ｓ／３７０
Ｉ１０読取データ転送（アダプタ・パス・チャネル１
）が進行中なら、ＢＣＵ１５８は、その要求を受け入れ
る前に現在の８４バイト・ブロック転送が完了するまで
待つ。
もしアダプタ・パス・チャネル１上にＩ１０活動が存在
しないなら、その要求は即時に処理されることになる。
しないなら、その要求は即時に処理されることになる。
この高優先順位メツセージ転送について次に詳細に説明
する。ＰＥ８２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・パス２２３．２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０中にメツセージ・データを
記憶する。
する。ＰＥ８２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・パス２２３．２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０中にメツセージ・データを
記憶する。
ＰＥ８２は、第４５Ｗ図に示すフォーマットでローカル
・アドレス・パス２４７上に情報を配置することにより
、ＤＭＡＣチャネル３メモリ・アドレス・レジスタＭＡ
Ｒにローカル・バッファ・メツセージ開始アドレスをセ
ットする。ここで、３１−０１−０８＝００７ＥＯＯ＝
Ｄアドレス選択コマンド ０７−０７−００＝Ｄチヤネル３メモリ・アドレス・レ
ジスタ（低）１１択 メモリ・アドレス・レジスタとして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４５
ＸＩ］に示すフォーマットでデータ・パス２２３上に配
置される。ここで、３ｌ−１８＝ 記憶２１０中のロ
ーカル・バッファ・メツセージ・データの開始アドレス
１５−００＝ 予約 高位データ・パス（ビット３ｌ−１６）は、ＤＭＡＣチ
ャネル３メモリ・アドレス・レジスタＭＡＲの低位（ビ
ット１５−０）部分にロードされることになる。ＭＡＲ
の高位ビット（３１−１６）は、初期化の間にゼロにセ
ットされている。
・アドレス・パス２４７上に情報を配置することにより
、ＤＭＡＣチャネル３メモリ・アドレス・レジスタＭＡ
Ｒにローカル・バッファ・メツセージ開始アドレスをセ
ットする。ここで、３１−０１−０８＝００７ＥＯＯ＝
Ｄアドレス選択コマンド ０７−０７−００＝Ｄチヤネル３メモリ・アドレス・レ
ジスタ（低）１１択 メモリ・アドレス・レジスタとして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４５
ＸＩ］に示すフォーマットでデータ・パス２２３上に配
置される。ここで、３ｌ−１８＝ 記憶２１０中のロ
ーカル・バッファ・メツセージ・データの開始アドレス
１５−００＝ 予約 高位データ・パス（ビット３ｌ−１６）は、ＤＭＡＣチ
ャネル３メモリ・アドレス・レジスタＭＡＲの低位（ビ
ット１５−０）部分にロードされることになる。ＭＡＲ
の高位ビット（３１−１６）は、初期化の間にゼロにセ
ットされている。
ＤＭＡＣ２０９は、５７８８プロセツサ８２に対して、
線２８６ａ上でＢＣＵ論理２５３を介して１６ビツト・
ポートＤＳＡＣＫＩＩ号に変換される、１１２８ｓ上の
ＤＴＡＣＫ（１号で以て応答する。
線２８６ａ上でＢＣＵ論理２５３を介して１６ビツト・
ポートＤＳＡＣＫＩＩ号に変換される、１１２８ｓ上の
ＤＴＡＣＫ（１号で以て応答する。
５７８８プロセツサ６２は次に、第４５Ｙ図で示すフォ
ーマットでローカル・アドレス・パス２４７上にコマン
ドを配置する。ここで、３ｌ−０８＝ ００７ＥＯＯ
＝ＤＭＡＣレジスタ選択コマンド ０７−００そ ＢＣＵ及びＤＭＡＣチャネル３ＭＴＣ選
択 バイト・カウント、記憶キー及びカスタマ／工ＯＡ空間
ビットは、第４５Ｚ図に示すフォーマットで５７８８プ
ロセツサ６２によってデータ・パス上に配置されること
になる。ここで、３１−２０雪 予約 １９−１６＝ 転送バイト・カウント・ビット。
ーマットでローカル・アドレス・パス２４７上にコマン
ドを配置する。ここで、３ｌ−０８＝ ００７ＥＯＯ
＝ＤＭＡＣレジスタ選択コマンド ０７−００そ ＢＣＵ及びＤＭＡＣチャネル３ＭＴＣ選
択 バイト・カウント、記憶キー及びカスタマ／工ＯＡ空間
ビットは、第４５Ｚ図に示すフォーマットで５７８８プ
ロセツサ６２によってデータ・パス上に配置されること
になる。ここで、３１−２０雪 予約 １９−１６＝ 転送バイト・カウント・ビット。
これらのビットは、ＤＭＡＣ２０９及びＢＣＵＩ５６に
ロードされる。それらは、ＤＭＡＣ２０９及びＢＣＵ１
５８に対するダブルワード・カウントをあられす（最大
６４バイト）。
ロードされる。それらは、ＤＭＡＣ２０９及びＢＣＵ１
５８に対するダブルワード・カウントをあられす（最大
６４バイト）。
１５−１２瓢 ゼロ
１ｉ−ｏｓ−記憶キー
０７＝ カスタマ／ＩＯＡ空間ビット
０６−００に 予約
ＤＭＡＣ２０９は、データ・バス２２３の高位ワード（
バイト・カウント）を、チャネル３メモリ転送カウント
・レジスタ２２５中にロードする。ＢＣＵ１６６は、こ
の特定のコマンドが、ビット１９−１６をキュー・セレ
クト・アップ・カウンタ２６４に格納しビット１１−０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアト１ノス・パス２４７上にあられれるとき
、そのデータ・パス内容を獲得する。
バイト・カウント）を、チャネル３メモリ転送カウント
・レジスタ２２５中にロードする。ＢＣＵ１６６は、こ
の特定のコマンドが、ビット１９−１６をキュー・セレ
クト・アップ・カウンタ２６４に格納しビット１１−０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアト１ノス・パス２４７上にあられれるとき
、そのデータ・パス内容を獲得する。
ＤＭＡＣ２０９は、ＰＥ６２に対して、４！２８６ａ、
ｂ上の３２ビツト・ボートＤＳＡＣＫ応答にＤＴＡＣＫ
信号を変換する論理２６３に対するＤＴＡＣＫ信号で応
答する。この動作は、ＢＣＵ１６６に、ローカル記憶２
１０からＳ／３７０ＢＳＭ１６２に対する高優先順位メ
ツセージ転送を開始するように報知する。その転送バイ
ト・カウントは、第４５２図に記す追加的なデータとと
もに、ＢＣＵによって発生されたキュー・セレクト・ア
ップ・コマンドの間にパス・アダプタ１５４に提供され
る。キュー選択カウンタ２６４は、チャネル１書込コマ
ンド・レジスタ２２５のビット４−７にロードされる。
ｂ上の３２ビツト・ボートＤＳＡＣＫ応答にＤＴＡＣＫ
信号を変換する論理２６３に対するＤＴＡＣＫ信号で応
答する。この動作は、ＢＣＵ１６６に、ローカル記憶２
１０からＳ／３７０ＢＳＭ１６２に対する高優先順位メ
ツセージ転送を開始するように報知する。その転送バイ
ト・カウントは、第４５２図に記す追加的なデータとと
もに、ＢＣＵによって発生されたキュー・セレクト・ア
ップ・コマンドの間にパス・アダプタ１５４に提供され
る。キュー選択カウンタ２６４は、チャネル１書込コマ
ンド・レジスタ２２５のビット４−７にロードされる。
ＢＣＵ１５６は、バス２９０を介してレジスタ２２５に
キュー・セレクト・アップ・コマンドを配置し、レジス
タ２２５中のデータは、第４６ＡＡ図に示すフォーマッ
トでアダプタ・バス２５２（チャネル１）上に配置され
る。ここで、 ０−１− キュー・セレクト・・アップ・コマンド（
書込〉 ２−７戦 フィールド長−１＜１−８バイト）レジスタ
２２７を介してアドレス／データ・パス２５１上に配置
される情報は、第４５ＡＢ図に示されており、ここで、 ０−３冨 記憶キー ４−６冨 ゼロ ７雪 １雪カスタマ領戚アクセス ０冨マイクロコード領域アクセス ８−３１台 無関係 バス２６２及び２５１じようのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
ＣＵ論理２５３は次に、ＲＥＱんせ２６３ｄ （ＤＭＡ
チャネル要求）を付勢する。ＤＭＡＣ２０９は（ＭＡＲ
からの）Ｉ１０バッファ開始アドレスをローカル・パス
上に配置し、ＡＣＫ （ＤＭＡＣチャネル３肯定応答）
１４！２６４ｄを立ち上げる。ＢＣｔＪ１５Ｂは次に、
ローカル記憶２１０中のアドレスされたＩ１０バッファ
中のデータの最初の４バイトを、５ＹＮＣレジスタ１１
３を介する２サブサイクルでアダプタ・バッファ２６０
に転送する。それに続く４バイトは、バス・アダプタ１
５４に対するタグ・アップ・コマンドと、ＤＭＡＣに対
するＲＥＱ／ＡＣＫ線２８３ｄ、２６４ｄによって指令
されるシーケンスによって転送される。ＢＣＵ１５６は
、パス・アダプタ１５４に提供される各ダブルワード（
３２ビツト）毎に、そのバイト・カウントをデクリメン
トする。
キュー・セレクト・アップ・コマンドを配置し、レジス
タ２２５中のデータは、第４６ＡＡ図に示すフォーマッ
トでアダプタ・バス２５２（チャネル１）上に配置され
る。ここで、 ０−１− キュー・セレクト・・アップ・コマンド（
書込〉 ２−７戦 フィールド長−１＜１−８バイト）レジスタ
２２７を介してアドレス／データ・パス２５１上に配置
される情報は、第４５ＡＢ図に示されており、ここで、 ０−３冨 記憶キー ４−６冨 ゼロ ７雪 １雪カスタマ領戚アクセス ０冨マイクロコード領域アクセス ８−３１台 無関係 バス２６２及び２５１じようのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
ＣＵ論理２５３は次に、ＲＥＱんせ２６３ｄ （ＤＭＡ
チャネル要求）を付勢する。ＤＭＡＣ２０９は（ＭＡＲ
からの）Ｉ１０バッファ開始アドレスをローカル・パス
上に配置し、ＡＣＫ （ＤＭＡＣチャネル３肯定応答）
１４！２６４ｄを立ち上げる。ＢＣｔＪ１５Ｂは次に、
ローカル記憶２１０中のアドレスされたＩ１０バッファ
中のデータの最初の４バイトを、５ＹＮＣレジスタ１１
３を介する２サブサイクルでアダプタ・バッファ２６０
に転送する。それに続く４バイトは、バス・アダプタ１
５４に対するタグ・アップ・コマンドと、ＤＭＡＣに対
するＲＥＱ／ＡＣＫ線２８３ｄ、２６４ｄによって指令
されるシーケンスによって転送される。ＢＣＵ１５６は
、パス・アダプタ１５４に提供される各ダブルワード（
３２ビツト）毎に、そのバイト・カウントをデクリメン
トする。
バス・アダプタ１５４は、記憶１６２の領域１８９にメ
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセツサ・バスＩ１０メモリ・コ
マンドに変換する。そのフォーマットは、第４６ＡＣ図
に示されており、ここで、ＰＲＯＣＢｕｓビッビッは、 ０＝ ０＝Ｉ１０メモリ・コマンド １＝ ０冨記憶動作 ２−７− フィールド長（最大６４バイト）８−３１＝
（アダプタ・レジスタ１１０．１１２からの）実バ
イト・アドレス プロセッサ８５キー／状況パスは、第４５ＡＤ図に示す
フォーマットをもち、ここで、０−３富 記憶キー ４− 動的変換なし そのメツセージ・データが全てバス゛アダプタ１５４（
バイト・カウント＝Ｏ）に転送された時、ＤＭＡＣ２０
９はＳ／８８プロセッサ優先順位エンコーダ２１２に対
する割り込み線２０９ｔ−活動化する。ＤＭＡＣ２０９
は、そのデータ・パス２４８の最下位バイトから、ロー
カル・デ−タ・バス２２３のドライバ・レシーバ２３４
及びビット２３−１６を介して５７８８プロセツサ・デ
ータ・バス１６１Ｄのビット２３−１６に割り込みベク
タを提供する。、ＤＭＡＣ２０９は、ＰＥ６２に、１６
ビツトＤＳＡＣＫを返す。
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセツサ・バスＩ１０メモリ・コ
マンドに変換する。そのフォーマットは、第４６ＡＣ図
に示されており、ここで、ＰＲＯＣＢｕｓビッビッは、 ０＝ ０＝Ｉ１０メモリ・コマンド １＝ ０冨記憶動作 ２−７− フィールド長（最大６４バイト）８−３１＝
（アダプタ・レジスタ１１０．１１２からの）実バ
イト・アドレス プロセッサ８５キー／状況パスは、第４５ＡＤ図に示す
フォーマットをもち、ここで、０−３富 記憶キー ４− 動的変換なし そのメツセージ・データが全てバス゛アダプタ１５４（
バイト・カウント＝Ｏ）に転送された時、ＤＭＡＣ２０
９はＳ／８８プロセッサ優先順位エンコーダ２１２に対
する割り込み線２０９ｔ−活動化する。ＤＭＡＣ２０９
は、そのデータ・パス２４８の最下位バイトから、ロー
カル・デ−タ・バス２２３のドライバ・レシーバ２３４
及びビット２３−１６を介して５７８８プロセツサ・デ
ータ・バス１６１Ｄのビット２３−１６に割り込みベク
タを提供する。、ＤＭＡＣ２０９は、ＰＥ６２に、１６
ビツトＤＳＡＣＫを返す。
（Ｄ）ＢＣＵ状況コマンド
読取りＣ１Ｊ状況コマンドは、ＢＣＵ１５６の現在の状
況を読取るために５７８８プロセツサ６２によって発行
することができる。そのコマンドは、第４５ＡＥ図に示
すフォーマットで、Ｓ／８８プロセツサ６２によってア
ドレス・パス２４７じ上うに配置される。すなわち、 ３ｌ−００＝ Ｏ○７４０１ ＱＣ−読取りＣＵ状況
コマンド ＢＣＵ１５６は、第４５Ｆ図に示す状況をデータ・パス
上に配置し、ＤＳＡＣＫ ＜３２ビツト・ボート）をパ
ス２６６ＰＥ６２上に配置する。第４５ Ａ”Ｆ図に示
すビットは次のことをあられす。
況を読取るために５７８８プロセツサ６２によって発行
することができる。そのコマンドは、第４５ＡＥ図に示
すフォーマットで、Ｓ／８８プロセツサ６２によってア
ドレス・パス２４７じ上うに配置される。すなわち、 ３ｌ−００＝ Ｏ○７４０１ ＱＣ−読取りＣＵ状況
コマンド ＢＣＵ１５６は、第４５Ｆ図に示す状況をデータ・パス
上に配置し、ＤＳＡＣＫ ＜３２ビツト・ボート）をパ
ス２６６ＰＥ６２上に配置する。第４５ Ａ”Ｆ図に示
すビットは次のことをあられす。
３ｌ−２９＝ アダプタ・パス・チャネル０状況−キ
ーチエツク、アドレス・チエツク２Ｂ＝ １＝最後の
データ・サイクル○＝他の全てのデータ・サイクル ２７−２６＝ アダプタ・パス・チャネル１状況−キ
ーチエツク、アドレス・チエツク２５＝ バッファが
可屈でない（キュー・セレクト・アップ・コマンド） ２４＝ １＝最後のデータ・サイクルＯ＝他の全ての
データ・サイクル ２３＝ アダプタ・パス・チャネル０タグ・ダウン ２２＝ アダプタ・パス・チャネル１タグ・ダウン ２１＝ ＢＳＭ読取同期チエツク ２０＝ ＢＳＭ読取セレクト・アップ要求／保留ラッ
チ １９＝ ＢＳＭ書込セレク）・・アップ要求／保留ラ
ッチ １８＝ キュー・セレクト・アップ要求／保留ラッチ １７＝ 読取メイルボックス進行中 １６＝ ＢＳＭ読取進行中 １６＝ ＢＳＭ書込進行中 １４＝ キュー・セレクト・アップ進行中Ｂ−ＣＯ状況
ピッｌ１−２１（ＢＳ読取同期チエツク）は、５７８８
プロセツサ６２によって読取られた後、リセットされる
ことになる。このビットは、ＢＳＭ動作が完了した時パ
ス・アダプタ１５４及びＢＣＵ１６６バイト・カウント
が一致しないことを示す。それゆえ、再同期を要するエ
ラーが検出される。
ーチエツク、アドレス・チエツク２Ｂ＝ １＝最後の
データ・サイクル○＝他の全てのデータ・サイクル ２７−２６＝ アダプタ・パス・チャネル１状況−キ
ーチエツク、アドレス・チエツク２５＝ バッファが
可屈でない（キュー・セレクト・アップ・コマンド） ２４＝ １＝最後のデータ・サイクルＯ＝他の全ての
データ・サイクル ２３＝ アダプタ・パス・チャネル０タグ・ダウン ２２＝ アダプタ・パス・チャネル１タグ・ダウン ２１＝ ＢＳＭ読取同期チエツク ２０＝ ＢＳＭ読取セレクト・アップ要求／保留ラッ
チ １９＝ ＢＳＭ書込セレク）・・アップ要求／保留ラ
ッチ １８＝ キュー・セレクト・アップ要求／保留ラッチ １７＝ 読取メイルボックス進行中 １６＝ ＢＳＭ読取進行中 １６＝ ＢＳＭ書込進行中 １４＝ キュー・セレクト・アップ進行中Ｂ−ＣＯ状況
ピッｌ１−２１（ＢＳ読取同期チエツク）は、５７８８
プロセツサ６２によって読取られた後、リセットされる
ことになる。このビットは、ＢＳＭ動作が完了した時パ
ス・アダプタ１５４及びＢＣＵ１６６バイト・カウント
が一致しないことを示す。それゆえ、再同期を要するエ
ラーが検出される。
ＢＳＭ書込動作の場合、パス・アダプタ１５４は、全て
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次に、
パス・アダプタ１５４によって非活動化され、その時点
で状況表示子がＢＣＵ１５６に提供されＢＣＵ１５６に
よって獲得される。もしタグ・ダウンが１００μ秒以内
に非活動化されないなら、ＢＣＵ１５６はパス・アダプ
タ１５４に対するキャンセル線（図示しない）を活動化
する。このことは次に、パス・アダプタ１５４のＢＣＵ
ｌ ５６からの切り放しをもたらす。タグ・ダウン２６
２ｂはまた、コマンド／状況バス２５２を介してはＢＣ
Ｕ１５６に報告することがでないエラーを示すためにパ
ス・アダプタ１５４によって使用される。
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次に、
パス・アダプタ１５４によって非活動化され、その時点
で状況表示子がＢＣＵ１５６に提供されＢＣＵ１５６に
よって獲得される。もしタグ・ダウンが１００μ秒以内
に非活動化されないなら、ＢＣＵ１５６はパス・アダプ
タ１５４に対するキャンセル線（図示しない）を活動化
する。このことは次に、パス・アダプタ１５４のＢＣＵ
ｌ ５６からの切り放しをもたらす。タグ・ダウン２６
２ｂはまた、コマンド／状況バス２５２を介してはＢＣ
Ｕ１５６に報告することがでないエラーを示すためにパ
ス・アダプタ１５４によって使用される。
（Ｅ）プログラムされたＢＣＵリセットＰＥ６２によっ
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１５６に対する電源投入時リセットと同一の機能を果
たす。それは、ＢＣＵの任意の以上条件をリセットする
ために、任意の時点で発行することができる。しかし、
このコマンドを実行するためには、ハードウェアによっ
てローカル・パス・サイクル（００７ＥＸＸＸＸ）が認
識されなくてはならない。
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１５６に対する電源投入時リセットと同一の機能を果
たす。それは、ＢＣＵの任意の以上条件をリセットする
ために、任意の時点で発行することができる。しかし、
このコマンドを実行するためには、ハードウェアによっ
てローカル・パス・サイクル（００７ＥＸＸＸＸ）が認
識されなくてはならない。
このコマンドは、第４５ＡＧ図で示すフォーマットでＳ
／８８プロセツサによってローカル・アドレス・パス２
４７上に配置され、ここで、３ｌ−００＝ ００７Ｅ
Ｏ○０Ｏ−ＢＣＵリセットコマンド そのデータ・パス内容は、ＢＣＵ１５８によって無視さ
れることになる。ＢＣＵ１６８はＳ／８８プロセツサ６
２に対して、線２６６ａ、ｂ上でＤＳＡＣＫ （３２ビ
ツト・ポート）を返すことになる。
／８８プロセツサによってローカル・アドレス・パス２
４７上に配置され、ここで、３ｌ−００＝ ００７Ｅ
Ｏ○０Ｏ−ＢＣＵリセットコマンド そのデータ・パス内容は、ＢＣＵ１５８によって無視さ
れることになる。ＢＣＵ１６８はＳ／８８プロセツサ６
２に対して、線２６６ａ、ｂ上でＤＳＡＣＫ （３２ビ
ツト・ポート）を返すことになる。
Ｅ２２．カウント、キー 及びデータ・フォーマット・
エミュレーション（第４８Ａないしに図） Ｓ７８８上でのＳ／３７０ＤＡＳＤのエミュレーション
について、Ｓ／３７０ １１０プログラムをＳ／８８プ
ロセツサ及びＩ１０装置によって実行することができる
ような好適な様式を示す例によって説明しよう、Ｓ／３
７０は、オブジェクト・システムと呼ばれ、Ｓ／８８は
ターゲット・システムと呼ばれる。オブジェクト・シス
テムのためのＤＡＳＤ （直接アクセス記憶装置）デー
タは、エミュレーション・フォーマットでターゲット・
システムによって維持される。Ｓ／３７０プロセツサで
走るＳ／３７０コードは、オブジェクト・システム・ソ
フトウェアと呼ばれる。以下の説明は３つの部分に分け
られる。
エミュレーション（第４８Ａないしに図） Ｓ７８８上でのＳ／３７０ＤＡＳＤのエミュレーション
について、Ｓ／３７０ １１０プログラムをＳ／８８プ
ロセツサ及びＩ１０装置によって実行することができる
ような好適な様式を示す例によって説明しよう、Ｓ／３
７０は、オブジェクト・システムと呼ばれ、Ｓ／８８は
ターゲット・システムと呼ばれる。オブジェクト・シス
テムのためのＤＡＳＤ （直接アクセス記憶装置）デー
タは、エミュレーション・フォーマットでターゲット・
システムによって維持される。Ｓ／３７０プロセツサで
走るＳ／３７０コードは、オブジェクト・システム・ソ
フトウェアと呼ばれる。以下の説明は３つの部分に分け
られる。
（１）オブジェクト・システム−ここでは、既存のＳ／
３７０直接アクセス記憶製品によって使用されるカウン
ト、キー、及び記録フォーマット・の簡単な説明を与え
る。
３７０直接アクセス記憶製品によって使用されるカウン
ト、キー、及び記録フォーマット・の簡単な説明を与え
る。
（２）ターゲット・システム−ここでは、ＤＡＳＤプロ
グラム・インターフェース・モデルを説明する。
グラム・インターフェース・モデルを説明する。
（３）エミュレーション・フォーマット−ここでは、使
用されるエミュレーション・フォーマットへのオブジェ
クト・システム・フィールドのマツピングを説明する。
用されるエミュレーション・フォーマットへのオブジェ
クト・システム・フィールドのマツピングを説明する。
（４）エミュ１ノージョン機能−ここでは、エミュレー
ション機能へのオブジェクト・システム機能のマツピン
グを説明する。
ション機能へのオブジェクト・システム機能のマツピン
グを説明する。
（１）オブジェクト・システム
ＤＡＳＤ物理的媒体は、シリンダと、トラックに区画さ
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで異なる。各シリンダは、２バイトのシリン
ダ番号（ｃＣ）によってプログラムがアドレス可能であ
り、シリンダ内の個々のトラックは、めいめいが２バイ
トのヘッド番号（ＨＨ）によってアドレス可能な個別の
読取／書込ヘッドによってアクセスされる。トラックの
物理的位置は、そのシリンダ及び与えられ、それゆえ、
４バイト・トラック・アドレス（ｃＣＨＨ）によって指
定される。各トラックは、ホーム・アドレスと、トラッ
ク記述子（レコードＯ）と、１つまたはそれ以上のデー
タ・レコードを有する。各レコードのサイズはプログラ
ム可能である。そして、ホーム・アドレス及びレコード
・サイズがトラック上に書かれる時、そのトラックはフ
ォーマットされたと称される。全てのトラックは、その
トラック・インデックスから次のトラック・インデック
スへとフォーマットされる。第４６ＡＩＩは、そのよう
な１つのトラックを示す。
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで異なる。各シリンダは、２バイトのシリン
ダ番号（ｃＣ）によってプログラムがアドレス可能であ
り、シリンダ内の個々のトラックは、めいめいが２バイ
トのヘッド番号（ＨＨ）によってアドレス可能な個別の
読取／書込ヘッドによってアクセスされる。トラックの
物理的位置は、そのシリンダ及び与えられ、それゆえ、
４バイト・トラック・アドレス（ｃＣＨＨ）によって指
定される。各トラックは、ホーム・アドレスと、トラッ
ク記述子（レコードＯ）と、１つまたはそれ以上のデー
タ・レコードを有する。各レコードのサイズはプログラ
ム可能である。そして、ホーム・アドレス及びレコード
・サイズがトラック上に書かれる時、そのトラックはフ
ォーマットされたと称される。全てのトラックは、その
トラック・インデックスから次のトラック・インデック
スへとフォーマットされる。第４６ＡＩＩは、そのよう
な１つのトラックを示す。
物理的媒体上に記録された情報の基本的単位は、８つの
ビットからなるデータ・バイトである。データ・バイト
のグループが領域を構威し、装置は、それらの領域の間
にギャップを書き込むことによってこれらの領域を分割
する。各レコードは２つの（カウント、データ）または
３つのくカウント、キー データ）領域からなり、−方
、ホームアドレスは、１つｔ２けの領域からなる。オブ
ジェクト・システム・レコードを構成する３つの領域は
、カウント、キー（オプションン、及びデータである。
ビットからなるデータ・バイトである。データ・バイト
のグループが領域を構威し、装置は、それらの領域の間
にギャップを書き込むことによってこれらの領域を分割
する。各レコードは２つの（カウント、データ）または
３つのくカウント、キー データ）領域からなり、−方
、ホームアドレスは、１つｔ２けの領域からなる。オブ
ジェクト・システム・レコードを構成する３つの領域は
、カウント、キー（オプションン、及びデータである。
カウント領域は、次のようなフィールドを含む。
Ｆ フラグ １バイト トラック条件、論理レコード・
トラック・オーバーフローをあられす。
トラック・オーバーフローをあられす。
ＣＣＨＨトラック・アドレス ２バイト トラックが物
理的に位置するシリンダ及びヘッド番号を示す。
理的に位置するシリンダ及びヘッド番号を示す。
Ｒレコード番号 １バイト トラック上のレコードの順
次番号を示す。
次番号を示す。
ＫＬ キー長 １バイト キー領域中のバイト数を示
す。
す。
ＤＬ データ長 ２バイト データ領域中のバイト数
をあられす。
をあられす。
ＥＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
キー領域は、次のようなフィールドを含む。
（もしＫＬ＝０なら、この領域及びそのギャップは、省
略される’ｔ ＫＥＹ キー ＫＬバイトユーザー・
データ ＦＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
略される’ｔ ＫＥＹ キー ＫＬバイトユーザー・
データ ＦＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
データ領域は、次のようなフィールドを含む。
ＤＡＴＡ データ ＤＬバイト ユーザー・データ
ＦＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
各トラックの最初の領域は、ホーム・アドレスである。
それは、次のフィールドを含む。
Ｆ フラグ １バイトトラック条件を示す。
ＣＣＨ）ｌ トラック・アドレス ２バイト トラッ
クが物理的に位置するシリンダ及びヘッド番号を示す。
クが物理的に位置するシリンダ及びヘッド番号を示す。
ＦＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
レコード０（トラック記述子）は常に、水−・ム・アド
レスに続く最初のレコードである。好適なプログラミン
グ・システムにおいては、レコー・ドＯＣＣＨＨフィー
ルドは、そのトラックが欠陥としてフラグされた場合の
化１ｉＦ Ｉ−ラックを決定する。キー長は、レコード
Ｏの場合通常ゼロである。キー領域はオプションであっ
て、もし存在するなら、１乃至２６６バイトを含むこヒ
ができる。レコードの数は、フォーマット書込ＣＣＷコ
マンドが、カウント、キー及びデータ領域を書込時に決
定される。レコードがフォーマットされた後、ユーザー
・データ領域はそのトラックの隣接レコードを破壊する
ことなく読取り、または再書込することができる。もし
レコードが再フォ−マツトされたなら、そのトラック上
のそれに続くレコードが破壊される。
レスに続く最初のレコードである。好適なプログラミン
グ・システムにおいては、レコー・ドＯＣＣＨＨフィー
ルドは、そのトラックが欠陥としてフラグされた場合の
化１ｉＦ Ｉ−ラックを決定する。キー長は、レコード
Ｏの場合通常ゼロである。キー領域はオプションであっ
て、もし存在するなら、１乃至２６６バイトを含むこヒ
ができる。レコードの数は、フォーマット書込ＣＣＷコ
マンドが、カウント、キー及びデータ領域を書込時に決
定される。レコードがフォーマットされた後、ユーザー
・データ領域はそのトラックの隣接レコードを破壊する
ことなく読取り、または再書込することができる。もし
レコードが再フォ−マツトされたなら、そのトラック上
のそれに続くレコードが破壊される。
（２）ターゲット・システム
ＤＡＳＤ （第４６Ｂ図）は、１から順次的に番号付け
された４０９６ブロツクのデータを含むファイルの形式
でＳ／８８マイクロコードに提供される。エミュレーシ
ョン機構は、オブジェクト・システム・フォーマット及
び機能を、使用可能なターゲット・システム・フォーマ
ット及び機能の組合せにマツプする。
された４０９６ブロツクのデータを含むファイルの形式
でＳ／８８マイクロコードに提供される。エミュレーシ
ョン機構は、オブジェクト・システム・フォーマット及
び機能を、使用可能なターゲット・システム・フォーマ
ット及び機能の組合せにマツプする。
（３）エミュレーション・フォーマットオブジェクト・
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって異なる。ＤＡＳタイプとモデルは、
さまざまなパラメータとともに、ターゲット・システム
・ファイル（第４８Ｃ図）の最初のデータ・ブロック（
情報）に維持される。このファイルの残りは、エミュレ
ートされたオブジェクト・トラック・データ（第４６Ｃ
図）を含む。各トラック毎に必要とされるターゲット・
システム・データ・ブロックの数は、最初のデータ・ブ
ロックに維持されているパラメータである。、ＣＣＨＨ
＝ＯＯＯＯで始まる、オブジエクト・システム中の各ト
ラックは、ターゲット・システム・ファイル中に順次的
に維持される。その開始ブロック番号は、ＣＣＨＨと、
情報ブロック中に維持されるオブジェクト・ディスク・
サイズが与えられると計算することができる。
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって異なる。ＤＡＳタイプとモデルは、
さまざまなパラメータとともに、ターゲット・システム
・ファイル（第４８Ｃ図）の最初のデータ・ブロック（
情報）に維持される。このファイルの残りは、エミュレ
ートされたオブジェクト・トラック・データ（第４６Ｃ
図）を含む。各トラック毎に必要とされるターゲット・
システム・データ・ブロックの数は、最初のデータ・ブ
ロックに維持されているパラメータである。、ＣＣＨＨ
＝ＯＯＯＯで始まる、オブジエクト・システム中の各ト
ラックは、ターゲット・システム・ファイル中に順次的
に維持される。その開始ブロック番号は、ＣＣＨＨと、
情報ブロック中に維持されるオブジェクト・ディスク・
サイズが与えられると計算することができる。
エミュレートされた各トラックく第４６Ｄ図）は、現在
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー、データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー、データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。
オブジェクト・システム・データは、維持、暗示的に保
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。
全てのギャップは不要であって、維持されない、ＦＣＣ
は、データの完全性がターゲット・システムによって維
持されるので、作成されずまた維持されない。ターゲッ
ト・システムによって提供されるプログラム・モデルが
全ての障害的物理表面領域を除去するので、オブジェク
ト・システム中の代替トラックが障害のない様式で実現
される。このことは、トラック条件を示すフラグ・バイ
ト（Ｆ）が維持されず、オブジェクト・システム・ソフ
トウェアによって書かれるフラグ・バイトが有効性のた
めチエツクされ棄却されることを意味する。
は、データの完全性がターゲット・システムによって維
持されるので、作成されずまた維持されない。ターゲッ
ト・システムによって提供されるプログラム・モデルが
全ての障害的物理表面領域を除去するので、オブジェク
ト・システム中の代替トラックが障害のない様式で実現
される。このことは、トラック条件を示すフラグ・バイ
ト（Ｆ）が維持されず、オブジェクト・システム・ソフ
トウェアによって書かれるフラグ・バイトが有効性のた
めチエツクされ棄却されることを意味する。
オブジェクト・システム・ソフトウェアによって渡され
るＣＣＨ）？ ＜１−ラック・アドレス）は、ターゲッ
ト・システムＤＡＳＤファイル中のエミュレートされた
トラックの位置を計算するために使用される。それは、
後述するトラック・ヘッダ中に維持されるが、エミュレ
ートされたトラックのカウント及びホーム・アドレスを
通じて増加しない。ホーム・アドレスは、明示的領域と
しては維持されない。やはりオブジェクト・システム・
ソフトウェアによって渡されるレコード番号（Ｒ）は、
暗示的に維持され、明示データとしては現れない。
るＣＣＨ）？ ＜１−ラック・アドレス）は、ターゲッ
ト・システムＤＡＳＤファイル中のエミュレートされた
トラックの位置を計算するために使用される。それは、
後述するトラック・ヘッダ中に維持されるが、エミュレ
ートされたトラックのカウント及びホーム・アドレスを
通じて増加しない。ホーム・アドレスは、明示的領域と
しては維持されない。やはりオブジェクト・システム・
ソフトウェアによって渡されるレコード番号（Ｒ）は、
暗示的に維持され、明示データとしては現れない。
各レコードの、ユーザー・データ、オプシ曹ンのキー及
びデータ・フィールドは、トラック・ディレクトリ（第
４８Ｄ図）の直ぐ後に続くエミュレートされたトラック
に順次的な様式で維持される。
びデータ・フィールドは、トラック・ディレクトリ（第
４８Ｄ図）の直ぐ後に続くエミュレートされたトラック
に順次的な様式で維持される。
オブジェクト・システム・データの残り（Ｆ（論理レコ
ード・トラック・オーバーフロー）、ＫＬ及びＤＬ）は
、トラック・ディレクトリに維持される（＠４６ Ｅ図
）。ディレクトリ・エントリは、Ｆと、ＫＬと、ＤＬと
、レコード毎のユーザー・データ（キー及びデータ）に
対するポインタルを含む。第４６Ｅ図は、ヘッダと、デ
ィレクトリ及びユーザー・データ構成上、エミュレート
されたトラックのり二ゲット・システム４ Ｋ Ｂブロ
ックに対するマツピングを示す。ポインタｐＯ−ｐ２は
、ユーザー・データ・レコード０−２の開始アドレス＜
４ＫＢブロツク内の）を指し示す。
ード・トラック・オーバーフロー）、ＫＬ及びＤＬ）は
、トラック・ディレクトリに維持される（＠４６ Ｅ図
）。ディレクトリ・エントリは、Ｆと、ＫＬと、ＤＬと
、レコード毎のユーザー・データ（キー及びデータ）に
対するポインタルを含む。第４６Ｅ図は、ヘッダと、デ
ィレクトリ及びユーザー・データ構成上、エミュレート
されたトラックのり二ゲット・システム４ Ｋ Ｂブロ
ックに対するマツピングを示す。ポインタｐＯ−ｐ２は
、ユーザー・データ・レコード０−２の開始アドレス＜
４ＫＢブロツク内の）を指し示す。
（４）エミュレーションａ能
この章は、オブジェクト・システムのＤＡＳＤＣＣＷコ
マンドのいくつかを与える点での、上述のエミュレーシ
ョン・フォーマットの使用に関連するものである。第４
８Ｆ乃至ＫｒＩＡは、包括的に、読取及び書込動作の間
に、オブジェクト・システム・ソフトウェアによって転
送されるデータを表す。ホーム・アドレスに関連するＣ
ＣＶ動作の場合、第４６Ｆ図のＦ及びＣＣＨＨが計算さ
れ、あるいはチエツクされるが、エミュレートされたト
ラックにはなにも書かれない。
マンドのいくつかを与える点での、上述のエミュレーシ
ョン・フォーマットの使用に関連するものである。第４
８Ｆ乃至ＫｒＩＡは、包括的に、読取及び書込動作の間
に、オブジェクト・システム・ソフトウェアによって転
送されるデータを表す。ホーム・アドレスに関連するＣ
ＣＶ動作の場合、第４６Ｆ図のＦ及びＣＣＨＨが計算さ
れ、あるいはチエツクされるが、エミュレートされたト
ラックにはなにも書かれない。
レコードＯに係わるＣＣＷ動作の場合（第４６Ｇ図）、
ＣＣＨＨ及びＲフィールドがチエツクされるが何も書か
れない。ＫＬ及びＤＬフィールドは、適切なディレクト
リ・エントリヒの間で転送される。レコード・ゼロは、
ユーザー・データ領域中へのオフセット・ゼロにある。
ＣＣＨＨ及びＲフィールドがチエツクされるが何も書か
れない。ＫＬ及びＤＬフィールドは、適切なディレクト
リ・エントリヒの間で転送される。レコード・ゼロは、
ユーザー・データ領域中へのオフセット・ゼロにある。
カウントに関与するＣＣＷＩＩＩ作は常にヘッドをトラ
ック中の次のレコードへと向き付ける（第４６Ｈ図）。
ック中の次のレコードへと向き付ける（第４６Ｈ図）。
キー及びデータに係わるＣＣＷ動作の場合、ユーザー・
データの位置及びサイズがディレクトリ中に見出される
（第４６１１１）。カウント、キー及びデータに関与す
るＣＣＷ動作は読取／書込ヘッドをトラック中の次のレ
コードへと向き付ける（第４８Ｈ図）。多重カウント、
キー及びデータに係わるＣＣＷ動作の場合、処理は、次
のディレクトリ・エントリで始まり、最後の有効ディレ
クトリ・エントリまで続く （第４６に図）。
データの位置及びサイズがディレクトリ中に見出される
（第４６１１１）。カウント、キー及びデータに関与す
るＣＣＷ動作は読取／書込ヘッドをトラック中の次のレ
コードへと向き付ける（第４８Ｈ図）。多重カウント、
キー及びデータに係わるＣＣＷ動作の場合、処理は、次
のディレクトリ・エントリで始まり、最後の有効ディレ
クトリ・エントリまで続く （第４６に図）。
Ｅ２３．Ｓ／８８ヒＳ／３７０による実記憶１６の共有
（１）序論
さて、１つのまたはそれ以上のＳ／３７０プロセツサの
ための実（物理的）記憶１６における１つのまたはそれ
以上の領域の「査収」と、記憶１ｅの管理及びマッド”
ングについて詳細に説明する。
ための実（物理的）記憶１６における１つのまたはそれ
以上の領域の「査収」と、記憶１ｅの管理及びマッド”
ングについて詳細に説明する。
関連する図は次のとおりである。
第１０図は、Ｓ／８８仮想記憶１０６及び物理記憶１６
と、Ｓ／３７０プロセツサ２１．２３と、２５．２７と
、２９．３１のためのＳ／３７０物理的記憶領域１８２
−１６４の割り振りについて概念的に示す図である。
と、Ｓ／３７０プロセツサ２１．２３と、２５．２７と
、２９．３１のためのＳ／３７０物理的記憶領域１８２
−１６４の割り振りについて概念的に示す図である。
８４７図は、Ｓ／８８Ｔ＃ｌ理記憶１８からＳ／８８領
域を獲得する方法を動的に示している。
域を獲得する方法を動的に示している。
第４８Ａ乃至に図は、マツピングかＳ／３７０記憶領域
の獲得を許容するように制御される５７８８記憶管理に
おいて使用されるような既知の仮２／ソフトウェア・マ
ツピングを示している。
の獲得を許容するように制御される５７８８記憶管理に
おいて使用されるような既知の仮２／ソフトウェア・マ
ツピングを示している。
記憶１６は、４ＫＢページ及び、各４ＫＢページ毎に１
つの複数の記憶マツプ・エントリ（ｍ ｍｅ〉に分割さ
れ、合弁して記憶１６全体をマツプするｍｍｅアレイ（
第４８Ａ図）に含まれる。使用のため割癲てられていな
いエントリは、各エントリ（第４８Ａ図）においてリス
ト中の前及び次のエントリの物理記憶ページ（ポインタ
）を含めることによって「自由リスト」に結び付けられ
る。５７８８オペレーテイング・システムのソフトウェ
ア・ポインタは常に、自由リストの開始点を指し示す。
つの複数の記憶マツプ・エントリ（ｍ ｍｅ〉に分割さ
れ、合弁して記憶１６全体をマツプするｍｍｅアレイ（
第４８Ａ図）に含まれる。使用のため割癲てられていな
いエントリは、各エントリ（第４８Ａ図）においてリス
ト中の前及び次のエントリの物理記憶ページ（ポインタ
）を含めることによって「自由リスト」に結び付けられ
る。５７８８オペレーテイング・システムのソフトウェ
ア・ポインタは常に、自由リストの開始点を指し示す。
物理記憶ページは、この自由リストの開始からさまざま
なプロセスに割当てられ、自由リストに戻されるページ
は、好適には自由リストの開始点に配置される。その「
前及び次の」ページ番号及び自由リストの開始に対する
ソフトウェア・ポインタは、適切にｊ！祈される。
なプロセスに割当てられ、自由リストに戻されるページ
は、好適には自由リストの開始点に配置される。その「
前及び次の」ページ番号及び自由リストの開始に対する
ソフトウェア・ポインタは、適切にｊ！祈される。
システム７８８がブートされる時、これらのエントリは
、連続的なアドレス順に自由リストに配置され、この時
点火はわずかな数のページしか使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶１
６の大きい連＠領域が存在する。それゆえ、ブート時点
で、記憶領域（例えば１６２，１６３．１６４）はＳ／
３７０プロセツサから「査収」しなくてはならない。そ
の後、ページが必要に応じて自由リストから割当てられ
自由リストに戻されるにつれて、自由リスト上の大きい
連続ブロックは、細分化されて最早利用可能ではなくな
る。もし連続的なＳ／３７０領域を作成しようとする試
みがなされたとしたら、全てのプロセスを停止し、十分
な連続領域が商用となるまでさまざまなプロセスに既に
割当てられている記憶ブロックを再割当てするために複
雑なルーチンを実行する必要がある。
、連続的なアドレス順に自由リストに配置され、この時
点火はわずかな数のページしか使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶１
６の大きい連＠領域が存在する。それゆえ、ブート時点
で、記憶領域（例えば１６２，１６３．１６４）はＳ／
３７０プロセツサから「査収」しなくてはならない。そ
の後、ページが必要に応じて自由リストから割当てられ
自由リストに戻されるにつれて、自由リスト上の大きい
連続ブロックは、細分化されて最早利用可能ではなくな
る。もし連続的なＳ／３７０領域を作成しようとする試
みがなされたとしたら、全てのプロセスを停止し、十分
な連続領域が商用となるまでさまざまなプロセスに既に
割当てられている記憶ブロックを再割当てするために複
雑なルーチンを実行する必要がある。
後述するアプリケーション・プログラムＥＸＥＣ３７０
におけるサービス・ルーチンが、Ｓ／８８オペレーテイ
ング・システムからＳ／３７０記憶領域を「盗む」ため
の機能を与える。
におけるサービス・ルーチンが、Ｓ／８８オペレーテイ
ング・システムからＳ／３７０記憶領域を「盗む」ため
の機能を与える。
（２）Ｓ／８８記憶１８のマツピング
しかし、先ず最初に、第４８Ａ乃至に図を参照して、５
７８８主記憶１６の管理／マツピングの好適な態様につ
いて説明する。第４８Ａ図は、プロセスの仮想アドレス
空間を維持するために５７８８オペレーチイング・シス
テムによってセット・アップされるソフトウェア構造の
簡単な概要図である。そのソフトウェア構造は、次のよ
うな要素からなる。
７８８主記憶１６の管理／マツピングの好適な態様につ
いて説明する。第４８Ａ図は、プロセスの仮想アドレス
空間を維持するために５７８８オペレーチイング・シス
テムによってセット・アップされるソフトウェア構造の
簡単な概要図である。そのソフトウェア構造は、次のよ
うな要素からなる。
ｐｔｅ−処理テーブル・エントリ（プロセスをあられす
） ｐｍｂ−プロセス・マツプ・ブロック。互いに連鎖され
ると、それらは、この処理の仮想アドレス空間のための
、ａｐｔｅに対する（ｐｍｅの）ポインタを含むことに
なる。
） ｐｍｂ−プロセス・マツプ・ブロック。互いに連鎖され
ると、それらは、この処理の仮想アドレス空間のための
、ａｐｔｅに対する（ｐｍｅの）ポインタを含むことに
なる。
ｐｍｂｐ−チエインの最初のｐｍｂに対するｐｔｅ中の
ポインタ ｐｍｅ −ｐｍｂに含まれる（ａｐｔｅを指し示す）プ
ロセス・マツプ・エントリ ｍｔｏｅ−物理的記憶マツプ・エンドす。ｍｍｅｍレア
レイ中まれると、システム、すなわち記憶１６中の物理
記憶の４ＫＢページ毎に１つのｍｍｅが存在する。
ポインタ ｐｍｅ −ｐｍｂに含まれる（ａｐｔｅを指し示す）プ
ロセス・マツプ・エントリ ｍｔｏｅ−物理的記憶マツプ・エンドす。ｍｍｅｍレア
レイ中まれると、システム、すなわち記憶１６中の物理
記憶の４ＫＢページ毎に１つのｍｍｅが存在する。
ａｐｔｅ−アクティブ・ページ・テーブル・エン）・す
。ａｐｔブロック中に含まれると、システムの各固有仮
想ページ毎に１つのａｐｔｅが存在する。
。ａｐｔブロック中に含まれると、システムの各固有仮
想ページ毎に１つのａｐｔｅが存在する。
Ｖｐｎ−プロセスの仮想アドレス空間内の仮想ページ番
号 ｐａｔ−プロセス管理テーブル。システムの各プロセス
（ｐｔｅ）に対してｐｔｎ ｔ、中にポインタｐｔｅｐ
が存在する。
号 ｐａｔ−プロセス管理テーブル。システムの各プロセス
（ｐｔｅ）に対してｐｔｎ ｔ、中にポインタｐｔｅｐ
が存在する。
ｐｔｅｐ −１つのプロセスに対するプロセス・テーブ
ル・エントリ・ポインタ 第４８Ａ図の記憶マツプ構造は、記憶管理ユニット１０
６（第１０及び４７図）によって使用される。これは、
１つまたはそれ以上のｒｎｒ１１ｅアレイ（第４８Ｃ図
）からなり、好適な実施例では、５１２個の順序付けら
れたＩ＋１［１１８を含む。各ｖｎｅは、１つの４ＫＢ
の実記憶をあられし、それゆえ、ｍｍｅアレイは、６１
２Ｘ４ＫＢ冨２ＭＢの連続的記憶をあられす。
ル・エントリ・ポインタ 第４８Ａ図の記憶マツプ構造は、記憶管理ユニット１０
６（第１０及び４７図）によって使用される。これは、
１つまたはそれ以上のｒｎｒ１１ｅアレイ（第４８Ｃ図
）からなり、好適な実施例では、５１２個の順序付けら
れたＩ＋１［１１８を含む。各ｖｎｅは、１つの４ＫＢ
の実記憶をあられし、それゆえ、ｍｍｅアレイは、６１
２Ｘ４ＫＢ冨２ＭＢの連続的記憶をあられす。
第４７図の記憶マツプ・アレイは、概念的には、連続的
順序で配列されたｍｍｅアレイの全てのをあられしてい
る。
順序で配列されたｍｍｅアレイの全てのをあられしてい
る。
ＩＩｌｍｅは、通常、３つのリストのうちの１つに連糸
される。
される。
１）使用済みリスト、プロセスに割当てられたＩ２）リ
フレーム・リスト、自由リストに返却されるべきｍｍｅ ３）自由リスト、プロセスに割当て可能な［１１ωｅ、
ｍｍｅが１つのリストから別のリストに移動される時
、それらのポインタは適切に更新される。
フレーム・リスト、自由リストに返却されるべきｍｍｅ ３）自由リスト、プロセスに割当て可能な［１１ωｅ、
ｍｍｅが１つのリストから別のリストに移動される時
、それらのポインタは適切に更新される。
もしそれらがリスト上にないなら、それらは、恒久的に
結び付けられたページをあられすかまたは、過渡的状態
にある。記憶管理ユニット１０５によって使用されるｍ
ｍｅデータ構造は、第４８Ｂ図で示す３つのリスト・ポ
インタを含み、二二で、 フラグは、 連結済み ページが連結されている Ｉ１０１行中 ディスクＩ１０が今進行中書込み
このフレームのための最後の（または現在の）Ｉｌｏが
ディスクに対する書込みであることを示す ′！！に絖済み ページが、ハードウェア・レジスタ中
にＰＴＷ （物理的テーブル・ワード〉をもつ 変更済み 変更ビットのｆ＆終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように通
知 未使用（１） 解放取り戻し このページをクリーンし、解放するよう
に通知 ページ・フォールト このページ上でｐｆが待っている 次のｎｍｅ 次のｍｍｅに対するｐｐｎ （物理的ペ
ージ番号） 前のｍＬｌＩｅ 前のｍｍｅに対するｐｐｎアドレス
メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ このページのためのａｐｔｅに対するポ
インタ 「次の」及び「前のＪ ｌ１ｌＩｎ８フイールドが、連
鎖リスト（ｆ用済み、リフレーム、自由リスト）を作成
するために使用される。
結び付けられたページをあられすかまたは、過渡的状態
にある。記憶管理ユニット１０５によって使用されるｍ
ｍｅデータ構造は、第４８Ｂ図で示す３つのリスト・ポ
インタを含み、二二で、 フラグは、 連結済み ページが連結されている Ｉ１０１行中 ディスクＩ１０が今進行中書込み
このフレームのための最後の（または現在の）Ｉｌｏが
ディスクに対する書込みであることを示す ′！！に絖済み ページが、ハードウェア・レジスタ中
にＰＴＷ （物理的テーブル・ワード〉をもつ 変更済み 変更ビットのｆ＆終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように通
知 未使用（１） 解放取り戻し このページをクリーンし、解放するよう
に通知 ページ・フォールト このページ上でｐｆが待っている 次のｎｍｅ 次のｍｍｅに対するｐｐｎ （物理的ペ
ージ番号） 前のｍＬｌＩｅ 前のｍｍｅに対するｐｐｎアドレス
メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ このページのためのａｐｔｅに対するポ
インタ 「次の」及び「前のＪ ｌ１ｌＩｎ８フイールドが、連
鎖リスト（ｆ用済み、リフレーム、自由リスト）を作成
するために使用される。
５７８８の物理的記憶がＳ／３７０記憶領域のために捕
獲されるとき後述のように変更されるのが、次のｍｍｅ
及び酊のｍｍｅに対する物理的ページである。好適な実
施例では、各ｍｍｅアレイ（第４８ＣＩりが１２８個の
ポインタのアレイであり、そのめいめいがｍｍｅアレイ
の仮想アドレスである。
獲されるとき後述のように変更されるのが、次のｍｍｅ
及び酊のｍｍｅに対する物理的ページである。好適な実
施例では、各ｍｍｅアレイ（第４８ＣＩりが１２８個の
ポインタのアレイであり、そのめいめいがｍｍｅアレイ
の仮想アドレスである。
最初のｎ＠のポインタは、全てのｍａｎｅアレイの順序
リストである。残りの１２８−ｎ個のポインタは、Ｎ、
Ｕ Ｌ Ｌである。このことは、１２８Ｘ、２ＭＢ＝
２６６ＭＢの実記憶を追跡する能力を与える。これらの
各ポインタは、物理ページ番号（ｐｐｎ）と呼ばれる、
物理アドレスの１６個の高位ビットをもち、特定の１Ｑ
Ｉｌ１１ｅに対するポインタとして使用される。ｐｐｎ
の７つの高位ビットは、ｍ［［Ｉｅアレイを１択し、ｐ
ｐｎの９つの下位ビットがそのアレイ内のｍｍｅを選択
する。物理アドレスの１２（ｉｌの下位ビットは、記憶
１６の実（物理）ページへのオフセットである。
リストである。残りの１２８−ｎ個のポインタは、Ｎ、
Ｕ Ｌ Ｌである。このことは、１２８Ｘ、２ＭＢ＝
２６６ＭＢの実記憶を追跡する能力を与える。これらの
各ポインタは、物理ページ番号（ｐｐｎ）と呼ばれる、
物理アドレスの１６個の高位ビットをもち、特定の１Ｑ
Ｉｌ１１ｅに対するポインタとして使用される。ｐｐｎ
の７つの高位ビットは、ｍ［［Ｉｅアレイを１択し、ｐ
ｐｎの９つの下位ビットがそのアレイ内のｍｍｅを選択
する。物理アドレスの１２（ｉｌの下位ビットは、記憶
１６の実（物理）ページへのオフセットである。
メモリ・マツプ情報構造（第４８Ｄ図）は、マツプのた
めに使用されるメモリを追跡するために使用され、ここ
で、 ｍａ＋ｅマツプ１ｎｆｏｐ−Ｉ Ｍｌ、初のｍｍｅマ
ツプ情報構造に対するポインタ 次の＋ｎｍｅマツプ１ｎｆｏｐ次の＋ｎａ＋ｅマツプ情
報構造に対するポインタ ｎページ このマツプによって使用される４にページの
実メモリの番号（最大１６） ページ毎（ＩＳ〉 その構造の残りは、ページ毎の情報
のアレイである。
めに使用されるメモリを追跡するために使用され、ここ
で、 ｍａ＋ｅマツプ１ｎｆｏｐ−Ｉ Ｍｌ、初のｍｍｅマ
ツプ情報構造に対するポインタ 次の＋ｎｍｅマツプ１ｎｆｏｐ次の＋ｎａ＋ｅマツプ情
報構造に対するポインタ ｎページ このマツプによって使用される４にページの
実メモリの番号（最大１６） ページ毎（ＩＳ〉 その構造の残りは、ページ毎の情報
のアレイである。
ｐｐｎ このページのためのｔｎｔｎｅに対する物理
的ページ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。ａｐｔｅ構
造（第４８Ｅ図）は、仮想記憶の所有者と、ページの仮
想アドレスと、ページ・フォールトである場合のディス
ク・アドレスの実メモリ・アドレスを示す。
的ページ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。ａｐｔｅ構
造（第４８Ｅ図）は、仮想記憶の所有者と、ページの仮
想アドレスと、ページ・フォールトである場合のディス
ク・アドレスの実メモリ・アドレスを示す。
もし２つの以上のプロセスが同一の仮想空間を共有して
いるなら、その全てのプロセスは、ａｐｔｅトレーラ（
第４８Ｇ図）によって識別され、各仮想ページ毎のａｐ
ｔｅがそのトレーラを指し示す。
いるなら、その全てのプロセスは、ａｐｔｅトレーラ（
第４８Ｇ図）によって識別され、各仮想ページ毎のａｐ
ｔｅがそのトレーラを指し示す。
ａｐｔｅ構造は、次のものを含む。
アドレスにいて、
実アドレス （フラグｒＱｍｅが１に割当てられている
） ４にページ ディスク・アドレス （フラグｎｖｅが０に割当てられ
ている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想ペ
ージ フォークされたページ プロセス毎に、ページがフォー
クされている ｃａｃａｅｌＪ当て済み ページが記憶をもつ待機 割
当てられ、このページを待つ Ｉ１０エラー ページ上でＩ１０エラーが生じた ａｐｔｅ！放 Ｉ１０完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・パッチ ブート時にページがバッチされた 悪いアドレス、再割当て エラーが、新しいアドレスを
強制した カウント このページを共有するプロセスの数ｖｐａｇ
ｅ 仮想ページ番号。ｖｐｎは、２７ビツトの仮想ア
ドレスのうちの最上の１６ビツトからなる。
） ４にページ ディスク・アドレス （フラグｎｖｅが０に割当てられ
ている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想ペ
ージ フォークされたページ プロセス毎に、ページがフォー
クされている ｃａｃａｅｌＪ当て済み ページが記憶をもつ待機 割
当てられ、このページを待つ Ｉ１０エラー ページ上でＩ１０エラーが生じた ａｐｔｅ！放 Ｉ１０完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・パッチ ブート時にページがバッチされた 悪いアドレス、再割当て エラーが、新しいアドレスを
強制した カウント このページを共有するプロセスの数ｖｐａｇ
ｅ 仮想ページ番号。ｖｐｎは、２７ビツトの仮想ア
ドレスのうちの最上の１６ビツトからなる。
ｐｒｏｃｅｓｓ ｐｔｒ 各プロセス毎のｐｔｅのア
ドレス（もし共有された仮想メモリでないなら）または
ａｐｔトレーラのアドレス（もし共有されたメモリなら
）。
ドレス（もし共有された仮想メモリでないなら）または
ａｐｔトレーラのアドレス（もし共有されたメモリなら
）。
各ａｐｔ９は、１２バイト長であり、各アクティブ・ペ
ージ・テーブル（ａｐｔ）ブロック（第４８Ｆ図）中に
は２５６個のエントリが含まれている。
ージ・テーブル（ａｐｔ）ブロック（第４８Ｆ図）中に
は２５６個のエントリが含まれている。
ブロック内のａｐｔｅの相対的位置は、意味がない。
全ての未使用ａｐｔｅは、自由ａｐｔｅｐリスト上に連
鎖される。もし追加的なａｐｔｅが必要であり、リスト
がＮＵＬＬであるなら、新しいａｐｔブロックが結びあ
わされたヒープ中で割当てられる。
鎖される。もし追加的なａｐｔｅが必要であり、リスト
がＮＵＬＬであるなら、新しいａｐｔブロックが結びあ
わされたヒープ中で割当てられる。
ａｐｔｌ・レーラ（第４８Ｇ図）は、共有されたプログ
ラム領域のために使用され、結びあわされたシステム・
ヒープ中で割当てられ、ＥＩＴＥ（実行可能イメージ・
テーブル・エントリ）＊たはａｐｔｅによって指し示さ
れる。プログラム毎に（領域毎に１つ）４つのトレーラ
が存在する。トレーラは、システムをして、六−ジが除
去されるときそのページを指し示す全てのＰＴＷを見出
させるものである。
ラム領域のために使用され、結びあわされたシステム・
ヒープ中で割当てられ、ＥＩＴＥ（実行可能イメージ・
テーブル・エントリ）＊たはａｐｔｅによって指し示さ
れる。プログラム毎に（領域毎に１つ）４つのトレーラ
が存在する。トレーラは、システムをして、六−ジが除
去されるときそのページを指し示す全てのＰＴＷを見出
させるものである。
ａｐｔ トレーラ構造は、次のものを有する。
ｎ ｐｒｏｃｓ このトレーラを使用しているプロセ
スの番号 Ｖベース この領域の第１の仮想ページ（領域ベースｖ
ｐｎ ） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのビットマツプｐｐ １
ｎｆｏ（ｏ：ｎｎｐ） この構造の残りの部分は、プロ
セス毎のアレイ情報である。
スの番号 Ｖベース この領域の第１の仮想ページ（領域ベースｖ
ｐｎ ） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのビットマツプｐｐ １
ｎｆｏ（ｏ：ｎｎｐ） この構造の残りの部分は、プロ
セス毎のアレイ情報である。
ｎｐｐアレイのサイズ
ｎ ｐｔｗｓ この時点で接続されているＰＴＷの数ａ
ｐｔｅｐ このページのＡＰＴＥに対するポインタプロ
セス・テーブル・エントリ（ｐｔｅ） （第４８Ｈ図
）は、プロセスを管理するために必要な情報を含む。そ
れは、そのプロセスの仮想アドレス空間についてのｌｆ
＠を含む。各ページ・エントリは、次のものを含む。
ｐｔｅｐ このページのＡＰＴＥに対するポインタプロ
セス・テーブル・エントリ（ｐｔｅ） （第４８Ｈ図
）は、プロセスを管理するために必要な情報を含む。そ
れは、そのプロセスの仮想アドレス空間についてのｌｆ
＠を含む。各ページ・エントリは、次のものを含む。
最初のｐａ＋ｂポインタ このプロセスのｐｍｂのリス
ト中の最初のｐａ＋ｂに対するポインタマツプ・ルート
・テーブル物理アドレス 物理マツプの物理アドレス マツプ・ルート・ポインタ物理アドレス 物理マツプの
仮想アドレス マツプ・ル・−ト・ポインタｖｉｒｔ 仮想マツプ・
イメージ ｐｄｒポインタ プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。
ト中の最初のｐａ＋ｂに対するポインタマツプ・ルート
・テーブル物理アドレス 物理マツプの物理アドレス マツプ・ルート・ポインタ物理アドレス 物理マツプの
仮想アドレス マツプ・ル・−ト・ポインタｖｉｒｔ 仮想マツプ・
イメージ ｐｄｒポインタ プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。
ｎｅｘｔｐ このプロセスの次のｐｍｂに対するポイ
ンタ ベースｖｐｎベース仮想ページ番号、このｐ鴫すの最初
の仮想ページ番号（６個の下位ビットは、ゼロヒなる） マツプ・アドレス マツプの物理アドレスｐｔｎｅ
プロセス・マツプ・エントリ０−６３、この構造の残り
の部分′は、ページ毎のアレイの情報である。このアレ
イへのインデックスは、ｖｐｎの下位６ビツトである。
ンタ ベースｖｐｎベース仮想ページ番号、このｐ鴫すの最初
の仮想ページ番号（６個の下位ビットは、ゼロヒなる） マツプ・アドレス マツプの物理アドレスｐｔｎｅ
プロセス・マツプ・エントリ０−６３、この構造の残り
の部分′は、ページ毎のアレイの情報である。このアレ
イへのインデックスは、ｖｐｎの下位６ビツトである。
フラグについて、
１ＩＩｅＵｉ未使用（１）での使用 使用済みページの
コピーがメモリ中にある。
コピーがメモリ中にある。
フェンス このページは、フェンス・ページである。
接続済み 入来した時このページを接続する書込み時コ
ピー 書き込まれた時フビーバッチ済 ページは、バッ
チされたコード・ページである。
ピー 書き込まれた時フビーバッチ済 ページは、バッ
チされたコード・ページである。
ｕｆｅｎｃｅ ユーザー・フェンス・ページさらに、
ａｐｔｅｐ このページのＡＰＴＥに対するポインタ
プロセス管理テーブル（第４８Ｊ図）は、スケジューラ
によって使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタｐｔｅｐのリストと
、システムで可屈なページの数と、関与するページの数
を含む。
プロセス管理テーブル（第４８Ｊ図）は、スケジューラ
によって使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタｐｔｅｐのリストと
、システムで可屈なページの数と、関与するページの数
を含む。
第４８ＫＱの物理テーブル・ワード（ｐｔｗ）は次のも
のを含む。
のを含む。
ａｅｌ ｐｔｗアクセス・コード
ｐｐｎ 所望するページの物理ページ番号ａｃ２
ｐｔｖアクセス・コード Ｕ このｐｔｗは、使用されている（３）スタート
アップ手続き システム／８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
ｐｔｖアクセス・コード Ｕ このｐｔｗは、使用されている（３）スタート
アップ手続き システム／８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
自動スタートアップ時、プログラム可能読み取り専用記
憶（ＦＲＯＭ）１８１ （第１２図）がＳ／８８及’２
／Ｓ／３７０素子上で診断及び自己テストを走らせる。
憶（ＦＲＯＭ）１８１ （第１２図）がＳ／８８及’２
／Ｓ／３７０素子上で診断及び自己テストを走らせる。
このタスクの完了時、ＦＲＯＭＩ８１がマスター・ディ
スク（図示しない）から５７８８オペレーテイング・シ
ステムをロードするユティリティ・プログラムを読む。
スク（図示しない）から５７８８オペレーテイング・シ
ステムをロードするユティリティ・プログラムを読む。
モジュール・スタートアップ・コードは、全てのｍ或さ
れた装置及びディスクを初期化し、システム・カレンダ
・クロックから内部クロックをセットする。このファイ
ルは、モジュールをスタートアップするための手続きの
一部としてオペレーティング・システムが実行するコマ
ンドを含む。この手続きは、次の機能を含む。
れた装置及びディスクを初期化し、システム・カレンダ
・クロックから内部クロックをセットする。このファイ
ルは、モジュールをスタートアップするための手続きの
一部としてオペレーティング・システムが実行するコマ
ンドを含む。この手続きは、次の機能を含む。
そのモジュールに接続されたボード、ディスク及び装置
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。
このモジュール゛ファイルは、新しいシステムを構成す
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することができる。Ｓ／８
８主記憶１６からＳ／３７０領ｔｈａ１６２−１６４を
捕獲するために、モジュール・スタートアップ・コード
・コマンド・ファイル中にはあるステートメントが挿入
される。例えば、３つのＳ／３７０プロセツサ２１．２
３と、２５，２７と、２９．３１及び、該プロセッサの
ためのＳ／３７０記憶領域１６２．１６３と１６４をも
つ第１０図のｍ或を想定すると、モジュール・スタート
アップ・コード・コマンド・ファイル中には次のような
ステートメントが挿入される。
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することができる。Ｓ／８
８主記憶１６からＳ／３７０領ｔｈａ１６２−１６４を
捕獲するために、モジュール・スタートアップ・コード
・コマンド・ファイル中にはあるステートメントが挿入
される。例えば、３つのＳ／３７０プロセツサ２１．２
３と、２５，２７と、２９．３１及び、該プロセッサの
ためのＳ／３７０記憶領域１６２．１６３と１６４をも
つ第１０図のｍ或を想定すると、モジュール・スタート
アップ・コード・コマンド・ファイル中には次のような
ステートメントが挿入される。
Ｓ／３７０プロセツサ＄ Ｉ ＶＭ８メガバイト・スタ
ート Ｓ／３７０プロセツサ井２ＡＩＸ４メガバイト・スター
ト Ｓ／３７０プｏセツ＋＄３ＶＳＥ １６メガハイト・ス
タート ＜４）Ｓ／３７０サービス・ルーチン 各Ｓ／３７０スタート・コマンドは、特定の＃１、＃２
または＃３プロセッサのために、記憶１６から実記憶空
間のブロックを「盗む」ためにソフトウェア・ルーチン
を実行させる。次に、適当なＳ／３７０オペレーテイン
グ・システムが、「盗まバた」実記憶空間中にＩＰＬさ
れる。ソフトウェア・ルーチンの機能は、５７８８記憶
から記憶領域を獲得し、それらの領域を適当な時点で置
き換えることである二これらの機能を実行するために、
５つのサブルーチンが使用される。
ート Ｓ／３７０プロセツサ井２ＡＩＸ４メガバイト・スター
ト Ｓ／３７０プｏセツ＋＄３ＶＳＥ １６メガハイト・ス
タート ＜４）Ｓ／３７０サービス・ルーチン 各Ｓ／３７０スタート・コマンドは、特定の＃１、＃２
または＃３プロセッサのために、記憶１６から実記憶空
間のブロックを「盗む」ためにソフトウェア・ルーチン
を実行させる。次に、適当なＳ／３７０オペレーテイン
グ・システムが、「盗まバた」実記憶空間中にＩＰＬさ
れる。ソフトウェア・ルーチンの機能は、５７８８記憶
から記憶領域を獲得し、それらの領域を適当な時点で置
き換えることである二これらの機能を実行するために、
５つのサブルーチンが使用される。
Ａ） このサブルーチン、Ｓ／３７０記憶置換は、Ｓ／
８８オペレーテイング・システム・テーブルから物理記
憶のブロックを抽出する。このブロックのベース・アド
レスは、メガバイト境界上にあり、そのサイズは、メガ
バイト単位の整′Ｅｉ［である。
８８オペレーテイング・システム・テーブルから物理記
憶のブロックを抽出する。このブロックのベース・アド
レスは、メガバイト境界上にあり、そのサイズは、メガ
バイト単位の整′Ｅｉ［である。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０ ｄｉｓｐｌａｃｅ−ｓｔ
ｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（ｔ５）。
ｂｉｎａｒｙ（１５））、１
ｃａｌｌ Ｓ／３７０ ｄｉｓｐｌａｃｅ、−５ｔａｒ
（ｎブロック＊ ｐｐｎ＋エラーコード）； 引数−ｎブロック（入力）所望の連続メガバイトの数 ｐｐｎ （出力〉ブロック中の実記憶の最初の下位また
は高位４にページの物理ページ番号ｏ １）９ｎの下位
８ビツトはゼロとなり、そのブロックのベース実アドレ
スは、 ４０９６ ＊ｐｐｎとなる。
（ｎブロック＊ ｐｐｎ＋エラーコード）； 引数−ｎブロック（入力）所望の連続メガバイトの数 ｐｐｎ （出力〉ブロック中の実記憶の最初の下位また
は高位４にページの物理ページ番号ｏ １）９ｎの下位
８ビツトはゼロとなり、そのブロックのベース実アドレ
スは、 ４０９６ ＊ｐｐｎとなる。
エラーコード（出力）
空き不十分−少なくともＩＭＢを配置するために利用可
能な十分な連続自由ブロックがない。
能な十分な連続自由ブロックがない。
過小供与−配置されたＭＢの数が必要量より小さい。
Ｂ） サブルーチンＳ／３７０記憶置換は、Ｓ／８８オ
ペレーテイング・システム・テーブルに、物理記憶のブ
ロックを返す。
ペレーテイング・システム・テーブルに、物理記憶のブ
ロックを返す。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０ ｒｅｐｌａｃｅ−ｓｔｏ
ｒ ｅｎｔｒｙ（ｂｉｎａｒｙ （１５Ｌ ｂｉｎａｒｙ （１５Ｌ ｂｉｎａｒｙ （１６） ） ； ｃａｌｌ Ｓ／３７０ ｒｅｐｌａｃｅ、−５ｔａｒ（
ｎブロック、ｐｐｎｌエラーコード）； 引数−ｎブロック（入力） 返されている連続メガバイトの数 ｐｐｎ（入力） ブロックのベースの物理ベー” ｉｌ 号ｏ ｐｐｎの
８つの最下位ピットはゼロでなくてはならない。
ｒ ｅｎｔｒｙ（ｂｉｎａｒｙ （１５Ｌ ｂｉｎａｒｙ （１５Ｌ ｂｉｎａｒｙ （１６） ） ； ｃａｌｌ Ｓ／３７０ ｒｅｐｌａｃｅ、−５ｔａｒ（
ｎブロック、ｐｐｎｌエラーコード）； 引数−ｎブロック（入力） 返されている連続メガバイトの数 ｐｐｎ（入力） ブロックのベースの物理ベー” ｉｌ 号ｏ ｐｐｎの
８つの最下位ピットはゼロでなくてはならない。
エラーコード（出力）
自由接続不可−ｖＯ８に記憶を返そうと試みる前に、Ｓ
／３７０記憶クローズを使用しなくてはならない。
／３７０記憶クローズを使用しなくてはならない。
Ｃ）サブルーチンＳ／３７０記憶オープンは、以前に配
置された物理記憶の一部、または全てを呼び出し側の仮
想アドレス空間に接続し、その仮想ページ番号が返され
る。おのおののｐｔｅ及びｐｍｅが形成され、仮想から
実へのマツピングが確立される。そのアクセス・コード
は、「読取／書込」であり、記憶が接続される。
置された物理記憶の一部、または全てを呼び出し側の仮
想アドレス空間に接続し、その仮想ページ番号が返され
る。おのおののｐｔｅ及びｐｍｅが形成され、仮想から
実へのマツピングが確立される。そのアクセス・コード
は、「読取／書込」であり、記憶が接続される。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０−ｏｐｅｎ−ｓｔｏｒ ｅ
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） ；
ｃａｌｌ Ｓ／３７０−ｏｐｅｎ−ｓｔａｒ（ｎブロッ
ク。
ク。
ｐｐｎ＋
ｖａｎ。
エラーコード）；
引数：
ｎブロック（入力）
要求される連続的メガバイトの数
ｐｐｎ （出力）
その領域の最初の４にページの物理ページ番号。ｐｐｎ
の下位８ビツトはゼロとなる。
の下位８ビツトはゼロとなる。
ｖｐｎ（出力）
その領域の最初の４にページの仮想ページ番号。ｐｐｎ
の下位８ビツトはゼロとなり、仮想アドレスは、４０９
６＊ｖｐｎとなる。
の下位８ビツトはゼロとなり、仮想アドレスは、４０９
６＊ｖｐｎとなる。
エラーコード（出力）
返されるエラーコード
Ｄ）サブルーチンＳ／３７０記憶クローズは、以前にオ
ープンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。
ープンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。
適切なａｐｔｅ及びｐｍｅがＳ／８８オペレーテイング
・システムに返され：おのおののｐｔｅ及びｐ［ｏｅが
形成され、仮想から実へのマツピングがフォールトされ
る。物理記憶はＳ／３７０配置記憶ルーチンに戻される
。
・システムに返され：おのおののｐｔｅ及びｐ［ｏｅが
形成され、仮想から実へのマツピングがフォールトされ
る。物理記憶はＳ／３７０配置記憶ルーチンに戻される
。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０−ｃｌｏｓｅ−ｓｔａｒ
ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））：
ｃａｌｌ Ｓ／３７０−ｃｌｏｓｅ−ｓｔｏｐ（ｎブロ
ック。
ック。
ｖｐｎ。
エラーコード）；
引数：
ｎブロック（入力）
戻される連続的メガバイトの数
ｖｐｎ （入力）
戻される領域の最初の４にページの仮想ページ番号。
エラーコード（出力〉
返されるエラーコード
Ｅ）空取得は、５ＴＡＲＴ ３７０ルーチンによって
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるように、５ＴＡＲＴ
３７０プログラムをＳ／８８監視モードにおく。５ＴＡ
ＲＴ ３７．０が一旦監視モードにあると、Ｓ／８８
オペレーテイング・システムから記憶のブロックを除去
し、記憶を各５７３７０プロセツサに再割当てするため
に、ベクタ・ポインタを変更することができる。
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるように、５ＴＡＲＴ
３７０プログラムをＳ／８８監視モードにおく。５ＴＡ
ＲＴ ３７．０が一旦監視モードにあると、Ｓ／８８
オペレーテイング・システムから記憶のブロックを除去
し、記憶を各５７３７０プロセツサに再割当てするため
に、ベクタ・ポインタを変更することができる。
このサブルーチンは、メモリ割当てを変更し、Ｓ／８８
プロセツサの割り込みレベル６のマニュアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
ュリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。
プロセツサの割り込みレベル６のマニュアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
ュリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。
用法：
ｄｅｃｌａｒｅ Ｓ／３７３ｇａｉｎ−ｆｒｅｅｄｏ
ｍ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｍ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））；
ｃａｌｌ Ｓ／３７０Ｊｒｅｅｄｏｍ（ｇｉｖｅ−ｔ
ａｋｅ。
ａｋｅ。
エラーコード）；
引数
ｇｉｖｅ−ｔａｋｅ （入力）
値Ｏは呼び出し側を、アプリケーション・ユーザー状態
に戻し、別の値は呼び出し側を、監視状態にセットする
。
に戻し、別の値は呼び出し側を、監視状態にセットする
。
エラーコード（出力）
戻されたエラー・コード
上述のサブルーチンの機能は、次のとおりである。
Ｓ／３７０置換記憶
１）空を獲得し、ｍｒｎｅアレイ自由リストをロックす
る。
る。
２）隣接自由ｍｍｅの最大のストリングを探して自由リ
ストを検索する。
ストを検索する。
３）両端をＭＢ境界に丸め、ス）・リング中の４ＫＢブ
ロツクの数である、ｎｂｌｋを計算。
ロツクの数である、ｎｂｌｋを計算。
４）もしｎｂｌｋ ＞ ｎブロックなら、ｎｂｌｋをｎ
ブロック（必要な４ＫＢの数）にセットし、ベースｐｐ
ｎ境界を変更。
ブロック（必要な４ＫＢの数）にセットし、ベースｐｐ
ｎ境界を変更。
５）自由リストからｍｍｅの選択したストリングを外す
。
。
６）システム商用カウントからｎページを弓く。
７ ） ｍｍｅアレイ自由リストをロック解除し、空き
を供給。
を供給。
８ ） ｐｐｎ＝ベースｐｐｎ
もしｎｂｌｋ、 ＜ ｎブロックならｒｃ＝エラーもし
ｎブロック ＜＝Ｑ ならｒｃ＝エラーもしエラーなし
ならｒｅ冨Ｏ ８／３７０記憶置換 １）全てのエントリが接続されている訳ではないことを
チエツクし、フラグをゼロにセットし、ｍｔｎｅ ＋、
適切に連鎖させる。もし問題が生じたらエラーを返す。
ｎブロック ＜＝Ｑ ならｒｃ＝エラーもしエラーなし
ならｒｅ冨Ｏ ８／３７０記憶置換 １）全てのエントリが接続されている訳ではないことを
チエツクし、フラグをゼロにセットし、ｍｔｎｅ ＋、
適切に連鎖させる。もし問題が生じたらエラーを返す。
２）空きを獲得し、ａｕｎｅアレイ自由リストをロック
する。
する。
３ ） ｍｍｅを繋ぎあわせぞための良好な位置を求め
て自由リストを検索する。
て自由リストを検索する。
ａ・ベースｐｐｎの隣の最初の候補
す、リストの最後の第２の候補
４）ブロックの全体を自由リスト上に繋ぎあわせる。
５）システム商用カウント中にｎｐａｇｅを追加する。
６ ） ｍｍｅアレイ自由リストをロック解除し、空き
を供給する。
を供給する。
Ｓ／３７０記憶オープン
１）このプロセスのテーブル・エントリを見出し、ｐｍ
ｐ境界上のその仮想記憶中に、ＭＢのｎブロックに十分
な大きさの穴を見付ける。その要求にサービスするのに
十分な配置されたｍ＋ｎｅがあることを確認する。もし
問題があるならエラーを返す。
ｐ境界上のその仮想記憶中に、ＭＢのｎブロックに十分
な大きさの穴を見付ける。その要求にサービスするのに
十分な配置されたｍ＋ｎｅがあることを確認する。もし
問題があるならエラーを返す。
２）もし必要なら、ｐｒＱｂ及びａｐｔｓのために、接
続された空間を割り振る。
続された空間を割り振る。
３）構造全体をセットアツプする：
ｍｍｅ連結及び接続済み
ｍｍｅ、 ａｐｔｅｐ−＞ａｐｔｅ
ｐｍｅ、 ｑｐｔｅｐ−＞ａｐｔｅ
全てのフラグが適切にセットされた
ａｐｔｅ、 ｐｔｅｐ−＞ｐｔｅ
４）新しく構成されたｐｍｂチエインをタスクのｐｍｂ
チエインに結び付ける。
チエインに結び付ける。
記憶クローズ
１）このプロセスのテーブル・エントリを見出し、＄ｏ
ｐｅ’ｎ−ｎ−５ｔｏｒａによって構成されたｐｍｂを
見出す。もし何も見付からないなら戻る。
ｐｅ’ｎ−ｎ−５ｔｏｒａによって構成されたｐｍｂを
見出す。もし何も見付からないなら戻る。
２）これらのｐｍｂをプロセスのｐｍｂチエインから切
り放す。
り放す。
３）各ａｐｔｅ毎に、実記憶マツピングをフォールトす
るためにｓｅｔｕｐ−ｐｔｗを呼び出す。
るためにｓｅｔｕｐ−ｐｔｗを呼び出す。
４）Ｏ８に対して、ｐｍｂとａｐｔｅのための連繋され
た空間を返す。
た空間を返す。
５ ） ｍｍｅを、記憶配置ルーチンに戻す。
空き獲得
１ ） ｇｉｖｅ、−ｔａｋｅ引数のアドレスを取得２
）もし空きを放棄するなら、ステップ７へ行く。
）もし空きを放棄するなら、ステップ７へ行く。
以下のステップは、空きを獲得する。
３）Ｏ８に、監視状態にある間に呼び出し側に戻らせる
トラップ１３を実行。
トラップ１３を実行。
４）ユーザー・スタック・アドレスを取得して、システ
ム・スタック・ポインタとスワップＳ）ニー砂−・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
ム・スタック・ポインタとスワップＳ）ニー砂−・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
以下のステップは、空きを放棄するものである。
７）セーブされたシステム・スタック・アドレスを戻し
、システム・スタック・ポインタヘスワップする。
、システム・スタック・ポインタヘスワップする。
８）ユーザー・スタック・ポインタ中でシステム・スタ
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）トラップ・ハンドラへ戻る。
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）トラップ・ハンドラへ戻る。
１１）トラップ・ハンドラがＯ８へ戻る。
１２）ユーザ・スタック上でユーザー状態にある呼び出
し側に戻る。
し側に戻る。
（６） ｃｏｍｅの選択されたストリングを自由リスト
から外すこと ＦＩＲ８Ｔ ＭＭＥは、連鎖から外されるべきストリ
ング中の最初のｌ！１Ｉｌｌｅに関連し、ベースｐｐｎ
は、そのｐｐｎ（物理ページ番号）を含み、ＬＡＳＴＭ
ＭＥは、そのストリングの最後の＋１１ｍｅに関連する
。もしＦＩＲＳＴ ＭＭＥが自由リストの先頭にある
ならくその以前のｍｔｎｅフィールドは、ゼロに等しい
）、自由リスト・ポインタは、ＬＡＳＴ ＭＭＥの次
のｍｍｅフィールドに等しくセットされる。こうして、
ＬＡＳＴ ＭＭＥに絖＜ ｍｏｄｅは今や自由リスト
の先頭にある。さもなければ、ＦＩＲＳＴ ＭＭＥの
以前のｎｏｔｅの次のｍ１１１０フイールドがＬＡＳＴ
ＭＭＥの次のｎｍｅフィールドに等しくセットされ
る。もしＬＡＳＴ ＭＭＥに統（ｍｍｅ（その次のｔ
ｏｏ１８フィールドはゼロではない）が存在するなら、
ＬＡＳＴ ＭＭＥに続＜ ｍ＋ｏｅの以前（１） ｒ
ｎｍｅｎｍ−ルドがＦＩＲＳＴ ＭＭＥのｐｒｅｖ
ｎｕｎｓフィールドに等しくセットされる。
から外すこと ＦＩＲ８Ｔ ＭＭＥは、連鎖から外されるべきストリ
ング中の最初のｌ！１Ｉｌｌｅに関連し、ベースｐｐｎ
は、そのｐｐｎ（物理ページ番号）を含み、ＬＡＳＴＭ
ＭＥは、そのストリングの最後の＋１１ｍｅに関連する
。もしＦＩＲＳＴ ＭＭＥが自由リストの先頭にある
ならくその以前のｍｔｎｅフィールドは、ゼロに等しい
）、自由リスト・ポインタは、ＬＡＳＴ ＭＭＥの次
のｍｍｅフィールドに等しくセットされる。こうして、
ＬＡＳＴ ＭＭＥに絖＜ ｍｏｄｅは今や自由リスト
の先頭にある。さもなければ、ＦＩＲＳＴ ＭＭＥの
以前のｎｏｔｅの次のｍ１１１０フイールドがＬＡＳＴ
ＭＭＥの次のｎｍｅフィールドに等しくセットされ
る。もしＬＡＳＴ ＭＭＥに統（ｍｍｅ（その次のｔ
ｏｏ１８フィールドはゼロではない）が存在するなら、
ＬＡＳＴ ＭＭＥに続＜ ｍ＋ｏｅの以前（１） ｒ
ｎｍｅｎｍ−ルドがＦＩＲＳＴ ＭＭＥのｐｒｅｖ
ｎｕｎｓフィールドに等しくセットされる。
（６）ＳＴＣＩに対す′る記憶ベース及びサイズの書込
み Ｓ／８８ ０Ｓから記憶が「取得」された後、それは、
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセツサ間で区画される。構成アレイは、Ｓ／３７０プ
ロセツサのためのベースｐ。
み Ｓ／８８ ０Ｓから記憶が「取得」された後、それは、
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセツサ間で区画される。構成アレイは、Ｓ／３７０プ
ロセツサのためのベースｐ。
ｎ及びｎブロックを含む５７８８カーネル記憶中に構築
される。ｎブロックという用語は、記憶の連−統帥なメ
ガバイトを意味する。それは、取得された（連鎖されて
いない） ｍｏｅの数を２５６で割った値に等しい。各
Ｓ／３７０プロセツサのためのＥＸＥＣ３７０タスクが
その個々のＳ／８８プロセツサ中で開始される時、その
タスクは、５ＴＣ１ワードをアセンブルするために、対
応するベースｐｐｎ及びｎブロックを使用する。このワ
ードは次に、（ローカル記憶２１０アドレス空間中の）
仮想アドレス００７ＥＯＩＦＣに書き込まれ、５７８８
オペレーテイング・システムに透過的な５ＴＣＩレジス
タ４０４及び４０５（第３２Ｂ図）の初期化を引き起こ
す。
される。ｎブロックという用語は、記憶の連−統帥なメ
ガバイトを意味する。それは、取得された（連鎖されて
いない） ｍｏｅの数を２５６で割った値に等しい。各
Ｓ／３７０プロセツサのためのＥＸＥＣ３７０タスクが
その個々のＳ／８８プロセツサ中で開始される時、その
タスクは、５ＴＣ１ワードをアセンブルするために、対
応するベースｐｐｎ及びｎブロックを使用する。このワ
ードは次に、（ローカル記憶２１０アドレス空間中の）
仮想アドレス００７ＥＯＩＦＣに書き込まれ、５７８８
オペレーテイング・システムに透過的な５ＴＣＩレジス
タ４０４及び４０５（第３２Ｂ図）の初期化を引き起こ
す。
第１９Ａ図及び第２０図に関連して以前に説明した切り
放し機構２１Ｇ及びＢＣＵインターフェース論理２５３
は、レジスタ４０４及び４０５を初期化するために使用
される。
放し機構２１Ｇ及びＢＣＵインターフェース論理２５３
は、レジスタ４０４及び４０５を初期化するために使用
される。
しかし、好適な実施例では、第３２Ｂ図に示すように、
レジスタ４０４．４０５は、ＣＢ、ＣＵクロール・デー
タ・パス２２３に接続されるのではなくて）ＷＬ接５７
８８プロセッサ・データ・バス１６１Ｄに接続される。
レジスタ４０４．４０５は、ＣＢ、ＣＵクロール・デー
タ・パス２２３に接続されるのではなくて）ＷＬ接５７
８８プロセッサ・データ・バス１６１Ｄに接続される。
論理２１６のデコード論理２８０は、Ｓ／８８ハードウ
エアからＡＳをブロックしＤ’Ｓ Ａ ＣＫをプロセッ
サ６２に戻すために上記仮想アドレスをデコードする。
エアからＡＳをブロックしＤ’Ｓ Ａ ＣＫをプロセッ
サ６２に戻すために上記仮想アドレスをデコードする。
レジスタ４０４．４０５は、ＳＴＣＩ選択線４５８を介
して論理２５３からイネーブルされる。５ＴＣＩワード
のビット２７−２０は、５ＴＣＩｒベース」アドレスを
形威し、ビット２３−２０は、５７３７０記憶「サイズ
」値を形成する。ビット１９−０はゼロである。
して論理２５３からイネーブルされる。５ＴＣＩワード
のビット２７−２０は、５ＴＣＩｒベース」アドレスを
形威し、ビット２３−２０は、５７３７０記憶「サイズ
」値を形成する。ビット１９−０はゼロである。
Ｅ２４．Ｓ／３７０によって開始されるＳ／８８割り込
みのための初期化機能 ５７８８オペレーテイング・システムの知識なくＳ／８
８中に在社するＳ／３７０割り込みハンドラ・マイクロ
コードにＳ／３７０割り込みを指向するためのさまざま
なシナリオがある。以下その３つを説明する。
みのための初期化機能 ５７８８オペレーテイング・システムの知識なくＳ／８
８中に在社するＳ／３７０割り込みハンドラ・マイクロ
コードにＳ／３７０割り込みを指向するためのさまざま
なシナリオがある。以下その３つを説明する。
第１の方法は、Ｓ／３７０割り込みハンドラをＳ／８８
オペレーテイング・システム第１レヘル割り込みハンド
ラに、そのオブジェクト・モジュールの一部としてアセ
ンブルされるように挿入することによって、Ｓ／８８オ
ペレーテイングシステム・カーネルを変更するものであ
る。割り込みベクタのテーブルは、割り込みハンドラ・
アセンブ°す・ソース中に含まれ、そのベクタは、ソー
ス中で、Ｓ／３７０ｍり込みハンドラ・コードを指し示
すように変更される。
オペレーテイング・システム第１レヘル割り込みハンド
ラに、そのオブジェクト・モジュールの一部としてアセ
ンブルされるように挿入することによって、Ｓ／８８オ
ペレーテイングシステム・カーネルを変更するものであ
る。割り込みベクタのテーブルは、割り込みハンドラ・
アセンブ°す・ソース中に含まれ、そのベクタは、ソー
ス中で、Ｓ／３７０ｍり込みハンドラ・コードを指し示
すように変更される。
この方法は、次のようなＳ／８８アーキテクチヤの方法
とは著しく興なる。
とは著しく興なる。
１）割り込みする各装置は、Ｓ／８８オペレーテイング
・システムに対して、その装置と、そのバス塩と、ボー
ド・アドレスを識別するファイル中に記入されなくては
ならない。
・システムに対して、その装置と、そのバス塩と、ボー
ド・アドレスを識別するファイル中に記入されなくては
ならない。
２）第１レベルの割り込みハンドラが割り込みを受領す
る時、それは、適当なフォーマットされたスタックをセ
ットアツプし、全てのマシン状況とレジスタをセーブし
、割り込みの有効性を検証し、その割り込みを、開発者
が特別に書いた装置割り込みコードを呼び出す「第２レ
ベルの」割り込みハンドラに渡す。
る時、それは、適当なフォーマットされたスタックをセ
ットアツプし、全てのマシン状況とレジスタをセーブし
、割り込みの有効性を検証し、その割り込みを、開発者
が特別に書いた装置割り込みコードを呼び出す「第２レ
ベルの」割り込みハンドラに渡す。
３）その割り込みコードが完了した時、その割り込みコ
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
上記第１の方法は、これを全て回避する。５７３７０割
り込みベクタをＳ／３７０割り込みルーチンを指し示す
ようにアセンブリすることによって、５７８８オペレー
テイング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要はないのである。これは実際は、ハード
ウェアの代わりにコードが修正されているので、ソフト
ウェア切り放しである。この第１の方法は、所望の割り
込み機能を達′戒するためには最も迅速で最も安価な方
法である。しかし、この方法は、５７８８オペレーテイ
ング・システムのその後のリリース毎に追加的なメンテ
ナンスを要することになる。少なくともそれは、カーネ
ルの結び付けを必要とし、もし割り込みハンドラが変更
されたならＳ／３７０コードは再挿入され、割り込みハ
ンドラは再アセンブルされなくてはならない。
り込みベクタをＳ／３７０割り込みルーチンを指し示す
ようにアセンブリすることによって、５７８８オペレー
テイング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要はないのである。これは実際は、ハード
ウェアの代わりにコードが修正されているので、ソフト
ウェア切り放しである。この第１の方法は、所望の割り
込み機能を達′戒するためには最も迅速で最も安価な方
法である。しかし、この方法は、５７８８オペレーテイ
ング・システムのその後のリリース毎に追加的なメンテ
ナンスを要することになる。少なくともそれは、カーネ
ルの結び付けを必要とし、もし割り込みハンドラが変更
されたならＳ／３７０コードは再挿入され、割り込みハ
ンドラは再アセンブルされなくてはならない。
第１の方法は、システム・ブート後のオペレーティング
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
この第２の方法は、Ｓ／３７０割り込みコードを５７８
８オペレーテイング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みベクタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ／３７０初期化ルーチンが記憶を「取得」する。
８オペレーテイング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みベクタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ／３７０初期化ルーチンが記憶を「取得」する。
初期化ルーチンは、５７８８オペレーテイング・システ
ム・カーネル記憶領域を変更しているので、それは、前
記説明で記憶を「取得」するために示された様式で「空
きを獲得」する必要がある。この第２の方法は、Ｓ／８
８オペレーテイング・システム・カーネルが新しくリリ
ースされる毎にメンテナンス修正を行う必要はない。し
かし、Ｓ／３７０割り込みは、５７８８オペレーテイン
グ・システムが立ち上がって走る後でなければ機能しな
い。
ム・カーネル記憶領域を変更しているので、それは、前
記説明で記憶を「取得」するために示された様式で「空
きを獲得」する必要がある。この第２の方法は、Ｓ／８
８オペレーテイング・システム・カーネルが新しくリリ
ースされる毎にメンテナンス修正を行う必要はない。し
かし、Ｓ／３７０割り込みは、５７８８オペレーテイン
グ・システムが立ち上がって走る後でなければ機能しな
い。
第３の方法は、割り込みベクタ内容のハードウェア提供
であり、これは、Ｓ／８８オペレーテイング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代替方法である。
であり、これは、Ｓ／８８オペレーテイング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代替方法である。
この第３の方法は、Ｓ／３７０割り込みルーチンを既知
の読み取り専用記憶＜ＲＯＳ）アドレスとしてＳ／８８
オペレーテイング・システム仮想アドレスまたはＢＣＵ
ローカル記憶中に配置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウエアに対し
て、好適にはＲＯＳ中で専用でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。
の読み取り専用記憶＜ＲＯＳ）アドレスとしてＳ／８８
オペレーテイング・システム仮想アドレスまたはＢＣＵ
ローカル記憶中に配置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウエアに対し
て、好適にはＲＯＳ中で専用でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。
１）Ｓ／３７０ （例えば、ＢＣＵ１５８中のＤＭＡＣ
２０９）が割り込み要求を活動化する。
２０９）が割り込み要求を活動化する。
２）Ｓ／８８プロセツサ・ユニット６２が割り込み肯定
応答、データ・ストローブ、及びアト１ノス・ストロー
ブを活動化する。
応答、データ・ストローブ、及びアト１ノス・ストロー
ブを活動化する。
３）ＢＣＵがデータ・パス２２３上に割り込みベクタ番
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間中へのオフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ６
２に対しては影響を及ぼさない。
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間中へのオフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ６
２に対しては影響を及ぼさない。
４）結局、プロセッサ６２は４バイト割り込みベクタを
入手するために記憶読取サイクルを実行することになる
。
入手するために記憶読取サイクルを実行することになる
。
５）ＢＣｌＪは、（仮想アドレスによって）この特定記
憶アクセスを認識し、プロセッサ６２を記憶のアクセス
から切り放し、（Ｓ／３７０ ＲＯＳからゲートされ
だ）自己の４バイト割り込みベクタを提供する。ｌ、Ｓ
／３７０ ＲＯＳは、Ｄ Ｍ Ａ、 Ｃに対して複数
の、必要な数だけのベクタと、ＲＯＳボード同期化など
を含む。
憶アクセスを認識し、プロセッサ６２を記憶のアクセス
から切り放し、（Ｓ／３７０ ＲＯＳからゲートされ
だ）自己の４バイト割り込みベクタを提供する。ｌ、Ｓ
／３７０ ＲＯＳは、Ｄ Ｍ Ａ、 Ｃに対して複数
の、必要な数だけのベクタと、ＲＯＳボード同期化など
を含む。
この方法は、Ｓ／３７０ハードウエアを同期化するなど
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
Ｅ２５．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得す゛ることアプリケ−シコン・プ
ログラムが空きを獲得する、すなわち監視状態を得る方
法を記述する「Ｓ／３７０サービス・ルーチン開始」に
おける方法が上記で与えられた。これは、Ｓ／８８オペ
レーテイング・システム・カーネルに追加すべき特殊に
ＯＳサービス・コール「トラップ１３命令」ルーチンを
書き込むことに関与する。
ることなく空きを獲得す゛ることアプリケ−シコン・プ
ログラムが空きを獲得する、すなわち監視状態を得る方
法を記述する「Ｓ／３７０サービス・ルーチン開始」に
おける方法が上記で与えられた。これは、Ｓ／８８オペ
レーテイング・システム・カーネルに追加すべき特殊に
ＯＳサービス・コール「トラップ１３命令」ルーチンを
書き込むことに関与する。
このトラップ１３割り込みルーチンは、そのトラップ命
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることになる。アプリケーション・プログ
ラム状態を再び得るには、アプリケーション・プログラ
ムは、割り込みスタック戻りアドレスを変更してトラッ
プ１３コールから、変更された割り込みスタック・アド
レスを使用して割り込みから脱出するトラップ１３割り
込みコードへと戻る。この方法は、５７８８オペレーテ
イング・システムに割り込みルーチンを追加することに
係わる。
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることになる。アプリケーション・プログ
ラム状態を再び得るには、アプリケーション・プログラ
ムは、割り込みスタック戻りアドレスを変更してトラッ
プ１３コールから、変更された割り込みスタック・アド
レスを使用して割り込みから脱出するトラップ１３割り
込みコードへと戻る。この方法は、５７８８オペレーテ
イング・システムに割り込みルーチンを追加することに
係わる。
第２の方法は、当該Ｏ８の変更を行わない。特殊レジス
タ（図示しない）がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アプリケーション・プログラムによ３
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こす
。アプリケーション割り込みルーチンは、ＢＣ１Ｊ！Ｉ
ｔ取専用記憶（図示しない）に在社させられ、トラップ
１３コードと同様に機能する。前に説明した空き獲得ル
ーチンは、トラップ１３傘令を発行する代わりにＢＣ１
Ｊ特殊レジスタに書込みを行うことを除けば、全く同一
に機能する。
タ（図示しない）がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アプリケーション・プログラムによ３
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こす
。アプリケーション割り込みルーチンは、ＢＣ１Ｊ！Ｉ
ｔ取専用記憶（図示しない）に在社させられ、トラップ
１３コードと同様に機能する。前に説明した空き獲得ル
ーチンは、トラップ１３傘令を発行する代わりにＢＣ１
Ｊ特殊レジスタに書込みを行うことを除けば、全く同一
に機能する。
Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリやＳ／８８オペレーテイング・システム・カーネル
の結合を必要としない。
ることなく記憶を獲得（ＳＴＥＡＬ）すること この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリやＳ／８８オペレーテイング・システム・カーネル
の結合を必要としない。
自由リストの先頭のアドレスは、アプリケーション・プ
ログラムに可屈である。
ログラムに可屈である。
さて、第４９図及び第５０ｒ：ＩＡを参照して、単一化
された及び組のユニット２１．２３のｔ源投入及び同期
化について説明する（Ｓ／８８プロセツサ・ユニットは
、Ｓ／３７０プロセツサ・ユニットのためのサービス・
プロセッサの役目を果たす）。
された及び組のユニット２１．２３のｔ源投入及び同期
化について説明する（Ｓ／８８プロセツサ・ユニットは
、Ｓ／３７０プロセツサ・ユニットのためのサービス・
プロセッサの役目を果たす）。
（１）序論
この章は、第４９図及び第５０図を参照して、第７図の
組みユニット２１．２３などの同期についてその状態を
決定し、制御しその環境をセットするハードウェア・レ
ジスタ、ラッチ、及び論理を手短に説明するものである
。
組みユニット２１．２３などの同期についてその状態を
決定し、制御しその環境をセットするハードウェア・レ
ジスタ、ラッチ、及び論理を手短に説明するものである
。
さらに、単一化された及び組のユニットの初期化、同期
化及び再初期化を達成するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の両方に
おいて、実質的に５７８８プロセツサ・ユニットの初期
化及び同期化なく機能するＳ／８８（好適な実施例）に
注目する。この動作方法は、手短にだけ説明する。さら
に、米国特許第４４５３２１５号の関連部分の説明につ
いてもここで繰り返す。
化及び再初期化を達成するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の両方に
おいて、実質的に５７８８プロセツサ・ユニットの初期
化及び同期化なく機能するＳ／８８（好適な実施例）に
注目する。この動作方法は、手短にだけ説明する。さら
に、米国特許第４４５３２１５号の関連部分の説明につ
いてもここで繰り返す。
エラー・チエツクは、ユニット２１の各Ｓ／８８プロセ
ツサ要素６０．６２（第８図）がＡパス４２及びＢパス
４４を駆動するのと同時に実行される。この同時的動作
は、パス構造を駆動する前にエラー・チエツクを実現す
るプロセッサ・モジュール９中のＩ１０ユニットと対照
的である。
ツサ要素６０．６２（第８図）がＡパス４２及びＢパス
４４を駆動するのと同時に実行される。この同時的動作
は、パス構造を駆動する前にエラー・チエツクを実現す
るプロセッサ・モジュール９中のＩ１０ユニットと対照
的である。
プロセッサ・ユニット２１は、システムのスルーブツト
にはいかなる動作の遅延も望ましくないようにタイミン
グが十分に重要であるため、このように動作する。プロ
セッサ・ユニットがバス構造を駆動している期間のチエ
ツク論理によって知らせられたエラーは、そのユニット
をして、システム・クロックの次のフェーズの間に、Ａ
パス・エラー信号及びＢパス・エラー信号の両方をＸパ
ス４ｓ上に駆動させる。
にはいかなる動作の遅延も望ましくないようにタイミン
グが十分に重要であるため、このように動作する。プロ
セッサ・ユニットがバス構造を駆動している期間のチエ
ツク論理によって知らせられたエラーは、そのユニット
をして、システム・クロックの次のフェーズの間に、Ａ
パス・エラー信号及びＢパス・エラー信号の両方をＸパ
ス４ｓ上に駆動させる。
その同一の時間フェーズの間に、ｌ１ＩＩＦ中央処理装
置（例えば参照番号２１）は、レベルｌ保守割り込みを
Ｘパス４Ｓ上に駆動し、それを、相手中央処理装置（例
えば、参照番号２３）が受け取る。その時間フェーズの
終りに、障害装置は切り放され、相手装置からの問い合
わせに応答する以外はパス構造上にさらに信号を駆動す
ることができなくなる。この自動的切り放し動作は、Ａ
パスまたはＢバス上のアドレスまたはデータのどちらか
でエラーが検出された期間に、制御ユニットを通じてメ
モリ・ユニット１８．１８とＲ−送装置のどちらになさ
れるものであれ、読取または書込サイクルの取り消しを
保証する。さらに、その間−の動作サイクルの間のデー
タ転送は、相手障害中央処理装置のみを使用して反復さ
れる。
置（例えば参照番号２１）は、レベルｌ保守割り込みを
Ｘパス４Ｓ上に駆動し、それを、相手中央処理装置（例
えば、参照番号２３）が受け取る。その時間フェーズの
終りに、障害装置は切り放され、相手装置からの問い合
わせに応答する以外はパス構造上にさらに信号を駆動す
ることができなくなる。この自動的切り放し動作は、Ａ
パスまたはＢバス上のアドレスまたはデータのどちらか
でエラーが検出された期間に、制御ユニットを通じてメ
モリ・ユニット１８．１８とＲ−送装置のどちらになさ
れるものであれ、読取または書込サイクルの取り消しを
保証する。さらに、その間−の動作サイクルの間のデー
タ転送は、相手障害中央処理装置のみを使用して反復さ
れる。
より詳しく述べると、比較器１２ｆ’は、処理区画１２
ａがＡバス４２から受け取る入力データを、処理区画１
２ｂがＢバス上で受け取る入力データと比較する。それ
はまた、処理区画１２ａがトランシーバに印加する機能
、アドレス及びデータ信号（パリティを含む）を、処理
区画１２ｂが発生する対応信号と比較する。区画１２ａ
のタイミング及び制御信号は、区画１２ｂからの対応信
号と比較される。内部制御信号のこの比較は、プロセッ
サ要素６０．６２の内部動作をチエツクし、障害の迅速
な検出を可能ならしめ、プロセッサ・ユニットの診断及
び保守に有用である。
ａがＡバス４２から受け取る入力データを、処理区画１
２ｂがＢバス上で受け取る入力データと比較する。それ
はまた、処理区画１２ａがトランシーバに印加する機能
、アドレス及びデータ信号（パリティを含む）を、処理
区画１２ｂが発生する対応信号と比較する。区画１２ａ
のタイミング及び制御信号は、区画１２ｂからの対応信
号と比較される。内部制御信号のこの比較は、プロセッ
サ要素６０．６２の内部動作をチエツクし、障害の迅速
な検出を可能ならしめ、プロセッサ・ユニットの診断及
び保守に有用である。
比較器１２ｆに対する１つまたはそれ以上の対応入力信
号が異なる任意の時点で、比較器は、制御段８Ｇに印加
される比較エラー信号を発生する。そのエラーは、デー
タ入来エラー データ外出エラー、機能エラーまたはア
ドレス・エラーの結果である。それはまた、異なるタイ
ミングまたは制御信号に起因するサイクル・エラーまた
は制御エラーでもあり得る。パリティ・チエツク回路に
よるエラーの検出は、制御段８６に印加されるパリティ
・エラー信号を発生する。制ｖｓ段８Ｓはその比較無効
信号に応答して、次のクロック・フェーズ（Ｎ＋１）で
プロセッサ・エラー信号を発生する。この動作に対する
１つの例外は、比較無効信号が読取動作の間の入力デー
タ信号の無効比較による場合に生じる。その場合、制御
段８６は、次のタイミング・フェーズに関してパス・エ
ラー信号が発生されない場合にのみプロセッサ・エラー
信号を発生する。パス・エラー信号は、バス構造３０に
おける障害条件を示し、それゆえ、入力データの無効比
較が、処理区画１２ａまたは１２ｂではなく、パス構造
３０のＡバスまたはＢパス部分の障害の結果であったこ
とを識別するものである。
号が異なる任意の時点で、比較器は、制御段８Ｇに印加
される比較エラー信号を発生する。そのエラーは、デー
タ入来エラー データ外出エラー、機能エラーまたはア
ドレス・エラーの結果である。それはまた、異なるタイ
ミングまたは制御信号に起因するサイクル・エラーまた
は制御エラーでもあり得る。パリティ・チエツク回路に
よるエラーの検出は、制御段８６に印加されるパリティ
・エラー信号を発生する。制ｖｓ段８Ｓはその比較無効
信号に応答して、次のクロック・フェーズ（Ｎ＋１）で
プロセッサ・エラー信号を発生する。この動作に対する
１つの例外は、比較無効信号が読取動作の間の入力デー
タ信号の無効比較による場合に生じる。その場合、制御
段８６は、次のタイミング・フェーズに関してパス・エ
ラー信号が発生されない場合にのみプロセッサ・エラー
信号を発生する。パス・エラー信号は、バス構造３０に
おける障害条件を示し、それゆえ、入力データの無効比
較が、処理区画１２ａまたは１２ｂではなく、パス構造
３０のＡバスまたはＢパス部分の障害の結果であったこ
とを識別するものである。
プロセッサ・エラー信号の１つの機能は、論理回路をデ
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全ての二ニットに、Ｉ前のフェーズの間に
パス上に配置された情報を無視するように、例えば、Ｃ
Ｐｔ１バス転送を無視するように通知するために、Ａパ
ス・エラー信号とＢパス・エラー信号がＸパス４６に印
加される。Ｘバス４６には、相手のプロセッサ・ユニッ
ト２３に、モジュール中のあるユニットか障害発生エラ
ーを検出したことを通知するために、レベル１割り込み
信号が印加される。
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全ての二ニットに、Ｉ前のフェーズの間に
パス上に配置された情報を無視するように、例えば、Ｃ
Ｐｔ１バス転送を無視するように通知するために、Ａパ
ス・エラー信号とＢパス・エラー信号がＸパス４６に印
加される。Ｘバス４６には、相手のプロセッサ・ユニッ
ト２３に、モジュール中のあるユニットか障害発生エラ
ーを検出したことを通知するために、レベル１割り込み
信号が印加される。
フェーズ（Ｎ＋２）の開始時点で、依然として障害信号
に応答する設８６は、能動的なパス・マスク状況を終了
させる。この動作は、パス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのパス・ドライバ
をディスエーブルする。Ｓ／３７０トランシーバ１３も
また、トランシーバｆ２ｅのドライバがディスエーブル
されるときはいつでも共通制御７５を介してディスエー
ブルされる。
に応答する設８６は、能動的なパス・マスク状況を終了
させる。この動作は、パス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのパス・ドライバ
をディスエーブルする。Ｓ／３７０トランシーバ１３も
また、トランシーバｆ２ｅのドライバがディスエーブル
されるときはいつでも共通制御７５を介してディスエー
ブルされる。
同様に、プロセッサ・エラー信号がユニット２１の制御
！に１段７５によって発生される時、制御設８６を介す
るトランシーバ１２ｅと、トランシーバ１３もまたディ
スエーブルされる。
！に１段７５によって発生される時、制御設８６を介す
るトランシーバ１２ｅと、トランシーバ１３もまたディ
スエーブルされる。
こうして、プロセッサ・ユニット２１．２３は、マスク
状態にあるときのみ、ドライバに印加されるバス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。
状態にあるときのみ、ドライバに印加されるバス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。
プロセッサ・エラー信号は迅速に、すなわち、次のタイ
ミング・フェーズの終了時点で、マスク状況をターンオ
フする。ユニット２１の処理区画１２がプロセッサ・エ
ラー信号を発生する場合、相手ユニット２３の５７８８
処理区画は、実質的に割り込みなしで動作を統ける。プ
ロ妊ツサ、・エラー信号が書込動作の間に発生した時、
相手処理ユニット２３はそのデータ転送を繰り返す。読
取動作の間にプロセッサ゛・エラーが生じた場合、相手
二ニットはメモリが後のタイミング・フェーズでバス構
造に印加する反復されたデータを読み込む。
ミング・フェーズの終了時点で、マスク状況をターンオ
フする。ユニット２１の処理区画１２がプロセッサ・エ
ラー信号を発生する場合、相手ユニット２３の５７８８
処理区画は、実質的に割り込みなしで動作を統ける。プ
ロ妊ツサ、・エラー信号が書込動作の間に発生した時、
相手処理ユニット２３はそのデータ転送を繰り返す。読
取動作の間にプロセッサ゛・エラーが生じた場合、相手
二ニットはメモリが後のタイミング・フェーズでバス構
造に印加する反復されたデータを読み込む。
さらに、相手ユニット２３は、診断ルーチンを開始する
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット２１は保守することなく動作へと復元する
ことができる。好適な実施例では、過渡的な障害の発生
は＆ｌ！録され、もしそれが任意に定めた回数繰り返す
なら、そのプロセッサ・ユニットはさらに診断すること
なくサービスまたは動作から電気的に離隔される。
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット２１は保守することなく動作へと復元する
ことができる。好適な実施例では、過渡的な障害の発生
は＆ｌ！録され、もしそれが任意に定めた回数繰り返す
なら、そのプロセッサ・ユニットはさらに診断すること
なくサービスまたは動作から電気的に離隔される。
ユニット２１．２３の各処理区画１２は、２つの組みユ
ニットをロジクステップ同期させるために、典型的には
プロセッサ状況及び制御ａＳＳにある論理回路を含む。
ニットをロジクステップ同期させるために、典型的には
プロセッサ状況及び制御ａＳＳにある論理回路を含む。
区画１２は、マスク状況への遷移でロックステップ同期
化を達成する。各区画１２は、信号をバス構造に駆動す
るためにはマスク状態になくてはならない。各ＦＲＯＭ
ｌ ８１に記憶された初期化シーケンスは典型的には組
み区画を同期化させ、どちらの処理区画も初期的にはマ
スク状態にない、すなわちターン・オンされていないよ
うにすることを保証するための命令を含む。
化を達成する。各区画１２は、信号をバス構造に駆動す
るためにはマスク状態になくてはならない。各ＦＲＯＭ
ｌ ８１に記憶された初期化シーケンスは典型的には組
み区画を同期化させ、どちらの処理区画も初期的にはマ
スク状態にない、すなわちターン・オンされていないよ
うにすることを保証するための命令を含む。
ユニット２１．２３の処理区画は、初期化シーケンスで
は初期的には同期しておらず、一方がマスク状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスク状態を達成する。マスク状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
は初期的には同期しておらず、一方がマスク状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスク状態を達成する。マスク状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
ユニット２１の処理区画１２が初期化されるとき、それ
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを防止する。そのかわりに、区画１２は
典型的にはＦＲＯＭ１８１に記憶されているテスト・ル
ーチンを実行する。こめテスト・ルーチンは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応する＊＊報告信号が実際に発生
されたかどうかを調べるためにテストする。以て、エラ
ー・チエツク信号が存在しないことは、そのプロセッサ
・ユニットがマスク状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、パス構造３０に
報告されない。ＦＲＯＭＩ、８１中のテスト・ルーチン
は、エラー・チエツク信号を確認して、そのプロセッサ
をして、このチエツク・ルーチンの成功裡の完了のとき
のみマスク状態をとることを可能ならしめる。
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを防止する。そのかわりに、区画１２は
典型的にはＦＲＯＭ１８１に記憶されているテスト・ル
ーチンを実行する。こめテスト・ルーチンは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応する＊＊報告信号が実際に発生
されたかどうかを調べるためにテストする。以て、エラ
ー・チエツク信号が存在しないことは、そのプロセッサ
・ユニットがマスク状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、パス構造３０に
報告されない。ＦＲＯＭＩ、８１中のテスト・ルーチン
は、エラー・チエツク信号を確認して、そのプロセッサ
をして、このチエツク・ルーチンの成功裡の完了のとき
のみマスク状態をとることを可能ならしめる。
Ｓ／３７０プロセツ゛す・ユニット（好適な実施例）は
、典型的には、各チップ中のさまざまの要素及び論理に
対する「裏口」のアクセスを介しての初期化及びサービ
ス・プロセッサ機能に対処するハードウェアをもつ。こ
れらはよく知られているので、簡単に説明するにヒとめ
る。
、典型的には、各チップ中のさまざまの要素及び論理に
対する「裏口」のアクセスを介しての初期化及びサービ
ス・プロセッサ機能に対処するハードウェアをもつ。こ
れらはよく知られているので、簡単に説明するにヒとめ
る。
同様に、自己テスト及び初期化のためのプログラム・ル
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーテイング・システムに変更を気づかせることな
く典型的なＳ／３７０自己テスト及び初期化が５７８８
を介して達成されるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴＩＲ）は、好適
な実施例では、組みユニットのＳ／３７０処理要素を同
期化させるためのルーチンとともにＦＲＯＭ１８１（第
１９Ｃ図）中に配置される。それゆえ、Ｓ／８８は、Ｓ
／３７０サービス・プロセッサとして機能する。ＰＲＯ
ＭＩ ８１中のＳ／８８コードの記憶マツプされたＩ１
０割り振りは、あるＳ／８８状況または別のレジスタ内
容がＳ／３７０コードの実現に必要である場合に与えら
れる。
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーテイング・システムに変更を気づかせることな
く典型的なＳ／３７０自己テスト及び初期化が５７８８
を介して達成されるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴＩＲ）は、好適
な実施例では、組みユニットのＳ／３７０処理要素を同
期化させるためのルーチンとともにＦＲＯＭ１８１（第
１９Ｃ図）中に配置される。それゆえ、Ｓ／８８は、Ｓ
／３７０サービス・プロセッサとして機能する。ＰＲＯ
ＭＩ ８１中のＳ／８８コードの記憶マツプされたＩ１
０割り振りは、あるＳ／８８状況または別のレジスタ内
容がＳ／３７０コードの実現に必要である場合に与えら
れる。
このコードが同期化−へと向かう様式は、１次（または
マスター）相手プロセッサ・ユニット２１など（３！！
正に動作しているもの）内のレジスタ・セットの記憶マ
ツプ・コピーを、２次（またはスレーブ）相手プロセッ
サ・ユニット２３など（まだ適正に動作していないもの
）内のしジスタ・セットに転送することである。
マスター）相手プロセッサ・ユニット２１など（３！！
正に動作しているもの）内のレジスタ・セットの記憶マ
ツプ・コピーを、２次（またはスレーブ）相手プロセッ
サ・ユニット２３など（まだ適正に動作していないもの
）内のしジスタ・セットに転送することである。
同期化機構のためのＳ／８８からＳ／３７０への結合経
路の詳細を説明する前に、第７図のモジュール９の構造
及び環境について簡単に言及しておく。Ｓ／８８オペレ
ーテイング・システムの、フォールト・トレランス及び
単一システム・イメージなとの特徴は、Ｓ／８８及びＳ
／３７０の何方の構造に与えられる。モジュール９は、
参照番号２１なとの単一化されたＳ／３７０プロセツサ
・ユニットまたは参照番号２１．２３などの岨のＳ／３
７０プロセツサ・ユニット対からなる。参照番号１２、
ま゛たは１２．１４なとの単一または組の５７８８ユニ
ツトは、Ｓ／８８プログラムのみを実行するためにモジ
ュール中に含めることができる。
路の詳細を説明する前に、第７図のモジュール９の構造
及び環境について簡単に言及しておく。Ｓ／８８オペレ
ーテイング・システムの、フォールト・トレランス及び
単一システム・イメージなとの特徴は、Ｓ／８８及びＳ
／３７０の何方の構造に与えられる。モジュール９は、
参照番号２１なとの単一化されたＳ／３７０プロセツサ
・ユニットまたは参照番号２１．２３などの岨のＳ／３
７０プロセツサ・ユニット対からなる。参照番号１２、
ま゛たは１２．１４なとの単一または組の５７８８ユニ
ツトは、Ｓ／８８プログラムのみを実行するためにモジ
ュール中に含めることができる。
各Ｓ／３７０処理ユニツトは、第７図に示すように、参
照番号８５．８７なとのＳ／３７０プロセツサ要素の対
と、参照番号６２．６４なビのＳ／８８プロセツサ要素
対を含み、それらのプロセッサ要素対が単一の論理処理
ユニット２１してロックステップで動作する。組みのユ
ニットは、完全にフォールト・トレラントで自己チエツ
ク論理処理ユニットを与えるように互いにロックステッ
プで動作する冗長デザインを形成する。
照番号８５．８７なとのＳ／３７０プロセツサ要素の対
と、参照番号６２．６４なビのＳ／８８プロセツサ要素
対を含み、それらのプロセッサ要素対が単一の論理処理
ユニット２１してロックステップで動作する。組みのユ
ニットは、完全にフォールト・トレラントで自己チエツ
ク論理処理ユニットを与えるように互いにロックステッ
プで動作する冗長デザインを形成する。
対のＳ／３７０プロセッサ要素８５，８７のおのおのは
、部分的に、参照番号１５０（第１１図）のようなＳ／
３７０チツプ・セットである。
、部分的に、参照番号１５０（第１１図）のようなＳ／
３７０チツプ・セットである。
Ｓ／３７０チツプ・セットとその関連ハードウェアは、
Ｓ／８８パス構造３０との結合のため参照番号１０１
（第９Ａ図）のような５７８８スイタルのボードに取り
付けられる。この章では、参照番号２１のような１つの
処理ユニット中のＳ／３７０チツプ・セット対は、Ｓ／
３７０エンテイテイと呼ばれ、参照番号６０，８２など
の対応５７８８プロセツサ要素とその関連ハードウェア
は、Ｓ／８８エンテイテイと呼ばれる。Ｓ／３７０エン
テイテイは、Ｓ／３７０アプリケーシヨン・プログラム
を実行し、必要に応じて、Ｓ／８８とＳ／３７０のビち
らのオペレーティング・システムも互いに気づかないよ
うに、Ｓ／８８ ｌ１０１！置及びプログラムを利用
するＳ／３７０コード動作を実行するために５７８８エ
ンテイテイを訪れる。
Ｓ／８８パス構造３０との結合のため参照番号１０１
（第９Ａ図）のような５７８８スイタルのボードに取り
付けられる。この章では、参照番号２１のような１つの
処理ユニット中のＳ／３７０チツプ・セット対は、Ｓ／
３７０エンテイテイと呼ばれ、参照番号６０，８２など
の対応５７８８プロセツサ要素とその関連ハードウェア
は、Ｓ／８８エンテイテイと呼ばれる。Ｓ／３７０エン
テイテイは、Ｓ／３７０アプリケーシヨン・プログラム
を実行し、必要に応じて、Ｓ／８８とＳ／３７０のビち
らのオペレーティング・システムも互いに気づかないよ
うに、Ｓ／８８ ｌ１０１！置及びプログラムを利用
するＳ／３７０コード動作を実行するために５７８８エ
ンテイテイを訪れる。
Ｅ２７．フォールト・トレラント・ハードウェア同期化
Ｓ／８８−５／３７０処理ユニツトのより固有且つ！要
な特徴の１つは現在処理中の相手２３による参照番号２
１なとの任意の処理ユニットの自己決定同期化である。
な特徴の１つは現在処理中の相手２３による参照番号２
１なとの任意の処理ユニットの自己決定同期化である。
各ユニットのＳ／８８エンテイテイは、新しいまたはエ
ラーを生成する相手の同期化のための能力及び責任をも
つ。あるユニットの５７８８エソテイテイがこの責任を
もつとき、それは「マスター」と呼ばれる。そして、同
期化を受ける相手は、「スレーブ」と呼ばれる。
ラーを生成する相手の同期化のための能力及び責任をも
つ。あるユニットの５７８８エソテイテイがこの責任を
もつとき、それは「マスター」と呼ばれる。そして、同
期化を受ける相手は、「スレーブ」と呼ばれる。
５７８８ハードウエア／フアームウエア構造は、何時同
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８−Ｓ／３７０ハードウエア
／フアームウエアは、このインテリジェンス機能を同期
化の決定の際にＳ７８８の主導に従うために利用する。
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８−Ｓ／３７０ハードウエア
／フアームウエアは、このインテリジェンス機能を同期
化の決定の際にＳ７８８の主導に従うために利用する。
すなわち、任意の時点で、Ｓ／８８は、Ｓ／８Ｂ’（ス
レーブ）エンティティが相手（マスター）との同期化を
必要とすることを決定し、その同期化はＳ／８８スレー
ブ・エンティティが「キックオフ」された後の適当な点
へ進行するように許可され、次に、その実行は対応する
Ｓ／３７０エンテイテイに向き付けられる。Ｓ／３７０
エンテイテイは、Ｓ／３７０マスタ状態を抽出しその状
態を両方のＳ／３７０＠手に復元するためにＦＲＯＭＩ
８１からのコードを実行するＳ／８８ ＰＥによっ
て同期化される。
レーブ）エンティティが相手（マスター）との同期化を
必要とすることを決定し、その同期化はＳ／８８スレー
ブ・エンティティが「キックオフ」された後の適当な点
へ進行するように許可され、次に、その実行は対応する
Ｓ／３７０エンテイテイに向き付けられる。Ｓ／３７０
エンテイテイは、Ｓ／３７０マスタ状態を抽出しその状
態を両方のＳ／３７０＠手に復元するためにＦＲＯＭＩ
８１からのコードを実行するＳ／８８ ＰＥによっ
て同期化される。
組みユニットのどちらか１つは、初期ＷＬ孫再導入新し
い相手の登場、または既存の２つの組みをして同期化を
喪失さ゛せるようなエラー条件からの回復（どの場合も
メンテナンス割り込みを強制する）によって必要性が生
じた場合、処理ユニットの同期化において、マスターま
たはスレーブのどちらかの役割を占めることができる。
い相手の登場、または既存の２つの組みをして同期化を
喪失さ゛せるようなエラー条件からの回復（どの場合も
メンテナンス割り込みを強制する）によって必要性が生
じた場合、処理ユニットの同期化において、マスターま
たはスレーブのどちらかの役割を占めることができる。
どの場合にも、５７８８スレーブ・エンティティは、そ
の状況を認識して、同期化のための５７８８マスター・
エンティティに依存する。
の状況を認識して、同期化のための５７８８マスター・
エンティティに依存する。
Ｓ／８８マスター及びスレーブ・エンティティは、メン
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。
全ての処理ユニットのＳ／８８エンテイテイは、デフオ
ールドのマスクが確立されるまでスレーブであるとめい
めいが仮定しつつその割り込みを検出及び処理する。マ
スターは次に、ホールド・スレーブをロックステップで
キックオフし、めいめいは（割り込みからもとった時点
で）、マスターの優先使用環境を再開する。
ールドのマスクが確立されるまでスレーブであるとめい
めいが仮定しつつその割り込みを検出及び処理する。マ
スターは次に、ホールド・スレーブをロックステップで
キックオフし、めいめいは（割り込みからもとった時点
で）、マスターの優先使用環境を再開する。
同様に、５７８８エンテイテイは、プロセッサを残余の
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０ ＳＰ！！
能をエミュレートするべくそれらのプロセッサを使用し
、次に正常の実行環境を再確立し、Ｓ／３７０の相手が
ロックステップで実行を開始することを可能ならしめる
。
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０ ＳＰ！！
能をエミュレートするべくそれらのプロセッサを使用し
、次に正常の実行環境を再確立し、Ｓ／３７０の相手が
ロックステップで実行を開始することを可能ならしめる
。
同期化を必要としない状況として、参照番号２１の単一
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
同期化を要する状況としては、２重化処理ユニット（例
えば２１．２３）がＩＥ詠投入される場合、相手２３が
正常に処理している間にユニット２１が挿入される場合
、及び処理ユニット２１などがその相手２３中に比較障
害を検出し、回復を試みる場合がある。
えば２１．２３）がＩＥ詠投入される場合、相手２３が
正常に処理している間にユニット２１が挿入される場合
、及び処理ユニット２１などがその相手２３中に比較障
害を検出し、回復を試みる場合がある。
Ｓ／８８エンテイテイは、同期化を確立するための適当
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスク・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなどの構成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ユニット２３中の対応Ｓ／３７０エンテイテイと同
期させられるべき時、相手のＳ／３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、５７８８プロ
セツサ６０．６２からのキュー・セレクト・アップ。メ
ツセージを（ＦＲＯＭＩ ８１中のＳ／３７０初期化及
び同期化マイクロコードの制御の下で）Ｓ７３７０プロ
セツサ８５．８７に送ることによって簡略化することが
できる。このメツセージは、ユーザー・アプリケーショ
ンが、同期化の間に、オペレーティング・システムを介
してＢＣＵ１６６などに対して更なるサービス要求を呼
び出すことを停止する。これはまた、全ての未完了Ｉ１
０１００実行の完了を可能ならしめる。
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスク・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなどの構成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ユニット２３中の対応Ｓ／３７０エンテイテイと同
期させられるべき時、相手のＳ／３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、５７８８プロ
セツサ６０．６２からのキュー・セレクト・アップ。メ
ツセージを（ＦＲＯＭＩ ８１中のＳ／３７０初期化及
び同期化マイクロコードの制御の下で）Ｓ７３７０プロ
セツサ８５．８７に送ることによって簡略化することが
できる。このメツセージは、ユーザー・アプリケーショ
ンが、同期化の間に、オペレーティング・システムを介
してＢＣＵ１６６などに対して更なるサービス要求を呼
び出すことを停止する。これはまた、全ての未完了Ｉ１
０１００実行の完了を可能ならしめる。
このことは、正常動作Ｓ／３７０エンテイテイを、「キ
ックオフ」の時点で両方のＳ／３７０エンテイテイによ
る使用のために記憶１６２にコピーされた状態にもって
くる。この時点で、５７３７０プロセツサ、Ｓ／３７０
キヤツシユ、ＤＬＡＴ及びＳ／３７０パス・アダプタ中
の全てのレジスタ、カウンタ、ポインタ及びバッファが
順序づけられたスタック中の記憶Ｃ１８２）にコピーさ
れる。゛その同期化処理が開始されたとき、４つの全て
の物理プロセッサは、文脈を共通スタックから４つの全
てのプロセッサにロードすることによって復元されたＳ
／３７０文脈をもっことになる。両プロセッサには、そ
のレジスタ、カウンタ及びバッファに同一の値がロード
され、次にロックステップまたは完全同期によりプログ
ラム実行を開始することになる。
ックオフ」の時点で両方のＳ／３７０エンテイテイによ
る使用のために記憶１６２にコピーされた状態にもって
くる。この時点で、５７３７０プロセツサ、Ｓ／３７０
キヤツシユ、ＤＬＡＴ及びＳ／３７０パス・アダプタ中
の全てのレジスタ、カウンタ、ポインタ及びバッファが
順序づけられたスタック中の記憶Ｃ１８２）にコピーさ
れる。゛その同期化処理が開始されたとき、４つの全て
の物理プロセッサは、文脈を共通スタックから４つの全
てのプロセッサにロードすることによって復元されたＳ
／３７０文脈をもっことになる。両プロセッサには、そ
のレジスタ、カウンタ及びバッファに同一の値がロード
され、次にロックステップまたは完全同期によりプログ
ラム実行を開始することになる。
Ｓ／３７０処理エンテイテイは、同期化のためにさまざ
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・バス２２３をバス・アダプタ１５４のチャネル０，１
に結合するレジスタ５６０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機能（Ｉｓ
Ｆ）／ｆｆｉ用サポート・インターフェース（ＵＳｌ）
５４０．５４１の技法である。Ｓ／３７０チツプセツ
ト・サービス・プロセッサの直列インターフェース／プ
ロト：）Ｊｌ／ （Ｉ ＳＦ／ＵＳ Ｉ ）をエミュレ
ートすることによって、Ｓ／８８エンテイテイの同期化
機構がＳ／３７０エンテイテイに接続された任意且つ全
ての機構にアクセスすることができる。１つまたはそれ
以上のＳ／３７０エンテイテイの同期化が必要であると
き、両方の方法が採用される。通常の経路は、それが存
在し、ＵＳ：Ｉ経路が他方のために使用されているとき
使用される。
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・バス２２３をバス・アダプタ１５４のチャネル０，１
に結合するレジスタ５６０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機能（Ｉｓ
Ｆ）／ｆｆｉ用サポート・インターフェース（ＵＳｌ）
５４０．５４１の技法である。Ｓ／３７０チツプセツ
ト・サービス・プロセッサの直列インターフェース／プ
ロト：）Ｊｌ／ （Ｉ ＳＦ／ＵＳ Ｉ ）をエミュレ
ートすることによって、Ｓ／８８エンテイテイの同期化
機構がＳ／３７０エンテイテイに接続された任意且つ全
ての機構にアクセスすることができる。１つまたはそれ
以上のＳ／３７０エンテイテイの同期化が必要であると
き、両方の方法が採用される。通常の経路は、それが存
在し、ＵＳ：Ｉ経路が他方のために使用されているとき
使用される。
同期化及び初期化処理のこの部分（例えば５７３７０エ
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに後続されているにとも知らないＳ／８
８オペレーテイング・システムに対して透過的でなくて
はならない、ヒいうことに留意することは！要である。
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに後続されているにとも知らないＳ／８
８オペレーテイング・システムに対して透過的でなくて
はならない、ヒいうことに留意することは！要である。
この透過性は、Ｓ／３７０ Ｉ１０動作に関連して前
記に説明したのヒはぼ同様の様式で達成される。すなわ
ち、第２０図に関連して説明されたアドレス・デコード
論理２８０は、データが５７８８プロセツサ６２と第４
９図の論理の間で転送されるべきとき毎にアドレス００
７ＥＸＸＸ）ｌセンスする。
記に説明したのヒはぼ同様の様式で達成される。すなわ
ち、第２０図に関連して説明されたアドレス・デコード
論理２８０は、データが５７８８プロセツサ６２と第４
９図の論理の間で転送されるべきとき毎にアドレス００
７ＥＸＸＸ）ｌセンスする。
このアドレスが論理２８０によってデコードされるとき
、それは、Ｓ／８８プロセツサ・バス１６ＩＡ、１６１
Ｄを、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・バス２４７．２２３に結合する。レジ
スタ・アドレス・デコード論理５６２は、プロセッサ６
２とのデータ転送のために、論理回路６４９．６５０ま
たはレジスタ５６０，５６１のうち・の１つを選択すべ
く、バス２４７上のアドレスの下位ビットをデコードす
る。
、それは、Ｓ／８８プロセツサ・バス１６ＩＡ、１６１
Ｄを、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・バス２４７．２２３に結合する。レジ
スタ・アドレス・デコード論理５６２は、プロセッサ６
２とのデータ転送のために、論理回路６４９．６５０ま
たはレジスタ５６０，５６１のうち・の１つを選択すべ
く、バス２４７上のアドレスの下位ビットをデコードす
る。
さらに、線５６２．６８３上の割り込みは、ＯＲ回路２
９２ａを介して第２０図の５７８８割り込み論理２１２
に指向される。その割り込み要求信号は、データがプロ
セッサ６２への転送のためにＳ／３７０チツプのうちの
１つから論理５４９で受領されるとき、線５６２上で活
動化される。
９２ａを介して第２０図の５７８８割り込み論理２１２
に指向される。その割り込み要求信号は、データがプロ
セッサ６２への転送のためにＳ／３７０チツプのうちの
１つから論理５４９で受領されるとき、線５６２上で活
動化される。
、ｌＲ５６２上の割り込み要求は、論理６５０からＳ／
３７０チツプへのデータ転送の完了をプロセッサ６２に
通知する。線５６２上の割り込み要求は、プロセッサ６
２に、プロセッサ６２への転送のためにＳ／３７０チツ
プからのデータが論理５４９によって受け取られたこと
を通知する。その割り込みｉ求は、Ｉ ＡＣＫＩ号；６
ｔＡｌｉ２５８ ｄ ２２５８ｅ上にそれぞれあられれ
るときに、！５６２及び５６３上に保持される。３つの
割り込みのベクタ番号は、第２０図からのＩＡＣＫ信号
２６’８ｄ及び２５８ｅによってそれぞれ付勢されたと
き、論理６８４．６６６から得られる。そのベクタ番号
は、個別の割り込みハンドラ・ルーチンにアクセスする
ために処理ユニット６２によって使用される。
３７０チツプへのデータ転送の完了をプロセッサ６２に
通知する。線５６２上の割り込み要求は、プロセッサ６
２に、プロセッサ６２への転送のためにＳ／３７０チツ
プからのデータが論理５４９によって受け取られたこと
を通知する。その割り込みｉ求は、Ｉ ＡＣＫＩ号；６
ｔＡｌｉ２５８ ｄ ２２５８ｅ上にそれぞれあられれ
るときに、！５６２及び５６３上に保持される。３つの
割り込みのベクタ番号は、第２０図からのＩＡＣＫ信号
２６’８ｄ及び２５８ｅによってそれぞれ付勢されたと
き、論理６８４．６６６から得られる。そのベクタ番号
は、個別の割り込みハンドラ・ルーチンにアクセスする
ために処理ユニット６２によって使用される。
Ｓ／３７０集積サポ一ト機構（Ｉ ５Ｆ）５４０（第４
９図）は、チップセット１６０上の論理に対して「裏口
」入口を与える。このＩＳＦは、チップ８５及び１５１
−１５４上に集積されたユニット・サポート・インター
フェース（ＵＳＩ）に！！＠された５１ｉＡのサポート
・バス５４１からなる。チップ８５上のＵＳＩ５４２の
一部が第４９図に示されている。
９図）は、チップセット１６０上の論理に対して「裏口
」入口を与える。このＩＳＦは、チップ８５及び１５１
−１５４上に集積されたユニット・サポート・インター
フェース（ＵＳＩ）に！！＠された５１ｉＡのサポート
・バス５４１からなる。チップ８５上のＵＳＩ５４２の
一部が第４９図に示されている。
サポート・バス５４１は、次のような５つの線との直列
インターフェースをあられす。
インターフェースをあられす。
ビット・アウト（データからチップ・セットへの）Ａａ
５４３ ビット、イン（チップ・セットからデータへの）＆ｌ５
４４ アドレス・モード（制（＆ｌｌ）線５４５シフト・ゲー
ト（制御）線６４６ セット・パルス（制御）＄！！５４７ アドレス・モード、１１５４６は、ビット・イン／ビッ
ト・アウト！５４３、Ｅ５４４上のアドレス・ビット（
高レベル）またはデータ・ビット（低レベル）の１列転
送（シフト）を通知する。ビット・イン及びビット・ア
ウト、１６４３．５４４は、チップ内部のシフト・レジ
スタ６４８などと、論理５４９．５５０中の外部シフト
・レジスタの閏の相互接続である。内部レジスタ５４８
と２つの外部レジスタ５４９．５５０のうちの１っヒの
間でシフトされるビットの数は、シフト・パルス・ゲー
ト線５４８に印加されるパルスの数によって決定される
。
５４３ ビット、イン（チップ・セットからデータへの）＆ｌ５
４４ アドレス・モード（制（＆ｌｌ）線５４５シフト・ゲー
ト（制御）線６４６ セット・パルス（制御）＄！！５４７ アドレス・モード、１１５４６は、ビット・イン／ビッ
ト・アウト！５４３、Ｅ５４４上のアドレス・ビット（
高レベル）またはデータ・ビット（低レベル）の１列転
送（シフト）を通知する。ビット・イン及びビット・ア
ウト、１６４３．５４４は、チップ内部のシフト・レジ
スタ６４８などと、論理５４９．５５０中の外部シフト
・レジスタの閏の相互接続である。内部レジスタ５４８
と２つの外部レジスタ５４９．５５０のうちの１っヒの
間でシフトされるビットの数は、シフト・パルス・ゲー
ト線５４８に印加されるパルスの数によって決定される
。
セット・パルスは、チップにシフトされたばがりのアド
レスまたはデータ・パターンに基づき、チップ内部活動
を同期させるために使用される。
レスまたはデータ・パターンに基づき、チップ内部活動
を同期させるために使用される。
セット・パルスは、例えばレジスタ６４８中のチップ側
の情報の可用性を知らせるために、シフトの終了後活動
化される。このことは、この［１に基づく活動が、この
瞬間から開始できることを意味する。
の情報の可用性を知らせるために、シフトの終了後活動
化される。このことは、この［１に基づく活動が、この
瞬間から開始できることを意味する。
次の例は、動作を説明するものである。特定のアドレス
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。“全てのアドレス・ビットが転送された時、
チップの１つのＳ／８８・デコード５５１がそのアドレ
スを検出する。そのアドレス・デコードとセット・パル
スが、ゲートＳ６２の出力におけるチップ内部スタート
・パルスを形成する。ＵＳＩのチップ特定部分は、特定
チップ・デザインから得た制御及びデータ・チエインを
含む。シフト動作にって影響されない記憶要素の現在の
状況を保持するために、ＵＳＩ活動の開始の前に機能ク
ロックは停止されなくてはならない。予備的な必要性に
応じたクロック停止を必要とするＵＳＩアクセスは、「
静的」であると定義する。動的アクセスまたは機能とは
、チップが動作している間に実行することができる動作
である。
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。“全てのアドレス・ビットが転送された時、
チップの１つのＳ／８８・デコード５５１がそのアドレ
スを検出する。そのアドレス・デコードとセット・パル
スが、ゲートＳ６２の出力におけるチップ内部スタート
・パルスを形成する。ＵＳＩのチップ特定部分は、特定
チップ・デザインから得た制御及びデータ・チエインを
含む。シフト動作にって影響されない記憶要素の現在の
状況を保持するために、ＵＳＩ活動の開始の前に機能ク
ロックは停止されなくてはならない。予備的な必要性に
応じたクロック停止を必要とするＵＳＩアクセスは、「
静的」であると定義する。動的アクセスまたは機能とは
、チップが動作している間に実行することができる動作
である。
セット・パルスは、チップ内部タイミングに対して機能
を同期化するために使用される。これらの機能は、アド
レス・モードＩＩＬ（アドレスまたはデータ・モード）
によって追加的にゲートされる、５ＥＲＤＥＳレジスタ
中のアドレス・パターンまたはデータ・パターンからデ
コードされる。
を同期化するために使用される。これらの機能は、アド
レス・モードＩＩＬ（アドレスまたはデータ・モード）
によって追加的にゲートされる、５ＥＲＤＥＳレジスタ
中のアドレス・パターンまたはデータ・パターンからデ
コードされる。
それらの機能ヒは次のものである。
５ＥＲＤＥＳへのチップ状況セット
５ＥＲＤＥＳへのモード・レジスタ・セット５ＥＲＤＥ
Ｓからのモード・レジスタ・ロードサポート転送要求ラ
ッチ（ＳＰＲ）セットプロセッサ制御ａｌ！求ラッチ（
ＰＣＲ）リセット個々のチップをサポートするために必
要に応じた追加の動的機能 Ｓ／３７０チツプセツト内のさまざまなアドレス可能エ
ンティティに対して「裏口」アクセスを与える、ＩＳＦ
の５ｉｌｌ直列パス５４１は、各チップのユニット・サ
ポート・インターフェース（ＵＳり、例えば、チップ８
５のＵＳＩ５４２に結合される。ＵＳＩ５４２は、８ビ
ツト・アドレス、レジスタ５８６と、８ピットｉ列／並
列化器（ＳＥＲＤＥＳ）６４８を提供する。ＵＳＩアド
レス・レジスタ５６６は、５ＥＲＤＥＳ６４８が実際の
送受信機構である間に、チップのアドレスと、そのチッ
プ内のターゲット・エンティティのアドレスを受け取る
。ＵＳＩはまた、シフトイン／シフトアウト機構のため
の同期化論理を与える。
Ｓからのモード・レジスタ・ロードサポート転送要求ラ
ッチ（ＳＰＲ）セットプロセッサ制御ａｌ！求ラッチ（
ＰＣＲ）リセット個々のチップをサポートするために必
要に応じた追加の動的機能 Ｓ／３７０チツプセツト内のさまざまなアドレス可能エ
ンティティに対して「裏口」アクセスを与える、ＩＳＦ
の５ｉｌｌ直列パス５４１は、各チップのユニット・サ
ポート・インターフェース（ＵＳり、例えば、チップ８
５のＵＳＩ５４２に結合される。ＵＳＩ５４２は、８ビ
ツト・アドレス、レジスタ５８６と、８ピットｉ列／並
列化器（ＳＥＲＤＥＳ）６４８を提供する。ＵＳＩアド
レス・レジスタ５６６は、５ＥＲＤＥＳ６４８が実際の
送受信機構である間に、チップのアドレスと、そのチッ
プ内のターゲット・エンティティのアドレスを受け取る
。ＵＳＩはまた、シフトイン／シフトアウト機構のため
の同期化論理を与える。
Ｓ／３７０チツプ・セット１５０内の各チップは、４ピ
ツト（高位）ＩＳＦ／ＵＳＩアドレスを割当てられ、例
えばＰＥ８Ｓと、キャッシュ・コントローラ１５３と、
パス・アダプタ１５４と、浮動小数点コプロセッサ１６
１と、５ＴＣ１１５５は、それ（’れ２．４．６，８、
Ａ及びＢの１６通値を割当てられてなる。ＩＳＦ／ＵＳ
Ｉアドレスの下位４ビツトは、下位４ピツトによってア
ドレスされる内部チップ・エンティティ （例えばレジ
スタ、機能またはチエイン）を決定する。
ツト（高位）ＩＳＦ／ＵＳＩアドレスを割当てられ、例
えばＰＥ８Ｓと、キャッシュ・コントローラ１５３と、
パス・アダプタ１５４と、浮動小数点コプロセッサ１６
１と、５ＴＣ１１５５は、それ（’れ２．４．６，８、
Ａ及びＢの１６通値を割当てられてなる。ＩＳＦ／ＵＳ
Ｉアドレスの下位４ビツトは、下位４ピツトによってア
ドレスされる内部チップ・エンティティ （例えばレジ
スタ、機能またはチエイン）を決定する。
通信スキームは、コマンドと、ソース・チップと、宛先
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（機能チエインとも呼ばれる）からなる。シフト・チ
エインは、次のとおりである。
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（機能チエインとも呼ばれる）からなる。シフト・チ
エインは、次のとおりである。
ビットＯ−７−機能／コード
８−１１− ソース（制御）ユニット
１２−１５ − ターゲット（センス／制御）ユニット
１８−２３ − メツセージ／データ
２４−２７ − 制御（書込み）レジスタ２Ｂ−３１−
センス（読取）レジスタ これらの機能チエインは、ＩＳＦ／ＵＳＩの直列的１！
、′Ｉｔと、そのチエインが論理５４９．５５０に及び
５ＥＲＤＥＳレジスタ５４８などにシフトイン／シフト
アウトされなくてはならないという事実により、シフト
・チエインと呼ばれる。
センス（読取）レジスタ これらの機能チエインは、ＩＳＦ／ＵＳＩの直列的１！
、′Ｉｔと、そのチエインが論理５４９．５５０に及び
５ＥＲＤＥＳレジスタ５４８などにシフトイン／シフト
アウトされなくてはならないという事実により、シフト
・チエインと呼ばれる。
機能チエインのコマンド°フィールドは、読取／センス
・コマンド（Ｆｅ２）の書込／制御コマンド（Ｅ ６１
）を含むことができる。機能チエインの例は次のとお
りである。
・コマンド（Ｆｅ２）の書込／制御コマンド（Ｅ ６１
）を含むことができる。機能チエインの例は次のとお
りである。
Ｅ６０２ＸＸ１０＝プロセッサ８Ｓのモード・レジスタ
に対する書込 ここで、Ｅ６−コマンド冨書込 ○＝テストのためのＰＥ６２ソー ス・アドレス ２＝ＰＥ８５宛先 ＸＸ＝メツセージ（データ） １＝制御されたレジスタ（モード・ レジスタ） ０−センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を遺戒するための技法は、ＦＲ
ＯＭ１８１に記憶されている５７８８プログラム・コー
ドを使用する。そのコードは、上記４つの状況のおのお
のに関連する決定を行ない、それに従ってフラグをセッ
トする。同期化ルーチンは次に、適当な同期化または初
期化を実行するために、コードの経路を制御するように
それらのフラグを使用する。２つの例を示すと次のとお
りである。
に対する書込 ここで、Ｅ６−コマンド冨書込 ○＝テストのためのＰＥ６２ソー ス・アドレス ２＝ＰＥ８５宛先 ＸＸ＝メツセージ（データ） １＝制御されたレジスタ（モード・ レジスタ） ０−センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を遺戒するための技法は、ＦＲ
ＯＭ１８１に記憶されている５７８８プログラム・コー
ドを使用する。そのコードは、上記４つの状況のおのお
のに関連する決定を行ない、それに従ってフラグをセッ
トする。同期化ルーチンは次に、適当な同期化または初
期化を実行するために、コードの経路を制御するように
それらのフラグを使用する。２つの例を示すと次のとお
りである。
特定のＳ／８８ボード上のメモリが１を源障害によって
データを汚染され、その相手から初期化されるべきかど
うかの決定 特定のＳ／８８ボードがデフオールド・マスク処理ユニ
ット（ＤＭＰＵ）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、より高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、ある５７８８制御回路
をＳ／３７０「インターフェース」に物理的にさらすこ
とによって、定義された能力を超えて拡張することがで
きる。この「インターフェース」は、実際上、５７８８
回路の５７８８回路に対する「寄生的追加」である。
データを汚染され、その相手から初期化されるべきかど
うかの決定 特定のＳ／８８ボードがデフオールド・マスク処理ユニ
ット（ＤＭＰＵ）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、より高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、ある５７８８制御回路
をＳ／３７０「インターフェース」に物理的にさらすこ
とによって、定義された能力を超えて拡張することがで
きる。この「インターフェース」は、実際上、５７８８
回路の５７８８回路に対する「寄生的追加」である。
ここで定義されるもう１つの実現構成はマイクロコード
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいて５７８８プロセツサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いヒきに使用することができる。
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいて５７８８プロセツサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いヒきに使用することができる。
（３）単一プロセッサ・ユニット２１が電源投入された
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
１）このユニットが、を源投入またはブートの結果とし
て線につながった。
て線につながった。
２）このユニットが、ｔｉ障害回復の結果として線につ
ながった。
ながった。
どちらの場合にも、コード経路は同一である。
ユニット２１のＳ／８８エンテイテイは、その自己テス
トの°部分を実行し、初期化ルーチン（ＳＴＩＲ）が、
関連記憶１６の内容が汚染されてしまったかどうか（電
源故障状態）を決定しようと試みる。もしそうなら、５
ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さもな
ければ、ＤＭＰＵであり得る相手または共存処理ユニッ
トをもつかどうかを決定しようと試みる。もしそれがな
いなら、５ＴＩＲはＤＭＰＵ責任範囲を受け持って別の
処理ユニットを同期化しようと試みる。
トの°部分を実行し、初期化ルーチン（ＳＴＩＲ）が、
関連記憶１６の内容が汚染されてしまったかどうか（電
源故障状態）を決定しようと試みる。もしそうなら、５
ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さもな
ければ、ＤＭＰＵであり得る相手または共存処理ユニッ
トをもつかどうかを決定しようと試みる。もしそれがな
いなら、５ＴＩＲはＤＭＰＵ責任範囲を受け持って別の
処理ユニットを同期化しようと試みる。
ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従う。このことは、Ｓ／８８
ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電源障害回
復のどちらであるかを決定するＳ／８８プロセツサ６２
によって遠戚される。もしそれが電源投入なら、Ｓ／３
７０エンテイテイは、正常の初期化を続け、次にそれが
ＤＭＰＵであると仮定し、同期信号を発行しようと試み
る。その信号は、Ｓ／８８プロセツサ６２に対してレベ
ル６割り込みを強制するＳ／３７０１＃理によってトラ
ップされる。割り込み６は、Ｓ７８８Ｓ７８８ＰＲＯ（
第１９Ａ図）中のＳ／３７０同期化マイクロコードにベ
クタされる（これは、Ｓ／８８アドレス空間にマツプさ
れる）。
８８エンテイテイの主導に従う。このことは、Ｓ／８８
ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電源障害回
復のどちらであるかを決定するＳ／８８プロセツサ６２
によって遠戚される。もしそれが電源投入なら、Ｓ／３
７０エンテイテイは、正常の初期化を続け、次にそれが
ＤＭＰＵであると仮定し、同期信号を発行しようと試み
る。その信号は、Ｓ／８８プロセツサ６２に対してレベ
ル６割り込みを強制するＳ／３７０１＃理によってトラ
ップされる。割り込み６は、Ｓ７８８Ｓ７８８ＰＲＯ（
第１９Ａ図）中のＳ／３７０同期化マイクロコードにベ
クタされる（これは、Ｓ／８８アドレス空間にマツプさ
れる）。
ところで、１孫投入ブートから、Ｓ／３７０ ＰＥ８５
は自己の５ＴＩＲを実行し、次にその同期点で実行を中
断している。この期間、Ｓ／３７０クロツク１５２もま
た、自身を初期化している。
は自己の５ＴＩＲを実行し、次にその同期点で実行を中
断している。この期間、Ｓ／３７０クロツク１５２もま
た、自身を初期化している。
５７８８レベル６割り込みサービス・サブルーチン（Ｉ
ＳＳ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、５７３７０サービス・プロセッサをエミュレートす
るために第４４図のＩＳＦ／ＵＳＩを使用する。このＳ
Ｐエミュレータは、５７３７０制御記憶１７１のＩＭＬ
機能を呼び出すために機能ストリングを発行するが、実
際のコード転送は生じない（マイクロコードは、Ｓ／８
８ＰＲＯＭＩ ８１中にある）。ＩＭＬの次のステップ
は、Ｓ／３７０エンテイテイ（プロセッサ８Ｓ及び８７
）に同期を同報通信して、処理ユニット２１をして実行
へともってくることである。ＩｓＳの＠終ステップは、
割り込みから戻り、以て処理ユニットをしてＩＰＬされ
た状態の実行を開始させることである。
ＳＳ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、５７３７０サービス・プロセッサをエミュレートす
るために第４４図のＩＳＦ／ＵＳＩを使用する。このＳ
Ｐエミュレータは、５７３７０制御記憶１７１のＩＭＬ
機能を呼び出すために機能ストリングを発行するが、実
際のコード転送は生じない（マイクロコードは、Ｓ／８
８ＰＲＯＭＩ ８１中にある）。ＩＭＬの次のステップ
は、Ｓ／３７０エンテイテイ（プロセッサ８Ｓ及び８７
）に同期を同報通信して、処理ユニット２１をして実行
へともってくることである。ＩｓＳの＠終ステップは、
割り込みから戻り、以て処理ユニットをしてＩＰＬされ
た状態の実行を開始させることである。
Ｓ／８８処理ユニツト「ｍｏｄｕｌｅ−ｓｔａｒｔ−ｕ
ｐ、 ｃｍ Ｊの実行の一部として、エミュレートされ
たサービス・プロセッサｒＩＰＬボタン押圧」機能スト
リングがＩＰＬ機能を実行するためにＳ／３７０処理ユ
ニツトに送られ、以てディスクからＳ／３７０主記憶を
ロードする。ＩＰＬの最終ステップは、次に、位置Ｏに
よって指定されたアドレスに制御を渡すことである。
ｐ、 ｃｍ Ｊの実行の一部として、エミュレートされ
たサービス・プロセッサｒＩＰＬボタン押圧」機能スト
リングがＩＰＬ機能を実行するためにＳ／３７０処理ユ
ニツトに送られ、以てディスクからＳ／３７０主記憶を
ロードする。ＩＰＬの最終ステップは、次に、位置Ｏに
よって指定されたアドレスに制御を渡すことである。
（Ｂ）マイクロコードのみの実現
ユニット２１のＳ／８８エンテイテイは、その自己テス
ト及び初期化ルーチン（ＳＴ Ｉ Ｒ）を実行し、次に
これが初期ｔ＊投人（Ｉ ＰＯ）と（電源障害回復（Ｐ
ＦＲ）のどちらであるかを決定することになる。もしこ
れがＩＰＯであるなら、そのコードは、ユニット２１が
単一のエンティティであると決定してオペレーティング
・システムのロード及びその「スタートアップ」ルーチ
ンの実行を進める。
ト及び初期化ルーチン（ＳＴ Ｉ Ｒ）を実行し、次に
これが初期ｔ＊投人（Ｉ ＰＯ）と（電源障害回復（Ｐ
ＦＲ）のどちらであるかを決定することになる。もしこ
れがＩＰＯであるなら、そのコードは、ユニット２１が
単一のエンティティであると決定してオペレーティング
・システムのロード及びその「スタートアップ」ルーチ
ンの実行を進める。
もしこれがＰＦＲであるなら、コードはその関連記憶の
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコードは通常の再スタート・タスクを
進める。
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコードは通常の再スタート・タスクを
進める。
上記どの場合も、同期化すべき相手が接続されていない
ので、同期化機能が「ダミー」動作となる。
ので、同期化機能が「ダミー」動作となる。
（４）２重化された処理ユニット２１．２３が電源投入
される° −ハードウェア実現構成この状況は、次の２
つの条件のうちどちらかまた両方によってもたらされ得
る。
される° −ハードウェア実現構成この状況は、次の２
つの条件のうちどちらかまた両方によってもたらされ得
る。
１）これらのユニットが、電源投入またはブートの結果
として線につながった。
として線につながった。
２）これらのユニットが、電源障害回復の結果として線
につながった。
につながった。
どちらの場合にも、コード経路は同一である。
ユニット２１．２３の５７８８エンティティは、そめ自
己テストの部分を実行し、初期化ルーチン（ＳＴ Ｉ
Ｒ）が、関連記憶１６の内容が破壊されてしまったかど
うかく電源故障状Ｉりを決定しようと試みる。もしそう
なら、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る
。さもなければ、ＤＭＰＵであり得る相手または共存処
理ユニットをもつかどうか、またはＤＭＰＵでないかど
うかをを決定しようと試みる。もしそうなら、５ＴＩＲ
はＤＭＰＵ責任範囲を受け持って別の処理ユニットを同
期化しようと試みる。もしそれがＤＭＰＵでないなら、
同期点へ進み、同期を待つ。
己テストの部分を実行し、初期化ルーチン（ＳＴ Ｉ
Ｒ）が、関連記憶１６の内容が破壊されてしまったかど
うかく電源故障状Ｉりを決定しようと試みる。もしそう
なら、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る
。さもなければ、ＤＭＰＵであり得る相手または共存処
理ユニットをもつかどうか、またはＤＭＰＵでないかど
うかをを決定しようと試みる。もしそうなら、５ＴＩＲ
はＤＭＰＵ責任範囲を受け持って別の処理ユニットを同
期化しようと試みる。もしそれがＤＭＰＵでないなら、
同期点へ進み、同期を待つ。
ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従う。Ｓ／８８ ＰＲＯＭ
１８１中にあるコードを実行するＳ／８８エンテイテイ
は、正常自己テストを完了し、次にこれが初期ｖｌ孫投
入とｔｇ障害回復のどちらであるかを決定する。もしそ
れが電源投入なら、Ｓ／３７０エンテイテイは、正常の
初期化を続け、次に同期化点へ進む。もしそれがｗ、源
障害回復であるなら、キャッシュが、有効であるかどう
か決定するために検査される。もしそうなら、それは、
相手のキャッシュが無効であると分かった場合に、相手
のメモリを更新する必要があるかもしれない。もし自己
のキャッシュが無効であるなら、それは、有効キャッシ
ュ内容で更新するために相手ユニットに依存しなくては
ならない。もしどちらのユニットも有効メモリを保証す
ることができないなら、それらは、対として正常ｉｔ電
源投入び初期化を継続しなくてはならない。処理ユニッ
トのＳ／８８エンテイテイが同期点に近付くにつれ、各
Ｓ／８８エーンテイテイは、ＤＭＰＵ処理責任を引き受
けなくてはならないかどうかを決定する。もしＳ／８８
エンテイテイがそれがＤＭＰＵであることを見出したな
ら、５７８８エンテイテイは、同期信号を発行しようと
試みる。
８８エンテイテイの主導に従う。Ｓ／８８ ＰＲＯＭ
１８１中にあるコードを実行するＳ／８８エンテイテイ
は、正常自己テストを完了し、次にこれが初期ｖｌ孫投
入とｔｇ障害回復のどちらであるかを決定する。もしそ
れが電源投入なら、Ｓ／３７０エンテイテイは、正常の
初期化を続け、次に同期化点へ進む。もしそれがｗ、源
障害回復であるなら、キャッシュが、有効であるかどう
か決定するために検査される。もしそうなら、それは、
相手のキャッシュが無効であると分かった場合に、相手
のメモリを更新する必要があるかもしれない。もし自己
のキャッシュが無効であるなら、それは、有効キャッシ
ュ内容で更新するために相手ユニットに依存しなくては
ならない。もしどちらのユニットも有効メモリを保証す
ることができないなら、それらは、対として正常ｉｔ電
源投入び初期化を継続しなくてはならない。処理ユニッ
トのＳ／８８エンテイテイが同期点に近付くにつれ、各
Ｓ／８８エーンテイテイは、ＤＭＰＵ処理責任を引き受
けなくてはならないかどうかを決定する。もしＳ／８８
エンテイテイがそれがＤＭＰＵであることを見出したな
ら、５７８８エンテイテイは、同期信号を発行しようと
試みる。
同期化信号は、Ｓ／３７Ｃ１理３７０によってトラップ
されてＳ／８８エンテイテイに対してレベル６割り込み
を強制する。この割り込みは、ＦＲＯＭＩ ８１中のＳ
／３７０同期化マイクロコード（これは、５７８８アド
レス空間）にベクタされる。ところで、電源投入ブート
から、Ｓ／３７０（例えばＰＥ８６，８７）は自己の５
ＴＩＲを実行し、次にその同期点で実行を中断している
。
されてＳ／８８エンテイテイに対してレベル６割り込み
を強制する。この割り込みは、ＦＲＯＭＩ ８１中のＳ
／３７０同期化マイクロコード（これは、５７８８アド
レス空間）にベクタされる。ところで、電源投入ブート
から、Ｓ／３７０（例えばＰＥ８６，８７）は自己の５
ＴＩＲを実行し、次にその同期点で実行を中断している
。
もしこれが、電源障害回復であるなら、Ｓ／３７０エン
テイテイは、メモリの完全性及び同期化を保証するため
にどの程度初期化ルーチンに遡らなくてはならないかを
決定するＳ／８８エンテイテイの処理と同様の処理を通
過する。この間に、Ｓ／３７０クロツク１５２は、自己
を初期化している。
テイテイは、メモリの完全性及び同期化を保証するため
にどの程度初期化ルーチンに遡らなくてはならないかを
決定するＳ／８８エンテイテイの処理と同様の処理を通
過する。この間に、Ｓ／３７０クロツク１５２は、自己
を初期化している。
Ｓ／３７０プロセツサによるＳ／８８同期化パルスのト
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。
５７８８プロセツサは、＄１５７０ （第５０図）上に
５ＹＮＣＯＵＴ信号を発行する、ユニット２３のプロセ
ッサの５７８８対のうちの１つによって同期化を３！虚
する。もし相手ユニットが初期化され自己テストを完了
し、破断されていないと決定されているなら、それは、
破断線５７１上に、５ＹＮＣ０ＵＴ（ｉｔ号をＡＮＤ反
転ゲート５７３を通じてゲートするように回路５７２に
よって反転される信号レベルをもつ。
５ＹＮＣＯＵＴ信号を発行する、ユニット２３のプロセ
ッサの５７８８対のうちの１つによって同期化を３！虚
する。もし相手ユニットが初期化され自己テストを完了
し、破断されていないと決定されているなら、それは、
破断線５７１上に、５ＹＮＣ０ＵＴ（ｉｔ号をＡＮＤ反
転ゲート５７３を通じてゲートするように回路５７２に
よって反転される信号レベルをもつ。
もとのシステム８８（例えばモジュール１０）において
は、同期化信号が、Ｋ５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセツサの５ＹＮＣ
ＩＮｔａ５８０に印加された。それはまた、ユニット１
２．１４の４つの全てのＳ／８８プロセツサの「キック
オフ」を開始するために、Ｃパス及びインバータ５７６
を介してユニット１２のチエツク側Ｓ／８８プロセツサ
の５ＹＮＣＩＮ！６７６に印加される。
は、同期化信号が、Ｋ５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセツサの５ＹＮＣ
ＩＮｔａ５８０に印加された。それはまた、ユニット１
２．１４の４つの全てのＳ／８８プロセツサの「キック
オフ」を開始するために、Ｃパス及びインバータ５７６
を介してユニット１２のチエツク側Ｓ／８８プロセツサ
の５ＹＮＣＩＮ！６７６に印加される。
改良されたＳ／３７０−３／８８ （参照番号２１．２
３など）ユニットにおいては、回路５７３の出力５７７
は、Ｓ／８８プロセツサのキックオフを防止するために
５ＹＮＣｌＮ１１５８０及び５７５から切り放される。
３など）ユニットにおいては、回路５７３の出力５７７
は、Ｓ／８８プロセツサのキックオフを防止するために
５ＹＮＣｌＮ１１５８０及び５７５から切り放される。
そのかわりに、出力５７７は、相手ユニッ１２１ （
第４９ｔｌ）のＢＣＵ１５ｓ中のフリップフロップ５８
２をセットするために線５８１を介して接続される。そ
れはまた、ユニット２１中の相手側ＢＣＵ （ＩＩｍ示
しない）中の対応するフリップフロップをもセットする
。
第４９ｔｌ）のＢＣＵ１５ｓ中のフリップフロップ５８
２をセットするために線５８１を介して接続される。そ
れはまた、ユニット２１中の相手側ＢＣＵ （ＩＩｍ示
しない）中の対応するフリップフロップをもセットする
。
以下の説明は、ユニット２１中の単一のＳ／３７０及び
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の様式で動作しているこ
とを理解されたい。
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の様式で動作しているこ
とを理解されたい。
フリップフロップ５８２は、１１６８３、ＯＲ回路２９
２ａ及び２９２（第２０図参照）、割り込み論理２９３
、及び線ＩＰＯ−２を介してＳ／８８プロセツサＳ２に
レベル６割り込み信号を印加する。この動作は、Ｓ／３
７０によるＳ／８８同期信号の「トラッピング」と呼ば
れる。
２ａ及び２９２（第２０図参照）、割り込み論理２９３
、及び線ＩＰＯ−２を介してＳ／８８プロセツサＳ２に
レベル６割り込み信号を印加する。この動作は、Ｓ／３
７０によるＳ／８８同期信号の「トラッピング」と呼ば
れる。
さて、ユニット２１のＳ／３７０エンテイテイか自己テ
ストと初期化ルーチン（ＳＴ Ｉ Ｒ）を成功裡に実行
し、キックオフの用意ができていると仮定する。
ストと初期化ルーチン（ＳＴ Ｉ Ｒ）を成功裡に実行
し、キックオフの用意ができていると仮定する。
他のＤＭＡＣ及びＢＣＵレベル６割り込みに関連して第
２０図で説明したように、５７８８プロセツサｅ２は、
ｌＸ６８２上ノ同期化（ＳＹＮＣ）信号に応答して割り
込み肯定応答サイクルを開始する。プロセッサ６２から
の肯定応答′及び優先順位レベル信号は、論理２８１中
でデコードされ、論理ＢＣＵパス要求がデコード論理２
８１の出力２８３と、ゲート２９１と、１１２８７と、
ＯＲ回路２８４を介してａ１９０上にもたらされる。
２０図で説明したように、５７８８プロセツサｅ２は、
ｌＸ６８２上ノ同期化（ＳＹＮＣ）信号に応答して割り
込み肯定応答サイクルを開始する。プロセッサ６２から
の肯定応答′及び優先順位レベル信号は、論理２８１中
でデコードされ、論理ＢＣＵパス要求がデコード論理２
８１の出力２８３と、ゲート２９１と、１１２８７と、
ＯＲ回路２８４を介してａ１９０上にもたらされる。
バス・サイクルが４ｉ１９１上でプロセッサ６２に対し
て許可された時、それは、（ＳＹＮＣ１１６８３、ＡＳ
、Ｉａ２７０、及ヒテコード線２８３とヒもに）ＡＮＤ
ゲート２９４−４をしてＩＡＣＫ線２５８ｆに対して信
号を印加するようにイネーブルする。この信号は、ＢＣ
Ｕローカル・バス２２３と、ドライバ・レシーバ２１８
と、プロセッサ・パス１６１Ｄを介して５７８８プロセ
ツサ６２に対して適当なベクタ番号を印加するためにベ
クタ・ビット論理５８４（第４９図）に印加される。線
２５８ｆ上の信号もまたフリップフロップ５８２をリセ
ットする。
て許可された時、それは、（ＳＹＮＣ１１６８３、ＡＳ
、Ｉａ２７０、及ヒテコード線２８３とヒもに）ＡＮＤ
ゲート２９４−４をしてＩＡＣＫ線２５８ｆに対して信
号を印加するようにイネーブルする。この信号は、ＢＣ
Ｕローカル・バス２２３と、ドライバ・レシーバ２１８
と、プロセッサ・パス１６１Ｄを介して５７８８プロセ
ツサ６２に対して適当なベクタ番号を印加するためにベ
クタ・ビット論理５８４（第４９図）に印加される。線
２５８ｆ上の信号もまたフリップフロップ５８２をリセ
ットする。
Ｓ／３７０ＳＴＩＲ機能が仮定のように既に完了してい
るなら、Ｓ／８８プロセツサ６２は、Ｓ／３７０同期化
のために割り込みルーチンの最初の命令にアクセスする
ためにプロセッサ６２によって次に使用されるベクタ番
号を得るために読取サイクルを実行する。
るなら、Ｓ／８８プロセツサ６２は、Ｓ／３７０同期化
のために割り込みルーチンの最初の命令にアクセスする
ためにプロセッサ６２によって次に使用されるベクタ番
号を得るために読取サイクルを実行する。
同期化ルーチンの最後の命令は１．ｌ１５８８（第５０
図）に同期化信号を印加する同期化コマンドを発生する
。
図）に同期化信号を印加する同期化コマンドを発生する
。
この信号は、相手ユニット２１．２３のＳ／８８（及び
Ｓ／３７０）プロセッサを、ロックステップで「キック
オフ」するために、同期化線５８０及び５７５に印加さ
れる。
Ｓ／３７０）プロセッサを、ロックステップで「キック
オフ」するために、同期化線５８０及び５７５に印加さ
れる。
５７８８処理ユニツト’ ｍｏｄｕｌｅ−ｓｔａｒｔ−
ｕｐ、 ｃｍ」の実・行の一部として、エミュレートさ
れたサービス・プロセッサ’ Ｉ Ｐ Ｌボタン押圧」
機能ストリングがユニット２１．２３中のＳ／３７０エ
ンテイテイに送られる。ＤＡＳＤアクセスなとの全ＩＭ
Ｌｍｉを実行するのではなくて、この工ＭＬはＳ／８８
主記憶からのＩ／’Ｏ処理とロードを迂回する。ＥＸＥ
Ｃ３７０コードは既に、ＤＡＳＤからＩＰＬコードをフ
ェッチしそれをＳ／８８主記憶に配置して、ＩＰＬを待
っている。ＩＰＬの最終ステップは、次に、位置０によ
って指定されたアドレスにｗＩ御を渡すことである。
ｕｐ、 ｃｍ」の実・行の一部として、エミュレートさ
れたサービス・プロセッサ’ Ｉ Ｐ Ｌボタン押圧」
機能ストリングがユニット２１．２３中のＳ／３７０エ
ンテイテイに送られる。ＤＡＳＤアクセスなとの全ＩＭ
Ｌｍｉを実行するのではなくて、この工ＭＬはＳ／８８
主記憶からのＩ／’Ｏ処理とロードを迂回する。ＥＸＥ
Ｃ３７０コードは既に、ＤＡＳＤからＩＰＬコードをフ
ェッチしそれをＳ／８８主記憶に配置して、ＩＰＬを待
っている。ＩＰＬの最終ステップは、次に、位置０によ
って指定されたアドレスにｗＩ御を渡すことである。
（Ｂ）マイクロコードのみの実現構成
初期電源投入（ＩＰＯ）の結果、または電源障害回復（
ＰＦＲ）の結果ヒして電源投入されたＰＵボード。
ＰＦＲ）の結果ヒして電源投入されたＰＵボード。
最初に、ＩＰＯの場合を考えてみる。
ＩＰＯによってＳ／８８ｔｉ１１！良好信号が確証され
た結果、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ
１８１コードを呼び出す。このコードは、ユニット２工
のＳ／８日エンティティを同期させて、やはりＦＲＯＭ
１８１中にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３
７０ＳＴＩＲは、これがＩＰＯであるので、Ｓ／８８及
びそのオペレーティング・システムの機能が必要である
時に、初期化し同期化させるために十分な機能がロード
されていない、と決定する。その結果、Ｓ／３７０は、
さらなる動作をすることなく、オペレーティング・シス
テムのロードへと進むＳ／８８ Ｐ Ｒ○Ｍ１８１へと
戻る。オペレーティング・システム初期化の一部として
、「スタートアップ」モジュールが呼び出される。この
モジュールもまた、ＰＲＯＭ１８１中にあるＳ／３７０
ＳＴ Ｉ Ｒヲｆｆび出す。このとき：５ＴＩＲは、
必要な機能が利用可能であると決定し、初期マイクロコ
ード・ロード（ＩＭＬ）自体を同期化するためにそれら
を利用する。
た結果、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ
１８１コードを呼び出す。このコードは、ユニット２工
のＳ／８日エンティティを同期させて、やはりＦＲＯＭ
１８１中にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３
７０ＳＴＩＲは、これがＩＰＯであるので、Ｓ／８８及
びそのオペレーティング・システムの機能が必要である
時に、初期化し同期化させるために十分な機能がロード
されていない、と決定する。その結果、Ｓ／３７０は、
さらなる動作をすることなく、オペレーティング・シス
テムのロードへと進むＳ／８８ Ｐ Ｒ○Ｍ１８１へと
戻る。オペレーティング・システム初期化の一部として
、「スタートアップ」モジュールが呼び出される。この
モジュールもまた、ＰＲＯＭ１８１中にあるＳ／３７０
ＳＴ Ｉ Ｒヲｆｆび出す。このとき：５ＴＩＲは、
必要な機能が利用可能であると決定し、初期マイクロコ
ード・ロード（ＩＭＬ）自体を同期化するためにそれら
を利用する。
第２に、ＰＦＲの場合、
５７８８電源良好信号がＩＰＯにぶって確証された結果
、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１の５７
８８エンテイテイを同期させ、やはりＦＲＯＭＩ ８１
中にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０
ＳＴ １．Ｒハ、これがＰＦＲであるので、必要な機能
が利用可能であると決定してＳ／３７０エンテイテイま
たはユニット２１の同期及び初期化に進む。
、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１の５７
８８エンテイテイを同期させ、やはりＦＲＯＭＩ ８１
中にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０
ＳＴ １．Ｒハ、これがＰＦＲであるので、必要な機能
が利用可能であると決定してＳ／３７０エンテイテイま
たはユニット２１の同期及び初期化に進む。
（５）一方のユニット２１が正常に処理している間に相
手２３が挿入された （Ａ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻りａ能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。
手２３が挿入された （Ａ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻りａ能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。
ＣＢ）マイクロコードのみの実現構成
新しいボードが挿入された結果として、メンテナンス割
り込みがＳ／８８ＰＲＯＭ１８１コードを呼び出す。こ
のコードは、ユニット２１のＳ／８８エンテイテイを再
同期化させ、次に、やはりＰＲＯＭ１８１中にあるＳ／
３７０ＳＴＩＲを呼ヒ出ス。Ｓ／３７０ＳＴＩＲは、コ
レカＰ Ｆ Ｒニ類似しているので、必要な機能は利用
可能であると決定して、ユニット２１のＳ／３７０エン
テイテイの同期化及び初期化に進む。
り込みがＳ／８８ＰＲＯＭ１８１コードを呼び出す。こ
のコードは、ユニット２１のＳ／８８エンテイテイを再
同期化させ、次に、やはりＰＲＯＭ１８１中にあるＳ／
３７０ＳＴＩＲを呼ヒ出ス。Ｓ／３７０ＳＴＩＲは、コ
レカＰ Ｆ Ｒニ類似しているので、必要な機能は利用
可能であると決定して、ユニット２１のＳ／３７０エン
テイテイの同期化及び初期化に進む。
（６）相手が比較障害を検出する
（Ａ）ハードウェア実現構成
故障の処理ユニットは、正常動作処理ユニットが強制さ
れたレベル６割り込み１とよって割り込まれる間に５Ｔ
ＩＨに強制されることになる。レベル６割り込みサービ
ス・サブルーチンは、優先使用されたタスク環境の保存
へと赴き、新しい処理ユニットがつながっているかどう
か決定し、そうであるとき割り込みから戻る。割り込み
からの戻りの機能として、その２つのユニットは、ロッ
クステップされた同期化へと降りてきて優先使用された
タスクを再開する。障害処理ユニットがその５ＴＩＲか
ら正しく脱出することに失敗すると（例えば１度、また
は予め選択された回Ｗ！ｌ）、正常動作処理ユニットが
、適当な時間の後、障害処理ユニットの５７８８部分と
そのさまざまな状況報告機能に「破断」をセットする。
れたレベル６割り込み１とよって割り込まれる間に５Ｔ
ＩＨに強制されることになる。レベル６割り込みサービ
ス・サブルーチンは、優先使用されたタスク環境の保存
へと赴き、新しい処理ユニットがつながっているかどう
か決定し、そうであるとき割り込みから戻る。割り込み
からの戻りの機能として、その２つのユニットは、ロッ
クステップされた同期化へと降りてきて優先使用された
タスクを再開する。障害処理ユニットがその５ＴＩＲか
ら正しく脱出することに失敗すると（例えば１度、また
は予め選択された回Ｗ！ｌ）、正常動作処理ユニットが
、適当な時間の後、障害処理ユニットの５７８８部分と
そのさまざまな状況報告機能に「破断」をセットする。
ＣＢ）マイクロコードのみの実現構成
比較障害検出とボードの結果、メンテナンス割り込みは
Ｓ／８８ＰＲＯＭ１８１コードを呼び出す。このコード
は、ユニット２１のＳ／８８エンテイテイを再同期化し
、次に、やはりＰＲＯＭ１８１中にあるＳ／３７０ＳＴ
ＩＲＧ呼び出す。
Ｓ／８８ＰＲＯＭ１８１コードを呼び出す。このコード
は、ユニット２１のＳ／８８エンテイテイを再同期化し
、次に、やはりＰＲＯＭ１８１中にあるＳ／３７０ＳＴ
ＩＲＧ呼び出す。
Ｓ／３７０ＳＴＩＲは、これがＰＦＲに類似しているこ
とから、必要にＳ能が利用可能であると判断してユニッ
ト２１のＳ／３７０エンテイテイの同期化及び初期化に
進む。さらなる比較もまた、それと同じ動作の反復−を
もたらす。予定の回数の反復の後、そのボードは永久的
に断線され、障害が報告される。
とから、必要にＳ能が利用可能であると判断してユニッ
ト２１のＳ／３７０エンテイテイの同期化及び初期化に
進む。さらなる比較もまた、それと同じ動作の反復−を
もたらす。予定の回数の反復の後、そのボードは永久的
に断線され、障害が報告される。
別の実施例
別の（非Ｓ／８８ ）フォールト・トレラント・システ
ムにおける使用 好適な実施例においては、ハードウェア・フォールト・
トレランスは、少なくとも３つの特徴をもつものとして
示される。すなわち、システムの別の要素に対してデー
タ・エラーの伝搬を生じることなく、現場で交換可能な
故障ユニットを、瞬間的に電気的に分離することと、必
要に応じてまたは要素が故障した時に要素を除去しまた
は追加するために動的再構成コードが与えられているこ
と、及びシステムの無駄なくサブシステムまたは現場で
交換可能な故障ユニットから電力を取り去ることができ
るという能力、すなわち、ホットプラグ可能性である。
ムにおける使用 好適な実施例においては、ハードウェア・フォールト・
トレランスは、少なくとも３つの特徴をもつものとして
示される。すなわち、システムの別の要素に対してデー
タ・エラーの伝搬を生じることなく、現場で交換可能な
故障ユニットを、瞬間的に電気的に分離することと、必
要に応じてまたは要素が故障した時に要素を除去しまた
は追加するために動的再構成コードが与えられているこ
と、及びシステムの無駄なくサブシステムまたは現場で
交換可能な故障ユニットから電力を取り去ることができ
るという能力、すなわち、ホットプラグ可能性である。
そして、ユーザーは、ＳＵａまたは性能の低下を感じる
ことはないのである。
ことはないのである。
この改良は、上記の厳密な必要条件のあるものを欠く異
なるソフトウェア・フォールト・トレラ。
なるソフトウェア・フォールト・トレラ。
ント・システムで使用すＳこともできることを理解され
たい。
たい。
本願発明を適用することがてきるけれども上記の厳密な
必要条件のあるものを欠く異なる別のシステムが米国特
許ｆｆ１４３５６５５０号に示されている。その米国特
許の第１図において、３つのサブシステムが互いに非同
期的に動作し８．２ｉｌ化されたバスに結合されている
。そして、もし１つのサブシステムが故障したら、残り
の２つがプ。ダラム実行を続ける。全てのエラーは、本
発明ノ好適な実施例のように瞬間的ではなく、プログラ
ム中のチエツク・ポイントで決定される。
必要条件のあるものを欠く異なる別のシステムが米国特
許ｆｆ１４３５６５５０号に示されている。その米国特
許の第１図において、３つのサブシステムが互いに非同
期的に動作し８．２ｉｌ化されたバスに結合されている
。そして、もし１つのサブシステムが故障したら、残り
の２つがプ。ダラム実行を続ける。全てのエラーは、本
発明ノ好適な実施例のように瞬間的ではなく、プログラ
ム中のチエツク・ポイントで決定される。
該米国特許のサブシステムとは興なる、Ｓ／３７０プロ
セツサなどのプロセッサは、５７８８に関連してここで
示したのと同様の様式でそのサブシステムに接続するこ
とができる。そして、本発明のアドレス・ストローブ（
ＡＳ）ｉｉに関連して説明したのと同様の様式で該米国
特許のサブシステム中の選択線を使用（）且つ制御する
ことにより、そのサブシステムのプロセッサを、それら
を寄生的な接続異種プロセッサのＩ１０コントローラと
しての使用を可能ならしめるために切り放すことができ
る。
セツサなどのプロセッサは、５７８８に関連してここで
示したのと同様の様式でそのサブシステムに接続するこ
とができる。そして、本発明のアドレス・ストローブ（
ＡＳ）ｉｉに関連して説明したのと同様の様式で該米国
特許のサブシステム中の選択線を使用（）且つ制御する
ことにより、そのサブシステムのプロセッサを、それら
を寄生的な接続異種プロセッサのＩ１０コントローラと
しての使用を可能ならしめるために切り放すことができ
る。
＜２）Ｓ／８８ Ｉ１０コントローラと５７３７０主
記憶の間のｌ接データ転送 好適な実施例では、キャッシュ３４０を（全ての有効Ｉ
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての有効
Ｉ１０データを記憶すると仮定されている第５１図の実
施例では、Ｉ１０データ転送を、 ディスク・コントロ
ーラ２０なとのＳ／８８ Ｉ１０装置と、Ｓ／３７０
記憶１８２の間でより効率的な動作のために直接行うこ
とができる。
記憶の間のｌ接データ転送 好適な実施例では、キャッシュ３４０を（全ての有効Ｉ
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての有効
Ｉ１０データを記憶すると仮定されている第５１図の実
施例では、Ｉ１０データ転送を、 ディスク・コントロ
ーラ２０なとのＳ／８８ Ｉ１０装置と、Ｓ／３７０
記憶１８２の間でより効率的な動作のために直接行うこ
とができる。
しかし、この代替実施例では、ＢＣＵ １５６は依然と
してＳ／３７０ Ｉ１０コマンドをＳ／８８に変換す
るために使用されなくてはならない。
してＳ／３７０ Ｉ１０コマンドをＳ／８８に変換す
るために使用されなくてはならない。
そのコマンドに関連付けられたシステム３７０記憶アド
レスは、そのコマンドがＳ／８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によって５７８８物理的ア
ドルスに変更されなくてはならない。
レスは、そのコマンドがＳ／８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によって５７８８物理的ア
ドルスに変更されなくてはならない。
記憶１６２からＩ １０！装置へのデータ転送の間に、
１つの方法は、Ｉ１０動作を開始する前に記憶１６２に
対して、Ｉ１０動作に関連するキャッシュの区画を先ず
フラッシュすることである。
１つの方法は、Ｉ１０動作を開始する前に記憶１６２に
対して、Ｉ１０動作に関連するキャッシュの区画を先ず
フラッシュすることである。
Ｉ１０装置から記憶１６２へのデータ変換の間に、Ｉ１
０動作に関連するキャッシュの区画は、Ｉ１０動作を実
行する前に無効化される。
０動作に関連するキャッシュの区画は、Ｉ１０動作を実
行する前に無効化される。
もしデータ変換が必要なら、Ｓ／８８プロセツサ６２内
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってそのＩ！ｌ能をＩ１０装置コントローラ中で
実行することができる。
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってそのＩ！ｌ能をＩ１０装置コントローラ中で
実行することができる。
データ変換はまた、ＡＳＣＣＩがらＥＢＣＤＥＣ変換な
どのＳ／８８ ０Ｓ中の変換ルーチンを呼び出すＥＸＥ
Ｃ３７０アプリケーション・プロダラムによって実行し
てもよい。
どのＳ／８８ ０Ｓ中の変換ルーチンを呼び出すＥＸＥ
Ｃ３７０アプリケーション・プロダラムによって実行し
てもよい。
（３）直接接続された対の両プロセッサの切り放し
第５２図は、直！ｌ結合されたプロセッサの対の前方が
、好ましくは、それらのプロセッサの間で、それらのオ
ペレーティング・システムに透過的な様式でコマンドま
たはデータを転送するために好適な実施例のＳ／８８プ
ロセツサＳ２に関連して説明されたのと同様な様式で、
関連ハードウェアから切り放される代替実施例のための
デ−タ・フロー・を示す図である。
、好ましくは、それらのプロセッサの間で、それらのオ
ペレーティング・システムに透過的な様式でコマンドま
たはデータを転送するために好適な実施例のＳ／８８プ
ロセツサＳ２に関連して説明されたのと同様な様式で、
関連ハードウェアから切り放される代替実施例のための
デ−タ・フロー・を示す図である。
２つのプロセッサ８４０，６４１は、プロセッサ・パス
８４２．６４３と、ドライバ・レシーバ回路６４４．６
４５と、共通ローカル記憶ユニット６４６を介して互い
に結合される。プロセッサ８４０及び８４１は、アーチ
テクチャとオペレーティング・システ、ムが同じでもよ
く異なっていてもよい。各プロセッサ６４０及び８４１
は、個別のオペレーティング・システムの制御の下での
プログラムの通常処理のための主記憶及び工／○装置を
含む自己専用のハードウェア（図示しない）をもってい
てもよい。どちらのオペレーティング・システムも、互
いのオペレーティング・システムに関連付けられている
プロセッサの存在も、それに結合されていることも知ら
ない。
８４２．６４３と、ドライバ・レシーバ回路６４４．６
４５と、共通ローカル記憶ユニット６４６を介して互い
に結合される。プロセッサ８４０及び８４１は、アーチ
テクチャとオペレーティング・システ、ムが同じでもよ
く異なっていてもよい。各プロセッサ６４０及び８４１
は、個別のオペレーティング・システムの制御の下での
プログラムの通常処理のための主記憶及び工／○装置を
含む自己専用のハードウェア（図示しない）をもってい
てもよい。どちらのオペレーティング・システムも、互
いのオペレーティング・システムに関連付けられている
プロセッサの存在も、それに結合されていることも知ら
ない。
この代替実施例のプロセッサ６４０がしかし、プロセッ
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラムによって制御される時、プロセッ
サ６４０は好適には、回路６４４をして、プロセッサ６
４０かも記憶６４６ヘコマンド及びデータを転送するた
めに、ローカル・パス８Ｓ２＠介してパス６４２をロー
カル記憶６４６へ結合させるために論理８４８ ニヨっ
てデコードされる予定のアドレスをプロセッサ・アドレ
ス・パス６４７上に配置する。そのアドレスのデコード
はまた、転送をプロセッサ６４０のオペレーティング・
システムに対して透過的にするためにプロセッサ６４０
をその関連ハードウェアから切り放させる。
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラムによって制御される時、プロセッ
サ６４０は好適には、回路６４４をして、プロセッサ６
４０かも記憶６４６ヘコマンド及びデータを転送するた
めに、ローカル・パス８Ｓ２＠介してパス６４２をロー
カル記憶６４６へ結合させるために論理８４８ ニヨっ
てデコードされる予定のアドレスをプロセッサ・アドレ
ス・パス６４７上に配置する。そのアドレスのデコード
はまた、転送をプロセッサ６４０のオペレーティング・
システムに対して透過的にするためにプロセッサ６４０
をその関連ハードウェアから切り放させる。
切り放し制御論理６４９は、プロセッサ６４１のための
Ｉ１０コマンドまたはＩ１０コマンドがローカル記憶８
４６に転送された時、プロセッサ６４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
がら切り放され、記憶８４６から、そのオペ１ノーテイ
ング・システムに透過的な様式でその主記憶（図示しな
い）にコマンドまたはデータを読み込む。もしコマンド
またはデータが変換を必要とするなら、プロセッサ６４
１は、その必要な変換を実行するために記憶−８６０中
のエミュレーション・マイクロコードを利用する。プロ
セッサ６４１は次に、そのオペレーティング・システム
の制御の下で、変換されたコマンドを処理する。
Ｉ１０コマンドまたはＩ１０コマンドがローカル記憶８
４６に転送された時、プロセッサ６４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
がら切り放され、記憶８４６から、そのオペ１ノーテイ
ング・システムに透過的な様式でその主記憶（図示しな
い）にコマンドまたはデータを読み込む。もしコマンド
またはデータが変換を必要とするなら、プロセッサ６４
１は、その必要な変換を実行するために記憶−８６０中
のエミュレーション・マイクロコードを利用する。プロ
セッサ６４１は次に、そのオペレーティング・システム
の制御の下で、変換されたコマンドを処理する。
尚、プロセッサ８４０及び６４１の「切り放し」が、各
プロセーツサのハードウェアに対する「再結合」が許可
される前に、記憶６４６との間のコマンドまたはデータ
の実質的なセグメントの連続的な転送を許可することが
できるものであることを認識されたい。このようにして
、１！ｉ″Ｓ且っ効率的なデータ転送が速成される。
プロセーツサのハードウェアに対する「再結合」が許可
される前に、記憶６４６との間のコマンドまたはデータ
の実質的なセグメントの連続的な転送を許可することが
できるものであることを認識されたい。このようにして
、１！ｉ″Ｓ且っ効率的なデータ転送が速成される。
コマンドまたはデータは、プロセッサ８４１からプロセ
ッサ６４０へＩ！ｊ様にして逆方向に転送され得る。コ
マンドまたはデータは、記憶６５１中にあるエミュレー
ション・マイクロコードによって必要とされるところで
変換することができ、変換されたコマンドは、そのオペ
レーティング・システムの制御の下でプロセッサ６４０
中で処理することができる。
ッサ６４０へＩ！ｊ様にして逆方向に転送され得る。コ
マンドまたはデータは、記憶６５１中にあるエミュレー
ション・マイクロコードによって必要とされるところで
変換することができ、変換されたコマンドは、そのオペ
レーティング・システムの制御の下でプロセッサ６４０
中で処理することができる。
この代替実施例は、ある！要な現点において前記好適な
実施例とは異なる。すなわち、データ転送を「開始する
」プロセッサが、「受信側」プロセッサへデータを転送
するためにそのハードウェアから切り放されるというこ
とである。この。とは、１１０機能（別のプロセッサへ
のコマンドまたはデータの転送）が実行されるべきとき
好適な実施例のＥＸＥＣ３７０／ＥＴＩＯに類似するア
プリケーション・プログラムに制御を渡すための追加機
能を要する。
実施例とは異なる。すなわち、データ転送を「開始する
」プロセッサが、「受信側」プロセッサへデータを転送
するためにそのハードウェアから切り放されるというこ
とである。この。とは、１１０機能（別のプロセッサへ
のコマンドまたはデータの転送）が実行されるべきとき
好適な実施例のＥＸＥＣ３７０／ＥＴＩＯに類似するア
プリケーション・プログラムに制御を渡すための追加機
能を要する。
オペレーティング・システムからアプリケーション・プ
ログラムへある１７０機能のための制御を転送すること
を行うための手段は、そのシステムの特性に依存する。
ログラムへある１７０機能のための制御を転送すること
を行うための手段は、そのシステムの特性に依存する。
例えば、好適な実施例では、Ｓ／３７０は工１０開始命
令を実行し、これはＳ／３７０プロセツサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
令を実行し、これはＳ／３７０プロセツサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
第５２図の好適な実施例では、例えば、Ｓ／３７０プロ
セツサ６４０がコマンドまたはデータをプロセッサ６４
０に送るとき、Ｉ１０開始命令でなく選択された無効Ｏ
Ｐコードを使用することができる。選択されたＯＰコー
ドのハードウェアまたはマイクロコード・デコードは、
記憶６４６を介してのプロセッサ６４１による情報転送
のためにＳ／３７０をそのハードウェアから「切り放す
」特殊なアプリケーション・プログラムに制御を渡す。
セツサ６４０がコマンドまたはデータをプロセッサ６４
０に送るとき、Ｉ１０開始命令でなく選択された無効Ｏ
Ｐコードを使用することができる。選択されたＯＰコー
ドのハードウェアまたはマイクロコード・デコードは、
記憶６４６を介してのプロセッサ６４１による情報転送
のためにＳ／３７０をそのハードウェアから「切り放す
」特殊なアプリケーション・プログラムに制御を渡す。
記憶６４６に対して一方のプロセッサによって転送され
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ６４０は記憶６４６のある特定区画にの
み書込を行うように制御することができ、そうしてプロ
セッサ６４１は、その区画からしか読取を行わないよう
に制御される。プロセッサ６４１は記憶６４６の第２の
区画にのみ書込を行うことしか許可されず、プロセッサ
６４０は、その第２の区画からのみ読取を許可される。
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ６４０は記憶６４６のある特定区画にの
み書込を行うように制御することができ、そうしてプロ
セッサ６４１は、その区画からしか読取を行わないよう
に制御される。プロセッサ６４１は記憶６４６の第２の
区画にのみ書込を行うことしか許可されず、プロセッサ
６４０は、その第２の区画からのみ読取を許可される。
プロセッサ６４０及び６４１は、それぞれ第２及び第１
の区画への書込を禁止される。
の区画への書込を禁止される。
切り放し及び割り込み機構は、前記好適な実施例のＳ／
８８プロセツサ６２に関連して説明した両プロセッサ６
４０及び６４１のオペレーティング・システムに透過的
に動作する。
８８プロセツサ６２に関連して説明した両プロセッサ６
４０及び６４１のオペレーティング・システムに透過的
に動作する。
エミュレーション機構は、前記好適な実施例でＥＸＥＣ
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく〉アプリケーション・プロ
グラムによって実行することができる。
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく〉アプリケーション・プロ
グラムによって実行することができる。
プロセッサ６４０．６４１の間でデータを転送するため
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的°であろう。
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的°であろう。
また、どちらかのプロセッサ６４０及び６４１が他方の
プロセッサのためのＩ１０動作を実行することができる
ので、どちらのプロセッサも、他方のプロセッサのＩ１
０環境特性のうちのあるものを獲得することができる。
プロセッサのためのＩ１０動作を実行することができる
ので、どちらのプロセッサも、他方のプロセッサのＩ１
０環境特性のうちのあるものを獲得することができる。
さらに、一方のブロセ・シサのあるアプリケーション・
プログラムは、どちらのプロセッサ・システムのオペレ
ーティング・システムのサービスも使用することなく、
第２のプロセッサ中の同様の、または異なるアプリケー
ション・プログラムと通信することができる。
プログラムは、どちらのプロセッサ・システムのオペレ
ーティング・システムのサービスも使用することなく、
第２のプロセッサ中の同様の、または異なるアプリケー
ション・プログラムと通信することができる。
尚、ここでは、「アプリケーション・プログラムまたは
コード」という用語が、データ処理技術分野の熟練した
当業者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと異なっている。
コード」という用語が、データ処理技術分野の熟練した
当業者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと異なっている。
１）アプリケーション・プログラムは、オペレーティン
グ・システムの上方に位置し、典型的には、読取、書込
、Ｉｌｏ“制御、時間遅延なとのサービスのために、オ
ペレーティング・システムを呼び出さなくてはならない
。
グ・システムの上方に位置し、典型的には、読取、書込
、Ｉｌｏ“制御、時間遅延なとのサービスのために、オ
ペレーティング・システムを呼び出さなくてはならない
。
２）アプリケーション、・コードは、ユーザーによって
開始され、オペレーティング・システム・サービスによ
ってロードされる。
開始され、オペレーティング・システム・サービスによ
ってロードされる。
３）オペレーティング・システムは、アプリケーション
・プログラムの記憶のページ・イン及びアウトを制御す
る。
・プログラムの記憶のページ・イン及びアウトを制御す
る。
４）オペレーティング・システムは、主記憶をアプリケ
ーション・プログラムに割り振る。しがし、その上うな
「アプリケーション」コードは、今では実行のための追
加機能を与えられている。
ーション・プログラムに割り振る。しがし、その上うな
「アプリケーション」コードは、今では実行のための追
加機能を与えられている。
また、「異種」ヒいう用語は、オペレーティング・シス
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・ドライバをもたず、その装置を制御することができな
いからである。しかし、オペレーティング・システム・
上で走る特殊なアプリケーション・プログラムがその装
置を認識し、その装置上に特殊な制御を行うこヒができ
る。
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・ドライバをもたず、その装置を制御することができな
いからである。しかし、オペレーティング・システム・
上で走る特殊なアプリケーション・プログラムがその装
置を認識し、その装置上に特殊な制御を行うこヒができ
る。
さらに、「透過的」ヒいう用語は、オペレーティング・
システムが、そのオペレーティング・システム上で走っ
ているプロセッサに接続された異種装置に気づかない、
または、そのプロセッサによって処置が行なわれ、オペ
レーティング・システムがそのような動作を拒絶しない
ようにそれらの動作がそのオペレーティング・システム
から分ｉＩｌ！されている、という意味で使用される。
システムが、そのオペレーティング・システム上で走っ
ているプロセッサに接続された異種装置に気づかない、
または、そのプロセッサによって処置が行なわれ、オペ
レーティング・システムがそのような動作を拒絶しない
ようにそれらの動作がそのオペレーティング・システム
から分ｉＩｌ！されている、という意味で使用される。
Ｆ１発明の詳細
な説明したように、この発明によれば、プロセッサが動
作するオペレーティング・システムに対して異種の装置
からの、そのプロセッサに対する割り込み要求にサービ
スするための方法及び手段が提供される。
作するオペレーティング・システムに対して異種の装置
からの、そのプロセッサに対する割り込み要求にサービ
スするための方法及び手段が提供される。
第１図は、Ｓ／３７０プロセツサのＳ／８８プロセツサ
への接続を図式的に示す図、 第２図は、Ｓ／８８システムに接続されたＳ／３７０シ
ステムを図式的に示す図、 第３図は、通信回線、を利用した標準的な相互接続コン
ピュータ・システムを図式的に示す図、第４図は、フォ
ールト・トレラント環境におけるＳ／８８プロセツサの
相互接続を図式的に示す図、 第５図は、Ｓ／３７ ＱとＳ／８８の間でデータ交換を
行うための、Ｓ／８８プロセツサの切り放しを図式的に
示す図、 第６Ａ、６Ｂ及び６Ｃ図は、ＨＳＤＩによって相互接続
された従来のＩＢＭ システム７８８を図式的に示す
図、 第７図は、Ｓ／８８と゛の接続によってフォールト・ト
レラントとなされ、Ｓ／３７０オペレーテイング・シス
テムの制御の下でＳ／３７０アプリケーシヨン・プログ
ラムを実行するＳ／３７０プロセツサを提供する本発明
の構成を図式的に示す図、 第８図は、Ｓ ／ ３．７０とＳ／８８の接続構成をよ
り詳細に説明するブロック図、 第９Ａ及び第９Ｂ図は、２つのボード上にＳ／３７０と
Ｓ／８８のユニットを物理的にパッケージした様子を示
す図、 第１０図は、Ｓ／３７０プロセツサ・ユニットに提供さ
れた５７８８主記憶の区画を概念的に示す図、 第１１図は、Ｓ／３７０プロセツサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０パス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１５Ａ乃至１５Ｃ図は、Ｓ／
３７０バス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１６図は、Ｓ／３７０及びＳ／８８プロセツサの間の
直接相互接続を図式的に示す図、第１７図は、Ｓ／３７
０パス・アダプタと、第１６図の相互接続の間のデータ
・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す、Ｏｉｌ、 第１９図は、第１９Ａ、１９Ｂ、及び１９Ｃ図の組合せ
を示す図、 第１９Ａ、１９Ｂ、及び１９Ｃ図は、Ｓ／３７０プロセ
ツサをＳ／８８プロセツサ及び主記憶に櫂互接続するバ
ス制御ユニットの詳細なブロック図、 第２０図は、５７８８プロセツサをその関連ハードウェ
アから切り放す論理と、異種Ｓ／３７０プロセツサから
Ｓ／８８プロセツサへの割り込み要求を処理する論理の
好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０−Ｓ／８８プロセツサをもつモジュールの
ための、既存の５７８８割り込み構造の変更を示す図、 第２２．２３及び２４図は、Ｓ／８８プロセツサの好適
な形式の読取−１書込及び割つ込み肯定応答サイクルの
タイミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、ＢＳＭｉ取コマン
ド及びＢＳＭ書込コマンドの間のアダプタ・バス・チャ
ネル０．１のハンドシェーク・タイミング図を示す図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ／３７０中央処理要素と、Ｉ１０アダプ
タと、キャッシュ・コントローラと、記憶制御インター
フェースと、５７８８プロセツサ・バス及びプロセッサ
の間のインターフェース・バスを示す図、 第３１図は、Ｓ／３７０キ゛ヤツシユ・コントローラの
好適な形式を示すブロック図、第３２図は、第３２Ａ及
び３２Ｂ図の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、バス上のユ
ニット間のデータ転送のための５７８８システム・バス
・フェーズを示すタイミング図、 第３４図は、対の記憶制御インターフェースの「データ
・イン」レジスタを示す部分的な図、第３５ｒｓＪは、
第３２Ｂ図ノＦ Ｉ ＦＯ中に記憶すれるコマンド及び
データ・ワードのフォーマットを示す図、 第３８Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセツサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７図は、プログラマの観点からの、本発明のシステ
ムの全体図を示すブロック図、第３８．３９及び４０図
は、Ｓ／３７０及びＳ／８８インターフエースと、Ｓ／
３７０ Ｉ１０コマンド実行と、と、ＸＥＣ３７０ソ
フトウエア及びＳ／３７０ Ｉ／○ドライバの区画の
ためのマイクロコード・デザインの好適な形式を図式的
に示す図、 第４１Ａ及び４１ＢＴｙＪは、ＥＸＥＣ３７０ソフトウ
ェアとＳ／３７０マイクロコードの間、及びＥＴＩＯマ
イクロコードとＥＸＥＣ３７０ソフト、ウェアの間のイ
ンターフェース及びプロトコルを概念的に示す図、 第４ＩＣ乃至４１８図は、ＢＣｔＪローカル記憶の内容
を示す図、 第４２図は、ＥＸＥＣ３７０、ＥＴＩＯ，Ｓ／３７０マ
イクロコード及びＳ／３７０−Ｓ／８８結合ハードウェ
アの間のプロトコルに関連する、リンク・リスト及びキ
ューを通じてのワーク・キュー・バッファの動作を示す
図、 第４３図は；典型的なＳ／３７０ Ｉ１０開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４Ｌ図は、Ｓ／３７０マイクロコードと
ＥＸＥＣ３７０がＳ／３７０ Ｉ１０命令を実行する
ために互いに通信するときのそれらの制御／データ・フ
ローを図式的に示す図、第４５Ａ乃至４ＳＡＧ図は、Ｂ
ＣＵ内のデータ転送動作の間のＢＣＵ中のローカル・ア
ドレス及びデータ・バス上のデータ、コマンド及び状況
情報を示す図、 第４６Ａ乃至４６に図は、Ｓ／８８がＳ／３７０ Ｉ
１０命令に応答してＳ／３７０フオーマツトでＳ／８８
デイスク上に情報を記憶及びフェッチするディスク・エ
ミュレーション処理を示す図、 第４７図は、１つの５７３７０記憶領域を組み込むため
に一部が除去される、Ｓ／８８記憶マツプ・エントリと
ともに第１０図のメモリ・マツピングを示す図、 第４８Ａ乃至４８ Ｋ ｒ：ＥＪハ、Ｓ／８８物Ｗ８ａ
ｉ内にＳ／３７０記憶領域を作成するために、システム
・スタートアップ及び再構成ルーチンの間に新しく与え
られたサブルーチンと対話することができるＳ／８８の
ための仮想／物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０− Ｓ／８８プロセツ
サ対と組みのユニットを同期化させるために使用される
論理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。 出順人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 通信線またはＬＡＮ 従来技術 第３図 Ｓ／３７０７−キテクチヤ Ｓ／８６フーキテクチヤ １１１２図 システム・バス ５１５７０７−キテクチヤ Ｓ／８８アーキテクチヤ システム／８８モジユール Ｍ６＾図 Ｈ３Ｏ＋を介して相互接続されたモジュール（従来技術
〉１１１６Ｂ図 １１１７図 １１１８図 バス・アダプタ ｌｌｌ５図 記慣 第１５Ａ図 ｓｃｕクロ・ンク
１＋タグ・アップｅｃｕアウト
□タグ・アップｔバフファ・イン データ・バッファ・アウト Ｌ−Ｒ−−
一〜コーｊｌｌｌＩ６図 １＠１９ＡＩｍ チャネル０ ０ＭＡＣレジスタ チャネル５ １１１１９１３図 第２０１１ バイト及びワードｍ取サイクル・タイミング（３２ビツ
ト・データ傭ポート） 第２２図 ＦＣＯ−Ｆｅ２ Ｄ２４−Ｄ３＋ Ｐ２ Ｐ５ ＤＴ６−Ｄ２３ ０Ｐ３
０Ｐ３バイト及びワード書込サイクル・タイ
ミング〔る２ビツト・データ・ポート） １１１２３図 劃り込み１ｆ定応答 Ｓ／３７０プロセツサ８５ 第６０図 第２８図 Ｓ／３７０制御記憶 キャッシュ制御Ｎ５４ 第ＳａＷ コマンド−アドレス−ワード ２ ｌｌ３ ＩＦＩＦＯフ ｎ Σ 確コ εぞ Ｉｌｉぞぞぞ・ミ ぞ・ご・Σ ・トど ・ご昏
の 幽−＋＋＋ ｌＮＮＭ Ｍ（イ） 寸第４１０
図 ＄４’ｌＦ図 第１ＮＧ図 ＠、ｉ ５ｗ １１１１４４Ａ図 ＄４４Ｃ＠ ■ ＣＣ−０，１，ＯＲ２ １Ｎ４４０１１ １１４４Ｅｉ＋ ｃｃ＋ｍ＋： 第４４Ｇ図 第４４Ｆ＠ Ｓ Ｃ＾有効 第４４Ｈ図 ＋ＣＲ＜−５ １１１１４４に園 ＬＭ冑、ｕｍ、ｍ９込み富た幡 １０＠イネ一ブＡｔ＆口のＶ！ＪＯ龜神第４４ＬＩｍ 図面の浄書（内容に変更なし） 図面の浄書（内容に変更なし） １ ４２Ｓ ６１５ ＋１７ ５７８８デイスク・ブロック 第４６Ｃ図 読取／書込 ホーム吻アドレス レコード・ゼロ トラック中の最初のレコード 第４６０！１ｉ１ １１＋４６Ａｌｌ Ｓ７５７０デイスク・エミュレーシ１ン・カウント・キ
ー・データ・フォーマットディレクトリ カウント、キー及びデータ・エミュレーシ１ノ・フォー
マット第４６Ｅ図 第４６Ｈ図 ｊＩｇ４６ 図 Ｉｐ１４６ｊＩＩｉｉｌ 第４６に図 アドレス！！鵠 Ｉ想／実ソフトウェア・マツビンヴ １１１４８Ａｇｌ メモリ・マツプ・エントリ 第ａ８ＥＩＩｌ 第４８０ＩｌｌＩ アクティブ・ページ・テーブル・エントリ＠４８Ｅｉｌ
ｌ アクティブ・ページ・テーブル・ブロックＭ４ＢＦ図 アクティブ・ページ・テーブル・トレーラ第４８Ｇ８ｉ
１＋ プロセス萱環テーブル ＩＦＩ４８Ｊ図 物塩テーブル・ワード ＠４８ＫＩＩ プロセス・テーブル・エントリ １１１１４８Ｈ図 プロセス・マツプ・ブロック １１１４１１１図
への接続を図式的に示す図、 第２図は、Ｓ／８８システムに接続されたＳ／３７０シ
ステムを図式的に示す図、 第３図は、通信回線、を利用した標準的な相互接続コン
ピュータ・システムを図式的に示す図、第４図は、フォ
ールト・トレラント環境におけるＳ／８８プロセツサの
相互接続を図式的に示す図、 第５図は、Ｓ／３７ ＱとＳ／８８の間でデータ交換を
行うための、Ｓ／８８プロセツサの切り放しを図式的に
示す図、 第６Ａ、６Ｂ及び６Ｃ図は、ＨＳＤＩによって相互接続
された従来のＩＢＭ システム７８８を図式的に示す
図、 第７図は、Ｓ／８８と゛の接続によってフォールト・ト
レラントとなされ、Ｓ／３７０オペレーテイング・シス
テムの制御の下でＳ／３７０アプリケーシヨン・プログ
ラムを実行するＳ／３７０プロセツサを提供する本発明
の構成を図式的に示す図、 第８図は、Ｓ ／ ３．７０とＳ／８８の接続構成をよ
り詳細に説明するブロック図、 第９Ａ及び第９Ｂ図は、２つのボード上にＳ／３７０と
Ｓ／８８のユニットを物理的にパッケージした様子を示
す図、 第１０図は、Ｓ／３７０プロセツサ・ユニットに提供さ
れた５７８８主記憶の区画を概念的に示す図、 第１１図は、Ｓ／３７０プロセツサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０パス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１５Ａ乃至１５Ｃ図は、Ｓ／
３７０バス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１６図は、Ｓ／３７０及びＳ／８８プロセツサの間の
直接相互接続を図式的に示す図、第１７図は、Ｓ／３７
０パス・アダプタと、第１６図の相互接続の間のデータ
・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す、Ｏｉｌ、 第１９図は、第１９Ａ、１９Ｂ、及び１９Ｃ図の組合せ
を示す図、 第１９Ａ、１９Ｂ、及び１９Ｃ図は、Ｓ／３７０プロセ
ツサをＳ／８８プロセツサ及び主記憶に櫂互接続するバ
ス制御ユニットの詳細なブロック図、 第２０図は、５７８８プロセツサをその関連ハードウェ
アから切り放す論理と、異種Ｓ／３７０プロセツサから
Ｓ／８８プロセツサへの割り込み要求を処理する論理の
好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０−Ｓ／８８プロセツサをもつモジュールの
ための、既存の５７８８割り込み構造の変更を示す図、 第２２．２３及び２４図は、Ｓ／８８プロセツサの好適
な形式の読取−１書込及び割つ込み肯定応答サイクルの
タイミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、ＢＳＭｉ取コマン
ド及びＢＳＭ書込コマンドの間のアダプタ・バス・チャ
ネル０．１のハンドシェーク・タイミング図を示す図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ／３７０中央処理要素と、Ｉ１０アダプ
タと、キャッシュ・コントローラと、記憶制御インター
フェースと、５７８８プロセツサ・バス及びプロセッサ
の間のインターフェース・バスを示す図、 第３１図は、Ｓ／３７０キ゛ヤツシユ・コントローラの
好適な形式を示すブロック図、第３２図は、第３２Ａ及
び３２Ｂ図の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、バス上のユ
ニット間のデータ転送のための５７８８システム・バス
・フェーズを示すタイミング図、 第３４図は、対の記憶制御インターフェースの「データ
・イン」レジスタを示す部分的な図、第３５ｒｓＪは、
第３２Ｂ図ノＦ Ｉ ＦＯ中に記憶すれるコマンド及び
データ・ワードのフォーマットを示す図、 第３８Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセツサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７図は、プログラマの観点からの、本発明のシステ
ムの全体図を示すブロック図、第３８．３９及び４０図
は、Ｓ／３７０及びＳ／８８インターフエースと、Ｓ／
３７０ Ｉ１０コマンド実行と、と、ＸＥＣ３７０ソ
フトウエア及びＳ／３７０ Ｉ／○ドライバの区画の
ためのマイクロコード・デザインの好適な形式を図式的
に示す図、 第４１Ａ及び４１ＢＴｙＪは、ＥＸＥＣ３７０ソフトウ
ェアとＳ／３７０マイクロコードの間、及びＥＴＩＯマ
イクロコードとＥＸＥＣ３７０ソフト、ウェアの間のイ
ンターフェース及びプロトコルを概念的に示す図、 第４ＩＣ乃至４１８図は、ＢＣｔＪローカル記憶の内容
を示す図、 第４２図は、ＥＸＥＣ３７０、ＥＴＩＯ，Ｓ／３７０マ
イクロコード及びＳ／３７０−Ｓ／８８結合ハードウェ
アの間のプロトコルに関連する、リンク・リスト及びキ
ューを通じてのワーク・キュー・バッファの動作を示す
図、 第４３図は；典型的なＳ／３７０ Ｉ１０開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４Ｌ図は、Ｓ／３７０マイクロコードと
ＥＸＥＣ３７０がＳ／３７０ Ｉ１０命令を実行する
ために互いに通信するときのそれらの制御／データ・フ
ローを図式的に示す図、第４５Ａ乃至４ＳＡＧ図は、Ｂ
ＣＵ内のデータ転送動作の間のＢＣＵ中のローカル・ア
ドレス及びデータ・バス上のデータ、コマンド及び状況
情報を示す図、 第４６Ａ乃至４６に図は、Ｓ／８８がＳ／３７０ Ｉ
１０命令に応答してＳ／３７０フオーマツトでＳ／８８
デイスク上に情報を記憶及びフェッチするディスク・エ
ミュレーション処理を示す図、 第４７図は、１つの５７３７０記憶領域を組み込むため
に一部が除去される、Ｓ／８８記憶マツプ・エントリと
ともに第１０図のメモリ・マツピングを示す図、 第４８Ａ乃至４８ Ｋ ｒ：ＥＪハ、Ｓ／８８物Ｗ８ａ
ｉ内にＳ／３７０記憶領域を作成するために、システム
・スタートアップ及び再構成ルーチンの間に新しく与え
られたサブルーチンと対話することができるＳ／８８の
ための仮想／物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０− Ｓ／８８プロセツ
サ対と組みのユニットを同期化させるために使用される
論理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。 出順人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 通信線またはＬＡＮ 従来技術 第３図 Ｓ／３７０７−キテクチヤ Ｓ／８６フーキテクチヤ １１１２図 システム・バス ５１５７０７−キテクチヤ Ｓ／８８アーキテクチヤ システム／８８モジユール Ｍ６＾図 Ｈ３Ｏ＋を介して相互接続されたモジュール（従来技術
〉１１１６Ｂ図 １１１７図 １１１８図 バス・アダプタ ｌｌｌ５図 記慣 第１５Ａ図 ｓｃｕクロ・ンク
１＋タグ・アップｅｃｕアウト
□タグ・アップｔバフファ・イン データ・バッファ・アウト Ｌ−Ｒ−−
一〜コーｊｌｌｌＩ６図 １＠１９ＡＩｍ チャネル０ ０ＭＡＣレジスタ チャネル５ １１１１９１３図 第２０１１ バイト及びワードｍ取サイクル・タイミング（３２ビツ
ト・データ傭ポート） 第２２図 ＦＣＯ−Ｆｅ２ Ｄ２４−Ｄ３＋ Ｐ２ Ｐ５ ＤＴ６−Ｄ２３ ０Ｐ３
０Ｐ３バイト及びワード書込サイクル・タイ
ミング〔る２ビツト・データ・ポート） １１１２３図 劃り込み１ｆ定応答 Ｓ／３７０プロセツサ８５ 第６０図 第２８図 Ｓ／３７０制御記憶 キャッシュ制御Ｎ５４ 第ＳａＷ コマンド−アドレス−ワード ２ ｌｌ３ ＩＦＩＦＯフ ｎ Σ 確コ εぞ Ｉｌｉぞぞぞ・ミ ぞ・ご・Σ ・トど ・ご昏
の 幽−＋＋＋ ｌＮＮＭ Ｍ（イ） 寸第４１０
図 ＄４’ｌＦ図 第１ＮＧ図 ＠、ｉ ５ｗ １１１１４４Ａ図 ＄４４Ｃ＠ ■ ＣＣ−０，１，ＯＲ２ １Ｎ４４０１１ １１４４Ｅｉ＋ ｃｃ＋ｍ＋： 第４４Ｇ図 第４４Ｆ＠ Ｓ Ｃ＾有効 第４４Ｈ図 ＋ＣＲ＜−５ １１１１４４に園 ＬＭ冑、ｕｍ、ｍ９込み富た幡 １０＠イネ一ブＡｔ＆口のＶ！ＪＯ龜神第４４ＬＩｍ 図面の浄書（内容に変更なし） 図面の浄書（内容に変更なし） １ ４２Ｓ ６１５ ＋１７ ５７８８デイスク・ブロック 第４６Ｃ図 読取／書込 ホーム吻アドレス レコード・ゼロ トラック中の最初のレコード 第４６０！１ｉ１ １１＋４６Ａｌｌ Ｓ７５７０デイスク・エミュレーシ１ン・カウント・キ
ー・データ・フォーマットディレクトリ カウント、キー及びデータ・エミュレーシ１ノ・フォー
マット第４６Ｅ図 第４６Ｈ図 ｊＩｇ４６ 図 Ｉｐ１４６ｊＩＩｉｉｌ 第４６に図 アドレス！！鵠 Ｉ想／実ソフトウェア・マツビンヴ １１１４８Ａｇｌ メモリ・マツプ・エントリ 第ａ８ＥＩＩｌ 第４８０ＩｌｌＩ アクティブ・ページ・テーブル・エントリ＠４８Ｅｉｌ
ｌ アクティブ・ページ・テーブル・ブロックＭ４ＢＦ図 アクティブ・ページ・テーブル・トレーラ第４８Ｇ８ｉ
１＋ プロセス萱環テーブル ＩＦＩ４８Ｊ図 物塩テーブル・ワード ＠４８ＫＩＩ プロセス・テーブル・エントリ １１１１４８Ｈ図 プロセス・マツプ・ブロック １１１４１１１図
Claims (22)
- （１）プロセツサと、処理システムからの割り込み要求
を複数の優先順位レベルで処理するためのルーチンを含
むオペレーティング・システムを有するデータ処理シス
テムにおいて、 （ａ）上記オペレーティング・システムに対して異種で
あって、上記優先順位レベルのうちの１つで上記プロセ
ッサに対する追加的な割り込み要求を開始するための手
段を含むデータ処理装置であって、上記ルーチンは、該
データ処理装置からの割り込み要求にサービスすること
ができないものであるデータ処理装置と、 （ｂ）上記処理システム中にあって、上記データ処理装
置からの割り込み要求にサービスするための追加的な割
り込みハンドラ・ルーチンを含むアプリケーション・プ
ログラム手段と、 （ｃ）上記データ処理装置からの割り込み要求の開始に
よって有効になり、上記プロセッサを、上記オペレーテ
ィング・システムによって認識することができない様式
で、上記追加的な割り込みハンドラ・ルーチンへと上記
プロセッサを指向する手段を具備する、 データ処理システム。 - （２）上記システムは、その後、上記プロセッサ上で上
記オペレーティング・システムによる拒絶なく上記追加
的な割り込みハンドラ・ルーチンを実行するように有効
化される請求項１のデータ処理システム。 - （３） （ａ）第１のプロセッサとそれに接続されたハードウェ
アを含み、複数の優先順位レベルで該ハードウェアから
の全ての割り込み要求を処理するためのルーチンを含む
第１のオペレーティング・システムで動作する第１のシ
ステムと、 （ｂ）上記第１のオペレーティング・システムに対して
異種であり、上記優先順位レベルの１つで、上記第１の
プロセッサに対して割り込み要求を開始するための手段
を含む第２のシステムであって、上記第１のオペレーテ
ィング・システムは、該第２のシステムからの割り込み
要求にサービスすることができないようなものである第
２のシステムと、 （ｃ）上記第１のシステム中にあって、上記第２のシス
テムからの割り込み要求にサービスするための追加的な
割り込みハンドラ・ルーチンを含むアプリケーション・
プログラム手段と、 （ｄ）上記優先順位レベルの１つ上での上記第２のシス
テムからの割り込み要求の開始によって有効になり、上
記プロセッサを、上記オペレーティング・システムによ
って認識することができない様式で、上記追加的な割り
込みハンドラ・ルーチンへと上記第１のプロセッサを指
向する手段を具備する、 データ処理システム。 - （４）上記システムは、その後、上記第１のプロセッサ
上で上記第１のオペレーティング・システムによる拒絶
なく上記追加的な割り込みハンドラ・ルーチンを実行す
るように有効化される請求項３のデータ処理システム。 - （５）上記第２のシステムからの割り込み要求によって
有効化され、上記ハードウェアから上記優先順位レベル
の１つへの同時的な割り込み要求による、上記第１のオ
ペレーティング・システムへのアクセスを禁止する手段
をさらに含む、 請求項３のデータ処理システム。 - （６）第１のプロセッサと、主記憶及びＩ／Ｏ装置をも
つ関連ハードウェアを有し、該主記憶及びＩ／Ｏ装置は
、複数の優先順位レベル上で該ハードウェアからのシス
テム割り込み要求を処理するためのルーチンを含む第１
のオペレーティング・システムの下で動作し、該第１の
プロセッサは、受領した各割り込み要求の処理を開始す
るために割り込み肯定応答サイクルを実行する手段を含
み、さらに、該割り込み肯定応答サイクルの間に有効化
され、上記第１のプロセッサを、その割り込み信号が発
生した優先順位レベルに割当てられた選択された割り込
みハンドラ・ルーチンに指向する指向手段を有するデー
タ処理装置において、 （ａ）異なるオペレーティング・システムの下で動作す
る第２のプロセッサを含み、さらに上記選択された割り
込み優先順位レベル上で上記第１のプロセッサに対する
割り込み要求を開始するための手段を含む第２のシステ
ムであって、上記第１のオペレーティング・システムは
、該第２のシステムからの割り込み要求にサービスする
ためのルーチンをもたないものである、第２のシステム
と、 （ｂ）上記第２のシステムからの割り込み要求の受領に
付随して実行される割り込み肯定応答サイクルの間に有
効となり、上記指向手段を無効にすべく上記第１のプロ
セッサをその関連ハードウェアから切り放すための手段
と、 （ｃ）上記第１のシステム中にあって、上記第２のシス
テムからの割り込み要求にサービスするための追加的割
り込みハンドラ・ルーチンを含むアプリケーション・プ
ログラム手段と、 （ｄ）上記第１のプロセッサが切り放されている間に有
効化され、上記第２のシステムからの割り込み要求にサ
ービスする際に使用するために上記追加的割り込みハン
ドラ・ルーチンを選択するように上記第１のプロセッサ
に指令するための手段とを具備する、 データ処理装置。 - （７）上記システムは、その後、上記第１のプロセッサ
上で上記第１のオペレーティング・システムによる拒絶
なく上記追加的な割り込みハンドラ・ルーチンを実行す
るように有効化される請求項６のデータ処理装置。 - （８）上記第２のシステムからの割り込み要求の受領と
、上記追加的割り込みハンドラ・ルーチンの選択は、上
記第１のオペレーティング・システムによって認識でき
ないものである請求項６のデータ処理装置。 - （９）上記第１のプロセッサが各割り込み肯定応答サイ
クルの間に予定のビット・パターンを発生し、上記切り
放すための手段が、上記第２のシステムからの割り込み
要求の受領の際に発生された予定のビット・パターンに
応答して制御信号を発生するための論理手段と、該制御
信号に応答して該割り込み肯定応答サイクルを上記ハー
ドウェアと上記オペレーティング・システムに対して認
識できないようにするために、上記第１のプロセッサを
その関連ハードウェアから切り放す論理手段を有するも
のである請求項６のデータ処理装置。 - （１０）上記指令するための手段が、上記割り込み肯定
応答サイクルの間に上記制御信号に応答して予定のベク
タ値を上記第２のシステムから上記第１のプロセッサに
転送するための手段と、上記第１のプロセッサを含み、
該受領したベクタ値に従い上記追加的割り込みハンドラ
・ルーチンの最初の命令にアクセスするように動作する
手段を有する請求項９のデータ処理装置。 - （１１）プロセッサと、その関連ハードウェアをもち、
それらは、複数のレベルで該ハードウェアからの割り込
み要求を処理するためのルーチンを含むオペレーティン
グ・システムの下で動作するものであるデータ処理シス
テムにおいて、該オペレーティング・システムにとって
異種であるデータ処理装置からの割り込み要求を受け取
り処理するための方法であって、 （ａ）システム初期化の間に上記システム中のアプリケ
ーシヨン・プログラム内に追加的割り込みハンドラを設
ける段階と、 （ｂ）上記データ処理装置から割り込み要求信号を開始
する段階と、 （ｃ）上記割り込み要求信号を、上記複数のレベルのう
ちの選択した１つのレベル上で上記プロセッサに結合す
る段階と、 （ｄ）その外部的割り込み信号の受領に付随して、上記
オペレーティング・システムにとって認識できない様式
で上記異種の割り込みハンドラに分岐する段階を有する
、 データ処理方法。 - （１２）割り込み信号が上記選択された１つの割り込み
レベルに同時に結合されている間に、上記ハードウェア
から上記選択された１つの割り込みレベルに結合された
割り込み要求に付随する上記オペレーティング・システ
ム・ルーチンへの分岐を禁止する段階をさらに有する請
求項１１のデータ処理方法。 - （１３）プロセッサと、その関連ハードウェアをもち、
それらは、複数の優先順位レベルで該ハードウェアから
の割り込み要求を処理するためのルーチンを含むオペレ
ーティング・システムの制御下で動作するものであるデ
ータ処理システムにおいて、該オペレーティング・シス
テムにとって異種であるデータ処理装置からの割り込み
要求を受け取り処理するための方法であって、 （ａ）システム初期化の間に、上記データ処理装置から
の割り込み要求を処理するための追加的割り込みハンド
ラを与える段階と、 （ｂ）システム初期化の間に、上記追加的割り込みハン
ドラを指し示すベクタ・アドレスを、上記オペレーティ
ング・システムに認識できない様式で上記オペレーティ
ング・システムのベクタ・テーブルに入力する段階と、 （ｃ）上記データ処理装置からの割り込み要求を、上記
優先順位レベルのうちの選択された１つのレベル上で上
記プロセッサに結合する段階と、（ｄ）上記データ処理
装置からの上記割り込み要求の受領に付随して上記ハー
ドウェアから上記プロセッサを切り放す段階と、 （ｅ）切り放されている間に、上記プロセッサによって
上記ベクタ・アドレスにアクセスするために、上記オペ
レーティング・システムに認識できない様式で上記デー
タ処理装置から上記プロセッサにアドレス・データを転
送する段階と、 （ｆ）上記ベクタ・アドレスにアクセスし、上記ベクタ
・アドレスによって指し示される上記追加的割り込みハ
ンドラに分岐する段階を有する、データ処理方法。 - （１４）、上記データ処理装置からの割り込み要求が上
記選択された１つの割り込みレベルに同時に結合されて
いる間に、上記ハードウェアから上記選択された１つの
割り込みレベルに結合された割り込み要求に付随する上
記オペレーティング・システム・ルーチンへの分岐を禁
止する段階をさらに有する請求項１３のデータ処理方法
。 - （１５）プロセッサと、その関連ハードウェアをもち、
それらは、複数の優先順位レベル上で該ハードウェアか
らの割り込み要求にサービスするためのルーチンを含む
オペレーティング・システムの下で動作し、さらに、該
オペレーティング・システムにとって異種であり、該複
数の優先順位レベルのうちの１つのレベル上で割り込み
要求を開始するための手段を含むデータ処理装置をもち
、該ルーチンは、これらの割り込み要求にサービスでき
ないものであるタイプのデータ処理システムにおいて、 上記異種のデータ処理装置からの上記割り込み要求を処
理するための機構が、 （ａ）上記プロセッサ上で走るように適合され、上記異
種装置からの割り込み要求にサービスするための追加的
ルーチンを含むアプリケーション・プログラム手段と、 （ｂ）上記異種装置からの割り込み要求の開始により有
効化され、上記プロセッサを、上記オペレーティング・
システムによって認識することができない様式で上記追
加的ルーチンに指向するための手段を具備する、 データ処理システム。 - （１６）上記プロセッサがその後、上記追加的割り込み
ハンドラ・ルーチンを実行するように有効化される請求
項１５のデータ処理システム。 - （１７）上記異種装置からの割り込み要求の開始により
有効化されて、上記１つの優先順位レベル上での上記ハ
ードウェアからの割り込み要求による上記オペレーティ
ング・システム・ルーチンに対するアクセスを禁止する
ための手段をさらに含む請求項１６のデータ処理システ
ム。 - （１８）プロセッサと、その関連ハードウェアをもち、
それらは、複数の優先順位レベル上で該ハードウェアか
らの割り込み要求にサービスするためのルーチンを含む
オペレーティング・システムの下で動作し、さらに、該
オペレーティング・システムにとって異種であり、該複
数の優先順位レベルのうちの１つのレベル上で割り込み
要求を開始するための手段を含むデータ処理装置をもち
、該ルーチンは、これらの割り込み要求にサービスでき
ないものであるタイプのデータ処理システムにおいて、 上記異種のデータ処理装置からの上記割り込み要求を処
理するための機構が、 （ａ）上記プロセッサ上で走るように適合され、上記異
種装置からの割り込み要求にサービスするための追加的
ルーチンを含むアプリケーション・プログラム手段と、 （ｂ）上記異種装置からの割り込み要求の開始により有
効化され、上記プロセッサを、そのハードウェア及びオ
ペレーティング・システムから分離して動作させるため
の手段と、（ｃ）上記プロセッサを含み、分離して動作
されている間に、上記オペレーティング・システムによ
って認識できない様式で上記追加的ルーチンにアクセス
するための手段を具備する、 データ処理システム。 - （１９）上記プロセッサがその後、上記追加的割り込み
ハンドラ・ルーチンを実行するように有効化される請求
項１８のデータ処理システム。 - （２０）上記異種装置からの割り込み要求の開始により
有効化されて、上記１つの優先順位レベル上での上記ハ
ードウェアからの割り込み要求による上記オペレーティ
ング・システム・ルーチンに対するアクセスを禁止する
ための手段をさらに含む請求項１９のデータ処理システ
ム。 - （２１）（ａ）第１の仮想オペレーティング・システム
の制御の下でプログラムを実行するための第１の処理装
置及びその関連ハードウェアと、 （ｂ）第２の仮想オペレーティング・システムの制御の
下でプログラムを実行するための第２の処理装置及びそ
の関連ハードウェアと、 （ｃ）上記めいめいのオペレーティング・システムが個
々の関連ハードウェアからの割り込み要求を処理するた
めの個々のルーチンを含むことと、 （ｄ）各処理装置及びその関連ハードウェアが他方の処
理装置のオペレーティング・システムに対して異種であ
って、他方の処理装置に対して追加的割り込み要求を開
始するための手段を含み、該他方の処理装置に対する追
加的割り込み要求は該他方のオペレーティング・システ
ムによってはサービスすることができないことと、 （ｅ）情報転送のために上記処理装置を他方の処理装置
に直接結合するための手段と、 （ｆ）各処理装置上で走るように適合され、他方の処理
装置からの上記追加的割り込み要求にサービスするため
の追加的割り込みハンドラ・ルーチンを含む個別のアプ
リケーション・プログラム手段と、 （ｇ）どちらかの処理装置からの追加的割り込み要求の
開始によって有効化され、上記他方の処理装置の上記オ
ペレーティング・システム・ルーチンのサービスの使用
によって上記追加的割り込み要求にサービスするために
、上記他方の処理装置をその個々の追加的割り込みハン
ドラ・ルーチンに指向するための手段とを具備する、 データ処理システム。 - （２２）各処理装置に接続され、受領した追加的割り込
み要求のサービス時に有効化される、その処理装置上で
走る個々のアプリケーション・プログラムを含み、その
処理装置をその関連ハードウェアから非同期的に切り放
してその処理装置を上記直接結合するための手段と、 その処理装置が切り放されている間に各処理装置及びそ
の関連アプリケーション・プログラムによって制御され
、その処理装置と上記直接結合するための手段の間で情
報を交換し、以て情報が各処理装置間で直接交換できる
ようにする手段をさらに有する、 請求項２１のデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US353117 | 1989-05-17 | ||
| US07/353,117 US5369767A (en) | 1989-05-17 | 1989-05-17 | Servicing interrupt requests in a data processing system without using the services of an operating system |
Publications (2)
| Publication Number | Publication Date |
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