JPH0373618A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＡ／Ｄ変換装置に関し、特にディジタル信号処
理に広く利用され且つアナログ信号をディジタル信号に
変換するＡ／Ｄ変換装置に関する。

〔従来の技術〕

近年、マイクロプロセッサの発達に伴い、信号処理分野
でも高速且つ高精度なシグナルプロセッサが出現してい
る。このため、アナログ信号をディジタル信号に変換す
るＡ／Ｄ変換器にも、高精度な処理が要求されている。

最近では、予測器と雑音成形器を用いたオーバーサンプ
リング手法により、アナログ信号を入力とし高いサンプ
リング周波数でディジタル信号に変換し、ディジタルフ
ィルタとダウンサンプリングにより、所望のサンプリン
グレートに変換するＡ／Ｄ変換装置が多く用いられてい
る。これは、アナログ構成部を小さくするとともに、デ
ィジタル信号処理によりＡ／Ｄ変換を行い、高いＳ／Ｎ
特性を得ることを意図している。

第５図はかかる従来の一例を示すＡ／Ｄ変換装置のブロ
ック図である。

第５図に示すように、この装置は従来の１次子側器と１
次雑音成形器からなるオーバーサンプリング型Ａ／Ｄ変
換装置の信号処理システムを表わしている。すなわち、
Ａ／Ｄ変換部１は、周波数ｆ、でサンプリングすること
により、入力アナログ信号をディジタル信号に変換し出
力するものとする。また、第１次ダウンサンプリング回
路２は、Ａ／Ｄ変換部１の出力データをサンプリング周
波数ｆ１からｆｚ　　（ｆｔ　＞　ｆｚ　）にダウンサ
ンプリングするとともに、折り返し雑音抑圧フィルタの
機能を有し且つ出力データは２２ビツトであるとする。

更に、第２次ダウンサンプリング回路６は、第１次ダウ
ンサンプリング回路２の出力データをサンプリング周波
数ｆ２から更にｆ。

（ｆ２　＞　ｆｓ　）にダウンサンプリングするととも
に、この時の折り返し雑音を防ぎ帯域制限する機能を有
しており、しかも１６ビツト長の外部データインタフェ
イスと１６ビツト長の内部演算能力を有するシグナルプ
ロセッサであるとする。

このようなシステムを用いて信号処理を行う場合、第１
次ダウンサンプリング回路２から出力されるディジタル
符号が、２２ビツトの自然２進コードである場合に表現
できるレベルの範囲は、ＯｄＢから約−１３２ｄＢであ
る。一方、第２次ダウンサンプリング回路６は、１６ビ
ツト長の外部インタフェイスと１６ビツト長の内部演算
能力を持つシグナルプロセッサであるため、第１次ダウ
ンサンプリング回路２の出力データ２２ビツトのうちの
上位１６ビツトを入力する。このため、第１次ダウンサ
ンプリング回路２の出力データが一１００ｄＢであって
も、第２次ダウンサンプリング回路６の入力データが１
６ビツトであるため、−９７ｄＢ以下の入力データはす
べて“Ｏ”となる、すなわち、第１次ダウンサンプリン
グ回路２の出力データが一９７ｄＢから一１３２ｄＢの
間では、第２次ダウンサンプリング回路６への入力はす
べて“ＯＩ＋となる。従って、第１次ダウンサランプリ
ング回路２と第２次ダウンサンプリング回路６の間では
、演算誤差が増大する。

第６図は第５図に示すＡ／Ｄ変換部と第１次ダウンサン
プリング回路を用いてアナログ信号を自然２進コードに
変換した結果を示すレベル符号対応図であり、また第７
図はアナログ信号を自然２進コードに変換した結果を示
すレベル・符号対応図である。

すなわち、第６図は第５図におけるＯｄＢ及び−４８ｄ
Ｂに近いレベルのアナログ信号を全ビット数２２ビツト
（整数部８ビット、小数部１４ビット）のＡ／Ｄ変換器
と第１次ダウンサンプリング回路を用いて自然２進コー
ドに変換した結果を示している。

第６図に示すように、上述の信号処理システムにおいて
、入力データが高レベル信号のＯｄＢに近いデータであ
ったとすると、第１次ダウンサンプリング回路２からの
出力データ２２ビツトの内、上位１６ビツトの全ビット
が有効なデータとして第２次ダウンサンプリング回路６
に入力される。

また、第７図に示すように、ここでは第６図において、
有効となるビットを表わしている。

これに対し、入力データが低レベル信号の一９０ｄＢに
近いデータであったとすると、第６図に示すように、第
１次ダウンサンプリング回路２がらの出力データ２２ビ
ツトの内、上位数ビットはほとんど無効なデータとなり
、第２次ダウンサンプリング回路６への入力データ１６
ビツトの下位数ビットのみが有効となり、入力データが
低レベルになる毎に第２次ダウンサンプリング回路６へ
の入力データの有効なビット数は、数ビットあるいはゼ
ロピットとなり、はとんどの情報を失うことになる。

〔発明が解決しようとする課題〕

上述した従来の差分型Ａ／Ｄ変換装置を用いると、第１
次ダウンサンプリング回路の出力データがＮビットであ
るにも関わらず、第２次ダウンサンプリング回路の入力
データがＮビット（Ｎ＞Ｍ）であるため、Ｎビットの上
位Ｎビットのみが、有効なデータとして第２次ダウンサ
ンプリング回路に入力される。そのため、第１次ダウン
サンプリング回路の出力データのうち上位（Ｍ＋１）ビ
ット目からＮビットまでの情報が無効となってしまい、
低レベルの信号処理を行う場合には演算誤差を増大させ
るという欠点がある。

本発明の目的は、かかる低レベル信号の処理も高レベル
信号の処理と同様に行なえ、しかも演算誤差を減少させ
ることのできるＡ／Ｄ変換装置を提供することにある。

〔課題を解決するための手段〕

本発明のＡ／Ｄ変換装置は、周波数ｆｌでサンプリング
する差分型Ａ／Ｄ変換部と、前記Ａ／Ｄ変換部の出力デ
ータをサンプリング周波数で１からｆａ　　（ｆｔ　＞
　ｆｚ　）にダウンサンプリングし且つ折り返し雑音抑
圧フィルタの機能を有するダウンサンプリング回路と、
前記ダウンサンプリング回路の出力データを前記周波数
で２毎に入力してそのデータの平均振幅を検出する平均
振幅検出回路と、ある所定期間に前記平均振幅検出回路
の結果からシフト量を決定しこのシフト量を出力すると
ともに、最も多い振幅時のシフト量を検索し且つ前記所
定期間後は検索された前記シフト量を出力するシフト量
決定回路と、前記シフト量決定回路の出力に基づき前記
ダウンサンプリング回路の出力データをシフトするシフ
ト回路とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すＡ／Ｄ変換装置のブロ
ック図である。

第１図に示すように、本実施例は周波数ｆ、でサンプリ
ングすることにより予測器と雑音成形器を用いてアナロ
グ信号をディジタル信号に変換し自然２進コードを出力
するＡ／Ｄ変換部ｌと、Ａ／Ｄ変換部１の出力データを
サンプリング周波数ｆ１からｆｚ　　（ｆｔ　＞　ｆｚ
　）にダウンサンプリングし且つ折り返し雑音抑圧フィ
ルタの機能を有するとともにＮビットを出力する第１次
ダウンサンプリング回路２と、第１次ダウンサンプリン
グ回路２の出力データを入力して信号の平均振幅を検出
し且つその振幅度を出力する平均振幅検出回路３と、平
均振幅検出回路３の出力を周波数ｆ２毎に入力し且つあ
る所定期間Ｔでは、この入力値からシフト量を決定して
シフト量を出力するとともに最も多い振幅時のシフト量
を検索し、またある所定期間Ｔの後は検索された最も多
い振幅時のシフト量を出力するシフト量決定回路４と、
シフト量決定回路４の出力に基づいて第１次ダウンサン
プリング回路２の出力データを左論理シフト演算するシ
フト回路５と、シフト回路５の出力データをサンプリン
グ周波数で２から更にｆｓ（ｆ２＞ｆ３）にダウンサン
プリングし且つこの時の折り返し雑音を防ぎ帯域制限す
る機能を有するとともにＮビット（Ｎ＞　Ｍ）長の外部
データインタフェイスとＮビット長の内部演算能力を有
する第２次次ダウンサンプリング回路６とを有している
。すなわち、シフト回路５の出力データの上位Ｎビット
が第２次ダウンサンプリング回路６に入力される。

次に、上述の信号処理を行うシステムにおいて、高レベ
ルの入力アナログ信号と低レベルの入力アナログ信号が
ランダムに入力される信号処理を行う場合の予測器と雑
音成形器を用いたオーバーサンプリング型Ａ／Ｄ変換装
置の動作について説明する。

まず、本本実施例における予測器と雑音成形器を用いた
オーバーサンプリング型Ａ／Ｄ変換装置では、アナログ
信号がＡ／Ｄ変換部１に入力されると、周波数ｆｌでサ
ンプリングし、予測器と雑音成形器を用いて前記アナロ
グ信号をディジタル信号に変換する。このＡ／Ｄ変換部
１の出力信号を第１次ダウンサンプリング回路２に入力
し、サンプリング周波数ｆ１からｆ２　（ｆｔ　＞　ｆ
２）にダウンサンプリングし、折り返し雑音抑圧フィル
タに通してＮビットの自然２進コードを出力する。また
、平均振幅検出回路３は、第１次ダウンサンプリング回
路２の出力データを入力とし、この入力データの振幅を
検出し振幅度を出力する。

シフト量決定回路４はこの平均振幅検出回路３の振幅度
の出力を入力とし、この値からシフト量を決定する。こ
の際、ある所定期間Ｔでは、決定されたシフト量を出力
するとともにある所定期間Ｔでの最も多い振幅時のシフ
ト量を検索する。また、ある所定期間Ｔ以後は検索され
た最も多い振動幅時のシフト量を出力する。即ち、ある
所定期間Ｔでは、第１次ダウンサンプリング回路２の出
力データの最も多い振幅のデータに対するシフト量を検
索していることになる。更に、シフト回路５は第１次ダ
ウンサンプリング回路２の出力データを入力し、シフト
量決定回路４の出力信号にしたがって左論理シフト演算
を行う。

第２図は第１図に示すシフ、ト回路内部のシフタ動作を
説明するためのＮビットデータ構成図である。

第２図に示すように、このシフタ動作用データはＮビッ
トのデータにおけるＮビットの取り出しデータとシフト
量との関係、すなわち左論理シフトを表わしている。

この左論理シフト演算終了後の上位Ｎビットを第２次ダ
ウンサンプリング回路６に入力する。第２次ダウンサン
プリング回路６は、シフト回路５の出力データをサンプ
リング周波数ｆ２から更にｆ３　　（ｆ２　＞　ｆｓ　
）にダウンサンプリングし、この時の折り返し雑音を防
ぎ帯域制限してＮビットのディジタル信号を出力する。

例えば、予測器と雑音成形器を用いて入力アナログ信号
をディジタル信号に変換するＡ／Ｄ変換器１と、自然２
進コード２２ビツトを出力する第１次ダウンサンプリン
グ回路２と、シフト量決定回路４とでは、平均振幅検出
回路３の振幅度の出力値から設定値にしたがってシフト
量を決定する。ここで、第２次ダウンサンプリング回路
６は１６ビツト長の外部インタフェイスと１６ビツト長
の内部演算能力を持つシグナルプロセッサを用いた場合
とする。

以下、この時、レベルが一９０ｄＢのアナログ信号を入
力した時の予測器と雑音成形器を用いたオーバーサンプ
リング型Ａ／Ｄ変換装置の動作を説明する。

第３図は第１図に示す平均振幅検出回路で決定するレベ
ル・シフト量の対応である。

第３図に示すように、レベルが一９０ｄＢの時は、平均
振幅検出回路３は検出結果として一９０ｄＢの値を出力
し、シフト量決定回路４はシフト量１４ビツトに相当す
る信号を出力することから、次のような動作となる。

■入力レベル−９０ｄＢ時の第１次ダウンサンプリング
回路２の出力２２ビツトは、以下のようになる（下線部
分は上位１６ビツト）。

００００００００００００００１００００１００■第３
図により、入力レベルが一９０ｄＢの信号であることよ
り、シフト量決定回路４からシフト量“１４”が出力さ
れる。

■シフト回路５では、シフト量決定回路４の出力値“１
４”にしたがって、第１次ダウンサンプリング回路２の
出力値を１４ビツト分左論理シフトする。

１００００１００００００００００００００■シフト回
路５で左論理シフトを行った後、上位１６ビツトが第２
次ダウンサンプリング回路６に入力される。

このように、シフト量決定回路４とシフト回路５を動作
させ、ある所定期間Ｔでシフト量決定回路４の固定シフ
ト量を前述の方法で決定し、Ａ／Ｄ変換部１と第１次ダ
ウンサンプリング回路２の出力を２２ビツトの自然２進
コードとすると、低レベルの信号に対しても１６ビツト
分の有効な値を第２次ダウンサンプリング回路６に入力
することができる。

次に、本発明の第二の実施例について第１図および第４
図を参照して説明する。

第４図は本発明の第二の実施例を説明するための第２図
同様のＮビットデータ構成図である。

第１図および第４図に示すように、本実施例が前述した
第一の実施例のブロック構成と比較して異なる点は、Ａ
／Ｄ変換部１とシフト量決定回路４およびシフト回路５
の動作とが相異している。

すなわち、第１図におけるＡ／Ｄ変換器１がアナログ信
号をディジタル信号に変換し２の補数を出力するように
している点と、シフト回路５がシフト量決定回路４の出
力信号にしたがって、第１次ダウンサンプリング回路２
の出力データを算術シフト演算する点にある。

本実施例におけるシフト量決定回路４は、第１次ダウン
サンプリング回路２の出力データである２の補数値が正
の数である場合は、ＭＳＢが“Ｏ”であるため、ＭＳＢ
から順次ビットを検出し初めて“１”が検出されたビッ
トの一つ前までのビット数をシフト量として出力する。

逆に、第１次ダウンサンプリング回路２の出力データで
ある２の補数値が負の数である場合は、ＭＳＢが“１”
であるため、ＭＳＢから順次ビットを検出し初めて“Ｏ
″が検出されたビットの一つ前までのビット数をシフト
量として出力する。

このように、本実施例では、Ａ／Ｄ変換部１の出力する
ディジタル信号が２の補数コードの場合にも、シフト回
路５は、第４図に示すように、算術シフト演算の動作を
行うことにより、低レベルの信号に対してもＭヒフ１分
の有効な値を第２次ダウンサンプリング回路６に入力す
ることができる。

〔発明の効果〕

以上説明したように、本発明のＡ／Ｄ変換装置は、ある
所定期間Ｔでは、最も多い振幅時のシフト量を検索する
ことにより、第１次ダウンサンプリング回路の出力デー
タの平均的振幅のシフト量を求め、ある所定期間Ｔ後は
この値を出力する。

従って、このシフト量に基づき第１次ダウンサンプリン
グ回路の出力データをシフトし且つこのデータを第２次
ダウンサンプリング回路に入力し、サンプリング周波数
ｆ２から更にｆｉ（ｆ２＞ｆｓ）にダウンサンプリング
することにより、ディジタル信号処理における低レベル
信号及び高レベル信号も同様の情報量を持ったディジタ
ル信号による信号処理時の演算を行えるので、ディジタ
タル化された低レベル信号の有効ビット数が保証　　ン
グ回路、３・・・平均振幅検出回路、４・・・シフト量
され、ディジタル信号処理時の演算誤差を減少さ　　決
定回路、５・・・シフト回路、６・・・第２次ダウンサ
せるという効果がある。　　　　　　　　　　　　　　
ンプリング回路。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すブロック図、第２
図は第１図に示すシフト回路内部のシフタの動作を説明
するためのＮビットデータ構成図、第３図は第１図に示
す平均振幅検出回路で決定するレベル・シフト量対応図
、第４図は本発明の第二の実施例を説明するための第２
図同様のＮビットデータ構成図、第５図は従来の一例を
示すＡ／Ｄ変換装置のブロック図、第６図は第５図に示
すＡ／Ｄ変換部と第１次ダウンサンプリング回路を用い
てアナログ信号を自然２進コードに変換した結果を示す
レベル・符号対応図、第７図はアナログ信号を第５図に
示す第２次ダウンサンプリング回路に入力される１６ビ
ツト自然２進コードを示すレベル・符号対応図である。

Claims (1)

【特許請求の範囲】
1. 周波数ｆ＿１でサンプリングする差分型Ａ／Ｄ変換部と
   、前記Ａ／Ｄ変換部の出力データをサンプリング周波数
   ｆ＿１からｆ＿２（ｆ＿１＞ｆ＿２）にダウンサンプリ
   ングし且つ折り返し雑音抑圧フィルタの機能を有するダ
   ウンサンプリング回路と、前記ダウンサンプリング回路
   の出力データを前記周波数ｆ＿２毎に入力してそのデー
   タの平均振幅を検出する平均振幅検出回路と、ある所定
   期間に前記平均振幅検出回路の結果からシフト量を決定
   しこのシフト量を出力するとともに、最も多い振幅時の
   シフト量を検索し且つ前記所定期間後は検索された前記
   シフト量を出力するシフト量決定回路と、前記シフト量
   決定回路の出力に基づき前記ダウンサンプリング回路の
   出力データをシフトするシフト回路とを含むことを特徴
   とするＡ／Ｄ変換装置。