JPH0373179B2 - - Google Patents
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- JPH0373179B2 JPH0373179B2 JP57234752A JP23475282A JPH0373179B2 JP H0373179 B2 JPH0373179 B2 JP H0373179B2 JP 57234752 A JP57234752 A JP 57234752A JP 23475282 A JP23475282 A JP 23475282A JP H0373179 B2 JPH0373179 B2 JP H0373179B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、MOS電界効果トランジスタを用
いた論理集積回路等による構成される分周回路装
置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a frequency dividing circuit device constituted by a logic integrated circuit or the like using MOS field effect transistors.
MOS電界効果トランジスタを用いた論理集積
回路の分周回路として従来から使用されている回
路に、第１図のようなものがある。
A circuit as shown in FIG. 1 has been conventionally used as a frequency divider circuit for logic integrated circuits using MOS field effect transistors.
第１図において、１，２，３，４はMOS電界
効果トランジスタで構成されるインバータであ
る。 In FIG. 1, numerals 1, 2, 3, and 4 are inverters composed of MOS field effect transistors.
５，６，７，８はMOS電界効果トランジスタ
で構成されるトランスフアーゲートである。 Reference numerals 5, 6, 7, and 8 are transfer gates composed of MOS field effect transistors.
φ、は、それぞれクロツク信号であり、互い
に反転の関係にある。トランスフアーゲート５〜
８は、このクロツク信号が“Ｈ”レベルの時、
ONすると考える。 .phi. and .phi. are clock signals, respectively, and are inverse to each other. Transfer Gate 5~
8, when this clock signal is at "H" level,
I think it's turned on.
インバータ１の出力は、インバータ２の入力に
接続され、インバータ２の出力は、トランスフア
ーゲート６の一方の端子に接続され、トランスフ
アーゲート６のもう一方の端子は、インバータ１
の入力に接続される。トンスフアーゲート５の一
方の端子は、インバータ１の入力に接続され、ト
ランスフアーゲート５のもう一方の端子は、イン
バータ４の出力に接続される。 The output of inverter 1 is connected to the input of inverter 2, the output of inverter 2 is connected to one terminal of transfer gate 6, and the other terminal of transfer gate 6 is connected to inverter 1.
connected to the input of One terminal of the transfer gate 5 is connected to the input of the inverter 1, and the other terminal of the transfer gate 5 is connected to the output of the inverter 4.
トランスフアーゲート７の一方の端子はインバ
ータ１の出力と接続され、他の３，４，８は前述
の１，２，６の回路接続と同様に接続される。 One terminal of the transfer gate 7 is connected to the output of the inverter 1, and the other terminals 3, 4, and 8 are connected in the same manner as the circuit connections 1, 2, and 6 described above.
第１図において、インバータ１の出力信号を
φa、インバータ３の出力信号をφbとする。 In FIG. 1, the output signal of inverter 1 is assumed to be φa, and the output signal of inverter 3 is assumed to be φb.
φを第２図に示すようなクロツク信号波形と
し、インバータ４の出力が“Ｌ”レベルであると
して考える。この時、φbは“Ｈ”レベルである。 Assume that φ has a clock signal waveform as shown in FIG. 2, and that the output of inverter 4 is at the "L" level. At this time, φb is at "H" level.
が“Ｈ”レベルであれば、φaは“Ｈ”レベ
ルである。 is at the "H" level, φa is at the "H" level.
次にφが“Ｈ”レベルになると、トランスフア
ーゲート５はOFFとなり、トランスフアーゲー
ト６がONして、φaは“Ｈ”レベルのまま保持さ
れる。ところが、φbの方は、トランスフアーゲ
ート７がONし、トランスフアーゲート８がOFF
するため、φbには、“Ｌ”レベルが出力される。
次にφが“Ｌ”レベルになると、トラスフアーゲ
ート５がONし、トランスフアーゲート６がOFF
するため、インバータ４の出力の“Ｈ”がとり込
まれ、φaは“Ｌ”レベルとなる。一方、φbは、
トラスフアーゲート７がOFFし、トランスフア
ーゲート８がONするため、前の“Ｌ”レベルが
保持される。 Next, when φ becomes "H" level, transfer gate 5 is turned OFF, transfer gate 6 is turned ON, and φa is maintained at "H" level. However, for φb, transfer gate 7 is ON and transfer gate 8 is OFF.
Therefore, "L" level is output to φb.
Next, when φ goes to “L” level, transfer gate 5 turns ON and transfer gate 6 turns OFF.
Therefore, the "H" output of the inverter 4 is taken in, and φa becomes the "L" level. On the other hand, φb is
Since the transfer gate 7 is turned off and the transfer gate 8 is turned on, the previous "L" level is maintained.
次にφが“Ｈ”レベルになると、トランスフア
ーゲート５がOFFし、トランスフアーゲート６
がONするため、φaは前の“Ｌ”レベルが保持さ
れる。 Next, when φ goes to "H" level, transfer gate 5 is turned off and transfer gate 6 is turned off.
turns on, φa is held at the previous "L" level.
φbはこの時トランスフアーゲート７がONし、
トランスフアーゲート８がOFFするのでφaの
“Ｌ”レベルを取り込み、“Ｈ”レベルとなる。次
にφが“Ｌ”レベルになると、トランスフアーゲ
ート５がONし、トランスフアーゲート６がOFF
するのでφaはインバータ４の出力の“Ｌ”レベ
ルを取り込み“Ｈ”レベルになる。φbは、トラ
ンスフアーゲート７がOFFし、トランスフアー
ゲート８がONするため、前の“Ｈ”レベルを保
持している。 At this time, transfer gate 7 is turned on for φb,
Since the transfer gate 8 is turned off, the "L" level of φa is taken in and becomes the "H" level. Next, when φ goes to “L” level, transfer gate 5 turns ON and transfer gate 6 turns OFF.
Therefore, φa takes in the "L" level of the output of the inverter 4 and becomes the "H" level. φb maintains the previous "H" level because transfer gate 7 is turned off and transfer gate 8 is turned on.
以後、同様の動作をし、第２図のφa，φbの波
形が得られる。つまり、φa，φbは、φの1/2の分
周となつている。 Thereafter, the same operation is performed, and the waveforms φa and φb shown in FIG. 2 are obtained. In other words, φa and φb are divided by 1/2 of φ.
従来の分周回路は以上のように構成されている
ので、源発振φ，を一度決めてしまうと、その
源発振を変えない限り、集積回路内での周波数
は、常に一定の周波数となり、必要に応じ、集積
回路内の周波数を変化させることができなかつ
た。 Conventional frequency divider circuits are configured as described above, so once the source oscillation φ, is determined, the frequency within the integrated circuit will always be constant unless the source oscillation is changed, and the frequency will be the same as required. It was not possible to change the frequency within the integrated circuit according to the
この発明は、上記のような従来の欠点を除去す
るためになされたもので、制御信号に応じて第１
および第２の分周回路で多段接続する切り換え回
路を設けることにより、必要に応じて、分周され
た周波数を可変できるようにした分周回路装置を
提供することを目的としている。
This invention was made in order to eliminate the above-mentioned drawbacks of the conventional technology.
It is an object of the present invention to provide a frequency dividing circuit device in which the divided frequency can be varied as necessary by providing a switching circuit connected in multiple stages using a second frequency dividing circuit.
以下、この発明の一実施例を第３図について説
明する。 An embodiment of the present invention will be described below with reference to FIG.
第３図において、１，２，３，４，９，１０，
１１，１２，２１はインバータであり、５，６，
７，８，１３，１４，１５，１６はトランスフア
ーゲートである。１７は分周切り換え回路であ
り、１８，１９，２０はANDゲートである。 In Figure 3, 1, 2, 3, 4, 9, 10,
11, 12, 21 are inverters; 5, 6,
7, 8, 13, 14, 15, and 16 are transfer gates. 17 is a frequency division switching circuit, and 18, 19, and 20 are AND gates.
第１および第２の分周回路２２，２３は、トラ
ンスフアーゲート５の一方の端子が、NANDゲ
ート２０の出力と接続されることと、インバータ
４の出力が、NANDゲート１９の一入力と、ト
ランスフアーゲート１３の一方の端子に接続され
ることを除いて、従来例の回路接続と同様の接続
である。φはクロツク信号であり、は、その反
転信号である。Ａは、分周切り換え回路制御信号
である。 The first and second frequency dividing circuits 22 and 23 have one terminal of the transfer gate 5 connected to the output of the NAND gate 20, and an output of the inverter 4 connected to one input of the NAND gate 19. The connection is similar to the circuit connection of the conventional example, except that it is connected to one terminal of the transfer gate 13. φ is a clock signal, and is its inverted signal. A is a frequency division switching circuit control signal.
分周切り換え回路１７は、NANDゲート１８
に、インバータ１１の出力とＡとを入力し、
NANDゲート１９にインバータ４の出力と、Ａ
の反転信号を入力する。そして、NANDゲート
１８と１９の出力を各々NANDゲート２０に入
力し、２０の出力をトランジスフアーゲート５の
一方の端子に接続する。 The frequency division switching circuit 17 includes a NAND gate 18
Input the output of the inverter 11 and A,
The output of inverter 4 and A
Input the inverted signal of Then, the outputs of the NAND gates 18 and 19 are respectively input to the NAND gate 20, and the output of the NAND gate 20 is connected to one terminal of the transistor gate 5.
次に動作を説明する。 Next, the operation will be explained.
インバータ１の出力信号をφa、インバータ３
の出力信号をφb、インバータ９の出力信号をφc、
インバータ１１の出力信号をφdとする。 The output signal of inverter 1 is φa, and inverter 3
The output signal of inverter 9 is φb, the output signal of inverter 9 is φc,
The output signal of the inverter 11 is assumed to be φd.
ここで、まず、分周制御信号Ａが“Ｌ”レベル
である場合を考える。この時は、φdの信号は、
禁止され、インバータ４の出力がトランスフアー
ゲート５に接続されることになる。従つて、この
場合は、φa，φbの信号波形は、従来例の信号波
形と同様な波形となる。 First, let us consider the case where the frequency division control signal A is at the "L" level. At this time, the φd signal is
The output of the inverter 4 will be connected to the transfer gate 5. Therefore, in this case, the signal waveforms of φa and φb are similar to the signal waveforms of the conventional example.
次に、分周制御信号Ａが“Ｈ”レベルである場
合を考える。このＡがφに同期しているものと
し、φの立ち上がりで“Ｈ”レベルとなるとす
る。 Next, consider the case where the frequency division control signal A is at the "H" level. It is assumed that this A is synchronized with φ, and becomes the "H" level at the rise of φ.
Ａが“Ｈ”レベルとなれば、インバータ４の出
力のNANDゲート１９への入力信号は禁止され、
φdがトランスフアーゲート５の一方の端子に接
続されることになる。 When A becomes "H" level, the input signal of the output of the inverter 4 to the NAND gate 19 is prohibited,
φd is connected to one terminal of transfer gate 5.
この場合の波形を考えてみる。Ａが第４図のよ
うな信号であり、φは第４図に示すようなクロツ
ク信号とする。Ａが“Ｌ”レベルから“Ｈ”レベ
ルに立ち上がる直前のインバータ４の出力が
“Ｌ”レベルであるとする。この時、φa，φb，
φc，φdは“Ｈ”レベルである。 Let's consider the waveform in this case. Let A be a signal as shown in FIG. 4, and φ be a clock signal as shown in FIG. Assume that the output of the inverter 4 is at the "L" level immediately before A rises from the "L" level to the "H" level. At this time, φa, φb,
φc and φd are at "H" level.
φが“Ｈ”レベルとなりＡが立ち上がつた時
（第４図Ｔ１の間）は、トランスフアーゲート５
はOFFし、６はONするので、φaは“Ｈ”レベル
のまま保持される。ところが、φbは、トランス
フアーゲート７がONし、８がOFFするため、
“Ｌ”レベルとなる。 When φ becomes “H” level and A rises (during T1 in FIG. 4), transfer gate 5
is turned OFF and 6 is turned ON, so that φa remains at the "H" level. However, for φb, transfer gate 7 is turned on and transfer gate 8 is turned off, so
It becomes “L” level.
φcは、トランスフアーゲート１３がOFFし、
１４がONするので、“Ｈ”レベルのまま保持さ
れる。 φc is when the transfer gate 13 is turned off,
14 is turned on, it remains at the "H" level.
φdは、トランスフアーゲート１５がONし、１
６がOFFするので、“Ｌ”レベルとなる。 φd is 1 when the transfer gate 15 is turned on.
6 is turned off, it becomes "L" level.
次にφが“Ｌ”レベル（Ｔ２の間）となると、
φaはトランスフアーゲート５がONし、６がOFF
するので、“Ｈ”レベルである。 Next, when φ goes to “L” level (during T2),
For φa, transfer gate 5 is ON and transfer gate 6 is OFF.
Therefore, it is at "H" level.
φbは、トランスフアーゲート７がOFFし、８
がONするので、“Ｌ”レベルのまま保持する。
φcは、トランスフアーゲート１３がONし、１４
がOFFするので、“Ｌ”レベルとなる。 φb is 8 when transfer gate 7 is OFF.
turns on, so it remains at “L” level.
φc is 14 when transfer gate 13 is turned on.
is turned OFF, so it becomes “L” level.
φdは、トランスフアーゲート１５がOFFし、
１６がONするので、“Ｌ”レベルのまま保持す
る。次にφが“Ｈ”レベル（Ｔ３の間）となる
と、φaは、トランスフアーゲート５がOFFし、
６がONするので、“Ｈ”レベルのまま保持する。 φd is when the transfer gate 15 is turned off,
Since 16 is turned on, it remains at "L" level. Next, when φ goes to the “H” level (during T3), the transfer gate 5 turns OFF and φa
6 is turned on, so it remains at "H" level.
φbはトランスフアーゲート７がONし、８が
OFFするので、“Ｌ”レベルである。 For φb, transfer gate 7 is ON and 8 is
Since it is turned off, it is at the "L" level.
φcはトランスフアーゲート１３がOFFし、１
４がONするので、“Ｌ”レベルのまま保持する。 φc is 1 when the transfer gate 13 is turned off.
4 is turned on, so it remains at "L" level.
φdはトランスフアーゲート１５がONし、１６
がOFFするので、“Ｈ”レベルとなる。 At φd, transfer gate 15 is turned on and 16
is turned off, so it becomes "H" level.
次にφが“Ｌ”レベル（Ｔ４の間）となると、
φaはトランスフアーゲート５がONし、６がOFF
するので、“Ｌ”レベルとなる。 Next, when φ goes to “L” level (during T4),
For φa, transfer gate 5 is ON and transfer gate 6 is OFF.
Therefore, it becomes "L" level.
φbは、トランスフアーゲート７がOFFし、８
がONするので、“Ｌ”レベルのまま保持する。
φcは、トランスフアーゲート１３がONし、１４
がOFFするので、“Ｌ”レベルである。 φb is 8 when transfer gate 7 is OFF.
turns on, so it remains at “L” level.
φc is 14 when transfer gate 13 is turned on.
is OFF, so it is at "L" level.
φdはトランスフアーゲート１５がOFFし、１
６がONするので、“Ｈ”レベルのまま保持され
る。 φd is 1 when the transfer gate 15 is turned off.
6 is turned on, it remains at "H" level.
次にφが“Ｈ”レベル（Ｔ５の間）となると、
φaは、トランスフアーゲート５がOFFし、６が
ONするので、“Ｌ”レベルのまま保持される。 Next, when φ goes to “H” level (during T5),
φa is when transfer gate 5 is OFF and transfer gate 6 is OFF.
Since it is turned on, it remains at "L" level.
φbは、トランスフアーゲート７がONし、８が
OFFするので、“Ｈ”レベルとなる。 For φb, transfer gate 7 is ON and transfer gate 8 is ON.
Since it is turned off, it becomes "H" level.
φcは、トランスフアーゲート１３がOFFし、
１４がONするので、“Ｌ”レベルのまま保持す
る。φdはトランスフアーゲート１５がONし、１
６がOFFするので、“Ｈ”レベルである。 φc is when the transfer gate 13 is turned off,
Since 14 is turned on, it remains at "L" level. φd is 1 when transfer gate 15 is turned on.
6 is turned off, so it is at "H" level.
次にφが“Ｌ”レベル（Ｔ６の間）となると、
φaは、トランスフアーゲート５がONし、６が
OFFするので、“Ｌ”レベルである。 Next, when φ goes to “L” level (during T6),
For φa, transfer gate 5 is ON and transfer gate 6 is ON.
Since it is turned off, it is at the "L" level.
φbは、トランスフアーゲート７がOFFし、８
がONするので、“Ｈ”レベルのまま保持する。
φcは、トランスフアーゲート１３がONし、１４
がOFFするので、“Ｈ”レベルとなる。 φb is 8 when transfer gate 7 is OFF.
turns on, so it remains at “H” level.
φc is 14 when transfer gate 13 is turned on.
is turned off, so it becomes "H" level.
φdは、トランスフアーゲート１５がOFFし、
１６がONするので、“Ｈ”レベルのまま保持す
る。次にφが“Ｈ”レベル（Ｔ７の間）となる
と、φaは、トランスフアーゲート５がOFFし、
６がONするので、“L″レベルのまま保持する。
φbは、トランスフアーゲート７がONし、８が
OFFするので、“Ｈ”レベルである。 φd is when the transfer gate 15 is turned off,
Since 16 is turned on, it remains at "H" level. Next, when φ goes to the “H” level (during T7), the transfer gate 5 turns OFF and φa
6 is turned on, so keep it at “L” level.
For φb, transfer gate 7 is ON and transfer gate 8 is ON.
Since it is turned off, it is at "H" level.
φcは、トランスフアーゲート１３がOFFし、
１４がONするので、“Ｈ”レベルのまま保持す
る。φdは、トランスフアーゲート１５がONし、
１６がOFFするので、“Ｌ”レベルとなる。 φc is when the transfer gate 13 is turned off,
Since 14 is turned on, it remains at "H" level. φd, transfer gate 15 is turned on,
16 is turned off, it becomes "L" level.
次にφが“Ｌ”レベル（Ｔ８の間）となると、
φaは、トランスフアーゲート５がONし、６が
OFFするので“Ｈ”レベルとなる。 Next, when φ goes to “L” level (during T8),
For φa, transfer gate 5 is ON and transfer gate 6 is ON.
Since it is turned off, it becomes “H” level.
φbは、トランスフアーゲート７がOFFし、８
がONするので、“Ｈ”レベルのまま保持する。
φcはトランスフアーゲート１３がONし、１４が
OFFするので、“Ｈ”レベルである。 φb is 8 when transfer gate 7 is OFF.
turns on, so it remains at “H” level.
At φc, transfer gate 13 is turned on and 14 is turned on.
Since it is turned off, it is at "H" level.
φdはトランスフアーゲート１５がOFFし、１
６がONするので、“Ｌ”レベルのまま保持する。 φd is 1 when the transfer gate 15 is turned off.
6 is turned on, so it remains at "L" level.
次にφが“Ｈ”レベルに立ち上がる時、分周制
御信号Ａが立ち下がつたとする。Ａが“Ｌ”レベ
ルになると、φdは禁止されトランスフアーゲー
ト５にはインバータ４の出力が接続される。 Next, suppose that the frequency division control signal A falls when φ rises to the "H" level. When A goes to "L" level, φd is inhibited and the output of inverter 4 is connected to transfer gate 5.
このφが“Ｈ”レベルの間（Ｔ９の間）では、
φaは、トランスフアーゲート５がOFFし、６が
ONするので、“Ｈ”レベルのまま保持される。
φbは、トランスフアーゲート７がONし、８が
OFFするので、“Ｌ”レベルとなる。 While this φ is at “H” level (during T9),
φa is when transfer gate 5 is OFF and transfer gate 6 is OFF.
Since it is turned on, it remains at "H" level.
For φb, transfer gate 7 is ON and transfer gate 8 is ON.
Since it is turned off, it becomes "L" level.
φcは、トランスフアーゲート１３がOFFし、
１４がONするので、“Ｈ”レベルである。 φc is when the transfer gate 13 is turned off,
Since 14 is turned on, it is at "H" level.
φdは、トランスフアーゲート１５がONし、１
６がOFFするので“Ｌ”レベルである。 φd is 1 when the transfer gate 15 is turned on.
6 is turned off, so it is at "L" level.
以後、分周制御信号Ａが“Ｌ”レベルになる
と、従来例の同様の回路となるので、周波数は、
φの周波数1/2の周波数となり、分周制御号信号
Ａが“Ｈ”レベルになると、その間、φの1/4分
周の周波数が得られることになる。 Thereafter, when the frequency division control signal A becomes "L" level, the circuit becomes similar to the conventional example, so the frequency is
When the frequency becomes 1/2 of the frequency of φ and the frequency division control signal A becomes “H” level, the frequency of φ divided by 1/4 is obtained during that time.
上記、実施例では、従来の1/2分周回路を２段
用い、その接続部分に、分周切り換え回路を設け
たが、このような1/2分周回路を何段でも接続す
ることにより、そして、分周切り換え回路も、複
数個用いて接続することにより、さまざまな周波
数を得ることができ、集積回路内で利用すること
ができる。また、分周制御信号は、集積回路外か
らの外部信号でも良いし、集積回路内の命令信号
でも良い。 In the above example, two stages of conventional 1/2 frequency divider circuits were used, and a frequency division switching circuit was provided at the connection part, but by connecting any number of stages of such 1/2 frequency divider circuits, By connecting a plurality of frequency division switching circuits, various frequencies can be obtained and used within an integrated circuit. Further, the frequency division control signal may be an external signal from outside the integrated circuit or a command signal within the integrated circuit.
以上のように、この発明の分周回路装置は、第
１および第２の分周回路間に、分周切り換え回路
を設けることにより、集積回路の必要に応じて、
分周出力周波数を集積回路内部または外部で可変
でき、その分周出力を集積回路内外で利用でき
る。
As described above, the frequency dividing circuit device of the present invention provides a frequency dividing switching circuit between the first and second frequency dividing circuits, so that the frequency dividing circuit device according to the needs of the integrated circuit can
The divided output frequency can be varied inside or outside the integrated circuit, and the divided output can be used inside or outside the integrated circuit.
第１図は、従来の分周回路を示す論理回路図、
第２図は、従来の分周回路のタイミング・チヤー
トである。第３図は、この発明の一実施例を示す
分周回路装置の論理回路図であり、第４図は、そ
のタイミングチヤートである。
１，２，３，４，９，１０，１１，１２，２１
……インバータ、５，６，７，８，１３，１４，
１５，１６……トランスフアーゲート、１８，１
９，２０……NANDゲート、１７……分周切り
換え回路、２２，２３……分周回路、なお、図
中、同一符号は同一または相当部分を示す。
FIG. 1 is a logic circuit diagram showing a conventional frequency dividing circuit.
FIG. 2 is a timing chart of a conventional frequency divider circuit. FIG. 3 is a logic circuit diagram of a frequency dividing circuit device showing one embodiment of the present invention, and FIG. 4 is a timing chart thereof. 1, 2, 3, 4, 9, 10, 11, 12, 21
...Inverter, 5, 6, 7, 8, 13, 14,
15,16...Transfer Gate, 18,1
9, 20... NAND gate, 17... Frequency division switching circuit, 22, 23... Frequency division circuit. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
と、この直列回路に並列に接続された第１のトラ
ンスフアーゲートと、上記直列回路の入力側に接
続され、上記第１のトランスフアーゲートに与え
られる制御信号を反転した制御信号が与えられる
第２のトランスフアーゲートとで入力段を形成す
るとともに、この入力段と同様な上記回路にて出
力段を構成し、ただし制御信号は入力段とは相補
的にしてこの出力段の２つのインバータの間から
出力を取り出しかつ入力段の２つのインバータの
間に出力段の第２のトランスフアーゲートの入力
側を接続した基本分周回路段を、複数段有し、 これら基本分周回路段の複数段の最終段の直列
回路の出力側を初段の入力段における第２のトラ
ンスフアーゲートの入力側に接続し、かつ 初段を除く該各々の基本分周回路段の入力段に
おける第２のトランスフアーゲートの入力側に出
力が接続され、第１の入力に前段の基本分周回路
段の出力が、第２の入力に最終段の直列回路の出
力側が接続され、制御信号入力により上記第１、
第２のいずれかの入力を出力する分周切り換え回
路を備え、制御信号を分周することを特徴とする
分周回路装置。[Claims] 1. A series circuit in which two inverters are connected in series, a first transfer gate connected in parallel to this series circuit, and a first transfer gate connected to the input side of the series circuit, An input stage is formed by a second transfer gate to which a control signal which is an inversion of the control signal applied to the transfer gate is applied, and an output stage is formed by the above-mentioned circuit similar to this input stage, except that the control signal is inverted. is a basic frequency divider which is complementary to the input stage and takes the output from between the two inverters of this output stage, and connects the input side of the second transfer gate of the output stage between the two inverters of the input stage. The output side of the series circuit of the final stage of the plurality of basic frequency divider circuit stages is connected to the input side of the second transfer gate in the input stage of the first stage, and each of the basic frequency dividing circuit stages except the first stage The output is connected to the input side of the second transfer gate in the input stage of the basic frequency divider circuit stage, the first input is the output of the previous basic frequency divider circuit stage, and the second input is the output of the final stage series circuit. The output side is connected, and the above first,
1. A frequency dividing circuit device comprising a frequency dividing switching circuit that outputs one of the second inputs, and frequency dividing a control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23475282A JPS59117331A (en) | 1982-12-23 | 1982-12-23 | Frequency dividing circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23475282A JPS59117331A (en) | 1982-12-23 | 1982-12-23 | Frequency dividing circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117331A JPS59117331A (en) | 1984-07-06 |
| JPH0373179B2 true JPH0373179B2 (en) | 1991-11-21 |
Family
ID=16975794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23475282A Granted JPS59117331A (en) | 1982-12-23 | 1982-12-23 | Frequency dividing circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117331A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023757A (en) * | 1973-06-30 | 1975-03-14 | ||
| JPS52134365A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS5446463A (en) * | 1977-09-19 | 1979-04-12 | Sanyo Electric Co Ltd | Pre-scaler |
-
1982
- 1982-12-23 JP JP23475282A patent/JPS59117331A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023757A (en) * | 1973-06-30 | 1975-03-14 | ||
| JPS52134365A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS5446463A (en) * | 1977-09-19 | 1979-04-12 | Sanyo Electric Co Ltd | Pre-scaler |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117331A (en) | 1984-07-06 |
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