JPH0369446B2 - - Google Patents
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- JPH0369446B2 JPH0369446B2 JP59106833A JP10683384A JPH0369446B2 JP H0369446 B2 JPH0369446 B2 JP H0369446B2 JP 59106833 A JP59106833 A JP 59106833A JP 10683384 A JP10683384 A JP 10683384A JP H0369446 B2 JPH0369446 B2 JP H0369446B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は各種のデイジタル回路を作動させるに
必要なパルス発生回路に係り、とくにロジツク回
路における任意のタイミングで一定のパルス幅を
容易に生成するパルス発生回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a pulse generation circuit necessary for operating various digital circuits, and in particular to a pulse generation circuit that easily generates a constant pulse width at an arbitrary timing in a logic circuit. Regarding generation circuits.
デイジタル回路は、各種のデータを演算し処理
する電子計算機のみならず、データ伝送装置や数
値制御装置などに多数使用され、複雑な処理を短
時間に実現しているので、ますますその需要が増
大している。また、デイジタル回路は通常２値信
号で動作し、単純ないくつかの基本回路の組合せ
により、複雑な動作を行う回路を構成することが
できる。この基本回路は各種の装置に多数使用さ
れるので、標準化され、集積回路として高密度に
実装されている。このように、各種の装置に多数
使用されるデイジタル回路では２値信号つまりパ
ルス信号を扱うことにより、したがつてパルスの
幅やタイミングが重要となつている。
Digital circuits are used not only in electronic computers that calculate and process various types of data, but also in data transmission equipment, numerical control equipment, etc., and the demand for digital circuits is increasing as they realize complex processing in a short time. are doing. Furthermore, digital circuits usually operate using binary signals, and a circuit that performs complex operations can be constructed by combining several simple basic circuits. Since this basic circuit is used in large numbers in various devices, it has been standardized and packaged in high density as an integrated circuit. As described above, many digital circuits used in various devices handle binary signals, that is, pulse signals, and therefore the width and timing of the pulses have become important.
第１図はこのようなデイジタル回路に重要なパ
ルス発生回路の従来例を示す。この例では、ロジ
ツクインバータ１〜７および８とアンド回路９が
基本回路として使用され、これらの基本回路と信
号の遅延用コンデンサ１０とでパルス発生回路を
構成している。すなわち、インバータ１〜７は直
列に接続され、インバータ７の出力端はインバー
タ１から並列に接続されたインバータ８の出力端
とともにアンド回路９の入力端に接続されてい
る。インバータ２の出力端つまりインバータ３の
入力端はコンデンサ１０にて接地され、インバー
タ１の入力端とアンド回路９の出力端はそれぞれ
信号の入力端子１１と出力端子１２に接続されて
いる。 FIG. 1 shows a conventional example of a pulse generating circuit which is important for such a digital circuit. In this example, logic inverters 1 to 7 and 8 and an AND circuit 9 are used as basic circuits, and these basic circuits and a signal delay capacitor 10 constitute a pulse generating circuit. That is, inverters 1 to 7 are connected in series, and the output terminal of inverter 7 is connected to the input terminal of AND circuit 9 along with the output terminal of inverter 8 connected in parallel from inverter 1. The output end of the inverter 2, that is, the input end of the inverter 3, is grounded through a capacitor 10, and the input end of the inverter 1 and the output end of the AND circuit 9 are connected to a signal input terminal 11 and an output terminal 12, respectively.
第２図はこの従来のパルス発生回路における各
部の信号波形を示すタイムチヤートであり、第１
図とともにその動作を説明する。たとえば、入力
端子１１に印加された信号イを低レベル“Ｌ”の
状態から高レベル“Ｈ”の状態に反転させると、
インバータ１の出力端子ロは高レベル“Ｈ”の状
態から低レベル“Ｌ”の状態となり、したがつて
インバータ２の出力信号ハは低レベル“Ｌ”の状
態から高レベル“Ｈ”の状態に反転しようとす
る。しかしながら、コンデンサ１０が接続されて
いるので、この時定数により遅延が生じ、インバ
ータ３の反転が遅延する。さらに、インバータ４
〜７に信号が伝送される間の５ゲート分の遅延が
付加される。一方、インバータ８によりインバー
タ１の反転は１ゲート分の遅延で伝送される。そ
こで、インバータ７と８の出力信号により、アン
ド回路９を介して、コンデンサ１０による遅延時
間とインバータ４〜７による５ゲート分の遅延時
間を加えられた幅のパルス信号ニが出力端子１２
に出力される。この状態を第２図の時刻t1〜t2に
示す。 Figure 2 is a time chart showing the signal waveforms of each part in this conventional pulse generation circuit.
The operation will be explained with reference to figures. For example, when the signal A applied to the input terminal 11 is inverted from a low level "L" state to a high level "H" state,
The output terminal B of the inverter 1 changes from the high level "H" state to the low level "L" state, and therefore the output signal C of the inverter 2 changes from the low level "L" state to the high level "H" state. try to reverse. However, since the capacitor 10 is connected, this time constant causes a delay and the inversion of the inverter 3 is delayed. Furthermore, inverter 4
7, a delay of 5 gates is added during signal transmission. On the other hand, the inversion of inverter 1 is transmitted by inverter 8 with a delay of one gate. Therefore, from the output signals of the inverters 7 and 8, a pulse signal N with a width equal to the delay time due to the capacitor 10 and the delay time for 5 gates due to the inverters 4 to 7 is sent to the output terminal 12 through the AND circuit 9.
is output to. This state is shown at times t1 to t2 in FIG.
ところが、入力端子１１に印加されている信号
イが一瞬でも反転して低レベル“Ｌ”になると、
インバータ１の出力信号ロはその間反転して高レ
ベル“Ｈ”になり、インバータ２の出力信号ハは
その間反転した後、コンデンサ１０により遅延が
生じ、前述と同様にして、出力端子１２に前記と
同様のパルス信号ニが出力される。この状態を第
２図の時刻t8〜t4に示す。 However, if the signal A applied to the input terminal 11 reverses even momentarily and becomes a low level "L",
During that time, the output signal B of the inverter 1 is inverted and becomes a high level "H", and the output signal C of the inverter 2 is inverted during that time, and then a delay occurs due to the capacitor 10, and in the same way as described above, the output signal B is applied to the output terminal 12. A similar pulse signal D is output. This state is shown at times t8 to t4 in FIG.
したがつて、入力端子１１に印加される信号が
チヤタリングするような場合にはロジツク回路に
誤動作を生ぜしめることになり、またパルス幅が
コンデンサの充電時間とロジツクインバータのゲ
ート遅延時間との和ということから一定になり得
ないなどの欠点があつた。 Therefore, if the signal applied to the input terminal 11 chatters, it will cause a malfunction in the logic circuit, and the pulse width will exceed the sum of the capacitor charging time and the logic inverter gate delay time. Therefore, there were drawbacks such as the fact that it could not be constant.
本発明はＤ型フリツプフロツプ回路を直列に接
続するとともに、第１のＤ型フリツプフロツプ回
路のＱ出力端子と第２のＤ型フリツプフロツプ回
路のＱ出力端子をアンド回路の入力端子に接続
し、また第１のＤ型フリツプフロツプ回路出力
端子およびクロツク入力端子を第１のＤ型フリツ
プフロツプ回路のＴ入力端子にアンド回路を介し
て接続するとともに第２のＤ型フリツプフロツプ
回路のＴ入力端子にクロツク入力端子を接続した
ものであり、入力される信号にチヤタリングなど
があつても一定時間のパルス幅をもつた信号を出
力する回路を提供するものである。
The present invention connects D-type flip-flop circuits in series, and connects the Q output terminal of the first D-type flip-flop circuit and the Q output terminal of the second D-type flip-flop circuit to the input terminal of an AND circuit. The D-type flip-flop circuit output terminal and clock input terminal of the D-type flip-flop circuit are connected to the T-input terminal of the first D-type flip-flop circuit via an AND circuit, and the clock input terminal is connected to the T-input terminal of the second D-type flip-flop circuit. The present invention provides a circuit that outputs a signal with a constant pulse width even if the input signal has chattering or the like.
さて、本発明の実施例につき図面を参照して説
明する。なお、各図面に共通な要素には同一の符
号を付すことにする。第３図は本発明の一実施例
を示すブロツク図である。２１はアンド回路、２
２は第１のＤ型フリツプフロツプ回路、２３は第
２のＤ型フリツプフロツプ回路、２４はアンド回
路、２５は入力端子、２６はクロツク入力端子、
２７は入力端子であり、第１のＤ型フリツプフロ
ツプ回路２２のＱ出力端子を第２のＤ型フリツプ
フロツプ回路のＤ入力端子に接続し、第１のＤ型
フリツフロツプ回路２２の出力端子およびクロ
ツク入力端子を第１のＤ型フリツプフロツプ回路
２２のＴ入力端子にアンド回路２１を介して接続
し、第２のＤ型フリツプフロツプ回路２３のＴ入
力端子にクロツク入力端子２６を接続し、第１の
Ｄ型フリツフロツプ回路２２のＱ出力端子および
第２のＤ型フリツプフロツプ回路２３の出力端
子をアンド回路２４を介して出力端子２７に接続
し、そして第１のＤ型フリツプフロツプ回路２２
のＤ入力端子に入力端子２５を接続する。
Now, embodiments of the present invention will be described with reference to the drawings. Note that elements common to each drawing are given the same reference numerals. FIG. 3 is a block diagram showing one embodiment of the present invention. 21 is an AND circuit, 2
2 is a first D-type flip-flop circuit, 23 is a second D-type flip-flop circuit, 24 is an AND circuit, 25 is an input terminal, 26 is a clock input terminal,
27 is an input terminal, which connects the Q output terminal of the first D-type flip-flop circuit 22 to the D input terminal of the second D-type flip-flop circuit, and connects the output terminal and clock input terminal of the first D-type flip-flop circuit 22. is connected to the T input terminal of the first D-type flip-flop circuit 22 via the AND circuit 21, and the clock input terminal 26 is connected to the T-input terminal of the second D-type flip-flop circuit 23. The Q output terminal of the circuit 22 and the output terminal of the second D-type flip-flop circuit 23 are connected to the output terminal 27 via an AND circuit 24, and the first D-type flip-flop circuit 22
The input terminal 25 is connected to the D input terminal of.
第４図はこのブロツク図に示した一実施例にお
ける各部の信号波形を示すタイムチヤートであ
り、イは入力端子２５に印加される信号波形、ロ
はクロツク入力端子２６に印加される信号波形、
ハは第１のＤ型フリツプフロツプ回路２２のＱ出
力端子における信号波形、ニは第２のＤ型フリツ
プフロツプ回路２２の出力端子における信号波
形、ホは第１のＤ型フリツプフロツプ回路２２の
Ｔ入力端子における信号波形である。なお、t1〜
t5は各波形の時刻を示す。 FIG. 4 is a time chart showing the signal waveforms of various parts in one embodiment shown in this block diagram, in which A is the signal waveform applied to the input terminal 25, B is the signal waveform applied to the clock input terminal 26,
C is the signal waveform at the Q output terminal of the first D-type flip-flop circuit 22, D is the signal waveform at the output terminal of the second D-type flip-flop circuit 22, and E is the signal waveform at the T input terminal of the first D-type flip-flop circuit 22. It is a signal waveform. In addition, t 1 ~
t5 indicates the time of each waveform.
ここで、第３図、第４図を参照し、この一実施
例の動作について説明する。時刻t1において、入
力端子２５に印加された信号が高レベル“Ｈ”に
反転すると、第１のＤ型フリツプフロツプ回路２
２のＱ出力端子の信号は高レベル“Ｈ”となつて
いるので、時刻t2において、クロツク入力端子２
６に印加された信号はアンド回路２１をそのまま
通過して第１のＤ型フリツプフロツプ回路２２の
Ｔ入力端子に高レベル“Ｈ”の信号として印加さ
れ、第１のＤ型フリツプフロツプ回路２２のＱ出
力端子の信号を反転して高レベル“Ｈ”にする。
したがつて、時刻t2では第２のＤ型フリツプフロ
ツプ回路２３の出力端子における信号は高レベ
ル“Ｈ”となつているので、アンド回路２４の各
入力端子には高レベル“Ｈ”の信号が印加される
ことになり、出力端子２７から高レベル“Ｈ”の
信号が出力される。時刻t3になり、クロツク入力
端子２６のクロツク信号が高レベル“Ｈ”になる
と、第２のＤ型フリツプフロツプ回路２３は反転
して出力端子の信号は低レベル“Ｌ”になる。
したがつて、アンド回路２４の一方の入力端子に
おける信号が低レベル“Ｌ”となつて出力端子２
７の信号も低レベルとなる。このようにして、入
力端子２５に印加された信号により、出力端子２
７から一定時間のパルス幅をもつた信号が出力さ
れる。 The operation of this embodiment will now be described with reference to FIGS. 3 and 4. At time t1 , when the signal applied to the input terminal 25 is inverted to a high level "H", the first D-type flip-flop circuit 2
Since the signal at the Q output terminal of clock 2 is at a high level "H", at time t2 , the signal at the clock input terminal 2 is at a high level "H".
The signal applied to 6 passes through the AND circuit 21 as it is and is applied to the T input terminal of the first D-type flip-flop circuit 22 as a high level “H” signal, and the Q output of the first D-type flip-flop circuit 22 The signal at the terminal is inverted to make it a high level "H".
Therefore, at time t2 , the signal at the output terminal of the second D-type flip-flop circuit 23 is at a high level "H", so that each input terminal of the AND circuit 24 receives a high level "H" signal. As a result, a high level "H" signal is output from the output terminal 27. At time t3 , when the clock signal at the clock input terminal 26 becomes high level "H", the second D-type flip-flop circuit 23 is inverted and the signal at the output terminal becomes low level "L".
Therefore, the signal at one input terminal of the AND circuit 24 becomes low level "L" and the signal at the output terminal 2
7 signal also becomes low level. In this way, the signal applied to the input terminal 25 causes the output terminal 2
7 outputs a signal having a pulse width of a certain period of time.
ところで、時刻t4において入力端子２５の信号
が反転し、低レベル“Ｌ”になり、さらに時刻t5
においてクロツク入力端子２６のクロツク信号が
高レベル“Ｈ”に反転しても、第１のＤ型フリツ
プフロツプ回路２２のＴ入力端子における信号は
低レベル“Ｌ”のままとなつているので、第１の
Ｄ型フリツプフロツプ回路２２のＱ出力端子にお
ける信号は変化せず、高レベル“Ｈ”のままにな
り、第２のＤ型フリツプフロツプ回路２３の出
力端子における信号は低レベル“Ｌ”のままにな
り、したがつて出力端子２７の信号は変化せず、
パルスは出力されない。 By the way, at time t4 , the signal at the input terminal 25 is inverted and becomes low level "L", and then at time t5
Even if the clock signal at the clock input terminal 26 is inverted to a high level "H" at the time, the signal at the T input terminal of the first D-type flip-flop circuit 22 remains at a low level "L". The signal at the Q output terminal of the second D-type flip-flop circuit 22 does not change and remains at the high level "H", and the signal at the output terminal of the second D-type flip-flop circuit 23 remains at the low level "L". , therefore the signal at the output terminal 27 does not change,
No pulse is output.
第５図は本発明の他の実施例を示すブロツク図
であり、第３図と異なる点は入力端子２５がアン
ド回路の他の入力端子に接続されていることであ
る。 FIG. 5 is a block diagram showing another embodiment of the present invention, and the difference from FIG. 3 is that the input terminal 25 is connected to another input terminal of the AND circuit.
また、各実施例においてアンド回路を使用した
場合について説明したが、たとえば第３図のアン
ド回路２４をノア回路としてもよく、本発明の要
旨を逸脱しない範囲において各種論理回路を使用
しても同等の効果を得ることができる。 In addition, although the case where an AND circuit is used in each embodiment has been described, for example, the AND circuit 24 in FIG. effect can be obtained.
本発明は第１のＤ型フリツプフロツプ回路と第
２のフリツプフロツプ回路を直列に接続するとと
もに、第１のＤ型フリツプフロツプ回路と第２の
フリツプフロツプ回路の出力端子をアンド回路に
接続したものであり、安定でかつ一定時間のパル
ス幅をもつたパルス発生回路を構成することがで
きる。
In the present invention, a first D-type flip-flop circuit and a second flip-flop circuit are connected in series, and the output terminals of the first D-type flip-flop circuit and the second flip-flop circuit are connected to an AND circuit. It is possible to construct a pulse generation circuit having a pulse width of a certain length and a constant time.
第１図は従来のパルス発生回路を示すブロツク
図、第２図はこの従来のパルス発生回路の各部の
信号波形を示すタイムチヤート、第３図は本発明
の一実施例を示すブロツク図、第４図はこの一実
施例の各部の信号波形を示すタイムチヤート、第
５図は本発明の他の実施例を示すブロツク図であ
る。
１〜８……ロジツクインバータ、９，２０，２
１，２４……アンド回路、１０……コンデンサ、
２２，２３……Ｄ型フリツプフロツプ回路、１
１，２５……入力端子、１２，２７……出力端
子、２６……クロツク入力端子。
FIG. 1 is a block diagram showing a conventional pulse generating circuit, FIG. 2 is a time chart showing signal waveforms of each part of this conventional pulse generating circuit, and FIG. 3 is a block diagram showing an embodiment of the present invention. FIG. 4 is a time chart showing signal waveforms at various parts of this embodiment, and FIG. 5 is a block diagram showing another embodiment of the present invention. 1 to 8...Logic inverter, 9, 20, 2
1, 24...AND circuit, 10...capacitor,
22, 23...D-type flip-flop circuit, 1
1, 25...input terminal, 12, 27...output terminal, 26...clock input terminal.
Claims (1)
子を第２のＤ型フリツプフロツプ回路のＤ入力端
子に接続し、第１のＤ型フリツプフロツプ回路の
Ｑ出力端子およびクロツク入力端子を第１のＤ型
フリツプフロツプ回路のＴ入力端子にアンド回路
を介して接続し、第２のＤ型フリツプフロツプ回
路のＴ入力端子にクロツク入力端子を接続し、第
１のＤ型フリツプフロツプ回路のＱ出力端子およ
び第２のＤ型フリツプフロツプ回路の出力端子
をアンド回路の入力端子に接続してなるパルス発
生回路。1. Connect the Q output terminal of the first D-type flip-flop circuit to the D input terminal of the second D-type flip-flop circuit, and connect the Q output terminal and clock input terminal of the first D-type flip-flop circuit to the first D-type flip-flop circuit. The clock input terminal is connected to the T input terminal of the circuit via an AND circuit, the clock input terminal is connected to the T input terminal of the second D type flip-flop circuit, and the Q output terminal of the first D type flip-flop circuit and the second D type flip-flop circuit are connected to each other. A pulse generation circuit that connects the output terminal of a flip-flop circuit to the input terminal of an AND circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106833A JPS60249415A (en) | 1984-05-25 | 1984-05-25 | Pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106833A JPS60249415A (en) | 1984-05-25 | 1984-05-25 | Pulse generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249415A JPS60249415A (en) | 1985-12-10 |
| JPH0369446B2 true JPH0369446B2 (en) | 1991-11-01 |
Family
ID=14443731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106833A Granted JPS60249415A (en) | 1984-05-25 | 1984-05-25 | Pulse generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249415A (en) |
-
1984
- 1984-05-25 JP JP59106833A patent/JPS60249415A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60249415A (en) | 1985-12-10 |
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Legal Events
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