JPS6142895B2 - - Google Patents
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- JPS6142895B2 JPS6142895B2 JP52075831A JP7583177A JPS6142895B2 JP S6142895 B2 JPS6142895 B2 JP S6142895B2 JP 52075831 A JP52075831 A JP 52075831A JP 7583177 A JP7583177 A JP 7583177A JP S6142895 B2 JPS6142895 B2 JP S6142895B2
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- G—PHYSICS
- G01—MEASURING; TESTING
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- G01S7/28—Details of pulse systems
- G01S7/285—Receivers
- G01S7/292—Extracting wanted echo-signals
Description
【発明の詳細な説明】
この発明は例えば輻射された電波をレーダ等で
受信し、この受信信号のパルス幅、くり返し周波
数等を測定、分析する機器において入力ビデオ信
号を量子化し、量子化ビデオ信号を出力する量子
化装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention receives radiated radio waves using a radar or the like, quantizes the input video signal in a device that measures and analyzes the pulse width, repetition frequency, etc. of the received signal, and generates a quantized video signal. This relates to a quantization device that outputs .
第１図は従来の装置の一例を示すブロツク線図
であり、第２図、第３図は第１図の装置の動作の
一例を示す波形図である。第１図において１は入
力ビデオ信号、２は制御回路、３は基準電圧、４
はクロツク、５は比較回路、６はデイジタル信
号、７はＤ型フリツプフロツプ、８は量子化ビデ
オ信号である。第２図においてａは入力ビデオ信
号１の波形、ｂはデイジタル信号６の波形、ｃは
量子化ビデオ信号８の波形である。第３図におけ
るａ，ｂ，ｃは第２図ａ，ｂ，ｃはそれぞれ相当
する波形である。 FIG. 1 is a block diagram showing an example of a conventional device, and FIGS. 2 and 3 are waveform diagrams showing an example of the operation of the device shown in FIG. In Figure 1, 1 is the input video signal, 2 is the control circuit, 3 is the reference voltage, and 4 is the input video signal.
5 is a clock, 5 is a comparison circuit, 6 is a digital signal, 7 is a D-type flip-flop, and 8 is a quantized video signal. In FIG. 2, a is the waveform of the input video signal 1, b is the waveform of the digital signal 6, and c is the waveform of the quantized video signal 8. Waveforms a, b, and c in FIG. 3 correspond to waveforms a, b, and c in FIG. 2, respectively.
次に第１図に示す装置の動作について説明する
と、第２図ａに示すような入力ビデオ信号１は、
比較回路５に送られて制御回路２が発生する基準
電圧３と比較され、基準電圧３を越える入力ビデ
オ信号１については２進法の信号ありの状態を示
す“１”を出力し基準電圧３以下の入力ビデオ信
号１については“０”を出力する。この出力信号
は第２図ｂに示すデイジタル信号６である。 Next, to explain the operation of the device shown in FIG. 1, the input video signal 1 as shown in FIG.
The input video signal 1 is sent to the comparison circuit 5 and compared with the reference voltage 3 generated by the control circuit 2. If the input video signal 1 exceeds the reference voltage 3, it outputs "1" indicating the presence of a binary signal, and the reference voltage 3 is output. “0” is output for the following input video signal 1. This output signal is the digital signal 6 shown in FIG. 2b.
Ｄ型フリツプフロツプ７は２つの入力の一方を
Ｄ、他方をＴとすると入力Ｔが“０”から“１”
に変化する直前の入力Ｄの情報により出力Ｑに入
力Ｄの情報と同じ情報が出力されるものである
が、以後これをＤフリツプフロツプと称すること
にする。Ｄフリツプフロツプ７の入力Ｄに上記デ
イジタル信号６を接続し、入力Ｔに上記制御回路
２から発生されるクロツク４を接続してデイジタ
ル信号６をクロツク４でサンプリングすることに
より第２図ｃに示す量子化ビデオ信号８を出力す
るようになつている。従来の装置は上述のような
構成になつているため入力信号に雑音が混入して
いる場合は入力ビデオ信号１は第３図ａに示すよ
うな波形となり、デイジタル信号６は第３図ｂに
示すような波形となり、量子化ビデオ信号８は第
３図ｃに示す波形となり、本来の信号は単一のパ
ルスであるのに３つのパルスに分割して表現され
る。またデイジタル信号のパルスがクロツクのタ
イミングの幅より狭い場合これは通常は雑音とみ
なしてよいのであるが、第１図の回路ではこれが
量子化ビデオとして出力されるかどうか不確定で
ある。ビデオ信号を量子化する目的は受信信号の
パルス幅及びくり返し周波数を測定する等のため
であるから上述のように雑音により信号が分断さ
れたり、クロツクのタイミング幅以下の信号に対
しても量子化ビデオ信号が出力されることは正確
な測定をするうえの多大な欠点であつた。これら
が第１図に示す従来の装置の欠点である。 If one of the two inputs of the D-type flip-flop 7 is D and the other is T, the input T changes from "0" to "1".
The same information as the information on the input D is outputted to the output Q based on the information on the input D just before the change to the D flip-flop.Hereafter, this will be referred to as a D flip-flop. By connecting the digital signal 6 to the input D of the D flip-flop 7, connecting the clock 4 generated from the control circuit 2 to the input T, and sampling the digital signal 6 with the clock 4, the quantum as shown in FIG. It is designed to output an encoded video signal 8. Since the conventional device has the above-mentioned configuration, if noise is mixed in the input signal, the input video signal 1 will have a waveform as shown in Figure 3a, and the digital signal 6 will have a waveform as shown in Figure 3b. The quantized video signal 8 has a waveform as shown in FIG. 3c, and although the original signal is a single pulse, it is expressed by being divided into three pulses. Furthermore, if the pulse of the digital signal is narrower than the width of the clock timing, this can normally be considered as noise, but in the circuit of FIG. 1, it is uncertain whether this will be output as quantized video. The purpose of quantizing video signals is to measure the pulse width and repetition frequency of the received signal, so as mentioned above, quantization can also be applied to signals that are divided by noise or signals that are less than the clock timing width. The fact that a video signal is output is a major disadvantage in making accurate measurements. These are the drawbacks of the conventional device shown in FIG.
この発明は従来の装置における上述の欠点を解
消し、入力信号たるアナログ信号に雑音が混入し
た時に量子化信号が分割されたパルスになること
を除き、また一定のパルス幅以下のパルス雑音と
して除去し得るビデオ量子化回路を提供するもの
である。 This invention eliminates the above-mentioned drawbacks of conventional devices, and eliminates the problem that when noise is mixed into the input analog signal, the quantized signal becomes divided pulses, and also removes it as pulse noise below a certain pulse width. The present invention provides a video quantization circuit that can perform
以下図面についてこの発明を説明する。第４図
はこの発明の一実施例を示すブロツク線図であ
る。図において１〜６及び８は上記従来の装置と
同一のものである。９は第１図中のＤフリツプフ
ロツブ７を置き換えたものでＤフリツブフロツプ
からあるシフトレジスタ、１個のオア回路、２個
のアンド回路、RSフリツプフロツプを備えた回
路であり以後パルス弁別回路と称するものとす
る。第５図はこのパルス弁別回路９の回路図であ
り１０〜１４はＤフリツプフロツプ、１５はイン
バータ、１６はオア回路１７，１８はアンド回
路、１９はRSフリツプフロツプである。第６図
ａはデイジタル信号６のパルス波形図でありT0
は始点の時刻、以後１クロツクごとの時間を
T1，T2，T3…T7とする。第６図ｂは第６図ａに
示す信号によるＤフリツプフロツプ１０〜１４の
出力“１”の数値を示す経過図である。第６図ｃ
は同様に第６図ａに示す信号による量子化ビデオ
信号８の波形図である。 The invention will be explained below with reference to the drawings. FIG. 4 is a block diagram showing one embodiment of the present invention. In the figure, numerals 1 to 6 and 8 are the same as the conventional apparatus described above. Reference numeral 9 replaces the D flip-flop 7 in FIG. 1, and is a circuit equipped with a shift register, one OR circuit, two AND circuits, and an RS flip-flop from the D flip-flop, and is hereinafter referred to as a pulse discrimination circuit. do. FIG. 5 is a circuit diagram of this pulse discrimination circuit 9, in which 10 to 14 are D flip-flops, 15 is an inverter, 16 is an OR circuit 17, 18 is an AND circuit, and 19 is an RS flip-flop. FIG. 6a is a pulse waveform diagram of the digital signal 6, and T 0
is the time of the starting point, and the time of each clock thereafter
Let T 1 , T 2 , T 3 ...T 7 . FIG. 6b is a progress chart showing the numerical values of the outputs "1" of the D flip-flops 10 to 14 according to the signals shown in FIG. 6a. Figure 6c
6 is a waveform diagram of the quantized video signal 8 according to the signal shown in FIG. 6a.
以下第５図についてその構成を説明すると、オ
ア回路１６はＤフリツプフロツプ１０及び１１の
それぞれの出力“１”の論理和をとる。第１のア
ンド回路１７はオア回路１６の出力、クロツク
４、Ｄフリツプフロツプ１２の出力“１”、Ｄフ
リツプフロツプ１３及び１４の出力“０”、以上
５つの入力の論理積をとる。第２のアンド回路１
８はクロツク４、Ｄフリツプフロツプ１１及び１
２の出力“０”、以上３つの入力の論理積をと
る。 The configuration of the OR circuit 16 will be explained below with reference to FIG. The first AND circuit 17 takes the AND of the output of the OR circuit 16, the clock 4, the output "1" of the D flip-flop 12, the output "0" of the D flip-flops 13 and 14, and the above five inputs. Second AND circuit 1
8 is clock 4, D flip-flop 11 and 1
The output of 2 is "0", and the logical product of the above three inputs is taken.
RSフリツプフロツプは入力Ｒが“１”のとき
出力Ｑは“０”、入力Ｓが“１”のとき出力Ｑは
１となるものである。 In the RS flip-flop, when the input R is "1", the output Q is "0", and when the input S is "1", the output Q is "1".
アンド回路１８の出力はこのRSフリツプフロ
ツプ１９の入力Ｒに接続されアンド回路１７の出
力はRSフリツプフロツプ１９の入力Ｓに接続さ
れる。またクロツク４はインバータ１５により反
転されてＤフリツプフロツプ１０〜１４の入力Ｔ
に接続されている。 The output of the AND circuit 18 is connected to the input R of the RS flip-flop 19, and the output of the AND circuit 17 is connected to the input S of the RS flip-flop 19. Also, the clock 4 is inverted by an inverter 15 and input to the D flip-flops 10-14.
It is connected to the.
以下第５図についてその動作を説明するとデイ
ジタル信号６はクロツク４によりサンプリングさ
れて順次Ｄフリツプフロツプ１０からＤフリツプ
フロツプ１１，１２，１３，１４とシフトされて
いく。いまパルス弁別回路９の入力として第６図
ａのようなデイジタル信号６を考えると、Ｄフリ
ツプフロツプ１０〜１４の出力１の値は第６図ｂ
に示すようになる。従つてT0〜T3の間のクロツ
ク４が“１”の間、アンド回路１８の出力は
“１”となりRSフリツプフロツプ１９をリセツト
し、出力Ｑの値は“０”となる。次にT3〜T4の
間のクロツク４が“１”の間、アンド回路１７の
出力は“１”となりRSフリツプフロツプ１９を
セツトし、出力Ｑの値は“１”となる。この様に
して信号のパルス幅が２クロツクの幅を持つ量子
化ビデオ信号８が出力される。 The operation will be explained below with reference to FIG. 5. Digital signal 6 is sampled by clock 4 and shifted sequentially from D flip-flop 10 to D flip-flops 11, 12, 13, and 14. Now, considering the digital signal 6 as shown in FIG. 6a as an input to the pulse discrimination circuit 9, the value of the output 1 of the D flip-flops 10 to 14 is as shown in FIG. 6b.
It becomes as shown in . Therefore, while the clock 4 is "1" between T0 and T3 , the output of the AND circuit 18 becomes "1", resetting the RS flip-flop 19, and the value of the output Q becomes "0". Next, while the clock 4 is "1" between T3 and T4 , the output of the AND circuit 17 becomes "1", setting the RS flip-flop 19, and the value of the output Q becomes "1". In this manner, a quantized video signal 8 having a pulse width of two clocks is output.
オア回路１６はRSフリツプフロツプ１９をセ
ツトする条件としてＤフリツプフロツプ１０もし
くは１１の出力Ｑの値が“１”の時のみであるこ
とを追加するものである。なおアンド回路１７及
び１８の入力としてクロツク４を接続することに
よりアンド回路１７及び１８の出力にスパイクが
出るのを防いでいる。要約するとアンド回路１７
により信号の立上り部分を検出し、アンド回路１
８により信号の立下り部を検出しており、２クロ
ツクの間信号がない場合は信号の立下り部として
いるので信号パルスに混入した２クロツク未満の
パルス幅をもつ雑音を除去できる。即ち第３図ｃ
のようなビデオ信号のくびれをなくすことができ
る。また回路１６によりパルス幅が２クロツクの
幅未満の信号は雑音として除去できる。従つて上
述の実施例によれば、クロツク４のタイミングの
幅の２倍未満のパルス幅をもつ雑音は、この雑音
が信号内にあるか単独に存在するかにかかわらず
除去できるという効果がある。 The OR circuit 16 adds a condition for setting the RS flip-flop 19 only when the value of the output Q of the D flip-flop 10 or 11 is "1". Note that by connecting the clock 4 as an input to the AND circuits 17 and 18, spikes are prevented from appearing at the outputs of the AND circuits 17 and 18. In summary, AND circuit 17
The rising part of the signal is detected by AND circuit 1
8 detects the falling part of the signal, and if there is no signal for two clocks, it is detected as the falling part of the signal, so that noise having a pulse width of less than two clocks mixed into the signal pulse can be removed. That is, Fig. 3c
It is possible to eliminate the constriction of the video signal. Further, by the circuit 16, signals having a pulse width less than two clocks can be removed as noise. Therefore, the above-described embodiment has the effect that noise having a pulse width less than twice the timing width of the clock 4 can be removed, regardless of whether this noise is present in the signal or alone. .
なお、上記実施例では信号内のクロツクのタイ
ミング幅の２倍未満のパルス幅の雑音を除去する
例を述べたが、この発明によれば上述の例に止ま
らず信号内のクロツクのタイミングの幅の２倍以
上の指定された倍数のパルス幅未満の雑音を除去
できるものである。 In the above embodiment, an example was described in which noise with a pulse width less than twice the clock timing width in a signal is removed, but the present invention is not limited to the above example. It is possible to remove noise that is less than the pulse width of a specified multiple of twice or more.
第７図は第５図を一般化したこの発明の他の実
施例を示す回路図であり、図において４，６，
８，１５，１９は第５図におけるものと同一のも
のである。２０〜２６は第５図のＤフリツプフロ
ツプ１０〜１４と同じものであり、２７はオア回
路、２８，２９はアンド回路を示す。オア回路２
７、アンド回路２８，２９はそれぞれ第５図のオ
ア回路１７，１８に対応しておりＤフリツプフロ
ツプの数が増したために第５図のゲート回路の入
力数が増したものである。 FIG. 7 is a circuit diagram showing another embodiment of the present invention, which is a generalization of FIG.
8, 15, and 19 are the same as those in FIG. 20 to 26 are the same as D flip-flops 10 to 14 in FIG. 5, 27 is an OR circuit, and 28 and 29 are AND circuits. OR circuit 2
7. AND circuits 28 and 29 correspond to OR circuits 17 and 18 shown in FIG. 5, respectively, and the number of inputs to the gate circuit shown in FIG. 5 is increased due to the increased number of D flip-flops.
次に第７図について動作を説明する。いま信号
内におけるクロツク４のタイミングの幅のＭ倍未
満のパルス幅を持つ雑音を除去するものとする。
たゞしＭ≧２の整数である。パルスの立上り部分
の検出はクロツク４のタイミングの幅のＭ倍未満
の間、信号がなくその次に信号がある時とし、パ
ルスの立下り部分の検出はクロツク４のタイミン
グの幅のＭ倍未満の間信号がないとすればよいの
で、アンド回路２８，２９の入力のうち、Ｄフリ
ツプフロツプの出力に接続される入力の数をそ
れぞれN1，N2とするとＭ＝N1＝N2となる。また
オア回路２７の入力の数をN3とすると、N3＝Ｍ
であればクロツク４のタイミングの幅のＭ倍以上
のパルス幅をもつ信号の検出ができる。よつてク
ロツク４のタイミングの幅のＭ倍未満のパルス幅
をもつ雑音を除去するには、2M＋１個のフリツ
プフロツプ２０〜２６、及びＭ個の入力を持つオ
ア回路２７、Ｍ＋２個の入力を持つアンド回路２
８、Ｍ＋１個の入力を持つアンド回路２９、イン
バータ１５、RSフリツプフロツプ１９で構成さ
れたパルス弁別回路を設ければよい。 Next, the operation will be explained with reference to FIG. It is now assumed that noise having a pulse width less than M times the timing width of clock 4 in the signal is to be removed.
It is an integer of M≧2. The rising part of the pulse is detected when there is no signal for a period less than M times the timing width of clock 4, and then there is a signal, and the falling part of the pulse is detected when it is less than M times the timing width of clock 4. Since it is sufficient that there is no signal between the inputs of the AND circuits 28 and 29, if the number of inputs connected to the output of the D flip-flop is N1 and N2, respectively, then M= N1 = N2 . . Also, if the number of inputs of the OR circuit 27 is N 3 , then N 3 = M
If so, a signal having a pulse width that is M times or more the timing width of the clock 4 can be detected. Therefore, in order to remove noise with a pulse width less than M times the timing width of the clock 4, 2M+1 flip-flops 20 to 26, an OR circuit 27 with M inputs, and an AND circuit with M+2 inputs are required. circuit 2
8. A pulse discrimination circuit composed of an AND circuit 29 having M+1 inputs, an inverter 15, and an RS flip-flop 19 may be provided.
以上第５図と第７図について説明した所を総合
しオア回路１６，２７、アンド回路７，１８，２
８，２９及びその組合せを一般的にゲート回路と
称することにすれば、その出力によつてRSフリ
ツプフロツプ１９をリセツトする第１のゲート回
路と、その出力によつてRSフリツプフロツプを
セツトする第２のゲート回路とが設けられておれ
ばよろしく、第１のゲート回路にも第２のゲート
回路にもシフトレジスタ９を構成するＤフリツプ
フロツプ１０〜１４、２０〜２６の出力（すなわ
ちシフトレジスタの並列出力）が入力されるが、
その入力の組合せは量子化に対する設計要求によ
つて定まり、シフトレジスタ９の段数すなわちフ
リツプフロツプの縦続数もそれによつて定まるも
ので、第５図又は第７図に示す回路はそれぞれ一
設計例を示すものである。ことが理解できるであ
ろう。 By combining the explanations of FIGS. 5 and 7 above, OR circuits 16, 27, AND circuits 7, 18, 2
8, 29 and the combination thereof are generally referred to as gate circuits.The first gate circuit uses its output to reset the RS flip-flop 19, and the second gate circuit uses its output to set the RS flip-flop 19. It is preferable that a gate circuit is provided, and both the first gate circuit and the second gate circuit have the outputs of the D flip-flops 10 to 14 and 20 to 26 that constitute the shift register 9 (that is, the parallel outputs of the shift register). is input, but
The combination of inputs is determined by the design requirements for quantization, and the number of stages of the shift register 9, that is, the number of cascaded flip-flops, is determined accordingly.The circuits shown in FIGS. 5 and 7 each show one design example. It is something. You will understand that.
ところで上記実施例ではレーダ等で受信したビ
デオ信号を量子化し、量子化ビデオ信号を出力す
る場合について説明したが、この発明はこれに限
らず、一般的に雑音を含んだアナログ信号をデイ
ジタル信号に変換するためのＡ／Ｄ変換装置に適
用しても効果があることは申すまでもない。 Incidentally, in the above embodiment, a case has been described in which a video signal received by a radar etc. is quantized and a quantized video signal is output. However, the present invention is not limited to this, and is generally applicable to converting an analog signal containing noise into a digital signal. Needless to say, it is also effective when applied to an A/D conversion device for conversion.
以上のように、この発明によれば、従来のビデ
オ量子化回路にシフトレジスタ回路とゲート回路
を追加することにより、雑音を含んだアナログ信
号中の信号内に含まれる任意の幅の雑音を消去
し、かつ時間量子化単位の任意の整数倍未満の幅
をもつ単独パルスを除去できるという効果があ
り、雑音を含むアナログ信号のパルス幅及びくり
返し周波数等を測定する機器等においては多大な
利点となる。 As described above, according to the present invention, by adding a shift register circuit and a gate circuit to a conventional video quantization circuit, noise of arbitrary width included in a noisy analog signal is removed. It also has the effect of eliminating single pulses with a width less than an arbitrary integral multiple of the time quantization unit, and is a great advantage in equipment that measures the pulse width and repetition frequency of analog signals containing noise. Become.
第１図は従来のビデオ量子化回路の一例を示す
ブロツク線図、第２図及び第３図は第１図の回路
の動作の一例を示す波形図、第４図はこの発明の
一実施例を示すブロツク線図、第５図は第４図の
一部ブロツクの回路図、第６図はこの発明の原理
を示すＤフリツプフロツプの出力を示す経過図、
第７図はこの発明の他の実施例を示す回路図であ
る。図に於て１は入力ビデオ信号、２は制御回
路、３は基準電圧、４はクロツク、５は比較回
路、６はデイジタル信号、７，１０〜１４，２０
〜２６はＤフリツプフロツプ、８は量子化ビデオ
信号、９はパルス弁別回路、１５はインバータ、
１６，２７はオア回路、１７及び１８，２８及び
２９はアンド回路、１９はRSフリツプフロツプ
である。なお、各図中同一符号は同一または相当
部分を示すものとする。。
FIG. 1 is a block diagram showing an example of a conventional video quantization circuit, FIGS. 2 and 3 are waveform diagrams showing an example of the operation of the circuit in FIG. 1, and FIG. 4 is an embodiment of the present invention. 5 is a circuit diagram of some of the blocks in FIG. 4, FIG. 6 is a progress diagram showing the output of a D flip-flop showing the principle of the invention,
FIG. 7 is a circuit diagram showing another embodiment of the invention. In the figure, 1 is the input video signal, 2 is the control circuit, 3 is the reference voltage, 4 is the clock, 5 is the comparison circuit, 6 is the digital signal, 7, 10 to 14, 20
~26 is a D flip-flop, 8 is a quantized video signal, 9 is a pulse discrimination circuit, 15 is an inverter,
16 and 27 are OR circuits, 17 and 18, 28 and 29 are AND circuits, and 19 is an RS flip-flop. Note that the same reference numerals in each figure indicate the same or corresponding parts. .
Claims (1)
結果を表わす論理“１”又は論理“０”の信号を
サンプリングパルスごとにシフトレジスタの直列
入力端子に入力しかつ上記サンプリングごとにこ
のシフトレジスタをシフトする制御回路、上記シ
フトレジスタの並列出力のうち第１段乃至第Ｍ段
（但しＭは設計によつて選定する整数）の出力の
論理和を出力するオア回路、上記シフトレジスタ
の並列出力のうち第Ｍ＋１段の出力、第Ｍ＋２段
以後の反転出力、及び上記オア回路の出力、なら
びに上記サンプリングパルスの出力の論理積を出
力する第１のアンド回路、上記シフトレジスタの
並列出力のうち第２段及至第Ｍ＋１段の反転出力
及び上記サンブリングパルスの論理積を出力する
第２のアンド回路、上記第１のアンド回路の出力
がセツト端子に接続され上記第２のアンド回路の
出力がリセツト端子に接続されるRSフリツプフ
ロツプを備えたビデオ量子化回路。1 Compare the input video signal with a reference voltage and input a logic "1" or logic "0" signal representing the comparison result to the serial input terminal of the shift register for each sampling pulse, and shift this shift register for each sampling. a control circuit that outputs the logical sum of the outputs of the first to Mth stages (where M is an integer selected by design) among the parallel outputs of the shift register; A first AND circuit that outputs the logical product of the output of the M+1 stage, the inverted output of the M+2 stage and subsequent stages, the output of the OR circuit, and the output of the sampling pulse, and the second stage of the parallel outputs of the shift register. and a second AND circuit that outputs the logical product of the inverted output of the M+1th stage and the sampling pulse, the output of the first AND circuit is connected to the set terminal, and the output of the second AND circuit is connected to the reset terminal. Video quantization circuit with connected RS flip-flop.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7583177A JPS5410696A (en) | 1977-06-24 | 1977-06-24 | Video quantizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7583177A JPS5410696A (en) | 1977-06-24 | 1977-06-24 | Video quantizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5410696A JPS5410696A (en) | 1979-01-26 |
| JPS6142895B2 true JPS6142895B2 (en) | 1986-09-24 |
Family
ID=13587517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7583177A Granted JPS5410696A (en) | 1977-06-24 | 1977-06-24 | Video quantizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5410696A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61231474A (en) * | 1985-04-05 | 1986-10-15 | Koden Electronics Co Ltd | Echo detection apparatus |
| JPS61233385A (en) * | 1985-04-08 | 1986-10-17 | Koden Electronics Co Ltd | Echo detector |
| JPH03191889A (en) * | 1990-09-14 | 1991-08-21 | Koden Electron Co Ltd | Echo detector |
| JP2692415B2 (en) * | 1991-05-15 | 1997-12-17 | 日本電気株式会社 | Pulse removal circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136095A (en) * | 1974-09-20 | 1976-03-26 | Matsushita Electric Ind Co Ltd |
-
1977
- 1977-06-24 JP JP7583177A patent/JPS5410696A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136095A (en) * | 1974-09-20 | 1976-03-26 | Matsushita Electric Ind Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5410696A (en) | 1979-01-26 |
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