SU843201A1

SU843201A1 - Digital frequency multiplier

Info

Publication number: SU843201A1
Application number: SU792746890A
Authority: SU
Inventors: Виктор Ефимович Демченко
Original assignee: Предприятие П/Я Р-6237
Priority date: 1979-04-04
Filing date: 1979-04-04
Publication date: 1981-06-30

Description

Изобретение относитс к импульсной ,и измерительной текнике и преаназначено дл умножени частоты сигнала при измерении частоты низкочастотных сигналов фазы или формы периодических сигналов. Известен цифровой умножитель частоты основанный на подсчете в течении периода входного сигнала Т числа импульсов с выхода генератора тактовых им- пупьсов (ГТИ), деленных на Км (где К коэффициент делени депитед импульсов) .В конце периода это число заноситс в буферный каскад и в счетчик обратного счета (СОС), на счетный вход которого поступает тактова частота ГТИ. На выходе ССХЗ образуютс импульсы частотой ( где - - частота входного периодического сигнала) 1 .Наиболее близок к предлагаемому умножитель частоты импульсов, состо щий иа формировател импульсов, счетчика чис ла импульсов, буферного каскада, счегчик обратного счета, Ренератора т.актовых импульсов , делител числа импульсов, элемента задержки и элемента ИЛИ .2. . Обща погрешность умножителей частоты складываетс из погрешности от не- :табильности частоты квантующих импульсов , погрешности вследствие квантовани; периода Т., -и. погрешности, возникающей из - за потери незначителбной части периода умножаемой частоты на перезапись информации из счетчика числа импульсов в буферный каскад и из буферного каскада в счетчик обратного счета. Перва и треть составл ющие общей погрешности значительно меньше второй, завис щей от частоты г енератора тактовых импульсов и коэффициента умножени К . . Цель изобретени - уменьшение погрешности умножени , возникающей, вследствие квантовани периода входного сигнала. Поставленна цель достигаетс тем, что в цифровой умножирель частотц, содержащий первый буферный каскад, первый счетчик обратного счета, генератор так товых импульсов, выход которого подклю384 чен ко вхоцу делител ччсла импульсов, выход которого соединен Со счетным вхоаом счетчика числа импульсов и счетным входом первого счетчика обратного счета, выход которого соединен с первым входом первого элемента ИЛИ, вторрй вход которого соединен с выходом формировател импульсов и входом элемента задержки , Bbixda которого подключен ко входу сброса счетчика числа импульсов и выходу управлени записью буферного каскада, а выход -ко входу,управлени записью счётчика обратного счета, вход которого через буферный каскад соединен с выходом счет чика числа импульсов , введены второй элемент ИЛИ, второй счетчик обратного счета , второй бус ерный каскад и второй счетчик числа импульсов, выход которого через второй буферный каскад соединен со входом второго счетчика обратного счета , выход которого подключен к третьему входу первого элемента ИЛИ и первому входу второго элемента ИЛИ, второй вход которого соединен с выходом формировател импульсов и входом управлени записью второго буферного каскада, а выход- со входом управлени записью второго счетчика обратного счета, счетный вход которого соединен с выходом генератора тактовых импульсов, при этом выход де- лйтел числа импульсов подключен,к счетному входу второго счетчика числа импуль- сбв, вход установки которого соединен с выходом элемента задержки. На фиг, 1 приведена структурна электрическа схема предлагаемого устройства на фиг. 2 временные диаграмы, по сн ющие его работу. Устройство состоит из последовательно соединенных первого счетчика 1 числа импульсов , буферного каскада 2, счетчика 3 обратного счета (СОС) , выход которого подключен к первому входу первого элемен та ИЛИ 4, второй вход которого соединен с выходом формировател 5 импульсов, входом элемента 6 задержки и входом управлени записью буферного каскада 2, а вых первого элемента ИЛИ 4 подключен ко вхо ду управлени записью СОС 3, счетный вход которого соединен с выходом генератора 7 тактовых импульсов (ГТИ) и входо делител 8 числа импульсов, первый выход которого подключен к счетному входу первого счетчика 1 числа импульсов, вход установки которого соединен с выходом элемента 6 задержки. канал умножени состоит из последовательно соединенных второго счетчика 9 1 числа импульсов, второго буферного каскада 10 и второго счетчика 11 обратного счета, выход которого подключен к третьему входу первого элемента ИЛИ 4 и второму входу второго элемента ИЛИ 12, первый вход которого соединен с выходом формировател 5 импульсов и входом управлени записью второго буферного каскада 10, а выход подключен к входу управлени записью второго СОС 11 счетный вход которого соедийен с выходом ГТИ 7, при этом второй выход делител 8 числа импульсов подключен к счетному входу второго счетчика 9 числа импульсов , вход-установки которого соединен с выходом элемента 6 задержки, Предлагаемое устройство работает следующим образом. Формирователь 5 из входного периодического сигнала ( фиг. 2 а) формирует короткие пр моугольные импульсы (фиг, 2 б) период .повторени которых равен периоду входного сигнала Т . Эти импульсы поступают на вход элемента 6 задержки, входы управлени записью буферных Каскадов 2 и 10 и первые входы элементов ИЛИ 4 и 12, На счетный вход первого счетчика 1 поступают импульсы с первого выхода делител -8 числа импульсов с частотой г, U) На счетный вход второго счетчика 9 поступают импульсы со второго выходаГ делител 8 с частотой V-f-. где К(-пК - коэффициент делени делител 8; П и К - целые числа; ,j. - частота повторени импульсов ГТИ 7. период входного сигнала Т., в счетчик 1 поступает число импульсов, равное , vvv счетчик 9 2 2 ьх к В конце периода импульсом с выхода формировател 5 эти числа перезаписывают соответственно в буферный каскад 2, СОС 3 и в буферный каскад 1О, СОС 11. На счетные входы СОС 3 и 11 поступают импульсы с выхода ГТИ 7 с частотой В результате этого число N считываетс с СОС 3 после перезаписи (момент времени i-Q на фиг. 2 б) через Промежуток вре- мени, равный Т bbix .f t-, с СОС 11 через N, bix.l Т, На выкоце СОС 3 и 11 через проме жутки времени, равные соответственно и T ftblV образуютс импупьсы виг) которые через элементы ( фиг. 2 ИЛИ 4 и 12 поступают на вхоцы управлени записью СОС 3 и 11, благодар ч му числа N и Н,ц аерезаписываютс из бу ферных каскадов 2 и 10 соответственно в СОС 3 и 11. Таким образом, за перио входного си.гналаТпу на выходе первого канала умножени (выход СОС 3) образуетс число импульсов, равное -согласно (5) . тV а на выходе второго канала умножени (выход СОС 11) равноеThe invention relates to a pulse, and measuring technique, and is intended to multiply the frequency of a signal when measuring the frequency of low-frequency signals of a phase or a form of periodic signals. A digital frequency multiplier is known based on counting the number of pulses from the output of a clock generator (GTI) during the period of the input signal T divided by Km (where K is the fraction of the division of impulses). At the end of the period, this number is entered into the buffer stage and into the counter countdown (SOS), the counting input of which receives the clock frequency GTI. Pulses with a frequency (where is the frequency of the input periodic signal) are formed at the output of the SSXZ. 1. The pulse frequency multiplier is the closest to the proposed pulse multiplier, pulse number counter, buffer cascade, countdown counter, T. pulse generator, pulse separator the number of pulses, the delay element and the element OR .2. . The total error of the frequency multipliers is the sum of the errors due to non-: frequency stability of the quantizing pulses, errors due to quantization; period T., s. errors arising from the loss of an insignificant part of the period of the multiplied frequency to overwrite information from the pulse number counter to the buffer stage and from the buffer stage to the counting counter. The first and third components of the total error are much smaller than the second, depending on the frequency of the clock generator and the multiplication factor K. . The purpose of the invention is to reduce the multiplication error resulting from quantizing the period of the input signal. The goal is achieved by including in the digital multiplier a frequency band containing the first buffer stage, the first countdown counter, a generator of duty pulses, the output of which is connected to the input of the pulse divider, the output of which is connected to the counting input of the pulse number counter and the counting input of the first counter counting, the output of which is connected to the first input of the first OR element, the second input of which is connected to the output of the pulse shaper and the input of the delay element whose Bbixda is connected to the input of the switch The pulse count counter and the output of the write cascade control output, and the output of the count record count control input, the input of which is connected to the output of the pulse number counter via the buffer stage, the second OR element, the second count counter, the second bead stage and the second counter of the number of pulses, the output of which through the second buffer cascade is connected to the input of the second countdown counter, the output of which is connected to the third input of the first OR element and the first input of the second OR element, Vt The swarm input of which is connected to the output of the pulse former and the control input of the recording of the second buffer stage, and the output of the second control of the second countdown counter, whose counting input is connected to the output of the clock generator, while the output of the number of pulses is connected to the counting the input of the second counter of the number of pulses, the input of which is connected to the output of the delay element. Fig. 1 shows the structural electrical circuit of the device in Fig. 2. 2 time diagrams on his work. The device consists of serially connected first counter 1 of the number of pulses, buffer cascade 2, counter 3 of the counting counter (SOS), the output of which is connected to the first input of the first element OR 4, the second input of which is connected to the output of the pulse former 5, the input of delay element 6 and the input of the recording control of the buffer stage 2, and the output of the first element OR 4 are connected to the input of the recording control SOS 3, the counting input of which is connected to the output of the generator 7 clock pulses (GTI) and the input of the divider 8 number of pulses, the first output d is connected to the counting input of the first counter 1, the number of pulses input installation connected to the output of the delay element 6. the multiplication channel consists of the second pulse number 9 1 connected in series, the second buffer stage 10 and the second counting counter 11, the output of which is connected to the third input of the first element OR 4 and the second input of the second element OR 12, the first input of which is connected to the output of the driver 5 pulses and the recording control input of the second buffer stage 10, and the output is connected to the recording control input of the second SOS 11 whose counting input is connected to the output of the GTI 7, while the second output of the splitter 8 is the number of pulses connected to the counting input of the second counter 9 of the number of pulses, the input-installation of which is connected to the output of the delay element 6, the Proposed device works as follows. The shaper 5 from the input periodic signal (FIG. 2 a) generates short square pulses (FIG. 2 b), the repetition period of which is equal to the period of the input signal T. These pulses arrive at the input of the delay element 6, the recording control inputs of the buffer cascades 2 and 10, and the first inputs of the OR 4 and 12 elements. The counters of the first counter 1 receive pulses from the first output of the splitter -8 number of pulses with frequency g, U) the input of the second counter 9 receives pulses from the second output of the divider 8 with the frequency Vf-. where K (-pK is the division factor of divider 8; P and K are integers; j. is the pulse repetition rate of the GTI 7. input signal period T., counter 1 receives the number of pulses equal to, vvv counter 9 2 2 х к At the end of the period, the pulse from the output of the former 5 these numbers are overwritten respectively into the buffer cascade 2, SOS 3 and into the buffer cascade 1O, SOS 11. The counting inputs of the SOS 3 and 11 receive pulses from the output of the GTI 7 with frequency As a result, the number N is read from SOS 3 after rewriting (time instant iQ in Fig. 2 b) after a time interval equal to T bbix .f t-, c OS 11 through N, bix.l T, At output of SOS 3 and 11, at intervals of time equal to T ftblV, respectively, vig impulses are formed) which through the elements (Fig. 2 OR 4 and 12) arrive at the control board of the SOS 3 and 11 , due to the number of N and H, c are written from the buffer cascades 2 and 10, respectively, into COS 3 and 11. Thus, during the period of the input signal, the output of the first multiplication channel (output COS 3) is equal to according to (5). tV and at the output of the second multiplication channel (output COS 11) is equal to

1й1 1st1

ТT

-г За счет усечени N и N до целого числа при измерении интервала времени, равного Т„ , возникает погрешность кван товани , равна соответственно где иЬцг -периоды повтор ни импульсов, поступающих на счетные входы счетчиков 1 и 9 Э соответственно с .первого и второго выхоаоЬ делител 8 числа импульсов. В результате этого на выходе каналов умножени частоты импульсы формируюге , к,, - Due to the truncation of N and N to an integer, when measuring the time interval equal to T „, a quantization error occurs, equal, respectively, where output divider is 8 pulses. As a result, at the output of the frequency multiplying channels, the pulses are formed, k,

т.е..those..

( 17)(17)

7--П7 - P

Cj. к с не в моменты времени, равные соответственно .I , -. ttv . 1--«,а, ., 1; т 1бх -.Hi ЬЫХ.2 . , 3- , а в моменты времени . ;.--(-) .(ltE,). i--1.2,...K, (1А) т.е. к концу периода Т ( и ) накопленна ошибка по времени в каналах умножени частоты равна в наихудшем случае соответственно N Ъ € ЕТ . 2 2 ЬХ ., п Накопленна ошибка в известном умножителе частоты при коэффи циенте умножени , равном Ry , равна ошибке g. согласно (15). Графики накопленных ошибок ё, и ,, по времени приведены на фиг. 2 д . Отношение § согласно (15) и (16) Со равно . так как В предлагаемом устройстве импульсы с выхода СОС 11, образующейс в моменты времени согласно (14), используютс дл синхронизации СОС 3. Гра.фик накопленной ошибки умножител частоты ё, приведен на фиг. 2 д., а ее величина к концу пе- . .риода равна -.-v(e- ).Ii3L/ii ,,е,Че,г) TSX т т т/ вх KV/K- 1 1 /-1 -t V ,,„, :f;( Таким образом, погрешность умножени из - за квантовани периода входного сигнала в предт агаеМом устройстве меньше чем в известны)с, причем степень уменьшени погрешнрсти зависит от величинь коэффициентов W и К, 784 Элемент 6 задержки предназначен дл формировани импульсов сброса счетчиков -1 и 9 в конце каждого периода после перезаписи чисел, подсчитанных счетчиками 1 и 9 за период Т,, в буферные каска- ды 2 и 1О).Формула изобретен и. Цифровой умножитель частоты, содержа щий первый буферный каскад, первый счет чик обратного счета, генератор тактовых импульсов , выход которого подключен ко входу делител числа импульсов, выход которого соединен со счетным входом счетчика числа импульсов и счетному входу первого.счетчика обратного счета, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом формировател импульсов, входом элемента задержки , выход которого подключен ко входу сброса счетчика числа импульсов и входу управлени записью, буферного каскада, а выход -ко входу управлени записью счетчика обратного счета, вход которого через буферный каскад соединен с выходом счетчика числа импульсов, отличающи О18 с тем, что, с целью yMeni iiieiinH погрош- ности умножени , в нег-о встаены второй элемент ИЛИ, второй счетчик обратного счета, второй буферный каскад и второй счетчик числа импульсов, выход которого через буферный каскпц соединен со входом второго счетчика обратного-счета , выход которого подключен к третьему входу первого элемента ИЛИ и первому входу второго элемента ИЛИ, второй вход которого соединен с выходом формировател импульсов и входом управлени звписью второго буферного каскада, а выход - со входом управлени записью вто- рого счетчика, обратного счета, счетный вход которого соединен с выходом генератора тактовых импульсов, при этом второй выход делител числа импульсов подключен к счетному входу второго счетчика Импульсов, вход установки которого соединен с выходом элемента задержки. Источники информации, прин тые во внимание при экспертизе 1.Патент США №3970954, кл. 33153 , 1976. 2. ТИИЗР, 1975, т. 63, №9, с. 116117 .Cj. c s not at times equal respectively .I, -. ttv. 1 - “, a,., 1; t 1bh -.Hi LYX.2. , 3-, and at times. ; .-- (-). (ltE,). i - 1.2, ... K, (1A) i. by the end of the period T (i), the cumulative error in time in the frequency multiplication channels is equal in the worst case, respectively, N £ ЕТ. 2 2 bX., N The accumulated error in the known frequency multiplier with a multiplication factor equal to Ry is equal to the error g. according to (15). The graphs of the accumulated errors e, and ,, in time are shown in FIG. 2 days The relation of § according to (15) and (16) Co is equal. Since in the proposed device, the pulses from the output of the COC 11, which is formed at the time points according to (14), are used to synchronize the COC 3. The graph of the accumulated error of the frequency multiplier e is shown in FIG. 2 d., And its value by the end of the trans. The type of the code is -.- v (e-) .Ii3L / ii ,, e, Che, d) TSX t t / in KV / K- 1 1 / -1 -t V ,, „,: f; ( Thus, the multiplication error due to quantization of the input signal period in the preparatory device is less than known), and the degree of reduction of the error depends on the values of the coefficients W and K, 784. Delay element 6 is designed to generate reset pulses for counters -1 and 9 at the end of each period after rewriting the numbers counted by counters 1 and 9 for the period T ,, in buffer cascades 2 and 1O). The formula was invented and. A digital frequency multiplier containing the first buffer stage, the first countdown counter, a clock generator, the output of which is connected to the input of the pulse number divider, the output of which is connected to the counting input of the pulse number counter and the counting input of the first counting counter, the output of which is connected with the first input of the first OR element, the second input of which is connected to the output of the pulse generator, the input of the delay element, the output of which is connected to the reset input of the pulse number counter and the control input lazy recording, the buffer stage, and the output to the control input of the counting counter, whose input through the buffer cascade is connected to the output of the pulse number counter, which differs from O18 so that, for the purpose of yMeni iiieiinH multiplication error, the second OR element, the second countdown counter, the second buffer cascade and the second pulse number counter, the output of which is connected to the input of the second countdown counter, through the buffer kaspts, to the third input of the first OR element and the first input of the second OR, the second input of which is connected to the output of the pulse generator and the control input of the second buffer stage, and the output to the control input of the second counter, counting, the counting input of which is connected to the output of the clock generator the number of pulses is connected to the counting input of the second pulse counter, the installation input of which is connected to the output of the delay element. Sources of information taken into account in the examination 1. US Patent No. 3970954, cl. 33153, 1976. 2. TIIZR, 1975, vol. 63, No. 9, p. 116117.

.7.7

Claims

A digital frequency multiplier containing the first buffer stage, the first countdown counter, a clock pulse generator, the output of which is connected to the input of the number of pulse divider, the output of which is connected to the counting input

the house of the pulse number counter and the counting input of the first countdown counter, the output of which is connected to the first input of the first OR element, the second input ^{20 of} which is connected to the output of the pulse shaper, the input of the delay element, the output of which is connected to the reset input of the pulse number counter and control input ₂₅ recording, of the buffer stage, and the output - to the input of recording control of the counter of the countdown, the input of which through the buffer stage is connected to the output of the counter of the number of pulses, which differs in that, in order to reduce the load In addition, a second OR element, a second countdown counter, a second buffer stage and a second pulse number counter are inserted into it, the output of which through the second buffer stage is connected to the input of the second countdown counter, the output of which is connected to the third input of the first OR element and the first input the second OR element, the second input of which is connected to the output of the pulse shaper and the recording control input of the second buffer stage, and the output - to the recording control input of the second counter, countdown, counting turn coupled to an output of the clock, the number of pulses of the second divider output is connected to the counting input of the second pulse counter, whose setting input is connected to the output of the delay element.