JPH036759A - 共有メモリ装置の保護方法、アクセス抑止および解除機構、立上げ自己診断報告機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチＣＰＵシステムにおいて、ＣＰＵのオ
ンライン保持を行うときの、共有メモリ装置の保護方法
及び各種の機構に関するものである。

〔従来の技術〕

２４時間運転のマルチＣＰＵシステムにおいては、オン
ラインでＣＰＵの保守を行うことが必要であるが、この
保守の途中あるいは保守を終わったときの立上げ時にそ
のＣＰＵに異常があると、誤って共有メモリ装置のデー
タを破壊してしまう危険がある。このような共有メモリ
装置内のデータの破壊を防止する従来方法としては、人
手で操作する書き込み抑止スイッチを設け、このスイッ
チの操作によりメモリ内データの保護を行う方式、ライ
ト禁止アドレスをソフトウェアにより設定可能なレジス
タを設け、ライトアクセス時にこのレジスタに保持され
ているアドレスとライトアドレスが一致したとき書き込
みを抑止する方式、あるいは特開昭６１−５８０６４号
、特開昭６３−１５３４６号に記載のように、電源断が
発生したときにメモリへのライトアクセスを抑止し、電
源復旧後一定時間たつと抑止していたライトアクセスを
解除する方式が知られている。

〔発明が解決しようとする課題〕

共有メモリ装置への書き込み抑止スイッチを設けた方式
では、ライトアクセスを行うか否かの操作をオペレータ
に頼っており、誤操作によりスイッチの設定を誤ると共
有メモリ装置へのライトアクセスの抑止が行われず、共
有メモリ装置内データが破壊されてしまう欠点があった
。ライトアクセスをセットするレジスタを設けた方式で
は、処理装置の電源断や電源復旧時の電源電圧の変動に
より、ライトアクセスの抑止が正常に行われない危険性
があった。また、電源断を検出後共有メモリ装置への書
き込みを抑止し、電源復旧後一定時間経って共有メモリ
装置への書き込みの抑止を解除する方式では、この方式
をマルチＣＰＵシステムに適用し処理装置の保守を行っ
た場合、予め設定された時間が経過後共有メモリ装置へ
の書き込みの抑止が解除されるため、保守を行った結果
処理装置が誤動作をしていても共有メモリ装置への書き
込みの抑止が解除され、共有メモリ装置内データが破壊
されてしまう危険性があった。

本発明の目的は、マルチＣＰＵシステムにおいて、各Ｃ
ＰＵのオンライン保守を行ったときにも確実に共有メモ
リの保護を行えるようにした共有メモリ装置の保護方法
及び各種の機構を提出するにある。

〔課題を解決するための手段〕

上記目的を達成するために、各ＣＰＵの動作が停止した
ことを動作停止情報により共有メモリ装置へ連絡する手
段と、各ＣＰＵが稼働開始したときその動作が正常であ
るか否かを診断し、正常動作を確認したとき特定コード
を共有メモリ装置に出力する手段とを各ＣＰＵに設け、
共有メモリ装置に、各ＣＰＵからの動作停止情報を保持
し、この動作停止情報が保持されかつ当該ＣＰＵが上記
特定コードが送られて上記動作停止情報がクリアされる
までの間は、当該ＣＰＵからのライトアクセスを抑止す
る手段を設けた。

さらに、特に共有メモリ装置が二重化されている場合、
一方の共有メモリ装置が復電（電源がオンされること）
またはリセット（リセットスイッチによる共有メモリ装
置の初期化が行われること）されているときには、ＣＰ
Ｕからの特定コードが当該共有メモリ装置へ伝わらず、
当該共有メモリ装置に対するライトアクセスが抑止され
たままとなるため、共有メモリ装置が復電またはリセッ
トされるときは、ＣＰＵが停止状態でなければ共有メモ
リ装置に保存された当該ＣＰＵの停止情報をクリアし、
処理装置から共有メモリ装置へのライトアクセスの抑止
を解除する手段を共有メモリ装置に設けた。

〔作　用〕

保守などのためにＣＰＵが停止して動作停止情報が共有
メモリ装置に保持され、その後ＣＰＵが稼働を開始して
正常動作確認により特定コードが共有メモリ装置へ送ら
れるまで、当該ＣＰＵからのアクセスは抑止されるから
、ＣＰＵの保守を行って稼働を開始したときの誤動作に
よって共有メモリ装置へのデータが破壊されることはな
い、そしてＣＰＵ再稼働開始時の動作確認はオペレータ
を介在することなく自動的に行われるので、オペレータ
の誤動作の危険性をなくすことができる。

また、共有メモリ装置の復電時またはリセット時のアク
セス抑止を解除する機構により、ＣＰＵ回復後にもアク
セス抑止が続けらけるという不具合をなくすことができ
る。

〔実施例〕

以下、本発明を実施例により説明する。第１図は本発明
の一実施例を示すもので１本発明の方法を適用したマル
チＣＰＵシステムの全体構成図である０本システムは、
ＣＰＵ５〜７とそれらに共有される共有メモリ装置（Ｇ
Ｍ）１から成る。共有メモリ族Ｍ１はメモリ（Ｍ）１１
〜１３、バスコントローラ（ＭＤ　　Ｃ０ＮＴ）１４、
各ＣＰＵを接続するポー）−（ＰＯＲＴ）１４〜１７を
有し、ＣＰＵ５（他も同様）は電源（ＰＳ）５２、実行
ユニット（ＥＵ）５４の他、本発明の特徴とする診断制
御回路５３を有している。共有メモリ装置１側のアクセ
ス抑止の制御は後にその詳細を述べるポート１５〜１７
により実行される。

第２図は２第の共有メモリ装置（ＧＭＩ、０Ｍ２）ＩＡ
、ＩＢを備えたシステムの例を示しており。

ＣＰＵ５〜７は各共有メモリＬＡ、１Ｂの各ポート１５
Ａ〜１７＾、１５Ｂ〜１７Ｂと各々接続されている。イ
ンターフェース８は両共有メモリ装置を同期して動作さ
せるためのインターフェースである。各ＣＰＵ５〜７は
、入出力バス９０．９３．９５を介して各種入出力袋［
９２，９４，９６とのアクセスを行い、ＣＰＵ５〜７間
の連絡バス９１とこれをコントロールする連絡バスコン
トローラ９７を用いて、相互割込通信、相互監視が行わ
れる０本構成におけるポート１５Ａ〜１７Ａ、　１５Ｂ
〜１７ＢおよびＣＰＵ５〜７には、図示は省略したが、
第１図と同様、本発明の特徴とする手段が設けられてい
る。なお、以下の説明では、共有メモリ装置は第２図の
ように二重化されているものとするが、第１図のように
そうでない場合の構成は、一方の共有メモリ装置とその
接続部を除けばよい。

第３図は、１つのｃｐｕｓ内の実行ユニット（ＥＵ）５
４の構成を示したもので、バス制御装置（ＢＣ）５４２
にて制御されるバス５４７には、各共有メモリ装置との
接続機構（ＧＭＰ）６０、メモリ（Ｍ）　５４１、基本
演算機構（ＢＰＵ）５４５、入出力制御機構（ＩＯＰ）
５４４、ファイル制御機構（ＦＣＰ）５４３が接続され
ている。メモリ５４１には５プログラムおよびそのＣＰ
Ｕ専用のデータが格納される。基本演算機構５４５は、
制御バス５９を介して外部からの制御信号によりｉｉ１
ノ御が可能である。入出力制御機構５４４は、入出力バ
ス９０を制御し、入出力装置９２（第２図）とメモリ５
４１あるいは共有メモリ装置１１Ａ、ＩＢとの間のデー
タ転送を行う。

ファイル制御機構５４３はファイル装置５４６を制御し
、またファイル装置５４６とメモリ５４１あるいは共有
メモリ装置１１Ａ、ＩＢとの間のデータ転送を行う、メ
モリ５４１と共有メモリ装［ＩＡ、１Ｂの区別はメモリ
アドレスによって行われる。

第４図は接続機構（ＧＭＰ）６０の構成の一例を示した
ものである。比較回路６７は実行ユニット５４内のバス
５４７のアドレス６９１が共有メモリ装置ＩＡ（ＩＢも
同じアドレス）に割り当てられたアドレスかどうかを検
出する。この結果が一致しかつメモリライトアクセス要
求６９３を受けると、ライトアクセス要求６６３をオン
し、アドレス６９１およびライトデータ６９２をアドレ
スバッファ　（ＡＢＵＦ）６５およびライトデータバッ
ファ　（ＷＤＢＵＦ）６６にセットし、二重化された共
有メモリ装［ＬＡ。

ＩＢヘアドレス６８１、ライトデータ６８２、およびラ
イトアクセス起動信号５５を送出する。また、同様にメ
モリリードアクセス要求６９４を受けたときは、メモリ
リードアクセス要求６６４をオンし、アドレス６９１を
アドレスバッファ６５にセットし、共有メモリ装置ＬＡ
、ＩＢヘアドレス６８１およびリードアクセス起動信号
５７を送出する。

応答制御回路（ＡＮＳＣＮＴ）６３に入力しているライ
トアクセス要求６６３またはリードアクセス要求６６４
がオンの状態で共有メモリ装置ＩＡ、　ＩＢから応答６
８５が返送されると、応答制御回路６３が起動され、ラ
イトアクセス時には両共有メモリ装置からの応答が揃っ
たとき応答６９７を実行ユニット５４内のバス５４７を
介して基本演算機構５４５、入出力機構５４４、あるい
はファイル制御機構５４３に返答する。またリードアク
セス時には、応答６８６により読み出しバッファ（ＲＤ
ＩＢＵＦ、ＲＤ２ＢＵＦ）　６２Ａ、　６２Ｂに読み出
しデータがセットされるとともに、応答制御回路６３が
起動される。応答制御回路６３は、セイトアクセス時と
同様に、両共有メモリ装置からの応答が揃うと応答６９
７をバス５４７の方へ送る。このときバッファ６２Ａ、
　６２Ｂのいずれかのデータがリードデータ選択回路（
ＲＤＳＥＬ）６４により選択され、リードデータ６９６
としてバス５４７を介し、基本演算機構５４５、入出力
機構５４４．あるいはファイル制御機構５４３へ出力さ
れる。

また本発明の特徴とするＣＰＵ停止情報５２２は。

共有メモリ装置へのライトアクセス、リードアクセスに
関係なく、ＣＰＵ停止情報５２１として各共有メモリ装
置へ出力される。なお、第４図の説明では２つの共有メ
モリ装置に対し同一構成となる部分については、代表し
て１つの符号のみを付けて説明した。

第５図はポート１５の構成例を示すもので、その概略は
第１図に示したように、ＣＰＵの停止情報を保持するフ
リップフロッピ２と、このフリップフロッピ２がセット
されているときライトアクセス要求５５を抑止するゲー
ト３とアクセス抑止を行う制御回路４等から成っている
。以下この第５図を中心として本発明の詳細な説明する
。

〈ライトアクセス抑止動作〉 ＣＰＴＪＩＯが停止状態になると、電源５２はこの停止
を状態信号５２１を通しフリップフロップ２に伝える。

フリップフロップ２はこれによりセットされライトアク
セス抑止信号２１をオン（“０”レベル）とする、この
状態ではゲート３が閉じられるから、ＣＰＵ５が稼働状
態となり、共有メモリ装置に対してライトアクセス要求
５５をオンとしても、ゲート３から出力されるライトア
クセス要求信号３１がオンされず、ＣＰＵ５から共有メ
モリ装置へのライトアクセスが抑止される。

く自動診断動作〉 これはＣＰＵ内で行われる動作であるが、説明の都合上
ここで述べておく、第１図のＣＰＵ５において、ＣＰＵ
５が稼働状態になるとＣＰＵ５からその旨を知らせる信
号５８が診断制御回路５３へ入力される。そうすると診
断制御回路５３は制御信号５９により実行ユニット５Ｉ
の診断を開始し、診断結果が正常であると診断すると制
御信号５９により。

予めＣＰＵ対応に定められた特定コードを実行ユニット
５４からバス５６を介して共有メモリ装置側へ出力させ
る。

〈ライトアクセス抑止の解除動作１〉 第５図に戻って、上記のバス５６を介して送られてくる
特定コードのアドレス６１１１は、それがコードレジス
タ（ＦＲＥＧ、５ＲＥＧ）４５０，４４０のアドレスで
あると、アドレス比較器４５３の出力４５２がオンとな
り、特定コードを内容とするデータ６８２が２つのフー
ドレジスタ４５０．４４０にセットされる。

ここで２つのレジスタに２つのコードをそれぞれ送るの
は、特定コードのバス５６を介しての転送が正常でなか
ったときの安全度を高めるためである。

各コードレジスタにセットされた各コード４５１゜４４
１はデコーダ４３０でデコードされ、これが予め設定さ
れたデータであった場合リセット信号４３１をオンとす
る。これはノアゲート４２０経由でリセット信号４２と
してフリップフロップ２をリセットする。この結果、ラ
イトアクセス抑止信号２１がオフされ、ライトアクセス
要求５５の抑止が解除される。

くライトアクセス抑止の解除動作２〉 状態信号４１により共有メモリ装置の復電またはリセッ
トがゲート４１０に入力された時、ＣＰＵ５が停止して
いなければ信号５２１がオフ、従って信号２２がオンな
のでゲート４１０からのリセット信号４１１がオンする
。これはノアゲート４２０を介してフリップフロップ２
をリセットする。この結果、ライトアクセス抑止信号２
１がオフされ、ライトアクセスの抑止が解除され、復電
またはリセット動作のため特定コードによるライトアク
セス抑止の解除が行われなくても、ＣＰＵの再稼働時に
はライトアクセスが可能となる。この動作は、とくに共
有メモリ装置が二重化されている第２図のようなシステ
ムで、一方の共有メモリ装置を使用したまま他方の保守
作業を終えたときの復電、リセット時に有効であるが、
この復電、リセットは第１図のような一重系の共有メモ
リ装置でも行われることがあり、このときにもフリップ
フロップ２がたまたまセットされていると、本機構によ
りそれが確実に解除できる。

く共有メモリデータリード動作〉 この動作と次に述べるライト動作は従来からの技術であ
る。まず、リード要求５７がオンし、リード要求がアク
セス制御回路４６０に入力されると、アクセス制御回路
４６０は共有メモリ装置内のバス占有要求４６５を出力
する。これに対してバス制御回路１４（第１図）からバ
ス占有許可信号４６６が返送されると、アクセス制御回
路４６０はリード要求信号４６４をオンし、アドレス６
８１のイネーブル信号４６１をオンし、アドレス４７１
を送出する。リードアクセスに対する応答信号５６７が
オンすると、アクセス制御回路４６０はリードデータ４
６９のイネーブル信号４６８をオンし、リードデータ６
８５および応答６８６をＣＰＵ側へ返送する。

く共有メモリ装置へのライト動作〉 ライトアクセス抑止信号２１がオフの場合に、ＣＰＵ側
よりライトアクセス要求５５が入力されると、ライトア
クセス要求３１がオンする。これによってアクセス制御
回路４６０は、共有メモリ装置内のバス制御回路１４に
対しバス占有要求４６５を出す、この要求に対してバス
占有許可信号４６６が返送されると、アクセス制御回路
４６０がアドレス６８１およびライトデータ６８２のイ
ネーブル信号４６１．４６２をオンし、アドレス４７１
、ライトデータ４７２を送出するとともに、ライトアク
セス要求４６３をオンする。

共有メモリ装置へのライトが終了し、応答４６７が返さ
れると、アクセス制御回路４６０はライトアクセスが終
了したことを応答信号６８６をオンすることにより、Ｃ
ＰＵへ連絡する。

〔発明の効果〕

本発明によれば、マルチＣＰＵシステムの少なくとも１
台の処理装置をオンライン稼働状態のまま、他のＣＰＵ
の動作を停止して保守を実施し、立上げを試みたときに
そのＣＰＵが誤動作しても。

ライトアクセスが抑止されているので、誤って共有メモ
リ装置を書き変えてしまうのを防止でき。

オンライン保守が確実に実施できるという効果があり、
またライトアクセスの抑止、解除をオペレータを介せず
に行っているため、オペレータの誤操作によるメモリ破
壊を防止できるという効果がある。

【図面の簡単な説明】

第１図および第２図は本発明の方法を適用したモル子Ｃ
ＰＵシステムの例を示すブロック図、第３図はＣＰＵ内
の実行ユニットの構成例を示す図。 第４図はＣＰＵ内の共有メモリ装置との接続機構の構成
例を示す図、第５図は共有メモリ装置内のＣＰＵとの接
続機構の構成例を示す図である。 １、ＩＡ、　　ＩＢ・・・共有メモリ装置、２・・・フ
リップフロップ、３・・・ライトアクセス抑止用ゲート
、４・・・制御回路、５〜７・・・ＣＰＵ、５３・・・
診断回路、４１０、４２０・・・ゲート、４４０．４５
０・・・レジスタ、４３０・・・デコーダ。 第 図 第 ４ 図 第 図 ＣＰＵへ

Claims (1)

1. 【特許請求の範囲】 １、複数のＣＰＵの各々に、自ＣＰＵの動作停止時に停
   止情報を複数のＣＰＵに共有される共有メモリ装置へ連
   絡する連絡手段を設け、上記共有メモリ装置に、上記停
   止情報を保持して当核停止情報を出力したＣＰＵからの
   ライトアクセスを抑止する抑止手段を設けるとともに、
   上記停止情報を出力したＣＰＵより該ＣＰＵ対応に定め
   られた特定コードが入力されたときに上記抑止手段によ
   るライトアクセス抑止を解除することを特徴とする共有
   メモリ装置の保護方法。 ２、各ＣＰＵに、自ＣＰＵの稼働開始時にその動作が正
   常であるか否かを診断し、正常時に自ＣＰＵ対応の前記
   特定コードを共有メモリ装置へ送出するコード送出手段
   を設けたことを特徴とする請求項１記載の共有メモリ装
   置の保護方法。 ３、共有メモリ装置が復電またはリセットされたときに
   前記停止情報を出力したＣＰＵが稼働状態になっていれ
   ば、前記抑止手段によるライトアクセスの抑止を解除す
   ることを特徴とする請求項１または２記載の共有メモリ
   装置の保護方法。 ４、前記停止情報は、当核ＣＰＵの電源断を連絡する情
   報であることを特徴とする請求項１ないし３記載の共有
   メモリ装置の保護方法。 ５、複数のＣＰＵに共有された共有メモリ装置に、各Ｃ
   ＰＵの停止状態を検出する検出手段と、該手段により検
   出された停止情報を保持して上記停止状態を検出された
   ＣＰＵからのライトアクセスを抑止する抑止手段と、上
   記停止状態を検出されたＣＰＵから当該ＣＰＵ対応に定
   められた特定コードが入力されたとき上記抑止手段によ
   る抑止を解除する抑止解除手段とを設けたことを特徴と
   するアクセス抑止および解除機構。 ６、共有メモリ装置を共有するＣＰＵの各々に、自ＣＰ
   Ｕの稼働開始時にその動作が正常であるか否かを診断し
   、正常と診断したとき当該ＣＰＵ対応に定められた特定
   コードを上記共有メモリ装置へ送出する診断報告手段を
   設けたことを特徴とする立上げ自己診断報告機構。 ７、独立した電源を有する複数の装置の各々に、自装置
   の動作停止時に停止情報を上記複数装置に共有される共
   有装置へ連絡する連絡手段を設け、上記停止情報を保持
   して当該停止情報を出力した装置からのアクセスを抑止
   する抑止手段を設けるとともに、上記停止情報を出力し
   た装置より当該装置対応に定められた特定コードが入力
   されたとき上記抑止手段による抑止を解除することを特
   徴とする共有装置の保護方法。 ８、各装置に、自装置の稼働開始時にその動作が正常で
   あるか否かを診断し、正常時に自装置対応の前記特定コ
   ードを共有装置へ送出するコード送出手段を設けたこと
   を特徴とする請求項７記載の共有装置の保護方法。 ９、前記停止情報は、当該装置の電源断を連絡する情報
   であることを特徴とする請求項７または８記載の共有装
   置の保護法。 １０、独立した電源を有する複数の装置に共有された共
   有装置に、各装置の停止状態を検出する検出手段と、該
   手段により検出された停止情報を保持して上記停止情報
   を検出された装置からのライトアクセスを抑止する抑止
   手段と、上記停止状態を検出された装置からの当該装置
   対応に定められた特定コードが入力されたとき上記抑止
   手段による抑止を解除する抑止解除手段とを設けたこと
   を特徴とするアクセス抑止および解除機構。 １１、独立した電源を有し、共有装置を共有する複数の
   装置の各々に、自装置の稼働開始時にその動作が正常で
   あるか否かを診断し、正常と診断したとき当該装置対応
   に定められた特定コードを上記共有メモリ装置へ送出す
   る診断報告手段を設けたことを特徴とする立上げ自己診
   断報告機構。